lib/Target/X86/MCTargetDesc/X86MCCodeEmitter.cpp

   1 //===-- X86MCCodeEmitter.cpp - Convert X86 code to machine code -----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the X86MCCodeEmitter class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #define DEBUG_TYPE "mccodeemitter"
  15 #include "MCTargetDesc/X86MCTargetDesc.h"
  16 #include "MCTargetDesc/X86BaseInfo.h"
  17 #include "MCTargetDesc/X86FixupKinds.h"
  18 #include "llvm/MC/MCCodeEmitter.h"
  19 #include "llvm/MC/MCContext.h"
  20 #include "llvm/MC/MCExpr.h"
  21 #include "llvm/MC/MCInst.h"
  22 #include "llvm/MC/MCInstrInfo.h"
  23 #include "llvm/MC/MCRegisterInfo.h"
  24 #include "llvm/MC/MCSubtargetInfo.h"
  25 #include "llvm/MC/MCSymbol.h"
  26 #include "llvm/Support/raw_ostream.h"
  27
  28 using namespace llvm;
  29
  30 namespace {
  31 class X86MCCodeEmitter : public MCCodeEmitter {
  32   X86MCCodeEmitter(const X86MCCodeEmitter &) LLVM_DELETED_FUNCTION;
  33   void operator=(const X86MCCodeEmitter &) LLVM_DELETED_FUNCTION;
  34   const MCInstrInfo &MCII;
  35   const MCSubtargetInfo &STI;
  36   MCContext &Ctx;
  37 public:
  38   X86MCCodeEmitter(const MCInstrInfo &mcii, const MCSubtargetInfo &sti,
  39                    MCContext &ctx)
  40     : MCII(mcii), STI(sti), Ctx(ctx) {
  41   }
  42
  43   ~X86MCCodeEmitter() {}
  44
  45   bool is64BitMode() const {
  46     // FIXME: Can tablegen auto-generate this?
  47     return (STI.getFeatureBits() & X86::Mode64Bit) != 0;
  48   }
  49
  50   bool is32BitMode() const {
  51     // FIXME: Can tablegen auto-generate this?
  52     return (STI.getFeatureBits() & X86::Mode32Bit) != 0;
  53   }
  54
  55   bool is16BitMode() const {
  56     // FIXME: Can tablegen auto-generate this?
  57     return (STI.getFeatureBits() & X86::Mode16Bit) != 0;
  58   }
  59
  60   /// Is16BitMemOperand - Return true if the specified instruction has
  61   /// a 16-bit memory operand. Op specifies the operand # of the memoperand.
  62   bool Is16BitMemOperand(const MCInst &MI, unsigned Op) const {
  63     const MCOperand &BaseReg  = MI.getOperand(Op+X86::AddrBaseReg);
  64     const MCOperand &IndexReg = MI.getOperand(Op+X86::AddrIndexReg);
  65     const MCOperand &Disp     = MI.getOperand(Op+X86::AddrDisp);
  66
  67     if (is16BitMode() && BaseReg.getReg() == 0 &&
  68         Disp.isImm() && Disp.getImm() < 0x10000)
  69       return true;
  70     if ((BaseReg.getReg() != 0 &&
  71          X86MCRegisterClasses[X86::GR16RegClassID].contains(BaseReg.getReg())) ||
  72         (IndexReg.getReg() != 0 &&
  73          X86MCRegisterClasses[X86::GR16RegClassID].contains(IndexReg.getReg())))
  74       return true;
  75     return false;
  76   }
  77
  78   unsigned GetX86RegNum(const MCOperand &MO) const {
  79     return Ctx.getRegisterInfo()->getEncodingValue(MO.getReg()) & 0x7;
  80   }
  81
  82   // On regular x86, both XMM0-XMM7 and XMM8-XMM15 are encoded in the range
  83   // 0-7 and the difference between the 2 groups is given by the REX prefix.
  84   // In the VEX prefix, registers are seen sequencially from 0-15 and encoded
  85   // in 1's complement form, example:
  86   //
  87   //  ModRM field => XMM9 => 1
  88   //  VEX.VVVV    => XMM9 => ~9
  89   //
  90   // See table 4-35 of Intel AVX Programming Reference for details.
  91   unsigned char getVEXRegisterEncoding(const MCInst &MI,
  92                                        unsigned OpNum) const {
  93     unsigned SrcReg = MI.getOperand(OpNum).getReg();
  94     unsigned SrcRegNum = GetX86RegNum(MI.getOperand(OpNum));
  95     if (X86II::isX86_64ExtendedReg(SrcReg))
  96       SrcRegNum |= 8;
  97
  98     // The registers represented through VEX_VVVV should
  99     // be encoded in 1's complement form.
 100     return (~SrcRegNum) & 0xf;
 101   }
 102
 103   unsigned char getWriteMaskRegisterEncoding(const MCInst &MI,
 104                                              unsigned OpNum) const {
 105     assert(X86::K0 != MI.getOperand(OpNum).getReg() &&
 106            "Invalid mask register as write-mask!");
 107     unsigned MaskRegNum = GetX86RegNum(MI.getOperand(OpNum));
 108     return MaskRegNum;
 109   }
 110
 111   void EmitByte(unsigned char C, unsigned &CurByte, raw_ostream &OS) const {
 112     OS << (char)C;
 113     ++CurByte;
 114   }
 115
 116   void EmitConstant(uint64_t Val, unsigned Size, unsigned &CurByte,
 117                     raw_ostream &OS) const {
 118     // Output the constant in little endian byte order.
 119     for (unsigned i = 0; i != Size; ++i) {
 120       EmitByte(Val & 255, CurByte, OS);
 121       Val >>= 8;
 122     }
 123   }
 124
 125   void EmitImmediate(const MCOperand &Disp, SMLoc Loc,
 126                      unsigned ImmSize, MCFixupKind FixupKind,
 127                      unsigned &CurByte, raw_ostream &OS,
 128                      SmallVectorImpl<MCFixup> &Fixups,
 129                      int ImmOffset = 0) const;
 130
 131   inline static unsigned char ModRMByte(unsigned Mod, unsigned RegOpcode,
 132                                         unsigned RM) {
 133     assert(Mod < 4 && RegOpcode < 8 && RM < 8 && "ModRM Fields out of range!");
 134     return RM | (RegOpcode << 3) | (Mod << 6);
 135   }
 136
 137   void EmitRegModRMByte(const MCOperand &ModRMReg, unsigned RegOpcodeFld,
 138                         unsigned &CurByte, raw_ostream &OS) const {
 139     EmitByte(ModRMByte(3, RegOpcodeFld, GetX86RegNum(ModRMReg)), CurByte, OS);
 140   }
 141
 142   void EmitSIBByte(unsigned SS, unsigned Index, unsigned Base,
 143                    unsigned &CurByte, raw_ostream &OS) const {
 144     // SIB byte is in the same format as the ModRMByte.
 145     EmitByte(ModRMByte(SS, Index, Base), CurByte, OS);
 146   }
 147
 148
 149   void EmitMemModRMByte(const MCInst &MI, unsigned Op,
 150                         unsigned RegOpcodeField,
 151                         uint64_t TSFlags, unsigned &CurByte, raw_ostream &OS,
 152                         SmallVectorImpl<MCFixup> &Fixups) const;
 153
 154   void EncodeInstruction(const MCInst &MI, raw_ostream &OS,
 155                          SmallVectorImpl<MCFixup> &Fixups) const;
 156
 157   void EmitVEXOpcodePrefix(uint64_t TSFlags, unsigned &CurByte, int MemOperand,
 158                            const MCInst &MI, const MCInstrDesc &Desc,
 159                            raw_ostream &OS) const;
 160
 161   void EmitSegmentOverridePrefix(uint64_t TSFlags, unsigned &CurByte,
 162                                  int MemOperand, const MCInst &MI,
 163                                  raw_ostream &OS) const;
 164
 165   void EmitOpcodePrefix(uint64_t TSFlags, unsigned &CurByte, int MemOperand,
 166                         const MCInst &MI, const MCInstrDesc &Desc,
 167                         raw_ostream &OS) const;
 168 };
 169
 170 } // end anonymous namespace
 171
 172
 173 MCCodeEmitter *llvm::createX86MCCodeEmitter(const MCInstrInfo &MCII,
 174                                             const MCRegisterInfo &MRI,
 175                                             const MCSubtargetInfo &STI,
 176                                             MCContext &Ctx) {
 177   return new X86MCCodeEmitter(MCII, STI, Ctx);
 178 }
 179
 180 /// isDisp8 - Return true if this signed displacement fits in a 8-bit
 181 /// sign-extended field.
 182 static bool isDisp8(int Value) {
 183   return Value == (signed char)Value;
 184 }
 185
 186 /// isCDisp8 - Return true if this signed displacement fits in a 8-bit
 187 /// compressed dispacement field.
 188 static bool isCDisp8(uint64_t TSFlags, int Value, int& CValue) {
 189   assert(((TSFlags >> X86II::VEXShift) & X86II::EVEX) &&
 190          "Compressed 8-bit displacement is only valid for EVEX inst.");
 191
 192   unsigned CD8E = (TSFlags >> X86II::EVEX_CD8EShift) & X86II::EVEX_CD8EMask;
 193   unsigned CD8V = (TSFlags >> X86II::EVEX_CD8VShift) & X86II::EVEX_CD8VMask;
 194
 195   if (CD8V == 0 && CD8E == 0) {
 196     CValue = Value;
 197     return isDisp8(Value);
 198   }
 199
 200   unsigned MemObjSize = 1U << CD8E;
 201   if (CD8V & 4) {
 202     // Fixed vector length
 203     MemObjSize *= 1U << (CD8V & 0x3);
 204   } else {
 205     // Modified vector length
 206     bool EVEX_b = (TSFlags >> X86II::VEXShift) & X86II::EVEX_B;
 207     if (!EVEX_b) {
 208       unsigned EVEX_LL = ((TSFlags >> X86II::VEXShift) & X86II::VEX_L) ? 1 : 0;
 209       EVEX_LL += ((TSFlags >> X86II::VEXShift) & X86II::EVEX_L2) ? 2 : 0;
 210       assert(EVEX_LL < 3 && "");
 211
 212       unsigned NumElems = (1U << (EVEX_LL + 4)) / MemObjSize;
 213       NumElems /= 1U << (CD8V & 0x3);
 214
 215       MemObjSize *= NumElems;
 216     }
 217   }
 218
 219   unsigned MemObjMask = MemObjSize - 1;
 220   assert((MemObjSize & MemObjMask) == 0 && "Invalid memory object size.");
 221
 222   if (Value & MemObjMask) // Unaligned offset
 223     return false;
 224   Value /= MemObjSize;
 225   bool Ret = (Value == (signed char)Value);
 226
 227   if (Ret)
 228     CValue = Value;
 229   return Ret;
 230 }
 231
 232 /// getImmFixupKind - Return the appropriate fixup kind to use for an immediate
 233 /// in an instruction with the specified TSFlags.
 234 static MCFixupKind getImmFixupKind(uint64_t TSFlags) {
 235   unsigned Size = X86II::getSizeOfImm(TSFlags);
 236   bool isPCRel = X86II::isImmPCRel(TSFlags);
 237
 238   return MCFixup::getKindForSize(Size, isPCRel);
 239 }
 240
 241 /// Is32BitMemOperand - Return true if the specified instruction has
 242 /// a 32-bit memory operand. Op specifies the operand # of the memoperand.
 243 static bool Is32BitMemOperand(const MCInst &MI, unsigned Op) {
 244   const MCOperand &BaseReg  = MI.getOperand(Op+X86::AddrBaseReg);
 245   const MCOperand &IndexReg = MI.getOperand(Op+X86::AddrIndexReg);
 246
 247   if ((BaseReg.getReg() != 0 &&
 248        X86MCRegisterClasses[X86::GR32RegClassID].contains(BaseReg.getReg())) ||
 249       (IndexReg.getReg() != 0 &&
 250        X86MCRegisterClasses[X86::GR32RegClassID].contains(IndexReg.getReg())))
 251     return true;
 252   return false;
 253 }
 254
 255 /// Is64BitMemOperand - Return true if the specified instruction has
 256 /// a 64-bit memory operand. Op specifies the operand # of the memoperand.
 257 #ifndef NDEBUG
 258 static bool Is64BitMemOperand(const MCInst &MI, unsigned Op) {
 259   const MCOperand &BaseReg  = MI.getOperand(Op+X86::AddrBaseReg);
 260   const MCOperand &IndexReg = MI.getOperand(Op+X86::AddrIndexReg);
 261
 262   if ((BaseReg.getReg() != 0 &&
 263        X86MCRegisterClasses[X86::GR64RegClassID].contains(BaseReg.getReg())) ||
 264       (IndexReg.getReg() != 0 &&
 265        X86MCRegisterClasses[X86::GR64RegClassID].contains(IndexReg.getReg())))
 266     return true;
 267   return false;
 268 }
 269 #endif
 270
 271 /// StartsWithGlobalOffsetTable - Check if this expression starts with
 272 ///  _GLOBAL_OFFSET_TABLE_ and if it is of the form
 273 ///  _GLOBAL_OFFSET_TABLE_-symbol. This is needed to support PIC on ELF
 274 /// i386 as _GLOBAL_OFFSET_TABLE_ is magical. We check only simple case that
 275 /// are know to be used: _GLOBAL_OFFSET_TABLE_ by itself or at the start
 276 /// of a binary expression.
 277 enum GlobalOffsetTableExprKind {
 278   GOT_None,
 279   GOT_Normal,
 280   GOT_SymDiff
 281 };
 282 static GlobalOffsetTableExprKind
 283 StartsWithGlobalOffsetTable(const MCExpr *Expr) {
 284   const MCExpr *RHS = 0;
 285   if (Expr->getKind() == MCExpr::Binary) {
 286     const MCBinaryExpr *BE = static_cast<const MCBinaryExpr *>(Expr);
 287     Expr = BE->getLHS();
 288     RHS = BE->getRHS();
 289   }
 290
 291   if (Expr->getKind() != MCExpr::SymbolRef)
 292     return GOT_None;
 293
 294   const MCSymbolRefExpr *Ref = static_cast<const MCSymbolRefExpr*>(Expr);
 295   const MCSymbol &S = Ref->getSymbol();
 296   if (S.getName() != "_GLOBAL_OFFSET_TABLE_")
 297     return GOT_None;
 298   if (RHS && RHS->getKind() == MCExpr::SymbolRef)
 299     return GOT_SymDiff;
 300   return GOT_Normal;
 301 }
 302
 303 static bool HasSecRelSymbolRef(const MCExpr *Expr) {
 304   if (Expr->getKind() == MCExpr::SymbolRef) {
 305     const MCSymbolRefExpr *Ref = static_cast<const MCSymbolRefExpr*>(Expr);
 306     return Ref->getKind() == MCSymbolRefExpr::VK_SECREL;
 307   }
 308   return false;
 309 }
 310
 311 void X86MCCodeEmitter::
 312 EmitImmediate(const MCOperand &DispOp, SMLoc Loc, unsigned Size,
 313               MCFixupKind FixupKind, unsigned &CurByte, raw_ostream &OS,
 314               SmallVectorImpl<MCFixup> &Fixups, int ImmOffset) const {
 315   const MCExpr *Expr = NULL;
 316   if (DispOp.isImm()) {
 317     // If this is a simple integer displacement that doesn't require a
 318     // relocation, emit it now.
 319     if (FixupKind != FK_PCRel_1 &&
 320         FixupKind != FK_PCRel_2 &&
 321         FixupKind != FK_PCRel_4) {
 322       EmitConstant(DispOp.getImm()+ImmOffset, Size, CurByte, OS);
 323       return;
 324     }
 325     Expr = MCConstantExpr::Create(DispOp.getImm(), Ctx);
 326   } else {
 327     Expr = DispOp.getExpr();
 328   }
 329
 330   // If we have an immoffset, add it to the expression.
 331   if ((FixupKind == FK_Data_4 ||
 332        FixupKind == FK_Data_8 ||
 333        FixupKind == MCFixupKind(X86::reloc_signed_4byte))) {
 334     GlobalOffsetTableExprKind Kind = StartsWithGlobalOffsetTable(Expr);
 335     if (Kind != GOT_None) {
 336       assert(ImmOffset == 0);
 337
 338       FixupKind = MCFixupKind(X86::reloc_global_offset_table);
 339       if (Kind == GOT_Normal)
 340         ImmOffset = CurByte;
 341     } else if (Expr->getKind() == MCExpr::SymbolRef) {
 342       if (HasSecRelSymbolRef(Expr)) {
 343         FixupKind = MCFixupKind(FK_SecRel_4);
 344       }
 345     } else if (Expr->getKind() == MCExpr::Binary) {
 346       const MCBinaryExpr *Bin = static_cast<const MCBinaryExpr*>(Expr);
 347       if (HasSecRelSymbolRef(Bin->getLHS())
 348           || HasSecRelSymbolRef(Bin->getRHS())) {
 349         FixupKind = MCFixupKind(FK_SecRel_4);
 350       }
 351     }
 352   }
 353
 354   // If the fixup is pc-relative, we need to bias the value to be relative to
 355   // the start of the field, not the end of the field.
 356   if (FixupKind == FK_PCRel_4 ||
 357       FixupKind == MCFixupKind(X86::reloc_riprel_4byte) ||
 358       FixupKind == MCFixupKind(X86::reloc_riprel_4byte_movq_load))
 359     ImmOffset -= 4;
 360   if (FixupKind == FK_PCRel_2)
 361     ImmOffset -= 2;
 362   if (FixupKind == FK_PCRel_1)
 363     ImmOffset -= 1;
 364
 365   if (ImmOffset)
 366     Expr = MCBinaryExpr::CreateAdd(Expr, MCConstantExpr::Create(ImmOffset, Ctx),
 367                                    Ctx);
 368
 369   // Emit a symbolic constant as a fixup and 4 zeros.
 370   Fixups.push_back(MCFixup::Create(CurByte, Expr, FixupKind, Loc));
 371   EmitConstant(0, Size, CurByte, OS);
 372 }
 373
 374 void X86MCCodeEmitter::EmitMemModRMByte(const MCInst &MI, unsigned Op,
 375                                         unsigned RegOpcodeField,
 376                                         uint64_t TSFlags, unsigned &CurByte,
 377                                         raw_ostream &OS,
 378                                         SmallVectorImpl<MCFixup> &Fixups) const{
 379   const MCOperand &Disp     = MI.getOperand(Op+X86::AddrDisp);
 380   const MCOperand &Base     = MI.getOperand(Op+X86::AddrBaseReg);
 381   const MCOperand &Scale    = MI.getOperand(Op+X86::AddrScaleAmt);
 382   const MCOperand &IndexReg = MI.getOperand(Op+X86::AddrIndexReg);
 383   unsigned BaseReg = Base.getReg();
 384   bool HasEVEX = (TSFlags >> X86II::VEXShift) & X86II::EVEX;
 385
 386   // Handle %rip relative addressing.
 387   if (BaseReg == X86::RIP) {    // [disp32+RIP] in X86-64 mode
 388     assert(is64BitMode() && "Rip-relative addressing requires 64-bit mode");
 389     assert(IndexReg.getReg() == 0 && "Invalid rip-relative address");
 390     EmitByte(ModRMByte(0, RegOpcodeField, 5), CurByte, OS);
 391
 392     unsigned FixupKind = X86::reloc_riprel_4byte;
 393
 394     // movq loads are handled with a special relocation form which allows the
 395     // linker to eliminate some loads for GOT references which end up in the
 396     // same linkage unit.
 397     if (MI.getOpcode() == X86::MOV64rm)
 398       FixupKind = X86::reloc_riprel_4byte_movq_load;
 399
 400     // rip-relative addressing is actually relative to the *next* instruction.
 401     // Since an immediate can follow the mod/rm byte for an instruction, this
 402     // means that we need to bias the immediate field of the instruction with
 403     // the size of the immediate field.  If we have this case, add it into the
 404     // expression to emit.
 405     int ImmSize = X86II::hasImm(TSFlags) ? X86II::getSizeOfImm(TSFlags) : 0;
 406
 407     EmitImmediate(Disp, MI.getLoc(), 4, MCFixupKind(FixupKind),
 408                   CurByte, OS, Fixups, -ImmSize);
 409     return;
 410   }
 411
 412   unsigned BaseRegNo = BaseReg ? GetX86RegNum(Base) : -1U;
 413
 414   // 16-bit addressing forms of the ModR/M byte have a different encoding for
 415   // the R/M field and are far more limited in which registers can be used.
 416   if (Is16BitMemOperand(MI, Op)) {
 417     if (BaseReg) {
 418       // For 32-bit addressing, the row and column values in Table 2-2 are
 419       // basically the same. It's AX/CX/DX/BX/SP/BP/SI/DI in that order, with
 420       // some special cases. And GetX86RegNum reflects that numbering.
 421       // For 16-bit addressing it's more fun, as shown in the SDM Vol 2A,
 422       // Table 2-1 "16-Bit Addressing Forms with the ModR/M byte". We can only
 423       // use SI/DI/BP/BX, which have "row" values 4-7 in no particular order,
 424       // while values 0-3 indicate the allowed combinations (base+index) of
 425       // those: 0 for BX+SI, 1 for BX+DI, 2 for BP+SI, 3 for BP+DI.
 426       //
 427       // R16Table[] is a lookup from the normal RegNo, to the row values from
 428       // Table 2-1 for 16-bit addressing modes. Where zero means disallowed.
 429       static const unsigned R16Table[] = { 0, 0, 0, 7, 0, 6, 4, 5 };
 430       unsigned RMfield = R16Table[BaseRegNo];
 431
 432       assert(RMfield && "invalid 16-bit base register");
 433
 434       if (IndexReg.getReg()) {
 435         unsigned IndexReg16 = R16Table[GetX86RegNum(IndexReg)];
 436
 437         assert(IndexReg16 && "invalid 16-bit index register");
 438         // We must have one of SI/DI (4,5), and one of BP/BX (6,7).
 439         assert(((IndexReg16 ^ RMfield) & 2) &&
 440                "invalid 16-bit base/index register combination");
 441         assert(Scale.getImm() == 1 &&
 442                "invalid scale for 16-bit memory reference");
 443
 444         // Allow base/index to appear in either order (although GAS doesn't).
 445         if (IndexReg16 & 2)
 446           RMfield = (RMfield & 1) | ((7 - IndexReg16) << 1);
 447         else
 448           RMfield = (IndexReg16 & 1) | ((7 - RMfield) << 1);
 449       }
 450
 451       if (Disp.isImm() && isDisp8(Disp.getImm())) {
 452         if (Disp.getImm() == 0 && BaseRegNo != N86::EBP) {
 453           // There is no displacement; just the register.
 454           EmitByte(ModRMByte(0, RegOpcodeField, RMfield), CurByte, OS);
 455           return;
 456         }
 457         // Use the [REG]+disp8 form, including for [BP] which cannot be encoded.
 458         EmitByte(ModRMByte(1, RegOpcodeField, RMfield), CurByte, OS);
 459         EmitImmediate(Disp, MI.getLoc(), 1, FK_Data_1, CurByte, OS, Fixups);
 460         return;
 461       }
 462       // This is the [REG]+disp16 case.
 463       EmitByte(ModRMByte(2, RegOpcodeField, RMfield), CurByte, OS);
 464     } else {
 465       // There is no BaseReg; this is the plain [disp16] case.
 466       EmitByte(ModRMByte(0, RegOpcodeField, 6), CurByte, OS);
 467     }
 468
 469     // Emit 16-bit displacement for plain disp16 or [REG]+disp16 cases.
 470     EmitImmediate(Disp, MI.getLoc(), 2, FK_Data_2, CurByte, OS, Fixups);
 471     return;
 472   }
 473
 474   // Determine whether a SIB byte is needed.
 475   // If no BaseReg, issue a RIP relative instruction only if the MCE can
 476   // resolve addresses on-the-fly, otherwise use SIB (Intel Manual 2A, table
 477   // 2-7) and absolute references.
 478
 479   if (// The SIB byte must be used if there is an index register.
 480       IndexReg.getReg() == 0 &&
 481       // The SIB byte must be used if the base is ESP/RSP/R12, all of which
 482       // encode to an R/M value of 4, which indicates that a SIB byte is
 483       // present.
 484       BaseRegNo != N86::ESP &&
 485       // If there is no base register and we're in 64-bit mode, we need a SIB
 486       // byte to emit an addr that is just 'disp32' (the non-RIP relative form).
 487       (!is64BitMode() || BaseReg != 0)) {
 488
 489     if (BaseReg == 0) {          // [disp32]     in X86-32 mode
 490       EmitByte(ModRMByte(0, RegOpcodeField, 5), CurByte, OS);
 491       EmitImmediate(Disp, MI.getLoc(), 4, FK_Data_4, CurByte, OS, Fixups);
 492       return;
 493     }
 494
 495     // If the base is not EBP/ESP and there is no displacement, use simple
 496     // indirect register encoding, this handles addresses like [EAX].  The
 497     // encoding for [EBP] with no displacement means [disp32] so we handle it
 498     // by emitting a displacement of 0 below.
 499     if (Disp.isImm() && Disp.getImm() == 0 && BaseRegNo != N86::EBP) {
 500       EmitByte(ModRMByte(0, RegOpcodeField, BaseRegNo), CurByte, OS);
 501       return;
 502     }
 503
 504     // Otherwise, if the displacement fits in a byte, encode as [REG+disp8].
 505     if (Disp.isImm()) {
 506       if (!HasEVEX && isDisp8(Disp.getImm())) {
 507         EmitByte(ModRMByte(1, RegOpcodeField, BaseRegNo), CurByte, OS);
 508         EmitImmediate(Disp, MI.getLoc(), 1, FK_Data_1, CurByte, OS, Fixups);
 509         return;
 510       }
 511       // Try EVEX compressed 8-bit displacement first; if failed, fall back to
 512       // 32-bit displacement.
 513       int CDisp8 = 0;
 514       if (HasEVEX && isCDisp8(TSFlags, Disp.getImm(), CDisp8)) {
 515         EmitByte(ModRMByte(1, RegOpcodeField, BaseRegNo), CurByte, OS);
 516         EmitImmediate(Disp, MI.getLoc(), 1, FK_Data_1, CurByte, OS, Fixups,
 517                       CDisp8 - Disp.getImm());
 518         return;
 519       }
 520     }
 521
 522     // Otherwise, emit the most general non-SIB encoding: [REG+disp32]
 523     EmitByte(ModRMByte(2, RegOpcodeField, BaseRegNo), CurByte, OS);
 524     EmitImmediate(Disp, MI.getLoc(), 4, MCFixupKind(X86::reloc_signed_4byte), CurByte, OS,
 525                   Fixups);
 526     return;
 527   }
 528
 529   // We need a SIB byte, so start by outputting the ModR/M byte first
 530   assert(IndexReg.getReg() != X86::ESP &&
 531          IndexReg.getReg() != X86::RSP && "Cannot use ESP as index reg!");
 532
 533   bool ForceDisp32 = false;
 534   bool ForceDisp8  = false;
 535   int CDisp8 = 0;
 536   int ImmOffset = 0;
 537   if (BaseReg == 0) {
 538     // If there is no base register, we emit the special case SIB byte with
 539     // MOD=0, BASE=5, to JUST get the index, scale, and displacement.
 540     EmitByte(ModRMByte(0, RegOpcodeField, 4), CurByte, OS);
 541     ForceDisp32 = true;
 542   } else if (!Disp.isImm()) {
 543     // Emit the normal disp32 encoding.
 544     EmitByte(ModRMByte(2, RegOpcodeField, 4), CurByte, OS);
 545     ForceDisp32 = true;
 546   } else if (Disp.getImm() == 0 &&
 547              // Base reg can't be anything that ends up with '5' as the base
 548              // reg, it is the magic [*] nomenclature that indicates no base.
 549              BaseRegNo != N86::EBP) {
 550     // Emit no displacement ModR/M byte
 551     EmitByte(ModRMByte(0, RegOpcodeField, 4), CurByte, OS);
 552   } else if (!HasEVEX && isDisp8(Disp.getImm())) {
 553     // Emit the disp8 encoding.
 554     EmitByte(ModRMByte(1, RegOpcodeField, 4), CurByte, OS);
 555     ForceDisp8 = true;           // Make sure to force 8 bit disp if Base=EBP
 556   } else if (HasEVEX && isCDisp8(TSFlags, Disp.getImm(), CDisp8)) {
 557     // Emit the disp8 encoding.
 558     EmitByte(ModRMByte(1, RegOpcodeField, 4), CurByte, OS);
 559     ForceDisp8 = true;           // Make sure to force 8 bit disp if Base=EBP
 560     ImmOffset = CDisp8 - Disp.getImm();
 561   } else {
 562     // Emit the normal disp32 encoding.
 563     EmitByte(ModRMByte(2, RegOpcodeField, 4), CurByte, OS);
 564   }
 565
 566   // Calculate what the SS field value should be...
 567   static const unsigned SSTable[] = { ~0U, 0, 1, ~0U, 2, ~0U, ~0U, ~0U, 3 };
 568   unsigned SS = SSTable[Scale.getImm()];
 569
 570   if (BaseReg == 0) {
 571     // Handle the SIB byte for the case where there is no base, see Intel
 572     // Manual 2A, table 2-7. The displacement has already been output.
 573     unsigned IndexRegNo;
 574     if (IndexReg.getReg())
 575       IndexRegNo = GetX86RegNum(IndexReg);
 576     else // Examples: [ESP+1*<noreg>+4] or [scaled idx]+disp32 (MOD=0,BASE=5)
 577       IndexRegNo = 4;
 578     EmitSIBByte(SS, IndexRegNo, 5, CurByte, OS);
 579   } else {
 580     unsigned IndexRegNo;
 581     if (IndexReg.getReg())
 582       IndexRegNo = GetX86RegNum(IndexReg);
 583     else
 584       IndexRegNo = 4;   // For example [ESP+1*<noreg>+4]
 585     EmitSIBByte(SS, IndexRegNo, GetX86RegNum(Base), CurByte, OS);
 586   }
 587
 588   // Do we need to output a displacement?
 589   if (ForceDisp8)
 590     EmitImmediate(Disp, MI.getLoc(), 1, FK_Data_1, CurByte, OS, Fixups, ImmOffset);
 591   else if (ForceDisp32 || Disp.getImm() != 0)
 592     EmitImmediate(Disp, MI.getLoc(), 4, MCFixupKind(X86::reloc_signed_4byte),
 593                   CurByte, OS, Fixups);
 594 }
 595
 596 /// EmitVEXOpcodePrefix - AVX instructions are encoded using a opcode prefix
 597 /// called VEX.
 598 void X86MCCodeEmitter::EmitVEXOpcodePrefix(uint64_t TSFlags, unsigned &CurByte,
 599                                            int MemOperand, const MCInst &MI,
 600                                            const MCInstrDesc &Desc,
 601                                            raw_ostream &OS) const {
 602   bool HasEVEX = (TSFlags >> X86II::VEXShift) & X86II::EVEX;
 603   bool HasEVEX_K = HasEVEX && ((TSFlags >> X86II::VEXShift) & X86II::EVEX_K);
 604   bool HasVEX_4V = (TSFlags >> X86II::VEXShift) & X86II::VEX_4V;
 605   bool HasVEX_4VOp3 = (TSFlags >> X86II::VEXShift) & X86II::VEX_4VOp3;
 606   bool HasMemOp4 = (TSFlags >> X86II::VEXShift) & X86II::MemOp4;
 607   bool HasEVEX_RC = (TSFlags >> X86II::VEXShift) & X86II::EVEX_RC;
 608
 609   // VEX_R: opcode externsion equivalent to REX.R in
 610   // 1's complement (inverted) form
 611   //
 612   //  1: Same as REX_R=0 (must be 1 in 32-bit mode)
 613   //  0: Same as REX_R=1 (64 bit mode only)
 614   //
 615   unsigned char VEX_R = 0x1;
 616   unsigned char EVEX_R2 = 0x1;
 617
 618   // VEX_X: equivalent to REX.X, only used when a
 619   // register is used for index in SIB Byte.
 620   //
 621   //  1: Same as REX.X=0 (must be 1 in 32-bit mode)
 622   //  0: Same as REX.X=1 (64-bit mode only)
 623   unsigned char VEX_X = 0x1;
 624
 625   // VEX_B:
 626   //
 627   //  1: Same as REX_B=0 (ignored in 32-bit mode)
 628   //  0: Same as REX_B=1 (64 bit mode only)
 629   //
 630   unsigned char VEX_B = 0x1;
 631
 632   // VEX_W: opcode specific (use like REX.W, or used for
 633   // opcode extension, or ignored, depending on the opcode byte)
 634   unsigned char VEX_W = 0;
 635
 636   // XOP: Use XOP prefix byte 0x8f instead of VEX.
 637   bool XOP = (TSFlags >> X86II::VEXShift) & X86II::XOP;
 638
 639   // VEX_5M (VEX m-mmmmm field):
 640   //
 641   //  0b00000: Reserved for future use
 642   //  0b00001: implied 0F leading opcode
 643   //  0b00010: implied 0F 38 leading opcode bytes
 644   //  0b00011: implied 0F 3A leading opcode bytes
 645   //  0b00100-0b11111: Reserved for future use
 646   //  0b01000: XOP map select - 08h instructions with imm byte
 647   //  0b01001: XOP map select - 09h instructions with no imm byte
 648   //  0b01010: XOP map select - 0Ah instructions with imm dword
 649   unsigned char VEX_5M = 0x1;
 650
 651   // VEX_4V (VEX vvvv field): a register specifier
 652   // (in 1's complement form) or 1111 if unused.
 653   unsigned char VEX_4V = 0xf;
 654   unsigned char EVEX_V2 = 0x1;
 655
 656   // VEX_L (Vector Length):
 657   //
 658   //  0: scalar or 128-bit vector
 659   //  1: 256-bit vector
 660   //
 661   unsigned char VEX_L = 0;
 662   unsigned char EVEX_L2 = 0;
 663
 664   // VEX_PP: opcode extension providing equivalent
 665   // functionality of a SIMD prefix
 666   //
 667   //  0b00: None
 668   //  0b01: 66
 669   //  0b10: F3
 670   //  0b11: F2
 671   //
 672   unsigned char VEX_PP = 0;
 673
 674   // EVEX_U
 675   unsigned char EVEX_U = 1; // Always '1' so far
 676
 677   // EVEX_z
 678   unsigned char EVEX_z = 0;
 679
 680   // EVEX_b
 681   unsigned char EVEX_b = 0;
 682
 683   // EVEX_rc
 684   unsigned char EVEX_rc = 0;
 685
 686   // EVEX_aaa
 687   unsigned char EVEX_aaa = 0;
 688
 689   bool EncodeRC = false;
 690
 691   if ((TSFlags >> X86II::VEXShift) & X86II::VEX_W)
 692     VEX_W = 1;
 693
 694   if ((TSFlags >> X86II::VEXShift) & X86II::VEX_L)
 695     VEX_L = 1;
 696   if (HasEVEX && ((TSFlags >> X86II::VEXShift) & X86II::EVEX_L2))
 697     EVEX_L2 = 1;
 698
 699   if (HasEVEX_K && ((TSFlags >> X86II::VEXShift) & X86II::EVEX_Z))
 700     EVEX_z = 1;
 701
 702   if (HasEVEX && ((TSFlags >> X86II::VEXShift) & X86II::EVEX_B))
 703     EVEX_b = 1;
 704
 705   switch (TSFlags & X86II::Op0Mask) {
 706   default: llvm_unreachable("Invalid prefix!");
 707   case X86II::T8:  // 0F 38
 708     VEX_5M = 0x2;
 709     break;
 710   case X86II::TA:  // 0F 3A
 711     VEX_5M = 0x3;
 712     break;
 713   case X86II::T8PD: // 66 0F 38
 714     VEX_PP = 0x1;
 715     VEX_5M = 0x2;
 716     break;
 717   case X86II::T8XS: // F3 0F 38
 718     VEX_PP = 0x2;
 719     VEX_5M = 0x2;
 720     break;
 721   case X86II::T8XD: // F2 0F 38
 722     VEX_PP = 0x3;
 723     VEX_5M = 0x2;
 724     break;
 725   case X86II::TAPD: // 66 0F 3A
 726     VEX_PP = 0x1;
 727     VEX_5M = 0x3;
 728     break;
 729   case X86II::TAXD: // F2 0F 3A
 730     VEX_PP = 0x3;
 731     VEX_5M = 0x3;
 732     break;
 733   case X86II::PD:  // 66 0F
 734     VEX_PP = 0x1;
 735     break;
 736   case X86II::XS:  // F3 0F
 737     VEX_PP = 0x2;
 738     break;
 739   case X86II::XD:  // F2 0F
 740     VEX_PP = 0x3;
 741     break;
 742   case X86II::XOP8:
 743     VEX_5M = 0x8;
 744     break;
 745   case X86II::XOP9:
 746     VEX_5M = 0x9;
 747     break;
 748   case X86II::XOPA:
 749     VEX_5M = 0xA;
 750     break;
 751   case X86II::TB: // VEX_5M/VEX_PP already correct
 752     break;
 753   }
 754
 755
 756   // Classify VEX_B, VEX_4V, VEX_R, VEX_X
 757   unsigned NumOps = Desc.getNumOperands();
 758   unsigned CurOp = 0;
 759   if (NumOps > 1 && Desc.getOperandConstraint(1, MCOI::TIED_TO) == 0)
 760     ++CurOp;
 761   else if (NumOps > 3 && Desc.getOperandConstraint(2, MCOI::TIED_TO) == 0 &&
 762            Desc.getOperandConstraint(3, MCOI::TIED_TO) == 1)
 763     // Special case for AVX-512 GATHER with 2 TIED_TO operands
 764     // Skip the first 2 operands: dst, mask_wb
 765     CurOp += 2;
 766   else if (NumOps > 3 && Desc.getOperandConstraint(2, MCOI::TIED_TO) == 0 &&
 767            Desc.getOperandConstraint(NumOps - 1, MCOI::TIED_TO) == 1)
 768     // Special case for GATHER with 2 TIED_TO operands
 769     // Skip the first 2 operands: dst, mask_wb
 770     CurOp += 2;
 771   else if (NumOps > 2 && Desc.getOperandConstraint(NumOps - 2, MCOI::TIED_TO) == 0)
 772     // SCATTER
 773     ++CurOp;
 774
 775   switch (TSFlags & X86II::FormMask) {
 776   default: llvm_unreachable("Unexpected form in EmitVEXOpcodePrefix!");
 777   case X86II::RawFrm:
 778     break;
 779   case X86II::MRMDestMem: {
 780     // MRMDestMem instructions forms:
 781     //  MemAddr, src1(ModR/M)
 782     //  MemAddr, src1(VEX_4V), src2(ModR/M)
 783     //  MemAddr, src1(ModR/M), imm8
 784     //
 785     if (X86II::isX86_64ExtendedReg(MI.getOperand(MemOperand +
 786                                                  X86::AddrBaseReg).getReg()))
 787       VEX_B = 0x0;
 788     if (X86II::isX86_64ExtendedReg(MI.getOperand(MemOperand +
 789                                                  X86::AddrIndexReg).getReg()))
 790       VEX_X = 0x0;
 791     if (HasEVEX && X86II::is32ExtendedReg(MI.getOperand(MemOperand +
 792                                           X86::AddrIndexReg).getReg()))
 793       EVEX_V2 = 0x0;
 794
 795     CurOp += X86::AddrNumOperands;
 796
 797     if (HasEVEX_K)
 798       EVEX_aaa = getWriteMaskRegisterEncoding(MI, CurOp++);
 799
 800     if (HasVEX_4V) {
 801       VEX_4V = getVEXRegisterEncoding(MI, CurOp);
 802       if (HasEVEX && X86II::is32ExtendedReg(MI.getOperand(CurOp).getReg()))
 803         EVEX_V2 = 0x0;
 804       CurOp++;
 805     }
 806
 807     const MCOperand &MO = MI.getOperand(CurOp);
 808     if (MO.isReg()) {
 809       if (X86II::isX86_64ExtendedReg(MO.getReg()))
 810         VEX_R = 0x0;
 811       if (HasEVEX && X86II::is32ExtendedReg(MO.getReg()))
 812         EVEX_R2 = 0x0;
 813     }
 814     break;
 815   }
 816   case X86II::MRMSrcMem:
 817     // MRMSrcMem instructions forms:
 818     //  src1(ModR/M), MemAddr
 819     //  src1(ModR/M), src2(VEX_4V), MemAddr
 820     //  src1(ModR/M), MemAddr, imm8
 821     //  src1(ModR/M), MemAddr, src2(VEX_I8IMM)
 822     //
 823     //  FMA4:
 824     //  dst(ModR/M.reg), src1(VEX_4V), src2(ModR/M), src3(VEX_I8IMM)
 825     //  dst(ModR/M.reg), src1(VEX_4V), src2(VEX_I8IMM), src3(ModR/M),
 826     if (X86II::isX86_64ExtendedReg(MI.getOperand(CurOp).getReg()))
 827       VEX_R = 0x0;
 828     if (HasEVEX && X86II::is32ExtendedReg(MI.getOperand(CurOp).getReg()))
 829       EVEX_R2 = 0x0;
 830     CurOp++;
 831
 832     if (HasEVEX_K)
 833       EVEX_aaa = getWriteMaskRegisterEncoding(MI, CurOp++);
 834
 835     if (HasVEX_4V) {
 836       VEX_4V = getVEXRegisterEncoding(MI, CurOp);
 837       if (HasEVEX && X86II::is32ExtendedReg(MI.getOperand(CurOp).getReg()))
 838         EVEX_V2 = 0x0;
 839       CurOp++;
 840     }
 841
 842     if (X86II::isX86_64ExtendedReg(
 843                MI.getOperand(MemOperand+X86::AddrBaseReg).getReg()))
 844       VEX_B = 0x0;
 845     if (X86II::isX86_64ExtendedReg(
 846                MI.getOperand(MemOperand+X86::AddrIndexReg).getReg()))
 847       VEX_X = 0x0;
 848     if (HasEVEX && X86II::is32ExtendedReg(MI.getOperand(MemOperand +
 849                                           X86::AddrIndexReg).getReg()))
 850       EVEX_V2 = 0x0;
 851
 852     if (HasVEX_4VOp3)
 853       // Instruction format for 4VOp3:
 854       //   src1(ModR/M), MemAddr, src3(VEX_4V)
 855       // CurOp points to start of the MemoryOperand,
 856       //   it skips TIED_TO operands if exist, then increments past src1.
 857       // CurOp + X86::AddrNumOperands will point to src3.
 858       VEX_4V = getVEXRegisterEncoding(MI, CurOp+X86::AddrNumOperands);
 859     break;
 860   case X86II::MRM0m: case X86II::MRM1m:
 861   case X86II::MRM2m: case X86II::MRM3m:
 862   case X86II::MRM4m: case X86II::MRM5m:
 863   case X86II::MRM6m: case X86II::MRM7m: {
 864     // MRM[0-9]m instructions forms:
 865     //  MemAddr
 866     //  src1(VEX_4V), MemAddr
 867     if (HasVEX_4V) {
 868       VEX_4V = getVEXRegisterEncoding(MI, CurOp);
 869       if (HasEVEX && X86II::is32ExtendedReg(MI.getOperand(CurOp).getReg()))
 870         EVEX_V2 = 0x0;
 871       CurOp++;
 872     }
 873
 874     if (HasEVEX_K)
 875       EVEX_aaa = getWriteMaskRegisterEncoding(MI, CurOp++);
 876
 877     if (X86II::isX86_64ExtendedReg(
 878                MI.getOperand(MemOperand+X86::AddrBaseReg).getReg()))
 879       VEX_B = 0x0;
 880     if (X86II::isX86_64ExtendedReg(
 881                MI.getOperand(MemOperand+X86::AddrIndexReg).getReg()))
 882       VEX_X = 0x0;
 883     break;
 884   }
 885   case X86II::MRMSrcReg:
 886     // MRMSrcReg instructions forms:
 887     //  dst(ModR/M), src1(VEX_4V), src2(ModR/M), src3(VEX_I8IMM)
 888     //  dst(ModR/M), src1(ModR/M)
 889     //  dst(ModR/M), src1(ModR/M), imm8
 890     //
 891     //  FMA4:
 892     //  dst(ModR/M.reg), src1(VEX_4V), src2(ModR/M), src3(VEX_I8IMM)
 893     //  dst(ModR/M.reg), src1(VEX_4V), src2(VEX_I8IMM), src3(ModR/M),
 894     if (X86II::isX86_64ExtendedReg(MI.getOperand(CurOp).getReg()))
 895       VEX_R = 0x0;
 896     if (HasEVEX && X86II::is32ExtendedReg(MI.getOperand(CurOp).getReg()))
 897       EVEX_R2 = 0x0;
 898     CurOp++;
 899
 900     if (HasEVEX_K)
 901       EVEX_aaa = getWriteMaskRegisterEncoding(MI, CurOp++);
 902
 903     if (HasVEX_4V) {
 904       VEX_4V = getVEXRegisterEncoding(MI, CurOp);
 905       if (HasEVEX && X86II::is32ExtendedReg(MI.getOperand(CurOp).getReg()))
 906         EVEX_V2 = 0x0;
 907       CurOp++;
 908     }
 909
 910     if (HasMemOp4) // Skip second register source (encoded in I8IMM)
 911       CurOp++;
 912
 913     if (X86II::isX86_64ExtendedReg(MI.getOperand(CurOp).getReg()))
 914       VEX_B = 0x0;
 915     if (HasEVEX && X86II::is32ExtendedReg(MI.getOperand(CurOp).getReg()))
 916       VEX_X = 0x0;
 917     CurOp++;
 918     if (HasVEX_4VOp3)
 919       VEX_4V = getVEXRegisterEncoding(MI, CurOp++);
 920     if (EVEX_b) {
 921       if (HasEVEX_RC) {
 922         unsigned RcOperand = NumOps-1;
 923         assert(RcOperand >= CurOp);
 924         EVEX_rc = MI.getOperand(RcOperand).getImm() & 0x3;
 925       }
 926       EncodeRC = true;
 927     }
 928     break;
 929   case X86II::MRMDestReg:
 930     // MRMDestReg instructions forms:
 931     //  dst(ModR/M), src(ModR/M)
 932     //  dst(ModR/M), src(ModR/M), imm8
 933     //  dst(ModR/M), src1(VEX_4V), src2(ModR/M)
 934     if (X86II::isX86_64ExtendedReg(MI.getOperand(CurOp).getReg()))
 935       VEX_B = 0x0;
 936     if (HasEVEX && X86II::is32ExtendedReg(MI.getOperand(CurOp).getReg()))
 937       VEX_X = 0x0;
 938     CurOp++;
 939
 940     if (HasEVEX_K)
 941       EVEX_aaa = getWriteMaskRegisterEncoding(MI, CurOp++);
 942
 943     if (HasVEX_4V) {
 944       VEX_4V = getVEXRegisterEncoding(MI, CurOp);
 945       if (HasEVEX && X86II::is32ExtendedReg(MI.getOperand(CurOp).getReg()))
 946         EVEX_V2 = 0x0;
 947       CurOp++;
 948     }
 949
 950     if (X86II::isX86_64ExtendedReg(MI.getOperand(CurOp).getReg()))
 951       VEX_R = 0x0;
 952     if (HasEVEX && X86II::is32ExtendedReg(MI.getOperand(CurOp).getReg()))
 953       EVEX_R2 = 0x0;
 954     if (EVEX_b)
 955       EncodeRC = true;
 956     break;
 957   case X86II::MRM0r: case X86II::MRM1r:
 958   case X86II::MRM2r: case X86II::MRM3r:
 959   case X86II::MRM4r: case X86II::MRM5r:
 960   case X86II::MRM6r: case X86II::MRM7r:
 961     // MRM0r-MRM7r instructions forms:
 962     //  dst(VEX_4V), src(ModR/M), imm8
 963     if (HasVEX_4V) {
 964       VEX_4V = getVEXRegisterEncoding(MI, CurOp);
 965       if (HasEVEX && X86II::is32ExtendedReg(MI.getOperand(CurOp).getReg()))
 966           EVEX_V2 = 0x0;
 967       CurOp++;
 968     }
 969     if (HasEVEX_K)
 970       EVEX_aaa = getWriteMaskRegisterEncoding(MI, CurOp++);
 971
 972     if (X86II::isX86_64ExtendedReg(MI.getOperand(CurOp).getReg()))
 973       VEX_B = 0x0;
 974     if (HasEVEX && X86II::is32ExtendedReg(MI.getOperand(CurOp).getReg()))
 975       VEX_X = 0x0;
 976     break;
 977   }
 978
 979   // Emit segment override opcode prefix as needed.
 980   EmitSegmentOverridePrefix(TSFlags, CurByte, MemOperand, MI, OS);
 981
 982   if (!HasEVEX) {
 983     // VEX opcode prefix can have 2 or 3 bytes
 984     //
 985     //  3 bytes:
 986     //    +-----+ +--------------+ +-------------------+
 987     //    | C4h | | RXB | m-mmmm | | W | vvvv | L | pp |
 988     //    +-----+ +--------------+ +-------------------+
 989     //  2 bytes:
 990     //    +-----+ +-------------------+
 991     //    | C5h | | R | vvvv | L | pp |
 992     //    +-----+ +-------------------+
 993     //
 994     unsigned char LastByte = VEX_PP | (VEX_L << 2) | (VEX_4V << 3);
 995
 996     if (VEX_B && VEX_X && !VEX_W && !XOP && (VEX_5M == 1)) { // 2 byte VEX prefix
 997       EmitByte(0xC5, CurByte, OS);
 998       EmitByte(LastByte | (VEX_R << 7), CurByte, OS);
 999       return;
1000     }
1001
1002     // 3 byte VEX prefix
1003     EmitByte(XOP ? 0x8F : 0xC4, CurByte, OS);
1004     EmitByte(VEX_R << 7 | VEX_X << 6 | VEX_B << 5 | VEX_5M, CurByte, OS);
1005     EmitByte(LastByte | (VEX_W << 7), CurByte, OS);
1006   } else {
1007     // EVEX opcode prefix can have 4 bytes
1008     //
1009     // +-----+ +--------------+ +-------------------+ +------------------------+
1010     // | 62h | | RXBR' | 00mm | | W | vvvv | U | pp | | z | L'L | b | v' | aaa |
1011     // +-----+ +--------------+ +-------------------+ +------------------------+
1012     assert((VEX_5M & 0x3) == VEX_5M
1013            && "More than 2 significant bits in VEX.m-mmmm fields for EVEX!");
1014
1015     VEX_5M &= 0x3;
1016
1017     EmitByte(0x62, CurByte, OS);
1018     EmitByte((VEX_R   << 7) |
1019              (VEX_X   << 6) |
1020              (VEX_B   << 5) |
1021              (EVEX_R2 << 4) |
1022              VEX_5M, CurByte, OS);
1023     EmitByte((VEX_W   << 7) |
1024              (VEX_4V  << 3) |
1025              (EVEX_U  << 2) |
1026              VEX_PP, CurByte, OS);
1027     if (EncodeRC)
1028       EmitByte((EVEX_z  << 7) |
1029               (EVEX_rc << 5) |
1030               (EVEX_b  << 4) |
1031               (EVEX_V2 << 3) |
1032               EVEX_aaa, CurByte, OS);
1033     else
1034       EmitByte((EVEX_z  << 7) |
1035               (EVEX_L2 << 6) |
1036               (VEX_L   << 5) |
1037               (EVEX_b  << 4) |
1038               (EVEX_V2 << 3) |
1039               EVEX_aaa, CurByte, OS);
1040   }
1041 }
1042
1043 /// DetermineREXPrefix - Determine if the MCInst has to be encoded with a X86-64
1044 /// REX prefix which specifies 1) 64-bit instructions, 2) non-default operand
1045 /// size, and 3) use of X86-64 extended registers.
1046 static unsigned DetermineREXPrefix(const MCInst &MI, uint64_t TSFlags,
1047                                    const MCInstrDesc &Desc) {
1048   unsigned REX = 0;
1049   if (TSFlags & X86II::REX_W)
1050     REX |= 1 << 3; // set REX.W
1051
1052   if (MI.getNumOperands() == 0) return REX;
1053
1054   unsigned NumOps = MI.getNumOperands();
1055   // FIXME: MCInst should explicitize the two-addrness.
1056   bool isTwoAddr = NumOps > 1 &&
1057                       Desc.getOperandConstraint(1, MCOI::TIED_TO) != -1;
1058
1059   // If it accesses SPL, BPL, SIL, or DIL, then it requires a 0x40 REX prefix.
1060   unsigned i = isTwoAddr ? 1 : 0;
1061   for (; i != NumOps; ++i) {
1062     const MCOperand &MO = MI.getOperand(i);
1063     if (!MO.isReg()) continue;
1064     unsigned Reg = MO.getReg();
1065     if (!X86II::isX86_64NonExtLowByteReg(Reg)) continue;
1066     // FIXME: The caller of DetermineREXPrefix slaps this prefix onto anything
1067     // that returns non-zero.
1068     REX |= 0x40; // REX fixed encoding prefix
1069     break;
1070   }
1071
1072   switch (TSFlags & X86II::FormMask) {
1073   case X86II::MRMSrcReg:
1074     if (MI.getOperand(0).isReg() &&
1075         X86II::isX86_64ExtendedReg(MI.getOperand(0).getReg()))
1076       REX |= 1 << 2; // set REX.R
1077     i = isTwoAddr ? 2 : 1;
1078     for (; i != NumOps; ++i) {
1079       const MCOperand &MO = MI.getOperand(i);
1080       if (MO.isReg() && X86II::isX86_64ExtendedReg(MO.getReg()))
1081         REX |= 1 << 0; // set REX.B
1082     }
1083     break;
1084   case X86II::MRMSrcMem: {
1085     if (MI.getOperand(0).isReg() &&
1086         X86II::isX86_64ExtendedReg(MI.getOperand(0).getReg()))
1087       REX |= 1 << 2; // set REX.R
1088     unsigned Bit = 0;
1089     i = isTwoAddr ? 2 : 1;
1090     for (; i != NumOps; ++i) {
1091       const MCOperand &MO = MI.getOperand(i);
1092       if (MO.isReg()) {
1093         if (X86II::isX86_64ExtendedReg(MO.getReg()))
1094           REX |= 1 << Bit; // set REX.B (Bit=0) and REX.X (Bit=1)
1095         Bit++;
1096       }
1097     }
1098     break;
1099   }
1100   case X86II::MRM0m: case X86II::MRM1m:
1101   case X86II::MRM2m: case X86II::MRM3m:
1102   case X86II::MRM4m: case X86II::MRM5m:
1103   case X86II::MRM6m: case X86II::MRM7m:
1104   case X86II::MRMDestMem: {
1105     unsigned e = (isTwoAddr ? X86::AddrNumOperands+1 : X86::AddrNumOperands);
1106     i = isTwoAddr ? 1 : 0;
1107     if (NumOps > e && MI.getOperand(e).isReg() &&
1108         X86II::isX86_64ExtendedReg(MI.getOperand(e).getReg()))
1109       REX |= 1 << 2; // set REX.R
1110     unsigned Bit = 0;
1111     for (; i != e; ++i) {
1112       const MCOperand &MO = MI.getOperand(i);
1113       if (MO.isReg()) {
1114         if (X86II::isX86_64ExtendedReg(MO.getReg()))
1115           REX |= 1 << Bit; // REX.B (Bit=0) and REX.X (Bit=1)
1116         Bit++;
1117       }
1118     }
1119     break;
1120   }
1121   default:
1122     if (MI.getOperand(0).isReg() &&
1123         X86II::isX86_64ExtendedReg(MI.getOperand(0).getReg()))
1124       REX |= 1 << 0; // set REX.B
1125     i = isTwoAddr ? 2 : 1;
1126     for (unsigned e = NumOps; i != e; ++i) {
1127       const MCOperand &MO = MI.getOperand(i);
1128       if (MO.isReg() && X86II::isX86_64ExtendedReg(MO.getReg()))
1129         REX |= 1 << 2; // set REX.R
1130     }
1131     break;
1132   }
1133   return REX;
1134 }
1135
1136 /// EmitSegmentOverridePrefix - Emit segment override opcode prefix as needed
1137 void X86MCCodeEmitter::EmitSegmentOverridePrefix(uint64_t TSFlags,
1138                                         unsigned &CurByte, int MemOperand,
1139                                         const MCInst &MI,
1140                                         raw_ostream &OS) const {
1141   if (MemOperand < 0)
1142     return; // No memory operand
1143
1144   // Check for explicit segment override on memory operand.
1145   switch (MI.getOperand(MemOperand+X86::AddrSegmentReg).getReg()) {
1146   default: llvm_unreachable("Unknown segment register!");
1147   case 0: break;
1148   case X86::CS: EmitByte(0x2E, CurByte, OS); break;
1149   case X86::SS: EmitByte(0x36, CurByte, OS); break;
1150   case X86::DS: EmitByte(0x3E, CurByte, OS); break;
1151   case X86::ES: EmitByte(0x26, CurByte, OS); break;
1152   case X86::FS: EmitByte(0x64, CurByte, OS); break;
1153   case X86::GS: EmitByte(0x65, CurByte, OS); break;
1154   }
1155 }
1156
1157 /// EmitOpcodePrefix - Emit all instruction prefixes prior to the opcode.
1158 ///
1159 /// MemOperand is the operand # of the start of a memory operand if present.  If
1160 /// Not present, it is -1.
1161 void X86MCCodeEmitter::EmitOpcodePrefix(uint64_t TSFlags, unsigned &CurByte,
1162                                         int MemOperand, const MCInst &MI,
1163                                         const MCInstrDesc &Desc,
1164                                         raw_ostream &OS) const {
1165
1166   // Emit the lock opcode prefix as needed.
1167   if (TSFlags & X86II::LOCK)
1168     EmitByte(0xF0, CurByte, OS);
1169
1170   // Emit segment override opcode prefix as needed.
1171   EmitSegmentOverridePrefix(TSFlags, CurByte, MemOperand, MI, OS);
1172
1173   // Emit the repeat opcode prefix as needed.
1174   if ((TSFlags & X86II::Op0Mask) == X86II::REP)
1175     EmitByte(0xF3, CurByte, OS);
1176
1177   // Emit the address size opcode prefix as needed.
1178   bool need_address_override;
1179   // The AdSize prefix is only for 32-bit and 64-bit modes. Hm, perhaps we
1180   // should introduce an AdSize16 bit instead of having seven special cases?
1181   if ((!is16BitMode() && TSFlags & X86II::AdSize) ||
1182       (is16BitMode() && (MI.getOpcode() == X86::JECXZ_32 ||
1183                          MI.getOpcode() == X86::MOV8o8a ||
1184                          MI.getOpcode() == X86::MOV16o16a ||
1185                          MI.getOpcode() == X86::MOV32o32a ||
1186                          MI.getOpcode() == X86::MOV8ao8 ||
1187                          MI.getOpcode() == X86::MOV16ao16 ||
1188                          MI.getOpcode() == X86::MOV32ao32))) {
1189     need_address_override = true;
1190   } else if (MemOperand == -1) {
1191     need_address_override = false;
1192   } else if (is64BitMode()) {
1193     assert(!Is16BitMemOperand(MI, MemOperand));
1194     need_address_override = Is32BitMemOperand(MI, MemOperand);
1195   } else if (is32BitMode()) {
1196     assert(!Is64BitMemOperand(MI, MemOperand));
1197     need_address_override = Is16BitMemOperand(MI, MemOperand);
1198   } else {
1199     assert(is16BitMode());
1200     assert(!Is64BitMemOperand(MI, MemOperand));
1201     need_address_override = !Is16BitMemOperand(MI, MemOperand);
1202   }
1203
1204   if (need_address_override)
1205     EmitByte(0x67, CurByte, OS);
1206
1207   // Emit the operand size opcode prefix as needed.
1208   if (TSFlags & (is16BitMode() ? X86II::OpSize16 : X86II::OpSize))
1209     EmitByte(0x66, CurByte, OS);
1210
1211   bool Need0FPrefix = false;
1212   switch (TSFlags & X86II::Op0Mask) {
1213   default: llvm_unreachable("Invalid prefix!");
1214   case 0: break;  // No prefix!
1215   case X86II::REP: break; // already handled.
1216   case X86II::TB:  // Two-byte opcode prefix
1217   case X86II::T8:  // 0F 38
1218   case X86II::TA:  // 0F 3A
1219   case X86II::A6:  // 0F A6
1220   case X86II::A7:  // 0F A7
1221     Need0FPrefix = true;
1222     break;
1223   case X86II::PD:   // 66 0F
1224   case X86II::T8PD: // 66 0F 38
1225   case X86II::TAPD: // 66 0F 3A
1226     EmitByte(0x66, CurByte, OS);
1227     Need0FPrefix = true;
1228     break;
1229   case X86II::XS:   // F3 0F
1230   case X86II::T8XS: // F3 0F 38
1231     EmitByte(0xF3, CurByte, OS);
1232     Need0FPrefix = true;
1233     break;
1234   case X86II::XD:   // F2 0F
1235   case X86II::T8XD: // F2 0F 38
1236   case X86II::TAXD: // F2 0F 3A
1237     EmitByte(0xF2, CurByte, OS);
1238     Need0FPrefix = true;
1239     break;
1240   case X86II::D8:
1241   case X86II::D9:
1242   case X86II::DA:
1243   case X86II::DB:
1244   case X86II::DC:
1245   case X86II::DD:
1246   case X86II::DE:
1247   case X86II::DF:
1248     EmitByte(0xD8+(((TSFlags & X86II::Op0Mask) - X86II::D8) >> X86II::Op0Shift),
1249              CurByte, OS);
1250     break;
1251   }
1252
1253   // Handle REX prefix.
1254   // FIXME: Can this come before F2 etc to simplify emission?
1255   if (is64BitMode()) {
1256     if (unsigned REX = DetermineREXPrefix(MI, TSFlags, Desc))
1257       EmitByte(0x40 | REX, CurByte, OS);
1258   }
1259
1260   // 0x0F escape code must be emitted just before the opcode.
1261   if (Need0FPrefix)
1262     EmitByte(0x0F, CurByte, OS);
1263
1264   // FIXME: Pull this up into previous switch if REX can be moved earlier.
1265   switch (TSFlags & X86II::Op0Mask) {
1266   case X86II::T8PD:  // 66 0F 38
1267   case X86II::T8XS:  // F3 0F 38
1268   case X86II::T8XD:  // F2 0F 38
1269   case X86II::T8:    // 0F 38
1270     EmitByte(0x38, CurByte, OS);
1271     break;
1272   case X86II::TAPD:  // 66 0F 3A
1273   case X86II::TAXD:  // F2 0F 3A
1274   case X86II::TA:    // 0F 3A
1275     EmitByte(0x3A, CurByte, OS);
1276     break;
1277   case X86II::A6:    // 0F A6
1278     EmitByte(0xA6, CurByte, OS);
1279     break;
1280   case X86II::A7:    // 0F A7
1281     EmitByte(0xA7, CurByte, OS);
1282     break;
1283   }
1284 }
1285
1286 void X86MCCodeEmitter::
1287 EncodeInstruction(const MCInst &MI, raw_ostream &OS,
1288                   SmallVectorImpl<MCFixup> &Fixups) const {
1289   unsigned Opcode = MI.getOpcode();
1290   const MCInstrDesc &Desc = MCII.get(Opcode);
1291   uint64_t TSFlags = Desc.TSFlags;
1292
1293   // Pseudo instructions don't get encoded.
1294   if ((TSFlags & X86II::FormMask) == X86II::Pseudo)
1295     return;
1296
1297   unsigned NumOps = Desc.getNumOperands();
1298   unsigned CurOp = X86II::getOperandBias(Desc);
1299
1300   // Keep track of the current byte being emitted.
1301   unsigned CurByte = 0;
1302
1303   // Is this instruction encoded using the AVX VEX prefix?
1304   bool HasVEXPrefix = (TSFlags >> X86II::VEXShift) & X86II::VEX;
1305
1306   // It uses the VEX.VVVV field?
1307   bool HasVEX_4V = (TSFlags >> X86II::VEXShift) & X86II::VEX_4V;
1308   bool HasVEX_4VOp3 = (TSFlags >> X86II::VEXShift) & X86II::VEX_4VOp3;
1309   bool HasMemOp4 = (TSFlags >> X86II::VEXShift) & X86II::MemOp4;
1310   const unsigned MemOp4_I8IMMOperand = 2;
1311
1312   // It uses the EVEX.aaa field?
1313   bool HasEVEX = (TSFlags >> X86II::VEXShift) & X86II::EVEX;
1314   bool HasEVEX_K = HasEVEX && ((TSFlags >> X86II::VEXShift) & X86II::EVEX_K);
1315   bool HasEVEX_RC = HasEVEX && ((TSFlags >> X86II::VEXShift) & X86II::EVEX_RC);
1316
1317   // Determine where the memory operand starts, if present.
1318   int MemoryOperand = X86II::getMemoryOperandNo(TSFlags, Opcode);
1319   if (MemoryOperand != -1) MemoryOperand += CurOp;
1320
1321   if (!HasVEXPrefix)
1322     EmitOpcodePrefix(TSFlags, CurByte, MemoryOperand, MI, Desc, OS);
1323   else
1324     EmitVEXOpcodePrefix(TSFlags, CurByte, MemoryOperand, MI, Desc, OS);
1325
1326   unsigned char BaseOpcode = X86II::getBaseOpcodeFor(TSFlags);
1327
1328   if ((TSFlags >> X86II::VEXShift) & X86II::Has3DNow0F0FOpcode)
1329     BaseOpcode = 0x0F;   // Weird 3DNow! encoding.
1330
1331   unsigned SrcRegNum = 0;
1332   switch (TSFlags & X86II::FormMask) {
1333   default: errs() << "FORM: " << (TSFlags & X86II::FormMask) << "\n";
1334     llvm_unreachable("Unknown FormMask value in X86MCCodeEmitter!");
1335   case X86II::Pseudo:
1336     llvm_unreachable("Pseudo instruction shouldn't be emitted");
1337   case X86II::RawFrm:
1338     EmitByte(BaseOpcode, CurByte, OS);
1339     break;
1340   case X86II::RawFrmImm8:
1341     EmitByte(BaseOpcode, CurByte, OS);
1342     EmitImmediate(MI.getOperand(CurOp++), MI.getLoc(),
1343                   X86II::getSizeOfImm(TSFlags), getImmFixupKind(TSFlags),
1344                   CurByte, OS, Fixups);
1345     EmitImmediate(MI.getOperand(CurOp++), MI.getLoc(), 1, FK_Data_1, CurByte,
1346                   OS, Fixups);
1347     break;
1348   case X86II::RawFrmImm16:
1349     EmitByte(BaseOpcode, CurByte, OS);
1350     EmitImmediate(MI.getOperand(CurOp++), MI.getLoc(),
1351                   X86II::getSizeOfImm(TSFlags), getImmFixupKind(TSFlags),
1352                   CurByte, OS, Fixups);
1353     EmitImmediate(MI.getOperand(CurOp++), MI.getLoc(), 2, FK_Data_2, CurByte,
1354                   OS, Fixups);
1355     break;
1356
1357   case X86II::AddRegFrm:
1358     EmitByte(BaseOpcode + GetX86RegNum(MI.getOperand(CurOp++)), CurByte, OS);
1359     break;
1360
1361   case X86II::MRMDestReg:
1362     EmitByte(BaseOpcode, CurByte, OS);
1363     SrcRegNum = CurOp + 1;
1364
1365     if (HasEVEX_K) // Skip writemask
1366       SrcRegNum++;
1367
1368     if (HasVEX_4V) // Skip 1st src (which is encoded in VEX_VVVV)
1369       ++SrcRegNum;
1370
1371     EmitRegModRMByte(MI.getOperand(CurOp),
1372                      GetX86RegNum(MI.getOperand(SrcRegNum)), CurByte, OS);
1373     CurOp = SrcRegNum + 1;
1374     break;
1375
1376   case X86II::MRMDestMem:
1377     EmitByte(BaseOpcode, CurByte, OS);
1378     SrcRegNum = CurOp + X86::AddrNumOperands;
1379
1380     if (HasEVEX_K) // Skip writemask
1381       SrcRegNum++;
1382
1383     if (HasVEX_4V) // Skip 1st src (which is encoded in VEX_VVVV)
1384       ++SrcRegNum;
1385
1386     EmitMemModRMByte(MI, CurOp,
1387                      GetX86RegNum(MI.getOperand(SrcRegNum)),
1388                      TSFlags, CurByte, OS, Fixups);
1389     CurOp = SrcRegNum + 1;
1390     break;
1391
1392   case X86II::MRMSrcReg:
1393     EmitByte(BaseOpcode, CurByte, OS);
1394     SrcRegNum = CurOp + 1;
1395
1396     if (HasEVEX_K) // Skip writemask
1397       SrcRegNum++;
1398
1399     if (HasVEX_4V) // Skip 1st src (which is encoded in VEX_VVVV)
1400       ++SrcRegNum;
1401
1402     if (HasMemOp4) // Skip 2nd src (which is encoded in I8IMM)
1403       ++SrcRegNum;
1404
1405     EmitRegModRMByte(MI.getOperand(SrcRegNum),
1406                      GetX86RegNum(MI.getOperand(CurOp)), CurByte, OS);
1407
1408     // 2 operands skipped with HasMemOp4, compensate accordingly
1409     CurOp = HasMemOp4 ? SrcRegNum : SrcRegNum + 1;
1410     if (HasVEX_4VOp3)
1411       ++CurOp;
1412     // do not count the rounding control operand
1413     if (HasEVEX_RC)
1414       NumOps--;
1415     break;
1416
1417   case X86II::MRMSrcMem: {
1418     int AddrOperands = X86::AddrNumOperands;
1419     unsigned FirstMemOp = CurOp+1;
1420
1421     if (HasEVEX_K) { // Skip writemask
1422       ++AddrOperands;
1423       ++FirstMemOp;
1424     }
1425
1426     if (HasVEX_4V) {
1427       ++AddrOperands;
1428       ++FirstMemOp;  // Skip the register source (which is encoded in VEX_VVVV).
1429     }
1430     if (HasMemOp4) // Skip second register source (encoded in I8IMM)
1431       ++FirstMemOp;
1432
1433     EmitByte(BaseOpcode, CurByte, OS);
1434
1435     EmitMemModRMByte(MI, FirstMemOp, GetX86RegNum(MI.getOperand(CurOp)),
1436                      TSFlags, CurByte, OS, Fixups);
1437     CurOp += AddrOperands + 1;
1438     if (HasVEX_4VOp3)
1439       ++CurOp;
1440     break;
1441   }
1442
1443   case X86II::MRM0r: case X86II::MRM1r:
1444   case X86II::MRM2r: case X86II::MRM3r:
1445   case X86II::MRM4r: case X86II::MRM5r:
1446   case X86II::MRM6r: case X86II::MRM7r:
1447     if (HasVEX_4V) // Skip the register dst (which is encoded in VEX_VVVV).
1448       ++CurOp;
1449     EmitByte(BaseOpcode, CurByte, OS);
1450     EmitRegModRMByte(MI.getOperand(CurOp++),
1451                      (TSFlags & X86II::FormMask)-X86II::MRM0r,
1452                      CurByte, OS);
1453     break;
1454   case X86II::MRM0m: case X86II::MRM1m:
1455   case X86II::MRM2m: case X86II::MRM3m:
1456   case X86II::MRM4m: case X86II::MRM5m:
1457   case X86II::MRM6m: case X86II::MRM7m:
1458     if (HasVEX_4V) // Skip the register dst (which is encoded in VEX_VVVV).
1459       ++CurOp;
1460     EmitByte(BaseOpcode, CurByte, OS);
1461     EmitMemModRMByte(MI, CurOp, (TSFlags & X86II::FormMask)-X86II::MRM0m,
1462                      TSFlags, CurByte, OS, Fixups);
1463     CurOp += X86::AddrNumOperands;
1464     break;
1465   case X86II::MRM_C1: case X86II::MRM_C2: case X86II::MRM_C3:
1466   case X86II::MRM_C4: case X86II::MRM_C8: case X86II::MRM_C9:
1467   case X86II::MRM_CA: case X86II::MRM_CB: case X86II::MRM_D0:
1468   case X86II::MRM_D1: case X86II::MRM_D4: case X86II::MRM_D5:
1469   case X86II::MRM_D6: case X86II::MRM_D8: case X86II::MRM_D9:
1470   case X86II::MRM_DA: case X86II::MRM_DB: case X86II::MRM_DC:
1471   case X86II::MRM_DD: case X86II::MRM_DE: case X86II::MRM_DF:
1472   case X86II::MRM_E8: case X86II::MRM_F0: case X86II::MRM_F8:
1473   case X86II::MRM_F9:
1474     EmitByte(BaseOpcode, CurByte, OS);
1475
1476     unsigned char MRM;
1477     switch (TSFlags & X86II::FormMask) {
1478     default: llvm_unreachable("Invalid Form");
1479     case X86II::MRM_C1: MRM = 0xC1; break;
1480     case X86II::MRM_C2: MRM = 0xC2; break;
1481     case X86II::MRM_C3: MRM = 0xC3; break;
1482     case X86II::MRM_C4: MRM = 0xC4; break;
1483     case X86II::MRM_C8: MRM = 0xC8; break;
1484     case X86II::MRM_C9: MRM = 0xC9; break;
1485     case X86II::MRM_CA: MRM = 0xCA; break;
1486     case X86II::MRM_CB: MRM = 0xCB; break;
1487     case X86II::MRM_D0: MRM = 0xD0; break;
1488     case X86II::MRM_D1: MRM = 0xD1; break;
1489     case X86II::MRM_D4: MRM = 0xD4; break;
1490     case X86II::MRM_D5: MRM = 0xD5; break;
1491     case X86II::MRM_D6: MRM = 0xD6; break;
1492     case X86II::MRM_D8: MRM = 0xD8; break;
1493     case X86II::MRM_D9: MRM = 0xD9; break;
1494     case X86II::MRM_DA: MRM = 0xDA; break;
1495     case X86II::MRM_DB: MRM = 0xDB; break;
1496     case X86II::MRM_DC: MRM = 0xDC; break;
1497     case X86II::MRM_DD: MRM = 0xDD; break;
1498     case X86II::MRM_DE: MRM = 0xDE; break;
1499     case X86II::MRM_DF: MRM = 0xDF; break;
1500     case X86II::MRM_E8: MRM = 0xE8; break;
1501     case X86II::MRM_F0: MRM = 0xF0; break;
1502     case X86II::MRM_F8: MRM = 0xF8; break;
1503     case X86II::MRM_F9: MRM = 0xF9; break;
1504     }
1505     EmitByte(MRM, CurByte, OS);
1506     break;
1507   }
1508
1509   // If there is a remaining operand, it must be a trailing immediate.  Emit it
1510   // according to the right size for the instruction. Some instructions
1511   // (SSE4a extrq and insertq) have two trailing immediates.
1512   while (CurOp != NumOps && NumOps - CurOp <= 2) {
1513     // The last source register of a 4 operand instruction in AVX is encoded
1514     // in bits[7:4] of a immediate byte.
1515     if ((TSFlags >> X86II::VEXShift) & X86II::VEX_I8IMM) {
1516       const MCOperand &MO = MI.getOperand(HasMemOp4 ? MemOp4_I8IMMOperand
1517                                                     : CurOp);
1518       ++CurOp;
1519       unsigned RegNum = GetX86RegNum(MO) << 4;
1520       if (X86II::isX86_64ExtendedReg(MO.getReg()))
1521         RegNum |= 1 << 7;
1522       // If there is an additional 5th operand it must be an immediate, which
1523       // is encoded in bits[3:0]
1524       if (CurOp != NumOps) {
1525         const MCOperand &MIMM = MI.getOperand(CurOp++);
1526         if (MIMM.isImm()) {
1527           unsigned Val = MIMM.getImm();
1528           assert(Val < 16 && "Immediate operand value out of range");
1529           RegNum |= Val;
1530         }
1531       }
1532       EmitImmediate(MCOperand::CreateImm(RegNum), MI.getLoc(), 1, FK_Data_1,
1533                     CurByte, OS, Fixups);
1534     } else {
1535       unsigned FixupKind;
1536       // FIXME: Is there a better way to know that we need a signed relocation?
1537       if (MI.getOpcode() == X86::ADD64ri32 ||
1538           MI.getOpcode() == X86::MOV64ri32 ||
1539           MI.getOpcode() == X86::MOV64mi32 ||
1540           MI.getOpcode() == X86::PUSH64i32)
1541         FixupKind = X86::reloc_signed_4byte;
1542       else
1543         FixupKind = getImmFixupKind(TSFlags);
1544       EmitImmediate(MI.getOperand(CurOp++), MI.getLoc(),
1545                     X86II::getSizeOfImm(TSFlags), MCFixupKind(FixupKind),
1546                     CurByte, OS, Fixups);
1547     }
1548   }
1549
1550   if ((TSFlags >> X86II::VEXShift) & X86II::Has3DNow0F0FOpcode)
1551     EmitByte(X86II::getBaseOpcodeFor(TSFlags), CurByte, OS);
1552
1553 #ifndef NDEBUG
1554   // FIXME: Verify.
1555   if (/*!Desc.isVariadic() &&*/ CurOp != NumOps) {
1556     errs() << "Cannot encode all operands of: ";
1557     MI.dump();
1558     errs() << '\n';
1559     abort();
1560   }
1561 #endif
1562 }