lib/Target/X86/MCTargetDesc/X86MCCodeEmitter.cpp

   1 //===-- X86MCCodeEmitter.cpp - Convert X86 code to machine code -----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the X86MCCodeEmitter class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #define DEBUG_TYPE "mccodeemitter"
  15 #include "MCTargetDesc/X86MCTargetDesc.h"
  16 #include "MCTargetDesc/X86BaseInfo.h"
  17 #include "MCTargetDesc/X86FixupKinds.h"
  18 #include "llvm/MC/MCCodeEmitter.h"
  19 #include "llvm/MC/MCContext.h"
  20 #include "llvm/MC/MCExpr.h"
  21 #include "llvm/MC/MCInst.h"
  22 #include "llvm/MC/MCInstrInfo.h"
  23 #include "llvm/MC/MCRegisterInfo.h"
  24 #include "llvm/MC/MCSubtargetInfo.h"
  25 #include "llvm/MC/MCSymbol.h"
  26 #include "llvm/Support/raw_ostream.h"
  27
  28 using namespace llvm;
  29
  30 namespace {
  31 class X86MCCodeEmitter : public MCCodeEmitter {
  32   X86MCCodeEmitter(const X86MCCodeEmitter &) LLVM_DELETED_FUNCTION;
  33   void operator=(const X86MCCodeEmitter &) LLVM_DELETED_FUNCTION;
  34   const MCInstrInfo &MCII;
  35   const MCSubtargetInfo &STI;
  36   MCContext &Ctx;
  37 public:
  38   X86MCCodeEmitter(const MCInstrInfo &mcii, const MCSubtargetInfo &sti,
  39                    MCContext &ctx)
  40     : MCII(mcii), STI(sti), Ctx(ctx) {
  41   }
  42
  43   ~X86MCCodeEmitter() {}
  44
  45   bool is64BitMode() const {
  46     // FIXME: Can tablegen auto-generate this?
  47     return (STI.getFeatureBits() & X86::Mode64Bit) != 0;
  48   }
  49
  50   bool is32BitMode() const {
  51     // FIXME: Can tablegen auto-generate this?
  52     return (STI.getFeatureBits() & X86::Mode32Bit) != 0;
  53   }
  54
  55   bool is16BitMode() const {
  56     // FIXME: Can tablegen auto-generate this?
  57     return (STI.getFeatureBits() & X86::Mode16Bit) != 0;
  58   }
  59
  60   /// Is16BitMemOperand - Return true if the specified instruction has
  61   /// a 16-bit memory operand. Op specifies the operand # of the memoperand.
  62   bool Is16BitMemOperand(const MCInst &MI, unsigned Op) const {
  63     const MCOperand &BaseReg  = MI.getOperand(Op+X86::AddrBaseReg);
  64     const MCOperand &IndexReg = MI.getOperand(Op+X86::AddrIndexReg);
  65     const MCOperand &Disp     = MI.getOperand(Op+X86::AddrDisp);
  66
  67     if (is16BitMode() && BaseReg.getReg() == 0 &&
  68         Disp.isImm() && Disp.getImm() < 0x10000)
  69       return true;
  70     if ((BaseReg.getReg() != 0 &&
  71          X86MCRegisterClasses[X86::GR16RegClassID].contains(BaseReg.getReg())) ||
  72         (IndexReg.getReg() != 0 &&
  73          X86MCRegisterClasses[X86::GR16RegClassID].contains(IndexReg.getReg())))
  74       return true;
  75     return false;
  76   }
  77
  78   unsigned GetX86RegNum(const MCOperand &MO) const {
  79     return Ctx.getRegisterInfo()->getEncodingValue(MO.getReg()) & 0x7;
  80   }
  81
  82   // On regular x86, both XMM0-XMM7 and XMM8-XMM15 are encoded in the range
  83   // 0-7 and the difference between the 2 groups is given by the REX prefix.
  84   // In the VEX prefix, registers are seen sequencially from 0-15 and encoded
  85   // in 1's complement form, example:
  86   //
  87   //  ModRM field => XMM9 => 1
  88   //  VEX.VVVV    => XMM9 => ~9
  89   //
  90   // See table 4-35 of Intel AVX Programming Reference for details.
  91   unsigned char getVEXRegisterEncoding(const MCInst &MI,
  92                                        unsigned OpNum) const {
  93     unsigned SrcReg = MI.getOperand(OpNum).getReg();
  94     unsigned SrcRegNum = GetX86RegNum(MI.getOperand(OpNum));
  95     if (X86II::isX86_64ExtendedReg(SrcReg))
  96       SrcRegNum |= 8;
  97
  98     // The registers represented through VEX_VVVV should
  99     // be encoded in 1's complement form.
 100     return (~SrcRegNum) & 0xf;
 101   }
 102
 103   unsigned char getWriteMaskRegisterEncoding(const MCInst &MI,
 104                                              unsigned OpNum) const {
 105     assert(X86::K0 != MI.getOperand(OpNum).getReg() &&
 106            "Invalid mask register as write-mask!");
 107     unsigned MaskRegNum = GetX86RegNum(MI.getOperand(OpNum));
 108     return MaskRegNum;
 109   }
 110
 111   void EmitByte(unsigned char C, unsigned &CurByte, raw_ostream &OS) const {
 112     OS << (char)C;
 113     ++CurByte;
 114   }
 115
 116   void EmitConstant(uint64_t Val, unsigned Size, unsigned &CurByte,
 117                     raw_ostream &OS) const {
 118     // Output the constant in little endian byte order.
 119     for (unsigned i = 0; i != Size; ++i) {
 120       EmitByte(Val & 255, CurByte, OS);
 121       Val >>= 8;
 122     }
 123   }
 124
 125   void EmitImmediate(const MCOperand &Disp, SMLoc Loc,
 126                      unsigned ImmSize, MCFixupKind FixupKind,
 127                      unsigned &CurByte, raw_ostream &OS,
 128                      SmallVectorImpl<MCFixup> &Fixups,
 129                      int ImmOffset = 0) const;
 130
 131   inline static unsigned char ModRMByte(unsigned Mod, unsigned RegOpcode,
 132                                         unsigned RM) {
 133     assert(Mod < 4 && RegOpcode < 8 && RM < 8 && "ModRM Fields out of range!");
 134     return RM | (RegOpcode << 3) | (Mod << 6);
 135   }
 136
 137   void EmitRegModRMByte(const MCOperand &ModRMReg, unsigned RegOpcodeFld,
 138                         unsigned &CurByte, raw_ostream &OS) const {
 139     EmitByte(ModRMByte(3, RegOpcodeFld, GetX86RegNum(ModRMReg)), CurByte, OS);
 140   }
 141
 142   void EmitSIBByte(unsigned SS, unsigned Index, unsigned Base,
 143                    unsigned &CurByte, raw_ostream &OS) const {
 144     // SIB byte is in the same format as the ModRMByte.
 145     EmitByte(ModRMByte(SS, Index, Base), CurByte, OS);
 146   }
 147
 148
 149   void EmitMemModRMByte(const MCInst &MI, unsigned Op,
 150                         unsigned RegOpcodeField,
 151                         uint64_t TSFlags, unsigned &CurByte, raw_ostream &OS,
 152                         SmallVectorImpl<MCFixup> &Fixups) const;
 153
 154   void EncodeInstruction(const MCInst &MI, raw_ostream &OS,
 155                          SmallVectorImpl<MCFixup> &Fixups) const;
 156
 157   void EmitVEXOpcodePrefix(uint64_t TSFlags, unsigned &CurByte, int MemOperand,
 158                            const MCInst &MI, const MCInstrDesc &Desc,
 159                            raw_ostream &OS) const;
 160
 161   void EmitSegmentOverridePrefix(unsigned &CurByte, unsigned SegOperand,
 162                                  const MCInst &MI, raw_ostream &OS) const;
 163
 164   void EmitOpcodePrefix(uint64_t TSFlags, unsigned &CurByte, int MemOperand,
 165                         const MCInst &MI, const MCInstrDesc &Desc,
 166                         raw_ostream &OS) const;
 167 };
 168
 169 } // end anonymous namespace
 170
 171
 172 MCCodeEmitter *llvm::createX86MCCodeEmitter(const MCInstrInfo &MCII,
 173                                             const MCRegisterInfo &MRI,
 174                                             const MCSubtargetInfo &STI,
 175                                             MCContext &Ctx) {
 176   return new X86MCCodeEmitter(MCII, STI, Ctx);
 177 }
 178
 179 /// isDisp8 - Return true if this signed displacement fits in a 8-bit
 180 /// sign-extended field.
 181 static bool isDisp8(int Value) {
 182   return Value == (signed char)Value;
 183 }
 184
 185 /// isCDisp8 - Return true if this signed displacement fits in a 8-bit
 186 /// compressed dispacement field.
 187 static bool isCDisp8(uint64_t TSFlags, int Value, int& CValue) {
 188   assert(((TSFlags >> X86II::VEXShift) & X86II::EVEX) &&
 189          "Compressed 8-bit displacement is only valid for EVEX inst.");
 190
 191   unsigned CD8E = (TSFlags >> X86II::EVEX_CD8EShift) & X86II::EVEX_CD8EMask;
 192   unsigned CD8V = (TSFlags >> X86II::EVEX_CD8VShift) & X86II::EVEX_CD8VMask;
 193
 194   if (CD8V == 0 && CD8E == 0) {
 195     CValue = Value;
 196     return isDisp8(Value);
 197   }
 198
 199   unsigned MemObjSize = 1U << CD8E;
 200   if (CD8V & 4) {
 201     // Fixed vector length
 202     MemObjSize *= 1U << (CD8V & 0x3);
 203   } else {
 204     // Modified vector length
 205     bool EVEX_b = (TSFlags >> X86II::VEXShift) & X86II::EVEX_B;
 206     if (!EVEX_b) {
 207       unsigned EVEX_LL = ((TSFlags >> X86II::VEXShift) & X86II::VEX_L) ? 1 : 0;
 208       EVEX_LL += ((TSFlags >> X86II::VEXShift) & X86II::EVEX_L2) ? 2 : 0;
 209       assert(EVEX_LL < 3 && "");
 210
 211       unsigned NumElems = (1U << (EVEX_LL + 4)) / MemObjSize;
 212       NumElems /= 1U << (CD8V & 0x3);
 213
 214       MemObjSize *= NumElems;
 215     }
 216   }
 217
 218   unsigned MemObjMask = MemObjSize - 1;
 219   assert((MemObjSize & MemObjMask) == 0 && "Invalid memory object size.");
 220
 221   if (Value & MemObjMask) // Unaligned offset
 222     return false;
 223   Value /= MemObjSize;
 224   bool Ret = (Value == (signed char)Value);
 225
 226   if (Ret)
 227     CValue = Value;
 228   return Ret;
 229 }
 230
 231 /// getImmFixupKind - Return the appropriate fixup kind to use for an immediate
 232 /// in an instruction with the specified TSFlags.
 233 static MCFixupKind getImmFixupKind(uint64_t TSFlags) {
 234   unsigned Size = X86II::getSizeOfImm(TSFlags);
 235   bool isPCRel = X86II::isImmPCRel(TSFlags);
 236
 237   return MCFixup::getKindForSize(Size, isPCRel);
 238 }
 239
 240 /// Is32BitMemOperand - Return true if the specified instruction has
 241 /// a 32-bit memory operand. Op specifies the operand # of the memoperand.
 242 static bool Is32BitMemOperand(const MCInst &MI, unsigned Op) {
 243   const MCOperand &BaseReg  = MI.getOperand(Op+X86::AddrBaseReg);
 244   const MCOperand &IndexReg = MI.getOperand(Op+X86::AddrIndexReg);
 245
 246   if ((BaseReg.getReg() != 0 &&
 247        X86MCRegisterClasses[X86::GR32RegClassID].contains(BaseReg.getReg())) ||
 248       (IndexReg.getReg() != 0 &&
 249        X86MCRegisterClasses[X86::GR32RegClassID].contains(IndexReg.getReg())))
 250     return true;
 251   return false;
 252 }
 253
 254 /// Is64BitMemOperand - Return true if the specified instruction has
 255 /// a 64-bit memory operand. Op specifies the operand # of the memoperand.
 256 #ifndef NDEBUG
 257 static bool Is64BitMemOperand(const MCInst &MI, unsigned Op) {
 258   const MCOperand &BaseReg  = MI.getOperand(Op+X86::AddrBaseReg);
 259   const MCOperand &IndexReg = MI.getOperand(Op+X86::AddrIndexReg);
 260
 261   if ((BaseReg.getReg() != 0 &&
 262        X86MCRegisterClasses[X86::GR64RegClassID].contains(BaseReg.getReg())) ||
 263       (IndexReg.getReg() != 0 &&
 264        X86MCRegisterClasses[X86::GR64RegClassID].contains(IndexReg.getReg())))
 265     return true;
 266   return false;
 267 }
 268 #endif
 269
 270 /// StartsWithGlobalOffsetTable - Check if this expression starts with
 271 ///  _GLOBAL_OFFSET_TABLE_ and if it is of the form
 272 ///  _GLOBAL_OFFSET_TABLE_-symbol. This is needed to support PIC on ELF
 273 /// i386 as _GLOBAL_OFFSET_TABLE_ is magical. We check only simple case that
 274 /// are know to be used: _GLOBAL_OFFSET_TABLE_ by itself or at the start
 275 /// of a binary expression.
 276 enum GlobalOffsetTableExprKind {
 277   GOT_None,
 278   GOT_Normal,
 279   GOT_SymDiff
 280 };
 281 static GlobalOffsetTableExprKind
 282 StartsWithGlobalOffsetTable(const MCExpr *Expr) {
 283   const MCExpr *RHS = 0;
 284   if (Expr->getKind() == MCExpr::Binary) {
 285     const MCBinaryExpr *BE = static_cast<const MCBinaryExpr *>(Expr);
 286     Expr = BE->getLHS();
 287     RHS = BE->getRHS();
 288   }
 289
 290   if (Expr->getKind() != MCExpr::SymbolRef)
 291     return GOT_None;
 292
 293   const MCSymbolRefExpr *Ref = static_cast<const MCSymbolRefExpr*>(Expr);
 294   const MCSymbol &S = Ref->getSymbol();
 295   if (S.getName() != "_GLOBAL_OFFSET_TABLE_")
 296     return GOT_None;
 297   if (RHS && RHS->getKind() == MCExpr::SymbolRef)
 298     return GOT_SymDiff;
 299   return GOT_Normal;
 300 }
 301
 302 static bool HasSecRelSymbolRef(const MCExpr *Expr) {
 303   if (Expr->getKind() == MCExpr::SymbolRef) {
 304     const MCSymbolRefExpr *Ref = static_cast<const MCSymbolRefExpr*>(Expr);
 305     return Ref->getKind() == MCSymbolRefExpr::VK_SECREL;
 306   }
 307   return false;
 308 }
 309
 310 void X86MCCodeEmitter::
 311 EmitImmediate(const MCOperand &DispOp, SMLoc Loc, unsigned Size,
 312               MCFixupKind FixupKind, unsigned &CurByte, raw_ostream &OS,
 313               SmallVectorImpl<MCFixup> &Fixups, int ImmOffset) const {
 314   const MCExpr *Expr = NULL;
 315   if (DispOp.isImm()) {
 316     // If this is a simple integer displacement that doesn't require a
 317     // relocation, emit it now.
 318     if (FixupKind != FK_PCRel_1 &&
 319         FixupKind != FK_PCRel_2 &&
 320         FixupKind != FK_PCRel_4) {
 321       EmitConstant(DispOp.getImm()+ImmOffset, Size, CurByte, OS);
 322       return;
 323     }
 324     Expr = MCConstantExpr::Create(DispOp.getImm(), Ctx);
 325   } else {
 326     Expr = DispOp.getExpr();
 327   }
 328
 329   // If we have an immoffset, add it to the expression.
 330   if ((FixupKind == FK_Data_4 ||
 331        FixupKind == FK_Data_8 ||
 332        FixupKind == MCFixupKind(X86::reloc_signed_4byte))) {
 333     GlobalOffsetTableExprKind Kind = StartsWithGlobalOffsetTable(Expr);
 334     if (Kind != GOT_None) {
 335       assert(ImmOffset == 0);
 336
 337       FixupKind = MCFixupKind(X86::reloc_global_offset_table);
 338       if (Kind == GOT_Normal)
 339         ImmOffset = CurByte;
 340     } else if (Expr->getKind() == MCExpr::SymbolRef) {
 341       if (HasSecRelSymbolRef(Expr)) {
 342         FixupKind = MCFixupKind(FK_SecRel_4);
 343       }
 344     } else if (Expr->getKind() == MCExpr::Binary) {
 345       const MCBinaryExpr *Bin = static_cast<const MCBinaryExpr*>(Expr);
 346       if (HasSecRelSymbolRef(Bin->getLHS())
 347           || HasSecRelSymbolRef(Bin->getRHS())) {
 348         FixupKind = MCFixupKind(FK_SecRel_4);
 349       }
 350     }
 351   }
 352
 353   // If the fixup is pc-relative, we need to bias the value to be relative to
 354   // the start of the field, not the end of the field.
 355   if (FixupKind == FK_PCRel_4 ||
 356       FixupKind == MCFixupKind(X86::reloc_riprel_4byte) ||
 357       FixupKind == MCFixupKind(X86::reloc_riprel_4byte_movq_load))
 358     ImmOffset -= 4;
 359   if (FixupKind == FK_PCRel_2)
 360     ImmOffset -= 2;
 361   if (FixupKind == FK_PCRel_1)
 362     ImmOffset -= 1;
 363
 364   if (ImmOffset)
 365     Expr = MCBinaryExpr::CreateAdd(Expr, MCConstantExpr::Create(ImmOffset, Ctx),
 366                                    Ctx);
 367
 368   // Emit a symbolic constant as a fixup and 4 zeros.
 369   Fixups.push_back(MCFixup::Create(CurByte, Expr, FixupKind, Loc));
 370   EmitConstant(0, Size, CurByte, OS);
 371 }
 372
 373 void X86MCCodeEmitter::EmitMemModRMByte(const MCInst &MI, unsigned Op,
 374                                         unsigned RegOpcodeField,
 375                                         uint64_t TSFlags, unsigned &CurByte,
 376                                         raw_ostream &OS,
 377                                         SmallVectorImpl<MCFixup> &Fixups) const{
 378   const MCOperand &Disp     = MI.getOperand(Op+X86::AddrDisp);
 379   const MCOperand &Base     = MI.getOperand(Op+X86::AddrBaseReg);
 380   const MCOperand &Scale    = MI.getOperand(Op+X86::AddrScaleAmt);
 381   const MCOperand &IndexReg = MI.getOperand(Op+X86::AddrIndexReg);
 382   unsigned BaseReg = Base.getReg();
 383   bool HasEVEX = (TSFlags >> X86II::VEXShift) & X86II::EVEX;
 384
 385   // Handle %rip relative addressing.
 386   if (BaseReg == X86::RIP) {    // [disp32+RIP] in X86-64 mode
 387     assert(is64BitMode() && "Rip-relative addressing requires 64-bit mode");
 388     assert(IndexReg.getReg() == 0 && "Invalid rip-relative address");
 389     EmitByte(ModRMByte(0, RegOpcodeField, 5), CurByte, OS);
 390
 391     unsigned FixupKind = X86::reloc_riprel_4byte;
 392
 393     // movq loads are handled with a special relocation form which allows the
 394     // linker to eliminate some loads for GOT references which end up in the
 395     // same linkage unit.
 396     if (MI.getOpcode() == X86::MOV64rm)
 397       FixupKind = X86::reloc_riprel_4byte_movq_load;
 398
 399     // rip-relative addressing is actually relative to the *next* instruction.
 400     // Since an immediate can follow the mod/rm byte for an instruction, this
 401     // means that we need to bias the immediate field of the instruction with
 402     // the size of the immediate field.  If we have this case, add it into the
 403     // expression to emit.
 404     int ImmSize = X86II::hasImm(TSFlags) ? X86II::getSizeOfImm(TSFlags) : 0;
 405
 406     EmitImmediate(Disp, MI.getLoc(), 4, MCFixupKind(FixupKind),
 407                   CurByte, OS, Fixups, -ImmSize);
 408     return;
 409   }
 410
 411   unsigned BaseRegNo = BaseReg ? GetX86RegNum(Base) : -1U;
 412
 413   // 16-bit addressing forms of the ModR/M byte have a different encoding for
 414   // the R/M field and are far more limited in which registers can be used.
 415   if (Is16BitMemOperand(MI, Op)) {
 416     if (BaseReg) {
 417       // For 32-bit addressing, the row and column values in Table 2-2 are
 418       // basically the same. It's AX/CX/DX/BX/SP/BP/SI/DI in that order, with
 419       // some special cases. And GetX86RegNum reflects that numbering.
 420       // For 16-bit addressing it's more fun, as shown in the SDM Vol 2A,
 421       // Table 2-1 "16-Bit Addressing Forms with the ModR/M byte". We can only
 422       // use SI/DI/BP/BX, which have "row" values 4-7 in no particular order,
 423       // while values 0-3 indicate the allowed combinations (base+index) of
 424       // those: 0 for BX+SI, 1 for BX+DI, 2 for BP+SI, 3 for BP+DI.
 425       //
 426       // R16Table[] is a lookup from the normal RegNo, to the row values from
 427       // Table 2-1 for 16-bit addressing modes. Where zero means disallowed.
 428       static const unsigned R16Table[] = { 0, 0, 0, 7, 0, 6, 4, 5 };
 429       unsigned RMfield = R16Table[BaseRegNo];
 430
 431       assert(RMfield && "invalid 16-bit base register");
 432
 433       if (IndexReg.getReg()) {
 434         unsigned IndexReg16 = R16Table[GetX86RegNum(IndexReg)];
 435
 436         assert(IndexReg16 && "invalid 16-bit index register");
 437         // We must have one of SI/DI (4,5), and one of BP/BX (6,7).
 438         assert(((IndexReg16 ^ RMfield) & 2) &&
 439                "invalid 16-bit base/index register combination");
 440         assert(Scale.getImm() == 1 &&
 441                "invalid scale for 16-bit memory reference");
 442
 443         // Allow base/index to appear in either order (although GAS doesn't).
 444         if (IndexReg16 & 2)
 445           RMfield = (RMfield & 1) | ((7 - IndexReg16) << 1);
 446         else
 447           RMfield = (IndexReg16 & 1) | ((7 - RMfield) << 1);
 448       }
 449
 450       if (Disp.isImm() && isDisp8(Disp.getImm())) {
 451         if (Disp.getImm() == 0 && BaseRegNo != N86::EBP) {
 452           // There is no displacement; just the register.
 453           EmitByte(ModRMByte(0, RegOpcodeField, RMfield), CurByte, OS);
 454           return;
 455         }
 456         // Use the [REG]+disp8 form, including for [BP] which cannot be encoded.
 457         EmitByte(ModRMByte(1, RegOpcodeField, RMfield), CurByte, OS);
 458         EmitImmediate(Disp, MI.getLoc(), 1, FK_Data_1, CurByte, OS, Fixups);
 459         return;
 460       }
 461       // This is the [REG]+disp16 case.
 462       EmitByte(ModRMByte(2, RegOpcodeField, RMfield), CurByte, OS);
 463     } else {
 464       // There is no BaseReg; this is the plain [disp16] case.
 465       EmitByte(ModRMByte(0, RegOpcodeField, 6), CurByte, OS);
 466     }
 467
 468     // Emit 16-bit displacement for plain disp16 or [REG]+disp16 cases.
 469     EmitImmediate(Disp, MI.getLoc(), 2, FK_Data_2, CurByte, OS, Fixups);
 470     return;
 471   }
 472
 473   // Determine whether a SIB byte is needed.
 474   // If no BaseReg, issue a RIP relative instruction only if the MCE can
 475   // resolve addresses on-the-fly, otherwise use SIB (Intel Manual 2A, table
 476   // 2-7) and absolute references.
 477
 478   if (// The SIB byte must be used if there is an index register.
 479       IndexReg.getReg() == 0 &&
 480       // The SIB byte must be used if the base is ESP/RSP/R12, all of which
 481       // encode to an R/M value of 4, which indicates that a SIB byte is
 482       // present.
 483       BaseRegNo != N86::ESP &&
 484       // If there is no base register and we're in 64-bit mode, we need a SIB
 485       // byte to emit an addr that is just 'disp32' (the non-RIP relative form).
 486       (!is64BitMode() || BaseReg != 0)) {
 487
 488     if (BaseReg == 0) {          // [disp32]     in X86-32 mode
 489       EmitByte(ModRMByte(0, RegOpcodeField, 5), CurByte, OS);
 490       EmitImmediate(Disp, MI.getLoc(), 4, FK_Data_4, CurByte, OS, Fixups);
 491       return;
 492     }
 493
 494     // If the base is not EBP/ESP and there is no displacement, use simple
 495     // indirect register encoding, this handles addresses like [EAX].  The
 496     // encoding for [EBP] with no displacement means [disp32] so we handle it
 497     // by emitting a displacement of 0 below.
 498     if (Disp.isImm() && Disp.getImm() == 0 && BaseRegNo != N86::EBP) {
 499       EmitByte(ModRMByte(0, RegOpcodeField, BaseRegNo), CurByte, OS);
 500       return;
 501     }
 502
 503     // Otherwise, if the displacement fits in a byte, encode as [REG+disp8].
 504     if (Disp.isImm()) {
 505       if (!HasEVEX && isDisp8(Disp.getImm())) {
 506         EmitByte(ModRMByte(1, RegOpcodeField, BaseRegNo), CurByte, OS);
 507         EmitImmediate(Disp, MI.getLoc(), 1, FK_Data_1, CurByte, OS, Fixups);
 508         return;
 509       }
 510       // Try EVEX compressed 8-bit displacement first; if failed, fall back to
 511       // 32-bit displacement.
 512       int CDisp8 = 0;
 513       if (HasEVEX && isCDisp8(TSFlags, Disp.getImm(), CDisp8)) {
 514         EmitByte(ModRMByte(1, RegOpcodeField, BaseRegNo), CurByte, OS);
 515         EmitImmediate(Disp, MI.getLoc(), 1, FK_Data_1, CurByte, OS, Fixups,
 516                       CDisp8 - Disp.getImm());
 517         return;
 518       }
 519     }
 520
 521     // Otherwise, emit the most general non-SIB encoding: [REG+disp32]
 522     EmitByte(ModRMByte(2, RegOpcodeField, BaseRegNo), CurByte, OS);
 523     EmitImmediate(Disp, MI.getLoc(), 4, MCFixupKind(X86::reloc_signed_4byte), CurByte, OS,
 524                   Fixups);
 525     return;
 526   }
 527
 528   // We need a SIB byte, so start by outputting the ModR/M byte first
 529   assert(IndexReg.getReg() != X86::ESP &&
 530          IndexReg.getReg() != X86::RSP && "Cannot use ESP as index reg!");
 531
 532   bool ForceDisp32 = false;
 533   bool ForceDisp8  = false;
 534   int CDisp8 = 0;
 535   int ImmOffset = 0;
 536   if (BaseReg == 0) {
 537     // If there is no base register, we emit the special case SIB byte with
 538     // MOD=0, BASE=5, to JUST get the index, scale, and displacement.
 539     EmitByte(ModRMByte(0, RegOpcodeField, 4), CurByte, OS);
 540     ForceDisp32 = true;
 541   } else if (!Disp.isImm()) {
 542     // Emit the normal disp32 encoding.
 543     EmitByte(ModRMByte(2, RegOpcodeField, 4), CurByte, OS);
 544     ForceDisp32 = true;
 545   } else if (Disp.getImm() == 0 &&
 546              // Base reg can't be anything that ends up with '5' as the base
 547              // reg, it is the magic [*] nomenclature that indicates no base.
 548              BaseRegNo != N86::EBP) {
 549     // Emit no displacement ModR/M byte
 550     EmitByte(ModRMByte(0, RegOpcodeField, 4), CurByte, OS);
 551   } else if (!HasEVEX && isDisp8(Disp.getImm())) {
 552     // Emit the disp8 encoding.
 553     EmitByte(ModRMByte(1, RegOpcodeField, 4), CurByte, OS);
 554     ForceDisp8 = true;           // Make sure to force 8 bit disp if Base=EBP
 555   } else if (HasEVEX && isCDisp8(TSFlags, Disp.getImm(), CDisp8)) {
 556     // Emit the disp8 encoding.
 557     EmitByte(ModRMByte(1, RegOpcodeField, 4), CurByte, OS);
 558     ForceDisp8 = true;           // Make sure to force 8 bit disp if Base=EBP
 559     ImmOffset = CDisp8 - Disp.getImm();
 560   } else {
 561     // Emit the normal disp32 encoding.
 562     EmitByte(ModRMByte(2, RegOpcodeField, 4), CurByte, OS);
 563   }
 564
 565   // Calculate what the SS field value should be...
 566   static const unsigned SSTable[] = { ~0U, 0, 1, ~0U, 2, ~0U, ~0U, ~0U, 3 };
 567   unsigned SS = SSTable[Scale.getImm()];
 568
 569   if (BaseReg == 0) {
 570     // Handle the SIB byte for the case where there is no base, see Intel
 571     // Manual 2A, table 2-7. The displacement has already been output.
 572     unsigned IndexRegNo;
 573     if (IndexReg.getReg())
 574       IndexRegNo = GetX86RegNum(IndexReg);
 575     else // Examples: [ESP+1*<noreg>+4] or [scaled idx]+disp32 (MOD=0,BASE=5)
 576       IndexRegNo = 4;
 577     EmitSIBByte(SS, IndexRegNo, 5, CurByte, OS);
 578   } else {
 579     unsigned IndexRegNo;
 580     if (IndexReg.getReg())
 581       IndexRegNo = GetX86RegNum(IndexReg);
 582     else
 583       IndexRegNo = 4;   // For example [ESP+1*<noreg>+4]
 584     EmitSIBByte(SS, IndexRegNo, GetX86RegNum(Base), CurByte, OS);
 585   }
 586
 587   // Do we need to output a displacement?
 588   if (ForceDisp8)
 589     EmitImmediate(Disp, MI.getLoc(), 1, FK_Data_1, CurByte, OS, Fixups, ImmOffset);
 590   else if (ForceDisp32 || Disp.getImm() != 0)
 591     EmitImmediate(Disp, MI.getLoc(), 4, MCFixupKind(X86::reloc_signed_4byte),
 592                   CurByte, OS, Fixups);
 593 }
 594
 595 /// EmitVEXOpcodePrefix - AVX instructions are encoded using a opcode prefix
 596 /// called VEX.
 597 void X86MCCodeEmitter::EmitVEXOpcodePrefix(uint64_t TSFlags, unsigned &CurByte,
 598                                            int MemOperand, const MCInst &MI,
 599                                            const MCInstrDesc &Desc,
 600                                            raw_ostream &OS) const {
 601   bool HasEVEX = (TSFlags >> X86II::VEXShift) & X86II::EVEX;
 602   bool HasEVEX_K = HasEVEX && ((TSFlags >> X86II::VEXShift) & X86II::EVEX_K);
 603   bool HasVEX_4V = (TSFlags >> X86II::VEXShift) & X86II::VEX_4V;
 604   bool HasVEX_4VOp3 = (TSFlags >> X86II::VEXShift) & X86II::VEX_4VOp3;
 605   bool HasMemOp4 = (TSFlags >> X86II::VEXShift) & X86II::MemOp4;
 606   bool HasEVEX_RC = (TSFlags >> X86II::VEXShift) & X86II::EVEX_RC;
 607
 608   // VEX_R: opcode externsion equivalent to REX.R in
 609   // 1's complement (inverted) form
 610   //
 611   //  1: Same as REX_R=0 (must be 1 in 32-bit mode)
 612   //  0: Same as REX_R=1 (64 bit mode only)
 613   //
 614   unsigned char VEX_R = 0x1;
 615   unsigned char EVEX_R2 = 0x1;
 616
 617   // VEX_X: equivalent to REX.X, only used when a
 618   // register is used for index in SIB Byte.
 619   //
 620   //  1: Same as REX.X=0 (must be 1 in 32-bit mode)
 621   //  0: Same as REX.X=1 (64-bit mode only)
 622   unsigned char VEX_X = 0x1;
 623
 624   // VEX_B:
 625   //
 626   //  1: Same as REX_B=0 (ignored in 32-bit mode)
 627   //  0: Same as REX_B=1 (64 bit mode only)
 628   //
 629   unsigned char VEX_B = 0x1;
 630
 631   // VEX_W: opcode specific (use like REX.W, or used for
 632   // opcode extension, or ignored, depending on the opcode byte)
 633   unsigned char VEX_W = 0;
 634
 635   // XOP: Use XOP prefix byte 0x8f instead of VEX.
 636   bool XOP = (TSFlags >> X86II::VEXShift) & X86II::XOP;
 637
 638   // VEX_5M (VEX m-mmmmm field):
 639   //
 640   //  0b00000: Reserved for future use
 641   //  0b00001: implied 0F leading opcode
 642   //  0b00010: implied 0F 38 leading opcode bytes
 643   //  0b00011: implied 0F 3A leading opcode bytes
 644   //  0b00100-0b11111: Reserved for future use
 645   //  0b01000: XOP map select - 08h instructions with imm byte
 646   //  0b01001: XOP map select - 09h instructions with no imm byte
 647   //  0b01010: XOP map select - 0Ah instructions with imm dword
 648   unsigned char VEX_5M = 0x1;
 649
 650   // VEX_4V (VEX vvvv field): a register specifier
 651   // (in 1's complement form) or 1111 if unused.
 652   unsigned char VEX_4V = 0xf;
 653   unsigned char EVEX_V2 = 0x1;
 654
 655   // VEX_L (Vector Length):
 656   //
 657   //  0: scalar or 128-bit vector
 658   //  1: 256-bit vector
 659   //
 660   unsigned char VEX_L = 0;
 661   unsigned char EVEX_L2 = 0;
 662
 663   // VEX_PP: opcode extension providing equivalent
 664   // functionality of a SIMD prefix
 665   //
 666   //  0b00: None
 667   //  0b01: 66
 668   //  0b10: F3
 669   //  0b11: F2
 670   //
 671   unsigned char VEX_PP = 0;
 672
 673   // EVEX_U
 674   unsigned char EVEX_U = 1; // Always '1' so far
 675
 676   // EVEX_z
 677   unsigned char EVEX_z = 0;
 678
 679   // EVEX_b
 680   unsigned char EVEX_b = 0;
 681
 682   // EVEX_rc
 683   unsigned char EVEX_rc = 0;
 684
 685   // EVEX_aaa
 686   unsigned char EVEX_aaa = 0;
 687
 688   bool EncodeRC = false;
 689
 690   if ((TSFlags >> X86II::VEXShift) & X86II::VEX_W)
 691     VEX_W = 1;
 692
 693   if ((TSFlags >> X86II::VEXShift) & X86II::VEX_L)
 694     VEX_L = 1;
 695   if (HasEVEX && ((TSFlags >> X86II::VEXShift) & X86II::EVEX_L2))
 696     EVEX_L2 = 1;
 697
 698   if (HasEVEX_K && ((TSFlags >> X86II::VEXShift) & X86II::EVEX_Z))
 699     EVEX_z = 1;
 700
 701   if (HasEVEX && ((TSFlags >> X86II::VEXShift) & X86II::EVEX_B))
 702     EVEX_b = 1;
 703
 704   switch (TSFlags & X86II::Op0Mask) {
 705   default: llvm_unreachable("Invalid prefix!");
 706   case X86II::T8:  // 0F 38
 707     VEX_5M = 0x2;
 708     break;
 709   case X86II::TA:  // 0F 3A
 710     VEX_5M = 0x3;
 711     break;
 712   case X86II::T8PD: // 66 0F 38
 713     VEX_PP = 0x1;
 714     VEX_5M = 0x2;
 715     break;
 716   case X86II::T8XS: // F3 0F 38
 717     VEX_PP = 0x2;
 718     VEX_5M = 0x2;
 719     break;
 720   case X86II::T8XD: // F2 0F 38
 721     VEX_PP = 0x3;
 722     VEX_5M = 0x2;
 723     break;
 724   case X86II::TAPD: // 66 0F 3A
 725     VEX_PP = 0x1;
 726     VEX_5M = 0x3;
 727     break;
 728   case X86II::TAXD: // F2 0F 3A
 729     VEX_PP = 0x3;
 730     VEX_5M = 0x3;
 731     break;
 732   case X86II::PD:  // 66 0F
 733     VEX_PP = 0x1;
 734     break;
 735   case X86II::XS:  // F3 0F
 736     VEX_PP = 0x2;
 737     break;
 738   case X86II::XD:  // F2 0F
 739     VEX_PP = 0x3;
 740     break;
 741   case X86II::XOP8:
 742     VEX_5M = 0x8;
 743     break;
 744   case X86II::XOP9:
 745     VEX_5M = 0x9;
 746     break;
 747   case X86II::XOPA:
 748     VEX_5M = 0xA;
 749     break;
 750   case X86II::TB: // VEX_5M/VEX_PP already correct
 751     break;
 752   }
 753
 754
 755   // Classify VEX_B, VEX_4V, VEX_R, VEX_X
 756   unsigned NumOps = Desc.getNumOperands();
 757   unsigned CurOp = 0;
 758   if (NumOps > 1 && Desc.getOperandConstraint(1, MCOI::TIED_TO) == 0)
 759     ++CurOp;
 760   else if (NumOps > 3 && Desc.getOperandConstraint(2, MCOI::TIED_TO) == 0 &&
 761            Desc.getOperandConstraint(3, MCOI::TIED_TO) == 1)
 762     // Special case for AVX-512 GATHER with 2 TIED_TO operands
 763     // Skip the first 2 operands: dst, mask_wb
 764     CurOp += 2;
 765   else if (NumOps > 3 && Desc.getOperandConstraint(2, MCOI::TIED_TO) == 0 &&
 766            Desc.getOperandConstraint(NumOps - 1, MCOI::TIED_TO) == 1)
 767     // Special case for GATHER with 2 TIED_TO operands
 768     // Skip the first 2 operands: dst, mask_wb
 769     CurOp += 2;
 770   else if (NumOps > 2 && Desc.getOperandConstraint(NumOps - 2, MCOI::TIED_TO) == 0)
 771     // SCATTER
 772     ++CurOp;
 773
 774   switch (TSFlags & X86II::FormMask) {
 775   default: llvm_unreachable("Unexpected form in EmitVEXOpcodePrefix!");
 776   case X86II::RawFrm:
 777     break;
 778   case X86II::MRMDestMem: {
 779     // MRMDestMem instructions forms:
 780     //  MemAddr, src1(ModR/M)
 781     //  MemAddr, src1(VEX_4V), src2(ModR/M)
 782     //  MemAddr, src1(ModR/M), imm8
 783     //
 784     if (X86II::isX86_64ExtendedReg(MI.getOperand(MemOperand +
 785                                                  X86::AddrBaseReg).getReg()))
 786       VEX_B = 0x0;
 787     if (X86II::isX86_64ExtendedReg(MI.getOperand(MemOperand +
 788                                                  X86::AddrIndexReg).getReg()))
 789       VEX_X = 0x0;
 790     if (HasEVEX && X86II::is32ExtendedReg(MI.getOperand(MemOperand +
 791                                           X86::AddrIndexReg).getReg()))
 792       EVEX_V2 = 0x0;
 793
 794     CurOp += X86::AddrNumOperands;
 795
 796     if (HasEVEX_K)
 797       EVEX_aaa = getWriteMaskRegisterEncoding(MI, CurOp++);
 798
 799     if (HasVEX_4V) {
 800       VEX_4V = getVEXRegisterEncoding(MI, CurOp);
 801       if (HasEVEX && X86II::is32ExtendedReg(MI.getOperand(CurOp).getReg()))
 802         EVEX_V2 = 0x0;
 803       CurOp++;
 804     }
 805
 806     const MCOperand &MO = MI.getOperand(CurOp);
 807     if (MO.isReg()) {
 808       if (X86II::isX86_64ExtendedReg(MO.getReg()))
 809         VEX_R = 0x0;
 810       if (HasEVEX && X86II::is32ExtendedReg(MO.getReg()))
 811         EVEX_R2 = 0x0;
 812     }
 813     break;
 814   }
 815   case X86II::MRMSrcMem:
 816     // MRMSrcMem instructions forms:
 817     //  src1(ModR/M), MemAddr
 818     //  src1(ModR/M), src2(VEX_4V), MemAddr
 819     //  src1(ModR/M), MemAddr, imm8
 820     //  src1(ModR/M), MemAddr, src2(VEX_I8IMM)
 821     //
 822     //  FMA4:
 823     //  dst(ModR/M.reg), src1(VEX_4V), src2(ModR/M), src3(VEX_I8IMM)
 824     //  dst(ModR/M.reg), src1(VEX_4V), src2(VEX_I8IMM), src3(ModR/M),
 825     if (X86II::isX86_64ExtendedReg(MI.getOperand(CurOp).getReg()))
 826       VEX_R = 0x0;
 827     if (HasEVEX && X86II::is32ExtendedReg(MI.getOperand(CurOp).getReg()))
 828       EVEX_R2 = 0x0;
 829     CurOp++;
 830
 831     if (HasEVEX_K)
 832       EVEX_aaa = getWriteMaskRegisterEncoding(MI, CurOp++);
 833
 834     if (HasVEX_4V) {
 835       VEX_4V = getVEXRegisterEncoding(MI, CurOp);
 836       if (HasEVEX && X86II::is32ExtendedReg(MI.getOperand(CurOp).getReg()))
 837         EVEX_V2 = 0x0;
 838       CurOp++;
 839     }
 840
 841     if (X86II::isX86_64ExtendedReg(
 842                MI.getOperand(MemOperand+X86::AddrBaseReg).getReg()))
 843       VEX_B = 0x0;
 844     if (X86II::isX86_64ExtendedReg(
 845                MI.getOperand(MemOperand+X86::AddrIndexReg).getReg()))
 846       VEX_X = 0x0;
 847     if (HasEVEX && X86II::is32ExtendedReg(MI.getOperand(MemOperand +
 848                                           X86::AddrIndexReg).getReg()))
 849       EVEX_V2 = 0x0;
 850
 851     if (HasVEX_4VOp3)
 852       // Instruction format for 4VOp3:
 853       //   src1(ModR/M), MemAddr, src3(VEX_4V)
 854       // CurOp points to start of the MemoryOperand,
 855       //   it skips TIED_TO operands if exist, then increments past src1.
 856       // CurOp + X86::AddrNumOperands will point to src3.
 857       VEX_4V = getVEXRegisterEncoding(MI, CurOp+X86::AddrNumOperands);
 858     break;
 859   case X86II::MRM0m: case X86II::MRM1m:
 860   case X86II::MRM2m: case X86II::MRM3m:
 861   case X86II::MRM4m: case X86II::MRM5m:
 862   case X86II::MRM6m: case X86II::MRM7m: {
 863     // MRM[0-9]m instructions forms:
 864     //  MemAddr
 865     //  src1(VEX_4V), MemAddr
 866     if (HasVEX_4V) {
 867       VEX_4V = getVEXRegisterEncoding(MI, CurOp);
 868       if (HasEVEX && X86II::is32ExtendedReg(MI.getOperand(CurOp).getReg()))
 869         EVEX_V2 = 0x0;
 870       CurOp++;
 871     }
 872
 873     if (HasEVEX_K)
 874       EVEX_aaa = getWriteMaskRegisterEncoding(MI, CurOp++);
 875
 876     if (X86II::isX86_64ExtendedReg(
 877                MI.getOperand(MemOperand+X86::AddrBaseReg).getReg()))
 878       VEX_B = 0x0;
 879     if (X86II::isX86_64ExtendedReg(
 880                MI.getOperand(MemOperand+X86::AddrIndexReg).getReg()))
 881       VEX_X = 0x0;
 882     break;
 883   }
 884   case X86II::MRMSrcReg:
 885     // MRMSrcReg instructions forms:
 886     //  dst(ModR/M), src1(VEX_4V), src2(ModR/M), src3(VEX_I8IMM)
 887     //  dst(ModR/M), src1(ModR/M)
 888     //  dst(ModR/M), src1(ModR/M), imm8
 889     //
 890     //  FMA4:
 891     //  dst(ModR/M.reg), src1(VEX_4V), src2(ModR/M), src3(VEX_I8IMM)
 892     //  dst(ModR/M.reg), src1(VEX_4V), src2(VEX_I8IMM), src3(ModR/M),
 893     if (X86II::isX86_64ExtendedReg(MI.getOperand(CurOp).getReg()))
 894       VEX_R = 0x0;
 895     if (HasEVEX && X86II::is32ExtendedReg(MI.getOperand(CurOp).getReg()))
 896       EVEX_R2 = 0x0;
 897     CurOp++;
 898
 899     if (HasEVEX_K)
 900       EVEX_aaa = getWriteMaskRegisterEncoding(MI, CurOp++);
 901
 902     if (HasVEX_4V) {
 903       VEX_4V = getVEXRegisterEncoding(MI, CurOp);
 904       if (HasEVEX && X86II::is32ExtendedReg(MI.getOperand(CurOp).getReg()))
 905         EVEX_V2 = 0x0;
 906       CurOp++;
 907     }
 908
 909     if (HasMemOp4) // Skip second register source (encoded in I8IMM)
 910       CurOp++;
 911
 912     if (X86II::isX86_64ExtendedReg(MI.getOperand(CurOp).getReg()))
 913       VEX_B = 0x0;
 914     if (HasEVEX && X86II::is32ExtendedReg(MI.getOperand(CurOp).getReg()))
 915       VEX_X = 0x0;
 916     CurOp++;
 917     if (HasVEX_4VOp3)
 918       VEX_4V = getVEXRegisterEncoding(MI, CurOp++);
 919     if (EVEX_b) {
 920       if (HasEVEX_RC) {
 921         unsigned RcOperand = NumOps-1;
 922         assert(RcOperand >= CurOp);
 923         EVEX_rc = MI.getOperand(RcOperand).getImm() & 0x3;
 924       }
 925       EncodeRC = true;
 926     }
 927     break;
 928   case X86II::MRMDestReg:
 929     // MRMDestReg instructions forms:
 930     //  dst(ModR/M), src(ModR/M)
 931     //  dst(ModR/M), src(ModR/M), imm8
 932     //  dst(ModR/M), src1(VEX_4V), src2(ModR/M)
 933     if (X86II::isX86_64ExtendedReg(MI.getOperand(CurOp).getReg()))
 934       VEX_B = 0x0;
 935     if (HasEVEX && X86II::is32ExtendedReg(MI.getOperand(CurOp).getReg()))
 936       VEX_X = 0x0;
 937     CurOp++;
 938
 939     if (HasEVEX_K)
 940       EVEX_aaa = getWriteMaskRegisterEncoding(MI, CurOp++);
 941
 942     if (HasVEX_4V) {
 943       VEX_4V = getVEXRegisterEncoding(MI, CurOp);
 944       if (HasEVEX && X86II::is32ExtendedReg(MI.getOperand(CurOp).getReg()))
 945         EVEX_V2 = 0x0;
 946       CurOp++;
 947     }
 948
 949     if (X86II::isX86_64ExtendedReg(MI.getOperand(CurOp).getReg()))
 950       VEX_R = 0x0;
 951     if (HasEVEX && X86II::is32ExtendedReg(MI.getOperand(CurOp).getReg()))
 952       EVEX_R2 = 0x0;
 953     if (EVEX_b)
 954       EncodeRC = true;
 955     break;
 956   case X86II::MRM0r: case X86II::MRM1r:
 957   case X86II::MRM2r: case X86II::MRM3r:
 958   case X86II::MRM4r: case X86II::MRM5r:
 959   case X86II::MRM6r: case X86II::MRM7r:
 960     // MRM0r-MRM7r instructions forms:
 961     //  dst(VEX_4V), src(ModR/M), imm8
 962     if (HasVEX_4V) {
 963       VEX_4V = getVEXRegisterEncoding(MI, CurOp);
 964       if (HasEVEX && X86II::is32ExtendedReg(MI.getOperand(CurOp).getReg()))
 965           EVEX_V2 = 0x0;
 966       CurOp++;
 967     }
 968     if (HasEVEX_K)
 969       EVEX_aaa = getWriteMaskRegisterEncoding(MI, CurOp++);
 970
 971     if (X86II::isX86_64ExtendedReg(MI.getOperand(CurOp).getReg()))
 972       VEX_B = 0x0;
 973     if (HasEVEX && X86II::is32ExtendedReg(MI.getOperand(CurOp).getReg()))
 974       VEX_X = 0x0;
 975     break;
 976   }
 977
 978   // Emit segment override opcode prefix as needed.
 979   if (MemOperand >= 0)
 980     EmitSegmentOverridePrefix(CurByte, MemOperand+X86::AddrSegmentReg, MI, OS);
 981
 982   if (!HasEVEX) {
 983     // VEX opcode prefix can have 2 or 3 bytes
 984     //
 985     //  3 bytes:
 986     //    +-----+ +--------------+ +-------------------+
 987     //    | C4h | | RXB | m-mmmm | | W | vvvv | L | pp |
 988     //    +-----+ +--------------+ +-------------------+
 989     //  2 bytes:
 990     //    +-----+ +-------------------+
 991     //    | C5h | | R | vvvv | L | pp |
 992     //    +-----+ +-------------------+
 993     //
 994     unsigned char LastByte = VEX_PP | (VEX_L << 2) | (VEX_4V << 3);
 995
 996     if (VEX_B && VEX_X && !VEX_W && !XOP && (VEX_5M == 1)) { // 2 byte VEX prefix
 997       EmitByte(0xC5, CurByte, OS);
 998       EmitByte(LastByte | (VEX_R << 7), CurByte, OS);
 999       return;
1000     }
1001
1002     // 3 byte VEX prefix
1003     EmitByte(XOP ? 0x8F : 0xC4, CurByte, OS);
1004     EmitByte(VEX_R << 7 | VEX_X << 6 | VEX_B << 5 | VEX_5M, CurByte, OS);
1005     EmitByte(LastByte | (VEX_W << 7), CurByte, OS);
1006   } else {
1007     // EVEX opcode prefix can have 4 bytes
1008     //
1009     // +-----+ +--------------+ +-------------------+ +------------------------+
1010     // | 62h | | RXBR' | 00mm | | W | vvvv | U | pp | | z | L'L | b | v' | aaa |
1011     // +-----+ +--------------+ +-------------------+ +------------------------+
1012     assert((VEX_5M & 0x3) == VEX_5M
1013            && "More than 2 significant bits in VEX.m-mmmm fields for EVEX!");
1014
1015     VEX_5M &= 0x3;
1016
1017     EmitByte(0x62, CurByte, OS);
1018     EmitByte((VEX_R   << 7) |
1019              (VEX_X   << 6) |
1020              (VEX_B   << 5) |
1021              (EVEX_R2 << 4) |
1022              VEX_5M, CurByte, OS);
1023     EmitByte((VEX_W   << 7) |
1024              (VEX_4V  << 3) |
1025              (EVEX_U  << 2) |
1026              VEX_PP, CurByte, OS);
1027     if (EncodeRC)
1028       EmitByte((EVEX_z  << 7) |
1029               (EVEX_rc << 5) |
1030               (EVEX_b  << 4) |
1031               (EVEX_V2 << 3) |
1032               EVEX_aaa, CurByte, OS);
1033     else
1034       EmitByte((EVEX_z  << 7) |
1035               (EVEX_L2 << 6) |
1036               (VEX_L   << 5) |
1037               (EVEX_b  << 4) |
1038               (EVEX_V2 << 3) |
1039               EVEX_aaa, CurByte, OS);
1040   }
1041 }
1042
1043 /// DetermineREXPrefix - Determine if the MCInst has to be encoded with a X86-64
1044 /// REX prefix which specifies 1) 64-bit instructions, 2) non-default operand
1045 /// size, and 3) use of X86-64 extended registers.
1046 static unsigned DetermineREXPrefix(const MCInst &MI, uint64_t TSFlags,
1047                                    const MCInstrDesc &Desc) {
1048   unsigned REX = 0;
1049   if (TSFlags & X86II::REX_W)
1050     REX |= 1 << 3; // set REX.W
1051
1052   if (MI.getNumOperands() == 0) return REX;
1053
1054   unsigned NumOps = MI.getNumOperands();
1055   // FIXME: MCInst should explicitize the two-addrness.
1056   bool isTwoAddr = NumOps > 1 &&
1057                       Desc.getOperandConstraint(1, MCOI::TIED_TO) != -1;
1058
1059   // If it accesses SPL, BPL, SIL, or DIL, then it requires a 0x40 REX prefix.
1060   unsigned i = isTwoAddr ? 1 : 0;
1061   for (; i != NumOps; ++i) {
1062     const MCOperand &MO = MI.getOperand(i);
1063     if (!MO.isReg()) continue;
1064     unsigned Reg = MO.getReg();
1065     if (!X86II::isX86_64NonExtLowByteReg(Reg)) continue;
1066     // FIXME: The caller of DetermineREXPrefix slaps this prefix onto anything
1067     // that returns non-zero.
1068     REX |= 0x40; // REX fixed encoding prefix
1069     break;
1070   }
1071
1072   switch (TSFlags & X86II::FormMask) {
1073   case X86II::MRMSrcReg:
1074     if (MI.getOperand(0).isReg() &&
1075         X86II::isX86_64ExtendedReg(MI.getOperand(0).getReg()))
1076       REX |= 1 << 2; // set REX.R
1077     i = isTwoAddr ? 2 : 1;
1078     for (; i != NumOps; ++i) {
1079       const MCOperand &MO = MI.getOperand(i);
1080       if (MO.isReg() && X86II::isX86_64ExtendedReg(MO.getReg()))
1081         REX |= 1 << 0; // set REX.B
1082     }
1083     break;
1084   case X86II::MRMSrcMem: {
1085     if (MI.getOperand(0).isReg() &&
1086         X86II::isX86_64ExtendedReg(MI.getOperand(0).getReg()))
1087       REX |= 1 << 2; // set REX.R
1088     unsigned Bit = 0;
1089     i = isTwoAddr ? 2 : 1;
1090     for (; i != NumOps; ++i) {
1091       const MCOperand &MO = MI.getOperand(i);
1092       if (MO.isReg()) {
1093         if (X86II::isX86_64ExtendedReg(MO.getReg()))
1094           REX |= 1 << Bit; // set REX.B (Bit=0) and REX.X (Bit=1)
1095         Bit++;
1096       }
1097     }
1098     break;
1099   }
1100   case X86II::MRM0m: case X86II::MRM1m:
1101   case X86II::MRM2m: case X86II::MRM3m:
1102   case X86II::MRM4m: case X86II::MRM5m:
1103   case X86II::MRM6m: case X86II::MRM7m:
1104   case X86II::MRMDestMem: {
1105     unsigned e = (isTwoAddr ? X86::AddrNumOperands+1 : X86::AddrNumOperands);
1106     i = isTwoAddr ? 1 : 0;
1107     if (NumOps > e && MI.getOperand(e).isReg() &&
1108         X86II::isX86_64ExtendedReg(MI.getOperand(e).getReg()))
1109       REX |= 1 << 2; // set REX.R
1110     unsigned Bit = 0;
1111     for (; i != e; ++i) {
1112       const MCOperand &MO = MI.getOperand(i);
1113       if (MO.isReg()) {
1114         if (X86II::isX86_64ExtendedReg(MO.getReg()))
1115           REX |= 1 << Bit; // REX.B (Bit=0) and REX.X (Bit=1)
1116         Bit++;
1117       }
1118     }
1119     break;
1120   }
1121   default:
1122     if (MI.getOperand(0).isReg() &&
1123         X86II::isX86_64ExtendedReg(MI.getOperand(0).getReg()))
1124       REX |= 1 << 0; // set REX.B
1125     i = isTwoAddr ? 2 : 1;
1126     for (unsigned e = NumOps; i != e; ++i) {
1127       const MCOperand &MO = MI.getOperand(i);
1128       if (MO.isReg() && X86II::isX86_64ExtendedReg(MO.getReg()))
1129         REX |= 1 << 2; // set REX.R
1130     }
1131     break;
1132   }
1133   return REX;
1134 }
1135
1136 /// EmitSegmentOverridePrefix - Emit segment override opcode prefix as needed
1137 void X86MCCodeEmitter::EmitSegmentOverridePrefix(unsigned &CurByte,
1138                                                  unsigned SegOperand,
1139                                                  const MCInst &MI,
1140                                                  raw_ostream &OS) const {
1141   // Check for explicit segment override on memory operand.
1142   switch (MI.getOperand(SegOperand).getReg()) {
1143   default: llvm_unreachable("Unknown segment register!");
1144   case 0: break;
1145   case X86::CS: EmitByte(0x2E, CurByte, OS); break;
1146   case X86::SS: EmitByte(0x36, CurByte, OS); break;
1147   case X86::DS: EmitByte(0x3E, CurByte, OS); break;
1148   case X86::ES: EmitByte(0x26, CurByte, OS); break;
1149   case X86::FS: EmitByte(0x64, CurByte, OS); break;
1150   case X86::GS: EmitByte(0x65, CurByte, OS); break;
1151   }
1152 }
1153
1154 /// EmitOpcodePrefix - Emit all instruction prefixes prior to the opcode.
1155 ///
1156 /// MemOperand is the operand # of the start of a memory operand if present.  If
1157 /// Not present, it is -1.
1158 void X86MCCodeEmitter::EmitOpcodePrefix(uint64_t TSFlags, unsigned &CurByte,
1159                                         int MemOperand, const MCInst &MI,
1160                                         const MCInstrDesc &Desc,
1161                                         raw_ostream &OS) const {
1162
1163   // Emit the lock opcode prefix as needed.
1164   if (TSFlags & X86II::LOCK)
1165     EmitByte(0xF0, CurByte, OS);
1166
1167   // Emit segment override opcode prefix as needed.
1168   if (MemOperand >= 0)
1169     EmitSegmentOverridePrefix(CurByte, MemOperand+X86::AddrSegmentReg, MI, OS);
1170
1171   // Emit the repeat opcode prefix as needed.
1172   if ((TSFlags & X86II::Op0Mask) == X86II::REP)
1173     EmitByte(0xF3, CurByte, OS);
1174
1175   // Emit the address size opcode prefix as needed.
1176   bool need_address_override;
1177   // The AdSize prefix is only for 32-bit and 64-bit modes. Hm, perhaps we
1178   // should introduce an AdSize16 bit instead of having seven special cases?
1179   if ((!is16BitMode() && TSFlags & X86II::AdSize) ||
1180       (is16BitMode() && (MI.getOpcode() == X86::JECXZ_32 ||
1181                          MI.getOpcode() == X86::MOV8o8a ||
1182                          MI.getOpcode() == X86::MOV16o16a ||
1183                          MI.getOpcode() == X86::MOV32o32a ||
1184                          MI.getOpcode() == X86::MOV8ao8 ||
1185                          MI.getOpcode() == X86::MOV16ao16 ||
1186                          MI.getOpcode() == X86::MOV32ao32))) {
1187     need_address_override = true;
1188   } else if (MemOperand == -1) {
1189     need_address_override = false;
1190   } else if (is64BitMode()) {
1191     assert(!Is16BitMemOperand(MI, MemOperand));
1192     need_address_override = Is32BitMemOperand(MI, MemOperand);
1193   } else if (is32BitMode()) {
1194     assert(!Is64BitMemOperand(MI, MemOperand));
1195     need_address_override = Is16BitMemOperand(MI, MemOperand);
1196   } else {
1197     assert(is16BitMode());
1198     assert(!Is64BitMemOperand(MI, MemOperand));
1199     need_address_override = !Is16BitMemOperand(MI, MemOperand);
1200   }
1201
1202   if (need_address_override)
1203     EmitByte(0x67, CurByte, OS);
1204
1205   // Emit the operand size opcode prefix as needed.
1206   if (TSFlags & (is16BitMode() ? X86II::OpSize16 : X86II::OpSize))
1207     EmitByte(0x66, CurByte, OS);
1208
1209   bool Need0FPrefix = false;
1210   switch (TSFlags & X86II::Op0Mask) {
1211   default: llvm_unreachable("Invalid prefix!");
1212   case 0: break;  // No prefix!
1213   case X86II::REP: break; // already handled.
1214   case X86II::TB:  // Two-byte opcode prefix
1215   case X86II::T8:  // 0F 38
1216   case X86II::TA:  // 0F 3A
1217   case X86II::A6:  // 0F A6
1218   case X86II::A7:  // 0F A7
1219     Need0FPrefix = true;
1220     break;
1221   case X86II::PD:   // 66 0F
1222   case X86II::T8PD: // 66 0F 38
1223   case X86II::TAPD: // 66 0F 3A
1224     EmitByte(0x66, CurByte, OS);
1225     Need0FPrefix = true;
1226     break;
1227   case X86II::XS:   // F3 0F
1228   case X86II::T8XS: // F3 0F 38
1229     EmitByte(0xF3, CurByte, OS);
1230     Need0FPrefix = true;
1231     break;
1232   case X86II::XD:   // F2 0F
1233   case X86II::T8XD: // F2 0F 38
1234   case X86II::TAXD: // F2 0F 3A
1235     EmitByte(0xF2, CurByte, OS);
1236     Need0FPrefix = true;
1237     break;
1238   case X86II::D8:
1239   case X86II::D9:
1240   case X86II::DA:
1241   case X86II::DB:
1242   case X86II::DC:
1243   case X86II::DD:
1244   case X86II::DE:
1245   case X86II::DF:
1246     EmitByte(0xD8+(((TSFlags & X86II::Op0Mask) - X86II::D8) >> X86II::Op0Shift),
1247              CurByte, OS);
1248     break;
1249   }
1250
1251   // Handle REX prefix.
1252   // FIXME: Can this come before F2 etc to simplify emission?
1253   if (is64BitMode()) {
1254     if (unsigned REX = DetermineREXPrefix(MI, TSFlags, Desc))
1255       EmitByte(0x40 | REX, CurByte, OS);
1256   }
1257
1258   // 0x0F escape code must be emitted just before the opcode.
1259   if (Need0FPrefix)
1260     EmitByte(0x0F, CurByte, OS);
1261
1262   // FIXME: Pull this up into previous switch if REX can be moved earlier.
1263   switch (TSFlags & X86II::Op0Mask) {
1264   case X86II::T8PD:  // 66 0F 38
1265   case X86II::T8XS:  // F3 0F 38
1266   case X86II::T8XD:  // F2 0F 38
1267   case X86II::T8:    // 0F 38
1268     EmitByte(0x38, CurByte, OS);
1269     break;
1270   case X86II::TAPD:  // 66 0F 3A
1271   case X86II::TAXD:  // F2 0F 3A
1272   case X86II::TA:    // 0F 3A
1273     EmitByte(0x3A, CurByte, OS);
1274     break;
1275   case X86II::A6:    // 0F A6
1276     EmitByte(0xA6, CurByte, OS);
1277     break;
1278   case X86II::A7:    // 0F A7
1279     EmitByte(0xA7, CurByte, OS);
1280     break;
1281   }
1282 }
1283
1284 void X86MCCodeEmitter::
1285 EncodeInstruction(const MCInst &MI, raw_ostream &OS,
1286                   SmallVectorImpl<MCFixup> &Fixups) const {
1287   unsigned Opcode = MI.getOpcode();
1288   const MCInstrDesc &Desc = MCII.get(Opcode);
1289   uint64_t TSFlags = Desc.TSFlags;
1290
1291   // Pseudo instructions don't get encoded.
1292   if ((TSFlags & X86II::FormMask) == X86II::Pseudo)
1293     return;
1294
1295   unsigned NumOps = Desc.getNumOperands();
1296   unsigned CurOp = X86II::getOperandBias(Desc);
1297
1298   // Keep track of the current byte being emitted.
1299   unsigned CurByte = 0;
1300
1301   // Is this instruction encoded using the AVX VEX prefix?
1302   bool HasVEXPrefix = (TSFlags >> X86II::VEXShift) & X86II::VEX;
1303
1304   // It uses the VEX.VVVV field?
1305   bool HasVEX_4V = (TSFlags >> X86II::VEXShift) & X86II::VEX_4V;
1306   bool HasVEX_4VOp3 = (TSFlags >> X86II::VEXShift) & X86II::VEX_4VOp3;
1307   bool HasMemOp4 = (TSFlags >> X86II::VEXShift) & X86II::MemOp4;
1308   const unsigned MemOp4_I8IMMOperand = 2;
1309
1310   // It uses the EVEX.aaa field?
1311   bool HasEVEX = (TSFlags >> X86II::VEXShift) & X86II::EVEX;
1312   bool HasEVEX_K = HasEVEX && ((TSFlags >> X86II::VEXShift) & X86II::EVEX_K);
1313   bool HasEVEX_RC = HasEVEX && ((TSFlags >> X86II::VEXShift) & X86II::EVEX_RC);
1314
1315   // Determine where the memory operand starts, if present.
1316   int MemoryOperand = X86II::getMemoryOperandNo(TSFlags, Opcode);
1317   if (MemoryOperand != -1) MemoryOperand += CurOp;
1318
1319   if (!HasVEXPrefix)
1320     EmitOpcodePrefix(TSFlags, CurByte, MemoryOperand, MI, Desc, OS);
1321   else
1322     EmitVEXOpcodePrefix(TSFlags, CurByte, MemoryOperand, MI, Desc, OS);
1323
1324   unsigned char BaseOpcode = X86II::getBaseOpcodeFor(TSFlags);
1325
1326   if ((TSFlags >> X86II::VEXShift) & X86II::Has3DNow0F0FOpcode)
1327     BaseOpcode = 0x0F;   // Weird 3DNow! encoding.
1328
1329   unsigned SrcRegNum = 0;
1330   switch (TSFlags & X86II::FormMask) {
1331   default: errs() << "FORM: " << (TSFlags & X86II::FormMask) << "\n";
1332     llvm_unreachable("Unknown FormMask value in X86MCCodeEmitter!");
1333   case X86II::Pseudo:
1334     llvm_unreachable("Pseudo instruction shouldn't be emitted");
1335   case X86II::RawFrm:
1336     EmitByte(BaseOpcode, CurByte, OS);
1337     break;
1338   case X86II::RawFrmMemOffs:
1339     // Emit segment override opcode prefix as needed.
1340     EmitSegmentOverridePrefix(CurByte, 1, MI, OS);
1341     EmitByte(BaseOpcode, CurByte, OS);
1342     EmitImmediate(MI.getOperand(CurOp++), MI.getLoc(),
1343                   X86II::getSizeOfImm(TSFlags), getImmFixupKind(TSFlags),
1344                   CurByte, OS, Fixups);
1345     ++CurOp; // skip segment operand
1346     break;
1347   case X86II::RawFrmImm8:
1348     EmitByte(BaseOpcode, CurByte, OS);
1349     EmitImmediate(MI.getOperand(CurOp++), MI.getLoc(),
1350                   X86II::getSizeOfImm(TSFlags), getImmFixupKind(TSFlags),
1351                   CurByte, OS, Fixups);
1352     EmitImmediate(MI.getOperand(CurOp++), MI.getLoc(), 1, FK_Data_1, CurByte,
1353                   OS, Fixups);
1354     break;
1355   case X86II::RawFrmImm16:
1356     EmitByte(BaseOpcode, CurByte, OS);
1357     EmitImmediate(MI.getOperand(CurOp++), MI.getLoc(),
1358                   X86II::getSizeOfImm(TSFlags), getImmFixupKind(TSFlags),
1359                   CurByte, OS, Fixups);
1360     EmitImmediate(MI.getOperand(CurOp++), MI.getLoc(), 2, FK_Data_2, CurByte,
1361                   OS, Fixups);
1362     break;
1363
1364   case X86II::AddRegFrm:
1365     EmitByte(BaseOpcode + GetX86RegNum(MI.getOperand(CurOp++)), CurByte, OS);
1366     break;
1367
1368   case X86II::MRMDestReg:
1369     EmitByte(BaseOpcode, CurByte, OS);
1370     SrcRegNum = CurOp + 1;
1371
1372     if (HasEVEX_K) // Skip writemask
1373       SrcRegNum++;
1374
1375     if (HasVEX_4V) // Skip 1st src (which is encoded in VEX_VVVV)
1376       ++SrcRegNum;
1377
1378     EmitRegModRMByte(MI.getOperand(CurOp),
1379                      GetX86RegNum(MI.getOperand(SrcRegNum)), CurByte, OS);
1380     CurOp = SrcRegNum + 1;
1381     break;
1382
1383   case X86II::MRMDestMem:
1384     EmitByte(BaseOpcode, CurByte, OS);
1385     SrcRegNum = CurOp + X86::AddrNumOperands;
1386
1387     if (HasEVEX_K) // Skip writemask
1388       SrcRegNum++;
1389
1390     if (HasVEX_4V) // Skip 1st src (which is encoded in VEX_VVVV)
1391       ++SrcRegNum;
1392
1393     EmitMemModRMByte(MI, CurOp,
1394                      GetX86RegNum(MI.getOperand(SrcRegNum)),
1395                      TSFlags, CurByte, OS, Fixups);
1396     CurOp = SrcRegNum + 1;
1397     break;
1398
1399   case X86II::MRMSrcReg:
1400     EmitByte(BaseOpcode, CurByte, OS);
1401     SrcRegNum = CurOp + 1;
1402
1403     if (HasEVEX_K) // Skip writemask
1404       SrcRegNum++;
1405
1406     if (HasVEX_4V) // Skip 1st src (which is encoded in VEX_VVVV)
1407       ++SrcRegNum;
1408
1409     if (HasMemOp4) // Skip 2nd src (which is encoded in I8IMM)
1410       ++SrcRegNum;
1411
1412     EmitRegModRMByte(MI.getOperand(SrcRegNum),
1413                      GetX86RegNum(MI.getOperand(CurOp)), CurByte, OS);
1414
1415     // 2 operands skipped with HasMemOp4, compensate accordingly
1416     CurOp = HasMemOp4 ? SrcRegNum : SrcRegNum + 1;
1417     if (HasVEX_4VOp3)
1418       ++CurOp;
1419     // do not count the rounding control operand
1420     if (HasEVEX_RC)
1421       NumOps--;
1422     break;
1423
1424   case X86II::MRMSrcMem: {
1425     int AddrOperands = X86::AddrNumOperands;
1426     unsigned FirstMemOp = CurOp+1;
1427
1428     if (HasEVEX_K) { // Skip writemask
1429       ++AddrOperands;
1430       ++FirstMemOp;
1431     }
1432
1433     if (HasVEX_4V) {
1434       ++AddrOperands;
1435       ++FirstMemOp;  // Skip the register source (which is encoded in VEX_VVVV).
1436     }
1437     if (HasMemOp4) // Skip second register source (encoded in I8IMM)
1438       ++FirstMemOp;
1439
1440     EmitByte(BaseOpcode, CurByte, OS);
1441
1442     EmitMemModRMByte(MI, FirstMemOp, GetX86RegNum(MI.getOperand(CurOp)),
1443                      TSFlags, CurByte, OS, Fixups);
1444     CurOp += AddrOperands + 1;
1445     if (HasVEX_4VOp3)
1446       ++CurOp;
1447     break;
1448   }
1449
1450   case X86II::MRM0r: case X86II::MRM1r:
1451   case X86II::MRM2r: case X86II::MRM3r:
1452   case X86II::MRM4r: case X86II::MRM5r:
1453   case X86II::MRM6r: case X86II::MRM7r:
1454     if (HasVEX_4V) // Skip the register dst (which is encoded in VEX_VVVV).
1455       ++CurOp;
1456     EmitByte(BaseOpcode, CurByte, OS);
1457     EmitRegModRMByte(MI.getOperand(CurOp++),
1458                      (TSFlags & X86II::FormMask)-X86II::MRM0r,
1459                      CurByte, OS);
1460     break;
1461   case X86II::MRM0m: case X86II::MRM1m:
1462   case X86II::MRM2m: case X86II::MRM3m:
1463   case X86II::MRM4m: case X86II::MRM5m:
1464   case X86II::MRM6m: case X86II::MRM7m:
1465     if (HasVEX_4V) // Skip the register dst (which is encoded in VEX_VVVV).
1466       ++CurOp;
1467     EmitByte(BaseOpcode, CurByte, OS);
1468     EmitMemModRMByte(MI, CurOp, (TSFlags & X86II::FormMask)-X86II::MRM0m,
1469                      TSFlags, CurByte, OS, Fixups);
1470     CurOp += X86::AddrNumOperands;
1471     break;
1472   case X86II::MRM_C1: case X86II::MRM_C2: case X86II::MRM_C3:
1473   case X86II::MRM_C4: case X86II::MRM_C8: case X86II::MRM_C9:
1474   case X86II::MRM_CA: case X86II::MRM_CB: case X86II::MRM_D0:
1475   case X86II::MRM_D1: case X86II::MRM_D4: case X86II::MRM_D5:
1476   case X86II::MRM_D6: case X86II::MRM_D8: case X86II::MRM_D9:
1477   case X86II::MRM_DA: case X86II::MRM_DB: case X86II::MRM_DC:
1478   case X86II::MRM_DD: case X86II::MRM_DE: case X86II::MRM_DF:
1479   case X86II::MRM_E8: case X86II::MRM_F0: case X86II::MRM_F8:
1480   case X86II::MRM_F9:
1481     EmitByte(BaseOpcode, CurByte, OS);
1482
1483     unsigned char MRM;
1484     switch (TSFlags & X86II::FormMask) {
1485     default: llvm_unreachable("Invalid Form");
1486     case X86II::MRM_C1: MRM = 0xC1; break;
1487     case X86II::MRM_C2: MRM = 0xC2; break;
1488     case X86II::MRM_C3: MRM = 0xC3; break;
1489     case X86II::MRM_C4: MRM = 0xC4; break;
1490     case X86II::MRM_C8: MRM = 0xC8; break;
1491     case X86II::MRM_C9: MRM = 0xC9; break;
1492     case X86II::MRM_CA: MRM = 0xCA; break;
1493     case X86II::MRM_CB: MRM = 0xCB; break;
1494     case X86II::MRM_D0: MRM = 0xD0; break;
1495     case X86II::MRM_D1: MRM = 0xD1; break;
1496     case X86II::MRM_D4: MRM = 0xD4; break;
1497     case X86II::MRM_D5: MRM = 0xD5; break;
1498     case X86II::MRM_D6: MRM = 0xD6; break;
1499     case X86II::MRM_D8: MRM = 0xD8; break;
1500     case X86II::MRM_D9: MRM = 0xD9; break;
1501     case X86II::MRM_DA: MRM = 0xDA; break;
1502     case X86II::MRM_DB: MRM = 0xDB; break;
1503     case X86II::MRM_DC: MRM = 0xDC; break;
1504     case X86II::MRM_DD: MRM = 0xDD; break;
1505     case X86II::MRM_DE: MRM = 0xDE; break;
1506     case X86II::MRM_DF: MRM = 0xDF; break;
1507     case X86II::MRM_E8: MRM = 0xE8; break;
1508     case X86II::MRM_F0: MRM = 0xF0; break;
1509     case X86II::MRM_F8: MRM = 0xF8; break;
1510     case X86II::MRM_F9: MRM = 0xF9; break;
1511     }
1512     EmitByte(MRM, CurByte, OS);
1513     break;
1514   }
1515
1516   // If there is a remaining operand, it must be a trailing immediate.  Emit it
1517   // according to the right size for the instruction. Some instructions
1518   // (SSE4a extrq and insertq) have two trailing immediates.
1519   while (CurOp != NumOps && NumOps - CurOp <= 2) {
1520     // The last source register of a 4 operand instruction in AVX is encoded
1521     // in bits[7:4] of a immediate byte.
1522     if ((TSFlags >> X86II::VEXShift) & X86II::VEX_I8IMM) {
1523       const MCOperand &MO = MI.getOperand(HasMemOp4 ? MemOp4_I8IMMOperand
1524                                                     : CurOp);
1525       ++CurOp;
1526       unsigned RegNum = GetX86RegNum(MO) << 4;
1527       if (X86II::isX86_64ExtendedReg(MO.getReg()))
1528         RegNum |= 1 << 7;
1529       // If there is an additional 5th operand it must be an immediate, which
1530       // is encoded in bits[3:0]
1531       if (CurOp != NumOps) {
1532         const MCOperand &MIMM = MI.getOperand(CurOp++);
1533         if (MIMM.isImm()) {
1534           unsigned Val = MIMM.getImm();
1535           assert(Val < 16 && "Immediate operand value out of range");
1536           RegNum |= Val;
1537         }
1538       }
1539       EmitImmediate(MCOperand::CreateImm(RegNum), MI.getLoc(), 1, FK_Data_1,
1540                     CurByte, OS, Fixups);
1541     } else {
1542       unsigned FixupKind;
1543       // FIXME: Is there a better way to know that we need a signed relocation?
1544       if (MI.getOpcode() == X86::ADD64ri32 ||
1545           MI.getOpcode() == X86::MOV64ri32 ||
1546           MI.getOpcode() == X86::MOV64mi32 ||
1547           MI.getOpcode() == X86::PUSH64i32)
1548         FixupKind = X86::reloc_signed_4byte;
1549       else
1550         FixupKind = getImmFixupKind(TSFlags);
1551       EmitImmediate(MI.getOperand(CurOp++), MI.getLoc(),
1552                     X86II::getSizeOfImm(TSFlags), MCFixupKind(FixupKind),
1553                     CurByte, OS, Fixups);
1554     }
1555   }
1556
1557   if ((TSFlags >> X86II::VEXShift) & X86II::Has3DNow0F0FOpcode)
1558     EmitByte(X86II::getBaseOpcodeFor(TSFlags), CurByte, OS);
1559
1560 #ifndef NDEBUG
1561   // FIXME: Verify.
1562   if (/*!Desc.isVariadic() &&*/ CurOp != NumOps) {
1563     errs() << "Cannot encode all operands of: ";
1564     MI.dump();
1565     errs() << '\n';
1566     abort();
1567   }
1568 #endif
1569 }