lib/Target/X86/MCTargetDesc/X86MCCodeEmitter.cpp

   1 //===-- X86/X86MCCodeEmitter.cpp - Convert X86 code to machine code -------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the X86MCCodeEmitter class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #define DEBUG_TYPE "mccodeemitter"
  15 #include "MCTargetDesc/X86MCTargetDesc.h"
  16 #include "MCTargetDesc/X86BaseInfo.h"
  17 #include "MCTargetDesc/X86FixupKinds.h"
  18 #include "llvm/MC/MCCodeEmitter.h"
  19 #include "llvm/MC/MCExpr.h"
  20 #include "llvm/MC/MCInst.h"
  21 #include "llvm/MC/MCInstrInfo.h"
  22 #include "llvm/MC/MCRegisterInfo.h"
  23 #include "llvm/MC/MCSubtargetInfo.h"
  24 #include "llvm/MC/MCSymbol.h"
  25 #include "llvm/Support/raw_ostream.h"
  26
  27 using namespace llvm;
  28
  29 namespace {
  30 class X86MCCodeEmitter : public MCCodeEmitter {
  31   X86MCCodeEmitter(const X86MCCodeEmitter &); // DO NOT IMPLEMENT
  32   void operator=(const X86MCCodeEmitter &); // DO NOT IMPLEMENT
  33   const MCInstrInfo &MCII;
  34   const MCSubtargetInfo &STI;
  35   MCContext &Ctx;
  36 public:
  37   X86MCCodeEmitter(const MCInstrInfo &mcii, const MCSubtargetInfo &sti,
  38                    MCContext &ctx)
  39     : MCII(mcii), STI(sti), Ctx(ctx) {
  40   }
  41
  42   ~X86MCCodeEmitter() {}
  43
  44   bool is64BitMode() const {
  45     // FIXME: Can tablegen auto-generate this?
  46     return (STI.getFeatureBits() & X86::Mode64Bit) != 0;
  47   }
  48
  49   static unsigned GetX86RegNum(const MCOperand &MO) {
  50     return X86_MC::getX86RegNum(MO.getReg());
  51   }
  52
  53   // On regular x86, both XMM0-XMM7 and XMM8-XMM15 are encoded in the range
  54   // 0-7 and the difference between the 2 groups is given by the REX prefix.
  55   // In the VEX prefix, registers are seen sequencially from 0-15 and encoded
  56   // in 1's complement form, example:
  57   //
  58   //  ModRM field => XMM9 => 1
  59   //  VEX.VVVV    => XMM9 => ~9
  60   //
  61   // See table 4-35 of Intel AVX Programming Reference for details.
  62   static unsigned char getVEXRegisterEncoding(const MCInst &MI,
  63                                               unsigned OpNum) {
  64     unsigned SrcReg = MI.getOperand(OpNum).getReg();
  65     unsigned SrcRegNum = GetX86RegNum(MI.getOperand(OpNum));
  66     if (X86II::isX86_64ExtendedReg(SrcReg))
  67       SrcRegNum |= 8;
  68
  69     // The registers represented through VEX_VVVV should
  70     // be encoded in 1's complement form.
  71     return (~SrcRegNum) & 0xf;
  72   }
  73
  74   void EmitByte(unsigned char C, unsigned &CurByte, raw_ostream &OS) const {
  75     OS << (char)C;
  76     ++CurByte;
  77   }
  78
  79   void EmitConstant(uint64_t Val, unsigned Size, unsigned &CurByte,
  80                     raw_ostream &OS) const {
  81     // Output the constant in little endian byte order.
  82     for (unsigned i = 0; i != Size; ++i) {
  83       EmitByte(Val & 255, CurByte, OS);
  84       Val >>= 8;
  85     }
  86   }
  87
  88   void EmitImmediate(const MCOperand &Disp,
  89                      unsigned ImmSize, MCFixupKind FixupKind,
  90                      unsigned &CurByte, raw_ostream &OS,
  91                      SmallVectorImpl<MCFixup> &Fixups,
  92                      int ImmOffset = 0) const;
  93
  94   inline static unsigned char ModRMByte(unsigned Mod, unsigned RegOpcode,
  95                                         unsigned RM) {
  96     assert(Mod < 4 && RegOpcode < 8 && RM < 8 && "ModRM Fields out of range!");
  97     return RM | (RegOpcode << 3) | (Mod << 6);
  98   }
  99
 100   void EmitRegModRMByte(const MCOperand &ModRMReg, unsigned RegOpcodeFld,
 101                         unsigned &CurByte, raw_ostream &OS) const {
 102     EmitByte(ModRMByte(3, RegOpcodeFld, GetX86RegNum(ModRMReg)), CurByte, OS);
 103   }
 104
 105   void EmitSIBByte(unsigned SS, unsigned Index, unsigned Base,
 106                    unsigned &CurByte, raw_ostream &OS) const {
 107     // SIB byte is in the same format as the ModRMByte.
 108     EmitByte(ModRMByte(SS, Index, Base), CurByte, OS);
 109   }
 110
 111
 112   void EmitMemModRMByte(const MCInst &MI, unsigned Op,
 113                         unsigned RegOpcodeField,
 114                         uint64_t TSFlags, unsigned &CurByte, raw_ostream &OS,
 115                         SmallVectorImpl<MCFixup> &Fixups) const;
 116
 117   void EncodeInstruction(const MCInst &MI, raw_ostream &OS,
 118                          SmallVectorImpl<MCFixup> &Fixups) const;
 119
 120   void EmitVEXOpcodePrefix(uint64_t TSFlags, unsigned &CurByte, int MemOperand,
 121                            const MCInst &MI, const MCInstrDesc &Desc,
 122                            raw_ostream &OS) const;
 123
 124   void EmitSegmentOverridePrefix(uint64_t TSFlags, unsigned &CurByte,
 125                                  int MemOperand, const MCInst &MI,
 126                                  raw_ostream &OS) const;
 127
 128   void EmitOpcodePrefix(uint64_t TSFlags, unsigned &CurByte, int MemOperand,
 129                         const MCInst &MI, const MCInstrDesc &Desc,
 130                         raw_ostream &OS) const;
 131 };
 132
 133 } // end anonymous namespace
 134
 135
 136 MCCodeEmitter *llvm::createX86MCCodeEmitter(const MCInstrInfo &MCII,
 137                                             const MCSubtargetInfo &STI,
 138                                             MCContext &Ctx) {
 139   return new X86MCCodeEmitter(MCII, STI, Ctx);
 140 }
 141
 142 /// isDisp8 - Return true if this signed displacement fits in a 8-bit
 143 /// sign-extended field.
 144 static bool isDisp8(int Value) {
 145   return Value == (signed char)Value;
 146 }
 147
 148 /// getImmFixupKind - Return the appropriate fixup kind to use for an immediate
 149 /// in an instruction with the specified TSFlags.
 150 static MCFixupKind getImmFixupKind(uint64_t TSFlags) {
 151   unsigned Size = X86II::getSizeOfImm(TSFlags);
 152   bool isPCRel = X86II::isImmPCRel(TSFlags);
 153
 154   return MCFixup::getKindForSize(Size, isPCRel);
 155 }
 156
 157 /// Is32BitMemOperand - Return true if the specified instruction with a memory
 158 /// operand should emit the 0x67 prefix byte in 64-bit mode due to a 32-bit
 159 /// memory operand.  Op specifies the operand # of the memoperand.
 160 static bool Is32BitMemOperand(const MCInst &MI, unsigned Op) {
 161   const MCOperand &BaseReg  = MI.getOperand(Op+X86::AddrBaseReg);
 162   const MCOperand &IndexReg = MI.getOperand(Op+X86::AddrIndexReg);
 163
 164   if ((BaseReg.getReg() != 0 &&
 165        X86MCRegisterClasses[X86::GR32RegClassID].contains(BaseReg.getReg())) ||
 166       (IndexReg.getReg() != 0 &&
 167        X86MCRegisterClasses[X86::GR32RegClassID].contains(IndexReg.getReg())))
 168     return true;
 169   return false;
 170 }
 171
 172 /// StartsWithGlobalOffsetTable - Return true for the simple cases where this
 173 /// expression starts with _GLOBAL_OFFSET_TABLE_. This is a needed to support
 174 /// PIC on ELF i386 as that symbol is magic. We check only simple case that
 175 /// are know to be used: _GLOBAL_OFFSET_TABLE_ by itself or at the start
 176 /// of a binary expression.
 177 static bool StartsWithGlobalOffsetTable(const MCExpr *Expr) {
 178   if (Expr->getKind() == MCExpr::Binary) {
 179     const MCBinaryExpr *BE = static_cast<const MCBinaryExpr *>(Expr);
 180     Expr = BE->getLHS();
 181   }
 182
 183   if (Expr->getKind() != MCExpr::SymbolRef)
 184     return false;
 185
 186   const MCSymbolRefExpr *Ref = static_cast<const MCSymbolRefExpr*>(Expr);
 187   const MCSymbol &S = Ref->getSymbol();
 188   return S.getName() == "_GLOBAL_OFFSET_TABLE_";
 189 }
 190
 191 void X86MCCodeEmitter::
 192 EmitImmediate(const MCOperand &DispOp, unsigned Size, MCFixupKind FixupKind,
 193               unsigned &CurByte, raw_ostream &OS,
 194               SmallVectorImpl<MCFixup> &Fixups, int ImmOffset) const {
 195   const MCExpr *Expr = NULL;
 196   if (DispOp.isImm()) {
 197     // If this is a simple integer displacement that doesn't require a
 198     // relocation, emit it now.
 199     if (FixupKind != FK_PCRel_1 &&
 200         FixupKind != FK_PCRel_2 &&
 201         FixupKind != FK_PCRel_4) {
 202       EmitConstant(DispOp.getImm()+ImmOffset, Size, CurByte, OS);
 203       return;
 204     }
 205     Expr = MCConstantExpr::Create(DispOp.getImm(), Ctx);
 206   } else {
 207     Expr = DispOp.getExpr();
 208   }
 209
 210   // If we have an immoffset, add it to the expression.
 211   if ((FixupKind == FK_Data_4 ||
 212        FixupKind == MCFixupKind(X86::reloc_signed_4byte)) &&
 213       StartsWithGlobalOffsetTable(Expr)) {
 214     assert(ImmOffset == 0);
 215
 216     FixupKind = MCFixupKind(X86::reloc_global_offset_table);
 217     ImmOffset = CurByte;
 218   }
 219
 220   // If the fixup is pc-relative, we need to bias the value to be relative to
 221   // the start of the field, not the end of the field.
 222   if (FixupKind == FK_PCRel_4 ||
 223       FixupKind == MCFixupKind(X86::reloc_riprel_4byte) ||
 224       FixupKind == MCFixupKind(X86::reloc_riprel_4byte_movq_load))
 225     ImmOffset -= 4;
 226   if (FixupKind == FK_PCRel_2)
 227     ImmOffset -= 2;
 228   if (FixupKind == FK_PCRel_1)
 229     ImmOffset -= 1;
 230
 231   if (ImmOffset)
 232     Expr = MCBinaryExpr::CreateAdd(Expr, MCConstantExpr::Create(ImmOffset, Ctx),
 233                                    Ctx);
 234
 235   // Emit a symbolic constant as a fixup and 4 zeros.
 236   Fixups.push_back(MCFixup::Create(CurByte, Expr, FixupKind));
 237   EmitConstant(0, Size, CurByte, OS);
 238 }
 239
 240 void X86MCCodeEmitter::EmitMemModRMByte(const MCInst &MI, unsigned Op,
 241                                         unsigned RegOpcodeField,
 242                                         uint64_t TSFlags, unsigned &CurByte,
 243                                         raw_ostream &OS,
 244                                         SmallVectorImpl<MCFixup> &Fixups) const{
 245   const MCOperand &Disp     = MI.getOperand(Op+X86::AddrDisp);
 246   const MCOperand &Base     = MI.getOperand(Op+X86::AddrBaseReg);
 247   const MCOperand &Scale    = MI.getOperand(Op+X86::AddrScaleAmt);
 248   const MCOperand &IndexReg = MI.getOperand(Op+X86::AddrIndexReg);
 249   unsigned BaseReg = Base.getReg();
 250
 251   // Handle %rip relative addressing.
 252   if (BaseReg == X86::RIP) {    // [disp32+RIP] in X86-64 mode
 253     assert(is64BitMode() && "Rip-relative addressing requires 64-bit mode");
 254     assert(IndexReg.getReg() == 0 && "Invalid rip-relative address");
 255     EmitByte(ModRMByte(0, RegOpcodeField, 5), CurByte, OS);
 256
 257     unsigned FixupKind = X86::reloc_riprel_4byte;
 258
 259     // movq loads are handled with a special relocation form which allows the
 260     // linker to eliminate some loads for GOT references which end up in the
 261     // same linkage unit.
 262     if (MI.getOpcode() == X86::MOV64rm)
 263       FixupKind = X86::reloc_riprel_4byte_movq_load;
 264
 265     // rip-relative addressing is actually relative to the *next* instruction.
 266     // Since an immediate can follow the mod/rm byte for an instruction, this
 267     // means that we need to bias the immediate field of the instruction with
 268     // the size of the immediate field.  If we have this case, add it into the
 269     // expression to emit.
 270     int ImmSize = X86II::hasImm(TSFlags) ? X86II::getSizeOfImm(TSFlags) : 0;
 271
 272     EmitImmediate(Disp, 4, MCFixupKind(FixupKind),
 273                   CurByte, OS, Fixups, -ImmSize);
 274     return;
 275   }
 276
 277   unsigned BaseRegNo = BaseReg ? GetX86RegNum(Base) : -1U;
 278
 279   // Determine whether a SIB byte is needed.
 280   // If no BaseReg, issue a RIP relative instruction only if the MCE can
 281   // resolve addresses on-the-fly, otherwise use SIB (Intel Manual 2A, table
 282   // 2-7) and absolute references.
 283
 284   if (// The SIB byte must be used if there is an index register.
 285       IndexReg.getReg() == 0 &&
 286       // The SIB byte must be used if the base is ESP/RSP/R12, all of which
 287       // encode to an R/M value of 4, which indicates that a SIB byte is
 288       // present.
 289       BaseRegNo != N86::ESP &&
 290       // If there is no base register and we're in 64-bit mode, we need a SIB
 291       // byte to emit an addr that is just 'disp32' (the non-RIP relative form).
 292       (!is64BitMode() || BaseReg != 0)) {
 293
 294     if (BaseReg == 0) {          // [disp32]     in X86-32 mode
 295       EmitByte(ModRMByte(0, RegOpcodeField, 5), CurByte, OS);
 296       EmitImmediate(Disp, 4, FK_Data_4, CurByte, OS, Fixups);
 297       return;
 298     }
 299
 300     // If the base is not EBP/ESP and there is no displacement, use simple
 301     // indirect register encoding, this handles addresses like [EAX].  The
 302     // encoding for [EBP] with no displacement means [disp32] so we handle it
 303     // by emitting a displacement of 0 below.
 304     if (Disp.isImm() && Disp.getImm() == 0 && BaseRegNo != N86::EBP) {
 305       EmitByte(ModRMByte(0, RegOpcodeField, BaseRegNo), CurByte, OS);
 306       return;
 307     }
 308
 309     // Otherwise, if the displacement fits in a byte, encode as [REG+disp8].
 310     if (Disp.isImm() && isDisp8(Disp.getImm())) {
 311       EmitByte(ModRMByte(1, RegOpcodeField, BaseRegNo), CurByte, OS);
 312       EmitImmediate(Disp, 1, FK_Data_1, CurByte, OS, Fixups);
 313       return;
 314     }
 315
 316     // Otherwise, emit the most general non-SIB encoding: [REG+disp32]
 317     EmitByte(ModRMByte(2, RegOpcodeField, BaseRegNo), CurByte, OS);
 318     EmitImmediate(Disp, 4, MCFixupKind(X86::reloc_signed_4byte), CurByte, OS,
 319                   Fixups);
 320     return;
 321   }
 322
 323   // We need a SIB byte, so start by outputting the ModR/M byte first
 324   assert(IndexReg.getReg() != X86::ESP &&
 325          IndexReg.getReg() != X86::RSP && "Cannot use ESP as index reg!");
 326
 327   bool ForceDisp32 = false;
 328   bool ForceDisp8  = false;
 329   if (BaseReg == 0) {
 330     // If there is no base register, we emit the special case SIB byte with
 331     // MOD=0, BASE=5, to JUST get the index, scale, and displacement.
 332     EmitByte(ModRMByte(0, RegOpcodeField, 4), CurByte, OS);
 333     ForceDisp32 = true;
 334   } else if (!Disp.isImm()) {
 335     // Emit the normal disp32 encoding.
 336     EmitByte(ModRMByte(2, RegOpcodeField, 4), CurByte, OS);
 337     ForceDisp32 = true;
 338   } else if (Disp.getImm() == 0 &&
 339              // Base reg can't be anything that ends up with '5' as the base
 340              // reg, it is the magic [*] nomenclature that indicates no base.
 341              BaseRegNo != N86::EBP) {
 342     // Emit no displacement ModR/M byte
 343     EmitByte(ModRMByte(0, RegOpcodeField, 4), CurByte, OS);
 344   } else if (isDisp8(Disp.getImm())) {
 345     // Emit the disp8 encoding.
 346     EmitByte(ModRMByte(1, RegOpcodeField, 4), CurByte, OS);
 347     ForceDisp8 = true;           // Make sure to force 8 bit disp if Base=EBP
 348   } else {
 349     // Emit the normal disp32 encoding.
 350     EmitByte(ModRMByte(2, RegOpcodeField, 4), CurByte, OS);
 351   }
 352
 353   // Calculate what the SS field value should be...
 354   static const unsigned SSTable[] = { ~0U, 0, 1, ~0U, 2, ~0U, ~0U, ~0U, 3 };
 355   unsigned SS = SSTable[Scale.getImm()];
 356
 357   if (BaseReg == 0) {
 358     // Handle the SIB byte for the case where there is no base, see Intel
 359     // Manual 2A, table 2-7. The displacement has already been output.
 360     unsigned IndexRegNo;
 361     if (IndexReg.getReg())
 362       IndexRegNo = GetX86RegNum(IndexReg);
 363     else // Examples: [ESP+1*<noreg>+4] or [scaled idx]+disp32 (MOD=0,BASE=5)
 364       IndexRegNo = 4;
 365     EmitSIBByte(SS, IndexRegNo, 5, CurByte, OS);
 366   } else {
 367     unsigned IndexRegNo;
 368     if (IndexReg.getReg())
 369       IndexRegNo = GetX86RegNum(IndexReg);
 370     else
 371       IndexRegNo = 4;   // For example [ESP+1*<noreg>+4]
 372     EmitSIBByte(SS, IndexRegNo, GetX86RegNum(Base), CurByte, OS);
 373   }
 374
 375   // Do we need to output a displacement?
 376   if (ForceDisp8)
 377     EmitImmediate(Disp, 1, FK_Data_1, CurByte, OS, Fixups);
 378   else if (ForceDisp32 || Disp.getImm() != 0)
 379     EmitImmediate(Disp, 4, MCFixupKind(X86::reloc_signed_4byte), CurByte, OS,
 380                   Fixups);
 381 }
 382
 383 /// EmitVEXOpcodePrefix - AVX instructions are encoded using a opcode prefix
 384 /// called VEX.
 385 void X86MCCodeEmitter::EmitVEXOpcodePrefix(uint64_t TSFlags, unsigned &CurByte,
 386                                            int MemOperand, const MCInst &MI,
 387                                            const MCInstrDesc &Desc,
 388                                            raw_ostream &OS) const {
 389   bool HasVEX_4V = false;
 390   if ((TSFlags >> X86II::VEXShift) & X86II::VEX_4V)
 391     HasVEX_4V = true;
 392
 393   // VEX_R: opcode externsion equivalent to REX.R in
 394   // 1's complement (inverted) form
 395   //
 396   //  1: Same as REX_R=0 (must be 1 in 32-bit mode)
 397   //  0: Same as REX_R=1 (64 bit mode only)
 398   //
 399   unsigned char VEX_R = 0x1;
 400
 401   // VEX_X: equivalent to REX.X, only used when a
 402   // register is used for index in SIB Byte.
 403   //
 404   //  1: Same as REX.X=0 (must be 1 in 32-bit mode)
 405   //  0: Same as REX.X=1 (64-bit mode only)
 406   unsigned char VEX_X = 0x1;
 407
 408   // VEX_B:
 409   //
 410   //  1: Same as REX_B=0 (ignored in 32-bit mode)
 411   //  0: Same as REX_B=1 (64 bit mode only)
 412   //
 413   unsigned char VEX_B = 0x1;
 414
 415   // VEX_W: opcode specific (use like REX.W, or used for
 416   // opcode extension, or ignored, depending on the opcode byte)
 417   unsigned char VEX_W = 0;
 418
 419   // VEX_5M (VEX m-mmmmm field):
 420   //
 421   //  0b00000: Reserved for future use
 422   //  0b00001: implied 0F leading opcode
 423   //  0b00010: implied 0F 38 leading opcode bytes
 424   //  0b00011: implied 0F 3A leading opcode bytes
 425   //  0b00100-0b11111: Reserved for future use
 426   //
 427   unsigned char VEX_5M = 0x1;
 428
 429   // VEX_4V (VEX vvvv field): a register specifier
 430   // (in 1's complement form) or 1111 if unused.
 431   unsigned char VEX_4V = 0xf;
 432
 433   // VEX_L (Vector Length):
 434   //
 435   //  0: scalar or 128-bit vector
 436   //  1: 256-bit vector
 437   //
 438   unsigned char VEX_L = 0;
 439
 440   // VEX_PP: opcode extension providing equivalent
 441   // functionality of a SIMD prefix
 442   //
 443   //  0b00: None
 444   //  0b01: 66
 445   //  0b10: F3
 446   //  0b11: F2
 447   //
 448   unsigned char VEX_PP = 0;
 449
 450   // Encode the operand size opcode prefix as needed.
 451   if (TSFlags & X86II::OpSize)
 452     VEX_PP = 0x01;
 453
 454   if ((TSFlags >> X86II::VEXShift) & X86II::VEX_W)
 455     VEX_W = 1;
 456
 457   if ((TSFlags >> X86II::VEXShift) & X86II::VEX_L)
 458     VEX_L = 1;
 459
 460   switch (TSFlags & X86II::Op0Mask) {
 461   default: assert(0 && "Invalid prefix!");
 462   case X86II::T8:  // 0F 38
 463     VEX_5M = 0x2;
 464     break;
 465   case X86II::TA:  // 0F 3A
 466     VEX_5M = 0x3;
 467     break;
 468   case X86II::TF:  // F2 0F 38
 469     VEX_PP = 0x3;
 470     VEX_5M = 0x2;
 471     break;
 472   case X86II::XS:  // F3 0F
 473     VEX_PP = 0x2;
 474     break;
 475   case X86II::XD:  // F2 0F
 476     VEX_PP = 0x3;
 477     break;
 478   case X86II::A6:  // Bypass: Not used by VEX
 479   case X86II::A7:  // Bypass: Not used by VEX
 480   case X86II::TB:  // Bypass: Not used by VEX
 481   case 0:
 482     break;  // No prefix!
 483   }
 484
 485   // Set the vector length to 256-bit if YMM0-YMM15 is used
 486   for (unsigned i = 0; i != MI.getNumOperands(); ++i) {
 487     if (!MI.getOperand(i).isReg())
 488       continue;
 489     unsigned SrcReg = MI.getOperand(i).getReg();
 490     if (SrcReg >= X86::YMM0 && SrcReg <= X86::YMM15)
 491       VEX_L = 1;
 492   }
 493
 494   // Classify VEX_B, VEX_4V, VEX_R, VEX_X
 495   unsigned CurOp = 0;
 496   switch (TSFlags & X86II::FormMask) {
 497   case X86II::MRMInitReg: assert(0 && "FIXME: Remove this!");
 498   case X86II::MRMDestMem: {
 499     // MRMDestMem instructions forms:
 500     //  MemAddr, src1(ModR/M)
 501     //  MemAddr, src1(VEX_4V), src2(ModR/M)
 502     //  MemAddr, src1(ModR/M), imm8
 503     //
 504     if (X86II::isX86_64ExtendedReg(MI.getOperand(X86::AddrBaseReg).getReg()))
 505       VEX_B = 0x0;
 506     if (X86II::isX86_64ExtendedReg(MI.getOperand(X86::AddrIndexReg).getReg()))
 507       VEX_X = 0x0;
 508
 509     CurOp = X86::AddrNumOperands;
 510     if (HasVEX_4V)
 511       VEX_4V = getVEXRegisterEncoding(MI, CurOp++);
 512
 513     const MCOperand &MO = MI.getOperand(CurOp);
 514     if (MO.isReg() && X86II::isX86_64ExtendedReg(MO.getReg()))
 515       VEX_R = 0x0;
 516     break;
 517   }
 518   case X86II::MRMSrcMem:
 519     // MRMSrcMem instructions forms:
 520     //  src1(ModR/M), MemAddr
 521     //  src1(ModR/M), src2(VEX_4V), MemAddr
 522     //  src1(ModR/M), MemAddr, imm8
 523     //  src1(ModR/M), MemAddr, src2(VEX_I8IMM)
 524     //
 525     if (X86II::isX86_64ExtendedReg(MI.getOperand(0).getReg()))
 526       VEX_R = 0x0;
 527
 528     if (HasVEX_4V)
 529       VEX_4V = getVEXRegisterEncoding(MI, 1);
 530
 531     if (X86II::isX86_64ExtendedReg(
 532                MI.getOperand(MemOperand+X86::AddrBaseReg).getReg()))
 533       VEX_B = 0x0;
 534     if (X86II::isX86_64ExtendedReg(
 535                MI.getOperand(MemOperand+X86::AddrIndexReg).getReg()))
 536       VEX_X = 0x0;
 537     break;
 538   case X86II::MRM0m: case X86II::MRM1m:
 539   case X86II::MRM2m: case X86II::MRM3m:
 540   case X86II::MRM4m: case X86II::MRM5m:
 541   case X86II::MRM6m: case X86II::MRM7m: {
 542     // MRM[0-9]m instructions forms:
 543     //  MemAddr
 544     //  src1(VEX_4V), MemAddr
 545     if (HasVEX_4V)
 546       VEX_4V = getVEXRegisterEncoding(MI, 0);
 547
 548     if (X86II::isX86_64ExtendedReg(
 549                MI.getOperand(MemOperand+X86::AddrBaseReg).getReg()))
 550       VEX_B = 0x0;
 551     if (X86II::isX86_64ExtendedReg(
 552                MI.getOperand(MemOperand+X86::AddrIndexReg).getReg()))
 553       VEX_X = 0x0;
 554     break;
 555   }
 556   case X86II::MRMSrcReg:
 557     // MRMSrcReg instructions forms:
 558     //  dst(ModR/M), src1(VEX_4V), src2(ModR/M), src3(VEX_I8IMM)
 559     //  dst(ModR/M), src1(ModR/M)
 560     //  dst(ModR/M), src1(ModR/M), imm8
 561     //
 562     if (X86II::isX86_64ExtendedReg(MI.getOperand(CurOp).getReg()))
 563       VEX_R = 0x0;
 564     CurOp++;
 565
 566     if (HasVEX_4V)
 567       VEX_4V = getVEXRegisterEncoding(MI, CurOp++);
 568     if (X86II::isX86_64ExtendedReg(MI.getOperand(CurOp).getReg()))
 569       VEX_B = 0x0;
 570     break;
 571   case X86II::MRMDestReg:
 572     // MRMDestReg instructions forms:
 573     //  dst(ModR/M), src(ModR/M)
 574     //  dst(ModR/M), src(ModR/M), imm8
 575     if (X86II::isX86_64ExtendedReg(MI.getOperand(0).getReg()))
 576       VEX_B = 0x0;
 577     if (X86II::isX86_64ExtendedReg(MI.getOperand(1).getReg()))
 578       VEX_R = 0x0;
 579     break;
 580   case X86II::MRM0r: case X86II::MRM1r:
 581   case X86II::MRM2r: case X86II::MRM3r:
 582   case X86II::MRM4r: case X86II::MRM5r:
 583   case X86II::MRM6r: case X86II::MRM7r:
 584     // MRM0r-MRM7r instructions forms:
 585     //  dst(VEX_4V), src(ModR/M), imm8
 586     VEX_4V = getVEXRegisterEncoding(MI, 0);
 587     if (X86II::isX86_64ExtendedReg(MI.getOperand(1).getReg()))
 588       VEX_B = 0x0;
 589     break;
 590   default: // RawFrm
 591     break;
 592   }
 593
 594   // Emit segment override opcode prefix as needed.
 595   EmitSegmentOverridePrefix(TSFlags, CurByte, MemOperand, MI, OS);
 596
 597   // VEX opcode prefix can have 2 or 3 bytes
 598   //
 599   //  3 bytes:
 600   //    +-----+ +--------------+ +-------------------+
 601   //    | C4h | | RXB | m-mmmm | | W | vvvv | L | pp |
 602   //    +-----+ +--------------+ +-------------------+
 603   //  2 bytes:
 604   //    +-----+ +-------------------+
 605   //    | C5h | | R | vvvv | L | pp |
 606   //    +-----+ +-------------------+
 607   //
 608   unsigned char LastByte = VEX_PP | (VEX_L << 2) | (VEX_4V << 3);
 609
 610   if (VEX_B && VEX_X && !VEX_W && (VEX_5M == 1)) { // 2 byte VEX prefix
 611     EmitByte(0xC5, CurByte, OS);
 612     EmitByte(LastByte | (VEX_R << 7), CurByte, OS);
 613     return;
 614   }
 615
 616   // 3 byte VEX prefix
 617   EmitByte(0xC4, CurByte, OS);
 618   EmitByte(VEX_R << 7 | VEX_X << 6 | VEX_B << 5 | VEX_5M, CurByte, OS);
 619   EmitByte(LastByte | (VEX_W << 7), CurByte, OS);
 620 }
 621
 622 /// DetermineREXPrefix - Determine if the MCInst has to be encoded with a X86-64
 623 /// REX prefix which specifies 1) 64-bit instructions, 2) non-default operand
 624 /// size, and 3) use of X86-64 extended registers.
 625 static unsigned DetermineREXPrefix(const MCInst &MI, uint64_t TSFlags,
 626                                    const MCInstrDesc &Desc) {
 627   unsigned REX = 0;
 628   if (TSFlags & X86II::REX_W)
 629     REX |= 1 << 3; // set REX.W
 630
 631   if (MI.getNumOperands() == 0) return REX;
 632
 633   unsigned NumOps = MI.getNumOperands();
 634   // FIXME: MCInst should explicitize the two-addrness.
 635   bool isTwoAddr = NumOps > 1 &&
 636                       Desc.getOperandConstraint(1, MCOI::TIED_TO) != -1;
 637
 638   // If it accesses SPL, BPL, SIL, or DIL, then it requires a 0x40 REX prefix.
 639   unsigned i = isTwoAddr ? 1 : 0;
 640   for (; i != NumOps; ++i) {
 641     const MCOperand &MO = MI.getOperand(i);
 642     if (!MO.isReg()) continue;
 643     unsigned Reg = MO.getReg();
 644     if (!X86II::isX86_64NonExtLowByteReg(Reg)) continue;
 645     // FIXME: The caller of DetermineREXPrefix slaps this prefix onto anything
 646     // that returns non-zero.
 647     REX |= 0x40; // REX fixed encoding prefix
 648     break;
 649   }
 650
 651   switch (TSFlags & X86II::FormMask) {
 652   case X86II::MRMInitReg: assert(0 && "FIXME: Remove this!");
 653   case X86II::MRMSrcReg:
 654     if (MI.getOperand(0).isReg() &&
 655         X86II::isX86_64ExtendedReg(MI.getOperand(0).getReg()))
 656       REX |= 1 << 2; // set REX.R
 657     i = isTwoAddr ? 2 : 1;
 658     for (; i != NumOps; ++i) {
 659       const MCOperand &MO = MI.getOperand(i);
 660       if (MO.isReg() && X86II::isX86_64ExtendedReg(MO.getReg()))
 661         REX |= 1 << 0; // set REX.B
 662     }
 663     break;
 664   case X86II::MRMSrcMem: {
 665     if (MI.getOperand(0).isReg() &&
 666         X86II::isX86_64ExtendedReg(MI.getOperand(0).getReg()))
 667       REX |= 1 << 2; // set REX.R
 668     unsigned Bit = 0;
 669     i = isTwoAddr ? 2 : 1;
 670     for (; i != NumOps; ++i) {
 671       const MCOperand &MO = MI.getOperand(i);
 672       if (MO.isReg()) {
 673         if (X86II::isX86_64ExtendedReg(MO.getReg()))
 674           REX |= 1 << Bit; // set REX.B (Bit=0) and REX.X (Bit=1)
 675         Bit++;
 676       }
 677     }
 678     break;
 679   }
 680   case X86II::MRM0m: case X86II::MRM1m:
 681   case X86II::MRM2m: case X86II::MRM3m:
 682   case X86II::MRM4m: case X86II::MRM5m:
 683   case X86II::MRM6m: case X86II::MRM7m:
 684   case X86II::MRMDestMem: {
 685     unsigned e = (isTwoAddr ? X86::AddrNumOperands+1 : X86::AddrNumOperands);
 686     i = isTwoAddr ? 1 : 0;
 687     if (NumOps > e && MI.getOperand(e).isReg() &&
 688         X86II::isX86_64ExtendedReg(MI.getOperand(e).getReg()))
 689       REX |= 1 << 2; // set REX.R
 690     unsigned Bit = 0;
 691     for (; i != e; ++i) {
 692       const MCOperand &MO = MI.getOperand(i);
 693       if (MO.isReg()) {
 694         if (X86II::isX86_64ExtendedReg(MO.getReg()))
 695           REX |= 1 << Bit; // REX.B (Bit=0) and REX.X (Bit=1)
 696         Bit++;
 697       }
 698     }
 699     break;
 700   }
 701   default:
 702     if (MI.getOperand(0).isReg() &&
 703         X86II::isX86_64ExtendedReg(MI.getOperand(0).getReg()))
 704       REX |= 1 << 0; // set REX.B
 705     i = isTwoAddr ? 2 : 1;
 706     for (unsigned e = NumOps; i != e; ++i) {
 707       const MCOperand &MO = MI.getOperand(i);
 708       if (MO.isReg() && X86II::isX86_64ExtendedReg(MO.getReg()))
 709         REX |= 1 << 2; // set REX.R
 710     }
 711     break;
 712   }
 713   return REX;
 714 }
 715
 716 /// EmitSegmentOverridePrefix - Emit segment override opcode prefix as needed
 717 void X86MCCodeEmitter::EmitSegmentOverridePrefix(uint64_t TSFlags,
 718                                         unsigned &CurByte, int MemOperand,
 719                                         const MCInst &MI,
 720                                         raw_ostream &OS) const {
 721   switch (TSFlags & X86II::SegOvrMask) {
 722   default: assert(0 && "Invalid segment!");
 723   case 0:
 724     // No segment override, check for explicit one on memory operand.
 725     if (MemOperand != -1) {   // If the instruction has a memory operand.
 726       switch (MI.getOperand(MemOperand+X86::AddrSegmentReg).getReg()) {
 727       default: assert(0 && "Unknown segment register!");
 728       case 0: break;
 729       case X86::CS: EmitByte(0x2E, CurByte, OS); break;
 730       case X86::SS: EmitByte(0x36, CurByte, OS); break;
 731       case X86::DS: EmitByte(0x3E, CurByte, OS); break;
 732       case X86::ES: EmitByte(0x26, CurByte, OS); break;
 733       case X86::FS: EmitByte(0x64, CurByte, OS); break;
 734       case X86::GS: EmitByte(0x65, CurByte, OS); break;
 735       }
 736     }
 737     break;
 738   case X86II::FS:
 739     EmitByte(0x64, CurByte, OS);
 740     break;
 741   case X86II::GS:
 742     EmitByte(0x65, CurByte, OS);
 743     break;
 744   }
 745 }
 746
 747 /// EmitOpcodePrefix - Emit all instruction prefixes prior to the opcode.
 748 ///
 749 /// MemOperand is the operand # of the start of a memory operand if present.  If
 750 /// Not present, it is -1.
 751 void X86MCCodeEmitter::EmitOpcodePrefix(uint64_t TSFlags, unsigned &CurByte,
 752                                         int MemOperand, const MCInst &MI,
 753                                         const MCInstrDesc &Desc,
 754                                         raw_ostream &OS) const {
 755
 756   // Emit the lock opcode prefix as needed.
 757   if (TSFlags & X86II::LOCK)
 758     EmitByte(0xF0, CurByte, OS);
 759
 760   // Emit segment override opcode prefix as needed.
 761   EmitSegmentOverridePrefix(TSFlags, CurByte, MemOperand, MI, OS);
 762
 763   // Emit the repeat opcode prefix as needed.
 764   if ((TSFlags & X86II::Op0Mask) == X86II::REP)
 765     EmitByte(0xF3, CurByte, OS);
 766
 767   // Emit the address size opcode prefix as needed.
 768   if ((TSFlags & X86II::AdSize) ||
 769       (MemOperand != -1 && is64BitMode() && Is32BitMemOperand(MI, MemOperand)))
 770     EmitByte(0x67, CurByte, OS);
 771
 772   // Emit the operand size opcode prefix as needed.
 773   if (TSFlags & X86II::OpSize)
 774     EmitByte(0x66, CurByte, OS);
 775
 776   bool Need0FPrefix = false;
 777   switch (TSFlags & X86II::Op0Mask) {
 778   default: assert(0 && "Invalid prefix!");
 779   case 0: break;  // No prefix!
 780   case X86II::REP: break; // already handled.
 781   case X86II::TB:  // Two-byte opcode prefix
 782   case X86II::T8:  // 0F 38
 783   case X86II::TA:  // 0F 3A
 784   case X86II::A6:  // 0F A6
 785   case X86II::A7:  // 0F A7
 786     Need0FPrefix = true;
 787     break;
 788   case X86II::TF: // F2 0F 38
 789     EmitByte(0xF2, CurByte, OS);
 790     Need0FPrefix = true;
 791     break;
 792   case X86II::XS:   // F3 0F
 793     EmitByte(0xF3, CurByte, OS);
 794     Need0FPrefix = true;
 795     break;
 796   case X86II::XD:   // F2 0F
 797     EmitByte(0xF2, CurByte, OS);
 798     Need0FPrefix = true;
 799     break;
 800   case X86II::D8: EmitByte(0xD8, CurByte, OS); break;
 801   case X86II::D9: EmitByte(0xD9, CurByte, OS); break;
 802   case X86II::DA: EmitByte(0xDA, CurByte, OS); break;
 803   case X86II::DB: EmitByte(0xDB, CurByte, OS); break;
 804   case X86II::DC: EmitByte(0xDC, CurByte, OS); break;
 805   case X86II::DD: EmitByte(0xDD, CurByte, OS); break;
 806   case X86II::DE: EmitByte(0xDE, CurByte, OS); break;
 807   case X86II::DF: EmitByte(0xDF, CurByte, OS); break;
 808   }
 809
 810   // Handle REX prefix.
 811   // FIXME: Can this come before F2 etc to simplify emission?
 812   if (is64BitMode()) {
 813     if (unsigned REX = DetermineREXPrefix(MI, TSFlags, Desc))
 814       EmitByte(0x40 | REX, CurByte, OS);
 815   }
 816
 817   // 0x0F escape code must be emitted just before the opcode.
 818   if (Need0FPrefix)
 819     EmitByte(0x0F, CurByte, OS);
 820
 821   // FIXME: Pull this up into previous switch if REX can be moved earlier.
 822   switch (TSFlags & X86II::Op0Mask) {
 823   case X86II::TF:    // F2 0F 38
 824   case X86II::T8:    // 0F 38
 825     EmitByte(0x38, CurByte, OS);
 826     break;
 827   case X86II::TA:    // 0F 3A
 828     EmitByte(0x3A, CurByte, OS);
 829     break;
 830   case X86II::A6:    // 0F A6
 831     EmitByte(0xA6, CurByte, OS);
 832     break;
 833   case X86II::A7:    // 0F A7
 834     EmitByte(0xA7, CurByte, OS);
 835     break;
 836   }
 837 }
 838
 839 void X86MCCodeEmitter::
 840 EncodeInstruction(const MCInst &MI, raw_ostream &OS,
 841                   SmallVectorImpl<MCFixup> &Fixups) const {
 842   unsigned Opcode = MI.getOpcode();
 843   const MCInstrDesc &Desc = MCII.get(Opcode);
 844   uint64_t TSFlags = Desc.TSFlags;
 845
 846   // Pseudo instructions don't get encoded.
 847   if ((TSFlags & X86II::FormMask) == X86II::Pseudo)
 848     return;
 849
 850   // If this is a two-address instruction, skip one of the register operands.
 851   // FIXME: This should be handled during MCInst lowering.
 852   unsigned NumOps = Desc.getNumOperands();
 853   unsigned CurOp = 0;
 854   if (NumOps > 1 && Desc.getOperandConstraint(1, MCOI::TIED_TO) != -1)
 855     ++CurOp;
 856   else if (NumOps > 2 && Desc.getOperandConstraint(NumOps-1, MCOI::TIED_TO)== 0)
 857     // Skip the last source operand that is tied_to the dest reg. e.g. LXADD32
 858     --NumOps;
 859
 860   // Keep track of the current byte being emitted.
 861   unsigned CurByte = 0;
 862
 863   // Is this instruction encoded using the AVX VEX prefix?
 864   bool HasVEXPrefix = false;
 865
 866   // It uses the VEX.VVVV field?
 867   bool HasVEX_4V = false;
 868
 869   if ((TSFlags >> X86II::VEXShift) & X86II::VEX)
 870     HasVEXPrefix = true;
 871   if ((TSFlags >> X86II::VEXShift) & X86II::VEX_4V)
 872     HasVEX_4V = true;
 873
 874   // Determine where the memory operand starts, if present.
 875   int MemoryOperand = X86II::getMemoryOperandNo(TSFlags);
 876   if (MemoryOperand != -1) MemoryOperand += CurOp;
 877
 878   if (!HasVEXPrefix)
 879     EmitOpcodePrefix(TSFlags, CurByte, MemoryOperand, MI, Desc, OS);
 880   else
 881     EmitVEXOpcodePrefix(TSFlags, CurByte, MemoryOperand, MI, Desc, OS);
 882
 883   unsigned char BaseOpcode = X86II::getBaseOpcodeFor(TSFlags);
 884
 885   if ((TSFlags >> X86II::VEXShift) & X86II::Has3DNow0F0FOpcode)
 886     BaseOpcode = 0x0F;   // Weird 3DNow! encoding.
 887
 888   unsigned SrcRegNum = 0;
 889   switch (TSFlags & X86II::FormMask) {
 890   case X86II::MRMInitReg:
 891     assert(0 && "FIXME: Remove this form when the JIT moves to MCCodeEmitter!");
 892   default: errs() << "FORM: " << (TSFlags & X86II::FormMask) << "\n";
 893     assert(0 && "Unknown FormMask value in X86MCCodeEmitter!");
 894   case X86II::Pseudo:
 895     assert(0 && "Pseudo instruction shouldn't be emitted");
 896   case X86II::RawFrm:
 897     EmitByte(BaseOpcode, CurByte, OS);
 898     break;
 899   case X86II::RawFrmImm8:
 900     EmitByte(BaseOpcode, CurByte, OS);
 901     EmitImmediate(MI.getOperand(CurOp++),
 902                   X86II::getSizeOfImm(TSFlags), getImmFixupKind(TSFlags),
 903                   CurByte, OS, Fixups);
 904     EmitImmediate(MI.getOperand(CurOp++), 1, FK_Data_1, CurByte, OS, Fixups);
 905     break;
 906   case X86II::RawFrmImm16:
 907     EmitByte(BaseOpcode, CurByte, OS);
 908     EmitImmediate(MI.getOperand(CurOp++),
 909                   X86II::getSizeOfImm(TSFlags), getImmFixupKind(TSFlags),
 910                   CurByte, OS, Fixups);
 911     EmitImmediate(MI.getOperand(CurOp++), 2, FK_Data_2, CurByte, OS, Fixups);
 912     break;
 913
 914   case X86II::AddRegFrm:
 915     EmitByte(BaseOpcode + GetX86RegNum(MI.getOperand(CurOp++)), CurByte, OS);
 916     break;
 917
 918   case X86II::MRMDestReg:
 919     EmitByte(BaseOpcode, CurByte, OS);
 920     EmitRegModRMByte(MI.getOperand(CurOp),
 921                      GetX86RegNum(MI.getOperand(CurOp+1)), CurByte, OS);
 922     CurOp += 2;
 923     break;
 924
 925   case X86II::MRMDestMem:
 926     EmitByte(BaseOpcode, CurByte, OS);
 927     SrcRegNum = CurOp + X86::AddrNumOperands;
 928
 929     if (HasVEX_4V) // Skip 1st src (which is encoded in VEX_VVVV)
 930       SrcRegNum++;
 931
 932     EmitMemModRMByte(MI, CurOp,
 933                      GetX86RegNum(MI.getOperand(SrcRegNum)),
 934                      TSFlags, CurByte, OS, Fixups);
 935     CurOp = SrcRegNum + 1;
 936     break;
 937
 938   case X86II::MRMSrcReg:
 939     EmitByte(BaseOpcode, CurByte, OS);
 940     SrcRegNum = CurOp + 1;
 941
 942     if (HasVEX_4V) // Skip 1st src (which is encoded in VEX_VVVV)
 943       SrcRegNum++;
 944
 945     EmitRegModRMByte(MI.getOperand(SrcRegNum),
 946                      GetX86RegNum(MI.getOperand(CurOp)), CurByte, OS);
 947     CurOp = SrcRegNum + 1;
 948     break;
 949
 950   case X86II::MRMSrcMem: {
 951     int AddrOperands = X86::AddrNumOperands;
 952     unsigned FirstMemOp = CurOp+1;
 953     if (HasVEX_4V) {
 954       ++AddrOperands;
 955       ++FirstMemOp;  // Skip the register source (which is encoded in VEX_VVVV).
 956     }
 957
 958     EmitByte(BaseOpcode, CurByte, OS);
 959
 960     EmitMemModRMByte(MI, FirstMemOp, GetX86RegNum(MI.getOperand(CurOp)),
 961                      TSFlags, CurByte, OS, Fixups);
 962     CurOp += AddrOperands + 1;
 963     break;
 964   }
 965
 966   case X86II::MRM0r: case X86II::MRM1r:
 967   case X86II::MRM2r: case X86II::MRM3r:
 968   case X86II::MRM4r: case X86II::MRM5r:
 969   case X86II::MRM6r: case X86II::MRM7r:
 970     if (HasVEX_4V) // Skip the register dst (which is encoded in VEX_VVVV).
 971       CurOp++;
 972     EmitByte(BaseOpcode, CurByte, OS);
 973     EmitRegModRMByte(MI.getOperand(CurOp++),
 974                      (TSFlags & X86II::FormMask)-X86II::MRM0r,
 975                      CurByte, OS);
 976     break;
 977   case X86II::MRM0m: case X86II::MRM1m:
 978   case X86II::MRM2m: case X86II::MRM3m:
 979   case X86II::MRM4m: case X86II::MRM5m:
 980   case X86II::MRM6m: case X86II::MRM7m:
 981     if (HasVEX_4V) // Skip the register dst (which is encoded in VEX_VVVV).
 982       CurOp++;
 983     EmitByte(BaseOpcode, CurByte, OS);
 984     EmitMemModRMByte(MI, CurOp, (TSFlags & X86II::FormMask)-X86II::MRM0m,
 985                      TSFlags, CurByte, OS, Fixups);
 986     CurOp += X86::AddrNumOperands;
 987     break;
 988   case X86II::MRM_C1:
 989     EmitByte(BaseOpcode, CurByte, OS);
 990     EmitByte(0xC1, CurByte, OS);
 991     break;
 992   case X86II::MRM_C2:
 993     EmitByte(BaseOpcode, CurByte, OS);
 994     EmitByte(0xC2, CurByte, OS);
 995     break;
 996   case X86II::MRM_C3:
 997     EmitByte(BaseOpcode, CurByte, OS);
 998     EmitByte(0xC3, CurByte, OS);
 999     break;
1000   case X86II::MRM_C4:
1001     EmitByte(BaseOpcode, CurByte, OS);
1002     EmitByte(0xC4, CurByte, OS);
1003     break;
1004   case X86II::MRM_C8:
1005     EmitByte(BaseOpcode, CurByte, OS);
1006     EmitByte(0xC8, CurByte, OS);
1007     break;
1008   case X86II::MRM_C9:
1009     EmitByte(BaseOpcode, CurByte, OS);
1010     EmitByte(0xC9, CurByte, OS);
1011     break;
1012   case X86II::MRM_E8:
1013     EmitByte(BaseOpcode, CurByte, OS);
1014     EmitByte(0xE8, CurByte, OS);
1015     break;
1016   case X86II::MRM_F0:
1017     EmitByte(BaseOpcode, CurByte, OS);
1018     EmitByte(0xF0, CurByte, OS);
1019     break;
1020   case X86II::MRM_F8:
1021     EmitByte(BaseOpcode, CurByte, OS);
1022     EmitByte(0xF8, CurByte, OS);
1023     break;
1024   case X86II::MRM_F9:
1025     EmitByte(BaseOpcode, CurByte, OS);
1026     EmitByte(0xF9, CurByte, OS);
1027     break;
1028   case X86II::MRM_D0:
1029     EmitByte(BaseOpcode, CurByte, OS);
1030     EmitByte(0xD0, CurByte, OS);
1031     break;
1032   case X86II::MRM_D1:
1033     EmitByte(BaseOpcode, CurByte, OS);
1034     EmitByte(0xD1, CurByte, OS);
1035     break;
1036   }
1037
1038   // If there is a remaining operand, it must be a trailing immediate.  Emit it
1039   // according to the right size for the instruction.
1040   if (CurOp != NumOps) {
1041     // The last source register of a 4 operand instruction in AVX is encoded
1042     // in bits[7:4] of a immediate byte, and bits[3:0] are ignored.
1043     if ((TSFlags >> X86II::VEXShift) & X86II::VEX_I8IMM) {
1044       const MCOperand &MO = MI.getOperand(CurOp++);
1045       bool IsExtReg = X86II::isX86_64ExtendedReg(MO.getReg());
1046       unsigned RegNum = (IsExtReg ? (1 << 7) : 0);
1047       RegNum |= GetX86RegNum(MO) << 4;
1048       EmitImmediate(MCOperand::CreateImm(RegNum), 1, FK_Data_1, CurByte, OS,
1049                     Fixups);
1050     } else {
1051       unsigned FixupKind;
1052       // FIXME: Is there a better way to know that we need a signed relocation?
1053       if (MI.getOpcode() == X86::ADD64ri32 ||
1054           MI.getOpcode() == X86::MOV64ri32 ||
1055           MI.getOpcode() == X86::MOV64mi32 ||
1056           MI.getOpcode() == X86::PUSH64i32)
1057         FixupKind = X86::reloc_signed_4byte;
1058       else
1059         FixupKind = getImmFixupKind(TSFlags);
1060       EmitImmediate(MI.getOperand(CurOp++),
1061                     X86II::getSizeOfImm(TSFlags), MCFixupKind(FixupKind),
1062                     CurByte, OS, Fixups);
1063     }
1064   }
1065
1066   if ((TSFlags >> X86II::VEXShift) & X86II::Has3DNow0F0FOpcode)
1067     EmitByte(X86II::getBaseOpcodeFor(TSFlags), CurByte, OS);
1068
1069 #ifndef NDEBUG
1070   // FIXME: Verify.
1071   if (/*!Desc.isVariadic() &&*/ CurOp != NumOps) {
1072     errs() << "Cannot encode all operands of: ";
1073     MI.dump();
1074     errs() << '\n';
1075     abort();
1076   }
1077 #endif
1078 }