lib/Target/X86/MCTargetDesc/X86MCCodeEmitter.cpp

   1 //===-- X86MCCodeEmitter.cpp - Convert X86 code to machine code -----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the X86MCCodeEmitter class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #define DEBUG_TYPE "mccodeemitter"
  15 #include "MCTargetDesc/X86MCTargetDesc.h"
  16 #include "MCTargetDesc/X86BaseInfo.h"
  17 #include "MCTargetDesc/X86FixupKinds.h"
  18 #include "llvm/MC/MCCodeEmitter.h"
  19 #include "llvm/MC/MCContext.h"
  20 #include "llvm/MC/MCExpr.h"
  21 #include "llvm/MC/MCInst.h"
  22 #include "llvm/MC/MCInstrInfo.h"
  23 #include "llvm/MC/MCRegisterInfo.h"
  24 #include "llvm/MC/MCSubtargetInfo.h"
  25 #include "llvm/MC/MCSymbol.h"
  26 #include "llvm/Support/raw_ostream.h"
  27
  28 using namespace llvm;
  29
  30 namespace {
  31 class X86MCCodeEmitter : public MCCodeEmitter {
  32   X86MCCodeEmitter(const X86MCCodeEmitter &) LLVM_DELETED_FUNCTION;
  33   void operator=(const X86MCCodeEmitter &) LLVM_DELETED_FUNCTION;
  34   const MCInstrInfo &MCII;
  35   MCContext &Ctx;
  36 public:
  37   X86MCCodeEmitter(const MCInstrInfo &mcii, MCContext &ctx)
  38     : MCII(mcii), Ctx(ctx) {
  39   }
  40
  41   ~X86MCCodeEmitter() {}
  42
  43   bool is64BitMode(const MCSubtargetInfo &STI) const {
  44     return (STI.getFeatureBits() & X86::Mode64Bit) != 0;
  45   }
  46
  47   bool is32BitMode(const MCSubtargetInfo &STI) const {
  48     return (STI.getFeatureBits() & X86::Mode32Bit) != 0;
  49   }
  50
  51   bool is16BitMode(const MCSubtargetInfo &STI) const {
  52     return (STI.getFeatureBits() & X86::Mode16Bit) != 0;
  53   }
  54
  55   /// Is16BitMemOperand - Return true if the specified instruction has
  56   /// a 16-bit memory operand. Op specifies the operand # of the memoperand.
  57   bool Is16BitMemOperand(const MCInst &MI, unsigned Op,
  58                          const MCSubtargetInfo &STI) const {
  59     const MCOperand &BaseReg  = MI.getOperand(Op+X86::AddrBaseReg);
  60     const MCOperand &IndexReg = MI.getOperand(Op+X86::AddrIndexReg);
  61     const MCOperand &Disp     = MI.getOperand(Op+X86::AddrDisp);
  62
  63     if (is16BitMode(STI) && BaseReg.getReg() == 0 &&
  64         Disp.isImm() && Disp.getImm() < 0x10000)
  65       return true;
  66     if ((BaseReg.getReg() != 0 &&
  67          X86MCRegisterClasses[X86::GR16RegClassID].contains(BaseReg.getReg())) ||
  68         (IndexReg.getReg() != 0 &&
  69          X86MCRegisterClasses[X86::GR16RegClassID].contains(IndexReg.getReg())))
  70       return true;
  71     return false;
  72   }
  73
  74   unsigned GetX86RegNum(const MCOperand &MO) const {
  75     return Ctx.getRegisterInfo()->getEncodingValue(MO.getReg()) & 0x7;
  76   }
  77
  78   // On regular x86, both XMM0-XMM7 and XMM8-XMM15 are encoded in the range
  79   // 0-7 and the difference between the 2 groups is given by the REX prefix.
  80   // In the VEX prefix, registers are seen sequencially from 0-15 and encoded
  81   // in 1's complement form, example:
  82   //
  83   //  ModRM field => XMM9 => 1
  84   //  VEX.VVVV    => XMM9 => ~9
  85   //
  86   // See table 4-35 of Intel AVX Programming Reference for details.
  87   unsigned char getVEXRegisterEncoding(const MCInst &MI,
  88                                        unsigned OpNum) const {
  89     unsigned SrcReg = MI.getOperand(OpNum).getReg();
  90     unsigned SrcRegNum = GetX86RegNum(MI.getOperand(OpNum));
  91     if (X86II::isX86_64ExtendedReg(SrcReg))
  92       SrcRegNum |= 8;
  93
  94     // The registers represented through VEX_VVVV should
  95     // be encoded in 1's complement form.
  96     return (~SrcRegNum) & 0xf;
  97   }
  98
  99   unsigned char getWriteMaskRegisterEncoding(const MCInst &MI,
 100                                              unsigned OpNum) const {
 101     assert(X86::K0 != MI.getOperand(OpNum).getReg() &&
 102            "Invalid mask register as write-mask!");
 103     unsigned MaskRegNum = GetX86RegNum(MI.getOperand(OpNum));
 104     return MaskRegNum;
 105   }
 106
 107   void EmitByte(unsigned char C, unsigned &CurByte, raw_ostream &OS) const {
 108     OS << (char)C;
 109     ++CurByte;
 110   }
 111
 112   void EmitConstant(uint64_t Val, unsigned Size, unsigned &CurByte,
 113                     raw_ostream &OS) const {
 114     // Output the constant in little endian byte order.
 115     for (unsigned i = 0; i != Size; ++i) {
 116       EmitByte(Val & 255, CurByte, OS);
 117       Val >>= 8;
 118     }
 119   }
 120
 121   void EmitImmediate(const MCOperand &Disp, SMLoc Loc,
 122                      unsigned ImmSize, MCFixupKind FixupKind,
 123                      unsigned &CurByte, raw_ostream &OS,
 124                      SmallVectorImpl<MCFixup> &Fixups,
 125                      int ImmOffset = 0) const;
 126
 127   inline static unsigned char ModRMByte(unsigned Mod, unsigned RegOpcode,
 128                                         unsigned RM) {
 129     assert(Mod < 4 && RegOpcode < 8 && RM < 8 && "ModRM Fields out of range!");
 130     return RM | (RegOpcode << 3) | (Mod << 6);
 131   }
 132
 133   void EmitRegModRMByte(const MCOperand &ModRMReg, unsigned RegOpcodeFld,
 134                         unsigned &CurByte, raw_ostream &OS) const {
 135     EmitByte(ModRMByte(3, RegOpcodeFld, GetX86RegNum(ModRMReg)), CurByte, OS);
 136   }
 137
 138   void EmitSIBByte(unsigned SS, unsigned Index, unsigned Base,
 139                    unsigned &CurByte, raw_ostream &OS) const {
 140     // SIB byte is in the same format as the ModRMByte.
 141     EmitByte(ModRMByte(SS, Index, Base), CurByte, OS);
 142   }
 143
 144
 145   void EmitMemModRMByte(const MCInst &MI, unsigned Op,
 146                         unsigned RegOpcodeField,
 147                         uint64_t TSFlags, unsigned &CurByte, raw_ostream &OS,
 148                         SmallVectorImpl<MCFixup> &Fixups,
 149                         const MCSubtargetInfo &STI) const;
 150
 151   void EncodeInstruction(const MCInst &MI, raw_ostream &OS,
 152                          SmallVectorImpl<MCFixup> &Fixups,
 153                          const MCSubtargetInfo &STI) const;
 154
 155   void EmitVEXOpcodePrefix(uint64_t TSFlags, unsigned &CurByte, int MemOperand,
 156                            const MCInst &MI, const MCInstrDesc &Desc,
 157                            raw_ostream &OS) const;
 158
 159   void EmitSegmentOverridePrefix(unsigned &CurByte, unsigned SegOperand,
 160                                  const MCInst &MI, raw_ostream &OS) const;
 161
 162   void EmitOpcodePrefix(uint64_t TSFlags, unsigned &CurByte, int MemOperand,
 163                         const MCInst &MI, const MCInstrDesc &Desc,
 164                         const MCSubtargetInfo &STI,
 165                         raw_ostream &OS) const;
 166 };
 167
 168 } // end anonymous namespace
 169
 170
 171 MCCodeEmitter *llvm::createX86MCCodeEmitter(const MCInstrInfo &MCII,
 172                                             const MCRegisterInfo &MRI,
 173                                             const MCSubtargetInfo &STI,
 174                                             MCContext &Ctx) {
 175   return new X86MCCodeEmitter(MCII, Ctx);
 176 }
 177
 178 /// isDisp8 - Return true if this signed displacement fits in a 8-bit
 179 /// sign-extended field.
 180 static bool isDisp8(int Value) {
 181   return Value == (signed char)Value;
 182 }
 183
 184 /// isCDisp8 - Return true if this signed displacement fits in a 8-bit
 185 /// compressed dispacement field.
 186 static bool isCDisp8(uint64_t TSFlags, int Value, int& CValue) {
 187   assert(((TSFlags >> X86II::VEXShift) & X86II::EVEX) &&
 188          "Compressed 8-bit displacement is only valid for EVEX inst.");
 189
 190   unsigned CD8E = (TSFlags >> X86II::EVEX_CD8EShift) & X86II::EVEX_CD8EMask;
 191   unsigned CD8V = (TSFlags >> X86II::EVEX_CD8VShift) & X86II::EVEX_CD8VMask;
 192
 193   if (CD8V == 0 && CD8E == 0) {
 194     CValue = Value;
 195     return isDisp8(Value);
 196   }
 197
 198   unsigned MemObjSize = 1U << CD8E;
 199   if (CD8V & 4) {
 200     // Fixed vector length
 201     MemObjSize *= 1U << (CD8V & 0x3);
 202   } else {
 203     // Modified vector length
 204     bool EVEX_b = (TSFlags >> X86II::VEXShift) & X86II::EVEX_B;
 205     if (!EVEX_b) {
 206       unsigned EVEX_LL = ((TSFlags >> X86II::VEXShift) & X86II::VEX_L) ? 1 : 0;
 207       EVEX_LL += ((TSFlags >> X86II::VEXShift) & X86II::EVEX_L2) ? 2 : 0;
 208       assert(EVEX_LL < 3 && "");
 209
 210       unsigned NumElems = (1U << (EVEX_LL + 4)) / MemObjSize;
 211       NumElems /= 1U << (CD8V & 0x3);
 212
 213       MemObjSize *= NumElems;
 214     }
 215   }
 216
 217   unsigned MemObjMask = MemObjSize - 1;
 218   assert((MemObjSize & MemObjMask) == 0 && "Invalid memory object size.");
 219
 220   if (Value & MemObjMask) // Unaligned offset
 221     return false;
 222   Value /= MemObjSize;
 223   bool Ret = (Value == (signed char)Value);
 224
 225   if (Ret)
 226     CValue = Value;
 227   return Ret;
 228 }
 229
 230 /// getImmFixupKind - Return the appropriate fixup kind to use for an immediate
 231 /// in an instruction with the specified TSFlags.
 232 static MCFixupKind getImmFixupKind(uint64_t TSFlags) {
 233   unsigned Size = X86II::getSizeOfImm(TSFlags);
 234   bool isPCRel = X86II::isImmPCRel(TSFlags);
 235
 236   return MCFixup::getKindForSize(Size, isPCRel);
 237 }
 238
 239 /// Is32BitMemOperand - Return true if the specified instruction has
 240 /// a 32-bit memory operand. Op specifies the operand # of the memoperand.
 241 static bool Is32BitMemOperand(const MCInst &MI, unsigned Op) {
 242   const MCOperand &BaseReg  = MI.getOperand(Op+X86::AddrBaseReg);
 243   const MCOperand &IndexReg = MI.getOperand(Op+X86::AddrIndexReg);
 244
 245   if ((BaseReg.getReg() != 0 &&
 246        X86MCRegisterClasses[X86::GR32RegClassID].contains(BaseReg.getReg())) ||
 247       (IndexReg.getReg() != 0 &&
 248        X86MCRegisterClasses[X86::GR32RegClassID].contains(IndexReg.getReg())))
 249     return true;
 250   return false;
 251 }
 252
 253 /// Is64BitMemOperand - Return true if the specified instruction has
 254 /// a 64-bit memory operand. Op specifies the operand # of the memoperand.
 255 #ifndef NDEBUG
 256 static bool Is64BitMemOperand(const MCInst &MI, unsigned Op) {
 257   const MCOperand &BaseReg  = MI.getOperand(Op+X86::AddrBaseReg);
 258   const MCOperand &IndexReg = MI.getOperand(Op+X86::AddrIndexReg);
 259
 260   if ((BaseReg.getReg() != 0 &&
 261        X86MCRegisterClasses[X86::GR64RegClassID].contains(BaseReg.getReg())) ||
 262       (IndexReg.getReg() != 0 &&
 263        X86MCRegisterClasses[X86::GR64RegClassID].contains(IndexReg.getReg())))
 264     return true;
 265   return false;
 266 }
 267 #endif
 268
 269 /// StartsWithGlobalOffsetTable - Check if this expression starts with
 270 ///  _GLOBAL_OFFSET_TABLE_ and if it is of the form
 271 ///  _GLOBAL_OFFSET_TABLE_-symbol. This is needed to support PIC on ELF
 272 /// i386 as _GLOBAL_OFFSET_TABLE_ is magical. We check only simple case that
 273 /// are know to be used: _GLOBAL_OFFSET_TABLE_ by itself or at the start
 274 /// of a binary expression.
 275 enum GlobalOffsetTableExprKind {
 276   GOT_None,
 277   GOT_Normal,
 278   GOT_SymDiff
 279 };
 280 static GlobalOffsetTableExprKind
 281 StartsWithGlobalOffsetTable(const MCExpr *Expr) {
 282   const MCExpr *RHS = 0;
 283   if (Expr->getKind() == MCExpr::Binary) {
 284     const MCBinaryExpr *BE = static_cast<const MCBinaryExpr *>(Expr);
 285     Expr = BE->getLHS();
 286     RHS = BE->getRHS();
 287   }
 288
 289   if (Expr->getKind() != MCExpr::SymbolRef)
 290     return GOT_None;
 291
 292   const MCSymbolRefExpr *Ref = static_cast<const MCSymbolRefExpr*>(Expr);
 293   const MCSymbol &S = Ref->getSymbol();
 294   if (S.getName() != "_GLOBAL_OFFSET_TABLE_")
 295     return GOT_None;
 296   if (RHS && RHS->getKind() == MCExpr::SymbolRef)
 297     return GOT_SymDiff;
 298   return GOT_Normal;
 299 }
 300
 301 static bool HasSecRelSymbolRef(const MCExpr *Expr) {
 302   if (Expr->getKind() == MCExpr::SymbolRef) {
 303     const MCSymbolRefExpr *Ref = static_cast<const MCSymbolRefExpr*>(Expr);
 304     return Ref->getKind() == MCSymbolRefExpr::VK_SECREL;
 305   }
 306   return false;
 307 }
 308
 309 void X86MCCodeEmitter::
 310 EmitImmediate(const MCOperand &DispOp, SMLoc Loc, unsigned Size,
 311               MCFixupKind FixupKind, unsigned &CurByte, raw_ostream &OS,
 312               SmallVectorImpl<MCFixup> &Fixups, int ImmOffset) const {
 313   const MCExpr *Expr = NULL;
 314   if (DispOp.isImm()) {
 315     // If this is a simple integer displacement that doesn't require a
 316     // relocation, emit it now.
 317     if (FixupKind != FK_PCRel_1 &&
 318         FixupKind != FK_PCRel_2 &&
 319         FixupKind != FK_PCRel_4) {
 320       EmitConstant(DispOp.getImm()+ImmOffset, Size, CurByte, OS);
 321       return;
 322     }
 323     Expr = MCConstantExpr::Create(DispOp.getImm(), Ctx);
 324   } else {
 325     Expr = DispOp.getExpr();
 326   }
 327
 328   // If we have an immoffset, add it to the expression.
 329   if ((FixupKind == FK_Data_4 ||
 330        FixupKind == FK_Data_8 ||
 331        FixupKind == MCFixupKind(X86::reloc_signed_4byte))) {
 332     GlobalOffsetTableExprKind Kind = StartsWithGlobalOffsetTable(Expr);
 333     if (Kind != GOT_None) {
 334       assert(ImmOffset == 0);
 335
 336       FixupKind = MCFixupKind(X86::reloc_global_offset_table);
 337       if (Kind == GOT_Normal)
 338         ImmOffset = CurByte;
 339     } else if (Expr->getKind() == MCExpr::SymbolRef) {
 340       if (HasSecRelSymbolRef(Expr)) {
 341         FixupKind = MCFixupKind(FK_SecRel_4);
 342       }
 343     } else if (Expr->getKind() == MCExpr::Binary) {
 344       const MCBinaryExpr *Bin = static_cast<const MCBinaryExpr*>(Expr);
 345       if (HasSecRelSymbolRef(Bin->getLHS())
 346           || HasSecRelSymbolRef(Bin->getRHS())) {
 347         FixupKind = MCFixupKind(FK_SecRel_4);
 348       }
 349     }
 350   }
 351
 352   // If the fixup is pc-relative, we need to bias the value to be relative to
 353   // the start of the field, not the end of the field.
 354   if (FixupKind == FK_PCRel_4 ||
 355       FixupKind == MCFixupKind(X86::reloc_riprel_4byte) ||
 356       FixupKind == MCFixupKind(X86::reloc_riprel_4byte_movq_load))
 357     ImmOffset -= 4;
 358   if (FixupKind == FK_PCRel_2)
 359     ImmOffset -= 2;
 360   if (FixupKind == FK_PCRel_1)
 361     ImmOffset -= 1;
 362
 363   if (ImmOffset)
 364     Expr = MCBinaryExpr::CreateAdd(Expr, MCConstantExpr::Create(ImmOffset, Ctx),
 365                                    Ctx);
 366
 367   // Emit a symbolic constant as a fixup and 4 zeros.
 368   Fixups.push_back(MCFixup::Create(CurByte, Expr, FixupKind, Loc));
 369   EmitConstant(0, Size, CurByte, OS);
 370 }
 371
 372 void X86MCCodeEmitter::EmitMemModRMByte(const MCInst &MI, unsigned Op,
 373                                         unsigned RegOpcodeField,
 374                                         uint64_t TSFlags, unsigned &CurByte,
 375                                         raw_ostream &OS,
 376                                         SmallVectorImpl<MCFixup> &Fixups,
 377                                         const MCSubtargetInfo &STI) const{
 378   const MCOperand &Disp     = MI.getOperand(Op+X86::AddrDisp);
 379   const MCOperand &Base     = MI.getOperand(Op+X86::AddrBaseReg);
 380   const MCOperand &Scale    = MI.getOperand(Op+X86::AddrScaleAmt);
 381   const MCOperand &IndexReg = MI.getOperand(Op+X86::AddrIndexReg);
 382   unsigned BaseReg = Base.getReg();
 383   bool HasEVEX = (TSFlags >> X86II::VEXShift) & X86II::EVEX;
 384
 385   // Handle %rip relative addressing.
 386   if (BaseReg == X86::RIP) {    // [disp32+RIP] in X86-64 mode
 387     assert(is64BitMode(STI) && "Rip-relative addressing requires 64-bit mode");
 388     assert(IndexReg.getReg() == 0 && "Invalid rip-relative address");
 389     EmitByte(ModRMByte(0, RegOpcodeField, 5), CurByte, OS);
 390
 391     unsigned FixupKind = X86::reloc_riprel_4byte;
 392
 393     // movq loads are handled with a special relocation form which allows the
 394     // linker to eliminate some loads for GOT references which end up in the
 395     // same linkage unit.
 396     if (MI.getOpcode() == X86::MOV64rm)
 397       FixupKind = X86::reloc_riprel_4byte_movq_load;
 398
 399     // rip-relative addressing is actually relative to the *next* instruction.
 400     // Since an immediate can follow the mod/rm byte for an instruction, this
 401     // means that we need to bias the immediate field of the instruction with
 402     // the size of the immediate field.  If we have this case, add it into the
 403     // expression to emit.
 404     int ImmSize = X86II::hasImm(TSFlags) ? X86II::getSizeOfImm(TSFlags) : 0;
 405
 406     EmitImmediate(Disp, MI.getLoc(), 4, MCFixupKind(FixupKind),
 407                   CurByte, OS, Fixups, -ImmSize);
 408     return;
 409   }
 410
 411   unsigned BaseRegNo = BaseReg ? GetX86RegNum(Base) : -1U;
 412
 413   // 16-bit addressing forms of the ModR/M byte have a different encoding for
 414   // the R/M field and are far more limited in which registers can be used.
 415   if (Is16BitMemOperand(MI, Op, STI)) {
 416     if (BaseReg) {
 417       // For 32-bit addressing, the row and column values in Table 2-2 are
 418       // basically the same. It's AX/CX/DX/BX/SP/BP/SI/DI in that order, with
 419       // some special cases. And GetX86RegNum reflects that numbering.
 420       // For 16-bit addressing it's more fun, as shown in the SDM Vol 2A,
 421       // Table 2-1 "16-Bit Addressing Forms with the ModR/M byte". We can only
 422       // use SI/DI/BP/BX, which have "row" values 4-7 in no particular order,
 423       // while values 0-3 indicate the allowed combinations (base+index) of
 424       // those: 0 for BX+SI, 1 for BX+DI, 2 for BP+SI, 3 for BP+DI.
 425       //
 426       // R16Table[] is a lookup from the normal RegNo, to the row values from
 427       // Table 2-1 for 16-bit addressing modes. Where zero means disallowed.
 428       static const unsigned R16Table[] = { 0, 0, 0, 7, 0, 6, 4, 5 };
 429       unsigned RMfield = R16Table[BaseRegNo];
 430
 431       assert(RMfield && "invalid 16-bit base register");
 432
 433       if (IndexReg.getReg()) {
 434         unsigned IndexReg16 = R16Table[GetX86RegNum(IndexReg)];
 435
 436         assert(IndexReg16 && "invalid 16-bit index register");
 437         // We must have one of SI/DI (4,5), and one of BP/BX (6,7).
 438         assert(((IndexReg16 ^ RMfield) & 2) &&
 439                "invalid 16-bit base/index register combination");
 440         assert(Scale.getImm() == 1 &&
 441                "invalid scale for 16-bit memory reference");
 442
 443         // Allow base/index to appear in either order (although GAS doesn't).
 444         if (IndexReg16 & 2)
 445           RMfield = (RMfield & 1) | ((7 - IndexReg16) << 1);
 446         else
 447           RMfield = (IndexReg16 & 1) | ((7 - RMfield) << 1);
 448       }
 449
 450       if (Disp.isImm() && isDisp8(Disp.getImm())) {
 451         if (Disp.getImm() == 0 && BaseRegNo != N86::EBP) {
 452           // There is no displacement; just the register.
 453           EmitByte(ModRMByte(0, RegOpcodeField, RMfield), CurByte, OS);
 454           return;
 455         }
 456         // Use the [REG]+disp8 form, including for [BP] which cannot be encoded.
 457         EmitByte(ModRMByte(1, RegOpcodeField, RMfield), CurByte, OS);
 458         EmitImmediate(Disp, MI.getLoc(), 1, FK_Data_1, CurByte, OS, Fixups);
 459         return;
 460       }
 461       // This is the [REG]+disp16 case.
 462       EmitByte(ModRMByte(2, RegOpcodeField, RMfield), CurByte, OS);
 463     } else {
 464       // There is no BaseReg; this is the plain [disp16] case.
 465       EmitByte(ModRMByte(0, RegOpcodeField, 6), CurByte, OS);
 466     }
 467
 468     // Emit 16-bit displacement for plain disp16 or [REG]+disp16 cases.
 469     EmitImmediate(Disp, MI.getLoc(), 2, FK_Data_2, CurByte, OS, Fixups);
 470     return;
 471   }
 472
 473   // Determine whether a SIB byte is needed.
 474   // If no BaseReg, issue a RIP relative instruction only if the MCE can
 475   // resolve addresses on-the-fly, otherwise use SIB (Intel Manual 2A, table
 476   // 2-7) and absolute references.
 477
 478   if (// The SIB byte must be used if there is an index register.
 479       IndexReg.getReg() == 0 &&
 480       // The SIB byte must be used if the base is ESP/RSP/R12, all of which
 481       // encode to an R/M value of 4, which indicates that a SIB byte is
 482       // present.
 483       BaseRegNo != N86::ESP &&
 484       // If there is no base register and we're in 64-bit mode, we need a SIB
 485       // byte to emit an addr that is just 'disp32' (the non-RIP relative form).
 486       (!is64BitMode(STI) || BaseReg != 0)) {
 487
 488     if (BaseReg == 0) {          // [disp32]     in X86-32 mode
 489       EmitByte(ModRMByte(0, RegOpcodeField, 5), CurByte, OS);
 490       EmitImmediate(Disp, MI.getLoc(), 4, FK_Data_4, CurByte, OS, Fixups);
 491       return;
 492     }
 493
 494     // If the base is not EBP/ESP and there is no displacement, use simple
 495     // indirect register encoding, this handles addresses like [EAX].  The
 496     // encoding for [EBP] with no displacement means [disp32] so we handle it
 497     // by emitting a displacement of 0 below.
 498     if (Disp.isImm() && Disp.getImm() == 0 && BaseRegNo != N86::EBP) {
 499       EmitByte(ModRMByte(0, RegOpcodeField, BaseRegNo), CurByte, OS);
 500       return;
 501     }
 502
 503     // Otherwise, if the displacement fits in a byte, encode as [REG+disp8].
 504     if (Disp.isImm()) {
 505       if (!HasEVEX && isDisp8(Disp.getImm())) {
 506         EmitByte(ModRMByte(1, RegOpcodeField, BaseRegNo), CurByte, OS);
 507         EmitImmediate(Disp, MI.getLoc(), 1, FK_Data_1, CurByte, OS, Fixups);
 508         return;
 509       }
 510       // Try EVEX compressed 8-bit displacement first; if failed, fall back to
 511       // 32-bit displacement.
 512       int CDisp8 = 0;
 513       if (HasEVEX && isCDisp8(TSFlags, Disp.getImm(), CDisp8)) {
 514         EmitByte(ModRMByte(1, RegOpcodeField, BaseRegNo), CurByte, OS);
 515         EmitImmediate(Disp, MI.getLoc(), 1, FK_Data_1, CurByte, OS, Fixups,
 516                       CDisp8 - Disp.getImm());
 517         return;
 518       }
 519     }
 520
 521     // Otherwise, emit the most general non-SIB encoding: [REG+disp32]
 522     EmitByte(ModRMByte(2, RegOpcodeField, BaseRegNo), CurByte, OS);
 523     EmitImmediate(Disp, MI.getLoc(), 4, MCFixupKind(X86::reloc_signed_4byte), CurByte, OS,
 524                   Fixups);
 525     return;
 526   }
 527
 528   // We need a SIB byte, so start by outputting the ModR/M byte first
 529   assert(IndexReg.getReg() != X86::ESP &&
 530          IndexReg.getReg() != X86::RSP && "Cannot use ESP as index reg!");
 531
 532   bool ForceDisp32 = false;
 533   bool ForceDisp8  = false;
 534   int CDisp8 = 0;
 535   int ImmOffset = 0;
 536   if (BaseReg == 0) {
 537     // If there is no base register, we emit the special case SIB byte with
 538     // MOD=0, BASE=5, to JUST get the index, scale, and displacement.
 539     EmitByte(ModRMByte(0, RegOpcodeField, 4), CurByte, OS);
 540     ForceDisp32 = true;
 541   } else if (!Disp.isImm()) {
 542     // Emit the normal disp32 encoding.
 543     EmitByte(ModRMByte(2, RegOpcodeField, 4), CurByte, OS);
 544     ForceDisp32 = true;
 545   } else if (Disp.getImm() == 0 &&
 546              // Base reg can't be anything that ends up with '5' as the base
 547              // reg, it is the magic [*] nomenclature that indicates no base.
 548              BaseRegNo != N86::EBP) {
 549     // Emit no displacement ModR/M byte
 550     EmitByte(ModRMByte(0, RegOpcodeField, 4), CurByte, OS);
 551   } else if (!HasEVEX && isDisp8(Disp.getImm())) {
 552     // Emit the disp8 encoding.
 553     EmitByte(ModRMByte(1, RegOpcodeField, 4), CurByte, OS);
 554     ForceDisp8 = true;           // Make sure to force 8 bit disp if Base=EBP
 555   } else if (HasEVEX && isCDisp8(TSFlags, Disp.getImm(), CDisp8)) {
 556     // Emit the disp8 encoding.
 557     EmitByte(ModRMByte(1, RegOpcodeField, 4), CurByte, OS);
 558     ForceDisp8 = true;           // Make sure to force 8 bit disp if Base=EBP
 559     ImmOffset = CDisp8 - Disp.getImm();
 560   } else {
 561     // Emit the normal disp32 encoding.
 562     EmitByte(ModRMByte(2, RegOpcodeField, 4), CurByte, OS);
 563   }
 564
 565   // Calculate what the SS field value should be...
 566   static const unsigned SSTable[] = { ~0U, 0, 1, ~0U, 2, ~0U, ~0U, ~0U, 3 };
 567   unsigned SS = SSTable[Scale.getImm()];
 568
 569   if (BaseReg == 0) {
 570     // Handle the SIB byte for the case where there is no base, see Intel
 571     // Manual 2A, table 2-7. The displacement has already been output.
 572     unsigned IndexRegNo;
 573     if (IndexReg.getReg())
 574       IndexRegNo = GetX86RegNum(IndexReg);
 575     else // Examples: [ESP+1*<noreg>+4] or [scaled idx]+disp32 (MOD=0,BASE=5)
 576       IndexRegNo = 4;
 577     EmitSIBByte(SS, IndexRegNo, 5, CurByte, OS);
 578   } else {
 579     unsigned IndexRegNo;
 580     if (IndexReg.getReg())
 581       IndexRegNo = GetX86RegNum(IndexReg);
 582     else
 583       IndexRegNo = 4;   // For example [ESP+1*<noreg>+4]
 584     EmitSIBByte(SS, IndexRegNo, GetX86RegNum(Base), CurByte, OS);
 585   }
 586
 587   // Do we need to output a displacement?
 588   if (ForceDisp8)
 589     EmitImmediate(Disp, MI.getLoc(), 1, FK_Data_1, CurByte, OS, Fixups, ImmOffset);
 590   else if (ForceDisp32 || Disp.getImm() != 0)
 591     EmitImmediate(Disp, MI.getLoc(), 4, MCFixupKind(X86::reloc_signed_4byte),
 592                   CurByte, OS, Fixups);
 593 }
 594
 595 /// EmitVEXOpcodePrefix - AVX instructions are encoded using a opcode prefix
 596 /// called VEX.
 597 void X86MCCodeEmitter::EmitVEXOpcodePrefix(uint64_t TSFlags, unsigned &CurByte,
 598                                            int MemOperand, const MCInst &MI,
 599                                            const MCInstrDesc &Desc,
 600                                            raw_ostream &OS) const {
 601   bool HasEVEX = (TSFlags >> X86II::VEXShift) & X86II::EVEX;
 602   bool HasEVEX_K = HasEVEX && ((TSFlags >> X86II::VEXShift) & X86II::EVEX_K);
 603   bool HasVEX_4V = (TSFlags >> X86II::VEXShift) & X86II::VEX_4V;
 604   bool HasVEX_4VOp3 = (TSFlags >> X86II::VEXShift) & X86II::VEX_4VOp3;
 605   bool HasMemOp4 = (TSFlags >> X86II::VEXShift) & X86II::MemOp4;
 606   bool HasEVEX_RC = (TSFlags >> X86II::VEXShift) & X86II::EVEX_RC;
 607
 608   // VEX_R: opcode externsion equivalent to REX.R in
 609   // 1's complement (inverted) form
 610   //
 611   //  1: Same as REX_R=0 (must be 1 in 32-bit mode)
 612   //  0: Same as REX_R=1 (64 bit mode only)
 613   //
 614   unsigned char VEX_R = 0x1;
 615   unsigned char EVEX_R2 = 0x1;
 616
 617   // VEX_X: equivalent to REX.X, only used when a
 618   // register is used for index in SIB Byte.
 619   //
 620   //  1: Same as REX.X=0 (must be 1 in 32-bit mode)
 621   //  0: Same as REX.X=1 (64-bit mode only)
 622   unsigned char VEX_X = 0x1;
 623
 624   // VEX_B:
 625   //
 626   //  1: Same as REX_B=0 (ignored in 32-bit mode)
 627   //  0: Same as REX_B=1 (64 bit mode only)
 628   //
 629   unsigned char VEX_B = 0x1;
 630
 631   // VEX_W: opcode specific (use like REX.W, or used for
 632   // opcode extension, or ignored, depending on the opcode byte)
 633   unsigned char VEX_W = 0;
 634
 635   // XOP: Use XOP prefix byte 0x8f instead of VEX.
 636   bool XOP = (TSFlags >> X86II::VEXShift) & X86II::XOP;
 637
 638   // VEX_5M (VEX m-mmmmm field):
 639   //
 640   //  0b00000: Reserved for future use
 641   //  0b00001: implied 0F leading opcode
 642   //  0b00010: implied 0F 38 leading opcode bytes
 643   //  0b00011: implied 0F 3A leading opcode bytes
 644   //  0b00100-0b11111: Reserved for future use
 645   //  0b01000: XOP map select - 08h instructions with imm byte
 646   //  0b01001: XOP map select - 09h instructions with no imm byte
 647   //  0b01010: XOP map select - 0Ah instructions with imm dword
 648   unsigned char VEX_5M = 0x1;
 649
 650   // VEX_4V (VEX vvvv field): a register specifier
 651   // (in 1's complement form) or 1111 if unused.
 652   unsigned char VEX_4V = 0xf;
 653   unsigned char EVEX_V2 = 0x1;
 654
 655   // VEX_L (Vector Length):
 656   //
 657   //  0: scalar or 128-bit vector
 658   //  1: 256-bit vector
 659   //
 660   unsigned char VEX_L = 0;
 661   unsigned char EVEX_L2 = 0;
 662
 663   // VEX_PP: opcode extension providing equivalent
 664   // functionality of a SIMD prefix
 665   //
 666   //  0b00: None
 667   //  0b01: 66
 668   //  0b10: F3
 669   //  0b11: F2
 670   //
 671   unsigned char VEX_PP = 0;
 672
 673   // EVEX_U
 674   unsigned char EVEX_U = 1; // Always '1' so far
 675
 676   // EVEX_z
 677   unsigned char EVEX_z = 0;
 678
 679   // EVEX_b
 680   unsigned char EVEX_b = 0;
 681
 682   // EVEX_rc
 683   unsigned char EVEX_rc = 0;
 684
 685   // EVEX_aaa
 686   unsigned char EVEX_aaa = 0;
 687
 688   bool EncodeRC = false;
 689
 690   if ((TSFlags >> X86II::VEXShift) & X86II::VEX_W)
 691     VEX_W = 1;
 692
 693   if ((TSFlags >> X86II::VEXShift) & X86II::VEX_L)
 694     VEX_L = 1;
 695   if (HasEVEX && ((TSFlags >> X86II::VEXShift) & X86II::EVEX_L2))
 696     EVEX_L2 = 1;
 697
 698   if (HasEVEX_K && ((TSFlags >> X86II::VEXShift) & X86II::EVEX_Z))
 699     EVEX_z = 1;
 700
 701   if (HasEVEX && ((TSFlags >> X86II::VEXShift) & X86II::EVEX_B))
 702     EVEX_b = 1;
 703
 704   switch (TSFlags & X86II::Op0Mask) {
 705   default: llvm_unreachable("Invalid prefix!");
 706   case X86II::T8:  // 0F 38
 707     VEX_5M = 0x2;
 708     break;
 709   case X86II::TA:  // 0F 3A
 710     VEX_5M = 0x3;
 711     break;
 712   case X86II::T8PD: // 66 0F 38
 713     VEX_PP = 0x1;
 714     VEX_5M = 0x2;
 715     break;
 716   case X86II::T8XS: // F3 0F 38
 717     VEX_PP = 0x2;
 718     VEX_5M = 0x2;
 719     break;
 720   case X86II::T8XD: // F2 0F 38
 721     VEX_PP = 0x3;
 722     VEX_5M = 0x2;
 723     break;
 724   case X86II::TAPD: // 66 0F 3A
 725     VEX_PP = 0x1;
 726     VEX_5M = 0x3;
 727     break;
 728   case X86II::TAXD: // F2 0F 3A
 729     VEX_PP = 0x3;
 730     VEX_5M = 0x3;
 731     break;
 732   case X86II::PD:  // 66 0F
 733     VEX_PP = 0x1;
 734     break;
 735   case X86II::XS:  // F3 0F
 736     VEX_PP = 0x2;
 737     break;
 738   case X86II::XD:  // F2 0F
 739     VEX_PP = 0x3;
 740     break;
 741   case X86II::XOP8:
 742     VEX_5M = 0x8;
 743     break;
 744   case X86II::XOP9:
 745     VEX_5M = 0x9;
 746     break;
 747   case X86II::XOPA:
 748     VEX_5M = 0xA;
 749     break;
 750   case X86II::TB: // VEX_5M/VEX_PP already correct
 751     break;
 752   }
 753
 754
 755   // Classify VEX_B, VEX_4V, VEX_R, VEX_X
 756   unsigned NumOps = Desc.getNumOperands();
 757   unsigned CurOp = X86II::getOperandBias(Desc);
 758
 759   switch (TSFlags & X86II::FormMask) {
 760   default: llvm_unreachable("Unexpected form in EmitVEXOpcodePrefix!");
 761   case X86II::RawFrm:
 762     break;
 763   case X86II::MRMDestMem: {
 764     // MRMDestMem instructions forms:
 765     //  MemAddr, src1(ModR/M)
 766     //  MemAddr, src1(VEX_4V), src2(ModR/M)
 767     //  MemAddr, src1(ModR/M), imm8
 768     //
 769     if (X86II::isX86_64ExtendedReg(MI.getOperand(MemOperand +
 770                                                  X86::AddrBaseReg).getReg()))
 771       VEX_B = 0x0;
 772     if (X86II::isX86_64ExtendedReg(MI.getOperand(MemOperand +
 773                                                  X86::AddrIndexReg).getReg()))
 774       VEX_X = 0x0;
 775     if (HasEVEX && X86II::is32ExtendedReg(MI.getOperand(MemOperand +
 776                                           X86::AddrIndexReg).getReg()))
 777       EVEX_V2 = 0x0;
 778
 779     CurOp += X86::AddrNumOperands;
 780
 781     if (HasEVEX_K)
 782       EVEX_aaa = getWriteMaskRegisterEncoding(MI, CurOp++);
 783
 784     if (HasVEX_4V) {
 785       VEX_4V = getVEXRegisterEncoding(MI, CurOp);
 786       if (HasEVEX && X86II::is32ExtendedReg(MI.getOperand(CurOp).getReg()))
 787         EVEX_V2 = 0x0;
 788       CurOp++;
 789     }
 790
 791     const MCOperand &MO = MI.getOperand(CurOp);
 792     if (MO.isReg()) {
 793       if (X86II::isX86_64ExtendedReg(MO.getReg()))
 794         VEX_R = 0x0;
 795       if (HasEVEX && X86II::is32ExtendedReg(MO.getReg()))
 796         EVEX_R2 = 0x0;
 797     }
 798     break;
 799   }
 800   case X86II::MRMSrcMem:
 801     // MRMSrcMem instructions forms:
 802     //  src1(ModR/M), MemAddr
 803     //  src1(ModR/M), src2(VEX_4V), MemAddr
 804     //  src1(ModR/M), MemAddr, imm8
 805     //  src1(ModR/M), MemAddr, src2(VEX_I8IMM)
 806     //
 807     //  FMA4:
 808     //  dst(ModR/M.reg), src1(VEX_4V), src2(ModR/M), src3(VEX_I8IMM)
 809     //  dst(ModR/M.reg), src1(VEX_4V), src2(VEX_I8IMM), src3(ModR/M),
 810     if (X86II::isX86_64ExtendedReg(MI.getOperand(CurOp).getReg()))
 811       VEX_R = 0x0;
 812     if (HasEVEX && X86II::is32ExtendedReg(MI.getOperand(CurOp).getReg()))
 813       EVEX_R2 = 0x0;
 814     CurOp++;
 815
 816     if (HasEVEX_K)
 817       EVEX_aaa = getWriteMaskRegisterEncoding(MI, CurOp++);
 818
 819     if (HasVEX_4V) {
 820       VEX_4V = getVEXRegisterEncoding(MI, CurOp);
 821       if (HasEVEX && X86II::is32ExtendedReg(MI.getOperand(CurOp).getReg()))
 822         EVEX_V2 = 0x0;
 823       CurOp++;
 824     }
 825
 826     if (X86II::isX86_64ExtendedReg(
 827                MI.getOperand(MemOperand+X86::AddrBaseReg).getReg()))
 828       VEX_B = 0x0;
 829     if (X86II::isX86_64ExtendedReg(
 830                MI.getOperand(MemOperand+X86::AddrIndexReg).getReg()))
 831       VEX_X = 0x0;
 832     if (HasEVEX && X86II::is32ExtendedReg(MI.getOperand(MemOperand +
 833                                           X86::AddrIndexReg).getReg()))
 834       EVEX_V2 = 0x0;
 835
 836     if (HasVEX_4VOp3)
 837       // Instruction format for 4VOp3:
 838       //   src1(ModR/M), MemAddr, src3(VEX_4V)
 839       // CurOp points to start of the MemoryOperand,
 840       //   it skips TIED_TO operands if exist, then increments past src1.
 841       // CurOp + X86::AddrNumOperands will point to src3.
 842       VEX_4V = getVEXRegisterEncoding(MI, CurOp+X86::AddrNumOperands);
 843     break;
 844   case X86II::MRM0m: case X86II::MRM1m:
 845   case X86II::MRM2m: case X86II::MRM3m:
 846   case X86II::MRM4m: case X86II::MRM5m:
 847   case X86II::MRM6m: case X86II::MRM7m: {
 848     // MRM[0-9]m instructions forms:
 849     //  MemAddr
 850     //  src1(VEX_4V), MemAddr
 851     if (HasVEX_4V) {
 852       VEX_4V = getVEXRegisterEncoding(MI, CurOp);
 853       if (HasEVEX && X86II::is32ExtendedReg(MI.getOperand(CurOp).getReg()))
 854         EVEX_V2 = 0x0;
 855       CurOp++;
 856     }
 857
 858     if (HasEVEX_K)
 859       EVEX_aaa = getWriteMaskRegisterEncoding(MI, CurOp++);
 860
 861     if (X86II::isX86_64ExtendedReg(
 862                MI.getOperand(MemOperand+X86::AddrBaseReg).getReg()))
 863       VEX_B = 0x0;
 864     if (X86II::isX86_64ExtendedReg(
 865                MI.getOperand(MemOperand+X86::AddrIndexReg).getReg()))
 866       VEX_X = 0x0;
 867     break;
 868   }
 869   case X86II::MRMSrcReg:
 870     // MRMSrcReg instructions forms:
 871     //  dst(ModR/M), src1(VEX_4V), src2(ModR/M), src3(VEX_I8IMM)
 872     //  dst(ModR/M), src1(ModR/M)
 873     //  dst(ModR/M), src1(ModR/M), imm8
 874     //
 875     //  FMA4:
 876     //  dst(ModR/M.reg), src1(VEX_4V), src2(ModR/M), src3(VEX_I8IMM)
 877     //  dst(ModR/M.reg), src1(VEX_4V), src2(VEX_I8IMM), src3(ModR/M),
 878     if (X86II::isX86_64ExtendedReg(MI.getOperand(CurOp).getReg()))
 879       VEX_R = 0x0;
 880     if (HasEVEX && X86II::is32ExtendedReg(MI.getOperand(CurOp).getReg()))
 881       EVEX_R2 = 0x0;
 882     CurOp++;
 883
 884     if (HasEVEX_K)
 885       EVEX_aaa = getWriteMaskRegisterEncoding(MI, CurOp++);
 886
 887     if (HasVEX_4V) {
 888       VEX_4V = getVEXRegisterEncoding(MI, CurOp);
 889       if (HasEVEX && X86II::is32ExtendedReg(MI.getOperand(CurOp).getReg()))
 890         EVEX_V2 = 0x0;
 891       CurOp++;
 892     }
 893
 894     if (HasMemOp4) // Skip second register source (encoded in I8IMM)
 895       CurOp++;
 896
 897     if (X86II::isX86_64ExtendedReg(MI.getOperand(CurOp).getReg()))
 898       VEX_B = 0x0;
 899     if (HasEVEX && X86II::is32ExtendedReg(MI.getOperand(CurOp).getReg()))
 900       VEX_X = 0x0;
 901     CurOp++;
 902     if (HasVEX_4VOp3)
 903       VEX_4V = getVEXRegisterEncoding(MI, CurOp++);
 904     if (EVEX_b) {
 905       if (HasEVEX_RC) {
 906         unsigned RcOperand = NumOps-1;
 907         assert(RcOperand >= CurOp);
 908         EVEX_rc = MI.getOperand(RcOperand).getImm() & 0x3;
 909       }
 910       EncodeRC = true;
 911     }
 912     break;
 913   case X86II::MRMDestReg:
 914     // MRMDestReg instructions forms:
 915     //  dst(ModR/M), src(ModR/M)
 916     //  dst(ModR/M), src(ModR/M), imm8
 917     //  dst(ModR/M), src1(VEX_4V), src2(ModR/M)
 918     if (X86II::isX86_64ExtendedReg(MI.getOperand(CurOp).getReg()))
 919       VEX_B = 0x0;
 920     if (HasEVEX && X86II::is32ExtendedReg(MI.getOperand(CurOp).getReg()))
 921       VEX_X = 0x0;
 922     CurOp++;
 923
 924     if (HasEVEX_K)
 925       EVEX_aaa = getWriteMaskRegisterEncoding(MI, CurOp++);
 926
 927     if (HasVEX_4V) {
 928       VEX_4V = getVEXRegisterEncoding(MI, CurOp);
 929       if (HasEVEX && X86II::is32ExtendedReg(MI.getOperand(CurOp).getReg()))
 930         EVEX_V2 = 0x0;
 931       CurOp++;
 932     }
 933
 934     if (X86II::isX86_64ExtendedReg(MI.getOperand(CurOp).getReg()))
 935       VEX_R = 0x0;
 936     if (HasEVEX && X86II::is32ExtendedReg(MI.getOperand(CurOp).getReg()))
 937       EVEX_R2 = 0x0;
 938     if (EVEX_b)
 939       EncodeRC = true;
 940     break;
 941   case X86II::MRM0r: case X86II::MRM1r:
 942   case X86II::MRM2r: case X86II::MRM3r:
 943   case X86II::MRM4r: case X86II::MRM5r:
 944   case X86II::MRM6r: case X86II::MRM7r:
 945     // MRM0r-MRM7r instructions forms:
 946     //  dst(VEX_4V), src(ModR/M), imm8
 947     if (HasVEX_4V) {
 948       VEX_4V = getVEXRegisterEncoding(MI, CurOp);
 949       if (HasEVEX && X86II::is32ExtendedReg(MI.getOperand(CurOp).getReg()))
 950           EVEX_V2 = 0x0;
 951       CurOp++;
 952     }
 953     if (HasEVEX_K)
 954       EVEX_aaa = getWriteMaskRegisterEncoding(MI, CurOp++);
 955
 956     if (X86II::isX86_64ExtendedReg(MI.getOperand(CurOp).getReg()))
 957       VEX_B = 0x0;
 958     if (HasEVEX && X86II::is32ExtendedReg(MI.getOperand(CurOp).getReg()))
 959       VEX_X = 0x0;
 960     break;
 961   }
 962
 963   // Emit segment override opcode prefix as needed.
 964   if (MemOperand >= 0)
 965     EmitSegmentOverridePrefix(CurByte, MemOperand+X86::AddrSegmentReg, MI, OS);
 966
 967   if (!HasEVEX) {
 968     // VEX opcode prefix can have 2 or 3 bytes
 969     //
 970     //  3 bytes:
 971     //    +-----+ +--------------+ +-------------------+
 972     //    | C4h | | RXB | m-mmmm | | W | vvvv | L | pp |
 973     //    +-----+ +--------------+ +-------------------+
 974     //  2 bytes:
 975     //    +-----+ +-------------------+
 976     //    | C5h | | R | vvvv | L | pp |
 977     //    +-----+ +-------------------+
 978     //
 979     unsigned char LastByte = VEX_PP | (VEX_L << 2) | (VEX_4V << 3);
 980
 981     if (VEX_B && VEX_X && !VEX_W && !XOP && (VEX_5M == 1)) { // 2 byte VEX prefix
 982       EmitByte(0xC5, CurByte, OS);
 983       EmitByte(LastByte | (VEX_R << 7), CurByte, OS);
 984       return;
 985     }
 986
 987     // 3 byte VEX prefix
 988     EmitByte(XOP ? 0x8F : 0xC4, CurByte, OS);
 989     EmitByte(VEX_R << 7 | VEX_X << 6 | VEX_B << 5 | VEX_5M, CurByte, OS);
 990     EmitByte(LastByte | (VEX_W << 7), CurByte, OS);
 991   } else {
 992     // EVEX opcode prefix can have 4 bytes
 993     //
 994     // +-----+ +--------------+ +-------------------+ +------------------------+
 995     // | 62h | | RXBR' | 00mm | | W | vvvv | U | pp | | z | L'L | b | v' | aaa |
 996     // +-----+ +--------------+ +-------------------+ +------------------------+
 997     assert((VEX_5M & 0x3) == VEX_5M
 998            && "More than 2 significant bits in VEX.m-mmmm fields for EVEX!");
 999
1000     VEX_5M &= 0x3;
1001
1002     EmitByte(0x62, CurByte, OS);
1003     EmitByte((VEX_R   << 7) |
1004              (VEX_X   << 6) |
1005              (VEX_B   << 5) |
1006              (EVEX_R2 << 4) |
1007              VEX_5M, CurByte, OS);
1008     EmitByte((VEX_W   << 7) |
1009              (VEX_4V  << 3) |
1010              (EVEX_U  << 2) |
1011              VEX_PP, CurByte, OS);
1012     if (EncodeRC)
1013       EmitByte((EVEX_z  << 7) |
1014               (EVEX_rc << 5) |
1015               (EVEX_b  << 4) |
1016               (EVEX_V2 << 3) |
1017               EVEX_aaa, CurByte, OS);
1018     else
1019       EmitByte((EVEX_z  << 7) |
1020               (EVEX_L2 << 6) |
1021               (VEX_L   << 5) |
1022               (EVEX_b  << 4) |
1023               (EVEX_V2 << 3) |
1024               EVEX_aaa, CurByte, OS);
1025   }
1026 }
1027
1028 /// DetermineREXPrefix - Determine if the MCInst has to be encoded with a X86-64
1029 /// REX prefix which specifies 1) 64-bit instructions, 2) non-default operand
1030 /// size, and 3) use of X86-64 extended registers.
1031 static unsigned DetermineREXPrefix(const MCInst &MI, uint64_t TSFlags,
1032                                    const MCInstrDesc &Desc) {
1033   unsigned REX = 0;
1034   if (TSFlags & X86II::REX_W)
1035     REX |= 1 << 3; // set REX.W
1036
1037   if (MI.getNumOperands() == 0) return REX;
1038
1039   unsigned NumOps = MI.getNumOperands();
1040   // FIXME: MCInst should explicitize the two-addrness.
1041   bool isTwoAddr = NumOps > 1 &&
1042                       Desc.getOperandConstraint(1, MCOI::TIED_TO) != -1;
1043
1044   // If it accesses SPL, BPL, SIL, or DIL, then it requires a 0x40 REX prefix.
1045   unsigned i = isTwoAddr ? 1 : 0;
1046   for (; i != NumOps; ++i) {
1047     const MCOperand &MO = MI.getOperand(i);
1048     if (!MO.isReg()) continue;
1049     unsigned Reg = MO.getReg();
1050     if (!X86II::isX86_64NonExtLowByteReg(Reg)) continue;
1051     // FIXME: The caller of DetermineREXPrefix slaps this prefix onto anything
1052     // that returns non-zero.
1053     REX |= 0x40; // REX fixed encoding prefix
1054     break;
1055   }
1056
1057   switch (TSFlags & X86II::FormMask) {
1058   case X86II::MRMSrcReg:
1059     if (MI.getOperand(0).isReg() &&
1060         X86II::isX86_64ExtendedReg(MI.getOperand(0).getReg()))
1061       REX |= 1 << 2; // set REX.R
1062     i = isTwoAddr ? 2 : 1;
1063     for (; i != NumOps; ++i) {
1064       const MCOperand &MO = MI.getOperand(i);
1065       if (MO.isReg() && X86II::isX86_64ExtendedReg(MO.getReg()))
1066         REX |= 1 << 0; // set REX.B
1067     }
1068     break;
1069   case X86II::MRMSrcMem: {
1070     if (MI.getOperand(0).isReg() &&
1071         X86II::isX86_64ExtendedReg(MI.getOperand(0).getReg()))
1072       REX |= 1 << 2; // set REX.R
1073     unsigned Bit = 0;
1074     i = isTwoAddr ? 2 : 1;
1075     for (; i != NumOps; ++i) {
1076       const MCOperand &MO = MI.getOperand(i);
1077       if (MO.isReg()) {
1078         if (X86II::isX86_64ExtendedReg(MO.getReg()))
1079           REX |= 1 << Bit; // set REX.B (Bit=0) and REX.X (Bit=1)
1080         Bit++;
1081       }
1082     }
1083     break;
1084   }
1085   case X86II::MRM0m: case X86II::MRM1m:
1086   case X86II::MRM2m: case X86II::MRM3m:
1087   case X86II::MRM4m: case X86II::MRM5m:
1088   case X86II::MRM6m: case X86II::MRM7m:
1089   case X86II::MRMDestMem: {
1090     unsigned e = (isTwoAddr ? X86::AddrNumOperands+1 : X86::AddrNumOperands);
1091     i = isTwoAddr ? 1 : 0;
1092     if (NumOps > e && MI.getOperand(e).isReg() &&
1093         X86II::isX86_64ExtendedReg(MI.getOperand(e).getReg()))
1094       REX |= 1 << 2; // set REX.R
1095     unsigned Bit = 0;
1096     for (; i != e; ++i) {
1097       const MCOperand &MO = MI.getOperand(i);
1098       if (MO.isReg()) {
1099         if (X86II::isX86_64ExtendedReg(MO.getReg()))
1100           REX |= 1 << Bit; // REX.B (Bit=0) and REX.X (Bit=1)
1101         Bit++;
1102       }
1103     }
1104     break;
1105   }
1106   default:
1107     if (MI.getOperand(0).isReg() &&
1108         X86II::isX86_64ExtendedReg(MI.getOperand(0).getReg()))
1109       REX |= 1 << 0; // set REX.B
1110     i = isTwoAddr ? 2 : 1;
1111     for (unsigned e = NumOps; i != e; ++i) {
1112       const MCOperand &MO = MI.getOperand(i);
1113       if (MO.isReg() && X86II::isX86_64ExtendedReg(MO.getReg()))
1114         REX |= 1 << 2; // set REX.R
1115     }
1116     break;
1117   }
1118   return REX;
1119 }
1120
1121 /// EmitSegmentOverridePrefix - Emit segment override opcode prefix as needed
1122 void X86MCCodeEmitter::EmitSegmentOverridePrefix(unsigned &CurByte,
1123                                                  unsigned SegOperand,
1124                                                  const MCInst &MI,
1125                                                  raw_ostream &OS) const {
1126   // Check for explicit segment override on memory operand.
1127   switch (MI.getOperand(SegOperand).getReg()) {
1128   default: llvm_unreachable("Unknown segment register!");
1129   case 0: break;
1130   case X86::CS: EmitByte(0x2E, CurByte, OS); break;
1131   case X86::SS: EmitByte(0x36, CurByte, OS); break;
1132   case X86::DS: EmitByte(0x3E, CurByte, OS); break;
1133   case X86::ES: EmitByte(0x26, CurByte, OS); break;
1134   case X86::FS: EmitByte(0x64, CurByte, OS); break;
1135   case X86::GS: EmitByte(0x65, CurByte, OS); break;
1136   }
1137 }
1138
1139 /// EmitOpcodePrefix - Emit all instruction prefixes prior to the opcode.
1140 ///
1141 /// MemOperand is the operand # of the start of a memory operand if present.  If
1142 /// Not present, it is -1.
1143 void X86MCCodeEmitter::EmitOpcodePrefix(uint64_t TSFlags, unsigned &CurByte,
1144                                         int MemOperand, const MCInst &MI,
1145                                         const MCInstrDesc &Desc,
1146                                         const MCSubtargetInfo &STI,
1147                                         raw_ostream &OS) const {
1148
1149   // Emit the lock opcode prefix as needed.
1150   if (TSFlags & X86II::LOCK)
1151     EmitByte(0xF0, CurByte, OS);
1152
1153   // Emit segment override opcode prefix as needed.
1154   if (MemOperand >= 0)
1155     EmitSegmentOverridePrefix(CurByte, MemOperand+X86::AddrSegmentReg, MI, OS);
1156
1157   // Emit the repeat opcode prefix as needed.
1158   if ((TSFlags & X86II::Op0Mask) == X86II::REP)
1159     EmitByte(0xF3, CurByte, OS);
1160
1161   // Emit the address size opcode prefix as needed.
1162   bool need_address_override;
1163   // The AdSize prefix is only for 32-bit and 64-bit modes. Hm, perhaps we
1164   // should introduce an AdSize16 bit instead of having seven special cases?
1165   if ((!is16BitMode(STI) && TSFlags & X86II::AdSize) ||
1166       (is16BitMode(STI) && (MI.getOpcode() == X86::JECXZ_32 ||
1167                          MI.getOpcode() == X86::MOV8o8a ||
1168                          MI.getOpcode() == X86::MOV16o16a ||
1169                          MI.getOpcode() == X86::MOV32o32a ||
1170                          MI.getOpcode() == X86::MOV8ao8 ||
1171                          MI.getOpcode() == X86::MOV16ao16 ||
1172                          MI.getOpcode() == X86::MOV32ao32))) {
1173     need_address_override = true;
1174   } else if (MemOperand == -1) {
1175     need_address_override = false;
1176   } else if (is64BitMode(STI)) {
1177     assert(!Is16BitMemOperand(MI, MemOperand, STI));
1178     need_address_override = Is32BitMemOperand(MI, MemOperand);
1179   } else if (is32BitMode(STI)) {
1180     assert(!Is64BitMemOperand(MI, MemOperand));
1181     need_address_override = Is16BitMemOperand(MI, MemOperand, STI);
1182   } else {
1183     assert(is16BitMode(STI));
1184     assert(!Is64BitMemOperand(MI, MemOperand));
1185     need_address_override = !Is16BitMemOperand(MI, MemOperand, STI);
1186   }
1187
1188   if (need_address_override)
1189     EmitByte(0x67, CurByte, OS);
1190
1191   // Emit the operand size opcode prefix as needed.
1192   if (TSFlags & (is16BitMode(STI) ? X86II::OpSize16 : X86II::OpSize))
1193     EmitByte(0x66, CurByte, OS);
1194
1195   bool Need0FPrefix = false;
1196   switch (TSFlags & X86II::Op0Mask) {
1197   default: llvm_unreachable("Invalid prefix!");
1198   case 0: break;  // No prefix!
1199   case X86II::REP: break; // already handled.
1200   case X86II::TB:  // Two-byte opcode prefix
1201   case X86II::T8:  // 0F 38
1202   case X86II::TA:  // 0F 3A
1203   case X86II::A6:  // 0F A6
1204   case X86II::A7:  // 0F A7
1205     Need0FPrefix = true;
1206     break;
1207   case X86II::PD:   // 66 0F
1208   case X86II::T8PD: // 66 0F 38
1209   case X86II::TAPD: // 66 0F 3A
1210     EmitByte(0x66, CurByte, OS);
1211     Need0FPrefix = true;
1212     break;
1213   case X86II::XS:   // F3 0F
1214   case X86II::T8XS: // F3 0F 38
1215     EmitByte(0xF3, CurByte, OS);
1216     Need0FPrefix = true;
1217     break;
1218   case X86II::XD:   // F2 0F
1219   case X86II::T8XD: // F2 0F 38
1220   case X86II::TAXD: // F2 0F 3A
1221     EmitByte(0xF2, CurByte, OS);
1222     Need0FPrefix = true;
1223     break;
1224   case X86II::D8:
1225   case X86II::D9:
1226   case X86II::DA:
1227   case X86II::DB:
1228   case X86II::DC:
1229   case X86II::DD:
1230   case X86II::DE:
1231   case X86II::DF:
1232     EmitByte(0xD8+(((TSFlags & X86II::Op0Mask) - X86II::D8) >> X86II::Op0Shift),
1233              CurByte, OS);
1234     break;
1235   }
1236
1237   // Handle REX prefix.
1238   // FIXME: Can this come before F2 etc to simplify emission?
1239   if (is64BitMode(STI)) {
1240     if (unsigned REX = DetermineREXPrefix(MI, TSFlags, Desc))
1241       EmitByte(0x40 | REX, CurByte, OS);
1242   }
1243
1244   // 0x0F escape code must be emitted just before the opcode.
1245   if (Need0FPrefix)
1246     EmitByte(0x0F, CurByte, OS);
1247
1248   // FIXME: Pull this up into previous switch if REX can be moved earlier.
1249   switch (TSFlags & X86II::Op0Mask) {
1250   case X86II::T8PD:  // 66 0F 38
1251   case X86II::T8XS:  // F3 0F 38
1252   case X86II::T8XD:  // F2 0F 38
1253   case X86II::T8:    // 0F 38
1254     EmitByte(0x38, CurByte, OS);
1255     break;
1256   case X86II::TAPD:  // 66 0F 3A
1257   case X86II::TAXD:  // F2 0F 3A
1258   case X86II::TA:    // 0F 3A
1259     EmitByte(0x3A, CurByte, OS);
1260     break;
1261   case X86II::A6:    // 0F A6
1262     EmitByte(0xA6, CurByte, OS);
1263     break;
1264   case X86II::A7:    // 0F A7
1265     EmitByte(0xA7, CurByte, OS);
1266     break;
1267   }
1268 }
1269
1270 void X86MCCodeEmitter::
1271 EncodeInstruction(const MCInst &MI, raw_ostream &OS,
1272                   SmallVectorImpl<MCFixup> &Fixups,
1273                   const MCSubtargetInfo &STI) const {
1274   unsigned Opcode = MI.getOpcode();
1275   const MCInstrDesc &Desc = MCII.get(Opcode);
1276   uint64_t TSFlags = Desc.TSFlags;
1277
1278   // Pseudo instructions don't get encoded.
1279   if ((TSFlags & X86II::FormMask) == X86II::Pseudo)
1280     return;
1281
1282   unsigned NumOps = Desc.getNumOperands();
1283   unsigned CurOp = X86II::getOperandBias(Desc);
1284
1285   // Keep track of the current byte being emitted.
1286   unsigned CurByte = 0;
1287
1288   // Is this instruction encoded using the AVX VEX prefix?
1289   bool HasVEXPrefix = (TSFlags >> X86II::VEXShift) & X86II::VEX;
1290
1291   // It uses the VEX.VVVV field?
1292   bool HasVEX_4V = (TSFlags >> X86II::VEXShift) & X86II::VEX_4V;
1293   bool HasVEX_4VOp3 = (TSFlags >> X86II::VEXShift) & X86II::VEX_4VOp3;
1294   bool HasMemOp4 = (TSFlags >> X86II::VEXShift) & X86II::MemOp4;
1295   const unsigned MemOp4_I8IMMOperand = 2;
1296
1297   // It uses the EVEX.aaa field?
1298   bool HasEVEX = (TSFlags >> X86II::VEXShift) & X86II::EVEX;
1299   bool HasEVEX_K = HasEVEX && ((TSFlags >> X86II::VEXShift) & X86II::EVEX_K);
1300   bool HasEVEX_RC = HasEVEX && ((TSFlags >> X86II::VEXShift) & X86II::EVEX_RC);
1301
1302   // Determine where the memory operand starts, if present.
1303   int MemoryOperand = X86II::getMemoryOperandNo(TSFlags, Opcode);
1304   if (MemoryOperand != -1) MemoryOperand += CurOp;
1305
1306   if (!HasVEXPrefix)
1307     EmitOpcodePrefix(TSFlags, CurByte, MemoryOperand, MI, Desc, STI, OS);
1308   else
1309     EmitVEXOpcodePrefix(TSFlags, CurByte, MemoryOperand, MI, Desc, OS);
1310
1311   unsigned char BaseOpcode = X86II::getBaseOpcodeFor(TSFlags);
1312
1313   if ((TSFlags >> X86II::VEXShift) & X86II::Has3DNow0F0FOpcode)
1314     BaseOpcode = 0x0F;   // Weird 3DNow! encoding.
1315
1316   unsigned SrcRegNum = 0;
1317   switch (TSFlags & X86II::FormMask) {
1318   default: errs() << "FORM: " << (TSFlags & X86II::FormMask) << "\n";
1319     llvm_unreachable("Unknown FormMask value in X86MCCodeEmitter!");
1320   case X86II::Pseudo:
1321     llvm_unreachable("Pseudo instruction shouldn't be emitted");
1322   case X86II::RawFrmDstSrc: {
1323     unsigned siReg = MI.getOperand(1).getReg();
1324     assert(((siReg == X86::SI && MI.getOperand(0).getReg() == X86::DI) ||
1325             (siReg == X86::ESI && MI.getOperand(0).getReg() == X86::EDI) ||
1326             (siReg == X86::RSI && MI.getOperand(0).getReg() == X86::RDI)) &&
1327            "SI and DI register sizes do not match");
1328     // Emit segment override opcode prefix as needed (not for %ds).
1329     if (MI.getOperand(2).getReg() != X86::DS)
1330       EmitSegmentOverridePrefix(CurByte, 2, MI, OS);
1331     // Emit OpSize prefix as needed.
1332     if ((!is32BitMode(STI) && siReg == X86::ESI) ||
1333         (is32BitMode(STI) && siReg == X86::SI))
1334       EmitByte(0x67, CurByte, OS);
1335     CurOp += 3; // Consume operands.
1336     EmitByte(BaseOpcode, CurByte, OS);
1337     break;
1338   }
1339   case X86II::RawFrmSrc: {
1340     unsigned siReg = MI.getOperand(0).getReg();
1341     // Emit segment override opcode prefix as needed (not for %ds).
1342     if (MI.getOperand(1).getReg() != X86::DS)
1343       EmitSegmentOverridePrefix(CurByte, 1, MI, OS);
1344     // Emit OpSize prefix as needed.
1345     if ((!is32BitMode(STI) && siReg == X86::ESI) ||
1346         (is32BitMode(STI) && siReg == X86::SI))
1347       EmitByte(0x67, CurByte, OS);
1348     CurOp += 2; // Consume operands.
1349     EmitByte(BaseOpcode, CurByte, OS);
1350     break;
1351   }
1352   case X86II::RawFrmDst: {
1353     unsigned siReg = MI.getOperand(0).getReg();
1354     // Emit OpSize prefix as needed.
1355     if ((!is32BitMode(STI) && siReg == X86::EDI) ||
1356         (is32BitMode(STI) && siReg == X86::DI))
1357       EmitByte(0x67, CurByte, OS);
1358     ++CurOp; // Consume operand.
1359     EmitByte(BaseOpcode, CurByte, OS);
1360     break;
1361   }
1362   case X86II::RawFrm:
1363     EmitByte(BaseOpcode, CurByte, OS);
1364     break;
1365   case X86II::RawFrmMemOffs:
1366     // Emit segment override opcode prefix as needed.
1367     EmitSegmentOverridePrefix(CurByte, 1, MI, OS);
1368     EmitByte(BaseOpcode, CurByte, OS);
1369     EmitImmediate(MI.getOperand(CurOp++), MI.getLoc(),
1370                   X86II::getSizeOfImm(TSFlags), getImmFixupKind(TSFlags),
1371                   CurByte, OS, Fixups);
1372     ++CurOp; // skip segment operand
1373     break;
1374   case X86II::RawFrmImm8:
1375     EmitByte(BaseOpcode, CurByte, OS);
1376     EmitImmediate(MI.getOperand(CurOp++), MI.getLoc(),
1377                   X86II::getSizeOfImm(TSFlags), getImmFixupKind(TSFlags),
1378                   CurByte, OS, Fixups);
1379     EmitImmediate(MI.getOperand(CurOp++), MI.getLoc(), 1, FK_Data_1, CurByte,
1380                   OS, Fixups);
1381     break;
1382   case X86II::RawFrmImm16:
1383     EmitByte(BaseOpcode, CurByte, OS);
1384     EmitImmediate(MI.getOperand(CurOp++), MI.getLoc(),
1385                   X86II::getSizeOfImm(TSFlags), getImmFixupKind(TSFlags),
1386                   CurByte, OS, Fixups);
1387     EmitImmediate(MI.getOperand(CurOp++), MI.getLoc(), 2, FK_Data_2, CurByte,
1388                   OS, Fixups);
1389     break;
1390
1391   case X86II::AddRegFrm:
1392     EmitByte(BaseOpcode + GetX86RegNum(MI.getOperand(CurOp++)), CurByte, OS);
1393     break;
1394
1395   case X86II::MRMDestReg:
1396     EmitByte(BaseOpcode, CurByte, OS);
1397     SrcRegNum = CurOp + 1;
1398
1399     if (HasEVEX_K) // Skip writemask
1400       SrcRegNum++;
1401
1402     if (HasVEX_4V) // Skip 1st src (which is encoded in VEX_VVVV)
1403       ++SrcRegNum;
1404
1405     EmitRegModRMByte(MI.getOperand(CurOp),
1406                      GetX86RegNum(MI.getOperand(SrcRegNum)), CurByte, OS);
1407     CurOp = SrcRegNum + 1;
1408     break;
1409
1410   case X86II::MRMDestMem:
1411     EmitByte(BaseOpcode, CurByte, OS);
1412     SrcRegNum = CurOp + X86::AddrNumOperands;
1413
1414     if (HasEVEX_K) // Skip writemask
1415       SrcRegNum++;
1416
1417     if (HasVEX_4V) // Skip 1st src (which is encoded in VEX_VVVV)
1418       ++SrcRegNum;
1419
1420     EmitMemModRMByte(MI, CurOp,
1421                      GetX86RegNum(MI.getOperand(SrcRegNum)),
1422                      TSFlags, CurByte, OS, Fixups, STI);
1423     CurOp = SrcRegNum + 1;
1424     break;
1425
1426   case X86II::MRMSrcReg:
1427     EmitByte(BaseOpcode, CurByte, OS);
1428     SrcRegNum = CurOp + 1;
1429
1430     if (HasEVEX_K) // Skip writemask
1431       SrcRegNum++;
1432
1433     if (HasVEX_4V) // Skip 1st src (which is encoded in VEX_VVVV)
1434       ++SrcRegNum;
1435
1436     if (HasMemOp4) // Skip 2nd src (which is encoded in I8IMM)
1437       ++SrcRegNum;
1438
1439     EmitRegModRMByte(MI.getOperand(SrcRegNum),
1440                      GetX86RegNum(MI.getOperand(CurOp)), CurByte, OS);
1441
1442     // 2 operands skipped with HasMemOp4, compensate accordingly
1443     CurOp = HasMemOp4 ? SrcRegNum : SrcRegNum + 1;
1444     if (HasVEX_4VOp3)
1445       ++CurOp;
1446     // do not count the rounding control operand
1447     if (HasEVEX_RC)
1448       NumOps--;
1449     break;
1450
1451   case X86II::MRMSrcMem: {
1452     int AddrOperands = X86::AddrNumOperands;
1453     unsigned FirstMemOp = CurOp+1;
1454
1455     if (HasEVEX_K) { // Skip writemask
1456       ++AddrOperands;
1457       ++FirstMemOp;
1458     }
1459
1460     if (HasVEX_4V) {
1461       ++AddrOperands;
1462       ++FirstMemOp;  // Skip the register source (which is encoded in VEX_VVVV).
1463     }
1464     if (HasMemOp4) // Skip second register source (encoded in I8IMM)
1465       ++FirstMemOp;
1466
1467     EmitByte(BaseOpcode, CurByte, OS);
1468
1469     EmitMemModRMByte(MI, FirstMemOp, GetX86RegNum(MI.getOperand(CurOp)),
1470                      TSFlags, CurByte, OS, Fixups, STI);
1471     CurOp += AddrOperands + 1;
1472     if (HasVEX_4VOp3)
1473       ++CurOp;
1474     break;
1475   }
1476
1477   case X86II::MRM0r: case X86II::MRM1r:
1478   case X86II::MRM2r: case X86II::MRM3r:
1479   case X86II::MRM4r: case X86II::MRM5r:
1480   case X86II::MRM6r: case X86II::MRM7r:
1481     if (HasVEX_4V) // Skip the register dst (which is encoded in VEX_VVVV).
1482       ++CurOp;
1483     EmitByte(BaseOpcode, CurByte, OS);
1484     EmitRegModRMByte(MI.getOperand(CurOp++),
1485                      (TSFlags & X86II::FormMask)-X86II::MRM0r,
1486                      CurByte, OS);
1487     break;
1488   case X86II::MRM0m: case X86II::MRM1m:
1489   case X86II::MRM2m: case X86II::MRM3m:
1490   case X86II::MRM4m: case X86II::MRM5m:
1491   case X86II::MRM6m: case X86II::MRM7m:
1492     if (HasVEX_4V) // Skip the register dst (which is encoded in VEX_VVVV).
1493       ++CurOp;
1494     EmitByte(BaseOpcode, CurByte, OS);
1495     EmitMemModRMByte(MI, CurOp, (TSFlags & X86II::FormMask)-X86II::MRM0m,
1496                      TSFlags, CurByte, OS, Fixups, STI);
1497     CurOp += X86::AddrNumOperands;
1498     break;
1499   case X86II::MRM_C1: case X86II::MRM_C2: case X86II::MRM_C3:
1500   case X86II::MRM_C4: case X86II::MRM_C8: case X86II::MRM_C9:
1501   case X86II::MRM_CA: case X86II::MRM_CB: case X86II::MRM_D0:
1502   case X86II::MRM_D1: case X86II::MRM_D4: case X86II::MRM_D5:
1503   case X86II::MRM_D6: case X86II::MRM_D8: case X86II::MRM_D9:
1504   case X86II::MRM_DA: case X86II::MRM_DB: case X86II::MRM_DC:
1505   case X86II::MRM_DD: case X86II::MRM_DE: case X86II::MRM_DF:
1506   case X86II::MRM_E8: case X86II::MRM_F0: case X86II::MRM_F8:
1507   case X86II::MRM_F9:
1508     EmitByte(BaseOpcode, CurByte, OS);
1509
1510     unsigned char MRM;
1511     switch (TSFlags & X86II::FormMask) {
1512     default: llvm_unreachable("Invalid Form");
1513     case X86II::MRM_C1: MRM = 0xC1; break;
1514     case X86II::MRM_C2: MRM = 0xC2; break;
1515     case X86II::MRM_C3: MRM = 0xC3; break;
1516     case X86II::MRM_C4: MRM = 0xC4; break;
1517     case X86II::MRM_C8: MRM = 0xC8; break;
1518     case X86II::MRM_C9: MRM = 0xC9; break;
1519     case X86II::MRM_CA: MRM = 0xCA; break;
1520     case X86II::MRM_CB: MRM = 0xCB; break;
1521     case X86II::MRM_D0: MRM = 0xD0; break;
1522     case X86II::MRM_D1: MRM = 0xD1; break;
1523     case X86II::MRM_D4: MRM = 0xD4; break;
1524     case X86II::MRM_D5: MRM = 0xD5; break;
1525     case X86II::MRM_D6: MRM = 0xD6; break;
1526     case X86II::MRM_D8: MRM = 0xD8; break;
1527     case X86II::MRM_D9: MRM = 0xD9; break;
1528     case X86II::MRM_DA: MRM = 0xDA; break;
1529     case X86II::MRM_DB: MRM = 0xDB; break;
1530     case X86II::MRM_DC: MRM = 0xDC; break;
1531     case X86II::MRM_DD: MRM = 0xDD; break;
1532     case X86II::MRM_DE: MRM = 0xDE; break;
1533     case X86II::MRM_DF: MRM = 0xDF; break;
1534     case X86II::MRM_E8: MRM = 0xE8; break;
1535     case X86II::MRM_F0: MRM = 0xF0; break;
1536     case X86II::MRM_F8: MRM = 0xF8; break;
1537     case X86II::MRM_F9: MRM = 0xF9; break;
1538     }
1539     EmitByte(MRM, CurByte, OS);
1540     break;
1541   }
1542
1543   // If there is a remaining operand, it must be a trailing immediate.  Emit it
1544   // according to the right size for the instruction. Some instructions
1545   // (SSE4a extrq and insertq) have two trailing immediates.
1546   while (CurOp != NumOps && NumOps - CurOp <= 2) {
1547     // The last source register of a 4 operand instruction in AVX is encoded
1548     // in bits[7:4] of a immediate byte.
1549     if ((TSFlags >> X86II::VEXShift) & X86II::VEX_I8IMM) {
1550       const MCOperand &MO = MI.getOperand(HasMemOp4 ? MemOp4_I8IMMOperand
1551                                                     : CurOp);
1552       ++CurOp;
1553       unsigned RegNum = GetX86RegNum(MO) << 4;
1554       if (X86II::isX86_64ExtendedReg(MO.getReg()))
1555         RegNum |= 1 << 7;
1556       // If there is an additional 5th operand it must be an immediate, which
1557       // is encoded in bits[3:0]
1558       if (CurOp != NumOps) {
1559         const MCOperand &MIMM = MI.getOperand(CurOp++);
1560         if (MIMM.isImm()) {
1561           unsigned Val = MIMM.getImm();
1562           assert(Val < 16 && "Immediate operand value out of range");
1563           RegNum |= Val;
1564         }
1565       }
1566       EmitImmediate(MCOperand::CreateImm(RegNum), MI.getLoc(), 1, FK_Data_1,
1567                     CurByte, OS, Fixups);
1568     } else {
1569       unsigned FixupKind;
1570       // FIXME: Is there a better way to know that we need a signed relocation?
1571       if (MI.getOpcode() == X86::ADD64ri32 ||
1572           MI.getOpcode() == X86::MOV64ri32 ||
1573           MI.getOpcode() == X86::MOV64mi32 ||
1574           MI.getOpcode() == X86::PUSH64i32)
1575         FixupKind = X86::reloc_signed_4byte;
1576       else
1577         FixupKind = getImmFixupKind(TSFlags);
1578       EmitImmediate(MI.getOperand(CurOp++), MI.getLoc(),
1579                     X86II::getSizeOfImm(TSFlags), MCFixupKind(FixupKind),
1580                     CurByte, OS, Fixups);
1581     }
1582   }
1583
1584   if ((TSFlags >> X86II::VEXShift) & X86II::Has3DNow0F0FOpcode)
1585     EmitByte(X86II::getBaseOpcodeFor(TSFlags), CurByte, OS);
1586
1587 #ifndef NDEBUG
1588   // FIXME: Verify.
1589   if (/*!Desc.isVariadic() &&*/ CurOp != NumOps) {
1590     errs() << "Cannot encode all operands of: ";
1591     MI.dump();
1592     errs() << '\n';
1593     abort();
1594   }
1595 #endif
1596 }