lib/Target/X86/MCTargetDesc/X86MCCodeEmitter.cpp

   1 //===-- X86MCCodeEmitter.cpp - Convert X86 code to machine code -----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the X86MCCodeEmitter class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #define DEBUG_TYPE "mccodeemitter"
  15 #include "MCTargetDesc/X86MCTargetDesc.h"
  16 #include "MCTargetDesc/X86BaseInfo.h"
  17 #include "MCTargetDesc/X86FixupKinds.h"
  18 #include "llvm/MC/MCCodeEmitter.h"
  19 #include "llvm/MC/MCContext.h"
  20 #include "llvm/MC/MCExpr.h"
  21 #include "llvm/MC/MCInst.h"
  22 #include "llvm/MC/MCInstrInfo.h"
  23 #include "llvm/MC/MCRegisterInfo.h"
  24 #include "llvm/MC/MCSubtargetInfo.h"
  25 #include "llvm/MC/MCSymbol.h"
  26 #include "llvm/Support/raw_ostream.h"
  27
  28 using namespace llvm;
  29
  30 namespace {
  31 class X86MCCodeEmitter : public MCCodeEmitter {
  32   X86MCCodeEmitter(const X86MCCodeEmitter &) LLVM_DELETED_FUNCTION;
  33   void operator=(const X86MCCodeEmitter &) LLVM_DELETED_FUNCTION;
  34   const MCInstrInfo &MCII;
  35   const MCSubtargetInfo &STI;
  36   MCContext &Ctx;
  37 public:
  38   X86MCCodeEmitter(const MCInstrInfo &mcii, const MCSubtargetInfo &sti,
  39                    MCContext &ctx)
  40     : MCII(mcii), STI(sti), Ctx(ctx) {
  41   }
  42
  43   ~X86MCCodeEmitter() {}
  44
  45   bool is64BitMode() const {
  46     // FIXME: Can tablegen auto-generate this?
  47     return (STI.getFeatureBits() & X86::Mode64Bit) != 0;
  48   }
  49
  50   bool is32BitMode() const {
  51     // FIXME: Can tablegen auto-generate this?
  52     return (STI.getFeatureBits() & X86::Mode64Bit) == 0;
  53   }
  54
  55   unsigned GetX86RegNum(const MCOperand &MO) const {
  56     return Ctx.getRegisterInfo()->getEncodingValue(MO.getReg()) & 0x7;
  57   }
  58
  59   // On regular x86, both XMM0-XMM7 and XMM8-XMM15 are encoded in the range
  60   // 0-7 and the difference between the 2 groups is given by the REX prefix.
  61   // In the VEX prefix, registers are seen sequencially from 0-15 and encoded
  62   // in 1's complement form, example:
  63   //
  64   //  ModRM field => XMM9 => 1
  65   //  VEX.VVVV    => XMM9 => ~9
  66   //
  67   // See table 4-35 of Intel AVX Programming Reference for details.
  68   unsigned char getVEXRegisterEncoding(const MCInst &MI,
  69                                        unsigned OpNum) const {
  70     unsigned SrcReg = MI.getOperand(OpNum).getReg();
  71     unsigned SrcRegNum = GetX86RegNum(MI.getOperand(OpNum));
  72     if (X86II::isX86_64ExtendedReg(SrcReg))
  73       SrcRegNum |= 8;
  74
  75     // The registers represented through VEX_VVVV should
  76     // be encoded in 1's complement form.
  77     return (~SrcRegNum) & 0xf;
  78   }
  79
  80   unsigned char getWriteMaskRegisterEncoding(const MCInst &MI,
  81                                              unsigned OpNum) const {
  82     assert(X86::K0 != MI.getOperand(OpNum).getReg() &&
  83            "Invalid mask register as write-mask!");
  84     unsigned MaskRegNum = GetX86RegNum(MI.getOperand(OpNum));
  85     return MaskRegNum;
  86   }
  87
  88   void EmitByte(unsigned char C, unsigned &CurByte, raw_ostream &OS) const {
  89     OS << (char)C;
  90     ++CurByte;
  91   }
  92
  93   void EmitConstant(uint64_t Val, unsigned Size, unsigned &CurByte,
  94                     raw_ostream &OS) const {
  95     // Output the constant in little endian byte order.
  96     for (unsigned i = 0; i != Size; ++i) {
  97       EmitByte(Val & 255, CurByte, OS);
  98       Val >>= 8;
  99     }
 100   }
 101
 102   void EmitImmediate(const MCOperand &Disp, SMLoc Loc,
 103                      unsigned ImmSize, MCFixupKind FixupKind,
 104                      unsigned &CurByte, raw_ostream &OS,
 105                      SmallVectorImpl<MCFixup> &Fixups,
 106                      int ImmOffset = 0) const;
 107
 108   inline static unsigned char ModRMByte(unsigned Mod, unsigned RegOpcode,
 109                                         unsigned RM) {
 110     assert(Mod < 4 && RegOpcode < 8 && RM < 8 && "ModRM Fields out of range!");
 111     return RM | (RegOpcode << 3) | (Mod << 6);
 112   }
 113
 114   void EmitRegModRMByte(const MCOperand &ModRMReg, unsigned RegOpcodeFld,
 115                         unsigned &CurByte, raw_ostream &OS) const {
 116     EmitByte(ModRMByte(3, RegOpcodeFld, GetX86RegNum(ModRMReg)), CurByte, OS);
 117   }
 118
 119   void EmitSIBByte(unsigned SS, unsigned Index, unsigned Base,
 120                    unsigned &CurByte, raw_ostream &OS) const {
 121     // SIB byte is in the same format as the ModRMByte.
 122     EmitByte(ModRMByte(SS, Index, Base), CurByte, OS);
 123   }
 124
 125
 126   void EmitMemModRMByte(const MCInst &MI, unsigned Op,
 127                         unsigned RegOpcodeField,
 128                         uint64_t TSFlags, unsigned &CurByte, raw_ostream &OS,
 129                         SmallVectorImpl<MCFixup> &Fixups) const;
 130
 131   void EncodeInstruction(const MCInst &MI, raw_ostream &OS,
 132                          SmallVectorImpl<MCFixup> &Fixups) const;
 133
 134   void EmitVEXOpcodePrefix(uint64_t TSFlags, unsigned &CurByte, int MemOperand,
 135                            const MCInst &MI, const MCInstrDesc &Desc,
 136                            raw_ostream &OS) const;
 137
 138   void EmitSegmentOverridePrefix(uint64_t TSFlags, unsigned &CurByte,
 139                                  int MemOperand, const MCInst &MI,
 140                                  raw_ostream &OS) const;
 141
 142   void EmitOpcodePrefix(uint64_t TSFlags, unsigned &CurByte, int MemOperand,
 143                         const MCInst &MI, const MCInstrDesc &Desc,
 144                         raw_ostream &OS) const;
 145 };
 146
 147 } // end anonymous namespace
 148
 149
 150 MCCodeEmitter *llvm::createX86MCCodeEmitter(const MCInstrInfo &MCII,
 151                                             const MCRegisterInfo &MRI,
 152                                             const MCSubtargetInfo &STI,
 153                                             MCContext &Ctx) {
 154   return new X86MCCodeEmitter(MCII, STI, Ctx);
 155 }
 156
 157 /// isDisp8 - Return true if this signed displacement fits in a 8-bit
 158 /// sign-extended field.
 159 static bool isDisp8(int Value) {
 160   return Value == (signed char)Value;
 161 }
 162
 163 /// isCDisp8 - Return true if this signed displacement fits in a 8-bit
 164 /// compressed dispacement field.
 165 static bool isCDisp8(uint64_t TSFlags, int Value, int& CValue) {
 166   assert(((TSFlags >> X86II::VEXShift) & X86II::EVEX) &&
 167          "Compressed 8-bit displacement is only valid for EVEX inst.");
 168
 169   unsigned CD8E = (TSFlags >> X86II::EVEX_CD8EShift) & X86II::EVEX_CD8EMask;
 170   unsigned CD8V = (TSFlags >> X86II::EVEX_CD8VShift) & X86II::EVEX_CD8VMask;
 171
 172   if (CD8V == 0 && CD8E == 0) {
 173     CValue = Value;
 174     return isDisp8(Value);
 175   }
 176
 177   unsigned MemObjSize = 1U << CD8E;
 178   if (CD8V & 4) {
 179     // Fixed vector length
 180     MemObjSize *= 1U << (CD8V & 0x3);
 181   } else {
 182     // Modified vector length
 183     bool EVEX_b = (TSFlags >> X86II::VEXShift) & X86II::EVEX_B;
 184     if (!EVEX_b) {
 185       unsigned EVEX_LL = ((TSFlags >> X86II::VEXShift) & X86II::VEX_L) ? 1 : 0;
 186       EVEX_LL += ((TSFlags >> X86II::VEXShift) & X86II::EVEX_L2) ? 2 : 0;
 187       assert(EVEX_LL < 3 && "");
 188
 189       unsigned NumElems = (1U << (EVEX_LL + 4)) / MemObjSize;
 190       NumElems /= 1U << (CD8V & 0x3);
 191
 192       MemObjSize *= NumElems;
 193     }
 194   }
 195
 196   unsigned MemObjMask = MemObjSize - 1;
 197   assert((MemObjSize & MemObjMask) == 0 && "Invalid memory object size.");
 198
 199   if (Value & MemObjMask) // Unaligned offset
 200     return false;
 201   Value /= MemObjSize;
 202   bool Ret = (Value == (signed char)Value);
 203
 204   if (Ret)
 205     CValue = Value;
 206   return Ret;
 207 }
 208
 209 /// getImmFixupKind - Return the appropriate fixup kind to use for an immediate
 210 /// in an instruction with the specified TSFlags.
 211 static MCFixupKind getImmFixupKind(uint64_t TSFlags) {
 212   unsigned Size = X86II::getSizeOfImm(TSFlags);
 213   bool isPCRel = X86II::isImmPCRel(TSFlags);
 214
 215   return MCFixup::getKindForSize(Size, isPCRel);
 216 }
 217
 218 /// Is32BitMemOperand - Return true if the specified instruction has
 219 /// a 32-bit memory operand. Op specifies the operand # of the memoperand.
 220 static bool Is32BitMemOperand(const MCInst &MI, unsigned Op) {
 221   const MCOperand &BaseReg  = MI.getOperand(Op+X86::AddrBaseReg);
 222   const MCOperand &IndexReg = MI.getOperand(Op+X86::AddrIndexReg);
 223
 224   if ((BaseReg.getReg() != 0 &&
 225        X86MCRegisterClasses[X86::GR32RegClassID].contains(BaseReg.getReg())) ||
 226       (IndexReg.getReg() != 0 &&
 227        X86MCRegisterClasses[X86::GR32RegClassID].contains(IndexReg.getReg())))
 228     return true;
 229   return false;
 230 }
 231
 232 /// Is64BitMemOperand - Return true if the specified instruction has
 233 /// a 64-bit memory operand. Op specifies the operand # of the memoperand.
 234 #ifndef NDEBUG
 235 static bool Is64BitMemOperand(const MCInst &MI, unsigned Op) {
 236   const MCOperand &BaseReg  = MI.getOperand(Op+X86::AddrBaseReg);
 237   const MCOperand &IndexReg = MI.getOperand(Op+X86::AddrIndexReg);
 238
 239   if ((BaseReg.getReg() != 0 &&
 240        X86MCRegisterClasses[X86::GR64RegClassID].contains(BaseReg.getReg())) ||
 241       (IndexReg.getReg() != 0 &&
 242        X86MCRegisterClasses[X86::GR64RegClassID].contains(IndexReg.getReg())))
 243     return true;
 244   return false;
 245 }
 246 #endif
 247
 248 /// Is16BitMemOperand - Return true if the specified instruction has
 249 /// a 16-bit memory operand. Op specifies the operand # of the memoperand.
 250 static bool Is16BitMemOperand(const MCInst &MI, unsigned Op) {
 251   const MCOperand &BaseReg  = MI.getOperand(Op+X86::AddrBaseReg);
 252   const MCOperand &IndexReg = MI.getOperand(Op+X86::AddrIndexReg);
 253
 254   if ((BaseReg.getReg() != 0 &&
 255        X86MCRegisterClasses[X86::GR16RegClassID].contains(BaseReg.getReg())) ||
 256       (IndexReg.getReg() != 0 &&
 257        X86MCRegisterClasses[X86::GR16RegClassID].contains(IndexReg.getReg())))
 258     return true;
 259   return false;
 260 }
 261
 262 /// StartsWithGlobalOffsetTable - Check if this expression starts with
 263 ///  _GLOBAL_OFFSET_TABLE_ and if it is of the form
 264 ///  _GLOBAL_OFFSET_TABLE_-symbol. This is needed to support PIC on ELF
 265 /// i386 as _GLOBAL_OFFSET_TABLE_ is magical. We check only simple case that
 266 /// are know to be used: _GLOBAL_OFFSET_TABLE_ by itself or at the start
 267 /// of a binary expression.
 268 enum GlobalOffsetTableExprKind {
 269   GOT_None,
 270   GOT_Normal,
 271   GOT_SymDiff
 272 };
 273 static GlobalOffsetTableExprKind
 274 StartsWithGlobalOffsetTable(const MCExpr *Expr) {
 275   const MCExpr *RHS = 0;
 276   if (Expr->getKind() == MCExpr::Binary) {
 277     const MCBinaryExpr *BE = static_cast<const MCBinaryExpr *>(Expr);
 278     Expr = BE->getLHS();
 279     RHS = BE->getRHS();
 280   }
 281
 282   if (Expr->getKind() != MCExpr::SymbolRef)
 283     return GOT_None;
 284
 285   const MCSymbolRefExpr *Ref = static_cast<const MCSymbolRefExpr*>(Expr);
 286   const MCSymbol &S = Ref->getSymbol();
 287   if (S.getName() != "_GLOBAL_OFFSET_TABLE_")
 288     return GOT_None;
 289   if (RHS && RHS->getKind() == MCExpr::SymbolRef)
 290     return GOT_SymDiff;
 291   return GOT_Normal;
 292 }
 293
 294 static bool HasSecRelSymbolRef(const MCExpr *Expr) {
 295   if (Expr->getKind() == MCExpr::SymbolRef) {
 296     const MCSymbolRefExpr *Ref = static_cast<const MCSymbolRefExpr*>(Expr);
 297     return Ref->getKind() == MCSymbolRefExpr::VK_SECREL;
 298   }
 299   return false;
 300 }
 301
 302 void X86MCCodeEmitter::
 303 EmitImmediate(const MCOperand &DispOp, SMLoc Loc, unsigned Size,
 304               MCFixupKind FixupKind, unsigned &CurByte, raw_ostream &OS,
 305               SmallVectorImpl<MCFixup> &Fixups, int ImmOffset) const {
 306   const MCExpr *Expr = NULL;
 307   if (DispOp.isImm()) {
 308     // If this is a simple integer displacement that doesn't require a
 309     // relocation, emit it now.
 310     if (FixupKind != FK_PCRel_1 &&
 311         FixupKind != FK_PCRel_2 &&
 312         FixupKind != FK_PCRel_4) {
 313       EmitConstant(DispOp.getImm()+ImmOffset, Size, CurByte, OS);
 314       return;
 315     }
 316     Expr = MCConstantExpr::Create(DispOp.getImm(), Ctx);
 317   } else {
 318     Expr = DispOp.getExpr();
 319   }
 320
 321   // If we have an immoffset, add it to the expression.
 322   if ((FixupKind == FK_Data_4 ||
 323        FixupKind == FK_Data_8 ||
 324        FixupKind == MCFixupKind(X86::reloc_signed_4byte))) {
 325     GlobalOffsetTableExprKind Kind = StartsWithGlobalOffsetTable(Expr);
 326     if (Kind != GOT_None) {
 327       assert(ImmOffset == 0);
 328
 329       FixupKind = MCFixupKind(X86::reloc_global_offset_table);
 330       if (Kind == GOT_Normal)
 331         ImmOffset = CurByte;
 332     } else if (Expr->getKind() == MCExpr::SymbolRef) {
 333       if (HasSecRelSymbolRef(Expr)) {
 334         FixupKind = MCFixupKind(FK_SecRel_4);
 335       }
 336     } else if (Expr->getKind() == MCExpr::Binary) {
 337       const MCBinaryExpr *Bin = static_cast<const MCBinaryExpr*>(Expr);
 338       if (HasSecRelSymbolRef(Bin->getLHS())
 339           || HasSecRelSymbolRef(Bin->getRHS())) {
 340         FixupKind = MCFixupKind(FK_SecRel_4);
 341       }
 342     }
 343   }
 344
 345   // If the fixup is pc-relative, we need to bias the value to be relative to
 346   // the start of the field, not the end of the field.
 347   if (FixupKind == FK_PCRel_4 ||
 348       FixupKind == MCFixupKind(X86::reloc_riprel_4byte) ||
 349       FixupKind == MCFixupKind(X86::reloc_riprel_4byte_movq_load))
 350     ImmOffset -= 4;
 351   if (FixupKind == FK_PCRel_2)
 352     ImmOffset -= 2;
 353   if (FixupKind == FK_PCRel_1)
 354     ImmOffset -= 1;
 355
 356   if (ImmOffset)
 357     Expr = MCBinaryExpr::CreateAdd(Expr, MCConstantExpr::Create(ImmOffset, Ctx),
 358                                    Ctx);
 359
 360   // Emit a symbolic constant as a fixup and 4 zeros.
 361   Fixups.push_back(MCFixup::Create(CurByte, Expr, FixupKind, Loc));
 362   EmitConstant(0, Size, CurByte, OS);
 363 }
 364
 365 void X86MCCodeEmitter::EmitMemModRMByte(const MCInst &MI, unsigned Op,
 366                                         unsigned RegOpcodeField,
 367                                         uint64_t TSFlags, unsigned &CurByte,
 368                                         raw_ostream &OS,
 369                                         SmallVectorImpl<MCFixup> &Fixups) const{
 370   const MCOperand &Disp     = MI.getOperand(Op+X86::AddrDisp);
 371   const MCOperand &Base     = MI.getOperand(Op+X86::AddrBaseReg);
 372   const MCOperand &Scale    = MI.getOperand(Op+X86::AddrScaleAmt);
 373   const MCOperand &IndexReg = MI.getOperand(Op+X86::AddrIndexReg);
 374   unsigned BaseReg = Base.getReg();
 375   bool HasEVEX = (TSFlags >> X86II::VEXShift) & X86II::EVEX;
 376
 377   // Handle %rip relative addressing.
 378   if (BaseReg == X86::RIP) {    // [disp32+RIP] in X86-64 mode
 379     assert(is64BitMode() && "Rip-relative addressing requires 64-bit mode");
 380     assert(IndexReg.getReg() == 0 && "Invalid rip-relative address");
 381     EmitByte(ModRMByte(0, RegOpcodeField, 5), CurByte, OS);
 382
 383     unsigned FixupKind = X86::reloc_riprel_4byte;
 384
 385     // movq loads are handled with a special relocation form which allows the
 386     // linker to eliminate some loads for GOT references which end up in the
 387     // same linkage unit.
 388     if (MI.getOpcode() == X86::MOV64rm)
 389       FixupKind = X86::reloc_riprel_4byte_movq_load;
 390
 391     // rip-relative addressing is actually relative to the *next* instruction.
 392     // Since an immediate can follow the mod/rm byte for an instruction, this
 393     // means that we need to bias the immediate field of the instruction with
 394     // the size of the immediate field.  If we have this case, add it into the
 395     // expression to emit.
 396     int ImmSize = X86II::hasImm(TSFlags) ? X86II::getSizeOfImm(TSFlags) : 0;
 397
 398     EmitImmediate(Disp, MI.getLoc(), 4, MCFixupKind(FixupKind),
 399                   CurByte, OS, Fixups, -ImmSize);
 400     return;
 401   }
 402
 403   unsigned BaseRegNo = BaseReg ? GetX86RegNum(Base) : -1U;
 404
 405   // Determine whether a SIB byte is needed.
 406   // If no BaseReg, issue a RIP relative instruction only if the MCE can
 407   // resolve addresses on-the-fly, otherwise use SIB (Intel Manual 2A, table
 408   // 2-7) and absolute references.
 409
 410   if (// The SIB byte must be used if there is an index register.
 411       IndexReg.getReg() == 0 &&
 412       // The SIB byte must be used if the base is ESP/RSP/R12, all of which
 413       // encode to an R/M value of 4, which indicates that a SIB byte is
 414       // present.
 415       BaseRegNo != N86::ESP &&
 416       // If there is no base register and we're in 64-bit mode, we need a SIB
 417       // byte to emit an addr that is just 'disp32' (the non-RIP relative form).
 418       (!is64BitMode() || BaseReg != 0)) {
 419
 420     if (BaseReg == 0) {          // [disp32]     in X86-32 mode
 421       EmitByte(ModRMByte(0, RegOpcodeField, 5), CurByte, OS);
 422       EmitImmediate(Disp, MI.getLoc(), 4, FK_Data_4, CurByte, OS, Fixups);
 423       return;
 424     }
 425
 426     // If the base is not EBP/ESP and there is no displacement, use simple
 427     // indirect register encoding, this handles addresses like [EAX].  The
 428     // encoding for [EBP] with no displacement means [disp32] so we handle it
 429     // by emitting a displacement of 0 below.
 430     if (Disp.isImm() && Disp.getImm() == 0 && BaseRegNo != N86::EBP) {
 431       EmitByte(ModRMByte(0, RegOpcodeField, BaseRegNo), CurByte, OS);
 432       return;
 433     }
 434
 435     // Otherwise, if the displacement fits in a byte, encode as [REG+disp8].
 436     if (Disp.isImm()) {
 437       if (!HasEVEX && isDisp8(Disp.getImm())) {
 438         EmitByte(ModRMByte(1, RegOpcodeField, BaseRegNo), CurByte, OS);
 439         EmitImmediate(Disp, MI.getLoc(), 1, FK_Data_1, CurByte, OS, Fixups);
 440         return;
 441       }
 442       // Try EVEX compressed 8-bit displacement first; if failed, fall back to
 443       // 32-bit displacement.
 444       int CDisp8 = 0;
 445       if (HasEVEX && isCDisp8(TSFlags, Disp.getImm(), CDisp8)) {
 446         EmitByte(ModRMByte(1, RegOpcodeField, BaseRegNo), CurByte, OS);
 447         EmitImmediate(Disp, MI.getLoc(), 1, FK_Data_1, CurByte, OS, Fixups,
 448                       CDisp8 - Disp.getImm());
 449         return;
 450       }
 451     }
 452
 453     // Otherwise, emit the most general non-SIB encoding: [REG+disp32]
 454     EmitByte(ModRMByte(2, RegOpcodeField, BaseRegNo), CurByte, OS);
 455     EmitImmediate(Disp, MI.getLoc(), 4, MCFixupKind(X86::reloc_signed_4byte), CurByte, OS,
 456                   Fixups);
 457     return;
 458   }
 459
 460   // We need a SIB byte, so start by outputting the ModR/M byte first
 461   assert(IndexReg.getReg() != X86::ESP &&
 462          IndexReg.getReg() != X86::RSP && "Cannot use ESP as index reg!");
 463
 464   bool ForceDisp32 = false;
 465   bool ForceDisp8  = false;
 466   int CDisp8 = 0;
 467   int ImmOffset = 0;
 468   if (BaseReg == 0) {
 469     // If there is no base register, we emit the special case SIB byte with
 470     // MOD=0, BASE=5, to JUST get the index, scale, and displacement.
 471     EmitByte(ModRMByte(0, RegOpcodeField, 4), CurByte, OS);
 472     ForceDisp32 = true;
 473   } else if (!Disp.isImm()) {
 474     // Emit the normal disp32 encoding.
 475     EmitByte(ModRMByte(2, RegOpcodeField, 4), CurByte, OS);
 476     ForceDisp32 = true;
 477   } else if (Disp.getImm() == 0 &&
 478              // Base reg can't be anything that ends up with '5' as the base
 479              // reg, it is the magic [*] nomenclature that indicates no base.
 480              BaseRegNo != N86::EBP) {
 481     // Emit no displacement ModR/M byte
 482     EmitByte(ModRMByte(0, RegOpcodeField, 4), CurByte, OS);
 483   } else if (!HasEVEX && isDisp8(Disp.getImm())) {
 484     // Emit the disp8 encoding.
 485     EmitByte(ModRMByte(1, RegOpcodeField, 4), CurByte, OS);
 486     ForceDisp8 = true;           // Make sure to force 8 bit disp if Base=EBP
 487   } else if (HasEVEX && isCDisp8(TSFlags, Disp.getImm(), CDisp8)) {
 488     // Emit the disp8 encoding.
 489     EmitByte(ModRMByte(1, RegOpcodeField, 4), CurByte, OS);
 490     ForceDisp8 = true;           // Make sure to force 8 bit disp if Base=EBP
 491     ImmOffset = CDisp8 - Disp.getImm();
 492   } else {
 493     // Emit the normal disp32 encoding.
 494     EmitByte(ModRMByte(2, RegOpcodeField, 4), CurByte, OS);
 495   }
 496
 497   // Calculate what the SS field value should be...
 498   static const unsigned SSTable[] = { ~0U, 0, 1, ~0U, 2, ~0U, ~0U, ~0U, 3 };
 499   unsigned SS = SSTable[Scale.getImm()];
 500
 501   if (BaseReg == 0) {
 502     // Handle the SIB byte for the case where there is no base, see Intel
 503     // Manual 2A, table 2-7. The displacement has already been output.
 504     unsigned IndexRegNo;
 505     if (IndexReg.getReg())
 506       IndexRegNo = GetX86RegNum(IndexReg);
 507     else // Examples: [ESP+1*<noreg>+4] or [scaled idx]+disp32 (MOD=0,BASE=5)
 508       IndexRegNo = 4;
 509     EmitSIBByte(SS, IndexRegNo, 5, CurByte, OS);
 510   } else {
 511     unsigned IndexRegNo;
 512     if (IndexReg.getReg())
 513       IndexRegNo = GetX86RegNum(IndexReg);
 514     else
 515       IndexRegNo = 4;   // For example [ESP+1*<noreg>+4]
 516     EmitSIBByte(SS, IndexRegNo, GetX86RegNum(Base), CurByte, OS);
 517   }
 518
 519   // Do we need to output a displacement?
 520   if (ForceDisp8)
 521     EmitImmediate(Disp, MI.getLoc(), 1, FK_Data_1, CurByte, OS, Fixups, ImmOffset);
 522   else if (ForceDisp32 || Disp.getImm() != 0)
 523     EmitImmediate(Disp, MI.getLoc(), 4, MCFixupKind(X86::reloc_signed_4byte),
 524                   CurByte, OS, Fixups);
 525 }
 526
 527 /// EmitVEXOpcodePrefix - AVX instructions are encoded using a opcode prefix
 528 /// called VEX.
 529 void X86MCCodeEmitter::EmitVEXOpcodePrefix(uint64_t TSFlags, unsigned &CurByte,
 530                                            int MemOperand, const MCInst &MI,
 531                                            const MCInstrDesc &Desc,
 532                                            raw_ostream &OS) const {
 533   bool HasEVEX = (TSFlags >> X86II::VEXShift) & X86II::EVEX;
 534   bool HasEVEX_K = HasEVEX && ((TSFlags >> X86II::VEXShift) & X86II::EVEX_K);
 535   bool HasVEX_4V = (TSFlags >> X86II::VEXShift) & X86II::VEX_4V;
 536   bool HasVEX_4VOp3 = (TSFlags >> X86II::VEXShift) & X86II::VEX_4VOp3;
 537   bool HasMemOp4 = (TSFlags >> X86II::VEXShift) & X86II::MemOp4;
 538
 539   // VEX_R: opcode externsion equivalent to REX.R in
 540   // 1's complement (inverted) form
 541   //
 542   //  1: Same as REX_R=0 (must be 1 in 32-bit mode)
 543   //  0: Same as REX_R=1 (64 bit mode only)
 544   //
 545   unsigned char VEX_R = 0x1;
 546   unsigned char EVEX_R2 = 0x1;
 547
 548   // VEX_X: equivalent to REX.X, only used when a
 549   // register is used for index in SIB Byte.
 550   //
 551   //  1: Same as REX.X=0 (must be 1 in 32-bit mode)
 552   //  0: Same as REX.X=1 (64-bit mode only)
 553   unsigned char VEX_X = 0x1;
 554
 555   // VEX_B:
 556   //
 557   //  1: Same as REX_B=0 (ignored in 32-bit mode)
 558   //  0: Same as REX_B=1 (64 bit mode only)
 559   //
 560   unsigned char VEX_B = 0x1;
 561
 562   // VEX_W: opcode specific (use like REX.W, or used for
 563   // opcode extension, or ignored, depending on the opcode byte)
 564   unsigned char VEX_W = 0;
 565
 566   // XOP: Use XOP prefix byte 0x8f instead of VEX.
 567   unsigned char XOP = 0;
 568
 569   // VEX_5M (VEX m-mmmmm field):
 570   //
 571   //  0b00000: Reserved for future use
 572   //  0b00001: implied 0F leading opcode
 573   //  0b00010: implied 0F 38 leading opcode bytes
 574   //  0b00011: implied 0F 3A leading opcode bytes
 575   //  0b00100-0b11111: Reserved for future use
 576   //  0b01000: XOP map select - 08h instructions with imm byte
 577   //  0b10001: XOP map select - 09h instructions with no imm byte
 578   unsigned char VEX_5M = 0x1;
 579
 580   // VEX_4V (VEX vvvv field): a register specifier
 581   // (in 1's complement form) or 1111 if unused.
 582   unsigned char VEX_4V = 0xf;
 583   unsigned char EVEX_V2 = 0x1;
 584
 585   // VEX_L (Vector Length):
 586   //
 587   //  0: scalar or 128-bit vector
 588   //  1: 256-bit vector
 589   //
 590   unsigned char VEX_L = 0;
 591   unsigned char EVEX_L2 = 0;
 592
 593   // VEX_PP: opcode extension providing equivalent
 594   // functionality of a SIMD prefix
 595   //
 596   //  0b00: None
 597   //  0b01: 66
 598   //  0b10: F3
 599   //  0b11: F2
 600   //
 601   unsigned char VEX_PP = 0;
 602
 603   // EVEX_U
 604   unsigned char EVEX_U = 1; // Always '1' so far
 605
 606   // EVEX_z
 607   unsigned char EVEX_z = 0;
 608
 609   // EVEX_b
 610   unsigned char EVEX_b = 0;
 611
 612   // EVEX_aaa
 613   unsigned char EVEX_aaa = 0;
 614
 615   // Encode the operand size opcode prefix as needed.
 616   if (TSFlags & X86II::OpSize)
 617     VEX_PP = 0x01;
 618
 619   if ((TSFlags >> X86II::VEXShift) & X86II::VEX_W)
 620     VEX_W = 1;
 621
 622   if ((TSFlags >> X86II::VEXShift) & X86II::XOP)
 623     XOP = 1;
 624
 625   if ((TSFlags >> X86II::VEXShift) & X86II::VEX_L)
 626     VEX_L = 1;
 627   if (HasEVEX && ((TSFlags >> X86II::VEXShift) & X86II::EVEX_L2))
 628     EVEX_L2 = 1;
 629
 630   if (HasEVEX_K && ((TSFlags >> X86II::VEXShift) & X86II::EVEX_Z))
 631     EVEX_z = 1;
 632
 633   if (HasEVEX && ((TSFlags >> X86II::VEXShift) & X86II::EVEX_B))
 634     EVEX_b = 1;
 635
 636   switch (TSFlags & X86II::Op0Mask) {
 637   default: llvm_unreachable("Invalid prefix!");
 638   case X86II::T8:  // 0F 38
 639     VEX_5M = 0x2;
 640     break;
 641   case X86II::TA:  // 0F 3A
 642     VEX_5M = 0x3;
 643     break;
 644   case X86II::T8XS: // F3 0F 38
 645     VEX_PP = 0x2;
 646     VEX_5M = 0x2;
 647     break;
 648   case X86II::T8XD: // F2 0F 38
 649     VEX_PP = 0x3;
 650     VEX_5M = 0x2;
 651     break;
 652   case X86II::TAXD: // F2 0F 3A
 653     VEX_PP = 0x3;
 654     VEX_5M = 0x3;
 655     break;
 656   case X86II::XS:  // F3 0F
 657     VEX_PP = 0x2;
 658     break;
 659   case X86II::XD:  // F2 0F
 660     VEX_PP = 0x3;
 661     break;
 662   case X86II::XOP8:
 663     VEX_5M = 0x8;
 664     break;
 665   case X86II::XOP9:
 666     VEX_5M = 0x9;
 667     break;
 668   case X86II::A6:  // Bypass: Not used by VEX
 669   case X86II::A7:  // Bypass: Not used by VEX
 670   case X86II::TB:  // Bypass: Not used by VEX
 671   case 0:
 672     break;  // No prefix!
 673   }
 674
 675
 676   // Classify VEX_B, VEX_4V, VEX_R, VEX_X
 677   unsigned NumOps = Desc.getNumOperands();
 678   unsigned CurOp = 0;
 679   if (NumOps > 1 && Desc.getOperandConstraint(1, MCOI::TIED_TO) == 0)
 680     ++CurOp;
 681   else if (NumOps > 3 && Desc.getOperandConstraint(2, MCOI::TIED_TO) == 0 &&
 682            Desc.getOperandConstraint(3, MCOI::TIED_TO) == 1)
 683     // Special case for AVX-512 GATHER with 2 TIED_TO operands
 684     // Skip the first 2 operands: dst, mask_wb
 685     CurOp += 2;
 686   else if (NumOps > 3 && Desc.getOperandConstraint(2, MCOI::TIED_TO) == 0 &&
 687            Desc.getOperandConstraint(NumOps - 1, MCOI::TIED_TO) == 1)
 688     // Special case for GATHER with 2 TIED_TO operands
 689     // Skip the first 2 operands: dst, mask_wb
 690     CurOp += 2;
 691   else if (NumOps > 2 && Desc.getOperandConstraint(NumOps - 2, MCOI::TIED_TO) == 0)
 692     // SCATTER
 693     ++CurOp;
 694
 695   switch (TSFlags & X86II::FormMask) {
 696   case X86II::MRMInitReg: llvm_unreachable("FIXME: Remove this!");
 697   case X86II::MRMDestMem: {
 698     // MRMDestMem instructions forms:
 699     //  MemAddr, src1(ModR/M)
 700     //  MemAddr, src1(VEX_4V), src2(ModR/M)
 701     //  MemAddr, src1(ModR/M), imm8
 702     //
 703     if (X86II::isX86_64ExtendedReg(MI.getOperand(MemOperand +
 704                                                  X86::AddrBaseReg).getReg()))
 705       VEX_B = 0x0;
 706     if (X86II::isX86_64ExtendedReg(MI.getOperand(MemOperand +
 707                                                  X86::AddrIndexReg).getReg()))
 708       VEX_X = 0x0;
 709     if (HasEVEX && X86II::is32ExtendedReg(MI.getOperand(MemOperand +
 710                                           X86::AddrIndexReg).getReg()))
 711       EVEX_V2 = 0x0;
 712
 713     CurOp += X86::AddrNumOperands;
 714
 715     if (HasEVEX_K)
 716       EVEX_aaa = getWriteMaskRegisterEncoding(MI, CurOp++);
 717
 718     if (HasVEX_4V) {
 719       VEX_4V = getVEXRegisterEncoding(MI, CurOp);
 720       if (HasEVEX && X86II::is32ExtendedReg(MI.getOperand(CurOp).getReg()))
 721         EVEX_V2 = 0x0;
 722       CurOp++;
 723     }
 724
 725     const MCOperand &MO = MI.getOperand(CurOp);
 726     if (MO.isReg()) {
 727       if (X86II::isX86_64ExtendedReg(MO.getReg()))
 728         VEX_R = 0x0;
 729       if (HasEVEX && X86II::is32ExtendedReg(MO.getReg()))
 730         EVEX_R2 = 0x0;
 731     }
 732     break;
 733   }
 734   case X86II::MRMSrcMem:
 735     // MRMSrcMem instructions forms:
 736     //  src1(ModR/M), MemAddr
 737     //  src1(ModR/M), src2(VEX_4V), MemAddr
 738     //  src1(ModR/M), MemAddr, imm8
 739     //  src1(ModR/M), MemAddr, src2(VEX_I8IMM)
 740     //
 741     //  FMA4:
 742     //  dst(ModR/M.reg), src1(VEX_4V), src2(ModR/M), src3(VEX_I8IMM)
 743     //  dst(ModR/M.reg), src1(VEX_4V), src2(VEX_I8IMM), src3(ModR/M),
 744     if (X86II::isX86_64ExtendedReg(MI.getOperand(CurOp).getReg()))
 745       VEX_R = 0x0;
 746     if (HasEVEX && X86II::is32ExtendedReg(MI.getOperand(CurOp).getReg()))
 747       EVEX_R2 = 0x0;
 748     CurOp++;
 749
 750     if (HasEVEX_K)
 751       EVEX_aaa = getWriteMaskRegisterEncoding(MI, CurOp++);
 752
 753     if (HasVEX_4V) {
 754       VEX_4V = getVEXRegisterEncoding(MI, CurOp);
 755       if (HasEVEX && X86II::is32ExtendedReg(MI.getOperand(CurOp).getReg()))
 756         EVEX_V2 = 0x0;
 757       CurOp++;
 758     }
 759
 760     if (X86II::isX86_64ExtendedReg(
 761                MI.getOperand(MemOperand+X86::AddrBaseReg).getReg()))
 762       VEX_B = 0x0;
 763     if (X86II::isX86_64ExtendedReg(
 764                MI.getOperand(MemOperand+X86::AddrIndexReg).getReg()))
 765       VEX_X = 0x0;
 766     if (HasEVEX && X86II::is32ExtendedReg(MI.getOperand(MemOperand +
 767                                           X86::AddrIndexReg).getReg()))
 768       EVEX_V2 = 0x0;
 769
 770     if (HasVEX_4VOp3)
 771       // Instruction format for 4VOp3:
 772       //   src1(ModR/M), MemAddr, src3(VEX_4V)
 773       // CurOp points to start of the MemoryOperand,
 774       //   it skips TIED_TO operands if exist, then increments past src1.
 775       // CurOp + X86::AddrNumOperands will point to src3.
 776       VEX_4V = getVEXRegisterEncoding(MI, CurOp+X86::AddrNumOperands);
 777     break;
 778   case X86II::MRM0m: case X86II::MRM1m:
 779   case X86II::MRM2m: case X86II::MRM3m:
 780   case X86II::MRM4m: case X86II::MRM5m:
 781   case X86II::MRM6m: case X86II::MRM7m: {
 782     // MRM[0-9]m instructions forms:
 783     //  MemAddr
 784     //  src1(VEX_4V), MemAddr
 785     if (HasVEX_4V) {
 786       VEX_4V = getVEXRegisterEncoding(MI, CurOp);
 787       if (HasEVEX && X86II::is32ExtendedReg(MI.getOperand(CurOp).getReg()))
 788         EVEX_V2 = 0x0;
 789       CurOp++;
 790     }
 791
 792     if (HasEVEX_K)
 793       EVEX_aaa = getWriteMaskRegisterEncoding(MI, CurOp++);
 794
 795     if (X86II::isX86_64ExtendedReg(
 796                MI.getOperand(MemOperand+X86::AddrBaseReg).getReg()))
 797       VEX_B = 0x0;
 798     if (X86II::isX86_64ExtendedReg(
 799                MI.getOperand(MemOperand+X86::AddrIndexReg).getReg()))
 800       VEX_X = 0x0;
 801     break;
 802   }
 803   case X86II::MRMSrcReg:
 804     // MRMSrcReg instructions forms:
 805     //  dst(ModR/M), src1(VEX_4V), src2(ModR/M), src3(VEX_I8IMM)
 806     //  dst(ModR/M), src1(ModR/M)
 807     //  dst(ModR/M), src1(ModR/M), imm8
 808     //
 809     //  FMA4:
 810     //  dst(ModR/M.reg), src1(VEX_4V), src2(ModR/M), src3(VEX_I8IMM)
 811     //  dst(ModR/M.reg), src1(VEX_4V), src2(VEX_I8IMM), src3(ModR/M),
 812     if (X86II::isX86_64ExtendedReg(MI.getOperand(CurOp).getReg()))
 813       VEX_R = 0x0;
 814     if (HasEVEX && X86II::is32ExtendedReg(MI.getOperand(CurOp).getReg()))
 815       EVEX_R2 = 0x0;
 816     CurOp++;
 817
 818     if (HasEVEX_K)
 819       EVEX_aaa = getWriteMaskRegisterEncoding(MI, CurOp++);
 820
 821     if (HasVEX_4V) {
 822       VEX_4V = getVEXRegisterEncoding(MI, CurOp);
 823       if (HasEVEX && X86II::is32ExtendedReg(MI.getOperand(CurOp).getReg()))
 824         EVEX_V2 = 0x0;
 825       CurOp++;
 826     }
 827
 828     if (HasMemOp4) // Skip second register source (encoded in I8IMM)
 829       CurOp++;
 830
 831     if (X86II::isX86_64ExtendedReg(MI.getOperand(CurOp).getReg()))
 832       VEX_B = 0x0;
 833     if (HasEVEX && X86II::is32ExtendedReg(MI.getOperand(CurOp).getReg()))
 834       VEX_X = 0x0;
 835     CurOp++;
 836     if (HasVEX_4VOp3)
 837       VEX_4V = getVEXRegisterEncoding(MI, CurOp);
 838     break;
 839   case X86II::MRMDestReg:
 840     // MRMDestReg instructions forms:
 841     //  dst(ModR/M), src(ModR/M)
 842     //  dst(ModR/M), src(ModR/M), imm8
 843     //  dst(ModR/M), src1(VEX_4V), src2(ModR/M)
 844     if (X86II::isX86_64ExtendedReg(MI.getOperand(CurOp).getReg()))
 845       VEX_B = 0x0;
 846     if (HasEVEX && X86II::is32ExtendedReg(MI.getOperand(CurOp).getReg()))
 847       VEX_X = 0x0;
 848     CurOp++;
 849
 850     if (HasEVEX_K)
 851       EVEX_aaa = getWriteMaskRegisterEncoding(MI, CurOp++);
 852
 853     if (HasVEX_4V) {
 854       VEX_4V = getVEXRegisterEncoding(MI, CurOp);
 855       if (HasEVEX && X86II::is32ExtendedReg(MI.getOperand(CurOp).getReg()))
 856         EVEX_V2 = 0x0;
 857       CurOp++;
 858     }
 859
 860     if (X86II::isX86_64ExtendedReg(MI.getOperand(CurOp).getReg()))
 861       VEX_R = 0x0;
 862     if (HasEVEX && X86II::is32ExtendedReg(MI.getOperand(CurOp).getReg()))
 863       EVEX_R2 = 0x0;
 864     break;
 865   case X86II::MRM0r: case X86II::MRM1r:
 866   case X86II::MRM2r: case X86II::MRM3r:
 867   case X86II::MRM4r: case X86II::MRM5r:
 868   case X86II::MRM6r: case X86II::MRM7r:
 869     // MRM0r-MRM7r instructions forms:
 870     //  dst(VEX_4V), src(ModR/M), imm8
 871     if (HasVEX_4V) {
 872       VEX_4V = getVEXRegisterEncoding(MI, CurOp);
 873       if (HasEVEX && X86II::is32ExtendedReg(MI.getOperand(CurOp).getReg()))
 874           EVEX_V2 = 0x0;
 875       CurOp++;
 876     }
 877     if (HasEVEX_K)
 878       EVEX_aaa = getWriteMaskRegisterEncoding(MI, CurOp++);
 879
 880     if (X86II::isX86_64ExtendedReg(MI.getOperand(CurOp).getReg()))
 881       VEX_B = 0x0;
 882     if (HasEVEX && X86II::is32ExtendedReg(MI.getOperand(CurOp).getReg()))
 883       VEX_X = 0x0;
 884     break;
 885   default: // RawFrm
 886     break;
 887   }
 888
 889   // Emit segment override opcode prefix as needed.
 890   EmitSegmentOverridePrefix(TSFlags, CurByte, MemOperand, MI, OS);
 891
 892   if (!HasEVEX) {
 893     // VEX opcode prefix can have 2 or 3 bytes
 894     //
 895     //  3 bytes:
 896     //    +-----+ +--------------+ +-------------------+
 897     //    | C4h | | RXB | m-mmmm | | W | vvvv | L | pp |
 898     //    +-----+ +--------------+ +-------------------+
 899     //  2 bytes:
 900     //    +-----+ +-------------------+
 901     //    | C5h | | R | vvvv | L | pp |
 902     //    +-----+ +-------------------+
 903     //
 904     unsigned char LastByte = VEX_PP | (VEX_L << 2) | (VEX_4V << 3);
 905
 906     if (VEX_B && VEX_X && !VEX_W && !XOP && (VEX_5M == 1)) { // 2 byte VEX prefix
 907       EmitByte(0xC5, CurByte, OS);
 908       EmitByte(LastByte | (VEX_R << 7), CurByte, OS);
 909       return;
 910     }
 911
 912     // 3 byte VEX prefix
 913     EmitByte(XOP ? 0x8F : 0xC4, CurByte, OS);
 914     EmitByte(VEX_R << 7 | VEX_X << 6 | VEX_B << 5 | VEX_5M, CurByte, OS);
 915     EmitByte(LastByte | (VEX_W << 7), CurByte, OS);
 916   } else {
 917     // EVEX opcode prefix can have 4 bytes
 918     //
 919     // +-----+ +--------------+ +-------------------+ +------------------------+
 920     // | 62h | | RXBR' | 00mm | | W | vvvv | U | pp | | z | L'L | b | v' | aaa |
 921     // +-----+ +--------------+ +-------------------+ +------------------------+
 922     assert((VEX_5M & 0x3) == VEX_5M
 923            && "More than 2 significant bits in VEX.m-mmmm fields for EVEX!");
 924
 925     VEX_5M &= 0x3;
 926
 927     EmitByte(0x62, CurByte, OS);
 928     EmitByte((VEX_R   << 7) |
 929              (VEX_X   << 6) |
 930              (VEX_B   << 5) |
 931              (EVEX_R2 << 4) |
 932              VEX_5M, CurByte, OS);
 933     EmitByte((VEX_W   << 7) |
 934              (VEX_4V  << 3) |
 935              (EVEX_U  << 2) |
 936              VEX_PP, CurByte, OS);
 937     EmitByte((EVEX_z  << 7) |
 938              (EVEX_L2 << 6) |
 939              (VEX_L   << 5) |
 940              (EVEX_b  << 4) |
 941              (EVEX_V2 << 3) |
 942              EVEX_aaa, CurByte, OS);
 943   }
 944 }
 945
 946 /// DetermineREXPrefix - Determine if the MCInst has to be encoded with a X86-64
 947 /// REX prefix which specifies 1) 64-bit instructions, 2) non-default operand
 948 /// size, and 3) use of X86-64 extended registers.
 949 static unsigned DetermineREXPrefix(const MCInst &MI, uint64_t TSFlags,
 950                                    const MCInstrDesc &Desc) {
 951   unsigned REX = 0;
 952   if (TSFlags & X86II::REX_W)
 953     REX |= 1 << 3; // set REX.W
 954
 955   if (MI.getNumOperands() == 0) return REX;
 956
 957   unsigned NumOps = MI.getNumOperands();
 958   // FIXME: MCInst should explicitize the two-addrness.
 959   bool isTwoAddr = NumOps > 1 &&
 960                       Desc.getOperandConstraint(1, MCOI::TIED_TO) != -1;
 961
 962   // If it accesses SPL, BPL, SIL, or DIL, then it requires a 0x40 REX prefix.
 963   unsigned i = isTwoAddr ? 1 : 0;
 964   for (; i != NumOps; ++i) {
 965     const MCOperand &MO = MI.getOperand(i);
 966     if (!MO.isReg()) continue;
 967     unsigned Reg = MO.getReg();
 968     if (!X86II::isX86_64NonExtLowByteReg(Reg)) continue;
 969     // FIXME: The caller of DetermineREXPrefix slaps this prefix onto anything
 970     // that returns non-zero.
 971     REX |= 0x40; // REX fixed encoding prefix
 972     break;
 973   }
 974
 975   switch (TSFlags & X86II::FormMask) {
 976   case X86II::MRMInitReg: llvm_unreachable("FIXME: Remove this!");
 977   case X86II::MRMSrcReg:
 978     if (MI.getOperand(0).isReg() &&
 979         X86II::isX86_64ExtendedReg(MI.getOperand(0).getReg()))
 980       REX |= 1 << 2; // set REX.R
 981     i = isTwoAddr ? 2 : 1;
 982     for (; i != NumOps; ++i) {
 983       const MCOperand &MO = MI.getOperand(i);
 984       if (MO.isReg() && X86II::isX86_64ExtendedReg(MO.getReg()))
 985         REX |= 1 << 0; // set REX.B
 986     }
 987     break;
 988   case X86II::MRMSrcMem: {
 989     if (MI.getOperand(0).isReg() &&
 990         X86II::isX86_64ExtendedReg(MI.getOperand(0).getReg()))
 991       REX |= 1 << 2; // set REX.R
 992     unsigned Bit = 0;
 993     i = isTwoAddr ? 2 : 1;
 994     for (; i != NumOps; ++i) {
 995       const MCOperand &MO = MI.getOperand(i);
 996       if (MO.isReg()) {
 997         if (X86II::isX86_64ExtendedReg(MO.getReg()))
 998           REX |= 1 << Bit; // set REX.B (Bit=0) and REX.X (Bit=1)
 999         Bit++;
1000       }
1001     }
1002     break;
1003   }
1004   case X86II::MRM0m: case X86II::MRM1m:
1005   case X86II::MRM2m: case X86II::MRM3m:
1006   case X86II::MRM4m: case X86II::MRM5m:
1007   case X86II::MRM6m: case X86II::MRM7m:
1008   case X86II::MRMDestMem: {
1009     unsigned e = (isTwoAddr ? X86::AddrNumOperands+1 : X86::AddrNumOperands);
1010     i = isTwoAddr ? 1 : 0;
1011     if (NumOps > e && MI.getOperand(e).isReg() &&
1012         X86II::isX86_64ExtendedReg(MI.getOperand(e).getReg()))
1013       REX |= 1 << 2; // set REX.R
1014     unsigned Bit = 0;
1015     for (; i != e; ++i) {
1016       const MCOperand &MO = MI.getOperand(i);
1017       if (MO.isReg()) {
1018         if (X86II::isX86_64ExtendedReg(MO.getReg()))
1019           REX |= 1 << Bit; // REX.B (Bit=0) and REX.X (Bit=1)
1020         Bit++;
1021       }
1022     }
1023     break;
1024   }
1025   default:
1026     if (MI.getOperand(0).isReg() &&
1027         X86II::isX86_64ExtendedReg(MI.getOperand(0).getReg()))
1028       REX |= 1 << 0; // set REX.B
1029     i = isTwoAddr ? 2 : 1;
1030     for (unsigned e = NumOps; i != e; ++i) {
1031       const MCOperand &MO = MI.getOperand(i);
1032       if (MO.isReg() && X86II::isX86_64ExtendedReg(MO.getReg()))
1033         REX |= 1 << 2; // set REX.R
1034     }
1035     break;
1036   }
1037   return REX;
1038 }
1039
1040 /// EmitSegmentOverridePrefix - Emit segment override opcode prefix as needed
1041 void X86MCCodeEmitter::EmitSegmentOverridePrefix(uint64_t TSFlags,
1042                                         unsigned &CurByte, int MemOperand,
1043                                         const MCInst &MI,
1044                                         raw_ostream &OS) const {
1045   switch (TSFlags & X86II::SegOvrMask) {
1046   default: llvm_unreachable("Invalid segment!");
1047   case 0:
1048     // No segment override, check for explicit one on memory operand.
1049     if (MemOperand != -1) {   // If the instruction has a memory operand.
1050       switch (MI.getOperand(MemOperand+X86::AddrSegmentReg).getReg()) {
1051       default: llvm_unreachable("Unknown segment register!");
1052       case 0: break;
1053       case X86::CS: EmitByte(0x2E, CurByte, OS); break;
1054       case X86::SS: EmitByte(0x36, CurByte, OS); break;
1055       case X86::DS: EmitByte(0x3E, CurByte, OS); break;
1056       case X86::ES: EmitByte(0x26, CurByte, OS); break;
1057       case X86::FS: EmitByte(0x64, CurByte, OS); break;
1058       case X86::GS: EmitByte(0x65, CurByte, OS); break;
1059       }
1060     }
1061     break;
1062   case X86II::FS:
1063     EmitByte(0x64, CurByte, OS);
1064     break;
1065   case X86II::GS:
1066     EmitByte(0x65, CurByte, OS);
1067     break;
1068   }
1069 }
1070
1071 /// EmitOpcodePrefix - Emit all instruction prefixes prior to the opcode.
1072 ///
1073 /// MemOperand is the operand # of the start of a memory operand if present.  If
1074 /// Not present, it is -1.
1075 void X86MCCodeEmitter::EmitOpcodePrefix(uint64_t TSFlags, unsigned &CurByte,
1076                                         int MemOperand, const MCInst &MI,
1077                                         const MCInstrDesc &Desc,
1078                                         raw_ostream &OS) const {
1079
1080   // Emit the lock opcode prefix as needed.
1081   if (TSFlags & X86II::LOCK)
1082     EmitByte(0xF0, CurByte, OS);
1083
1084   // Emit segment override opcode prefix as needed.
1085   EmitSegmentOverridePrefix(TSFlags, CurByte, MemOperand, MI, OS);
1086
1087   // Emit the repeat opcode prefix as needed.
1088   if ((TSFlags & X86II::Op0Mask) == X86II::REP)
1089     EmitByte(0xF3, CurByte, OS);
1090
1091   // Emit the address size opcode prefix as needed.
1092   bool need_address_override;
1093   if (TSFlags & X86II::AdSize) {
1094     need_address_override = true;
1095   } else if (MemOperand == -1) {
1096     need_address_override = false;
1097   } else if (is64BitMode()) {
1098     assert(!Is16BitMemOperand(MI, MemOperand));
1099     need_address_override = Is32BitMemOperand(MI, MemOperand);
1100   } else if (is32BitMode()) {
1101     assert(!Is64BitMemOperand(MI, MemOperand));
1102     need_address_override = Is16BitMemOperand(MI, MemOperand);
1103   } else {
1104     need_address_override = false;
1105   }
1106
1107   if (need_address_override)
1108     EmitByte(0x67, CurByte, OS);
1109
1110   // Emit the operand size opcode prefix as needed.
1111   if (TSFlags & X86II::OpSize)
1112     EmitByte(0x66, CurByte, OS);
1113
1114   bool Need0FPrefix = false;
1115   switch (TSFlags & X86II::Op0Mask) {
1116   default: llvm_unreachable("Invalid prefix!");
1117   case 0: break;  // No prefix!
1118   case X86II::REP: break; // already handled.
1119   case X86II::TB:  // Two-byte opcode prefix
1120   case X86II::T8:  // 0F 38
1121   case X86II::TA:  // 0F 3A
1122   case X86II::A6:  // 0F A6
1123   case X86II::A7:  // 0F A7
1124     Need0FPrefix = true;
1125     break;
1126   case X86II::T8XS: // F3 0F 38
1127     EmitByte(0xF3, CurByte, OS);
1128     Need0FPrefix = true;
1129     break;
1130   case X86II::T8XD: // F2 0F 38
1131     EmitByte(0xF2, CurByte, OS);
1132     Need0FPrefix = true;
1133     break;
1134   case X86II::TAXD: // F2 0F 3A
1135     EmitByte(0xF2, CurByte, OS);
1136     Need0FPrefix = true;
1137     break;
1138   case X86II::XS:   // F3 0F
1139     EmitByte(0xF3, CurByte, OS);
1140     Need0FPrefix = true;
1141     break;
1142   case X86II::XD:   // F2 0F
1143     EmitByte(0xF2, CurByte, OS);
1144     Need0FPrefix = true;
1145     break;
1146   case X86II::D8: EmitByte(0xD8, CurByte, OS); break;
1147   case X86II::D9: EmitByte(0xD9, CurByte, OS); break;
1148   case X86II::DA: EmitByte(0xDA, CurByte, OS); break;
1149   case X86II::DB: EmitByte(0xDB, CurByte, OS); break;
1150   case X86II::DC: EmitByte(0xDC, CurByte, OS); break;
1151   case X86II::DD: EmitByte(0xDD, CurByte, OS); break;
1152   case X86II::DE: EmitByte(0xDE, CurByte, OS); break;
1153   case X86II::DF: EmitByte(0xDF, CurByte, OS); break;
1154   }
1155
1156   // Handle REX prefix.
1157   // FIXME: Can this come before F2 etc to simplify emission?
1158   if (is64BitMode()) {
1159     if (unsigned REX = DetermineREXPrefix(MI, TSFlags, Desc))
1160       EmitByte(0x40 | REX, CurByte, OS);
1161   }
1162
1163   // 0x0F escape code must be emitted just before the opcode.
1164   if (Need0FPrefix)
1165     EmitByte(0x0F, CurByte, OS);
1166
1167   // FIXME: Pull this up into previous switch if REX can be moved earlier.
1168   switch (TSFlags & X86II::Op0Mask) {
1169   case X86II::T8XS:  // F3 0F 38
1170   case X86II::T8XD:  // F2 0F 38
1171   case X86II::T8:    // 0F 38
1172     EmitByte(0x38, CurByte, OS);
1173     break;
1174   case X86II::TAXD:  // F2 0F 3A
1175   case X86II::TA:    // 0F 3A
1176     EmitByte(0x3A, CurByte, OS);
1177     break;
1178   case X86II::A6:    // 0F A6
1179     EmitByte(0xA6, CurByte, OS);
1180     break;
1181   case X86II::A7:    // 0F A7
1182     EmitByte(0xA7, CurByte, OS);
1183     break;
1184   }
1185 }
1186
1187 void X86MCCodeEmitter::
1188 EncodeInstruction(const MCInst &MI, raw_ostream &OS,
1189                   SmallVectorImpl<MCFixup> &Fixups) const {
1190   unsigned Opcode = MI.getOpcode();
1191   const MCInstrDesc &Desc = MCII.get(Opcode);
1192   uint64_t TSFlags = Desc.TSFlags;
1193
1194   // Pseudo instructions don't get encoded.
1195   if ((TSFlags & X86II::FormMask) == X86II::Pseudo)
1196     return;
1197
1198   unsigned NumOps = Desc.getNumOperands();
1199   unsigned CurOp = X86II::getOperandBias(Desc);
1200
1201   // Keep track of the current byte being emitted.
1202   unsigned CurByte = 0;
1203
1204   // Is this instruction encoded using the AVX VEX prefix?
1205   bool HasVEXPrefix = (TSFlags >> X86II::VEXShift) & X86II::VEX;
1206
1207   // It uses the VEX.VVVV field?
1208   bool HasVEX_4V = (TSFlags >> X86II::VEXShift) & X86II::VEX_4V;
1209   bool HasVEX_4VOp3 = (TSFlags >> X86II::VEXShift) & X86II::VEX_4VOp3;
1210   bool HasMemOp4 = (TSFlags >> X86II::VEXShift) & X86II::MemOp4;
1211   const unsigned MemOp4_I8IMMOperand = 2;
1212
1213   // It uses the EVEX.aaa field?
1214   bool HasEVEX = (TSFlags >> X86II::VEXShift) & X86II::EVEX;
1215   bool HasEVEX_K = HasEVEX && ((TSFlags >> X86II::VEXShift) & X86II::EVEX_K);
1216
1217   // Determine where the memory operand starts, if present.
1218   int MemoryOperand = X86II::getMemoryOperandNo(TSFlags, Opcode);
1219   if (MemoryOperand != -1) MemoryOperand += CurOp;
1220
1221   if (!HasVEXPrefix)
1222     EmitOpcodePrefix(TSFlags, CurByte, MemoryOperand, MI, Desc, OS);
1223   else
1224     EmitVEXOpcodePrefix(TSFlags, CurByte, MemoryOperand, MI, Desc, OS);
1225
1226   unsigned char BaseOpcode = X86II::getBaseOpcodeFor(TSFlags);
1227
1228   if ((TSFlags >> X86II::VEXShift) & X86II::Has3DNow0F0FOpcode)
1229     BaseOpcode = 0x0F;   // Weird 3DNow! encoding.
1230
1231   unsigned SrcRegNum = 0;
1232   switch (TSFlags & X86II::FormMask) {
1233   case X86II::MRMInitReg:
1234     llvm_unreachable("FIXME: Remove this form when the JIT moves to MCCodeEmitter!");
1235   default: errs() << "FORM: " << (TSFlags & X86II::FormMask) << "\n";
1236     llvm_unreachable("Unknown FormMask value in X86MCCodeEmitter!");
1237   case X86II::Pseudo:
1238     llvm_unreachable("Pseudo instruction shouldn't be emitted");
1239   case X86II::RawFrm:
1240     EmitByte(BaseOpcode, CurByte, OS);
1241     break;
1242   case X86II::RawFrmImm8:
1243     EmitByte(BaseOpcode, CurByte, OS);
1244     EmitImmediate(MI.getOperand(CurOp++), MI.getLoc(),
1245                   X86II::getSizeOfImm(TSFlags), getImmFixupKind(TSFlags),
1246                   CurByte, OS, Fixups);
1247     EmitImmediate(MI.getOperand(CurOp++), MI.getLoc(), 1, FK_Data_1, CurByte,
1248                   OS, Fixups);
1249     break;
1250   case X86II::RawFrmImm16:
1251     EmitByte(BaseOpcode, CurByte, OS);
1252     EmitImmediate(MI.getOperand(CurOp++), MI.getLoc(),
1253                   X86II::getSizeOfImm(TSFlags), getImmFixupKind(TSFlags),
1254                   CurByte, OS, Fixups);
1255     EmitImmediate(MI.getOperand(CurOp++), MI.getLoc(), 2, FK_Data_2, CurByte,
1256                   OS, Fixups);
1257     break;
1258
1259   case X86II::AddRegFrm:
1260     EmitByte(BaseOpcode + GetX86RegNum(MI.getOperand(CurOp++)), CurByte, OS);
1261     break;
1262
1263   case X86II::MRMDestReg:
1264     EmitByte(BaseOpcode, CurByte, OS);
1265     SrcRegNum = CurOp + 1;
1266
1267     if (HasEVEX_K) // Skip writemask
1268       SrcRegNum++;
1269
1270     if (HasVEX_4V) // Skip 1st src (which is encoded in VEX_VVVV)
1271       ++SrcRegNum;
1272
1273     EmitRegModRMByte(MI.getOperand(CurOp),
1274                      GetX86RegNum(MI.getOperand(SrcRegNum)), CurByte, OS);
1275     CurOp = SrcRegNum + 1;
1276     break;
1277
1278   case X86II::MRMDestMem:
1279     EmitByte(BaseOpcode, CurByte, OS);
1280     SrcRegNum = CurOp + X86::AddrNumOperands;
1281
1282     if (HasEVEX_K) // Skip writemask
1283       SrcRegNum++;
1284
1285     if (HasVEX_4V) // Skip 1st src (which is encoded in VEX_VVVV)
1286       ++SrcRegNum;
1287
1288     EmitMemModRMByte(MI, CurOp,
1289                      GetX86RegNum(MI.getOperand(SrcRegNum)),
1290                      TSFlags, CurByte, OS, Fixups);
1291     CurOp = SrcRegNum + 1;
1292     break;
1293
1294   case X86II::MRMSrcReg:
1295     EmitByte(BaseOpcode, CurByte, OS);
1296     SrcRegNum = CurOp + 1;
1297
1298     if (HasEVEX_K) // Skip writemask
1299       SrcRegNum++;
1300
1301     if (HasVEX_4V) // Skip 1st src (which is encoded in VEX_VVVV)
1302       ++SrcRegNum;
1303
1304     if (HasMemOp4) // Skip 2nd src (which is encoded in I8IMM)
1305       ++SrcRegNum;
1306
1307     EmitRegModRMByte(MI.getOperand(SrcRegNum),
1308                      GetX86RegNum(MI.getOperand(CurOp)), CurByte, OS);
1309
1310     // 2 operands skipped with HasMemOp4, compensate accordingly
1311     CurOp = HasMemOp4 ? SrcRegNum : SrcRegNum + 1;
1312     if (HasVEX_4VOp3)
1313       ++CurOp;
1314     break;
1315
1316   case X86II::MRMSrcMem: {
1317     int AddrOperands = X86::AddrNumOperands;
1318     unsigned FirstMemOp = CurOp+1;
1319
1320     if (HasEVEX_K) { // Skip writemask
1321       ++AddrOperands;
1322       ++FirstMemOp;
1323     }
1324
1325     if (HasVEX_4V) {
1326       ++AddrOperands;
1327       ++FirstMemOp;  // Skip the register source (which is encoded in VEX_VVVV).
1328     }
1329     if (HasMemOp4) // Skip second register source (encoded in I8IMM)
1330       ++FirstMemOp;
1331
1332     EmitByte(BaseOpcode, CurByte, OS);
1333
1334     EmitMemModRMByte(MI, FirstMemOp, GetX86RegNum(MI.getOperand(CurOp)),
1335                      TSFlags, CurByte, OS, Fixups);
1336     CurOp += AddrOperands + 1;
1337     if (HasVEX_4VOp3)
1338       ++CurOp;
1339     break;
1340   }
1341
1342   case X86II::MRM0r: case X86II::MRM1r:
1343   case X86II::MRM2r: case X86II::MRM3r:
1344   case X86II::MRM4r: case X86II::MRM5r:
1345   case X86II::MRM6r: case X86II::MRM7r:
1346     if (HasVEX_4V) // Skip the register dst (which is encoded in VEX_VVVV).
1347       ++CurOp;
1348     EmitByte(BaseOpcode, CurByte, OS);
1349     EmitRegModRMByte(MI.getOperand(CurOp++),
1350                      (TSFlags & X86II::FormMask)-X86II::MRM0r,
1351                      CurByte, OS);
1352     break;
1353   case X86II::MRM0m: case X86II::MRM1m:
1354   case X86II::MRM2m: case X86II::MRM3m:
1355   case X86II::MRM4m: case X86II::MRM5m:
1356   case X86II::MRM6m: case X86II::MRM7m:
1357     if (HasVEX_4V) // Skip the register dst (which is encoded in VEX_VVVV).
1358       ++CurOp;
1359     EmitByte(BaseOpcode, CurByte, OS);
1360     EmitMemModRMByte(MI, CurOp, (TSFlags & X86II::FormMask)-X86II::MRM0m,
1361                      TSFlags, CurByte, OS, Fixups);
1362     CurOp += X86::AddrNumOperands;
1363     break;
1364   case X86II::MRM_C1: case X86II::MRM_C2: case X86II::MRM_C3:
1365   case X86II::MRM_C4: case X86II::MRM_C8: case X86II::MRM_C9:
1366   case X86II::MRM_CA: case X86II::MRM_CB: case X86II::MRM_D0:
1367   case X86II::MRM_D1: case X86II::MRM_D4: case X86II::MRM_D5:
1368   case X86II::MRM_D6: case X86II::MRM_D8: case X86II::MRM_D9:
1369   case X86II::MRM_DA: case X86II::MRM_DB: case X86II::MRM_DC:
1370   case X86II::MRM_DD: case X86II::MRM_DE: case X86II::MRM_DF:
1371   case X86II::MRM_E8: case X86II::MRM_F0: case X86II::MRM_F8:
1372   case X86II::MRM_F9:
1373     EmitByte(BaseOpcode, CurByte, OS);
1374
1375     unsigned char MRM;
1376     switch (TSFlags & X86II::FormMask) {
1377     default: llvm_unreachable("Invalid Form");
1378     case X86II::MRM_C1: MRM = 0xC1; break;
1379     case X86II::MRM_C2: MRM = 0xC2; break;
1380     case X86II::MRM_C3: MRM = 0xC3; break;
1381     case X86II::MRM_C4: MRM = 0xC4; break;
1382     case X86II::MRM_C8: MRM = 0xC8; break;
1383     case X86II::MRM_C9: MRM = 0xC9; break;
1384     case X86II::MRM_CA: MRM = 0xCA; break;
1385     case X86II::MRM_CB: MRM = 0xCB; break;
1386     case X86II::MRM_D0: MRM = 0xD0; break;
1387     case X86II::MRM_D1: MRM = 0xD1; break;
1388     case X86II::MRM_D4: MRM = 0xD4; break;
1389     case X86II::MRM_D5: MRM = 0xD5; break;
1390     case X86II::MRM_D6: MRM = 0xD6; break;
1391     case X86II::MRM_D8: MRM = 0xD8; break;
1392     case X86II::MRM_D9: MRM = 0xD9; break;
1393     case X86II::MRM_DA: MRM = 0xDA; break;
1394     case X86II::MRM_DB: MRM = 0xDB; break;
1395     case X86II::MRM_DC: MRM = 0xDC; break;
1396     case X86II::MRM_DD: MRM = 0xDD; break;
1397     case X86II::MRM_DE: MRM = 0xDE; break;
1398     case X86II::MRM_DF: MRM = 0xDF; break;
1399     case X86II::MRM_E8: MRM = 0xE8; break;
1400     case X86II::MRM_F0: MRM = 0xF0; break;
1401     case X86II::MRM_F8: MRM = 0xF8; break;
1402     case X86II::MRM_F9: MRM = 0xF9; break;
1403     }
1404     EmitByte(MRM, CurByte, OS);
1405     break;
1406   }
1407
1408   // If there is a remaining operand, it must be a trailing immediate.  Emit it
1409   // according to the right size for the instruction. Some instructions
1410   // (SSE4a extrq and insertq) have two trailing immediates.
1411   while (CurOp != NumOps && NumOps - CurOp <= 2) {
1412     // The last source register of a 4 operand instruction in AVX is encoded
1413     // in bits[7:4] of a immediate byte.
1414     if ((TSFlags >> X86II::VEXShift) & X86II::VEX_I8IMM) {
1415       const MCOperand &MO = MI.getOperand(HasMemOp4 ? MemOp4_I8IMMOperand
1416                                                     : CurOp);
1417       ++CurOp;
1418       unsigned RegNum = GetX86RegNum(MO) << 4;
1419       if (X86II::isX86_64ExtendedReg(MO.getReg()))
1420         RegNum |= 1 << 7;
1421       // If there is an additional 5th operand it must be an immediate, which
1422       // is encoded in bits[3:0]
1423       if (CurOp != NumOps) {
1424         const MCOperand &MIMM = MI.getOperand(CurOp++);
1425         if (MIMM.isImm()) {
1426           unsigned Val = MIMM.getImm();
1427           assert(Val < 16 && "Immediate operand value out of range");
1428           RegNum |= Val;
1429         }
1430       }
1431       EmitImmediate(MCOperand::CreateImm(RegNum), MI.getLoc(), 1, FK_Data_1,
1432                     CurByte, OS, Fixups);
1433     } else {
1434       unsigned FixupKind;
1435       // FIXME: Is there a better way to know that we need a signed relocation?
1436       if (MI.getOpcode() == X86::ADD64ri32 ||
1437           MI.getOpcode() == X86::MOV64ri32 ||
1438           MI.getOpcode() == X86::MOV64mi32 ||
1439           MI.getOpcode() == X86::PUSH64i32)
1440         FixupKind = X86::reloc_signed_4byte;
1441       else
1442         FixupKind = getImmFixupKind(TSFlags);
1443       EmitImmediate(MI.getOperand(CurOp++), MI.getLoc(),
1444                     X86II::getSizeOfImm(TSFlags), MCFixupKind(FixupKind),
1445                     CurByte, OS, Fixups);
1446     }
1447   }
1448
1449   if ((TSFlags >> X86II::VEXShift) & X86II::Has3DNow0F0FOpcode)
1450     EmitByte(X86II::getBaseOpcodeFor(TSFlags), CurByte, OS);
1451
1452 #ifndef NDEBUG
1453   // FIXME: Verify.
1454   if (/*!Desc.isVariadic() &&*/ CurOp != NumOps) {
1455     errs() << "Cannot encode all operands of: ";
1456     MI.dump();
1457     errs() << '\n';
1458     abort();
1459   }
1460 #endif
1461 }