lib/Target/X86/MCTargetDesc/X86AsmBackend.cpp

   1 //===-- X86AsmBackend.cpp - X86 Assembler Backend -------------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 #include "MCTargetDesc/X86BaseInfo.h"
  11 #include "MCTargetDesc/X86FixupKinds.h"
  12 #include "llvm/ADT/StringSwitch.h"
  13 #include "llvm/MC/MCAsmBackend.h"
  14 #include "llvm/MC/MCAssembler.h"
  15 #include "llvm/MC/MCELFObjectWriter.h"
  16 #include "llvm/MC/MCExpr.h"
  17 #include "llvm/MC/MCFixupKindInfo.h"
  18 #include "llvm/MC/MCMachObjectWriter.h"
  19 #include "llvm/MC/MCObjectWriter.h"
  20 #include "llvm/MC/MCSectionCOFF.h"
  21 #include "llvm/MC/MCSectionELF.h"
  22 #include "llvm/MC/MCSectionMachO.h"
  23 #include "llvm/Support/CommandLine.h"
  24 #include "llvm/Support/ELF.h"
  25 #include "llvm/Support/ErrorHandling.h"
  26 #include "llvm/Support/MachO.h"
  27 #include "llvm/Support/TargetRegistry.h"
  28 #include "llvm/Support/raw_ostream.h"
  29 using namespace llvm;
  30
  31 // Option to allow disabling arithmetic relaxation to workaround PR9807, which
  32 // is useful when running bitwise comparison experiments on Darwin. We should be
  33 // able to remove this once PR9807 is resolved.
  34 static cl::opt<bool>
  35 MCDisableArithRelaxation("mc-x86-disable-arith-relaxation",
  36          cl::desc("Disable relaxation of arithmetic instruction for X86"));
  37
  38 static unsigned getFixupKindLog2Size(unsigned Kind) {
  39   switch (Kind) {
  40   default:
  41     llvm_unreachable("invalid fixup kind!");
  42   case FK_PCRel_1:
  43   case FK_SecRel_1:
  44   case FK_Data_1:
  45     return 0;
  46   case FK_PCRel_2:
  47   case FK_SecRel_2:
  48   case FK_Data_2:
  49     return 1;
  50   case FK_PCRel_4:
  51   case X86::reloc_riprel_4byte:
  52   case X86::reloc_riprel_4byte_movq_load:
  53   case X86::reloc_signed_4byte:
  54   case X86::reloc_global_offset_table:
  55   case FK_SecRel_4:
  56   case FK_Data_4:
  57     return 2;
  58   case FK_PCRel_8:
  59   case FK_SecRel_8:
  60   case FK_Data_8:
  61   case X86::reloc_global_offset_table8:
  62     return 3;
  63   }
  64 }
  65
  66 namespace {
  67
  68 class X86ELFObjectWriter : public MCELFObjectTargetWriter {
  69 public:
  70   X86ELFObjectWriter(bool is64Bit, uint8_t OSABI, uint16_t EMachine,
  71                      bool HasRelocationAddend, bool foobar)
  72     : MCELFObjectTargetWriter(is64Bit, OSABI, EMachine, HasRelocationAddend) {}
  73 };
  74
  75 class X86AsmBackend : public MCAsmBackend {
  76   const StringRef CPU;
  77   bool HasNopl;
  78   const uint64_t MaxNopLength;
  79 public:
  80   X86AsmBackend(const Target &T, StringRef _CPU)
  81     : MCAsmBackend(), CPU(_CPU), MaxNopLength(_CPU == "slm" ? 7 : 15) {
  82     HasNopl = CPU != "generic" && CPU != "i386" && CPU != "i486" &&
  83               CPU != "i586" && CPU != "pentium" && CPU != "pentium-mmx" &&
  84               CPU != "i686" && CPU != "k6" && CPU != "k6-2" && CPU != "k6-3" &&
  85               CPU != "geode" && CPU != "winchip-c6" && CPU != "winchip2" &&
  86               CPU != "c3" && CPU != "c3-2";
  87   }
  88
  89   unsigned getNumFixupKinds() const override {
  90     return X86::NumTargetFixupKinds;
  91   }
  92
  93   const MCFixupKindInfo &getFixupKindInfo(MCFixupKind Kind) const override {
  94     const static MCFixupKindInfo Infos[X86::NumTargetFixupKinds] = {
  95       { "reloc_riprel_4byte", 0, 4 * 8, MCFixupKindInfo::FKF_IsPCRel },
  96       { "reloc_riprel_4byte_movq_load", 0, 4 * 8, MCFixupKindInfo::FKF_IsPCRel},
  97       { "reloc_signed_4byte", 0, 4 * 8, 0},
  98       { "reloc_global_offset_table", 0, 4 * 8, 0}
  99     };
 100
 101     if (Kind < FirstTargetFixupKind)
 102       return MCAsmBackend::getFixupKindInfo(Kind);
 103
 104     assert(unsigned(Kind - FirstTargetFixupKind) < getNumFixupKinds() &&
 105            "Invalid kind!");
 106     return Infos[Kind - FirstTargetFixupKind];
 107   }
 108
 109   void applyFixup(const MCFixup &Fixup, char *Data, unsigned DataSize,
 110                   uint64_t Value, bool IsPCRel) const override {
 111     unsigned Size = 1 << getFixupKindLog2Size(Fixup.getKind());
 112
 113     assert(Fixup.getOffset() + Size <= DataSize &&
 114            "Invalid fixup offset!");
 115
 116     // Check that uppper bits are either all zeros or all ones.
 117     // Specifically ignore overflow/underflow as long as the leakage is
 118     // limited to the lower bits. This is to remain compatible with
 119     // other assemblers.
 120     assert(isIntN(Size * 8 + 1, Value) &&
 121            "Value does not fit in the Fixup field");
 122
 123     for (unsigned i = 0; i != Size; ++i)
 124       Data[Fixup.getOffset() + i] = uint8_t(Value >> (i * 8));
 125   }
 126
 127   bool mayNeedRelaxation(const MCInst &Inst) const override;
 128
 129   bool fixupNeedsRelaxation(const MCFixup &Fixup, uint64_t Value,
 130                             const MCRelaxableFragment *DF,
 131                             const MCAsmLayout &Layout) const override;
 132
 133   void relaxInstruction(const MCInst &Inst, MCInst &Res) const override;
 134
 135   bool writeNopData(uint64_t Count, MCObjectWriter *OW) const override;
 136 };
 137 } // end anonymous namespace
 138
 139 static unsigned getRelaxedOpcodeBranch(unsigned Op) {
 140   switch (Op) {
 141   default:
 142     return Op;
 143
 144   case X86::JAE_1: return X86::JAE_4;
 145   case X86::JA_1:  return X86::JA_4;
 146   case X86::JBE_1: return X86::JBE_4;
 147   case X86::JB_1:  return X86::JB_4;
 148   case X86::JE_1:  return X86::JE_4;
 149   case X86::JGE_1: return X86::JGE_4;
 150   case X86::JG_1:  return X86::JG_4;
 151   case X86::JLE_1: return X86::JLE_4;
 152   case X86::JL_1:  return X86::JL_4;
 153   case X86::JMP_1: return X86::JMP_4;
 154   case X86::JNE_1: return X86::JNE_4;
 155   case X86::JNO_1: return X86::JNO_4;
 156   case X86::JNP_1: return X86::JNP_4;
 157   case X86::JNS_1: return X86::JNS_4;
 158   case X86::JO_1:  return X86::JO_4;
 159   case X86::JP_1:  return X86::JP_4;
 160   case X86::JS_1:  return X86::JS_4;
 161   }
 162 }
 163
 164 static unsigned getRelaxedOpcodeArith(unsigned Op) {
 165   switch (Op) {
 166   default:
 167     return Op;
 168
 169     // IMUL
 170   case X86::IMUL16rri8: return X86::IMUL16rri;
 171   case X86::IMUL16rmi8: return X86::IMUL16rmi;
 172   case X86::IMUL32rri8: return X86::IMUL32rri;
 173   case X86::IMUL32rmi8: return X86::IMUL32rmi;
 174   case X86::IMUL64rri8: return X86::IMUL64rri32;
 175   case X86::IMUL64rmi8: return X86::IMUL64rmi32;
 176
 177     // AND
 178   case X86::AND16ri8: return X86::AND16ri;
 179   case X86::AND16mi8: return X86::AND16mi;
 180   case X86::AND32ri8: return X86::AND32ri;
 181   case X86::AND32mi8: return X86::AND32mi;
 182   case X86::AND64ri8: return X86::AND64ri32;
 183   case X86::AND64mi8: return X86::AND64mi32;
 184
 185     // OR
 186   case X86::OR16ri8: return X86::OR16ri;
 187   case X86::OR16mi8: return X86::OR16mi;
 188   case X86::OR32ri8: return X86::OR32ri;
 189   case X86::OR32mi8: return X86::OR32mi;
 190   case X86::OR64ri8: return X86::OR64ri32;
 191   case X86::OR64mi8: return X86::OR64mi32;
 192
 193     // XOR
 194   case X86::XOR16ri8: return X86::XOR16ri;
 195   case X86::XOR16mi8: return X86::XOR16mi;
 196   case X86::XOR32ri8: return X86::XOR32ri;
 197   case X86::XOR32mi8: return X86::XOR32mi;
 198   case X86::XOR64ri8: return X86::XOR64ri32;
 199   case X86::XOR64mi8: return X86::XOR64mi32;
 200
 201     // ADD
 202   case X86::ADD16ri8: return X86::ADD16ri;
 203   case X86::ADD16mi8: return X86::ADD16mi;
 204   case X86::ADD32ri8: return X86::ADD32ri;
 205   case X86::ADD32mi8: return X86::ADD32mi;
 206   case X86::ADD64ri8: return X86::ADD64ri32;
 207   case X86::ADD64mi8: return X86::ADD64mi32;
 208
 209     // SUB
 210   case X86::SUB16ri8: return X86::SUB16ri;
 211   case X86::SUB16mi8: return X86::SUB16mi;
 212   case X86::SUB32ri8: return X86::SUB32ri;
 213   case X86::SUB32mi8: return X86::SUB32mi;
 214   case X86::SUB64ri8: return X86::SUB64ri32;
 215   case X86::SUB64mi8: return X86::SUB64mi32;
 216
 217     // CMP
 218   case X86::CMP16ri8: return X86::CMP16ri;
 219   case X86::CMP16mi8: return X86::CMP16mi;
 220   case X86::CMP32ri8: return X86::CMP32ri;
 221   case X86::CMP32mi8: return X86::CMP32mi;
 222   case X86::CMP64ri8: return X86::CMP64ri32;
 223   case X86::CMP64mi8: return X86::CMP64mi32;
 224
 225     // PUSH
 226   case X86::PUSH32i8:  return X86::PUSHi32;
 227   case X86::PUSH16i8:  return X86::PUSHi16;
 228   case X86::PUSH64i8:  return X86::PUSH64i32;
 229   case X86::PUSH64i16: return X86::PUSH64i32;
 230   }
 231 }
 232
 233 static unsigned getRelaxedOpcode(unsigned Op) {
 234   unsigned R = getRelaxedOpcodeArith(Op);
 235   if (R != Op)
 236     return R;
 237   return getRelaxedOpcodeBranch(Op);
 238 }
 239
 240 bool X86AsmBackend::mayNeedRelaxation(const MCInst &Inst) const {
 241   // Branches can always be relaxed.
 242   if (getRelaxedOpcodeBranch(Inst.getOpcode()) != Inst.getOpcode())
 243     return true;
 244
 245   if (MCDisableArithRelaxation)
 246     return false;
 247
 248   // Check if this instruction is ever relaxable.
 249   if (getRelaxedOpcodeArith(Inst.getOpcode()) == Inst.getOpcode())
 250     return false;
 251
 252
 253   // Check if it has an expression and is not RIP relative.
 254   bool hasExp = false;
 255   bool hasRIP = false;
 256   for (unsigned i = 0; i < Inst.getNumOperands(); ++i) {
 257     const MCOperand &Op = Inst.getOperand(i);
 258     if (Op.isExpr())
 259       hasExp = true;
 260
 261     if (Op.isReg() && Op.getReg() == X86::RIP)
 262       hasRIP = true;
 263   }
 264
 265   // FIXME: Why exactly do we need the !hasRIP? Is it just a limitation on
 266   // how we do relaxations?
 267   return hasExp && !hasRIP;
 268 }
 269
 270 bool X86AsmBackend::fixupNeedsRelaxation(const MCFixup &Fixup,
 271                                          uint64_t Value,
 272                                          const MCRelaxableFragment *DF,
 273                                          const MCAsmLayout &Layout) const {
 274   // Relax if the value is too big for a (signed) i8.
 275   return int64_t(Value) != int64_t(int8_t(Value));
 276 }
 277
 278 // FIXME: Can tblgen help at all here to verify there aren't other instructions
 279 // we can relax?
 280 void X86AsmBackend::relaxInstruction(const MCInst &Inst, MCInst &Res) const {
 281   // The only relaxations X86 does is from a 1byte pcrel to a 4byte pcrel.
 282   unsigned RelaxedOp = getRelaxedOpcode(Inst.getOpcode());
 283
 284   if (RelaxedOp == Inst.getOpcode()) {
 285     SmallString<256> Tmp;
 286     raw_svector_ostream OS(Tmp);
 287     Inst.dump_pretty(OS);
 288     OS << "\n";
 289     report_fatal_error("unexpected instruction to relax: " + OS.str());
 290   }
 291
 292   Res = Inst;
 293   Res.setOpcode(RelaxedOp);
 294 }
 295
 296 /// \brief Write a sequence of optimal nops to the output, covering \p Count
 297 /// bytes.
 298 /// \return - true on success, false on failure
 299 bool X86AsmBackend::writeNopData(uint64_t Count, MCObjectWriter *OW) const {
 300   static const uint8_t Nops[10][10] = {
 301     // nop
 302     {0x90},
 303     // xchg %ax,%ax
 304     {0x66, 0x90},
 305     // nopl (%[re]ax)
 306     {0x0f, 0x1f, 0x00},
 307     // nopl 0(%[re]ax)
 308     {0x0f, 0x1f, 0x40, 0x00},
 309     // nopl 0(%[re]ax,%[re]ax,1)
 310     {0x0f, 0x1f, 0x44, 0x00, 0x00},
 311     // nopw 0(%[re]ax,%[re]ax,1)
 312     {0x66, 0x0f, 0x1f, 0x44, 0x00, 0x00},
 313     // nopl 0L(%[re]ax)
 314     {0x0f, 0x1f, 0x80, 0x00, 0x00, 0x00, 0x00},
 315     // nopl 0L(%[re]ax,%[re]ax,1)
 316     {0x0f, 0x1f, 0x84, 0x00, 0x00, 0x00, 0x00, 0x00},
 317     // nopw 0L(%[re]ax,%[re]ax,1)
 318     {0x66, 0x0f, 0x1f, 0x84, 0x00, 0x00, 0x00, 0x00, 0x00},
 319     // nopw %cs:0L(%[re]ax,%[re]ax,1)
 320     {0x66, 0x2e, 0x0f, 0x1f, 0x84, 0x00, 0x00, 0x00, 0x00, 0x00},
 321   };
 322
 323   // This CPU doesn't support long nops. If needed add more.
 324   // FIXME: Can we get this from the subtarget somehow?
 325   // FIXME: We could generated something better than plain 0x90.
 326   if (!HasNopl) {
 327     for (uint64_t i = 0; i < Count; ++i)
 328       OW->Write8(0x90);
 329     return true;
 330   }
 331
 332   // 15 is the longest single nop instruction.  Emit as many 15-byte nops as
 333   // needed, then emit a nop of the remaining length.
 334   do {
 335     const uint8_t ThisNopLength = (uint8_t) std::min(Count, MaxNopLength);
 336     const uint8_t Prefixes = ThisNopLength <= 10 ? 0 : ThisNopLength - 10;
 337     for (uint8_t i = 0; i < Prefixes; i++)
 338       OW->Write8(0x66);
 339     const uint8_t Rest = ThisNopLength - Prefixes;
 340     for (uint8_t i = 0; i < Rest; i++)
 341       OW->Write8(Nops[Rest - 1][i]);
 342     Count -= ThisNopLength;
 343   } while (Count != 0);
 344
 345   return true;
 346 }
 347
 348 /* *** */
 349
 350 namespace {
 351
 352 class ELFX86AsmBackend : public X86AsmBackend {
 353 public:
 354   uint8_t OSABI;
 355   ELFX86AsmBackend(const Target &T, uint8_t _OSABI, StringRef CPU)
 356       : X86AsmBackend(T, CPU), OSABI(_OSABI) {}
 357 };
 358
 359 class ELFX86_32AsmBackend : public ELFX86AsmBackend {
 360 public:
 361   ELFX86_32AsmBackend(const Target &T, uint8_t OSABI, StringRef CPU)
 362     : ELFX86AsmBackend(T, OSABI, CPU) {}
 363
 364   MCObjectWriter *createObjectWriter(raw_ostream &OS) const override {
 365     return createX86ELFObjectWriter(OS, /*IsELF64*/ false, OSABI, ELF::EM_386);
 366   }
 367 };
 368
 369 class ELFX86_64AsmBackend : public ELFX86AsmBackend {
 370 public:
 371   ELFX86_64AsmBackend(const Target &T, uint8_t OSABI, StringRef CPU)
 372     : ELFX86AsmBackend(T, OSABI, CPU) {}
 373
 374   MCObjectWriter *createObjectWriter(raw_ostream &OS) const override {
 375     return createX86ELFObjectWriter(OS, /*IsELF64*/ true, OSABI, ELF::EM_X86_64);
 376   }
 377 };
 378
 379 class WindowsX86AsmBackend : public X86AsmBackend {
 380   bool Is64Bit;
 381
 382 public:
 383   WindowsX86AsmBackend(const Target &T, bool is64Bit, StringRef CPU)
 384     : X86AsmBackend(T, CPU)
 385     , Is64Bit(is64Bit) {
 386   }
 387
 388   MCObjectWriter *createObjectWriter(raw_ostream &OS) const override {
 389     return createX86WinCOFFObjectWriter(OS, Is64Bit);
 390   }
 391 };
 392
 393 namespace CU {
 394
 395   /// Compact unwind encoding values.
 396   enum CompactUnwindEncodings {
 397     /// [RE]BP based frame where [RE]BP is pused on the stack immediately after
 398     /// the return address, then [RE]SP is moved to [RE]BP.
 399     UNWIND_MODE_BP_FRAME                   = 0x01000000,
 400
 401     /// A frameless function with a small constant stack size.
 402     UNWIND_MODE_STACK_IMMD                 = 0x02000000,
 403
 404     /// A frameless function with a large constant stack size.
 405     UNWIND_MODE_STACK_IND                  = 0x03000000,
 406
 407     /// No compact unwind encoding is available.
 408     UNWIND_MODE_DWARF                      = 0x04000000,
 409
 410     /// Mask for encoding the frame registers.
 411     UNWIND_BP_FRAME_REGISTERS              = 0x00007FFF,
 412
 413     /// Mask for encoding the frameless registers.
 414     UNWIND_FRAMELESS_STACK_REG_PERMUTATION = 0x000003FF
 415   };
 416
 417 } // end CU namespace
 418
 419 class DarwinX86AsmBackend : public X86AsmBackend {
 420   const MCRegisterInfo &MRI;
 421
 422   /// \brief Number of registers that can be saved in a compact unwind encoding.
 423   enum { CU_NUM_SAVED_REGS = 6 };
 424
 425   mutable unsigned SavedRegs[CU_NUM_SAVED_REGS];
 426   bool Is64Bit;
 427
 428   unsigned OffsetSize;                   ///< Offset of a "push" instruction.
 429   unsigned PushInstrSize;                ///< Size of a "push" instruction.
 430   unsigned MoveInstrSize;                ///< Size of a "move" instruction.
 431   unsigned StackDivide;                  ///< Amount to adjust stack stize by.
 432 protected:
 433   /// \brief Implementation of algorithm to generate the compact unwind encoding
 434   /// for the CFI instructions.
 435   uint32_t
 436   generateCompactUnwindEncodingImpl(ArrayRef<MCCFIInstruction> Instrs) const {
 437     if (Instrs.empty()) return 0;
 438
 439     // Reset the saved registers.
 440     unsigned SavedRegIdx = 0;
 441     memset(SavedRegs, 0, sizeof(SavedRegs));
 442
 443     bool HasFP = false;
 444
 445     // Encode that we are using EBP/RBP as the frame pointer.
 446     uint32_t CompactUnwindEncoding = 0;
 447
 448     unsigned SubtractInstrIdx = Is64Bit ? 3 : 2;
 449     unsigned InstrOffset = 0;
 450     unsigned StackAdjust = 0;
 451     unsigned StackSize = 0;
 452     unsigned PrevStackSize = 0;
 453     unsigned NumDefCFAOffsets = 0;
 454
 455     for (unsigned i = 0, e = Instrs.size(); i != e; ++i) {
 456       const MCCFIInstruction &Inst = Instrs[i];
 457
 458       switch (Inst.getOperation()) {
 459       default:
 460         // Any other CFI directives indicate a frame that we aren't prepared
 461         // to represent via compact unwind, so just bail out.
 462         return 0;
 463       case MCCFIInstruction::OpDefCfaRegister: {
 464         // Defines a frame pointer. E.g.
 465         //
 466         //     movq %rsp, %rbp
 467         //  L0:
 468         //     .cfi_def_cfa_register %rbp
 469         //
 470         HasFP = true;
 471         assert(MRI.getLLVMRegNum(Inst.getRegister(), true) ==
 472                (Is64Bit ? X86::RBP : X86::EBP) && "Invalid frame pointer!");
 473
 474         // Reset the counts.
 475         memset(SavedRegs, 0, sizeof(SavedRegs));
 476         StackAdjust = 0;
 477         SavedRegIdx = 0;
 478         InstrOffset += MoveInstrSize;
 479         break;
 480       }
 481       case MCCFIInstruction::OpDefCfaOffset: {
 482         // Defines a new offset for the CFA. E.g.
 483         //
 484         //  With frame:
 485         //
 486         //     pushq %rbp
 487         //  L0:
 488         //     .cfi_def_cfa_offset 16
 489         //
 490         //  Without frame:
 491         //
 492         //     subq $72, %rsp
 493         //  L0:
 494         //     .cfi_def_cfa_offset 80
 495         //
 496         PrevStackSize = StackSize;
 497         StackSize = std::abs(Inst.getOffset()) / StackDivide;
 498         ++NumDefCFAOffsets;
 499         break;
 500       }
 501       case MCCFIInstruction::OpOffset: {
 502         // Defines a "push" of a callee-saved register. E.g.
 503         //
 504         //     pushq %r15
 505         //     pushq %r14
 506         //     pushq %rbx
 507         //  L0:
 508         //     subq $120, %rsp
 509         //  L1:
 510         //     .cfi_offset %rbx, -40
 511         //     .cfi_offset %r14, -32
 512         //     .cfi_offset %r15, -24
 513         //
 514         if (SavedRegIdx == CU_NUM_SAVED_REGS)
 515           // If there are too many saved registers, we cannot use a compact
 516           // unwind encoding.
 517           return CU::UNWIND_MODE_DWARF;
 518
 519         unsigned Reg = MRI.getLLVMRegNum(Inst.getRegister(), true);
 520         SavedRegs[SavedRegIdx++] = Reg;
 521         StackAdjust += OffsetSize;
 522         InstrOffset += PushInstrSize;
 523         break;
 524       }
 525       }
 526     }
 527
 528     StackAdjust /= StackDivide;
 529
 530     if (HasFP) {
 531       if ((StackAdjust & 0xFF) != StackAdjust)
 532         // Offset was too big for a compact unwind encoding.
 533         return CU::UNWIND_MODE_DWARF;
 534
 535       // Get the encoding of the saved registers when we have a frame pointer.
 536       uint32_t RegEnc = encodeCompactUnwindRegistersWithFrame();
 537       if (RegEnc == ~0U) return CU::UNWIND_MODE_DWARF;
 538
 539       CompactUnwindEncoding |= CU::UNWIND_MODE_BP_FRAME;
 540       CompactUnwindEncoding |= (StackAdjust & 0xFF) << 16;
 541       CompactUnwindEncoding |= RegEnc & CU::UNWIND_BP_FRAME_REGISTERS;
 542     } else {
 543       // If the amount of the stack allocation is the size of a register, then
 544       // we "push" the RAX/EAX register onto the stack instead of adjusting the
 545       // stack pointer with a SUB instruction. We don't support the push of the
 546       // RAX/EAX register with compact unwind. So we check for that situation
 547       // here.
 548       if ((NumDefCFAOffsets == SavedRegIdx + 1 &&
 549            StackSize - PrevStackSize == 1) ||
 550           (Instrs.size() == 1 && NumDefCFAOffsets == 1 && StackSize == 2))
 551         return CU::UNWIND_MODE_DWARF;
 552
 553       SubtractInstrIdx += InstrOffset;
 554       ++StackAdjust;
 555
 556       if ((StackSize & 0xFF) == StackSize) {
 557         // Frameless stack with a small stack size.
 558         CompactUnwindEncoding |= CU::UNWIND_MODE_STACK_IMMD;
 559
 560         // Encode the stack size.
 561         CompactUnwindEncoding |= (StackSize & 0xFF) << 16;
 562       } else {
 563         if ((StackAdjust & 0x7) != StackAdjust)
 564           // The extra stack adjustments are too big for us to handle.
 565           return CU::UNWIND_MODE_DWARF;
 566
 567         // Frameless stack with an offset too large for us to encode compactly.
 568         CompactUnwindEncoding |= CU::UNWIND_MODE_STACK_IND;
 569
 570         // Encode the offset to the nnnnnn value in the 'subl $nnnnnn, ESP'
 571         // instruction.
 572         CompactUnwindEncoding |= (SubtractInstrIdx & 0xFF) << 16;
 573
 574         // Encode any extra stack stack adjustments (done via push
 575         // instructions).
 576         CompactUnwindEncoding |= (StackAdjust & 0x7) << 13;
 577       }
 578
 579       // Encode the number of registers saved. (Reverse the list first.)
 580       std::reverse(&SavedRegs[0], &SavedRegs[SavedRegIdx]);
 581       CompactUnwindEncoding |= (SavedRegIdx & 0x7) << 10;
 582
 583       // Get the encoding of the saved registers when we don't have a frame
 584       // pointer.
 585       uint32_t RegEnc = encodeCompactUnwindRegistersWithoutFrame(SavedRegIdx);
 586       if (RegEnc == ~0U) return CU::UNWIND_MODE_DWARF;
 587
 588       // Encode the register encoding.
 589       CompactUnwindEncoding |=
 590         RegEnc & CU::UNWIND_FRAMELESS_STACK_REG_PERMUTATION;
 591     }
 592
 593     return CompactUnwindEncoding;
 594   }
 595
 596 private:
 597   /// \brief Get the compact unwind number for a given register. The number
 598   /// corresponds to the enum lists in compact_unwind_encoding.h.
 599   int getCompactUnwindRegNum(unsigned Reg) const {
 600     static const uint16_t CU32BitRegs[7] = {
 601       X86::EBX, X86::ECX, X86::EDX, X86::EDI, X86::ESI, X86::EBP, 0
 602     };
 603     static const uint16_t CU64BitRegs[] = {
 604       X86::RBX, X86::R12, X86::R13, X86::R14, X86::R15, X86::RBP, 0
 605     };
 606     const uint16_t *CURegs = Is64Bit ? CU64BitRegs : CU32BitRegs;
 607     for (int Idx = 1; *CURegs; ++CURegs, ++Idx)
 608       if (*CURegs == Reg)
 609         return Idx;
 610
 611     return -1;
 612   }
 613
 614   /// \brief Return the registers encoded for a compact encoding with a frame
 615   /// pointer.
 616   uint32_t encodeCompactUnwindRegistersWithFrame() const {
 617     // Encode the registers in the order they were saved --- 3-bits per
 618     // register. The list of saved registers is assumed to be in reverse
 619     // order. The registers are numbered from 1 to CU_NUM_SAVED_REGS.
 620     uint32_t RegEnc = 0;
 621     for (int i = 0, Idx = 0; i != CU_NUM_SAVED_REGS; ++i) {
 622       unsigned Reg = SavedRegs[i];
 623       if (Reg == 0) break;
 624
 625       int CURegNum = getCompactUnwindRegNum(Reg);
 626       if (CURegNum == -1) return ~0U;
 627
 628       // Encode the 3-bit register number in order, skipping over 3-bits for
 629       // each register.
 630       RegEnc |= (CURegNum & 0x7) << (Idx++ * 3);
 631     }
 632
 633     assert((RegEnc & 0x3FFFF) == RegEnc &&
 634            "Invalid compact register encoding!");
 635     return RegEnc;
 636   }
 637
 638   /// \brief Create the permutation encoding used with frameless stacks. It is
 639   /// passed the number of registers to be saved and an array of the registers
 640   /// saved.
 641   uint32_t encodeCompactUnwindRegistersWithoutFrame(unsigned RegCount) const {
 642     // The saved registers are numbered from 1 to 6. In order to encode the
 643     // order in which they were saved, we re-number them according to their
 644     // place in the register order. The re-numbering is relative to the last
 645     // re-numbered register. E.g., if we have registers {6, 2, 4, 5} saved in
 646     // that order:
 647     //
 648     //    Orig  Re-Num
 649     //    ----  ------
 650     //     6       6
 651     //     2       2
 652     //     4       3
 653     //     5       3
 654     //
 655     for (unsigned i = 0; i != CU_NUM_SAVED_REGS; ++i) {
 656       int CUReg = getCompactUnwindRegNum(SavedRegs[i]);
 657       if (CUReg == -1) return ~0U;
 658       SavedRegs[i] = CUReg;
 659     }
 660
 661     // Reverse the list.
 662     std::reverse(&SavedRegs[0], &SavedRegs[CU_NUM_SAVED_REGS]);
 663
 664     uint32_t RenumRegs[CU_NUM_SAVED_REGS];
 665     for (unsigned i = CU_NUM_SAVED_REGS - RegCount; i < CU_NUM_SAVED_REGS; ++i){
 666       unsigned Countless = 0;
 667       for (unsigned j = CU_NUM_SAVED_REGS - RegCount; j < i; ++j)
 668         if (SavedRegs[j] < SavedRegs[i])
 669           ++Countless;
 670
 671       RenumRegs[i] = SavedRegs[i] - Countless - 1;
 672     }
 673
 674     // Take the renumbered values and encode them into a 10-bit number.
 675     uint32_t permutationEncoding = 0;
 676     switch (RegCount) {
 677     case 6:
 678       permutationEncoding |= 120 * RenumRegs[0] + 24 * RenumRegs[1]
 679                              + 6 * RenumRegs[2] +  2 * RenumRegs[3]
 680                              +     RenumRegs[4];
 681       break;
 682     case 5:
 683       permutationEncoding |= 120 * RenumRegs[1] + 24 * RenumRegs[2]
 684                              + 6 * RenumRegs[3] +  2 * RenumRegs[4]
 685                              +     RenumRegs[5];
 686       break;
 687     case 4:
 688       permutationEncoding |=  60 * RenumRegs[2] + 12 * RenumRegs[3]
 689                              + 3 * RenumRegs[4] +      RenumRegs[5];
 690       break;
 691     case 3:
 692       permutationEncoding |=  20 * RenumRegs[3] +  4 * RenumRegs[4]
 693                              +     RenumRegs[5];
 694       break;
 695     case 2:
 696       permutationEncoding |=   5 * RenumRegs[4] +      RenumRegs[5];
 697       break;
 698     case 1:
 699       permutationEncoding |=       RenumRegs[5];
 700       break;
 701     }
 702
 703     assert((permutationEncoding & 0x3FF) == permutationEncoding &&
 704            "Invalid compact register encoding!");
 705     return permutationEncoding;
 706   }
 707
 708 public:
 709   DarwinX86AsmBackend(const Target &T, const MCRegisterInfo &MRI, StringRef CPU,
 710                       bool Is64Bit)
 711     : X86AsmBackend(T, CPU), MRI(MRI), Is64Bit(Is64Bit) {
 712     memset(SavedRegs, 0, sizeof(SavedRegs));
 713     OffsetSize = Is64Bit ? 8 : 4;
 714     MoveInstrSize = Is64Bit ? 3 : 2;
 715     StackDivide = Is64Bit ? 8 : 4;
 716     PushInstrSize = 1;
 717   }
 718 };
 719
 720 class DarwinX86_32AsmBackend : public DarwinX86AsmBackend {
 721 public:
 722   DarwinX86_32AsmBackend(const Target &T, const MCRegisterInfo &MRI,
 723                          StringRef CPU)
 724       : DarwinX86AsmBackend(T, MRI, CPU, false) {}
 725
 726   MCObjectWriter *createObjectWriter(raw_ostream &OS) const override {
 727     return createX86MachObjectWriter(OS, /*Is64Bit=*/false,
 728                                      MachO::CPU_TYPE_I386,
 729                                      MachO::CPU_SUBTYPE_I386_ALL);
 730   }
 731
 732   /// \brief Generate the compact unwind encoding for the CFI instructions.
 733   uint32_t generateCompactUnwindEncoding(
 734                              ArrayRef<MCCFIInstruction> Instrs) const override {
 735     return generateCompactUnwindEncodingImpl(Instrs);
 736   }
 737 };
 738
 739 class DarwinX86_64AsmBackend : public DarwinX86AsmBackend {
 740   const MachO::CPUSubTypeX86 Subtype;
 741 public:
 742   DarwinX86_64AsmBackend(const Target &T, const MCRegisterInfo &MRI,
 743                          StringRef CPU, MachO::CPUSubTypeX86 st)
 744       : DarwinX86AsmBackend(T, MRI, CPU, true), Subtype(st) {}
 745
 746   MCObjectWriter *createObjectWriter(raw_ostream &OS) const override {
 747     return createX86MachObjectWriter(OS, /*Is64Bit=*/true,
 748                                      MachO::CPU_TYPE_X86_64, Subtype);
 749   }
 750
 751   bool doesSectionRequireSymbols(const MCSection &Section) const override {
 752     // Temporary labels in the string literals sections require symbols. The
 753     // issue is that the x86_64 relocation format does not allow symbol +
 754     // offset, and so the linker does not have enough information to resolve the
 755     // access to the appropriate atom unless an external relocation is used. For
 756     // non-cstring sections, we expect the compiler to use a non-temporary label
 757     // for anything that could have an addend pointing outside the symbol.
 758     //
 759     // See <rdar://problem/4765733>.
 760     const MCSectionMachO &SMO = static_cast<const MCSectionMachO&>(Section);
 761     return SMO.getType() == MachO::S_CSTRING_LITERALS;
 762   }
 763
 764   bool isSectionAtomizable(const MCSection &Section) const override {
 765     const MCSectionMachO &SMO = static_cast<const MCSectionMachO&>(Section);
 766     // Fixed sized data sections are uniqued, they cannot be diced into atoms.
 767     switch (SMO.getType()) {
 768     default:
 769       return true;
 770
 771     case MachO::S_4BYTE_LITERALS:
 772     case MachO::S_8BYTE_LITERALS:
 773     case MachO::S_16BYTE_LITERALS:
 774     case MachO::S_LITERAL_POINTERS:
 775     case MachO::S_NON_LAZY_SYMBOL_POINTERS:
 776     case MachO::S_LAZY_SYMBOL_POINTERS:
 777     case MachO::S_MOD_INIT_FUNC_POINTERS:
 778     case MachO::S_MOD_TERM_FUNC_POINTERS:
 779     case MachO::S_INTERPOSING:
 780       return false;
 781     }
 782   }
 783
 784   /// \brief Generate the compact unwind encoding for the CFI instructions.
 785   uint32_t generateCompactUnwindEncoding(
 786                              ArrayRef<MCCFIInstruction> Instrs) const override {
 787     return generateCompactUnwindEncodingImpl(Instrs);
 788   }
 789 };
 790
 791 } // end anonymous namespace
 792
 793 MCAsmBackend *llvm::createX86_32AsmBackend(const Target &T,
 794                                            const MCRegisterInfo &MRI,
 795                                            StringRef TT,
 796                                            StringRef CPU) {
 797   Triple TheTriple(TT);
 798
 799   if (TheTriple.isOSBinFormatMachO())
 800     return new DarwinX86_32AsmBackend(T, MRI, CPU);
 801
 802   if (TheTriple.isOSWindows() && !TheTriple.isOSBinFormatELF())
 803     return new WindowsX86AsmBackend(T, false, CPU);
 804
 805   uint8_t OSABI = MCELFObjectTargetWriter::getOSABI(TheTriple.getOS());
 806   return new ELFX86_32AsmBackend(T, OSABI, CPU);
 807 }
 808
 809 MCAsmBackend *llvm::createX86_64AsmBackend(const Target &T,
 810                                            const MCRegisterInfo &MRI,
 811                                            StringRef TT,
 812                                            StringRef CPU) {
 813   Triple TheTriple(TT);
 814
 815   if (TheTriple.isOSBinFormatMachO()) {
 816     MachO::CPUSubTypeX86 CS =
 817         StringSwitch<MachO::CPUSubTypeX86>(TheTriple.getArchName())
 818             .Case("x86_64h", MachO::CPU_SUBTYPE_X86_64_H)
 819             .Default(MachO::CPU_SUBTYPE_X86_64_ALL);
 820     return new DarwinX86_64AsmBackend(T, MRI, CPU, CS);
 821   }
 822
 823   if (TheTriple.isOSWindows() && !TheTriple.isOSBinFormatELF())
 824     return new WindowsX86AsmBackend(T, true, CPU);
 825
 826   uint8_t OSABI = MCELFObjectTargetWriter::getOSABI(TheTriple.getOS());
 827   return new ELFX86_64AsmBackend(T, OSABI, CPU);
 828 }