lib/Target/X86/MCTargetDesc/X86AsmBackend.cpp

   1 //===-- X86AsmBackend.cpp - X86 Assembler Backend -------------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 #include "MCTargetDesc/X86BaseInfo.h"
  11 #include "MCTargetDesc/X86FixupKinds.h"
  12 #include "llvm/ADT/StringSwitch.h"
  13 #include "llvm/MC/MCAsmBackend.h"
  14 #include "llvm/MC/MCELFObjectWriter.h"
  15 #include "llvm/MC/MCExpr.h"
  16 #include "llvm/MC/MCFixupKindInfo.h"
  17 #include "llvm/MC/MCInst.h"
  18 #include "llvm/MC/MCMachObjectWriter.h"
  19 #include "llvm/MC/MCObjectWriter.h"
  20 #include "llvm/MC/MCRegisterInfo.h"
  21 #include "llvm/MC/MCSectionCOFF.h"
  22 #include "llvm/MC/MCSectionELF.h"
  23 #include "llvm/MC/MCSectionMachO.h"
  24 #include "llvm/Support/CommandLine.h"
  25 #include "llvm/Support/ELF.h"
  26 #include "llvm/Support/ErrorHandling.h"
  27 #include "llvm/Support/MachO.h"
  28 #include "llvm/Support/TargetRegistry.h"
  29 #include "llvm/Support/raw_ostream.h"
  30 using namespace llvm;
  31
  32 static unsigned getFixupKindLog2Size(unsigned Kind) {
  33   switch (Kind) {
  34   default:
  35     llvm_unreachable("invalid fixup kind!");
  36   case FK_PCRel_1:
  37   case FK_SecRel_1:
  38   case FK_Data_1:
  39     return 0;
  40   case FK_PCRel_2:
  41   case FK_SecRel_2:
  42   case FK_Data_2:
  43     return 1;
  44   case FK_PCRel_4:
  45   case X86::reloc_riprel_4byte:
  46   case X86::reloc_riprel_4byte_movq_load:
  47   case X86::reloc_signed_4byte:
  48   case X86::reloc_global_offset_table:
  49   case FK_SecRel_4:
  50   case FK_Data_4:
  51     return 2;
  52   case FK_PCRel_8:
  53   case FK_SecRel_8:
  54   case FK_Data_8:
  55   case X86::reloc_global_offset_table8:
  56     return 3;
  57   }
  58 }
  59
  60 namespace {
  61
  62 class X86ELFObjectWriter : public MCELFObjectTargetWriter {
  63 public:
  64   X86ELFObjectWriter(bool is64Bit, uint8_t OSABI, uint16_t EMachine,
  65                      bool HasRelocationAddend, bool foobar)
  66     : MCELFObjectTargetWriter(is64Bit, OSABI, EMachine, HasRelocationAddend) {}
  67 };
  68
  69 class X86AsmBackend : public MCAsmBackend {
  70   const StringRef CPU;
  71   bool HasNopl;
  72   const uint64_t MaxNopLength;
  73 public:
  74   X86AsmBackend(const Target &T, StringRef CPU)
  75       : MCAsmBackend(), CPU(CPU), MaxNopLength(CPU == "slm" ? 7 : 15) {
  76     HasNopl = CPU != "generic" && CPU != "i386" && CPU != "i486" &&
  77               CPU != "i586" && CPU != "pentium" && CPU != "pentium-mmx" &&
  78               CPU != "i686" && CPU != "k6" && CPU != "k6-2" && CPU != "k6-3" &&
  79               CPU != "geode" && CPU != "winchip-c6" && CPU != "winchip2" &&
  80               CPU != "c3" && CPU != "c3-2";
  81   }
  82
  83   unsigned getNumFixupKinds() const override {
  84     return X86::NumTargetFixupKinds;
  85   }
  86
  87   const MCFixupKindInfo &getFixupKindInfo(MCFixupKind Kind) const override {
  88     const static MCFixupKindInfo Infos[X86::NumTargetFixupKinds] = {
  89       { "reloc_riprel_4byte", 0, 4 * 8, MCFixupKindInfo::FKF_IsPCRel },
  90       { "reloc_riprel_4byte_movq_load", 0, 4 * 8, MCFixupKindInfo::FKF_IsPCRel},
  91       { "reloc_signed_4byte", 0, 4 * 8, 0},
  92       { "reloc_global_offset_table", 0, 4 * 8, 0}
  93     };
  94
  95     if (Kind < FirstTargetFixupKind)
  96       return MCAsmBackend::getFixupKindInfo(Kind);
  97
  98     assert(unsigned(Kind - FirstTargetFixupKind) < getNumFixupKinds() &&
  99            "Invalid kind!");
 100     return Infos[Kind - FirstTargetFixupKind];
 101   }
 102
 103   void applyFixup(const MCFixup &Fixup, char *Data, unsigned DataSize,
 104                   uint64_t Value, bool IsPCRel) const override {
 105     unsigned Size = 1 << getFixupKindLog2Size(Fixup.getKind());
 106
 107     assert(Fixup.getOffset() + Size <= DataSize &&
 108            "Invalid fixup offset!");
 109
 110     // Check that uppper bits are either all zeros or all ones.
 111     // Specifically ignore overflow/underflow as long as the leakage is
 112     // limited to the lower bits. This is to remain compatible with
 113     // other assemblers.
 114     assert(isIntN(Size * 8 + 1, Value) &&
 115            "Value does not fit in the Fixup field");
 116
 117     for (unsigned i = 0; i != Size; ++i)
 118       Data[Fixup.getOffset() + i] = uint8_t(Value >> (i * 8));
 119   }
 120
 121   bool mayNeedRelaxation(const MCInst &Inst) const override;
 122
 123   bool fixupNeedsRelaxation(const MCFixup &Fixup, uint64_t Value,
 124                             const MCRelaxableFragment *DF,
 125                             const MCAsmLayout &Layout) const override;
 126
 127   void relaxInstruction(const MCInst &Inst, MCInst &Res) const override;
 128
 129   bool writeNopData(uint64_t Count, MCObjectWriter *OW) const override;
 130 };
 131 } // end anonymous namespace
 132
 133 static unsigned getRelaxedOpcodeBranch(unsigned Op) {
 134   switch (Op) {
 135   default:
 136     return Op;
 137
 138   case X86::JAE_1: return X86::JAE_4;
 139   case X86::JA_1:  return X86::JA_4;
 140   case X86::JBE_1: return X86::JBE_4;
 141   case X86::JB_1:  return X86::JB_4;
 142   case X86::JE_1:  return X86::JE_4;
 143   case X86::JGE_1: return X86::JGE_4;
 144   case X86::JG_1:  return X86::JG_4;
 145   case X86::JLE_1: return X86::JLE_4;
 146   case X86::JL_1:  return X86::JL_4;
 147   case X86::JMP_1: return X86::JMP_4;
 148   case X86::JNE_1: return X86::JNE_4;
 149   case X86::JNO_1: return X86::JNO_4;
 150   case X86::JNP_1: return X86::JNP_4;
 151   case X86::JNS_1: return X86::JNS_4;
 152   case X86::JO_1:  return X86::JO_4;
 153   case X86::JP_1:  return X86::JP_4;
 154   case X86::JS_1:  return X86::JS_4;
 155   }
 156 }
 157
 158 static unsigned getRelaxedOpcodeArith(unsigned Op) {
 159   switch (Op) {
 160   default:
 161     return Op;
 162
 163     // IMUL
 164   case X86::IMUL16rri8: return X86::IMUL16rri;
 165   case X86::IMUL16rmi8: return X86::IMUL16rmi;
 166   case X86::IMUL32rri8: return X86::IMUL32rri;
 167   case X86::IMUL32rmi8: return X86::IMUL32rmi;
 168   case X86::IMUL64rri8: return X86::IMUL64rri32;
 169   case X86::IMUL64rmi8: return X86::IMUL64rmi32;
 170
 171     // AND
 172   case X86::AND16ri8: return X86::AND16ri;
 173   case X86::AND16mi8: return X86::AND16mi;
 174   case X86::AND32ri8: return X86::AND32ri;
 175   case X86::AND32mi8: return X86::AND32mi;
 176   case X86::AND64ri8: return X86::AND64ri32;
 177   case X86::AND64mi8: return X86::AND64mi32;
 178
 179     // OR
 180   case X86::OR16ri8: return X86::OR16ri;
 181   case X86::OR16mi8: return X86::OR16mi;
 182   case X86::OR32ri8: return X86::OR32ri;
 183   case X86::OR32mi8: return X86::OR32mi;
 184   case X86::OR64ri8: return X86::OR64ri32;
 185   case X86::OR64mi8: return X86::OR64mi32;
 186
 187     // XOR
 188   case X86::XOR16ri8: return X86::XOR16ri;
 189   case X86::XOR16mi8: return X86::XOR16mi;
 190   case X86::XOR32ri8: return X86::XOR32ri;
 191   case X86::XOR32mi8: return X86::XOR32mi;
 192   case X86::XOR64ri8: return X86::XOR64ri32;
 193   case X86::XOR64mi8: return X86::XOR64mi32;
 194
 195     // ADD
 196   case X86::ADD16ri8: return X86::ADD16ri;
 197   case X86::ADD16mi8: return X86::ADD16mi;
 198   case X86::ADD32ri8: return X86::ADD32ri;
 199   case X86::ADD32mi8: return X86::ADD32mi;
 200   case X86::ADD64ri8: return X86::ADD64ri32;
 201   case X86::ADD64mi8: return X86::ADD64mi32;
 202
 203     // SUB
 204   case X86::SUB16ri8: return X86::SUB16ri;
 205   case X86::SUB16mi8: return X86::SUB16mi;
 206   case X86::SUB32ri8: return X86::SUB32ri;
 207   case X86::SUB32mi8: return X86::SUB32mi;
 208   case X86::SUB64ri8: return X86::SUB64ri32;
 209   case X86::SUB64mi8: return X86::SUB64mi32;
 210
 211     // CMP
 212   case X86::CMP16ri8: return X86::CMP16ri;
 213   case X86::CMP16mi8: return X86::CMP16mi;
 214   case X86::CMP32ri8: return X86::CMP32ri;
 215   case X86::CMP32mi8: return X86::CMP32mi;
 216   case X86::CMP64ri8: return X86::CMP64ri32;
 217   case X86::CMP64mi8: return X86::CMP64mi32;
 218
 219     // PUSH
 220   case X86::PUSH32i8:  return X86::PUSHi32;
 221   case X86::PUSH16i8:  return X86::PUSHi16;
 222   case X86::PUSH64i8:  return X86::PUSH64i32;
 223   }
 224 }
 225
 226 static unsigned getRelaxedOpcode(unsigned Op) {
 227   unsigned R = getRelaxedOpcodeArith(Op);
 228   if (R != Op)
 229     return R;
 230   return getRelaxedOpcodeBranch(Op);
 231 }
 232
 233 bool X86AsmBackend::mayNeedRelaxation(const MCInst &Inst) const {
 234   // Branches can always be relaxed.
 235   if (getRelaxedOpcodeBranch(Inst.getOpcode()) != Inst.getOpcode())
 236     return true;
 237
 238   // Check if this instruction is ever relaxable.
 239   if (getRelaxedOpcodeArith(Inst.getOpcode()) == Inst.getOpcode())
 240     return false;
 241
 242
 243   // Check if the relaxable operand has an expression. For the current set of
 244   // relaxable instructions, the relaxable operand is always the last operand.
 245   unsigned RelaxableOp = Inst.getNumOperands() - 1;
 246   if (Inst.getOperand(RelaxableOp).isExpr())
 247     return true;
 248
 249   return false;
 250 }
 251
 252 bool X86AsmBackend::fixupNeedsRelaxation(const MCFixup &Fixup,
 253                                          uint64_t Value,
 254                                          const MCRelaxableFragment *DF,
 255                                          const MCAsmLayout &Layout) const {
 256   // Relax if the value is too big for a (signed) i8.
 257   return int64_t(Value) != int64_t(int8_t(Value));
 258 }
 259
 260 // FIXME: Can tblgen help at all here to verify there aren't other instructions
 261 // we can relax?
 262 void X86AsmBackend::relaxInstruction(const MCInst &Inst, MCInst &Res) const {
 263   // The only relaxations X86 does is from a 1byte pcrel to a 4byte pcrel.
 264   unsigned RelaxedOp = getRelaxedOpcode(Inst.getOpcode());
 265
 266   if (RelaxedOp == Inst.getOpcode()) {
 267     SmallString<256> Tmp;
 268     raw_svector_ostream OS(Tmp);
 269     Inst.dump_pretty(OS);
 270     OS << "\n";
 271     report_fatal_error("unexpected instruction to relax: " + OS.str());
 272   }
 273
 274   Res = Inst;
 275   Res.setOpcode(RelaxedOp);
 276 }
 277
 278 /// \brief Write a sequence of optimal nops to the output, covering \p Count
 279 /// bytes.
 280 /// \return - true on success, false on failure
 281 bool X86AsmBackend::writeNopData(uint64_t Count, MCObjectWriter *OW) const {
 282   static const uint8_t Nops[10][10] = {
 283     // nop
 284     {0x90},
 285     // xchg %ax,%ax
 286     {0x66, 0x90},
 287     // nopl (%[re]ax)
 288     {0x0f, 0x1f, 0x00},
 289     // nopl 0(%[re]ax)
 290     {0x0f, 0x1f, 0x40, 0x00},
 291     // nopl 0(%[re]ax,%[re]ax,1)
 292     {0x0f, 0x1f, 0x44, 0x00, 0x00},
 293     // nopw 0(%[re]ax,%[re]ax,1)
 294     {0x66, 0x0f, 0x1f, 0x44, 0x00, 0x00},
 295     // nopl 0L(%[re]ax)
 296     {0x0f, 0x1f, 0x80, 0x00, 0x00, 0x00, 0x00},
 297     // nopl 0L(%[re]ax,%[re]ax,1)
 298     {0x0f, 0x1f, 0x84, 0x00, 0x00, 0x00, 0x00, 0x00},
 299     // nopw 0L(%[re]ax,%[re]ax,1)
 300     {0x66, 0x0f, 0x1f, 0x84, 0x00, 0x00, 0x00, 0x00, 0x00},
 301     // nopw %cs:0L(%[re]ax,%[re]ax,1)
 302     {0x66, 0x2e, 0x0f, 0x1f, 0x84, 0x00, 0x00, 0x00, 0x00, 0x00},
 303   };
 304
 305   // This CPU doesn't support long nops. If needed add more.
 306   // FIXME: Can we get this from the subtarget somehow?
 307   // FIXME: We could generated something better than plain 0x90.
 308   if (!HasNopl) {
 309     for (uint64_t i = 0; i < Count; ++i)
 310       OW->write8(0x90);
 311     return true;
 312   }
 313
 314   // 15 is the longest single nop instruction.  Emit as many 15-byte nops as
 315   // needed, then emit a nop of the remaining length.
 316   do {
 317     const uint8_t ThisNopLength = (uint8_t) std::min(Count, MaxNopLength);
 318     const uint8_t Prefixes = ThisNopLength <= 10 ? 0 : ThisNopLength - 10;
 319     for (uint8_t i = 0; i < Prefixes; i++)
 320       OW->write8(0x66);
 321     const uint8_t Rest = ThisNopLength - Prefixes;
 322     for (uint8_t i = 0; i < Rest; i++)
 323       OW->write8(Nops[Rest - 1][i]);
 324     Count -= ThisNopLength;
 325   } while (Count != 0);
 326
 327   return true;
 328 }
 329
 330 /* *** */
 331
 332 namespace {
 333
 334 class ELFX86AsmBackend : public X86AsmBackend {
 335 public:
 336   uint8_t OSABI;
 337   ELFX86AsmBackend(const Target &T, uint8_t OSABI, StringRef CPU)
 338       : X86AsmBackend(T, CPU), OSABI(OSABI) {}
 339 };
 340
 341 class ELFX86_32AsmBackend : public ELFX86AsmBackend {
 342 public:
 343   ELFX86_32AsmBackend(const Target &T, uint8_t OSABI, StringRef CPU)
 344     : ELFX86AsmBackend(T, OSABI, CPU) {}
 345
 346   MCObjectWriter *createObjectWriter(raw_pwrite_stream &OS) const override {
 347     return createX86ELFObjectWriter(OS, /*IsELF64*/ false, OSABI, ELF::EM_386);
 348   }
 349 };
 350
 351 class ELFX86_X32AsmBackend : public ELFX86AsmBackend {
 352 public:
 353   ELFX86_X32AsmBackend(const Target &T, uint8_t OSABI, StringRef CPU)
 354       : ELFX86AsmBackend(T, OSABI, CPU) {}
 355
 356   MCObjectWriter *createObjectWriter(raw_pwrite_stream &OS) const override {
 357     return createX86ELFObjectWriter(OS, /*IsELF64*/ false, OSABI,
 358                                     ELF::EM_X86_64);
 359   }
 360 };
 361
 362 class ELFX86_IAMCUAsmBackend : public ELFX86AsmBackend {
 363 public:
 364   ELFX86_IAMCUAsmBackend(const Target &T, uint8_t OSABI, StringRef CPU)
 365       : ELFX86AsmBackend(T, OSABI, CPU) {}
 366
 367   MCObjectWriter *createObjectWriter(raw_pwrite_stream &OS) const override {
 368     return createX86ELFObjectWriter(OS, /*IsELF64*/ false, OSABI,
 369                                     ELF::EM_IAMCU);
 370   }
 371 };
 372
 373 class ELFX86_64AsmBackend : public ELFX86AsmBackend {
 374 public:
 375   ELFX86_64AsmBackend(const Target &T, uint8_t OSABI, StringRef CPU)
 376     : ELFX86AsmBackend(T, OSABI, CPU) {}
 377
 378   MCObjectWriter *createObjectWriter(raw_pwrite_stream &OS) const override {
 379     return createX86ELFObjectWriter(OS, /*IsELF64*/ true, OSABI, ELF::EM_X86_64);
 380   }
 381 };
 382
 383 class WindowsX86AsmBackend : public X86AsmBackend {
 384   bool Is64Bit;
 385
 386 public:
 387   WindowsX86AsmBackend(const Target &T, bool is64Bit, StringRef CPU)
 388     : X86AsmBackend(T, CPU)
 389     , Is64Bit(is64Bit) {
 390   }
 391
 392   MCObjectWriter *createObjectWriter(raw_pwrite_stream &OS) const override {
 393     return createX86WinCOFFObjectWriter(OS, Is64Bit);
 394   }
 395 };
 396
 397 namespace CU {
 398
 399   /// Compact unwind encoding values.
 400   enum CompactUnwindEncodings {
 401     /// [RE]BP based frame where [RE]BP is pused on the stack immediately after
 402     /// the return address, then [RE]SP is moved to [RE]BP.
 403     UNWIND_MODE_BP_FRAME                   = 0x01000000,
 404
 405     /// A frameless function with a small constant stack size.
 406     UNWIND_MODE_STACK_IMMD                 = 0x02000000,
 407
 408     /// A frameless function with a large constant stack size.
 409     UNWIND_MODE_STACK_IND                  = 0x03000000,
 410
 411     /// No compact unwind encoding is available.
 412     UNWIND_MODE_DWARF                      = 0x04000000,
 413
 414     /// Mask for encoding the frame registers.
 415     UNWIND_BP_FRAME_REGISTERS              = 0x00007FFF,
 416
 417     /// Mask for encoding the frameless registers.
 418     UNWIND_FRAMELESS_STACK_REG_PERMUTATION = 0x000003FF
 419   };
 420
 421 } // end CU namespace
 422
 423 class DarwinX86AsmBackend : public X86AsmBackend {
 424   const MCRegisterInfo &MRI;
 425
 426   /// \brief Number of registers that can be saved in a compact unwind encoding.
 427   enum { CU_NUM_SAVED_REGS = 6 };
 428
 429   mutable unsigned SavedRegs[CU_NUM_SAVED_REGS];
 430   bool Is64Bit;
 431
 432   unsigned OffsetSize;                   ///< Offset of a "push" instruction.
 433   unsigned MoveInstrSize;                ///< Size of a "move" instruction.
 434   unsigned StackDivide;                  ///< Amount to adjust stack size by.
 435 protected:
 436   /// \brief Size of a "push" instruction for the given register.
 437   unsigned PushInstrSize(unsigned Reg) const {
 438     switch (Reg) {
 439       case X86::EBX:
 440       case X86::ECX:
 441       case X86::EDX:
 442       case X86::EDI:
 443       case X86::ESI:
 444       case X86::EBP:
 445       case X86::RBX:
 446       case X86::RBP:
 447         return 1;
 448       case X86::R12:
 449       case X86::R13:
 450       case X86::R14:
 451       case X86::R15:
 452         return 2;
 453     }
 454     return 1;
 455   }
 456
 457   /// \brief Implementation of algorithm to generate the compact unwind encoding
 458   /// for the CFI instructions.
 459   uint32_t
 460   generateCompactUnwindEncodingImpl(ArrayRef<MCCFIInstruction> Instrs) const {
 461     if (Instrs.empty()) return 0;
 462
 463     // Reset the saved registers.
 464     unsigned SavedRegIdx = 0;
 465     memset(SavedRegs, 0, sizeof(SavedRegs));
 466
 467     bool HasFP = false;
 468
 469     // Encode that we are using EBP/RBP as the frame pointer.
 470     uint32_t CompactUnwindEncoding = 0;
 471
 472     unsigned SubtractInstrIdx = Is64Bit ? 3 : 2;
 473     unsigned InstrOffset = 0;
 474     unsigned StackAdjust = 0;
 475     unsigned StackSize = 0;
 476     unsigned PrevStackSize = 0;
 477     unsigned NumDefCFAOffsets = 0;
 478
 479     for (unsigned i = 0, e = Instrs.size(); i != e; ++i) {
 480       const MCCFIInstruction &Inst = Instrs[i];
 481
 482       switch (Inst.getOperation()) {
 483       default:
 484         // Any other CFI directives indicate a frame that we aren't prepared
 485         // to represent via compact unwind, so just bail out.
 486         return 0;
 487       case MCCFIInstruction::OpDefCfaRegister: {
 488         // Defines a frame pointer. E.g.
 489         //
 490         //     movq %rsp, %rbp
 491         //  L0:
 492         //     .cfi_def_cfa_register %rbp
 493         //
 494         HasFP = true;
 495         assert(MRI.getLLVMRegNum(Inst.getRegister(), true) ==
 496                (Is64Bit ? X86::RBP : X86::EBP) && "Invalid frame pointer!");
 497
 498         // Reset the counts.
 499         memset(SavedRegs, 0, sizeof(SavedRegs));
 500         StackAdjust = 0;
 501         SavedRegIdx = 0;
 502         InstrOffset += MoveInstrSize;
 503         break;
 504       }
 505       case MCCFIInstruction::OpDefCfaOffset: {
 506         // Defines a new offset for the CFA. E.g.
 507         //
 508         //  With frame:
 509         //
 510         //     pushq %rbp
 511         //  L0:
 512         //     .cfi_def_cfa_offset 16
 513         //
 514         //  Without frame:
 515         //
 516         //     subq $72, %rsp
 517         //  L0:
 518         //     .cfi_def_cfa_offset 80
 519         //
 520         PrevStackSize = StackSize;
 521         StackSize = std::abs(Inst.getOffset()) / StackDivide;
 522         ++NumDefCFAOffsets;
 523         break;
 524       }
 525       case MCCFIInstruction::OpOffset: {
 526         // Defines a "push" of a callee-saved register. E.g.
 527         //
 528         //     pushq %r15
 529         //     pushq %r14
 530         //     pushq %rbx
 531         //  L0:
 532         //     subq $120, %rsp
 533         //  L1:
 534         //     .cfi_offset %rbx, -40
 535         //     .cfi_offset %r14, -32
 536         //     .cfi_offset %r15, -24
 537         //
 538         if (SavedRegIdx == CU_NUM_SAVED_REGS)
 539           // If there are too many saved registers, we cannot use a compact
 540           // unwind encoding.
 541           return CU::UNWIND_MODE_DWARF;
 542
 543         unsigned Reg = MRI.getLLVMRegNum(Inst.getRegister(), true);
 544         SavedRegs[SavedRegIdx++] = Reg;
 545         StackAdjust += OffsetSize;
 546         InstrOffset += PushInstrSize(Reg);
 547         break;
 548       }
 549       }
 550     }
 551
 552     StackAdjust /= StackDivide;
 553
 554     if (HasFP) {
 555       if ((StackAdjust & 0xFF) != StackAdjust)
 556         // Offset was too big for a compact unwind encoding.
 557         return CU::UNWIND_MODE_DWARF;
 558
 559       // Get the encoding of the saved registers when we have a frame pointer.
 560       uint32_t RegEnc = encodeCompactUnwindRegistersWithFrame();
 561       if (RegEnc == ~0U) return CU::UNWIND_MODE_DWARF;
 562
 563       CompactUnwindEncoding |= CU::UNWIND_MODE_BP_FRAME;
 564       CompactUnwindEncoding |= (StackAdjust & 0xFF) << 16;
 565       CompactUnwindEncoding |= RegEnc & CU::UNWIND_BP_FRAME_REGISTERS;
 566     } else {
 567       // If the amount of the stack allocation is the size of a register, then
 568       // we "push" the RAX/EAX register onto the stack instead of adjusting the
 569       // stack pointer with a SUB instruction. We don't support the push of the
 570       // RAX/EAX register with compact unwind. So we check for that situation
 571       // here.
 572       if ((NumDefCFAOffsets == SavedRegIdx + 1 &&
 573            StackSize - PrevStackSize == 1) ||
 574           (Instrs.size() == 1 && NumDefCFAOffsets == 1 && StackSize == 2))
 575         return CU::UNWIND_MODE_DWARF;
 576
 577       SubtractInstrIdx += InstrOffset;
 578       ++StackAdjust;
 579
 580       if ((StackSize & 0xFF) == StackSize) {
 581         // Frameless stack with a small stack size.
 582         CompactUnwindEncoding |= CU::UNWIND_MODE_STACK_IMMD;
 583
 584         // Encode the stack size.
 585         CompactUnwindEncoding |= (StackSize & 0xFF) << 16;
 586       } else {
 587         if ((StackAdjust & 0x7) != StackAdjust)
 588           // The extra stack adjustments are too big for us to handle.
 589           return CU::UNWIND_MODE_DWARF;
 590
 591         // Frameless stack with an offset too large for us to encode compactly.
 592         CompactUnwindEncoding |= CU::UNWIND_MODE_STACK_IND;
 593
 594         // Encode the offset to the nnnnnn value in the 'subl $nnnnnn, ESP'
 595         // instruction.
 596         CompactUnwindEncoding |= (SubtractInstrIdx & 0xFF) << 16;
 597
 598         // Encode any extra stack stack adjustments (done via push
 599         // instructions).
 600         CompactUnwindEncoding |= (StackAdjust & 0x7) << 13;
 601       }
 602
 603       // Encode the number of registers saved. (Reverse the list first.)
 604       std::reverse(&SavedRegs[0], &SavedRegs[SavedRegIdx]);
 605       CompactUnwindEncoding |= (SavedRegIdx & 0x7) << 10;
 606
 607       // Get the encoding of the saved registers when we don't have a frame
 608       // pointer.
 609       uint32_t RegEnc = encodeCompactUnwindRegistersWithoutFrame(SavedRegIdx);
 610       if (RegEnc == ~0U) return CU::UNWIND_MODE_DWARF;
 611
 612       // Encode the register encoding.
 613       CompactUnwindEncoding |=
 614         RegEnc & CU::UNWIND_FRAMELESS_STACK_REG_PERMUTATION;
 615     }
 616
 617     return CompactUnwindEncoding;
 618   }
 619
 620 private:
 621   /// \brief Get the compact unwind number for a given register. The number
 622   /// corresponds to the enum lists in compact_unwind_encoding.h.
 623   int getCompactUnwindRegNum(unsigned Reg) const {
 624     static const uint16_t CU32BitRegs[7] = {
 625       X86::EBX, X86::ECX, X86::EDX, X86::EDI, X86::ESI, X86::EBP, 0
 626     };
 627     static const uint16_t CU64BitRegs[] = {
 628       X86::RBX, X86::R12, X86::R13, X86::R14, X86::R15, X86::RBP, 0
 629     };
 630     const uint16_t *CURegs = Is64Bit ? CU64BitRegs : CU32BitRegs;
 631     for (int Idx = 1; *CURegs; ++CURegs, ++Idx)
 632       if (*CURegs == Reg)
 633         return Idx;
 634
 635     return -1;
 636   }
 637
 638   /// \brief Return the registers encoded for a compact encoding with a frame
 639   /// pointer.
 640   uint32_t encodeCompactUnwindRegistersWithFrame() const {
 641     // Encode the registers in the order they were saved --- 3-bits per
 642     // register. The list of saved registers is assumed to be in reverse
 643     // order. The registers are numbered from 1 to CU_NUM_SAVED_REGS.
 644     uint32_t RegEnc = 0;
 645     for (int i = 0, Idx = 0; i != CU_NUM_SAVED_REGS; ++i) {
 646       unsigned Reg = SavedRegs[i];
 647       if (Reg == 0) break;
 648
 649       int CURegNum = getCompactUnwindRegNum(Reg);
 650       if (CURegNum == -1) return ~0U;
 651
 652       // Encode the 3-bit register number in order, skipping over 3-bits for
 653       // each register.
 654       RegEnc |= (CURegNum & 0x7) << (Idx++ * 3);
 655     }
 656
 657     assert((RegEnc & 0x3FFFF) == RegEnc &&
 658            "Invalid compact register encoding!");
 659     return RegEnc;
 660   }
 661
 662   /// \brief Create the permutation encoding used with frameless stacks. It is
 663   /// passed the number of registers to be saved and an array of the registers
 664   /// saved.
 665   uint32_t encodeCompactUnwindRegistersWithoutFrame(unsigned RegCount) const {
 666     // The saved registers are numbered from 1 to 6. In order to encode the
 667     // order in which they were saved, we re-number them according to their
 668     // place in the register order. The re-numbering is relative to the last
 669     // re-numbered register. E.g., if we have registers {6, 2, 4, 5} saved in
 670     // that order:
 671     //
 672     //    Orig  Re-Num
 673     //    ----  ------
 674     //     6       6
 675     //     2       2
 676     //     4       3
 677     //     5       3
 678     //
 679     for (unsigned i = 0; i < RegCount; ++i) {
 680       int CUReg = getCompactUnwindRegNum(SavedRegs[i]);
 681       if (CUReg == -1) return ~0U;
 682       SavedRegs[i] = CUReg;
 683     }
 684
 685     // Reverse the list.
 686     std::reverse(&SavedRegs[0], &SavedRegs[CU_NUM_SAVED_REGS]);
 687
 688     uint32_t RenumRegs[CU_NUM_SAVED_REGS];
 689     for (unsigned i = CU_NUM_SAVED_REGS - RegCount; i < CU_NUM_SAVED_REGS; ++i){
 690       unsigned Countless = 0;
 691       for (unsigned j = CU_NUM_SAVED_REGS - RegCount; j < i; ++j)
 692         if (SavedRegs[j] < SavedRegs[i])
 693           ++Countless;
 694
 695       RenumRegs[i] = SavedRegs[i] - Countless - 1;
 696     }
 697
 698     // Take the renumbered values and encode them into a 10-bit number.
 699     uint32_t permutationEncoding = 0;
 700     switch (RegCount) {
 701     case 6:
 702       permutationEncoding |= 120 * RenumRegs[0] + 24 * RenumRegs[1]
 703                              + 6 * RenumRegs[2] +  2 * RenumRegs[3]
 704                              +     RenumRegs[4];
 705       break;
 706     case 5:
 707       permutationEncoding |= 120 * RenumRegs[1] + 24 * RenumRegs[2]
 708                              + 6 * RenumRegs[3] +  2 * RenumRegs[4]
 709                              +     RenumRegs[5];
 710       break;
 711     case 4:
 712       permutationEncoding |=  60 * RenumRegs[2] + 12 * RenumRegs[3]
 713                              + 3 * RenumRegs[4] +      RenumRegs[5];
 714       break;
 715     case 3:
 716       permutationEncoding |=  20 * RenumRegs[3] +  4 * RenumRegs[4]
 717                              +     RenumRegs[5];
 718       break;
 719     case 2:
 720       permutationEncoding |=   5 * RenumRegs[4] +      RenumRegs[5];
 721       break;
 722     case 1:
 723       permutationEncoding |=       RenumRegs[5];
 724       break;
 725     }
 726
 727     assert((permutationEncoding & 0x3FF) == permutationEncoding &&
 728            "Invalid compact register encoding!");
 729     return permutationEncoding;
 730   }
 731
 732 public:
 733   DarwinX86AsmBackend(const Target &T, const MCRegisterInfo &MRI, StringRef CPU,
 734                       bool Is64Bit)
 735     : X86AsmBackend(T, CPU), MRI(MRI), Is64Bit(Is64Bit) {
 736     memset(SavedRegs, 0, sizeof(SavedRegs));
 737     OffsetSize = Is64Bit ? 8 : 4;
 738     MoveInstrSize = Is64Bit ? 3 : 2;
 739     StackDivide = Is64Bit ? 8 : 4;
 740   }
 741 };
 742
 743 class DarwinX86_32AsmBackend : public DarwinX86AsmBackend {
 744 public:
 745   DarwinX86_32AsmBackend(const Target &T, const MCRegisterInfo &MRI,
 746                          StringRef CPU)
 747       : DarwinX86AsmBackend(T, MRI, CPU, false) {}
 748
 749   MCObjectWriter *createObjectWriter(raw_pwrite_stream &OS) const override {
 750     return createX86MachObjectWriter(OS, /*Is64Bit=*/false,
 751                                      MachO::CPU_TYPE_I386,
 752                                      MachO::CPU_SUBTYPE_I386_ALL);
 753   }
 754
 755   /// \brief Generate the compact unwind encoding for the CFI instructions.
 756   uint32_t generateCompactUnwindEncoding(
 757                              ArrayRef<MCCFIInstruction> Instrs) const override {
 758     return generateCompactUnwindEncodingImpl(Instrs);
 759   }
 760 };
 761
 762 class DarwinX86_64AsmBackend : public DarwinX86AsmBackend {
 763   const MachO::CPUSubTypeX86 Subtype;
 764 public:
 765   DarwinX86_64AsmBackend(const Target &T, const MCRegisterInfo &MRI,
 766                          StringRef CPU, MachO::CPUSubTypeX86 st)
 767       : DarwinX86AsmBackend(T, MRI, CPU, true), Subtype(st) {}
 768
 769   MCObjectWriter *createObjectWriter(raw_pwrite_stream &OS) const override {
 770     return createX86MachObjectWriter(OS, /*Is64Bit=*/true,
 771                                      MachO::CPU_TYPE_X86_64, Subtype);
 772   }
 773
 774   /// \brief Generate the compact unwind encoding for the CFI instructions.
 775   uint32_t generateCompactUnwindEncoding(
 776                              ArrayRef<MCCFIInstruction> Instrs) const override {
 777     return generateCompactUnwindEncodingImpl(Instrs);
 778   }
 779 };
 780
 781 } // end anonymous namespace
 782
 783 MCAsmBackend *llvm::createX86_32AsmBackend(const Target &T,
 784                                            const MCRegisterInfo &MRI,
 785                                            const Triple &TheTriple,
 786                                            StringRef CPU) {
 787   if (TheTriple.isOSBinFormatMachO())
 788     return new DarwinX86_32AsmBackend(T, MRI, CPU);
 789
 790   if (TheTriple.isOSWindows() && !TheTriple.isOSBinFormatELF())
 791     return new WindowsX86AsmBackend(T, false, CPU);
 792
 793   uint8_t OSABI = MCELFObjectTargetWriter::getOSABI(TheTriple.getOS());
 794
 795   if (TheTriple.isOSIAMCU())
 796     return new ELFX86_IAMCUAsmBackend(T, OSABI, CPU);
 797
 798   return new ELFX86_32AsmBackend(T, OSABI, CPU);
 799 }
 800
 801 MCAsmBackend *llvm::createX86_64AsmBackend(const Target &T,
 802                                            const MCRegisterInfo &MRI,
 803                                            const Triple &TheTriple,
 804                                            StringRef CPU) {
 805   if (TheTriple.isOSBinFormatMachO()) {
 806     MachO::CPUSubTypeX86 CS =
 807         StringSwitch<MachO::CPUSubTypeX86>(TheTriple.getArchName())
 808             .Case("x86_64h", MachO::CPU_SUBTYPE_X86_64_H)
 809             .Default(MachO::CPU_SUBTYPE_X86_64_ALL);
 810     return new DarwinX86_64AsmBackend(T, MRI, CPU, CS);
 811   }
 812
 813   if (TheTriple.isOSWindows() && !TheTriple.isOSBinFormatELF())
 814     return new WindowsX86AsmBackend(T, true, CPU);
 815
 816   uint8_t OSABI = MCELFObjectTargetWriter::getOSABI(TheTriple.getOS());
 817
 818   if (TheTriple.getEnvironment() == Triple::GNUX32)
 819     return new ELFX86_X32AsmBackend(T, OSABI, CPU);
 820   return new ELFX86_64AsmBackend(T, OSABI, CPU);
 821 }