lib/Target/X86/InstSelectSimple.cpp

   1 //===-- InstSelectSimple.cpp - A simple instruction selector for x86 ------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by the LLVM research group and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines a simple peephole instruction selector for the x86 target
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "X86.h"
  15 #include "X86InstrBuilder.h"
  16 #include "X86InstrInfo.h"
  17 #include "llvm/Constants.h"
  18 #include "llvm/DerivedTypes.h"
  19 #include "llvm/Function.h"
  20 #include "llvm/Instructions.h"
  21 #include "llvm/Intrinsics.h"
  22 #include "llvm/Pass.h"
  23 #include "llvm/CodeGen/MachineConstantPool.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineFunction.h"
  26 #include "llvm/CodeGen/MachineInstrBuilder.h"
  27 #include "llvm/CodeGen/SSARegMap.h"
  28 #include "llvm/Target/MRegisterInfo.h"
  29 #include "llvm/Target/TargetMachine.h"
  30 #include "llvm/Support/InstVisitor.h"
  31
  32 namespace llvm {
  33
  34 /// BMI - A special BuildMI variant that takes an iterator to insert the
  35 /// instruction at as well as a basic block.  This is the version for when you
  36 /// have a destination register in mind.
  37 inline static MachineInstrBuilder BMI(MachineBasicBlock *MBB,
  38                                       MachineBasicBlock::iterator &I,
  39                                       int Opcode, unsigned NumOperands,
  40                                       unsigned DestReg) {
  41   assert(I >= MBB->begin() && I <= MBB->end() && "Bad iterator!");
  42   MachineInstr *MI = new MachineInstr(Opcode, NumOperands+1, true, true);
  43   I = MBB->insert(I, MI)+1;
  44   return MachineInstrBuilder(MI).addReg(DestReg, MOTy::Def);
  45 }
  46
  47 /// BMI - A special BuildMI variant that takes an iterator to insert the
  48 /// instruction at as well as a basic block.
  49 inline static MachineInstrBuilder BMI(MachineBasicBlock *MBB,
  50                                       MachineBasicBlock::iterator &I,
  51                                       int Opcode, unsigned NumOperands) {
  52   assert(I >= MBB->begin() && I <= MBB->end() && "Bad iterator!");
  53   MachineInstr *MI = new MachineInstr(Opcode, NumOperands, true, true);
  54   I = MBB->insert(I, MI)+1;
  55   return MachineInstrBuilder(MI);
  56 }
  57
  58
  59 namespace {
  60   struct ISel : public FunctionPass, InstVisitor<ISel> {
  61     TargetMachine &TM;
  62     MachineFunction *F;                 // The function we are compiling into
  63     MachineBasicBlock *BB;              // The current MBB we are compiling
  64     int VarArgsFrameIndex;              // FrameIndex for start of varargs area
  65
  66     std::map<Value*, unsigned> RegMap;  // Mapping between Val's and SSA Regs
  67
  68     // MBBMap - Mapping between LLVM BB -> Machine BB
  69     std::map<const BasicBlock*, MachineBasicBlock*> MBBMap;
  70
  71     ISel(TargetMachine &tm) : TM(tm), F(0), BB(0) {}
  72
  73     /// runOnFunction - Top level implementation of instruction selection for
  74     /// the entire function.
  75     ///
  76     bool runOnFunction(Function &Fn) {
  77       F = &MachineFunction::construct(&Fn, TM);
  78
  79       // Create all of the machine basic blocks for the function...
  80       for (Function::iterator I = Fn.begin(), E = Fn.end(); I != E; ++I)
  81         F->getBasicBlockList().push_back(MBBMap[I] = new MachineBasicBlock(I));
  82
  83       BB = &F->front();
  84
  85       // Copy incoming arguments off of the stack...
  86       LoadArgumentsToVirtualRegs(Fn);
  87
  88       // Instruction select everything except PHI nodes
  89       visit(Fn);
  90
  91       // Select the PHI nodes
  92       SelectPHINodes();
  93
  94       RegMap.clear();
  95       MBBMap.clear();
  96       F = 0;
  97       // We always build a machine code representation for the function
  98       return true;
  99     }
 100
 101     virtual const char *getPassName() const {
 102       return "X86 Simple Instruction Selection";
 103     }
 104
 105     /// visitBasicBlock - This method is called when we are visiting a new basic
 106     /// block.  This simply creates a new MachineBasicBlock to emit code into
 107     /// and adds it to the current MachineFunction.  Subsequent visit* for
 108     /// instructions will be invoked for all instructions in the basic block.
 109     ///
 110     void visitBasicBlock(BasicBlock &LLVM_BB) {
 111       BB = MBBMap[&LLVM_BB];
 112     }
 113
 114     /// LoadArgumentsToVirtualRegs - Load all of the arguments to this function
 115     /// from the stack into virtual registers.
 116     ///
 117     void LoadArgumentsToVirtualRegs(Function &F);
 118
 119     /// SelectPHINodes - Insert machine code to generate phis.  This is tricky
 120     /// because we have to generate our sources into the source basic blocks,
 121     /// not the current one.
 122     ///
 123     void SelectPHINodes();
 124
 125     // Visitation methods for various instructions.  These methods simply emit
 126     // fixed X86 code for each instruction.
 127     //
 128
 129     // Control flow operators
 130     void visitReturnInst(ReturnInst &RI);
 131     void visitBranchInst(BranchInst &BI);
 132
 133     struct ValueRecord {
 134       Value *Val;
 135       unsigned Reg;
 136       const Type *Ty;
 137       ValueRecord(unsigned R, const Type *T) : Val(0), Reg(R), Ty(T) {}
 138       ValueRecord(Value *V) : Val(V), Reg(0), Ty(V->getType()) {}
 139     };
 140     void doCall(const ValueRecord &Ret, MachineInstr *CallMI,
 141                 const std::vector<ValueRecord> &Args);
 142     void visitCallInst(CallInst &I);
 143     void visitIntrinsicCall(Intrinsic::ID ID, CallInst &I);
 144
 145     // Arithmetic operators
 146     void visitSimpleBinary(BinaryOperator &B, unsigned OpcodeClass);
 147     void visitAdd(BinaryOperator &B) { visitSimpleBinary(B, 0); }
 148     void visitSub(BinaryOperator &B) { visitSimpleBinary(B, 1); }
 149     void doMultiply(MachineBasicBlock *MBB, MachineBasicBlock::iterator &MBBI,
 150                     unsigned DestReg, const Type *DestTy,
 151                     unsigned Op0Reg, unsigned Op1Reg);
 152     void doMultiplyConst(MachineBasicBlock *MBB,
 153                          MachineBasicBlock::iterator &MBBI,
 154                          unsigned DestReg, const Type *DestTy,
 155                          unsigned Op0Reg, unsigned Op1Val);
 156     void visitMul(BinaryOperator &B);
 157
 158     void visitDiv(BinaryOperator &B) { visitDivRem(B); }
 159     void visitRem(BinaryOperator &B) { visitDivRem(B); }
 160     void visitDivRem(BinaryOperator &B);
 161
 162     // Bitwise operators
 163     void visitAnd(BinaryOperator &B) { visitSimpleBinary(B, 2); }
 164     void visitOr (BinaryOperator &B) { visitSimpleBinary(B, 3); }
 165     void visitXor(BinaryOperator &B) { visitSimpleBinary(B, 4); }
 166
 167     // Comparison operators...
 168     void visitSetCondInst(SetCondInst &I);
 169     unsigned EmitComparison(unsigned OpNum, Value *Op0, Value *Op1,
 170                             MachineBasicBlock *MBB,
 171                             MachineBasicBlock::iterator &MBBI);
 172
 173     // Memory Instructions
 174     void visitLoadInst(LoadInst &I);
 175     void visitStoreInst(StoreInst &I);
 176     void visitGetElementPtrInst(GetElementPtrInst &I);
 177     void visitAllocaInst(AllocaInst &I);
 178     void visitMallocInst(MallocInst &I);
 179     void visitFreeInst(FreeInst &I);
 180
 181     // Other operators
 182     void visitShiftInst(ShiftInst &I);
 183     void visitPHINode(PHINode &I) {}      // PHI nodes handled by second pass
 184     void visitCastInst(CastInst &I);
 185     void visitVANextInst(VANextInst &I);
 186     void visitVAArgInst(VAArgInst &I);
 187
 188     void visitInstruction(Instruction &I) {
 189       std::cerr << "Cannot instruction select: " << I;
 190       abort();
 191     }
 192
 193     /// promote32 - Make a value 32-bits wide, and put it somewhere.
 194     ///
 195     void promote32(unsigned targetReg, const ValueRecord &VR);
 196
 197     /// emitGEPOperation - Common code shared between visitGetElementPtrInst and
 198     /// constant expression GEP support.
 199     ///
 200     void emitGEPOperation(MachineBasicBlock *BB, MachineBasicBlock::iterator&IP,
 201                           Value *Src, User::op_iterator IdxBegin,
 202                           User::op_iterator IdxEnd, unsigned TargetReg);
 203
 204     /// emitCastOperation - Common code shared between visitCastInst and
 205     /// constant expression cast support.
 206     void emitCastOperation(MachineBasicBlock *BB,MachineBasicBlock::iterator&IP,
 207                            Value *Src, const Type *DestTy, unsigned TargetReg);
 208
 209     /// emitSimpleBinaryOperation - Common code shared between visitSimpleBinary
 210     /// and constant expression support.
 211     void emitSimpleBinaryOperation(MachineBasicBlock *BB,
 212                                    MachineBasicBlock::iterator &IP,
 213                                    Value *Op0, Value *Op1,
 214                                    unsigned OperatorClass, unsigned TargetReg);
 215
 216     void emitDivRemOperation(MachineBasicBlock *BB,
 217                              MachineBasicBlock::iterator &IP,
 218                              unsigned Op0Reg, unsigned Op1Reg, bool isDiv,
 219                              const Type *Ty, unsigned TargetReg);
 220
 221     /// emitSetCCOperation - Common code shared between visitSetCondInst and
 222     /// constant expression support.
 223     void emitSetCCOperation(MachineBasicBlock *BB,
 224                             MachineBasicBlock::iterator &IP,
 225                             Value *Op0, Value *Op1, unsigned Opcode,
 226                             unsigned TargetReg);
 227
 228     /// emitShiftOperation - Common code shared between visitShiftInst and
 229     /// constant expression support.
 230     void emitShiftOperation(MachineBasicBlock *MBB,
 231                             MachineBasicBlock::iterator &IP,
 232                             Value *Op, Value *ShiftAmount, bool isLeftShift,
 233                             const Type *ResultTy, unsigned DestReg);
 234
 235
 236     /// copyConstantToRegister - Output the instructions required to put the
 237     /// specified constant into the specified register.
 238     ///
 239     void copyConstantToRegister(MachineBasicBlock *MBB,
 240                                 MachineBasicBlock::iterator &MBBI,
 241                                 Constant *C, unsigned Reg);
 242
 243     /// makeAnotherReg - This method returns the next register number we haven't
 244     /// yet used.
 245     ///
 246     /// Long values are handled somewhat specially.  They are always allocated
 247     /// as pairs of 32 bit integer values.  The register number returned is the
 248     /// lower 32 bits of the long value, and the regNum+1 is the upper 32 bits
 249     /// of the long value.
 250     ///
 251     unsigned makeAnotherReg(const Type *Ty) {
 252       assert(dynamic_cast<const X86RegisterInfo*>(TM.getRegisterInfo()) &&
 253              "Current target doesn't have X86 reg info??");
 254       const X86RegisterInfo *MRI =
 255         static_cast<const X86RegisterInfo*>(TM.getRegisterInfo());
 256       if (Ty == Type::LongTy || Ty == Type::ULongTy) {
 257         const TargetRegisterClass *RC = MRI->getRegClassForType(Type::IntTy);
 258         // Create the lower part
 259         F->getSSARegMap()->createVirtualRegister(RC);
 260         // Create the upper part.
 261         return F->getSSARegMap()->createVirtualRegister(RC)-1;
 262       }
 263
 264       // Add the mapping of regnumber => reg class to MachineFunction
 265       const TargetRegisterClass *RC = MRI->getRegClassForType(Ty);
 266       return F->getSSARegMap()->createVirtualRegister(RC);
 267     }
 268
 269     /// getReg - This method turns an LLVM value into a register number.  This
 270     /// is guaranteed to produce the same register number for a particular value
 271     /// every time it is queried.
 272     ///
 273     unsigned getReg(Value &V) { return getReg(&V); }  // Allow references
 274     unsigned getReg(Value *V) {
 275       // Just append to the end of the current bb.
 276       MachineBasicBlock::iterator It = BB->end();
 277       return getReg(V, BB, It);
 278     }
 279     unsigned getReg(Value *V, MachineBasicBlock *MBB,
 280                     MachineBasicBlock::iterator &IPt) {
 281       unsigned &Reg = RegMap[V];
 282       if (Reg == 0) {
 283         Reg = makeAnotherReg(V->getType());
 284         RegMap[V] = Reg;
 285       }
 286
 287       // If this operand is a constant, emit the code to copy the constant into
 288       // the register here...
 289       //
 290       if (Constant *C = dyn_cast<Constant>(V)) {
 291         copyConstantToRegister(MBB, IPt, C, Reg);
 292         RegMap.erase(V);  // Assign a new name to this constant if ref'd again
 293       } else if (GlobalValue *GV = dyn_cast<GlobalValue>(V)) {
 294         // Move the address of the global into the register
 295         BMI(MBB, IPt, X86::MOVir32, 1, Reg).addGlobalAddress(GV);
 296         RegMap.erase(V);  // Assign a new name to this address if ref'd again
 297       }
 298
 299       return Reg;
 300     }
 301   };
 302 }
 303
 304 /// TypeClass - Used by the X86 backend to group LLVM types by their basic X86
 305 /// Representation.
 306 ///
 307 enum TypeClass {
 308   cByte, cShort, cInt, cFP, cLong
 309 };
 310
 311 /// getClass - Turn a primitive type into a "class" number which is based on the
 312 /// size of the type, and whether or not it is floating point.
 313 ///
 314 static inline TypeClass getClass(const Type *Ty) {
 315   switch (Ty->getPrimitiveID()) {
 316   case Type::SByteTyID:
 317   case Type::UByteTyID:   return cByte;      // Byte operands are class #0
 318   case Type::ShortTyID:
 319   case Type::UShortTyID:  return cShort;     // Short operands are class #1
 320   case Type::IntTyID:
 321   case Type::UIntTyID:
 322   case Type::PointerTyID: return cInt;       // Int's and pointers are class #2
 323
 324   case Type::FloatTyID:
 325   case Type::DoubleTyID:  return cFP;        // Floating Point is #3
 326
 327   case Type::LongTyID:
 328   case Type::ULongTyID:   return cLong;      // Longs are class #4
 329   default:
 330     assert(0 && "Invalid type to getClass!");
 331     return cByte;  // not reached
 332   }
 333 }
 334
 335 // getClassB - Just like getClass, but treat boolean values as bytes.
 336 static inline TypeClass getClassB(const Type *Ty) {
 337   if (Ty == Type::BoolTy) return cByte;
 338   return getClass(Ty);
 339 }
 340
 341
 342 /// copyConstantToRegister - Output the instructions required to put the
 343 /// specified constant into the specified register.
 344 ///
 345 void ISel::copyConstantToRegister(MachineBasicBlock *MBB,
 346                                   MachineBasicBlock::iterator &IP,
 347                                   Constant *C, unsigned R) {
 348   if (ConstantExpr *CE = dyn_cast<ConstantExpr>(C)) {
 349     unsigned Class = 0;
 350     switch (CE->getOpcode()) {
 351     case Instruction::GetElementPtr:
 352       emitGEPOperation(MBB, IP, CE->getOperand(0),
 353                        CE->op_begin()+1, CE->op_end(), R);
 354       return;
 355     case Instruction::Cast:
 356       emitCastOperation(MBB, IP, CE->getOperand(0), CE->getType(), R);
 357       return;
 358
 359     case Instruction::Xor: ++Class; // FALL THROUGH
 360     case Instruction::Or:  ++Class; // FALL THROUGH
 361     case Instruction::And: ++Class; // FALL THROUGH
 362     case Instruction::Sub: ++Class; // FALL THROUGH
 363     case Instruction::Add:
 364       emitSimpleBinaryOperation(MBB, IP, CE->getOperand(0), CE->getOperand(1),
 365                                 Class, R);
 366       return;
 367
 368     case Instruction::Mul: {
 369       unsigned Op0Reg = getReg(CE->getOperand(0), MBB, IP);
 370       unsigned Op1Reg = getReg(CE->getOperand(1), MBB, IP);
 371       doMultiply(MBB, IP, R, CE->getType(), Op0Reg, Op1Reg);
 372       return;
 373     }
 374     case Instruction::Div:
 375     case Instruction::Rem: {
 376       unsigned Op0Reg = getReg(CE->getOperand(0), MBB, IP);
 377       unsigned Op1Reg = getReg(CE->getOperand(1), MBB, IP);
 378       emitDivRemOperation(MBB, IP, Op0Reg, Op1Reg,
 379                           CE->getOpcode() == Instruction::Div,
 380                           CE->getType(), R);
 381       return;
 382     }
 383
 384     case Instruction::SetNE:
 385     case Instruction::SetEQ:
 386     case Instruction::SetLT:
 387     case Instruction::SetGT:
 388     case Instruction::SetLE:
 389     case Instruction::SetGE:
 390       emitSetCCOperation(MBB, IP, CE->getOperand(0), CE->getOperand(1),
 391                          CE->getOpcode(), R);
 392       return;
 393
 394     case Instruction::Shl:
 395     case Instruction::Shr:
 396       emitShiftOperation(MBB, IP, CE->getOperand(0), CE->getOperand(1),
 397                          CE->getOpcode() == Instruction::Shl, CE->getType(), R);
 398       return;
 399
 400     default:
 401       std::cerr << "Offending expr: " << C << "\n";
 402       assert(0 && "Constant expression not yet handled!\n");
 403     }
 404   }
 405
 406   if (C->getType()->isIntegral()) {
 407     unsigned Class = getClassB(C->getType());
 408
 409     if (Class == cLong) {
 410       // Copy the value into the register pair.
 411       uint64_t Val = cast<ConstantInt>(C)->getRawValue();
 412       BMI(MBB, IP, X86::MOVir32, 1, R).addZImm(Val & 0xFFFFFFFF);
 413       BMI(MBB, IP, X86::MOVir32, 1, R+1).addZImm(Val >> 32);
 414       return;
 415     }
 416
 417     assert(Class <= cInt && "Type not handled yet!");
 418
 419     static const unsigned IntegralOpcodeTab[] = {
 420       X86::MOVir8, X86::MOVir16, X86::MOVir32
 421     };
 422
 423     if (C->getType() == Type::BoolTy) {
 424       BMI(MBB, IP, X86::MOVir8, 1, R).addZImm(C == ConstantBool::True);
 425     } else {
 426       ConstantInt *CI = cast<ConstantInt>(C);
 427       BMI(MBB, IP, IntegralOpcodeTab[Class], 1, R).addZImm(CI->getRawValue());
 428     }
 429   } else if (ConstantFP *CFP = dyn_cast<ConstantFP>(C)) {
 430     double Value = CFP->getValue();
 431     if (Value == +0.0)
 432       BMI(MBB, IP, X86::FLD0, 0, R);
 433     else if (Value == +1.0)
 434       BMI(MBB, IP, X86::FLD1, 0, R);
 435     else {
 436       // Otherwise we need to spill the constant to memory...
 437       MachineConstantPool *CP = F->getConstantPool();
 438       unsigned CPI = CP->getConstantPoolIndex(CFP);
 439       const Type *Ty = CFP->getType();
 440
 441       assert(Ty == Type::FloatTy || Ty == Type::DoubleTy && "Unknown FP type!");
 442       unsigned LoadOpcode = Ty == Type::FloatTy ? X86::FLDr32 : X86::FLDr64;
 443       addConstantPoolReference(BMI(MBB, IP, LoadOpcode, 4, R), CPI);
 444     }
 445
 446   } else if (isa<ConstantPointerNull>(C)) {
 447     // Copy zero (null pointer) to the register.
 448     BMI(MBB, IP, X86::MOVir32, 1, R).addZImm(0);
 449   } else if (ConstantPointerRef *CPR = dyn_cast<ConstantPointerRef>(C)) {
 450     unsigned SrcReg = getReg(CPR->getValue(), MBB, IP);
 451     BMI(MBB, IP, X86::MOVrr32, 1, R).addReg(SrcReg);
 452   } else {
 453     std::cerr << "Offending constant: " << C << "\n";
 454     assert(0 && "Type not handled yet!");
 455   }
 456 }
 457
 458 /// LoadArgumentsToVirtualRegs - Load all of the arguments to this function from
 459 /// the stack into virtual registers.
 460 ///
 461 void ISel::LoadArgumentsToVirtualRegs(Function &Fn) {
 462   // Emit instructions to load the arguments...  On entry to a function on the
 463   // X86, the stack frame looks like this:
 464   //
 465   // [ESP] -- return address
 466   // [ESP + 4] -- first argument (leftmost lexically)
 467   // [ESP + 8] -- second argument, if first argument is four bytes in size
 468   //    ...
 469   //
 470   unsigned ArgOffset = 0;   // Frame mechanisms handle retaddr slot
 471   MachineFrameInfo *MFI = F->getFrameInfo();
 472
 473   for (Function::aiterator I = Fn.abegin(), E = Fn.aend(); I != E; ++I) {
 474     unsigned Reg = getReg(*I);
 475
 476     int FI;          // Frame object index
 477     switch (getClassB(I->getType())) {
 478     case cByte:
 479       FI = MFI->CreateFixedObject(1, ArgOffset);
 480       addFrameReference(BuildMI(BB, X86::MOVmr8, 4, Reg), FI);
 481       break;
 482     case cShort:
 483       FI = MFI->CreateFixedObject(2, ArgOffset);
 484       addFrameReference(BuildMI(BB, X86::MOVmr16, 4, Reg), FI);
 485       break;
 486     case cInt:
 487       FI = MFI->CreateFixedObject(4, ArgOffset);
 488       addFrameReference(BuildMI(BB, X86::MOVmr32, 4, Reg), FI);
 489       break;
 490     case cLong:
 491       FI = MFI->CreateFixedObject(8, ArgOffset);
 492       addFrameReference(BuildMI(BB, X86::MOVmr32, 4, Reg), FI);
 493       addFrameReference(BuildMI(BB, X86::MOVmr32, 4, Reg+1), FI, 4);
 494       ArgOffset += 4;   // longs require 4 additional bytes
 495       break;
 496     case cFP:
 497       unsigned Opcode;
 498       if (I->getType() == Type::FloatTy) {
 499         Opcode = X86::FLDr32;
 500         FI = MFI->CreateFixedObject(4, ArgOffset);
 501       } else {
 502         Opcode = X86::FLDr64;
 503         FI = MFI->CreateFixedObject(8, ArgOffset);
 504         ArgOffset += 4;   // doubles require 4 additional bytes
 505       }
 506       addFrameReference(BuildMI(BB, Opcode, 4, Reg), FI);
 507       break;
 508     default:
 509       assert(0 && "Unhandled argument type!");
 510     }
 511     ArgOffset += 4;  // Each argument takes at least 4 bytes on the stack...
 512   }
 513
 514   // If the function takes variable number of arguments, add a frame offset for
 515   // the start of the first vararg value... this is used to expand
 516   // llvm.va_start.
 517   if (Fn.getFunctionType()->isVarArg())
 518     VarArgsFrameIndex = MFI->CreateFixedObject(1, ArgOffset);
 519 }
 520
 521
 522 /// SelectPHINodes - Insert machine code to generate phis.  This is tricky
 523 /// because we have to generate our sources into the source basic blocks, not
 524 /// the current one.
 525 ///
 526 void ISel::SelectPHINodes() {
 527   const TargetInstrInfo &TII = TM.getInstrInfo();
 528   const Function &LF = *F->getFunction();  // The LLVM function...
 529   for (Function::const_iterator I = LF.begin(), E = LF.end(); I != E; ++I) {
 530     const BasicBlock *BB = I;
 531     MachineBasicBlock *MBB = MBBMap[I];
 532
 533     // Loop over all of the PHI nodes in the LLVM basic block...
 534     unsigned NumPHIs = 0;
 535     for (BasicBlock::const_iterator I = BB->begin();
 536          PHINode *PN = const_cast<PHINode*>(dyn_cast<PHINode>(I)); ++I) {
 537
 538       // Create a new machine instr PHI node, and insert it.
 539       unsigned PHIReg = getReg(*PN);
 540       MachineInstr *PhiMI = BuildMI(X86::PHI, PN->getNumOperands(), PHIReg);
 541       MBB->insert(MBB->begin()+NumPHIs++, PhiMI);
 542
 543       MachineInstr *LongPhiMI = 0;
 544       if (PN->getType() == Type::LongTy || PN->getType() == Type::ULongTy) {
 545         LongPhiMI = BuildMI(X86::PHI, PN->getNumOperands(), PHIReg+1);
 546         MBB->insert(MBB->begin()+NumPHIs++, LongPhiMI);
 547       }
 548
 549       // PHIValues - Map of blocks to incoming virtual registers.  We use this
 550       // so that we only initialize one incoming value for a particular block,
 551       // even if the block has multiple entries in the PHI node.
 552       //
 553       std::map<MachineBasicBlock*, unsigned> PHIValues;
 554
 555       for (unsigned i = 0, e = PN->getNumIncomingValues(); i != e; ++i) {
 556         MachineBasicBlock *PredMBB = MBBMap[PN->getIncomingBlock(i)];
 557         unsigned ValReg;
 558         std::map<MachineBasicBlock*, unsigned>::iterator EntryIt =
 559           PHIValues.lower_bound(PredMBB);
 560
 561         if (EntryIt != PHIValues.end() && EntryIt->first == PredMBB) {
 562           // We already inserted an initialization of the register for this
 563           // predecessor.  Recycle it.
 564           ValReg = EntryIt->second;
 565
 566         } else {
 567           // Get the incoming value into a virtual register.
 568           //
 569           Value *Val = PN->getIncomingValue(i);
 570
 571           // If this is a constant or GlobalValue, we may have to insert code
 572           // into the basic block to compute it into a virtual register.
 573           if (isa<Constant>(Val) || isa<GlobalValue>(Val)) {
 574             // Because we don't want to clobber any values which might be in
 575             // physical registers with the computation of this constant (which
 576             // might be arbitrarily complex if it is a constant expression),
 577             // just insert the computation at the top of the basic block.
 578             MachineBasicBlock::iterator PI = PredMBB->begin();
 579
 580             // Skip over any PHI nodes though!
 581             while (PI != PredMBB->end() && (*PI)->getOpcode() == X86::PHI)
 582               ++PI;
 583
 584             ValReg = getReg(Val, PredMBB, PI);
 585           } else {
 586             ValReg = getReg(Val);
 587           }
 588
 589           // Remember that we inserted a value for this PHI for this predecessor
 590           PHIValues.insert(EntryIt, std::make_pair(PredMBB, ValReg));
 591         }
 592
 593         PhiMI->addRegOperand(ValReg);
 594         PhiMI->addMachineBasicBlockOperand(PredMBB);
 595         if (LongPhiMI) {
 596           LongPhiMI->addRegOperand(ValReg+1);
 597           LongPhiMI->addMachineBasicBlockOperand(PredMBB);
 598         }
 599       }
 600     }
 601   }
 602 }
 603
 604 // canFoldSetCCIntoBranch - Return the setcc instruction if we can fold it into
 605 // the conditional branch instruction which is the only user of the cc
 606 // instruction.  This is the case if the conditional branch is the only user of
 607 // the setcc, and if the setcc is in the same basic block as the conditional
 608 // branch.  We also don't handle long arguments below, so we reject them here as
 609 // well.
 610 //
 611 static SetCondInst *canFoldSetCCIntoBranch(Value *V) {
 612   if (SetCondInst *SCI = dyn_cast<SetCondInst>(V))
 613     if (SCI->hasOneUse() && isa<BranchInst>(SCI->use_back()) &&
 614         SCI->getParent() == cast<BranchInst>(SCI->use_back())->getParent()) {
 615       const Type *Ty = SCI->getOperand(0)->getType();
 616       if (Ty != Type::LongTy && Ty != Type::ULongTy)
 617         return SCI;
 618     }
 619   return 0;
 620 }
 621
 622 // Return a fixed numbering for setcc instructions which does not depend on the
 623 // order of the opcodes.
 624 //
 625 static unsigned getSetCCNumber(unsigned Opcode) {
 626   switch(Opcode) {
 627   default: assert(0 && "Unknown setcc instruction!");
 628   case Instruction::SetEQ: return 0;
 629   case Instruction::SetNE: return 1;
 630   case Instruction::SetLT: return 2;
 631   case Instruction::SetGE: return 3;
 632   case Instruction::SetGT: return 4;
 633   case Instruction::SetLE: return 5;
 634   }
 635 }
 636
 637 // LLVM  -> X86 signed  X86 unsigned
 638 // -----    ----------  ------------
 639 // seteq -> sete        sete
 640 // setne -> setne       setne
 641 // setlt -> setl        setb
 642 // setge -> setge       setae
 643 // setgt -> setg        seta
 644 // setle -> setle       setbe
 645 // ----
 646 //          sets                       // Used by comparison with 0 optimization
 647 //          setns
 648 static const unsigned SetCCOpcodeTab[2][8] = {
 649   { X86::SETEr, X86::SETNEr, X86::SETBr, X86::SETAEr, X86::SETAr, X86::SETBEr,
 650     0, 0 },
 651   { X86::SETEr, X86::SETNEr, X86::SETLr, X86::SETGEr, X86::SETGr, X86::SETLEr,
 652     X86::SETSr, X86::SETNSr },
 653 };
 654
 655 // EmitComparison - This function emits a comparison of the two operands,
 656 // returning the extended setcc code to use.
 657 unsigned ISel::EmitComparison(unsigned OpNum, Value *Op0, Value *Op1,
 658                               MachineBasicBlock *MBB,
 659                               MachineBasicBlock::iterator &IP) {
 660   // The arguments are already supposed to be of the same type.
 661   const Type *CompTy = Op0->getType();
 662   unsigned Class = getClassB(CompTy);
 663   unsigned Op0r = getReg(Op0, MBB, IP);
 664
 665   // Special case handling of: cmp R, i
 666   if (Class == cByte || Class == cShort || Class == cInt)
 667     if (ConstantInt *CI = dyn_cast<ConstantInt>(Op1)) {
 668       uint64_t Op1v = cast<ConstantInt>(CI)->getRawValue();
 669
 670       // Mask off any upper bits of the constant, if there are any...
 671       Op1v &= (1ULL << (8 << Class)) - 1;
 672
 673       // If this is a comparison against zero, emit more efficient code.  We
 674       // can't handle unsigned comparisons against zero unless they are == or
 675       // !=.  These should have been strength reduced already anyway.
 676       if (Op1v == 0 && (CompTy->isSigned() || OpNum < 2)) {
 677         static const unsigned TESTTab[] = {
 678           X86::TESTrr8, X86::TESTrr16, X86::TESTrr32
 679         };
 680         BMI(MBB, IP, TESTTab[Class], 2).addReg(Op0r).addReg(Op0r);
 681
 682         if (OpNum == 2) return 6;   // Map jl -> js
 683         if (OpNum == 3) return 7;   // Map jg -> jns
 684         return OpNum;
 685       }
 686
 687       static const unsigned CMPTab[] = {
 688         X86::CMPri8, X86::CMPri16, X86::CMPri32
 689       };
 690
 691       BMI(MBB, IP, CMPTab[Class], 2).addReg(Op0r).addZImm(Op1v);
 692       return OpNum;
 693     }
 694
 695   unsigned Op1r = getReg(Op1, MBB, IP);
 696   switch (Class) {
 697   default: assert(0 && "Unknown type class!");
 698     // Emit: cmp <var1>, <var2> (do the comparison).  We can
 699     // compare 8-bit with 8-bit, 16-bit with 16-bit, 32-bit with
 700     // 32-bit.
 701   case cByte:
 702     BMI(MBB, IP, X86::CMPrr8, 2).addReg(Op0r).addReg(Op1r);
 703     break;
 704   case cShort:
 705     BMI(MBB, IP, X86::CMPrr16, 2).addReg(Op0r).addReg(Op1r);
 706     break;
 707   case cInt:
 708     BMI(MBB, IP, X86::CMPrr32, 2).addReg(Op0r).addReg(Op1r);
 709     break;
 710   case cFP:
 711     BMI(MBB, IP, X86::FpUCOM, 2).addReg(Op0r).addReg(Op1r);
 712     BMI(MBB, IP, X86::FNSTSWr8, 0);
 713     BMI(MBB, IP, X86::SAHF, 1);
 714     break;
 715
 716   case cLong:
 717     if (OpNum < 2) {    // seteq, setne
 718       unsigned LoTmp = makeAnotherReg(Type::IntTy);
 719       unsigned HiTmp = makeAnotherReg(Type::IntTy);
 720       unsigned FinalTmp = makeAnotherReg(Type::IntTy);
 721       BMI(MBB, IP, X86::XORrr32, 2, LoTmp).addReg(Op0r).addReg(Op1r);
 722       BMI(MBB, IP, X86::XORrr32, 2, HiTmp).addReg(Op0r+1).addReg(Op1r+1);
 723       BMI(MBB, IP, X86::ORrr32,  2, FinalTmp).addReg(LoTmp).addReg(HiTmp);
 724       break;  // Allow the sete or setne to be generated from flags set by OR
 725     } else {
 726       // Emit a sequence of code which compares the high and low parts once
 727       // each, then uses a conditional move to handle the overflow case.  For
 728       // example, a setlt for long would generate code like this:
 729       //
 730       // AL = lo(op1) < lo(op2)   // Signedness depends on operands
 731       // BL = hi(op1) < hi(op2)   // Always unsigned comparison
 732       // dest = hi(op1) == hi(op2) ? AL : BL;
 733       //
 734
 735       // FIXME: This would be much better if we had hierarchical register
 736       // classes!  Until then, hardcode registers so that we can deal with their
 737       // aliases (because we don't have conditional byte moves).
 738       //
 739       BMI(MBB, IP, X86::CMPrr32, 2).addReg(Op0r).addReg(Op1r);
 740       BMI(MBB, IP, SetCCOpcodeTab[0][OpNum], 0, X86::AL);
 741       BMI(MBB, IP, X86::CMPrr32, 2).addReg(Op0r+1).addReg(Op1r+1);
 742       BMI(MBB, IP, SetCCOpcodeTab[CompTy->isSigned()][OpNum], 0, X86::BL);
 743       BMI(MBB, IP, X86::IMPLICIT_DEF, 0, X86::BH);
 744       BMI(MBB, IP, X86::IMPLICIT_DEF, 0, X86::AH);
 745       BMI(MBB, IP, X86::CMOVErr16, 2, X86::BX).addReg(X86::BX).addReg(X86::AX);
 746       // NOTE: visitSetCondInst knows that the value is dumped into the BL
 747       // register at this point for long values...
 748       return OpNum;
 749     }
 750   }
 751   return OpNum;
 752 }
 753
 754
 755 /// SetCC instructions - Here we just emit boilerplate code to set a byte-sized
 756 /// register, then move it to wherever the result should be.
 757 ///
 758 void ISel::visitSetCondInst(SetCondInst &I) {
 759   if (canFoldSetCCIntoBranch(&I)) return;  // Fold this into a branch...
 760
 761   unsigned DestReg = getReg(I);
 762   MachineBasicBlock::iterator MII = BB->end();
 763   emitSetCCOperation(BB, MII, I.getOperand(0), I.getOperand(1), I.getOpcode(),
 764                      DestReg);
 765 }
 766
 767 /// emitSetCCOperation - Common code shared between visitSetCondInst and
 768 /// constant expression support.
 769 void ISel::emitSetCCOperation(MachineBasicBlock *MBB,
 770                               MachineBasicBlock::iterator &IP,
 771                               Value *Op0, Value *Op1, unsigned Opcode,
 772                               unsigned TargetReg) {
 773   unsigned OpNum = getSetCCNumber(Opcode);
 774   OpNum = EmitComparison(OpNum, Op0, Op1, MBB, IP);
 775
 776   const Type *CompTy = Op0->getType();
 777   unsigned CompClass = getClassB(CompTy);
 778   bool isSigned = CompTy->isSigned() && CompClass != cFP;
 779
 780   if (CompClass != cLong || OpNum < 2) {
 781     // Handle normal comparisons with a setcc instruction...
 782     BMI(MBB, IP, SetCCOpcodeTab[isSigned][OpNum], 0, TargetReg);
 783   } else {
 784     // Handle long comparisons by copying the value which is already in BL into
 785     // the register we want...
 786     BMI(MBB, IP, X86::MOVrr8, 1, TargetReg).addReg(X86::BL);
 787   }
 788 }
 789
 790
 791
 792
 793 /// promote32 - Emit instructions to turn a narrow operand into a 32-bit-wide
 794 /// operand, in the specified target register.
 795 void ISel::promote32(unsigned targetReg, const ValueRecord &VR) {
 796   bool isUnsigned = VR.Ty->isUnsigned();
 797
 798   // Make sure we have the register number for this value...
 799   unsigned Reg = VR.Val ? getReg(VR.Val) : VR.Reg;
 800
 801   switch (getClassB(VR.Ty)) {
 802   case cByte:
 803     // Extend value into target register (8->32)
 804     if (isUnsigned)
 805       BuildMI(BB, X86::MOVZXr32r8, 1, targetReg).addReg(Reg);
 806     else
 807       BuildMI(BB, X86::MOVSXr32r8, 1, targetReg).addReg(Reg);
 808     break;
 809   case cShort:
 810     // Extend value into target register (16->32)
 811     if (isUnsigned)
 812       BuildMI(BB, X86::MOVZXr32r16, 1, targetReg).addReg(Reg);
 813     else
 814       BuildMI(BB, X86::MOVSXr32r16, 1, targetReg).addReg(Reg);
 815     break;
 816   case cInt:
 817     // Move value into target register (32->32)
 818     BuildMI(BB, X86::MOVrr32, 1, targetReg).addReg(Reg);
 819     break;
 820   default:
 821     assert(0 && "Unpromotable operand class in promote32");
 822   }
 823 }
 824
 825 /// 'ret' instruction - Here we are interested in meeting the x86 ABI.  As such,
 826 /// we have the following possibilities:
 827 ///
 828 ///   ret void: No return value, simply emit a 'ret' instruction
 829 ///   ret sbyte, ubyte : Extend value into EAX and return
 830 ///   ret short, ushort: Extend value into EAX and return
 831 ///   ret int, uint    : Move value into EAX and return
 832 ///   ret pointer      : Move value into EAX and return
 833 ///   ret long, ulong  : Move value into EAX/EDX and return
 834 ///   ret float/double : Top of FP stack
 835 ///
 836 void ISel::visitReturnInst(ReturnInst &I) {
 837   BuildMI(BB, X86::FP_REG_KILL, 0);
 838   if (I.getNumOperands() == 0) {
 839     BuildMI(BB, X86::RET, 0); // Just emit a 'ret' instruction
 840     return;
 841   }
 842
 843   Value *RetVal = I.getOperand(0);
 844   unsigned RetReg = getReg(RetVal);
 845   switch (getClassB(RetVal->getType())) {
 846   case cByte:   // integral return values: extend or move into EAX and return
 847   case cShort:
 848   case cInt:
 849     promote32(X86::EAX, ValueRecord(RetReg, RetVal->getType()));
 850     // Declare that EAX is live on exit
 851     BuildMI(BB, X86::IMPLICIT_USE, 2).addReg(X86::EAX).addReg(X86::ESP);
 852     break;
 853   case cFP:                   // Floats & Doubles: Return in ST(0)
 854     BuildMI(BB, X86::FpSETRESULT, 1).addReg(RetReg);
 855     // Declare that top-of-stack is live on exit
 856     BuildMI(BB, X86::IMPLICIT_USE, 2).addReg(X86::ST0).addReg(X86::ESP);
 857     break;
 858   case cLong:
 859     BuildMI(BB, X86::MOVrr32, 1, X86::EAX).addReg(RetReg);
 860     BuildMI(BB, X86::MOVrr32, 1, X86::EDX).addReg(RetReg+1);
 861     // Declare that EAX & EDX are live on exit
 862     BuildMI(BB, X86::IMPLICIT_USE, 3).addReg(X86::EAX).addReg(X86::EDX)
 863       .addReg(X86::ESP);
 864     break;
 865   default:
 866     visitInstruction(I);
 867   }
 868   // Emit a 'ret' instruction
 869   BuildMI(BB, X86::RET, 0);
 870 }
 871
 872 // getBlockAfter - Return the basic block which occurs lexically after the
 873 // specified one.
 874 static inline BasicBlock *getBlockAfter(BasicBlock *BB) {
 875   Function::iterator I = BB; ++I;  // Get iterator to next block
 876   return I != BB->getParent()->end() ? &*I : 0;
 877 }
 878
 879 /// visitBranchInst - Handle conditional and unconditional branches here.  Note
 880 /// that since code layout is frozen at this point, that if we are trying to
 881 /// jump to a block that is the immediate successor of the current block, we can
 882 /// just make a fall-through (but we don't currently).
 883 ///
 884 void ISel::visitBranchInst(BranchInst &BI) {
 885   BasicBlock *NextBB = getBlockAfter(BI.getParent());  // BB after current one
 886   BuildMI(BB, X86::FP_REG_KILL, 0);
 887
 888   if (!BI.isConditional()) {  // Unconditional branch?
 889     if (BI.getSuccessor(0) != NextBB)
 890       BuildMI(BB, X86::JMP, 1).addPCDisp(BI.getSuccessor(0));
 891     return;
 892   }
 893
 894   // See if we can fold the setcc into the branch itself...
 895   SetCondInst *SCI = canFoldSetCCIntoBranch(BI.getCondition());
 896   if (SCI == 0) {
 897     // Nope, cannot fold setcc into this branch.  Emit a branch on a condition
 898     // computed some other way...
 899     unsigned condReg = getReg(BI.getCondition());
 900     BuildMI(BB, X86::CMPri8, 2).addReg(condReg).addZImm(0);
 901     if (BI.getSuccessor(1) == NextBB) {
 902       if (BI.getSuccessor(0) != NextBB)
 903         BuildMI(BB, X86::JNE, 1).addPCDisp(BI.getSuccessor(0));
 904     } else {
 905       BuildMI(BB, X86::JE, 1).addPCDisp(BI.getSuccessor(1));
 906
 907       if (BI.getSuccessor(0) != NextBB)
 908         BuildMI(BB, X86::JMP, 1).addPCDisp(BI.getSuccessor(0));
 909     }
 910     return;
 911   }
 912
 913   unsigned OpNum = getSetCCNumber(SCI->getOpcode());
 914   MachineBasicBlock::iterator MII = BB->end();
 915   OpNum = EmitComparison(OpNum, SCI->getOperand(0), SCI->getOperand(1), BB,MII);
 916
 917   const Type *CompTy = SCI->getOperand(0)->getType();
 918   bool isSigned = CompTy->isSigned() && getClassB(CompTy) != cFP;
 919
 920
 921   // LLVM  -> X86 signed  X86 unsigned
 922   // -----    ----------  ------------
 923   // seteq -> je          je
 924   // setne -> jne         jne
 925   // setlt -> jl          jb
 926   // setge -> jge         jae
 927   // setgt -> jg          ja
 928   // setle -> jle         jbe
 929   // ----
 930   //          js                  // Used by comparison with 0 optimization
 931   //          jns
 932
 933   static const unsigned OpcodeTab[2][8] = {
 934     { X86::JE, X86::JNE, X86::JB, X86::JAE, X86::JA, X86::JBE, 0, 0 },
 935     { X86::JE, X86::JNE, X86::JL, X86::JGE, X86::JG, X86::JLE,
 936       X86::JS, X86::JNS },
 937   };
 938
 939   if (BI.getSuccessor(0) != NextBB) {
 940     BuildMI(BB, OpcodeTab[isSigned][OpNum], 1).addPCDisp(BI.getSuccessor(0));
 941     if (BI.getSuccessor(1) != NextBB)
 942       BuildMI(BB, X86::JMP, 1).addPCDisp(BI.getSuccessor(1));
 943   } else {
 944     // Change to the inverse condition...
 945     if (BI.getSuccessor(1) != NextBB) {
 946       OpNum ^= 1;
 947       BuildMI(BB, OpcodeTab[isSigned][OpNum], 1).addPCDisp(BI.getSuccessor(1));
 948     }
 949   }
 950 }
 951
 952
 953 /// doCall - This emits an abstract call instruction, setting up the arguments
 954 /// and the return value as appropriate.  For the actual function call itself,
 955 /// it inserts the specified CallMI instruction into the stream.
 956 ///
 957 void ISel::doCall(const ValueRecord &Ret, MachineInstr *CallMI,
 958                   const std::vector<ValueRecord> &Args) {
 959
 960   // Count how many bytes are to be pushed on the stack...
 961   unsigned NumBytes = 0;
 962
 963   if (!Args.empty()) {
 964     for (unsigned i = 0, e = Args.size(); i != e; ++i)
 965       switch (getClassB(Args[i].Ty)) {
 966       case cByte: case cShort: case cInt:
 967         NumBytes += 4; break;
 968       case cLong:
 969         NumBytes += 8; break;
 970       case cFP:
 971         NumBytes += Args[i].Ty == Type::FloatTy ? 4 : 8;
 972         break;
 973       default: assert(0 && "Unknown class!");
 974       }
 975
 976     // Adjust the stack pointer for the new arguments...
 977     BuildMI(BB, X86::ADJCALLSTACKDOWN, 1).addZImm(NumBytes);
 978
 979     // Arguments go on the stack in reverse order, as specified by the ABI.
 980     unsigned ArgOffset = 0;
 981     for (unsigned i = 0, e = Args.size(); i != e; ++i) {
 982       unsigned ArgReg = Args[i].Val ? getReg(Args[i].Val) : Args[i].Reg;
 983       switch (getClassB(Args[i].Ty)) {
 984       case cByte:
 985       case cShort: {
 986         // Promote arg to 32 bits wide into a temporary register...
 987         unsigned R = makeAnotherReg(Type::UIntTy);
 988         promote32(R, Args[i]);
 989         addRegOffset(BuildMI(BB, X86::MOVrm32, 5),
 990                      X86::ESP, ArgOffset).addReg(R);
 991         break;
 992       }
 993       case cInt:
 994         addRegOffset(BuildMI(BB, X86::MOVrm32, 5),
 995                      X86::ESP, ArgOffset).addReg(ArgReg);
 996         break;
 997       case cLong:
 998         addRegOffset(BuildMI(BB, X86::MOVrm32, 5),
 999                      X86::ESP, ArgOffset).addReg(ArgReg);
1000         addRegOffset(BuildMI(BB, X86::MOVrm32, 5),
1001                      X86::ESP, ArgOffset+4).addReg(ArgReg+1);
1002         ArgOffset += 4;        // 8 byte entry, not 4.
1003         break;
1004
1005       case cFP:
1006         if (Args[i].Ty == Type::FloatTy) {
1007           addRegOffset(BuildMI(BB, X86::FSTr32, 5),
1008                        X86::ESP, ArgOffset).addReg(ArgReg);
1009         } else {
1010           assert(Args[i].Ty == Type::DoubleTy && "Unknown FP type!");
1011           addRegOffset(BuildMI(BB, X86::FSTr64, 5),
1012                        X86::ESP, ArgOffset).addReg(ArgReg);
1013           ArgOffset += 4;       // 8 byte entry, not 4.
1014         }
1015         break;
1016
1017       default: assert(0 && "Unknown class!");
1018       }
1019       ArgOffset += 4;
1020     }
1021   } else {
1022     BuildMI(BB, X86::ADJCALLSTACKDOWN, 1).addZImm(0);
1023   }
1024
1025   BB->push_back(CallMI);
1026
1027   BuildMI(BB, X86::ADJCALLSTACKUP, 1).addZImm(NumBytes);
1028
1029   // If there is a return value, scavenge the result from the location the call
1030   // leaves it in...
1031   //
1032   if (Ret.Ty != Type::VoidTy) {
1033     unsigned DestClass = getClassB(Ret.Ty);
1034     switch (DestClass) {
1035     case cByte:
1036     case cShort:
1037     case cInt: {
1038       // Integral results are in %eax, or the appropriate portion
1039       // thereof.
1040       static const unsigned regRegMove[] = {
1041         X86::MOVrr8, X86::MOVrr16, X86::MOVrr32
1042       };
1043       static const unsigned AReg[] = { X86::AL, X86::AX, X86::EAX };
1044       BuildMI(BB, regRegMove[DestClass], 1, Ret.Reg).addReg(AReg[DestClass]);
1045       break;
1046     }
1047     case cFP:     // Floating-point return values live in %ST(0)
1048       BuildMI(BB, X86::FpGETRESULT, 1, Ret.Reg);
1049       break;
1050     case cLong:   // Long values are left in EDX:EAX
1051       BuildMI(BB, X86::MOVrr32, 1, Ret.Reg).addReg(X86::EAX);
1052       BuildMI(BB, X86::MOVrr32, 1, Ret.Reg+1).addReg(X86::EDX);
1053       break;
1054     default: assert(0 && "Unknown class!");
1055     }
1056   }
1057 }
1058
1059
1060 /// visitCallInst - Push args on stack and do a procedure call instruction.
1061 void ISel::visitCallInst(CallInst &CI) {
1062   MachineInstr *TheCall;
1063   if (Function *F = CI.getCalledFunction()) {
1064     // Is it an intrinsic function call?
1065     if (Intrinsic::ID ID = (Intrinsic::ID)F->getIntrinsicID()) {
1066       visitIntrinsicCall(ID, CI);   // Special intrinsics are not handled here
1067       return;
1068     }
1069
1070     // Emit a CALL instruction with PC-relative displacement.
1071     TheCall = BuildMI(X86::CALLpcrel32, 1).addGlobalAddress(F, true);
1072   } else {  // Emit an indirect call...
1073     unsigned Reg = getReg(CI.getCalledValue());
1074     TheCall = BuildMI(X86::CALLr32, 1).addReg(Reg);
1075   }
1076
1077   std::vector<ValueRecord> Args;
1078   for (unsigned i = 1, e = CI.getNumOperands(); i != e; ++i)
1079     Args.push_back(ValueRecord(CI.getOperand(i)));
1080
1081   unsigned DestReg = CI.getType() != Type::VoidTy ? getReg(CI) : 0;
1082   doCall(ValueRecord(DestReg, CI.getType()), TheCall, Args);
1083 }
1084
1085
1086 void ISel::visitIntrinsicCall(Intrinsic::ID ID, CallInst &CI) {
1087   unsigned TmpReg1, TmpReg2;
1088   switch (ID) {
1089   case Intrinsic::va_start:
1090     // Get the address of the first vararg value...
1091     TmpReg1 = getReg(CI);
1092     addFrameReference(BuildMI(BB, X86::LEAr32, 5, TmpReg1), VarArgsFrameIndex);
1093     return;
1094
1095   case Intrinsic::va_copy:
1096     TmpReg1 = getReg(CI);
1097     TmpReg2 = getReg(CI.getOperand(1));
1098     BuildMI(BB, X86::MOVrr32, 1, TmpReg1).addReg(TmpReg2);
1099     return;
1100   case Intrinsic::va_end: return;   // Noop on X86
1101
1102   case Intrinsic::longjmp:
1103   case Intrinsic::siglongjmp:
1104     BuildMI(BB, X86::CALLpcrel32, 1).addExternalSymbol("abort", true);
1105     return;
1106
1107   case Intrinsic::setjmp:
1108   case Intrinsic::sigsetjmp:
1109     // Setjmp always returns zero...
1110     BuildMI(BB, X86::MOVir32, 1, getReg(CI)).addZImm(0);
1111     return;
1112   default: assert(0 && "Unknown intrinsic for X86!");
1113   }
1114 }
1115
1116
1117 /// visitSimpleBinary - Implement simple binary operators for integral types...
1118 /// OperatorClass is one of: 0 for Add, 1 for Sub, 2 for And, 3 for Or, 4 for
1119 /// Xor.
1120 void ISel::visitSimpleBinary(BinaryOperator &B, unsigned OperatorClass) {
1121   unsigned DestReg = getReg(B);
1122   MachineBasicBlock::iterator MI = BB->end();
1123   emitSimpleBinaryOperation(BB, MI, B.getOperand(0), B.getOperand(1),
1124                             OperatorClass, DestReg);
1125 }
1126
1127 /// emitSimpleBinaryOperation - Implement simple binary operators for integral
1128 /// types...  OperatorClass is one of: 0 for Add, 1 for Sub, 2 for And, 3 for
1129 /// Or, 4 for Xor.
1130 ///
1131 /// emitSimpleBinaryOperation - Common code shared between visitSimpleBinary
1132 /// and constant expression support.
1133 ///
1134 void ISel::emitSimpleBinaryOperation(MachineBasicBlock *MBB,
1135                                      MachineBasicBlock::iterator &IP,
1136                                      Value *Op0, Value *Op1,
1137                                      unsigned OperatorClass, unsigned DestReg) {
1138   unsigned Class = getClassB(Op0->getType());
1139
1140   // sub 0, X -> neg X
1141   if (OperatorClass == 1 && Class != cLong)
1142     if (ConstantInt *CI = dyn_cast<ConstantInt>(Op0))
1143       if (CI->isNullValue()) {
1144         unsigned op1Reg = getReg(Op1, MBB, IP);
1145         switch (Class) {
1146         default: assert(0 && "Unknown class for this function!");
1147         case cByte:
1148           BMI(MBB, IP, X86::NEGr8, 1, DestReg).addReg(op1Reg);
1149           return;
1150         case cShort:
1151           BMI(MBB, IP, X86::NEGr16, 1, DestReg).addReg(op1Reg);
1152           return;
1153         case cInt:
1154           BMI(MBB, IP, X86::NEGr32, 1, DestReg).addReg(op1Reg);
1155           return;
1156         }
1157       }
1158
1159   if (!isa<ConstantInt>(Op1) || Class == cLong) {
1160     static const unsigned OpcodeTab[][4] = {
1161       // Arithmetic operators
1162       { X86::ADDrr8, X86::ADDrr16, X86::ADDrr32, X86::FpADD },  // ADD
1163       { X86::SUBrr8, X86::SUBrr16, X86::SUBrr32, X86::FpSUB },  // SUB
1164
1165       // Bitwise operators
1166       { X86::ANDrr8, X86::ANDrr16, X86::ANDrr32, 0 },  // AND
1167       { X86:: ORrr8, X86:: ORrr16, X86:: ORrr32, 0 },  // OR
1168       { X86::XORrr8, X86::XORrr16, X86::XORrr32, 0 },  // XOR
1169     };
1170
1171     bool isLong = false;
1172     if (Class == cLong) {
1173       isLong = true;
1174       Class = cInt;          // Bottom 32 bits are handled just like ints
1175     }
1176
1177     unsigned Opcode = OpcodeTab[OperatorClass][Class];
1178     assert(Opcode && "Floating point arguments to logical inst?");
1179     unsigned Op0r = getReg(Op0, MBB, IP);
1180     unsigned Op1r = getReg(Op1, MBB, IP);
1181     BMI(MBB, IP, Opcode, 2, DestReg).addReg(Op0r).addReg(Op1r);
1182
1183     if (isLong) {        // Handle the upper 32 bits of long values...
1184       static const unsigned TopTab[] = {
1185         X86::ADCrr32, X86::SBBrr32, X86::ANDrr32, X86::ORrr32, X86::XORrr32
1186       };
1187       BMI(MBB, IP, TopTab[OperatorClass], 2,
1188           DestReg+1).addReg(Op0r+1).addReg(Op1r+1);
1189     }
1190     return;
1191   }
1192
1193   // Special case: op Reg, <const>
1194   ConstantInt *Op1C = cast<ConstantInt>(Op1);
1195   unsigned Op0r = getReg(Op0, MBB, IP);
1196
1197   // xor X, -1 -> not X
1198   if (OperatorClass == 4 && Op1C->isAllOnesValue()) {
1199     static unsigned const NOTTab[] = { X86::NOTr8, X86::NOTr16, X86::NOTr32 };
1200     BMI(MBB, IP, NOTTab[Class], 1, DestReg).addReg(Op0r);
1201     return;
1202   }
1203
1204   // add X, -1 -> dec X
1205   if (OperatorClass == 0 && Op1C->isAllOnesValue()) {
1206     static unsigned const DECTab[] = { X86::DECr8, X86::DECr16, X86::DECr32 };
1207     BMI(MBB, IP, DECTab[Class], 1, DestReg).addReg(Op0r);
1208     return;
1209   }
1210
1211   // add X, 1 -> inc X
1212   if (OperatorClass == 0 && Op1C->equalsInt(1)) {
1213     static unsigned const DECTab[] = { X86::INCr8, X86::INCr16, X86::INCr32 };
1214     BMI(MBB, IP, DECTab[Class], 1, DestReg).addReg(Op0r);
1215     return;
1216   }
1217
1218   static const unsigned OpcodeTab[][3] = {
1219     // Arithmetic operators
1220     { X86::ADDri8, X86::ADDri16, X86::ADDri32 },  // ADD
1221     { X86::SUBri8, X86::SUBri16, X86::SUBri32 },  // SUB
1222
1223     // Bitwise operators
1224     { X86::ANDri8, X86::ANDri16, X86::ANDri32 },  // AND
1225     { X86:: ORri8, X86:: ORri16, X86:: ORri32 },  // OR
1226     { X86::XORri8, X86::XORri16, X86::XORri32 },  // XOR
1227   };
1228
1229   assert(Class < 3 && "General code handles 64-bit integer types!");
1230   unsigned Opcode = OpcodeTab[OperatorClass][Class];
1231   uint64_t Op1v = cast<ConstantInt>(Op1C)->getRawValue();
1232
1233   // Mask off any upper bits of the constant, if there are any...
1234   Op1v &= (1ULL << (8 << Class)) - 1;
1235   BMI(MBB, IP, Opcode, 2, DestReg).addReg(Op0r).addZImm(Op1v);
1236 }
1237
1238 /// doMultiply - Emit appropriate instructions to multiply together the
1239 /// registers op0Reg and op1Reg, and put the result in DestReg.  The type of the
1240 /// result should be given as DestTy.
1241 ///
1242 void ISel::doMultiply(MachineBasicBlock *MBB, MachineBasicBlock::iterator &MBBI,
1243                       unsigned DestReg, const Type *DestTy,
1244                       unsigned op0Reg, unsigned op1Reg) {
1245   unsigned Class = getClass(DestTy);
1246   switch (Class) {
1247   case cFP:              // Floating point multiply
1248     BMI(BB, MBBI, X86::FpMUL, 2, DestReg).addReg(op0Reg).addReg(op1Reg);
1249     return;
1250   case cInt:
1251   case cShort:
1252     BMI(BB, MBBI, Class == cInt ? X86::IMULrr32 : X86::IMULrr16, 2, DestReg)
1253       .addReg(op0Reg).addReg(op1Reg);
1254     return;
1255   case cByte:
1256     // Must use the MUL instruction, which forces use of AL...
1257     BMI(MBB, MBBI, X86::MOVrr8, 1, X86::AL).addReg(op0Reg);
1258     BMI(MBB, MBBI, X86::MULr8, 1).addReg(op1Reg);
1259     BMI(MBB, MBBI, X86::MOVrr8, 1, DestReg).addReg(X86::AL);
1260     return;
1261   default:
1262   case cLong: assert(0 && "doMultiply cannot operate on LONG values!");
1263   }
1264 }
1265
1266 // ExactLog2 - This function solves for (Val == 1 << (N-1)) and returns N.  It
1267 // returns zero when the input is not exactly a power of two.
1268 static unsigned ExactLog2(unsigned Val) {
1269   if (Val == 0) return 0;
1270   unsigned Count = 0;
1271   while (Val != 1) {
1272     if (Val & 1) return 0;
1273     Val >>= 1;
1274     ++Count;
1275   }
1276   return Count+1;
1277 }
1278
1279 void ISel::doMultiplyConst(MachineBasicBlock *MBB,
1280                            MachineBasicBlock::iterator &IP,
1281                            unsigned DestReg, const Type *DestTy,
1282                            unsigned op0Reg, unsigned ConstRHS) {
1283   unsigned Class = getClass(DestTy);
1284
1285   // If the element size is exactly a power of 2, use a shift to get it.
1286   if (unsigned Shift = ExactLog2(ConstRHS)) {
1287     switch (Class) {
1288     default: assert(0 && "Unknown class for this function!");
1289     case cByte:
1290       BMI(MBB, IP, X86::SHLir32, 2, DestReg).addReg(op0Reg).addZImm(Shift-1);
1291       return;
1292     case cShort:
1293       BMI(MBB, IP, X86::SHLir32, 2, DestReg).addReg(op0Reg).addZImm(Shift-1);
1294       return;
1295     case cInt:
1296       BMI(MBB, IP, X86::SHLir32, 2, DestReg).addReg(op0Reg).addZImm(Shift-1);
1297       return;
1298     }
1299   }
1300
1301   if (Class == cShort) {
1302     BMI(MBB, IP, X86::IMULri16, 2, DestReg).addReg(op0Reg).addZImm(ConstRHS);
1303     return;
1304   } else if (Class == cInt) {
1305     BMI(MBB, IP, X86::IMULri32, 2, DestReg).addReg(op0Reg).addZImm(ConstRHS);
1306     return;
1307   }
1308
1309   // Most general case, emit a normal multiply...
1310   static const unsigned MOVirTab[] = {
1311     X86::MOVir8, X86::MOVir16, X86::MOVir32
1312   };
1313
1314   unsigned TmpReg = makeAnotherReg(DestTy);
1315   BMI(MBB, IP, MOVirTab[Class], 1, TmpReg).addZImm(ConstRHS);
1316
1317   // Emit a MUL to multiply the register holding the index by
1318   // elementSize, putting the result in OffsetReg.
1319   doMultiply(MBB, IP, DestReg, DestTy, op0Reg, TmpReg);
1320 }
1321
1322 /// visitMul - Multiplies are not simple binary operators because they must deal
1323 /// with the EAX register explicitly.
1324 ///
1325 void ISel::visitMul(BinaryOperator &I) {
1326   unsigned Op0Reg  = getReg(I.getOperand(0));
1327   unsigned DestReg = getReg(I);
1328
1329   // Simple scalar multiply?
1330   if (I.getType() != Type::LongTy && I.getType() != Type::ULongTy) {
1331     if (ConstantInt *CI = dyn_cast<ConstantInt>(I.getOperand(1))) {
1332       unsigned Val = (unsigned)CI->getRawValue(); // Cannot be 64-bit constant
1333       MachineBasicBlock::iterator MBBI = BB->end();
1334       doMultiplyConst(BB, MBBI, DestReg, I.getType(), Op0Reg, Val);
1335     } else {
1336       unsigned Op1Reg  = getReg(I.getOperand(1));
1337       MachineBasicBlock::iterator MBBI = BB->end();
1338       doMultiply(BB, MBBI, DestReg, I.getType(), Op0Reg, Op1Reg);
1339     }
1340   } else {
1341     unsigned Op1Reg  = getReg(I.getOperand(1));
1342
1343     // Long value.  We have to do things the hard way...
1344     // Multiply the two low parts... capturing carry into EDX
1345     BuildMI(BB, X86::MOVrr32, 1, X86::EAX).addReg(Op0Reg);
1346     BuildMI(BB, X86::MULr32, 1).addReg(Op1Reg);  // AL*BL
1347
1348     unsigned OverflowReg = makeAnotherReg(Type::UIntTy);
1349     BuildMI(BB, X86::MOVrr32, 1, DestReg).addReg(X86::EAX);     // AL*BL
1350     BuildMI(BB, X86::MOVrr32, 1, OverflowReg).addReg(X86::EDX); // AL*BL >> 32
1351
1352     MachineBasicBlock::iterator MBBI = BB->end();
1353     unsigned AHBLReg = makeAnotherReg(Type::UIntTy);   // AH*BL
1354     BMI(BB, MBBI, X86::IMULrr32, 2, AHBLReg).addReg(Op0Reg+1).addReg(Op1Reg);
1355
1356     unsigned AHBLplusOverflowReg = makeAnotherReg(Type::UIntTy);
1357     BuildMI(BB, X86::ADDrr32, 2,                         // AH*BL+(AL*BL >> 32)
1358             AHBLplusOverflowReg).addReg(AHBLReg).addReg(OverflowReg);
1359
1360     MBBI = BB->end();
1361     unsigned ALBHReg = makeAnotherReg(Type::UIntTy); // AL*BH
1362     BMI(BB, MBBI, X86::IMULrr32, 2, ALBHReg).addReg(Op0Reg).addReg(Op1Reg+1);
1363
1364     BuildMI(BB, X86::ADDrr32, 2,               // AL*BH + AH*BL + (AL*BL >> 32)
1365             DestReg+1).addReg(AHBLplusOverflowReg).addReg(ALBHReg);
1366   }
1367 }
1368
1369
1370 /// visitDivRem - Handle division and remainder instructions... these
1371 /// instruction both require the same instructions to be generated, they just
1372 /// select the result from a different register.  Note that both of these
1373 /// instructions work differently for signed and unsigned operands.
1374 ///
1375 void ISel::visitDivRem(BinaryOperator &I) {
1376   unsigned Op0Reg = getReg(I.getOperand(0));
1377   unsigned Op1Reg = getReg(I.getOperand(1));
1378   unsigned ResultReg = getReg(I);
1379
1380   MachineBasicBlock::iterator IP = BB->end();
1381   emitDivRemOperation(BB, IP, Op0Reg, Op1Reg, I.getOpcode() == Instruction::Div,
1382                       I.getType(), ResultReg);
1383 }
1384
1385 void ISel::emitDivRemOperation(MachineBasicBlock *BB,
1386                                MachineBasicBlock::iterator &IP,
1387                                unsigned Op0Reg, unsigned Op1Reg, bool isDiv,
1388                                const Type *Ty, unsigned ResultReg) {
1389   unsigned Class = getClass(Ty);
1390   switch (Class) {
1391   case cFP:              // Floating point divide
1392     if (isDiv) {
1393       BMI(BB, IP, X86::FpDIV, 2, ResultReg).addReg(Op0Reg).addReg(Op1Reg);
1394     } else {               // Floating point remainder...
1395       MachineInstr *TheCall =
1396         BuildMI(X86::CALLpcrel32, 1).addExternalSymbol("fmod", true);
1397       std::vector<ValueRecord> Args;
1398       Args.push_back(ValueRecord(Op0Reg, Type::DoubleTy));
1399       Args.push_back(ValueRecord(Op1Reg, Type::DoubleTy));
1400       doCall(ValueRecord(ResultReg, Type::DoubleTy), TheCall, Args);
1401     }
1402     return;
1403   case cLong: {
1404     static const char *FnName[] =
1405       { "__moddi3", "__divdi3", "__umoddi3", "__udivdi3" };
1406
1407     unsigned NameIdx = Ty->isUnsigned()*2 + isDiv;
1408     MachineInstr *TheCall =
1409       BuildMI(X86::CALLpcrel32, 1).addExternalSymbol(FnName[NameIdx], true);
1410
1411     std::vector<ValueRecord> Args;
1412     Args.push_back(ValueRecord(Op0Reg, Type::LongTy));
1413     Args.push_back(ValueRecord(Op1Reg, Type::LongTy));
1414     doCall(ValueRecord(ResultReg, Type::LongTy), TheCall, Args);
1415     return;
1416   }
1417   case cByte: case cShort: case cInt:
1418     break;          // Small integrals, handled below...
1419   default: assert(0 && "Unknown class!");
1420   }
1421
1422   static const unsigned Regs[]     ={ X86::AL    , X86::AX     , X86::EAX     };
1423   static const unsigned MovOpcode[]={ X86::MOVrr8, X86::MOVrr16, X86::MOVrr32 };
1424   static const unsigned SarOpcode[]={ X86::SARir8, X86::SARir16, X86::SARir32 };
1425   static const unsigned ClrOpcode[]={ X86::XORrr8, X86::XORrr16, X86::XORrr32 };
1426   static const unsigned ExtRegs[]  ={ X86::AH    , X86::DX     , X86::EDX     };
1427
1428   static const unsigned DivOpcode[][4] = {
1429     { X86::DIVr8 , X86::DIVr16 , X86::DIVr32 , 0 },  // Unsigned division
1430     { X86::IDIVr8, X86::IDIVr16, X86::IDIVr32, 0 },  // Signed division
1431   };
1432
1433   bool isSigned   = Ty->isSigned();
1434   unsigned Reg    = Regs[Class];
1435   unsigned ExtReg = ExtRegs[Class];
1436
1437   // Put the first operand into one of the A registers...
1438   BMI(BB, IP, MovOpcode[Class], 1, Reg).addReg(Op0Reg);
1439
1440   if (isSigned) {
1441     // Emit a sign extension instruction...
1442     unsigned ShiftResult = makeAnotherReg(Ty);
1443     BMI(BB, IP, SarOpcode[Class], 2, ShiftResult).addReg(Op0Reg).addZImm(31);
1444     BMI(BB, IP, MovOpcode[Class], 1, ExtReg).addReg(ShiftResult);
1445   } else {
1446     // If unsigned, emit a zeroing instruction... (reg = xor reg, reg)
1447     BMI(BB, IP, ClrOpcode[Class], 2, ExtReg).addReg(ExtReg).addReg(ExtReg);
1448   }
1449
1450   // Emit the appropriate divide or remainder instruction...
1451   BMI(BB, IP, DivOpcode[isSigned][Class], 1).addReg(Op1Reg);
1452
1453   // Figure out which register we want to pick the result out of...
1454   unsigned DestReg = isDiv ? Reg : ExtReg;
1455
1456   // Put the result into the destination register...
1457   BMI(BB, IP, MovOpcode[Class], 1, ResultReg).addReg(DestReg);
1458 }
1459
1460
1461 /// Shift instructions: 'shl', 'sar', 'shr' - Some special cases here
1462 /// for constant immediate shift values, and for constant immediate
1463 /// shift values equal to 1. Even the general case is sort of special,
1464 /// because the shift amount has to be in CL, not just any old register.
1465 ///
1466 void ISel::visitShiftInst(ShiftInst &I) {
1467   MachineBasicBlock::iterator IP = BB->end ();
1468   emitShiftOperation (BB, IP, I.getOperand (0), I.getOperand (1),
1469                       I.getOpcode () == Instruction::Shl, I.getType (),
1470                       getReg (I));
1471 }
1472
1473 /// emitShiftOperation - Common code shared between visitShiftInst and
1474 /// constant expression support.
1475 void ISel::emitShiftOperation(MachineBasicBlock *MBB,
1476                               MachineBasicBlock::iterator &IP,
1477                               Value *Op, Value *ShiftAmount, bool isLeftShift,
1478                               const Type *ResultTy, unsigned DestReg) {
1479   unsigned SrcReg = getReg (Op, MBB, IP);
1480   bool isSigned = ResultTy->isSigned ();
1481   unsigned Class = getClass (ResultTy);
1482
1483   static const unsigned ConstantOperand[][4] = {
1484     { X86::SHRir8, X86::SHRir16, X86::SHRir32, X86::SHRDir32 },  // SHR
1485     { X86::SARir8, X86::SARir16, X86::SARir32, X86::SHRDir32 },  // SAR
1486     { X86::SHLir8, X86::SHLir16, X86::SHLir32, X86::SHLDir32 },  // SHL
1487     { X86::SHLir8, X86::SHLir16, X86::SHLir32, X86::SHLDir32 },  // SAL = SHL
1488   };
1489
1490   static const unsigned NonConstantOperand[][4] = {
1491     { X86::SHRrr8, X86::SHRrr16, X86::SHRrr32 },  // SHR
1492     { X86::SARrr8, X86::SARrr16, X86::SARrr32 },  // SAR
1493     { X86::SHLrr8, X86::SHLrr16, X86::SHLrr32 },  // SHL
1494     { X86::SHLrr8, X86::SHLrr16, X86::SHLrr32 },  // SAL = SHL
1495   };
1496
1497   // Longs, as usual, are handled specially...
1498   if (Class == cLong) {
1499     // If we have a constant shift, we can generate much more efficient code
1500     // than otherwise...
1501     //
1502     if (ConstantUInt *CUI = dyn_cast<ConstantUInt>(ShiftAmount)) {
1503       unsigned Amount = CUI->getValue();
1504       if (Amount < 32) {
1505         const unsigned *Opc = ConstantOperand[isLeftShift*2+isSigned];
1506         if (isLeftShift) {
1507           BMI(MBB, IP, Opc[3], 3,
1508               DestReg+1).addReg(SrcReg+1).addReg(SrcReg).addZImm(Amount);
1509           BMI(MBB, IP, Opc[2], 2, DestReg).addReg(SrcReg).addZImm(Amount);
1510         } else {
1511           BMI(MBB, IP, Opc[3], 3,
1512               DestReg).addReg(SrcReg  ).addReg(SrcReg+1).addZImm(Amount);
1513           BMI(MBB, IP, Opc[2], 2, DestReg+1).addReg(SrcReg+1).addZImm(Amount);
1514         }
1515       } else {                 // Shifting more than 32 bits
1516         Amount -= 32;
1517         if (isLeftShift) {
1518           BMI(MBB, IP, X86::SHLir32, 2,
1519               DestReg + 1).addReg(SrcReg).addZImm(Amount);
1520           BMI(MBB, IP, X86::MOVir32, 1,
1521               DestReg).addZImm(0);
1522         } else {
1523           unsigned Opcode = isSigned ? X86::SARir32 : X86::SHRir32;
1524           BMI(MBB, IP, Opcode, 2, DestReg).addReg(SrcReg+1).addZImm(Amount);
1525           BMI(MBB, IP, X86::MOVir32, 1, DestReg+1).addZImm(0);
1526         }
1527       }
1528     } else {
1529       unsigned TmpReg = makeAnotherReg(Type::IntTy);
1530
1531       if (!isLeftShift && isSigned) {
1532         // If this is a SHR of a Long, then we need to do funny sign extension
1533         // stuff.  TmpReg gets the value to use as the high-part if we are
1534         // shifting more than 32 bits.
1535         BMI(MBB, IP, X86::SARir32, 2, TmpReg).addReg(SrcReg).addZImm(31);
1536       } else {
1537         // Other shifts use a fixed zero value if the shift is more than 32
1538         // bits.
1539         BMI(MBB, IP, X86::MOVir32, 1, TmpReg).addZImm(0);
1540       }
1541
1542       // Initialize CL with the shift amount...
1543       unsigned ShiftAmountReg = getReg(ShiftAmount, MBB, IP);
1544       BMI(MBB, IP, X86::MOVrr8, 1, X86::CL).addReg(ShiftAmountReg);
1545
1546       unsigned TmpReg2 = makeAnotherReg(Type::IntTy);
1547       unsigned TmpReg3 = makeAnotherReg(Type::IntTy);
1548       if (isLeftShift) {
1549         // TmpReg2 = shld inHi, inLo
1550         BMI(MBB, IP, X86::SHLDrr32, 2, TmpReg2).addReg(SrcReg+1).addReg(SrcReg);
1551         // TmpReg3 = shl  inLo, CL
1552         BMI(MBB, IP, X86::SHLrr32, 1, TmpReg3).addReg(SrcReg);
1553
1554         // Set the flags to indicate whether the shift was by more than 32 bits.
1555         BMI(MBB, IP, X86::TESTri8, 2).addReg(X86::CL).addZImm(32);
1556
1557         // DestHi = (>32) ? TmpReg3 : TmpReg2;
1558         BMI(MBB, IP, X86::CMOVNErr32, 2,
1559                 DestReg+1).addReg(TmpReg2).addReg(TmpReg3);
1560         // DestLo = (>32) ? TmpReg : TmpReg3;
1561         BMI(MBB, IP, X86::CMOVNErr32, 2,
1562             DestReg).addReg(TmpReg3).addReg(TmpReg);
1563       } else {
1564         // TmpReg2 = shrd inLo, inHi
1565         BMI(MBB, IP, X86::SHRDrr32, 2, TmpReg2).addReg(SrcReg).addReg(SrcReg+1);
1566         // TmpReg3 = s[ah]r  inHi, CL
1567         BMI(MBB, IP, isSigned ? X86::SARrr32 : X86::SHRrr32, 1, TmpReg3)
1568                        .addReg(SrcReg+1);
1569
1570         // Set the flags to indicate whether the shift was by more than 32 bits.
1571         BMI(MBB, IP, X86::TESTri8, 2).addReg(X86::CL).addZImm(32);
1572
1573         // DestLo = (>32) ? TmpReg3 : TmpReg2;
1574         BMI(MBB, IP, X86::CMOVNErr32, 2,
1575                 DestReg).addReg(TmpReg2).addReg(TmpReg3);
1576
1577         // DestHi = (>32) ? TmpReg : TmpReg3;
1578         BMI(MBB, IP, X86::CMOVNErr32, 2,
1579                 DestReg+1).addReg(TmpReg3).addReg(TmpReg);
1580       }
1581     }
1582     return;
1583   }
1584
1585   if (ConstantUInt *CUI = dyn_cast<ConstantUInt>(ShiftAmount)) {
1586     // The shift amount is constant, guaranteed to be a ubyte. Get its value.
1587     assert(CUI->getType() == Type::UByteTy && "Shift amount not a ubyte?");
1588
1589     const unsigned *Opc = ConstantOperand[isLeftShift*2+isSigned];
1590     BMI(MBB, IP, Opc[Class], 2,
1591         DestReg).addReg(SrcReg).addZImm(CUI->getValue());
1592   } else {                  // The shift amount is non-constant.
1593     unsigned ShiftAmountReg = getReg (ShiftAmount, MBB, IP);
1594     BMI(MBB, IP, X86::MOVrr8, 1, X86::CL).addReg(ShiftAmountReg);
1595
1596     const unsigned *Opc = NonConstantOperand[isLeftShift*2+isSigned];
1597     BMI(MBB, IP, Opc[Class], 1, DestReg).addReg(SrcReg);
1598   }
1599 }
1600
1601
1602 /// visitLoadInst - Implement LLVM load instructions in terms of the x86 'mov'
1603 /// instruction.  The load and store instructions are the only place where we
1604 /// need to worry about the memory layout of the target machine.
1605 ///
1606 void ISel::visitLoadInst(LoadInst &I) {
1607   unsigned SrcAddrReg = getReg(I.getOperand(0));
1608   unsigned DestReg = getReg(I);
1609
1610   unsigned Class = getClassB(I.getType());
1611
1612   if (Class == cLong) {
1613     addDirectMem(BuildMI(BB, X86::MOVmr32, 4, DestReg), SrcAddrReg);
1614     addRegOffset(BuildMI(BB, X86::MOVmr32, 4, DestReg+1), SrcAddrReg, 4);
1615     return;
1616   }
1617
1618   static const unsigned Opcodes[] = {
1619     X86::MOVmr8, X86::MOVmr16, X86::MOVmr32, X86::FLDr32
1620   };
1621   unsigned Opcode = Opcodes[Class];
1622   if (I.getType() == Type::DoubleTy) Opcode = X86::FLDr64;
1623   addDirectMem(BuildMI(BB, Opcode, 4, DestReg), SrcAddrReg);
1624 }
1625
1626 /// visitStoreInst - Implement LLVM store instructions in terms of the x86 'mov'
1627 /// instruction.
1628 ///
1629 void ISel::visitStoreInst(StoreInst &I) {
1630   unsigned ValReg      = getReg(I.getOperand(0));
1631   unsigned AddressReg  = getReg(I.getOperand(1));
1632
1633   const Type *ValTy = I.getOperand(0)->getType();
1634   unsigned Class = getClassB(ValTy);
1635
1636   if (Class == cLong) {
1637     addDirectMem(BuildMI(BB, X86::MOVrm32, 1+4), AddressReg).addReg(ValReg);
1638     addRegOffset(BuildMI(BB, X86::MOVrm32, 1+4), AddressReg,4).addReg(ValReg+1);
1639     return;
1640   }
1641
1642   static const unsigned Opcodes[] = {
1643     X86::MOVrm8, X86::MOVrm16, X86::MOVrm32, X86::FSTr32
1644   };
1645   unsigned Opcode = Opcodes[Class];
1646   if (ValTy == Type::DoubleTy) Opcode = X86::FSTr64;
1647   addDirectMem(BuildMI(BB, Opcode, 1+4), AddressReg).addReg(ValReg);
1648 }
1649
1650
1651 /// visitCastInst - Here we have various kinds of copying with or without
1652 /// sign extension going on.
1653 void ISel::visitCastInst(CastInst &CI) {
1654   Value *Op = CI.getOperand(0);
1655   // If this is a cast from a 32-bit integer to a Long type, and the only uses
1656   // of the case are GEP instructions, then the cast does not need to be
1657   // generated explicitly, it will be folded into the GEP.
1658   if (CI.getType() == Type::LongTy &&
1659       (Op->getType() == Type::IntTy || Op->getType() == Type::UIntTy)) {
1660     bool AllUsesAreGEPs = true;
1661     for (Value::use_iterator I = CI.use_begin(), E = CI.use_end(); I != E; ++I)
1662       if (!isa<GetElementPtrInst>(*I)) {
1663         AllUsesAreGEPs = false;
1664         break;
1665       }
1666
1667     // No need to codegen this cast if all users are getelementptr instrs...
1668     if (AllUsesAreGEPs) return;
1669   }
1670
1671   unsigned DestReg = getReg(CI);
1672   MachineBasicBlock::iterator MI = BB->end();
1673   emitCastOperation(BB, MI, Op, CI.getType(), DestReg);
1674 }
1675
1676 /// emitCastOperation - Common code shared between visitCastInst and
1677 /// constant expression cast support.
1678 void ISel::emitCastOperation(MachineBasicBlock *BB,
1679                              MachineBasicBlock::iterator &IP,
1680                              Value *Src, const Type *DestTy,
1681                              unsigned DestReg) {
1682   unsigned SrcReg = getReg(Src, BB, IP);
1683   const Type *SrcTy = Src->getType();
1684   unsigned SrcClass = getClassB(SrcTy);
1685   unsigned DestClass = getClassB(DestTy);
1686
1687   // Implement casts to bool by using compare on the operand followed by set if
1688   // not zero on the result.
1689   if (DestTy == Type::BoolTy) {
1690     switch (SrcClass) {
1691     case cByte:
1692       BMI(BB, IP, X86::TESTrr8, 2).addReg(SrcReg).addReg(SrcReg);
1693       break;
1694     case cShort:
1695       BMI(BB, IP, X86::TESTrr16, 2).addReg(SrcReg).addReg(SrcReg);
1696       break;
1697     case cInt:
1698       BMI(BB, IP, X86::TESTrr32, 2).addReg(SrcReg).addReg(SrcReg);
1699       break;
1700     case cLong: {
1701       unsigned TmpReg = makeAnotherReg(Type::IntTy);
1702       BMI(BB, IP, X86::ORrr32, 2, TmpReg).addReg(SrcReg).addReg(SrcReg+1);
1703       break;
1704     }
1705     case cFP:
1706       assert(0 && "FIXME: implement cast FP to bool");
1707       abort();
1708     }
1709
1710     // If the zero flag is not set, then the value is true, set the byte to
1711     // true.
1712     BMI(BB, IP, X86::SETNEr, 1, DestReg);
1713     return;
1714   }
1715
1716   static const unsigned RegRegMove[] = {
1717     X86::MOVrr8, X86::MOVrr16, X86::MOVrr32, X86::FpMOV, X86::MOVrr32
1718   };
1719
1720   // Implement casts between values of the same type class (as determined by
1721   // getClass) by using a register-to-register move.
1722   if (SrcClass == DestClass) {
1723     if (SrcClass <= cInt || (SrcClass == cFP && SrcTy == DestTy)) {
1724       BMI(BB, IP, RegRegMove[SrcClass], 1, DestReg).addReg(SrcReg);
1725     } else if (SrcClass == cFP) {
1726       if (SrcTy == Type::FloatTy) {  // double -> float
1727         assert(DestTy == Type::DoubleTy && "Unknown cFP member!");
1728         BMI(BB, IP, X86::FpMOV, 1, DestReg).addReg(SrcReg);
1729       } else {                       // float -> double
1730         assert(SrcTy == Type::DoubleTy && DestTy == Type::FloatTy &&
1731                "Unknown cFP member!");
1732         // Truncate from double to float by storing to memory as short, then
1733         // reading it back.
1734         unsigned FltAlign = TM.getTargetData().getFloatAlignment();
1735         int FrameIdx = F->getFrameInfo()->CreateStackObject(4, FltAlign);
1736         addFrameReference(BMI(BB, IP, X86::FSTr32, 5), FrameIdx).addReg(SrcReg);
1737         addFrameReference(BMI(BB, IP, X86::FLDr32, 5, DestReg), FrameIdx);
1738       }
1739     } else if (SrcClass == cLong) {
1740       BMI(BB, IP, X86::MOVrr32, 1, DestReg).addReg(SrcReg);
1741       BMI(BB, IP, X86::MOVrr32, 1, DestReg+1).addReg(SrcReg+1);
1742     } else {
1743       assert(0 && "Cannot handle this type of cast instruction!");
1744       abort();
1745     }
1746     return;
1747   }
1748
1749   // Handle cast of SMALLER int to LARGER int using a move with sign extension
1750   // or zero extension, depending on whether the source type was signed.
1751   if (SrcClass <= cInt && (DestClass <= cInt || DestClass == cLong) &&
1752       SrcClass < DestClass) {
1753     bool isLong = DestClass == cLong;
1754     if (isLong) DestClass = cInt;
1755
1756     static const unsigned Opc[][4] = {
1757       { X86::MOVSXr16r8, X86::MOVSXr32r8, X86::MOVSXr32r16, X86::MOVrr32 }, // s
1758       { X86::MOVZXr16r8, X86::MOVZXr32r8, X86::MOVZXr32r16, X86::MOVrr32 }  // u
1759     };
1760
1761     bool isUnsigned = SrcTy->isUnsigned();
1762     BMI(BB, IP, Opc[isUnsigned][SrcClass + DestClass - 1], 1,
1763         DestReg).addReg(SrcReg);
1764
1765     if (isLong) {  // Handle upper 32 bits as appropriate...
1766       if (isUnsigned)     // Zero out top bits...
1767         BMI(BB, IP, X86::MOVir32, 1, DestReg+1).addZImm(0);
1768       else                // Sign extend bottom half...
1769         BMI(BB, IP, X86::SARir32, 2, DestReg+1).addReg(DestReg).addZImm(31);
1770     }
1771     return;
1772   }
1773
1774   // Special case long -> int ...
1775   if (SrcClass == cLong && DestClass == cInt) {
1776     BMI(BB, IP, X86::MOVrr32, 1, DestReg).addReg(SrcReg);
1777     return;
1778   }
1779
1780   // Handle cast of LARGER int to SMALLER int using a move to EAX followed by a
1781   // move out of AX or AL.
1782   if ((SrcClass <= cInt || SrcClass == cLong) && DestClass <= cInt
1783       && SrcClass > DestClass) {
1784     static const unsigned AReg[] = { X86::AL, X86::AX, X86::EAX, 0, X86::EAX };
1785     BMI(BB, IP, RegRegMove[SrcClass], 1, AReg[SrcClass]).addReg(SrcReg);
1786     BMI(BB, IP, RegRegMove[DestClass], 1, DestReg).addReg(AReg[DestClass]);
1787     return;
1788   }
1789
1790   // Handle casts from integer to floating point now...
1791   if (DestClass == cFP) {
1792     // Promote the integer to a type supported by FLD.  We do this because there
1793     // are no unsigned FLD instructions, so we must promote an unsigned value to
1794     // a larger signed value, then use FLD on the larger value.
1795     //
1796     const Type *PromoteType = 0;
1797     unsigned PromoteOpcode;
1798     switch (SrcTy->getPrimitiveID()) {
1799     case Type::BoolTyID:
1800     case Type::SByteTyID:
1801       // We don't have the facilities for directly loading byte sized data from
1802       // memory (even signed).  Promote it to 16 bits.
1803       PromoteType = Type::ShortTy;
1804       PromoteOpcode = X86::MOVSXr16r8;
1805       break;
1806     case Type::UByteTyID:
1807       PromoteType = Type::ShortTy;
1808       PromoteOpcode = X86::MOVZXr16r8;
1809       break;
1810     case Type::UShortTyID:
1811       PromoteType = Type::IntTy;
1812       PromoteOpcode = X86::MOVZXr32r16;
1813       break;
1814     case Type::UIntTyID: {
1815       // Make a 64 bit temporary... and zero out the top of it...
1816       unsigned TmpReg = makeAnotherReg(Type::LongTy);
1817       BMI(BB, IP, X86::MOVrr32, 1, TmpReg).addReg(SrcReg);
1818       BMI(BB, IP, X86::MOVir32, 1, TmpReg+1).addZImm(0);
1819       SrcTy = Type::LongTy;
1820       SrcClass = cLong;
1821       SrcReg = TmpReg;
1822       break;
1823     }
1824     case Type::ULongTyID:
1825       assert("FIXME: not implemented: cast ulong X to fp type!");
1826     default:  // No promotion needed...
1827       break;
1828     }
1829
1830     if (PromoteType) {
1831       unsigned TmpReg = makeAnotherReg(PromoteType);
1832       BMI(BB, IP, SrcTy->isSigned() ? X86::MOVSXr16r8 : X86::MOVZXr16r8,
1833           1, TmpReg).addReg(SrcReg);
1834       SrcTy = PromoteType;
1835       SrcClass = getClass(PromoteType);
1836       SrcReg = TmpReg;
1837     }
1838
1839     // Spill the integer to memory and reload it from there...
1840     int FrameIdx =
1841       F->getFrameInfo()->CreateStackObject(SrcTy, TM.getTargetData());
1842
1843     if (SrcClass == cLong) {
1844       addFrameReference(BMI(BB, IP, X86::MOVrm32, 5), FrameIdx).addReg(SrcReg);
1845       addFrameReference(BMI(BB, IP, X86::MOVrm32, 5),
1846                         FrameIdx, 4).addReg(SrcReg+1);
1847     } else {
1848       static const unsigned Op1[] = { X86::MOVrm8, X86::MOVrm16, X86::MOVrm32 };
1849       addFrameReference(BMI(BB, IP, Op1[SrcClass], 5), FrameIdx).addReg(SrcReg);
1850     }
1851
1852     static const unsigned Op2[] =
1853       { 0/*byte*/, X86::FILDr16, X86::FILDr32, 0/*FP*/, X86::FILDr64 };
1854     addFrameReference(BMI(BB, IP, Op2[SrcClass], 5, DestReg), FrameIdx);
1855     return;
1856   }
1857
1858   // Handle casts from floating point to integer now...
1859   if (SrcClass == cFP) {
1860     // Change the floating point control register to use "round towards zero"
1861     // mode when truncating to an integer value.
1862     //
1863     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2);
1864     addFrameReference(BMI(BB, IP, X86::FNSTCWm16, 4), CWFrameIdx);
1865
1866     // Load the old value of the high byte of the control word...
1867     unsigned HighPartOfCW = makeAnotherReg(Type::UByteTy);
1868     addFrameReference(BMI(BB, IP, X86::MOVmr8, 4, HighPartOfCW), CWFrameIdx, 1);
1869
1870     // Set the high part to be round to zero...
1871     addFrameReference(BMI(BB, IP, X86::MOVim8, 5), CWFrameIdx, 1).addZImm(12);
1872
1873     // Reload the modified control word now...
1874     addFrameReference(BMI(BB, IP, X86::FLDCWm16, 4), CWFrameIdx);
1875
1876     // Restore the memory image of control word to original value
1877     addFrameReference(BMI(BB, IP, X86::MOVrm8, 5),
1878                       CWFrameIdx, 1).addReg(HighPartOfCW);
1879
1880     // We don't have the facilities for directly storing byte sized data to
1881     // memory.  Promote it to 16 bits.  We also must promote unsigned values to
1882     // larger classes because we only have signed FP stores.
1883     unsigned StoreClass  = DestClass;
1884     const Type *StoreTy  = DestTy;
1885     if (StoreClass == cByte || DestTy->isUnsigned())
1886       switch (StoreClass) {
1887       case cByte:  StoreTy = Type::ShortTy; StoreClass = cShort; break;
1888       case cShort: StoreTy = Type::IntTy;   StoreClass = cInt;   break;
1889       case cInt:   StoreTy = Type::LongTy;  StoreClass = cLong;  break;
1890       // The following treatment of cLong may not be perfectly right,
1891       // but it survives chains of casts of the form
1892       // double->ulong->double.
1893       case cLong:  StoreTy = Type::LongTy;  StoreClass = cLong;  break;
1894       default: assert(0 && "Unknown store class!");
1895       }
1896
1897     // Spill the integer to memory and reload it from there...
1898     int FrameIdx =
1899       F->getFrameInfo()->CreateStackObject(StoreTy, TM.getTargetData());
1900
1901     static const unsigned Op1[] =
1902       { 0, X86::FISTr16, X86::FISTr32, 0, X86::FISTPr64 };
1903     addFrameReference(BMI(BB, IP, Op1[StoreClass], 5), FrameIdx).addReg(SrcReg);
1904
1905     if (DestClass == cLong) {
1906       addFrameReference(BMI(BB, IP, X86::MOVmr32, 4, DestReg), FrameIdx);
1907       addFrameReference(BMI(BB, IP, X86::MOVmr32, 4, DestReg+1), FrameIdx, 4);
1908     } else {
1909       static const unsigned Op2[] = { X86::MOVmr8, X86::MOVmr16, X86::MOVmr32 };
1910       addFrameReference(BMI(BB, IP, Op2[DestClass], 4, DestReg), FrameIdx);
1911     }
1912
1913     // Reload the original control word now...
1914     addFrameReference(BMI(BB, IP, X86::FLDCWm16, 4), CWFrameIdx);
1915     return;
1916   }
1917
1918   // Anything we haven't handled already, we can't (yet) handle at all.
1919   assert(0 && "Unhandled cast instruction!");
1920   abort();
1921 }
1922
1923 /// visitVANextInst - Implement the va_next instruction...
1924 ///
1925 void ISel::visitVANextInst(VANextInst &I) {
1926   unsigned VAList = getReg(I.getOperand(0));
1927   unsigned DestReg = getReg(I);
1928
1929   unsigned Size;
1930   switch (I.getArgType()->getPrimitiveID()) {
1931   default:
1932     std::cerr << I;
1933     assert(0 && "Error: bad type for va_next instruction!");
1934     return;
1935   case Type::PointerTyID:
1936   case Type::UIntTyID:
1937   case Type::IntTyID:
1938     Size = 4;
1939     break;
1940   case Type::ULongTyID:
1941   case Type::LongTyID:
1942   case Type::DoubleTyID:
1943     Size = 8;
1944     break;
1945   }
1946
1947   // Increment the VAList pointer...
1948   BuildMI(BB, X86::ADDri32, 2, DestReg).addReg(VAList).addZImm(Size);
1949 }
1950
1951 void ISel::visitVAArgInst(VAArgInst &I) {
1952   unsigned VAList = getReg(I.getOperand(0));
1953   unsigned DestReg = getReg(I);
1954
1955   switch (I.getType()->getPrimitiveID()) {
1956   default:
1957     std::cerr << I;
1958     assert(0 && "Error: bad type for va_next instruction!");
1959     return;
1960   case Type::PointerTyID:
1961   case Type::UIntTyID:
1962   case Type::IntTyID:
1963     addDirectMem(BuildMI(BB, X86::MOVmr32, 4, DestReg), VAList);
1964     break;
1965   case Type::ULongTyID:
1966   case Type::LongTyID:
1967     addDirectMem(BuildMI(BB, X86::MOVmr32, 4, DestReg), VAList);
1968     addRegOffset(BuildMI(BB, X86::MOVmr32, 4, DestReg+1), VAList, 4);
1969     break;
1970   case Type::DoubleTyID:
1971     addDirectMem(BuildMI(BB, X86::FLDr64, 4, DestReg), VAList);
1972     break;
1973   }
1974 }
1975
1976
1977 void ISel::visitGetElementPtrInst(GetElementPtrInst &I) {
1978   unsigned outputReg = getReg(I);
1979   MachineBasicBlock::iterator MI = BB->end();
1980   emitGEPOperation(BB, MI, I.getOperand(0),
1981                    I.op_begin()+1, I.op_end(), outputReg);
1982 }
1983
1984 void ISel::emitGEPOperation(MachineBasicBlock *MBB,
1985                             MachineBasicBlock::iterator &IP,
1986                             Value *Src, User::op_iterator IdxBegin,
1987                             User::op_iterator IdxEnd, unsigned TargetReg) {
1988   const TargetData &TD = TM.getTargetData();
1989   const Type *Ty = Src->getType();
1990   unsigned BaseReg = getReg(Src, MBB, IP);
1991
1992   // GEPs have zero or more indices; we must perform a struct access
1993   // or array access for each one.
1994   for (GetElementPtrInst::op_iterator oi = IdxBegin,
1995          oe = IdxEnd; oi != oe; ++oi) {
1996     Value *idx = *oi;
1997     unsigned NextReg = BaseReg;
1998     if (const StructType *StTy = dyn_cast<StructType>(Ty)) {
1999       // It's a struct access.  idx is the index into the structure,
2000       // which names the field. This index must have ubyte type.
2001       const ConstantUInt *CUI = cast<ConstantUInt>(idx);
2002       assert(CUI->getType() == Type::UByteTy
2003               && "Funny-looking structure index in GEP");
2004       // Use the TargetData structure to pick out what the layout of
2005       // the structure is in memory.  Since the structure index must
2006       // be constant, we can get its value and use it to find the
2007       // right byte offset from the StructLayout class's list of
2008       // structure member offsets.
2009       unsigned idxValue = CUI->getValue();
2010       unsigned FieldOff = TD.getStructLayout(StTy)->MemberOffsets[idxValue];
2011       if (FieldOff) {
2012         NextReg = makeAnotherReg(Type::UIntTy);
2013         // Emit an ADD to add FieldOff to the basePtr.
2014         BMI(MBB, IP, X86::ADDri32, 2,NextReg).addReg(BaseReg).addZImm(FieldOff);
2015       }
2016       // The next type is the member of the structure selected by the
2017       // index.
2018       Ty = StTy->getElementTypes()[idxValue];
2019     } else if (const SequentialType *SqTy = cast<SequentialType>(Ty)) {
2020       // It's an array or pointer access: [ArraySize x ElementType].
2021
2022       // idx is the index into the array.  Unlike with structure
2023       // indices, we may not know its actual value at code-generation
2024       // time.
2025       assert(idx->getType() == Type::LongTy && "Bad GEP array index!");
2026
2027       // Most GEP instructions use a [cast (int/uint) to LongTy] as their
2028       // operand on X86.  Handle this case directly now...
2029       if (CastInst *CI = dyn_cast<CastInst>(idx))
2030         if (CI->getOperand(0)->getType() == Type::IntTy ||
2031             CI->getOperand(0)->getType() == Type::UIntTy)
2032           idx = CI->getOperand(0);
2033
2034       // We want to add BaseReg to(idxReg * sizeof ElementType). First, we
2035       // must find the size of the pointed-to type (Not coincidentally, the next
2036       // type is the type of the elements in the array).
2037       Ty = SqTy->getElementType();
2038       unsigned elementSize = TD.getTypeSize(Ty);
2039
2040       // If idxReg is a constant, we don't need to perform the multiply!
2041       if (ConstantSInt *CSI = dyn_cast<ConstantSInt>(idx)) {
2042         if (!CSI->isNullValue()) {
2043           unsigned Offset = elementSize*CSI->getValue();
2044           NextReg = makeAnotherReg(Type::UIntTy);
2045           BMI(MBB, IP, X86::ADDri32, 2,NextReg).addReg(BaseReg).addZImm(Offset);
2046         }
2047       } else if (elementSize == 1) {
2048         // If the element size is 1, we don't have to multiply, just add
2049         unsigned idxReg = getReg(idx, MBB, IP);
2050         NextReg = makeAnotherReg(Type::UIntTy);
2051         BMI(MBB, IP, X86::ADDrr32, 2, NextReg).addReg(BaseReg).addReg(idxReg);
2052       } else {
2053         unsigned idxReg = getReg(idx, MBB, IP);
2054         unsigned OffsetReg = makeAnotherReg(Type::UIntTy);
2055
2056         doMultiplyConst(MBB, IP, OffsetReg, Type::IntTy, idxReg, elementSize);
2057
2058         // Emit an ADD to add OffsetReg to the basePtr.
2059         NextReg = makeAnotherReg(Type::UIntTy);
2060         BMI(MBB, IP, X86::ADDrr32, 2,NextReg).addReg(BaseReg).addReg(OffsetReg);
2061       }
2062     }
2063     // Now that we are here, further indices refer to subtypes of this
2064     // one, so we don't need to worry about BaseReg itself, anymore.
2065     BaseReg = NextReg;
2066   }
2067   // After we have processed all the indices, the result is left in
2068   // BaseReg.  Move it to the register where we were expected to
2069   // put the answer.  A 32-bit move should do it, because we are in
2070   // ILP32 land.
2071   BMI(MBB, IP, X86::MOVrr32, 1, TargetReg).addReg(BaseReg);
2072 }
2073
2074
2075 /// visitAllocaInst - If this is a fixed size alloca, allocate space from the
2076 /// frame manager, otherwise do it the hard way.
2077 ///
2078 void ISel::visitAllocaInst(AllocaInst &I) {
2079   // Find the data size of the alloca inst's getAllocatedType.
2080   const Type *Ty = I.getAllocatedType();
2081   unsigned TySize = TM.getTargetData().getTypeSize(Ty);
2082
2083   // If this is a fixed size alloca in the entry block for the function,
2084   // statically stack allocate the space.
2085   //
2086   if (ConstantUInt *CUI = dyn_cast<ConstantUInt>(I.getArraySize())) {
2087     if (I.getParent() == I.getParent()->getParent()->begin()) {
2088       TySize *= CUI->getValue();   // Get total allocated size...
2089       unsigned Alignment = TM.getTargetData().getTypeAlignment(Ty);
2090
2091       // Create a new stack object using the frame manager...
2092       int FrameIdx = F->getFrameInfo()->CreateStackObject(TySize, Alignment);
2093       addFrameReference(BuildMI(BB, X86::LEAr32, 5, getReg(I)), FrameIdx);
2094       return;
2095     }
2096   }
2097
2098   // Create a register to hold the temporary result of multiplying the type size
2099   // constant by the variable amount.
2100   unsigned TotalSizeReg = makeAnotherReg(Type::UIntTy);
2101   unsigned SrcReg1 = getReg(I.getArraySize());
2102
2103   // TotalSizeReg = mul <numelements>, <TypeSize>
2104   MachineBasicBlock::iterator MBBI = BB->end();
2105   doMultiplyConst(BB, MBBI, TotalSizeReg, Type::UIntTy, SrcReg1, TySize);
2106
2107   // AddedSize = add <TotalSizeReg>, 15
2108   unsigned AddedSizeReg = makeAnotherReg(Type::UIntTy);
2109   BuildMI(BB, X86::ADDri32, 2, AddedSizeReg).addReg(TotalSizeReg).addZImm(15);
2110
2111   // AlignedSize = and <AddedSize>, ~15
2112   unsigned AlignedSize = makeAnotherReg(Type::UIntTy);
2113   BuildMI(BB, X86::ANDri32, 2, AlignedSize).addReg(AddedSizeReg).addZImm(~15);
2114
2115   // Subtract size from stack pointer, thereby allocating some space.
2116   BuildMI(BB, X86::SUBrr32, 2, X86::ESP).addReg(X86::ESP).addReg(AlignedSize);
2117
2118   // Put a pointer to the space into the result register, by copying
2119   // the stack pointer.
2120   BuildMI(BB, X86::MOVrr32, 1, getReg(I)).addReg(X86::ESP);
2121
2122   // Inform the Frame Information that we have just allocated a variable-sized
2123   // object.
2124   F->getFrameInfo()->CreateVariableSizedObject();
2125 }
2126
2127 /// visitMallocInst - Malloc instructions are code generated into direct calls
2128 /// to the library malloc.
2129 ///
2130 void ISel::visitMallocInst(MallocInst &I) {
2131   unsigned AllocSize = TM.getTargetData().getTypeSize(I.getAllocatedType());
2132   unsigned Arg;
2133
2134   if (ConstantUInt *C = dyn_cast<ConstantUInt>(I.getOperand(0))) {
2135     Arg = getReg(ConstantUInt::get(Type::UIntTy, C->getValue() * AllocSize));
2136   } else {
2137     Arg = makeAnotherReg(Type::UIntTy);
2138     unsigned Op0Reg = getReg(I.getOperand(0));
2139     MachineBasicBlock::iterator MBBI = BB->end();
2140     doMultiplyConst(BB, MBBI, Arg, Type::UIntTy, Op0Reg, AllocSize);
2141   }
2142
2143   std::vector<ValueRecord> Args;
2144   Args.push_back(ValueRecord(Arg, Type::UIntTy));
2145   MachineInstr *TheCall = BuildMI(X86::CALLpcrel32,
2146                                   1).addExternalSymbol("malloc", true);
2147   doCall(ValueRecord(getReg(I), I.getType()), TheCall, Args);
2148 }
2149
2150
2151 /// visitFreeInst - Free instructions are code gen'd to call the free libc
2152 /// function.
2153 ///
2154 void ISel::visitFreeInst(FreeInst &I) {
2155   std::vector<ValueRecord> Args;
2156   Args.push_back(ValueRecord(I.getOperand(0)));
2157   MachineInstr *TheCall = BuildMI(X86::CALLpcrel32,
2158                                   1).addExternalSymbol("free", true);
2159   doCall(ValueRecord(0, Type::VoidTy), TheCall, Args);
2160 }
2161
2162 /// createX86SimpleInstructionSelector - This pass converts an LLVM function
2163 /// into a machine code representation is a very simple peep-hole fashion.  The
2164 /// generated code sucks but the implementation is nice and simple.
2165 ///
2166 FunctionPass *createX86SimpleInstructionSelector(TargetMachine &TM) {
2167   return new ISel(TM);
2168 }
2169
2170 } // End llvm namespace