lib/Target/X86/Disassembler/X86Disassembler.cpp

   1 //===-- X86Disassembler.cpp - Disassembler for x86 and x86_64 -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file is part of the X86 Disassembler.
  11 // It contains code to translate the data produced by the decoder into
  12 //  MCInsts.
  13 // Documentation for the disassembler can be found in X86Disassembler.h.
  14 //
  15 //===----------------------------------------------------------------------===//
  16
  17 #include "X86Disassembler.h"
  18 #include "X86DisassemblerDecoder.h"
  19 #include "llvm/MC/MCContext.h"
  20 #include "llvm/MC/MCDisassembler.h"
  21 #include "llvm/MC/MCExpr.h"
  22 #include "llvm/MC/MCInst.h"
  23 #include "llvm/MC/MCInstrInfo.h"
  24 #include "llvm/MC/MCSubtargetInfo.h"
  25 #include "llvm/Support/Debug.h"
  26 #include "llvm/Support/MemoryObject.h"
  27 #include "llvm/Support/TargetRegistry.h"
  28 #include "llvm/Support/raw_ostream.h"
  29
  30 #define GET_REGINFO_ENUM
  31 #include "X86GenRegisterInfo.inc"
  32 #define GET_INSTRINFO_ENUM
  33 #include "X86GenInstrInfo.inc"
  34
  35 using namespace llvm;
  36 using namespace llvm::X86Disassembler;
  37
  38 void x86DisassemblerDebug(const char *file,
  39                           unsigned line,
  40                           const char *s) {
  41   dbgs() << file << ":" << line << ": " << s;
  42 }
  43
  44 const char *x86DisassemblerGetInstrName(unsigned Opcode, const void *mii) {
  45   const MCInstrInfo *MII = static_cast<const MCInstrInfo *>(mii);
  46   return MII->getName(Opcode);
  47 }
  48
  49 #define debug(s) DEBUG(x86DisassemblerDebug(__FILE__, __LINE__, s));
  50
  51 namespace llvm {
  52
  53 // Fill-ins to make the compiler happy.  These constants are never actually
  54 //   assigned; they are just filler to make an automatically-generated switch
  55 //   statement work.
  56 namespace X86 {
  57   enum {
  58     BX_SI = 500,
  59     BX_DI = 501,
  60     BP_SI = 502,
  61     BP_DI = 503,
  62     sib   = 504,
  63     sib64 = 505
  64   };
  65 }
  66
  67 extern Target TheX86_32Target, TheX86_64Target;
  68
  69 }
  70
  71 static bool translateInstruction(MCInst &target,
  72                                 InternalInstruction &source,
  73                                 const MCDisassembler *Dis);
  74
  75 X86GenericDisassembler::X86GenericDisassembler(const MCSubtargetInfo &STI,
  76                                                DisassemblerMode mode,
  77                                                const MCInstrInfo *MII)
  78   : MCDisassembler(STI), MII(MII), fMode(mode) {}
  79
  80 X86GenericDisassembler::~X86GenericDisassembler() {
  81   delete MII;
  82 }
  83
  84 /// regionReader - a callback function that wraps the readByte method from
  85 ///   MemoryObject.
  86 ///
  87 /// @param arg      - The generic callback parameter.  In this case, this should
  88 ///                   be a pointer to a MemoryObject.
  89 /// @param byte     - A pointer to the byte to be read.
  90 /// @param address  - The address to be read.
  91 static int regionReader(const void* arg, uint8_t* byte, uint64_t address) {
  92   const MemoryObject* region = static_cast<const MemoryObject*>(arg);
  93   return region->readByte(address, byte);
  94 }
  95
  96 /// logger - a callback function that wraps the operator<< method from
  97 ///   raw_ostream.
  98 ///
  99 /// @param arg      - The generic callback parameter.  This should be a pointe
 100 ///                   to a raw_ostream.
 101 /// @param log      - A string to be logged.  logger() adds a newline.
 102 static void logger(void* arg, const char* log) {
 103   if (!arg)
 104     return;
 105
 106   raw_ostream &vStream = *(static_cast<raw_ostream*>(arg));
 107   vStream << log << "\n";
 108 }
 109
 110 //
 111 // Public interface for the disassembler
 112 //
 113
 114 MCDisassembler::DecodeStatus
 115 X86GenericDisassembler::getInstruction(MCInst &instr,
 116                                        uint64_t &size,
 117                                        const MemoryObject &region,
 118                                        uint64_t address,
 119                                        raw_ostream &vStream,
 120                                        raw_ostream &cStream) const {
 121   CommentStream = &cStream;
 122
 123   InternalInstruction internalInstr;
 124
 125   dlog_t loggerFn = logger;
 126   if (&vStream == &nulls())
 127     loggerFn = 0; // Disable logging completely if it's going to nulls().
 128
 129   int ret = decodeInstruction(&internalInstr,
 130                               regionReader,
 131                               (const void*)&region,
 132                               loggerFn,
 133                               (void*)&vStream,
 134                               (const void*)MII,
 135                               address,
 136                               fMode);
 137
 138   if (ret) {
 139     size = internalInstr.readerCursor - address;
 140     return Fail;
 141   }
 142   else {
 143     size = internalInstr.length;
 144     return (!translateInstruction(instr, internalInstr, this)) ?
 145             Success : Fail;
 146   }
 147 }
 148
 149 //
 150 // Private code that translates from struct InternalInstructions to MCInsts.
 151 //
 152
 153 /// translateRegister - Translates an internal register to the appropriate LLVM
 154 ///   register, and appends it as an operand to an MCInst.
 155 ///
 156 /// @param mcInst     - The MCInst to append to.
 157 /// @param reg        - The Reg to append.
 158 static void translateRegister(MCInst &mcInst, Reg reg) {
 159 #define ENTRY(x) X86::x,
 160   uint8_t llvmRegnums[] = {
 161     ALL_REGS
 162     0
 163   };
 164 #undef ENTRY
 165
 166   uint8_t llvmRegnum = llvmRegnums[reg];
 167   mcInst.addOperand(MCOperand::CreateReg(llvmRegnum));
 168 }
 169
 170 /// tryAddingSymbolicOperand - trys to add a symbolic operand in place of the
 171 /// immediate Value in the MCInst.
 172 ///
 173 /// @param Value      - The immediate Value, has had any PC adjustment made by
 174 ///                     the caller.
 175 /// @param isBranch   - If the instruction is a branch instruction
 176 /// @param Address    - The starting address of the instruction
 177 /// @param Offset     - The byte offset to this immediate in the instruction
 178 /// @param Width      - The byte width of this immediate in the instruction
 179 ///
 180 /// If the getOpInfo() function was set when setupForSymbolicDisassembly() was
 181 /// called then that function is called to get any symbolic information for the
 182 /// immediate in the instruction using the Address, Offset and Width.  If that
 183 /// returns non-zero then the symbolic information it returns is used to create
 184 /// an MCExpr and that is added as an operand to the MCInst.  If getOpInfo()
 185 /// returns zero and isBranch is true then a symbol look up for immediate Value
 186 /// is done and if a symbol is found an MCExpr is created with that, else
 187 /// an MCExpr with the immediate Value is created.  This function returns true
 188 /// if it adds an operand to the MCInst and false otherwise.
 189 static bool tryAddingSymbolicOperand(int64_t Value, bool isBranch,
 190                                      uint64_t Address, uint64_t Offset,
 191                                      uint64_t Width, MCInst &MI,
 192                                      const MCDisassembler *Dis) {
 193   return Dis->tryAddingSymbolicOperand(MI, Value, Address, isBranch,
 194                                        Offset, Width);
 195 }
 196
 197 /// tryAddingPcLoadReferenceComment - trys to add a comment as to what is being
 198 /// referenced by a load instruction with the base register that is the rip.
 199 /// These can often be addresses in a literal pool.  The Address of the
 200 /// instruction and its immediate Value are used to determine the address
 201 /// being referenced in the literal pool entry.  The SymbolLookUp call back will
 202 /// return a pointer to a literal 'C' string if the referenced address is an
 203 /// address into a section with 'C' string literals.
 204 static void tryAddingPcLoadReferenceComment(uint64_t Address, uint64_t Value,
 205                                             const void *Decoder) {
 206   const MCDisassembler *Dis = static_cast<const MCDisassembler*>(Decoder);
 207   Dis->tryAddingPcLoadReferenceComment(Value, Address);
 208 }
 209
 210 /// translateImmediate  - Appends an immediate operand to an MCInst.
 211 ///
 212 /// @param mcInst       - The MCInst to append to.
 213 /// @param immediate    - The immediate value to append.
 214 /// @param operand      - The operand, as stored in the descriptor table.
 215 /// @param insn         - The internal instruction.
 216 static void translateImmediate(MCInst &mcInst, uint64_t immediate,
 217                                const OperandSpecifier &operand,
 218                                InternalInstruction &insn,
 219                                const MCDisassembler *Dis) {
 220   // Sign-extend the immediate if necessary.
 221
 222   OperandType type = (OperandType)operand.type;
 223
 224   bool isBranch = false;
 225   uint64_t pcrel = 0;
 226   if (type == TYPE_RELv) {
 227     isBranch = true;
 228     pcrel = insn.startLocation +
 229             insn.immediateOffset + insn.immediateSize;
 230     switch (insn.displacementSize) {
 231     default:
 232       break;
 233     case 1:
 234       type = TYPE_MOFFS8;
 235       break;
 236     case 2:
 237       type = TYPE_MOFFS16;
 238       break;
 239     case 4:
 240       type = TYPE_MOFFS32;
 241       break;
 242     case 8:
 243       type = TYPE_MOFFS64;
 244       break;
 245     }
 246   }
 247   // By default sign-extend all X86 immediates based on their encoding.
 248   else if (type == TYPE_IMM8 || type == TYPE_IMM16 || type == TYPE_IMM32 ||
 249            type == TYPE_IMM64) {
 250     uint32_t Opcode = mcInst.getOpcode();
 251     switch (operand.encoding) {
 252     default:
 253       break;
 254     case ENCODING_IB:
 255       // Special case those X86 instructions that use the imm8 as a set of
 256       // bits, bit count, etc. and are not sign-extend.
 257       if (Opcode != X86::BLENDPSrri && Opcode != X86::BLENDPDrri &&
 258           Opcode != X86::PBLENDWrri && Opcode != X86::MPSADBWrri &&
 259           Opcode != X86::DPPSrri && Opcode != X86::DPPDrri &&
 260           Opcode != X86::INSERTPSrr && Opcode != X86::VBLENDPSYrri &&
 261           Opcode != X86::VBLENDPSYrmi && Opcode != X86::VBLENDPDYrri &&
 262           Opcode != X86::VBLENDPDYrmi && Opcode != X86::VPBLENDWrri &&
 263           Opcode != X86::VMPSADBWrri && Opcode != X86::VDPPSYrri &&
 264           Opcode != X86::VDPPSYrmi && Opcode != X86::VDPPDrri &&
 265           Opcode != X86::VINSERTPSrr)
 266         type = TYPE_MOFFS8;
 267       break;
 268     case ENCODING_IW:
 269       type = TYPE_MOFFS16;
 270       break;
 271     case ENCODING_ID:
 272       type = TYPE_MOFFS32;
 273       break;
 274     case ENCODING_IO:
 275       type = TYPE_MOFFS64;
 276       break;
 277     }
 278   }
 279
 280   switch (type) {
 281   case TYPE_XMM32:
 282   case TYPE_XMM64:
 283   case TYPE_XMM128:
 284     mcInst.addOperand(MCOperand::CreateReg(X86::XMM0 + (immediate >> 4)));
 285     return;
 286   case TYPE_XMM256:
 287     mcInst.addOperand(MCOperand::CreateReg(X86::YMM0 + (immediate >> 4)));
 288     return;
 289   case TYPE_REL8:
 290     isBranch = true;
 291     pcrel = insn.startLocation + insn.immediateOffset + insn.immediateSize;
 292     // fall through to sign extend the immediate if needed.
 293   case TYPE_MOFFS8:
 294     if(immediate & 0x80)
 295       immediate |= ~(0xffull);
 296     break;
 297   case TYPE_MOFFS16:
 298     if(immediate & 0x8000)
 299       immediate |= ~(0xffffull);
 300     break;
 301   case TYPE_REL32:
 302   case TYPE_REL64:
 303     isBranch = true;
 304     pcrel = insn.startLocation + insn.immediateOffset + insn.immediateSize;
 305     // fall through to sign extend the immediate if needed.
 306   case TYPE_MOFFS32:
 307     if(immediate & 0x80000000)
 308       immediate |= ~(0xffffffffull);
 309     break;
 310   case TYPE_MOFFS64:
 311   default:
 312     // operand is 64 bits wide.  Do nothing.
 313     break;
 314   }
 315
 316   if(!tryAddingSymbolicOperand(immediate + pcrel, isBranch, insn.startLocation,
 317                                insn.immediateOffset, insn.immediateSize,
 318                                mcInst, Dis))
 319     mcInst.addOperand(MCOperand::CreateImm(immediate));
 320 }
 321
 322 /// translateRMRegister - Translates a register stored in the R/M field of the
 323 ///   ModR/M byte to its LLVM equivalent and appends it to an MCInst.
 324 /// @param mcInst       - The MCInst to append to.
 325 /// @param insn         - The internal instruction to extract the R/M field
 326 ///                       from.
 327 /// @return             - 0 on success; -1 otherwise
 328 static bool translateRMRegister(MCInst &mcInst,
 329                                 InternalInstruction &insn) {
 330   if (insn.eaBase == EA_BASE_sib || insn.eaBase == EA_BASE_sib64) {
 331     debug("A R/M register operand may not have a SIB byte");
 332     return true;
 333   }
 334
 335   switch (insn.eaBase) {
 336   default:
 337     debug("Unexpected EA base register");
 338     return true;
 339   case EA_BASE_NONE:
 340     debug("EA_BASE_NONE for ModR/M base");
 341     return true;
 342 #define ENTRY(x) case EA_BASE_##x:
 343   ALL_EA_BASES
 344 #undef ENTRY
 345     debug("A R/M register operand may not have a base; "
 346           "the operand must be a register.");
 347     return true;
 348 #define ENTRY(x)                                                      \
 349   case EA_REG_##x:                                                    \
 350     mcInst.addOperand(MCOperand::CreateReg(X86::x)); break;
 351   ALL_REGS
 352 #undef ENTRY
 353   }
 354
 355   return false;
 356 }
 357
 358 /// translateRMMemory - Translates a memory operand stored in the Mod and R/M
 359 ///   fields of an internal instruction (and possibly its SIB byte) to a memory
 360 ///   operand in LLVM's format, and appends it to an MCInst.
 361 ///
 362 /// @param mcInst       - The MCInst to append to.
 363 /// @param insn         - The instruction to extract Mod, R/M, and SIB fields
 364 ///                       from.
 365 /// @return             - 0 on success; nonzero otherwise
 366 static bool translateRMMemory(MCInst &mcInst, InternalInstruction &insn,
 367                               const MCDisassembler *Dis) {
 368   // Addresses in an MCInst are represented as five operands:
 369   //   1. basereg       (register)  The R/M base, or (if there is a SIB) the
 370   //                                SIB base
 371   //   2. scaleamount   (immediate) 1, or (if there is a SIB) the specified
 372   //                                scale amount
 373   //   3. indexreg      (register)  x86_registerNONE, or (if there is a SIB)
 374   //                                the index (which is multiplied by the
 375   //                                scale amount)
 376   //   4. displacement  (immediate) 0, or the displacement if there is one
 377   //   5. segmentreg    (register)  x86_registerNONE for now, but could be set
 378   //                                if we have segment overrides
 379
 380   MCOperand baseReg;
 381   MCOperand scaleAmount;
 382   MCOperand indexReg;
 383   MCOperand displacement;
 384   MCOperand segmentReg;
 385   uint64_t pcrel = 0;
 386
 387   if (insn.eaBase == EA_BASE_sib || insn.eaBase == EA_BASE_sib64) {
 388     if (insn.sibBase != SIB_BASE_NONE) {
 389       switch (insn.sibBase) {
 390       default:
 391         debug("Unexpected sibBase");
 392         return true;
 393 #define ENTRY(x)                                          \
 394       case SIB_BASE_##x:                                  \
 395         baseReg = MCOperand::CreateReg(X86::x); break;
 396       ALL_SIB_BASES
 397 #undef ENTRY
 398       }
 399     } else {
 400       baseReg = MCOperand::CreateReg(0);
 401     }
 402
 403     // Check whether we are handling VSIB addressing mode for GATHER.
 404     // If sibIndex was set to SIB_INDEX_NONE, index offset is 4 and
 405     // we should use SIB_INDEX_XMM4|YMM4 for VSIB.
 406     // I don't see a way to get the correct IndexReg in readSIB:
 407     //   We can tell whether it is VSIB or SIB after instruction ID is decoded,
 408     //   but instruction ID may not be decoded yet when calling readSIB.
 409     uint32_t Opcode = mcInst.getOpcode();
 410     bool IndexIs128 = (Opcode == X86::VGATHERDPDrm ||
 411                        Opcode == X86::VGATHERDPDYrm ||
 412                        Opcode == X86::VGATHERQPDrm ||
 413                        Opcode == X86::VGATHERDPSrm ||
 414                        Opcode == X86::VGATHERQPSrm ||
 415                        Opcode == X86::VPGATHERDQrm ||
 416                        Opcode == X86::VPGATHERDQYrm ||
 417                        Opcode == X86::VPGATHERQQrm ||
 418                        Opcode == X86::VPGATHERDDrm ||
 419                        Opcode == X86::VPGATHERQDrm);
 420     bool IndexIs256 = (Opcode == X86::VGATHERQPDYrm ||
 421                        Opcode == X86::VGATHERDPSYrm ||
 422                        Opcode == X86::VGATHERQPSYrm ||
 423                        Opcode == X86::VPGATHERQQYrm ||
 424                        Opcode == X86::VPGATHERDDYrm ||
 425                        Opcode == X86::VPGATHERQDYrm);
 426     if (IndexIs128 || IndexIs256) {
 427       unsigned IndexOffset = insn.sibIndex -
 428                          (insn.addressSize == 8 ? SIB_INDEX_RAX:SIB_INDEX_EAX);
 429       SIBIndex IndexBase = IndexIs256 ? SIB_INDEX_YMM0 : SIB_INDEX_XMM0;
 430       insn.sibIndex = (SIBIndex)(IndexBase +
 431                            (insn.sibIndex == SIB_INDEX_NONE ? 4 : IndexOffset));
 432     }
 433
 434     if (insn.sibIndex != SIB_INDEX_NONE) {
 435       switch (insn.sibIndex) {
 436       default:
 437         debug("Unexpected sibIndex");
 438         return true;
 439 #define ENTRY(x)                                          \
 440       case SIB_INDEX_##x:                                 \
 441         indexReg = MCOperand::CreateReg(X86::x); break;
 442       EA_BASES_32BIT
 443       EA_BASES_64BIT
 444       REGS_XMM
 445       REGS_YMM
 446 #undef ENTRY
 447       }
 448     } else {
 449       indexReg = MCOperand::CreateReg(0);
 450     }
 451
 452     scaleAmount = MCOperand::CreateImm(insn.sibScale);
 453   } else {
 454     switch (insn.eaBase) {
 455     case EA_BASE_NONE:
 456       if (insn.eaDisplacement == EA_DISP_NONE) {
 457         debug("EA_BASE_NONE and EA_DISP_NONE for ModR/M base");
 458         return true;
 459       }
 460       if (insn.mode == MODE_64BIT){
 461         pcrel = insn.startLocation +
 462                 insn.displacementOffset + insn.displacementSize;
 463         tryAddingPcLoadReferenceComment(insn.startLocation +
 464                                         insn.displacementOffset,
 465                                         insn.displacement + pcrel, Dis);
 466         baseReg = MCOperand::CreateReg(X86::RIP); // Section 2.2.1.6
 467       }
 468       else
 469         baseReg = MCOperand::CreateReg(0);
 470
 471       indexReg = MCOperand::CreateReg(0);
 472       break;
 473     case EA_BASE_BX_SI:
 474       baseReg = MCOperand::CreateReg(X86::BX);
 475       indexReg = MCOperand::CreateReg(X86::SI);
 476       break;
 477     case EA_BASE_BX_DI:
 478       baseReg = MCOperand::CreateReg(X86::BX);
 479       indexReg = MCOperand::CreateReg(X86::DI);
 480       break;
 481     case EA_BASE_BP_SI:
 482       baseReg = MCOperand::CreateReg(X86::BP);
 483       indexReg = MCOperand::CreateReg(X86::SI);
 484       break;
 485     case EA_BASE_BP_DI:
 486       baseReg = MCOperand::CreateReg(X86::BP);
 487       indexReg = MCOperand::CreateReg(X86::DI);
 488       break;
 489     default:
 490       indexReg = MCOperand::CreateReg(0);
 491       switch (insn.eaBase) {
 492       default:
 493         debug("Unexpected eaBase");
 494         return true;
 495         // Here, we will use the fill-ins defined above.  However,
 496         //   BX_SI, BX_DI, BP_SI, and BP_DI are all handled above and
 497         //   sib and sib64 were handled in the top-level if, so they're only
 498         //   placeholders to keep the compiler happy.
 499 #define ENTRY(x)                                        \
 500       case EA_BASE_##x:                                 \
 501         baseReg = MCOperand::CreateReg(X86::x); break;
 502       ALL_EA_BASES
 503 #undef ENTRY
 504 #define ENTRY(x) case EA_REG_##x:
 505       ALL_REGS
 506 #undef ENTRY
 507         debug("A R/M memory operand may not be a register; "
 508               "the base field must be a base.");
 509         return true;
 510       }
 511     }
 512
 513     scaleAmount = MCOperand::CreateImm(1);
 514   }
 515
 516   displacement = MCOperand::CreateImm(insn.displacement);
 517
 518   static const uint8_t segmentRegnums[SEG_OVERRIDE_max] = {
 519     0,        // SEG_OVERRIDE_NONE
 520     X86::CS,
 521     X86::SS,
 522     X86::DS,
 523     X86::ES,
 524     X86::FS,
 525     X86::GS
 526   };
 527
 528   segmentReg = MCOperand::CreateReg(segmentRegnums[insn.segmentOverride]);
 529
 530   mcInst.addOperand(baseReg);
 531   mcInst.addOperand(scaleAmount);
 532   mcInst.addOperand(indexReg);
 533   if(!tryAddingSymbolicOperand(insn.displacement + pcrel, false,
 534                                insn.startLocation, insn.displacementOffset,
 535                                insn.displacementSize, mcInst, Dis))
 536     mcInst.addOperand(displacement);
 537   mcInst.addOperand(segmentReg);
 538   return false;
 539 }
 540
 541 /// translateRM - Translates an operand stored in the R/M (and possibly SIB)
 542 ///   byte of an instruction to LLVM form, and appends it to an MCInst.
 543 ///
 544 /// @param mcInst       - The MCInst to append to.
 545 /// @param operand      - The operand, as stored in the descriptor table.
 546 /// @param insn         - The instruction to extract Mod, R/M, and SIB fields
 547 ///                       from.
 548 /// @return             - 0 on success; nonzero otherwise
 549 static bool translateRM(MCInst &mcInst, const OperandSpecifier &operand,
 550                         InternalInstruction &insn, const MCDisassembler *Dis) {
 551   switch (operand.type) {
 552   default:
 553     debug("Unexpected type for a R/M operand");
 554     return true;
 555   case TYPE_R8:
 556   case TYPE_R16:
 557   case TYPE_R32:
 558   case TYPE_R64:
 559   case TYPE_Rv:
 560   case TYPE_MM:
 561   case TYPE_MM32:
 562   case TYPE_MM64:
 563   case TYPE_XMM:
 564   case TYPE_XMM32:
 565   case TYPE_XMM64:
 566   case TYPE_XMM128:
 567   case TYPE_XMM256:
 568   case TYPE_DEBUGREG:
 569   case TYPE_CONTROLREG:
 570     return translateRMRegister(mcInst, insn);
 571   case TYPE_M:
 572   case TYPE_M8:
 573   case TYPE_M16:
 574   case TYPE_M32:
 575   case TYPE_M64:
 576   case TYPE_M128:
 577   case TYPE_M256:
 578   case TYPE_M512:
 579   case TYPE_Mv:
 580   case TYPE_M32FP:
 581   case TYPE_M64FP:
 582   case TYPE_M80FP:
 583   case TYPE_M16INT:
 584   case TYPE_M32INT:
 585   case TYPE_M64INT:
 586   case TYPE_M1616:
 587   case TYPE_M1632:
 588   case TYPE_M1664:
 589   case TYPE_LEA:
 590     return translateRMMemory(mcInst, insn, Dis);
 591   }
 592 }
 593
 594 /// translateFPRegister - Translates a stack position on the FPU stack to its
 595 ///   LLVM form, and appends it to an MCInst.
 596 ///
 597 /// @param mcInst       - The MCInst to append to.
 598 /// @param stackPos     - The stack position to translate.
 599 /// @return             - 0 on success; nonzero otherwise.
 600 static bool translateFPRegister(MCInst &mcInst,
 601                                uint8_t stackPos) {
 602   if (stackPos >= 8) {
 603     debug("Invalid FP stack position");
 604     return true;
 605   }
 606
 607   mcInst.addOperand(MCOperand::CreateReg(X86::ST0 + stackPos));
 608
 609   return false;
 610 }
 611
 612 /// translateOperand - Translates an operand stored in an internal instruction
 613 ///   to LLVM's format and appends it to an MCInst.
 614 ///
 615 /// @param mcInst       - The MCInst to append to.
 616 /// @param operand      - The operand, as stored in the descriptor table.
 617 /// @param insn         - The internal instruction.
 618 /// @return             - false on success; true otherwise.
 619 static bool translateOperand(MCInst &mcInst, const OperandSpecifier &operand,
 620                              InternalInstruction &insn,
 621                              const MCDisassembler *Dis) {
 622   switch (operand.encoding) {
 623   default:
 624     debug("Unhandled operand encoding during translation");
 625     return true;
 626   case ENCODING_REG:
 627     translateRegister(mcInst, insn.reg);
 628     return false;
 629   case ENCODING_RM:
 630     return translateRM(mcInst, operand, insn, Dis);
 631   case ENCODING_CB:
 632   case ENCODING_CW:
 633   case ENCODING_CD:
 634   case ENCODING_CP:
 635   case ENCODING_CO:
 636   case ENCODING_CT:
 637     debug("Translation of code offsets isn't supported.");
 638     return true;
 639   case ENCODING_IB:
 640   case ENCODING_IW:
 641   case ENCODING_ID:
 642   case ENCODING_IO:
 643   case ENCODING_Iv:
 644   case ENCODING_Ia:
 645     translateImmediate(mcInst,
 646                        insn.immediates[insn.numImmediatesTranslated++],
 647                        operand,
 648                        insn,
 649                        Dis);
 650     return false;
 651   case ENCODING_RB:
 652   case ENCODING_RW:
 653   case ENCODING_RD:
 654   case ENCODING_RO:
 655     translateRegister(mcInst, insn.opcodeRegister);
 656     return false;
 657   case ENCODING_I:
 658     return translateFPRegister(mcInst, insn.opcodeModifier);
 659   case ENCODING_Rv:
 660     translateRegister(mcInst, insn.opcodeRegister);
 661     return false;
 662   case ENCODING_VVVV:
 663     translateRegister(mcInst, insn.vvvv);
 664     return false;
 665   case ENCODING_DUP:
 666     return translateOperand(mcInst, insn.operands[operand.type - TYPE_DUP0],
 667                             insn, Dis);
 668   }
 669 }
 670
 671 /// translateInstruction - Translates an internal instruction and all its
 672 ///   operands to an MCInst.
 673 ///
 674 /// @param mcInst       - The MCInst to populate with the instruction's data.
 675 /// @param insn         - The internal instruction.
 676 /// @return             - false on success; true otherwise.
 677 static bool translateInstruction(MCInst &mcInst,
 678                                 InternalInstruction &insn,
 679                                 const MCDisassembler *Dis) {
 680   if (!insn.spec) {
 681     debug("Instruction has no specification");
 682     return true;
 683   }
 684
 685   mcInst.setOpcode(insn.instructionID);
 686   // If when reading the prefix bytes we determined the overlapping 0xf2 or 0xf3
 687   // prefix bytes should be disassembled as xrelease and xacquire then set the
 688   // opcode to those instead of the rep and repne opcodes.
 689   if (insn.xAcquireRelease) {
 690     if(mcInst.getOpcode() == X86::REP_PREFIX)
 691       mcInst.setOpcode(X86::XRELEASE_PREFIX);
 692     else if(mcInst.getOpcode() == X86::REPNE_PREFIX)
 693       mcInst.setOpcode(X86::XACQUIRE_PREFIX);
 694   }
 695
 696   int index;
 697
 698   insn.numImmediatesTranslated = 0;
 699
 700   for (index = 0; index < X86_MAX_OPERANDS; ++index) {
 701     if (insn.operands[index].encoding != ENCODING_NONE) {
 702       if (translateOperand(mcInst, insn.operands[index], insn, Dis)) {
 703         return true;
 704       }
 705     }
 706   }
 707
 708   return false;
 709 }
 710
 711 static MCDisassembler *createX86_32Disassembler(const Target &T,
 712                                                 const MCSubtargetInfo &STI) {
 713   return new X86Disassembler::X86GenericDisassembler(STI, MODE_32BIT,
 714                                                      T.createMCInstrInfo());
 715 }
 716
 717 static MCDisassembler *createX86_64Disassembler(const Target &T,
 718                                                 const MCSubtargetInfo &STI) {
 719   return new X86Disassembler::X86GenericDisassembler(STI, MODE_64BIT,
 720                                                      T.createMCInstrInfo());
 721 }
 722
 723 extern "C" void LLVMInitializeX86Disassembler() {
 724   // Register the disassembler.
 725   TargetRegistry::RegisterMCDisassembler(TheX86_32Target,
 726                                          createX86_32Disassembler);
 727   TargetRegistry::RegisterMCDisassembler(TheX86_64Target,
 728                                          createX86_64Disassembler);
 729 }