lib/Target/SystemZ/SystemZInstrVector.td

   1 //==- SystemZInstrVector.td - SystemZ Vector instructions ------*- tblgen-*-==//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 //===----------------------------------------------------------------------===//
  11 // Move instructions
  12 //===----------------------------------------------------------------------===//
  13
  14 let Predicates = [FeatureVector] in {
  15   // Register move.
  16   def VLR : UnaryVRRa<"vlr", 0xE756, null_frag, v128any, v128any>;
  17
  18   // Load GR from VR element.
  19   def VLGVB : BinaryVRSc<"vlgvb", 0xE721, null_frag, v128b, 0>;
  20   def VLGVH : BinaryVRSc<"vlgvh", 0xE721, null_frag, v128h, 1>;
  21   def VLGVF : BinaryVRSc<"vlgvf", 0xE721, null_frag, v128f, 2>;
  22   def VLGVG : BinaryVRSc<"vlgvg", 0xE721, z_vector_extract, v128g, 3>;
  23
  24   // Load VR element from GR.
  25   def VLVGB : TernaryVRSb<"vlvgb", 0xE722, z_vector_insert,
  26                           v128b, v128b, GR32, 0>;
  27   def VLVGH : TernaryVRSb<"vlvgh", 0xE722, z_vector_insert,
  28                           v128h, v128h, GR32, 1>;
  29   def VLVGF : TernaryVRSb<"vlvgf", 0xE722, z_vector_insert,
  30                           v128f, v128f, GR32, 2>;
  31   def VLVGG : TernaryVRSb<"vlvgg", 0xE722, z_vector_insert,
  32                           v128g, v128g, GR64, 3>;
  33
  34   // Load VR from GRs disjoint.
  35   def VLVGP : BinaryVRRf<"vlvgp", 0xE762, z_join_dwords, v128g>;
  36   def VLVGP32 : BinaryAliasVRRf<GR32>;
  37 }
  38
  39 // Extractions always assign to the full GR64, even if the element would
  40 // fit in the lower 32 bits.  Sub-i64 extracts therefore need to take a
  41 // subreg of the result.
  42 class VectorExtractSubreg<ValueType type, Instruction insn>
  43   : Pat<(i32 (z_vector_extract (type VR128:$vec), shift12only:$index)),
  44         (EXTRACT_SUBREG (insn VR128:$vec, shift12only:$index), subreg_l32)>;
  45
  46 def : VectorExtractSubreg<v16i8, VLGVB>;
  47 def : VectorExtractSubreg<v8i16, VLGVH>;
  48 def : VectorExtractSubreg<v4i32, VLGVF>;
  49
  50 //===----------------------------------------------------------------------===//
  51 // Immediate instructions
  52 //===----------------------------------------------------------------------===//
  53
  54 let Predicates = [FeatureVector] in {
  55   // Generate byte mask.
  56   def VZERO : InherentVRIa<"vzero", 0xE744, 0>;
  57   def VONE  : InherentVRIa<"vone", 0xE744, 0xffff>;
  58   def VGBM  : UnaryVRIa<"vgbm", 0xE744, z_byte_mask, v128b, imm32zx16>;
  59
  60   // Generate mask.
  61   def VGMB : BinaryVRIb<"vgmb", 0xE746, z_rotate_mask, v128b, 0>;
  62   def VGMH : BinaryVRIb<"vgmh", 0xE746, z_rotate_mask, v128h, 1>;
  63   def VGMF : BinaryVRIb<"vgmf", 0xE746, z_rotate_mask, v128f, 2>;
  64   def VGMG : BinaryVRIb<"vgmg", 0xE746, z_rotate_mask, v128g, 3>;
  65
  66   // Load element immediate.
  67   //
  68   // We want these instructions to be used ahead of VLVG* where possible.
  69   // However, VLVG* takes a variable BD-format index whereas VLEI takes
  70   // a plain immediate index.  This means that VLVG* has an extra "base"
  71   // register operand and is 3 units more complex.  Bumping the complexity
  72   // of the VLEI* instructions by 4 means that they are strictly better
  73   // than VLVG* in cases where both forms match.
  74   let AddedComplexity = 4 in {
  75     def VLEIB : TernaryVRIa<"vleib", 0xE740, z_vector_insert,
  76                             v128b, v128b, imm32sx16trunc, imm32zx4>;
  77     def VLEIH : TernaryVRIa<"vleih", 0xE741, z_vector_insert,
  78                             v128h, v128h, imm32sx16trunc, imm32zx3>;
  79     def VLEIF : TernaryVRIa<"vleif", 0xE743, z_vector_insert,
  80                             v128f, v128f, imm32sx16, imm32zx2>;
  81     def VLEIG : TernaryVRIa<"vleig", 0xE742, z_vector_insert,
  82                             v128g, v128g, imm64sx16, imm32zx1>;
  83   }
  84
  85   // Replicate immediate.
  86   def VREPIB : UnaryVRIa<"vrepib", 0xE745, z_replicate, v128b, imm32sx16, 0>;
  87   def VREPIH : UnaryVRIa<"vrepih", 0xE745, z_replicate, v128h, imm32sx16, 1>;
  88   def VREPIF : UnaryVRIa<"vrepif", 0xE745, z_replicate, v128f, imm32sx16, 2>;
  89   def VREPIG : UnaryVRIa<"vrepig", 0xE745, z_replicate, v128g, imm32sx16, 3>;
  90 }
  91
  92 //===----------------------------------------------------------------------===//
  93 // Loads
  94 //===----------------------------------------------------------------------===//
  95
  96 let Predicates = [FeatureVector] in {
  97   // Load.
  98   def VL : UnaryVRX<"vl", 0xE706, null_frag, v128any, 16>;
  99
 100   // Load to block boundary.  The number of loaded bytes is only known
 101   // at run time.
 102   def VLBB : BinaryVRX<"vlbb", 0xE707, null_frag, v128any, 0>;
 103
 104   // Load count to block boundary.
 105   let Defs = [CC] in
 106     def LCBB : InstRXE<0xE727, (outs GR32:$R1),
 107                                (ins bdxaddr12only:$XBD2, imm32zx4:$M3),
 108                        "lcbb\t$R1, $XBD2, $M3", []>;
 109
 110   // Load with length.  The number of loaded bytes is only known at run time.
 111   def VLL : BinaryVRSb<"vll", 0xE737, null_frag, 0>;
 112
 113   // Load multiple.
 114   def VLM : LoadMultipleVRSa<"vlm", 0xE736>;
 115
 116   // Load and replicate
 117   def VLREPB : UnaryVRX<"vlrepb", 0xE705, z_replicate_loadi8,  v128b, 1, 0>;
 118   def VLREPH : UnaryVRX<"vlreph", 0xE705, z_replicate_loadi16, v128h, 2, 1>;
 119   def VLREPF : UnaryVRX<"vlrepf", 0xE705, z_replicate_loadi32, v128f, 4, 2>;
 120   def VLREPG : UnaryVRX<"vlrepg", 0xE705, z_replicate_loadi64, v128g, 8, 3>;
 121   def : Pat<(v4f32 (z_replicate_loadf32 bdxaddr12only:$addr)),
 122             (VLREPF bdxaddr12only:$addr)>;
 123   def : Pat<(v2f64 (z_replicate_loadf64 bdxaddr12only:$addr)),
 124             (VLREPG bdxaddr12only:$addr)>;
 125
 126   // Load logical element and zero.
 127   def VLLEZB : UnaryVRX<"vllezb", 0xE704, z_vllezi8,  v128b, 1, 0>;
 128   def VLLEZH : UnaryVRX<"vllezh", 0xE704, z_vllezi16, v128h, 2, 1>;
 129   def VLLEZF : UnaryVRX<"vllezf", 0xE704, z_vllezi32, v128f, 4, 2>;
 130   def VLLEZG : UnaryVRX<"vllezg", 0xE704, z_vllezi64, v128g, 8, 3>;
 131   def : Pat<(v4f32 (z_vllezf32 bdxaddr12only:$addr)),
 132             (VLLEZF bdxaddr12only:$addr)>;
 133   def : Pat<(v2f64 (z_vllezf64 bdxaddr12only:$addr)),
 134             (VLLEZG bdxaddr12only:$addr)>;
 135
 136   // Load element.
 137   def VLEB : TernaryVRX<"vleb", 0xE700, z_vlei8,  v128b, v128b, 1, imm32zx4>;
 138   def VLEH : TernaryVRX<"vleh", 0xE701, z_vlei16, v128h, v128h, 2, imm32zx3>;
 139   def VLEF : TernaryVRX<"vlef", 0xE703, z_vlei32, v128f, v128f, 4, imm32zx2>;
 140   def VLEG : TernaryVRX<"vleg", 0xE702, z_vlei64, v128g, v128g, 8, imm32zx1>;
 141   def : Pat<(z_vlef32 (v4f32 VR128:$val), bdxaddr12only:$addr, imm32zx2:$index),
 142             (VLEF VR128:$val, bdxaddr12only:$addr, imm32zx2:$index)>;
 143   def : Pat<(z_vlef64 (v2f64 VR128:$val), bdxaddr12only:$addr, imm32zx1:$index),
 144             (VLEG VR128:$val, bdxaddr12only:$addr, imm32zx1:$index)>;
 145
 146   // Gather element.
 147   def VGEF : TernaryVRV<"vgef", 0xE713, 4, imm32zx2>;
 148   def VGEG : TernaryVRV<"vgeg", 0xE712, 8, imm32zx1>;
 149 }
 150
 151 // Use replicating loads if we're inserting a single element into an
 152 // undefined vector.  This avoids a false dependency on the previous
 153 // register contents.
 154 multiclass ReplicatePeephole<Instruction vlrep, ValueType vectype,
 155                              SDPatternOperator load, ValueType scalartype> {
 156   def : Pat<(vectype (z_vector_insert
 157                       (undef), (scalartype (load bdxaddr12only:$addr)), 0)),
 158             (vlrep bdxaddr12only:$addr)>;
 159   def : Pat<(vectype (scalar_to_vector
 160                       (scalartype (load bdxaddr12only:$addr)))),
 161             (vlrep bdxaddr12only:$addr)>;
 162 }
 163 defm : ReplicatePeephole<VLREPB, v16i8, anyextloadi8, i32>;
 164 defm : ReplicatePeephole<VLREPH, v8i16, anyextloadi16, i32>;
 165 defm : ReplicatePeephole<VLREPF, v4i32, load, i32>;
 166 defm : ReplicatePeephole<VLREPG, v2i64, load, i64>;
 167 defm : ReplicatePeephole<VLREPF, v4f32, load, f32>;
 168 defm : ReplicatePeephole<VLREPG, v2f64, load, f64>;
 169
 170 //===----------------------------------------------------------------------===//
 171 // Stores
 172 //===----------------------------------------------------------------------===//
 173
 174 let Predicates = [FeatureVector] in {
 175   // Store.
 176   def VST : StoreVRX<"vst", 0xE70E, null_frag, v128any, 16>;
 177
 178   // Store with length.  The number of stored bytes is only known at run time.
 179   def VSTL : StoreLengthVRSb<"vstl", 0xE73F, null_frag, 0>;
 180
 181   // Store multiple.
 182   def VSTM : StoreMultipleVRSa<"vstm", 0xE73E>;
 183
 184   // Store element.
 185   def VSTEB : StoreBinaryVRX<"vsteb", 0xE708, z_vstei8,  v128b, 1, imm32zx4>;
 186   def VSTEH : StoreBinaryVRX<"vsteh", 0xE709, z_vstei16, v128h, 2, imm32zx3>;
 187   def VSTEF : StoreBinaryVRX<"vstef", 0xE70B, z_vstei32, v128f, 4, imm32zx2>;
 188   def VSTEG : StoreBinaryVRX<"vsteg", 0xE70A, z_vstei64, v128g, 8, imm32zx1>;
 189   def : Pat<(z_vstef32 (v4f32 VR128:$val), bdxaddr12only:$addr,
 190                        imm32zx2:$index),
 191             (VSTEF VR128:$val, bdxaddr12only:$addr, imm32zx2:$index)>;
 192   def : Pat<(z_vstef64 (v2f64 VR128:$val), bdxaddr12only:$addr,
 193                        imm32zx1:$index),
 194             (VSTEG VR128:$val, bdxaddr12only:$addr, imm32zx1:$index)>;
 195
 196   // Scatter element.
 197   def VSCEF : StoreBinaryVRV<"vscef", 0xE71B, 4, imm32zx2>;
 198   def VSCEG : StoreBinaryVRV<"vsceg", 0xE71A, 8, imm32zx1>;
 199 }
 200
 201 //===----------------------------------------------------------------------===//
 202 // Selects and permutes
 203 //===----------------------------------------------------------------------===//
 204
 205 let Predicates = [FeatureVector] in {
 206   // Merge high.
 207   def VMRHB : BinaryVRRc<"vmrhb", 0xE761, z_merge_high, v128b, v128b, 0>;
 208   def VMRHH : BinaryVRRc<"vmrhh", 0xE761, z_merge_high, v128h, v128h, 1>;
 209   def VMRHF : BinaryVRRc<"vmrhf", 0xE761, z_merge_high, v128f, v128f, 2>;
 210   def VMRHG : BinaryVRRc<"vmrhg", 0xE761, z_merge_high, v128g, v128g, 3>;
 211   def : BinaryRRWithType<VMRHF, VR128, z_merge_high, v4f32>;
 212   def : BinaryRRWithType<VMRHG, VR128, z_merge_high, v2f64>;
 213
 214   // Merge low.
 215   def VMRLB : BinaryVRRc<"vmrlb", 0xE760, z_merge_low, v128b, v128b, 0>;
 216   def VMRLH : BinaryVRRc<"vmrlh", 0xE760, z_merge_low, v128h, v128h, 1>;
 217   def VMRLF : BinaryVRRc<"vmrlf", 0xE760, z_merge_low, v128f, v128f, 2>;
 218   def VMRLG : BinaryVRRc<"vmrlg", 0xE760, z_merge_low, v128g, v128g, 3>;
 219   def : BinaryRRWithType<VMRLF, VR128, z_merge_low, v4f32>;
 220   def : BinaryRRWithType<VMRLG, VR128, z_merge_low, v2f64>;
 221
 222   // Permute.
 223   def VPERM : TernaryVRRe<"vperm", 0xE78C, z_permute, v128b, v128b>;
 224
 225   // Permute doubleword immediate.
 226   def VPDI : TernaryVRRc<"vpdi", 0xE784, z_permute_dwords, v128g, v128g>;
 227
 228   // Replicate.
 229   def VREPB : BinaryVRIc<"vrepb", 0xE74D, z_splat, v128b, v128b, 0>;
 230   def VREPH : BinaryVRIc<"vreph", 0xE74D, z_splat, v128h, v128h, 1>;
 231   def VREPF : BinaryVRIc<"vrepf", 0xE74D, z_splat, v128f, v128f, 2>;
 232   def VREPG : BinaryVRIc<"vrepg", 0xE74D, z_splat, v128g, v128g, 3>;
 233   def : Pat<(v4f32 (z_splat VR128:$vec, imm32zx16:$index)),
 234             (VREPF VR128:$vec, imm32zx16:$index)>;
 235   def : Pat<(v2f64 (z_splat VR128:$vec, imm32zx16:$index)),
 236             (VREPG VR128:$vec, imm32zx16:$index)>;
 237
 238   // Select.
 239   def VSEL : TernaryVRRe<"vsel", 0xE78D, null_frag, v128any, v128any>;
 240 }
 241
 242 //===----------------------------------------------------------------------===//
 243 // Widening and narrowing
 244 //===----------------------------------------------------------------------===//
 245
 246 let Predicates = [FeatureVector] in {
 247   // Pack
 248   def VPKH : BinaryVRRc<"vpkh", 0xE794, z_pack, v128b, v128h, 1>;
 249   def VPKF : BinaryVRRc<"vpkf", 0xE794, z_pack, v128h, v128f, 2>;
 250   def VPKG : BinaryVRRc<"vpkg", 0xE794, z_pack, v128f, v128g, 3>;
 251
 252   // Pack saturate.
 253   defm VPKSH : BinaryVRRbSPair<"vpksh", 0xE797, null_frag, null_frag,
 254                                v128b, v128h, 1>;
 255   defm VPKSF : BinaryVRRbSPair<"vpksf", 0xE797, null_frag, null_frag,
 256                                v128h, v128f, 2>;
 257   defm VPKSG : BinaryVRRbSPair<"vpksg", 0xE797, null_frag, null_frag,
 258                                v128f, v128g, 3>;
 259
 260   // Pack saturate logical.
 261   defm VPKLSH : BinaryVRRbSPair<"vpklsh", 0xE795, null_frag, null_frag,
 262                                 v128b, v128h, 1>;
 263   defm VPKLSF : BinaryVRRbSPair<"vpklsf", 0xE795, null_frag, null_frag,
 264                                 v128h, v128f, 2>;
 265   defm VPKLSG : BinaryVRRbSPair<"vpklsg", 0xE795, null_frag, null_frag,
 266                                 v128f, v128g, 3>;
 267
 268   // Sign-extend to doubleword.
 269   def VSEGB : UnaryVRRa<"vsegb", 0xE75F, z_vsei8,  v128g, v128g, 0>;
 270   def VSEGH : UnaryVRRa<"vsegh", 0xE75F, z_vsei16, v128g, v128g, 1>;
 271   def VSEGF : UnaryVRRa<"vsegf", 0xE75F, z_vsei32, v128g, v128g, 2>;
 272   def : Pat<(z_vsei8_by_parts  (v16i8 VR128:$src)), (VSEGB VR128:$src)>;
 273   def : Pat<(z_vsei16_by_parts (v8i16 VR128:$src)), (VSEGH VR128:$src)>;
 274   def : Pat<(z_vsei32_by_parts (v4i32 VR128:$src)), (VSEGF VR128:$src)>;
 275
 276   // Unpack high.
 277   def VUPHB : UnaryVRRa<"vuphb", 0xE7D7, null_frag, v128h, v128b, 0>;
 278   def VUPHH : UnaryVRRa<"vuphh", 0xE7D7, null_frag, v128f, v128h, 1>;
 279   def VUPHF : UnaryVRRa<"vuphf", 0xE7D7, null_frag, v128g, v128f, 2>;
 280
 281   // Unpack logical high.
 282   def VUPLHB : UnaryVRRa<"vuplhb", 0xE7D5, null_frag, v128h, v128b, 0>;
 283   def VUPLHH : UnaryVRRa<"vuplhh", 0xE7D5, null_frag, v128f, v128h, 1>;
 284   def VUPLHF : UnaryVRRa<"vuplhf", 0xE7D5, null_frag, v128g, v128f, 2>;
 285
 286   // Unpack low.
 287   def VUPLB  : UnaryVRRa<"vuplb",  0xE7D6, null_frag, v128h, v128b, 0>;
 288   def VUPLHW : UnaryVRRa<"vuplhw", 0xE7D6, null_frag, v128f, v128h, 1>;
 289   def VUPLF  : UnaryVRRa<"vuplf",  0xE7D6, null_frag, v128g, v128f, 2>;
 290
 291   // Unpack logical low.
 292   def VUPLLB : UnaryVRRa<"vupllb", 0xE7D4, null_frag, v128h, v128b, 0>;
 293   def VUPLLH : UnaryVRRa<"vupllh", 0xE7D4, null_frag, v128f, v128h, 1>;
 294   def VUPLLF : UnaryVRRa<"vupllf", 0xE7D4, null_frag, v128g, v128f, 2>;
 295 }
 296
 297 //===----------------------------------------------------------------------===//
 298 // Instantiating generic operations for specific types.
 299 //===----------------------------------------------------------------------===//
 300
 301 multiclass GenericVectorOps<ValueType type, ValueType inttype> {
 302   let Predicates = [FeatureVector] in {
 303     def : Pat<(type (load bdxaddr12only:$addr)),
 304               (VL bdxaddr12only:$addr)>;
 305     def : Pat<(store (type VR128:$src), bdxaddr12only:$addr),
 306               (VST VR128:$src, bdxaddr12only:$addr)>;
 307     def : Pat<(type (vselect (inttype VR128:$x), VR128:$y, VR128:$z)),
 308               (VSEL VR128:$y, VR128:$z, VR128:$x)>;
 309     def : Pat<(type (vselect (inttype (z_vnot VR128:$x)), VR128:$y, VR128:$z)),
 310               (VSEL VR128:$z, VR128:$y, VR128:$x)>;
 311   }
 312 }
 313
 314 defm : GenericVectorOps<v16i8, v16i8>;
 315 defm : GenericVectorOps<v8i16, v8i16>;
 316 defm : GenericVectorOps<v4i32, v4i32>;
 317 defm : GenericVectorOps<v2i64, v2i64>;
 318 defm : GenericVectorOps<v4f32, v4i32>;
 319 defm : GenericVectorOps<v2f64, v2i64>;
 320
 321 //===----------------------------------------------------------------------===//
 322 // Integer arithmetic
 323 //===----------------------------------------------------------------------===//
 324
 325 let Predicates = [FeatureVector] in {
 326   // Add.
 327   def VAB : BinaryVRRc<"vab", 0xE7F3, add, v128b, v128b, 0>;
 328   def VAH : BinaryVRRc<"vah", 0xE7F3, add, v128h, v128h, 1>;
 329   def VAF : BinaryVRRc<"vaf", 0xE7F3, add, v128f, v128f, 2>;
 330   def VAG : BinaryVRRc<"vag", 0xE7F3, add, v128g, v128g, 3>;
 331   def VAQ : BinaryVRRc<"vaq", 0xE7F3, null_frag, v128q, v128q, 4>;
 332
 333   // Add compute carry.
 334   def VACCB : BinaryVRRc<"vaccb", 0xE7F1, null_frag, v128b, v128b, 0>;
 335   def VACCH : BinaryVRRc<"vacch", 0xE7F1, null_frag, v128h, v128h, 1>;
 336   def VACCF : BinaryVRRc<"vaccf", 0xE7F1, null_frag, v128f, v128f, 2>;
 337   def VACCG : BinaryVRRc<"vaccg", 0xE7F1, null_frag, v128g, v128g, 3>;
 338   def VACCQ : BinaryVRRc<"vaccq", 0xE7F1, null_frag, v128q, v128q, 4>;
 339
 340   // Add with carry.
 341   def VACQ : TernaryVRRd<"vacq", 0xE7BB, null_frag, v128q, v128q, 4>;
 342
 343   // Add with carry compute carry.
 344   def VACCCQ : TernaryVRRd<"vacccq", 0xE7B9, null_frag, v128q, v128q, 4>;
 345
 346   // And.
 347   def VN : BinaryVRRc<"vn", 0xE768, null_frag, v128any, v128any>;
 348
 349   // And with complement.
 350   def VNC : BinaryVRRc<"vnc", 0xE769, null_frag, v128any, v128any>;
 351
 352   // Average.
 353   def VAVGB : BinaryVRRc<"vavgb", 0xE7F2, null_frag, v128b, v128b, 0>;
 354   def VAVGH : BinaryVRRc<"vavgh", 0xE7F2, null_frag, v128h, v128h, 1>;
 355   def VAVGF : BinaryVRRc<"vavgf", 0xE7F2, null_frag, v128f, v128f, 2>;
 356   def VAVGG : BinaryVRRc<"vavgg", 0xE7F2, null_frag, v128g, v128g, 3>;
 357
 358   // Average logical.
 359   def VAVGLB : BinaryVRRc<"vavglb", 0xE7F0, null_frag, v128b, v128b, 0>;
 360   def VAVGLH : BinaryVRRc<"vavglh", 0xE7F0, null_frag, v128h, v128h, 1>;
 361   def VAVGLF : BinaryVRRc<"vavglf", 0xE7F0, null_frag, v128f, v128f, 2>;
 362   def VAVGLG : BinaryVRRc<"vavglg", 0xE7F0, null_frag, v128g, v128g, 3>;
 363
 364   // Checksum.
 365   def VCKSM : BinaryVRRc<"vcksm", 0xE766, null_frag, v128any, v128any>;
 366
 367   // Count leading zeros.
 368   def VCLZB : UnaryVRRa<"vclzb", 0xE753, ctlz, v128b, v128b, 0>;
 369   def VCLZH : UnaryVRRa<"vclzh", 0xE753, ctlz, v128h, v128h, 1>;
 370   def VCLZF : UnaryVRRa<"vclzf", 0xE753, ctlz, v128f, v128f, 2>;
 371   def VCLZG : UnaryVRRa<"vclzg", 0xE753, ctlz, v128g, v128g, 3>;
 372
 373   // Count trailing zeros.
 374   def VCTZB : UnaryVRRa<"vctzb", 0xE752, cttz, v128b, v128b, 0>;
 375   def VCTZH : UnaryVRRa<"vctzh", 0xE752, cttz, v128h, v128h, 1>;
 376   def VCTZF : UnaryVRRa<"vctzf", 0xE752, cttz, v128f, v128f, 2>;
 377   def VCTZG : UnaryVRRa<"vctzg", 0xE752, cttz, v128g, v128g, 3>;
 378
 379   // Exclusive or.
 380   def VX : BinaryVRRc<"vx", 0xE76D, null_frag, v128any, v128any>;
 381
 382   // Galois field multiply sum.
 383   def VGFMB : BinaryVRRc<"vgfmb", 0xE7B4, null_frag, v128b, v128b, 0>;
 384   def VGFMH : BinaryVRRc<"vgfmh", 0xE7B4, null_frag, v128h, v128h, 1>;
 385   def VGFMF : BinaryVRRc<"vgfmf", 0xE7B4, null_frag, v128f, v128f, 2>;
 386   def VGFMG : BinaryVRRc<"vgfmg", 0xE7B4, null_frag, v128g, v128g, 3>;
 387
 388   // Galois field multiply sum and accumulate.
 389   def VGFMAB : TernaryVRRd<"vgfmab", 0xE7BC, null_frag, v128b, v128b, 0>;
 390   def VGFMAH : TernaryVRRd<"vgfmah", 0xE7BC, null_frag, v128h, v128h, 1>;
 391   def VGFMAF : TernaryVRRd<"vgfmaf", 0xE7BC, null_frag, v128f, v128f, 2>;
 392   def VGFMAG : TernaryVRRd<"vgfmag", 0xE7BC, null_frag, v128g, v128g, 3>;
 393
 394   // Load complement.
 395   def VLCB : UnaryVRRa<"vlcb", 0xE7DE, z_vneg, v128b, v128b, 0>;
 396   def VLCH : UnaryVRRa<"vlch", 0xE7DE, z_vneg, v128h, v128h, 1>;
 397   def VLCF : UnaryVRRa<"vlcf", 0xE7DE, z_vneg, v128f, v128f, 2>;
 398   def VLCG : UnaryVRRa<"vlcg", 0xE7DE, z_vneg, v128g, v128g, 3>;
 399
 400   // Load positive.
 401   def VLPB : UnaryVRRa<"vlpb", 0xE7DF, z_viabs8,  v128b, v128b, 0>;
 402   def VLPH : UnaryVRRa<"vlph", 0xE7DF, z_viabs16, v128h, v128h, 1>;
 403   def VLPF : UnaryVRRa<"vlpf", 0xE7DF, z_viabs32, v128f, v128f, 2>;
 404   def VLPG : UnaryVRRa<"vlpg", 0xE7DF, z_viabs64, v128g, v128g, 3>;
 405
 406   // Maximum.
 407   def VMXB : BinaryVRRc<"vmxb", 0xE7FF, null_frag, v128b, v128b, 0>;
 408   def VMXH : BinaryVRRc<"vmxh", 0xE7FF, null_frag, v128h, v128h, 1>;
 409   def VMXF : BinaryVRRc<"vmxf", 0xE7FF, null_frag, v128f, v128f, 2>;
 410   def VMXG : BinaryVRRc<"vmxg", 0xE7FF, null_frag, v128g, v128g, 3>;
 411
 412   // Maximum logical.
 413   def VMXLB : BinaryVRRc<"vmxlb", 0xE7FD, null_frag, v128b, v128b, 0>;
 414   def VMXLH : BinaryVRRc<"vmxlh", 0xE7FD, null_frag, v128h, v128h, 1>;
 415   def VMXLF : BinaryVRRc<"vmxlf", 0xE7FD, null_frag, v128f, v128f, 2>;
 416   def VMXLG : BinaryVRRc<"vmxlg", 0xE7FD, null_frag, v128g, v128g, 3>;
 417
 418   // Minimum.
 419   def VMNB : BinaryVRRc<"vmnb", 0xE7FE, null_frag, v128b, v128b, 0>;
 420   def VMNH : BinaryVRRc<"vmnh", 0xE7FE, null_frag, v128h, v128h, 1>;
 421   def VMNF : BinaryVRRc<"vmnf", 0xE7FE, null_frag, v128f, v128f, 2>;
 422   def VMNG : BinaryVRRc<"vmng", 0xE7FE, null_frag, v128g, v128g, 3>;
 423
 424   // Minimum logical.
 425   def VMNLB : BinaryVRRc<"vmnlb", 0xE7FC, null_frag, v128b, v128b, 0>;
 426   def VMNLH : BinaryVRRc<"vmnlh", 0xE7FC, null_frag, v128h, v128h, 1>;
 427   def VMNLF : BinaryVRRc<"vmnlf", 0xE7FC, null_frag, v128f, v128f, 2>;
 428   def VMNLG : BinaryVRRc<"vmnlg", 0xE7FC, null_frag, v128g, v128g, 3>;
 429
 430   // Multiply and add low.
 431   def VMALB  : TernaryVRRd<"vmalb",  0xE7AA, z_muladd, v128b, v128b, 0>;
 432   def VMALHW : TernaryVRRd<"vmalhw", 0xE7AA, z_muladd, v128h, v128h, 1>;
 433   def VMALF  : TernaryVRRd<"vmalf",  0xE7AA, z_muladd, v128f, v128f, 2>;
 434
 435   // Multiply and add high.
 436   def VMAHB : TernaryVRRd<"vmahb", 0xE7AB, null_frag, v128b, v128b, 0>;
 437   def VMAHH : TernaryVRRd<"vmahh", 0xE7AB, null_frag, v128h, v128h, 1>;
 438   def VMAHF : TernaryVRRd<"vmahf", 0xE7AB, null_frag, v128f, v128f, 2>;
 439
 440   // Multiply and add logical high.
 441   def VMALHB : TernaryVRRd<"vmalhb", 0xE7A9, null_frag, v128b, v128b, 0>;
 442   def VMALHH : TernaryVRRd<"vmalhh", 0xE7A9, null_frag, v128h, v128h, 1>;
 443   def VMALHF : TernaryVRRd<"vmalhf", 0xE7A9, null_frag, v128f, v128f, 2>;
 444
 445   // Multiply and add even.
 446   def VMAEB : TernaryVRRd<"vmaeb", 0xE7AE, null_frag, v128h, v128b, 0>;
 447   def VMAEH : TernaryVRRd<"vmaeh", 0xE7AE, null_frag, v128f, v128h, 1>;
 448   def VMAEF : TernaryVRRd<"vmaef", 0xE7AE, null_frag, v128g, v128f, 2>;
 449
 450   // Multiply and add logical even.
 451   def VMALEB : TernaryVRRd<"vmaleb", 0xE7AC, null_frag, v128h, v128b, 0>;
 452   def VMALEH : TernaryVRRd<"vmaleh", 0xE7AC, null_frag, v128f, v128h, 1>;
 453   def VMALEF : TernaryVRRd<"vmalef", 0xE7AC, null_frag, v128g, v128f, 2>;
 454
 455   // Multiply and add odd.
 456   def VMAOB : TernaryVRRd<"vmaob", 0xE7AF, null_frag, v128h, v128b, 0>;
 457   def VMAOH : TernaryVRRd<"vmaoh", 0xE7AF, null_frag, v128f, v128h, 1>;
 458   def VMAOF : TernaryVRRd<"vmaof", 0xE7AF, null_frag, v128g, v128f, 2>;
 459
 460   // Multiply and add logical odd.
 461   def VMALOB : TernaryVRRd<"vmalob", 0xE7AD, null_frag, v128h, v128b, 0>;
 462   def VMALOH : TernaryVRRd<"vmaloh", 0xE7AD, null_frag, v128f, v128h, 1>;
 463   def VMALOF : TernaryVRRd<"vmalof", 0xE7AD, null_frag, v128g, v128f, 2>;
 464
 465   // Multiply high.
 466   def VMHB : BinaryVRRc<"vmhb", 0xE7A3, null_frag, v128b, v128b, 0>;
 467   def VMHH : BinaryVRRc<"vmhh", 0xE7A3, null_frag, v128h, v128h, 1>;
 468   def VMHF : BinaryVRRc<"vmhf", 0xE7A3, null_frag, v128f, v128f, 2>;
 469
 470   // Multiply logical high.
 471   def VMLHB : BinaryVRRc<"vmlhb", 0xE7A1, null_frag, v128b, v128b, 0>;
 472   def VMLHH : BinaryVRRc<"vmlhh", 0xE7A1, null_frag, v128h, v128h, 1>;
 473   def VMLHF : BinaryVRRc<"vmlhf", 0xE7A1, null_frag, v128f, v128f, 2>;
 474
 475   // Multiply low.
 476   def VMLB  : BinaryVRRc<"vmlb",  0xE7A2, mul, v128b, v128b, 0>;
 477   def VMLHW : BinaryVRRc<"vmlhw", 0xE7A2, mul, v128h, v128h, 1>;
 478   def VMLF  : BinaryVRRc<"vmlf",  0xE7A2, mul, v128f, v128f, 2>;
 479
 480   // Multiply even.
 481   def VMEB : BinaryVRRc<"vmeb", 0xE7A6, null_frag, v128h, v128b, 0>;
 482   def VMEH : BinaryVRRc<"vmeh", 0xE7A6, null_frag, v128f, v128h, 1>;
 483   def VMEF : BinaryVRRc<"vmef", 0xE7A6, null_frag, v128g, v128f, 2>;
 484
 485   // Multiply logical even.
 486   def VMLEB : BinaryVRRc<"vmleb", 0xE7A4, null_frag, v128h, v128b, 0>;
 487   def VMLEH : BinaryVRRc<"vmleh", 0xE7A4, null_frag, v128f, v128h, 1>;
 488   def VMLEF : BinaryVRRc<"vmlef", 0xE7A4, null_frag, v128g, v128f, 2>;
 489
 490   // Multiply odd.
 491   def VMOB : BinaryVRRc<"vmob", 0xE7A7, null_frag, v128h, v128b, 0>;
 492   def VMOH : BinaryVRRc<"vmoh", 0xE7A7, null_frag, v128f, v128h, 1>;
 493   def VMOF : BinaryVRRc<"vmof", 0xE7A7, null_frag, v128g, v128f, 2>;
 494
 495   // Multiply logical odd.
 496   def VMLOB : BinaryVRRc<"vmlob", 0xE7A5, null_frag, v128h, v128b, 0>;
 497   def VMLOH : BinaryVRRc<"vmloh", 0xE7A5, null_frag, v128f, v128h, 1>;
 498   def VMLOF : BinaryVRRc<"vmlof", 0xE7A5, null_frag, v128g, v128f, 2>;
 499
 500   // Nor.
 501   def VNO : BinaryVRRc<"vno", 0xE76B, null_frag, v128any, v128any>;
 502
 503   // Or.
 504   def VO : BinaryVRRc<"vo", 0xE76A, null_frag, v128any, v128any>;
 505
 506   // Population count.
 507   def VPOPCT : BinaryVRRa<"vpopct", 0xE750>;
 508   def : Pat<(v16i8 (z_popcnt VR128:$x)), (VPOPCT VR128:$x, 0)>;
 509
 510   // Element rotate left logical (with vector shift amount).
 511   def VERLLVB : BinaryVRRc<"verllvb", 0xE773, null_frag, v128b, v128b, 0>;
 512   def VERLLVH : BinaryVRRc<"verllvh", 0xE773, null_frag, v128h, v128h, 1>;
 513   def VERLLVF : BinaryVRRc<"verllvf", 0xE773, null_frag, v128f, v128f, 2>;
 514   def VERLLVG : BinaryVRRc<"verllvg", 0xE773, null_frag, v128g, v128g, 3>;
 515
 516   // Element rotate left logical (with scalar shift amount).
 517   def VERLLB : BinaryVRSa<"verllb", 0xE733, null_frag, v128b, v128b, 0>;
 518   def VERLLH : BinaryVRSa<"verllh", 0xE733, null_frag, v128h, v128h, 1>;
 519   def VERLLF : BinaryVRSa<"verllf", 0xE733, null_frag, v128f, v128f, 2>;
 520   def VERLLG : BinaryVRSa<"verllg", 0xE733, null_frag, v128g, v128g, 3>;
 521
 522   // Element rotate and insert under mask.
 523   def VERIMB : QuaternaryVRId<"verimb", 0xE772, null_frag, v128b, v128b, 0>;
 524   def VERIMH : QuaternaryVRId<"verimh", 0xE772, null_frag, v128h, v128h, 1>;
 525   def VERIMF : QuaternaryVRId<"verimf", 0xE772, null_frag, v128f, v128f, 2>;
 526   def VERIMG : QuaternaryVRId<"verimg", 0xE772, null_frag, v128g, v128g, 3>;
 527
 528   // Element shift left (with vector shift amount).
 529   def VESLVB : BinaryVRRc<"veslvb", 0xE770, z_vshl, v128b, v128b, 0>;
 530   def VESLVH : BinaryVRRc<"veslvh", 0xE770, z_vshl, v128h, v128h, 1>;
 531   def VESLVF : BinaryVRRc<"veslvf", 0xE770, z_vshl, v128f, v128f, 2>;
 532   def VESLVG : BinaryVRRc<"veslvg", 0xE770, z_vshl, v128g, v128g, 3>;
 533
 534   // Element shift left (with scalar shift amount).
 535   def VESLB : BinaryVRSa<"veslb", 0xE730, z_vshl_by_scalar, v128b, v128b, 0>;
 536   def VESLH : BinaryVRSa<"veslh", 0xE730, z_vshl_by_scalar, v128h, v128h, 1>;
 537   def VESLF : BinaryVRSa<"veslf", 0xE730, z_vshl_by_scalar, v128f, v128f, 2>;
 538   def VESLG : BinaryVRSa<"veslg", 0xE730, z_vshl_by_scalar, v128g, v128g, 3>;
 539
 540   // Element shift right arithmetic (with vector shift amount).
 541   def VESRAVB : BinaryVRRc<"vesravb", 0xE77A, z_vsra, v128b, v128b, 0>;
 542   def VESRAVH : BinaryVRRc<"vesravh", 0xE77A, z_vsra, v128h, v128h, 1>;
 543   def VESRAVF : BinaryVRRc<"vesravf", 0xE77A, z_vsra, v128f, v128f, 2>;
 544   def VESRAVG : BinaryVRRc<"vesravg", 0xE77A, z_vsra, v128g, v128g, 3>;
 545
 546   // Element shift right arithmetic (with scalar shift amount).
 547   def VESRAB : BinaryVRSa<"vesrab", 0xE73A, z_vsra_by_scalar, v128b, v128b, 0>;
 548   def VESRAH : BinaryVRSa<"vesrah", 0xE73A, z_vsra_by_scalar, v128h, v128h, 1>;
 549   def VESRAF : BinaryVRSa<"vesraf", 0xE73A, z_vsra_by_scalar, v128f, v128f, 2>;
 550   def VESRAG : BinaryVRSa<"vesrag", 0xE73A, z_vsra_by_scalar, v128g, v128g, 3>;
 551
 552   // Element shift right logical (with vector shift amount).
 553   def VESRLVB : BinaryVRRc<"vesrlvb", 0xE778, z_vsrl, v128b, v128b, 0>;
 554   def VESRLVH : BinaryVRRc<"vesrlvh", 0xE778, z_vsrl, v128h, v128h, 1>;
 555   def VESRLVF : BinaryVRRc<"vesrlvf", 0xE778, z_vsrl, v128f, v128f, 2>;
 556   def VESRLVG : BinaryVRRc<"vesrlvg", 0xE778, z_vsrl, v128g, v128g, 3>;
 557
 558   // Element shift right logical (with scalar shift amount).
 559   def VESRLB : BinaryVRSa<"vesrlb", 0xE738, z_vsrl_by_scalar, v128b, v128b, 0>;
 560   def VESRLH : BinaryVRSa<"vesrlh", 0xE738, z_vsrl_by_scalar, v128h, v128h, 1>;
 561   def VESRLF : BinaryVRSa<"vesrlf", 0xE738, z_vsrl_by_scalar, v128f, v128f, 2>;
 562   def VESRLG : BinaryVRSa<"vesrlg", 0xE738, z_vsrl_by_scalar, v128g, v128g, 3>;
 563
 564   // Shift left.
 565   def VSL : BinaryVRRc<"vsl", 0xE774, null_frag, v128b, v128b>;
 566
 567   // Shift left by byte.
 568   def VSLB : BinaryVRRc<"vslb", 0xE775, null_frag, v128b, v128b>;
 569
 570   // Shift left double by byte.
 571   def VSLDB : TernaryVRId<"vsldb", 0xE777, z_shl_double, v128b, v128b, 0>;
 572
 573   // Shift right arithmetic.
 574   def VSRA : BinaryVRRc<"vsra", 0xE77E, null_frag, v128b, v128b>;
 575
 576   // Shift right arithmetic by byte.
 577   def VSRAB : BinaryVRRc<"vsrab", 0xE77F, null_frag, v128b, v128b>;
 578
 579   // Shift right logical.
 580   def VSRL : BinaryVRRc<"vsrl", 0xE77C, null_frag, v128b, v128b>;
 581
 582   // Shift right logical by byte.
 583   def VSRLB : BinaryVRRc<"vsrlb", 0xE77D, null_frag, v128b, v128b>;
 584
 585   // Subtract.
 586   def VSB : BinaryVRRc<"vsb", 0xE7F7, sub, v128b, v128b, 0>;
 587   def VSH : BinaryVRRc<"vsh", 0xE7F7, sub, v128h, v128h, 1>;
 588   def VSF : BinaryVRRc<"vsf", 0xE7F7, sub, v128f, v128f, 2>;
 589   def VSG : BinaryVRRc<"vsg", 0xE7F7, sub, v128g, v128g, 3>;
 590   def VSQ : BinaryVRRc<"vsq", 0xE7F7, null_frag, v128q, v128q, 4>;
 591
 592   // Subtract compute borrow indication.
 593   def VSCBIB : BinaryVRRc<"vscbib", 0xE7F5, null_frag, v128b, v128b, 0>;
 594   def VSCBIH : BinaryVRRc<"vscbih", 0xE7F5, null_frag, v128h, v128h, 1>;
 595   def VSCBIF : BinaryVRRc<"vscbif", 0xE7F5, null_frag, v128f, v128f, 2>;
 596   def VSCBIG : BinaryVRRc<"vscbig", 0xE7F5, null_frag, v128g, v128g, 3>;
 597   def VSCBIQ : BinaryVRRc<"vscbiq", 0xE7F5, null_frag, v128q, v128q, 4>;
 598
 599   // Subtract with borrow indication.
 600   def VSBIQ : TernaryVRRd<"vsbiq", 0xE7BF, null_frag, v128q, v128q, 4>;
 601
 602   // Subtract with borrow compute borrow indication.
 603   def VSBCBIQ : TernaryVRRd<"vsbcbiq", 0xE7BD, null_frag, v128q, v128q, 4>;
 604
 605   // Sum across doubleword.
 606   def VSUMGH : BinaryVRRc<"vsumgh", 0xE765, z_vsum, v128g, v128h, 1>;
 607   def VSUMGF : BinaryVRRc<"vsumgf", 0xE765, z_vsum, v128g, v128f, 2>;
 608
 609   // Sum across quadword.
 610   def VSUMQF : BinaryVRRc<"vsumqf", 0xE767, z_vsum, v128q, v128f, 2>;
 611   def VSUMQG : BinaryVRRc<"vsumqg", 0xE767, z_vsum, v128q, v128g, 3>;
 612
 613   // Sum across word.
 614   def VSUMB : BinaryVRRc<"vsumb", 0xE764, z_vsum, v128f, v128b, 0>;
 615   def VSUMH : BinaryVRRc<"vsumh", 0xE764, z_vsum, v128f, v128h, 1>;
 616 }
 617
 618 // Instantiate the bitwise ops for type TYPE.
 619 multiclass BitwiseVectorOps<ValueType type> {
 620   let Predicates = [FeatureVector] in {
 621     def : Pat<(type (and VR128:$x, VR128:$y)), (VN VR128:$x, VR128:$y)>;
 622     def : Pat<(type (and VR128:$x, (z_vnot VR128:$y))),
 623               (VNC VR128:$x, VR128:$y)>;
 624     def : Pat<(type (or VR128:$x, VR128:$y)), (VO VR128:$x, VR128:$y)>;
 625     def : Pat<(type (xor VR128:$x, VR128:$y)), (VX VR128:$x, VR128:$y)>;
 626     def : Pat<(type (or (and VR128:$x, VR128:$z),
 627                         (and VR128:$y, (z_vnot VR128:$z)))),
 628               (VSEL VR128:$x, VR128:$y, VR128:$z)>;
 629     def : Pat<(type (z_vnot (or VR128:$x, VR128:$y))),
 630               (VNO VR128:$x, VR128:$y)>;
 631     def : Pat<(type (z_vnot VR128:$x)), (VNO VR128:$x, VR128:$x)>;
 632   }
 633 }
 634
 635 defm : BitwiseVectorOps<v16i8>;
 636 defm : BitwiseVectorOps<v8i16>;
 637 defm : BitwiseVectorOps<v4i32>;
 638 defm : BitwiseVectorOps<v2i64>;
 639
 640 // Instantiate additional patterns for absolute-related expressions on
 641 // type TYPE.  LC is the negate instruction for TYPE and LP is the absolute
 642 // instruction.
 643 multiclass IntegerAbsoluteVectorOps<ValueType type, Instruction lc,
 644                                     Instruction lp, int shift> {
 645   let Predicates = [FeatureVector] in {
 646     def : Pat<(type (vselect (type (z_vicmph_zero VR128:$x)),
 647                              (z_vneg VR128:$x), VR128:$x)),
 648               (lc (lp VR128:$x))>;
 649     def : Pat<(type (vselect (type (z_vnot (z_vicmph_zero VR128:$x))),
 650                              VR128:$x, (z_vneg VR128:$x))),
 651               (lc (lp VR128:$x))>;
 652     def : Pat<(type (vselect (type (z_vicmpl_zero VR128:$x)),
 653                              VR128:$x, (z_vneg VR128:$x))),
 654               (lc (lp VR128:$x))>;
 655     def : Pat<(type (vselect (type (z_vnot (z_vicmpl_zero VR128:$x))),
 656                              (z_vneg VR128:$x), VR128:$x)),
 657               (lc (lp VR128:$x))>;
 658     def : Pat<(type (or (and (z_vsra_by_scalar VR128:$x, (i32 shift)),
 659                              (z_vneg VR128:$x)),
 660                         (and (z_vnot (z_vsra_by_scalar VR128:$x, (i32 shift))),
 661                              VR128:$x))),
 662               (lp VR128:$x)>;
 663     def : Pat<(type (or (and (z_vsra_by_scalar VR128:$x, (i32 shift)),
 664                              VR128:$x),
 665                         (and (z_vnot (z_vsra_by_scalar VR128:$x, (i32 shift))),
 666                              (z_vneg VR128:$x)))),
 667               (lc (lp VR128:$x))>;
 668   }
 669 }
 670
 671 defm : IntegerAbsoluteVectorOps<v16i8, VLCB, VLPB, 7>;
 672 defm : IntegerAbsoluteVectorOps<v8i16, VLCH, VLPH, 15>;
 673 defm : IntegerAbsoluteVectorOps<v4i32, VLCF, VLPF, 31>;
 674 defm : IntegerAbsoluteVectorOps<v2i64, VLCG, VLPG, 63>;
 675
 676 // Instantiate minimum- and maximum-related patterns for TYPE.  CMPH is the
 677 // signed or unsigned "set if greater than" comparison instruction and
 678 // MIN and MAX are the associated minimum and maximum instructions.
 679 multiclass IntegerMinMaxVectorOps<ValueType type, SDPatternOperator cmph,
 680                                   Instruction min, Instruction max> {
 681   let Predicates = [FeatureVector] in {
 682     def : Pat<(type (vselect (cmph VR128:$x, VR128:$y), VR128:$x, VR128:$y)),
 683               (max VR128:$x, VR128:$y)>;
 684     def : Pat<(type (vselect (cmph VR128:$x, VR128:$y), VR128:$y, VR128:$x)),
 685               (min VR128:$x, VR128:$y)>;
 686     def : Pat<(type (vselect (z_vnot (cmph VR128:$x, VR128:$y)),
 687                              VR128:$x, VR128:$y)),
 688               (min VR128:$x, VR128:$y)>;
 689     def : Pat<(type (vselect (z_vnot (cmph VR128:$x, VR128:$y)),
 690                              VR128:$y, VR128:$x)),
 691               (max VR128:$x, VR128:$y)>;
 692   }
 693 }
 694
 695 // Signed min/max.
 696 defm : IntegerMinMaxVectorOps<v16i8, z_vicmph, VMNB, VMXB>;
 697 defm : IntegerMinMaxVectorOps<v8i16, z_vicmph, VMNH, VMXH>;
 698 defm : IntegerMinMaxVectorOps<v4i32, z_vicmph, VMNF, VMXF>;
 699 defm : IntegerMinMaxVectorOps<v2i64, z_vicmph, VMNG, VMXG>;
 700
 701 // Unsigned min/max.
 702 defm : IntegerMinMaxVectorOps<v16i8, z_vicmphl, VMNLB, VMXLB>;
 703 defm : IntegerMinMaxVectorOps<v8i16, z_vicmphl, VMNLH, VMXLH>;
 704 defm : IntegerMinMaxVectorOps<v4i32, z_vicmphl, VMNLF, VMXLF>;
 705 defm : IntegerMinMaxVectorOps<v2i64, z_vicmphl, VMNLG, VMXLG>;
 706
 707 //===----------------------------------------------------------------------===//
 708 // Integer comparison
 709 //===----------------------------------------------------------------------===//
 710
 711 let Predicates = [FeatureVector] in {
 712   // Element compare.
 713   let Defs = [CC] in {
 714     def VECB : CompareVRRa<"vecb", 0xE7DB, null_frag, v128b, 0>;
 715     def VECH : CompareVRRa<"vech", 0xE7DB, null_frag, v128h, 1>;
 716     def VECF : CompareVRRa<"vecf", 0xE7DB, null_frag, v128f, 2>;
 717     def VECG : CompareVRRa<"vecg", 0xE7DB, null_frag, v128g, 3>;
 718   }
 719
 720   // Element compare logical.
 721   let Defs = [CC] in {
 722     def VECLB : CompareVRRa<"veclb", 0xE7D9, null_frag, v128b, 0>;
 723     def VECLH : CompareVRRa<"veclh", 0xE7D9, null_frag, v128h, 1>;
 724     def VECLF : CompareVRRa<"veclf", 0xE7D9, null_frag, v128f, 2>;
 725     def VECLG : CompareVRRa<"veclg", 0xE7D9, null_frag, v128g, 3>;
 726   }
 727
 728   // Compare equal.
 729   defm VCEQB : BinaryVRRbSPair<"vceqb", 0xE7F8, z_vicmpe, null_frag,
 730                                v128b, v128b, 0>;
 731   defm VCEQH : BinaryVRRbSPair<"vceqh", 0xE7F8, z_vicmpe, null_frag,
 732                                v128h, v128h, 1>;
 733   defm VCEQF : BinaryVRRbSPair<"vceqf", 0xE7F8, z_vicmpe, null_frag,
 734                                v128f, v128f, 2>;
 735   defm VCEQG : BinaryVRRbSPair<"vceqg", 0xE7F8, z_vicmpe, null_frag,
 736                                v128g, v128g, 3>;
 737
 738   // Compare high.
 739   defm VCHB : BinaryVRRbSPair<"vchb", 0xE7FB, z_vicmph, null_frag,
 740                               v128b, v128b, 0>;
 741   defm VCHH : BinaryVRRbSPair<"vchh", 0xE7FB, z_vicmph, null_frag,
 742                               v128h, v128h, 1>;
 743   defm VCHF : BinaryVRRbSPair<"vchf", 0xE7FB, z_vicmph, null_frag,
 744                               v128f, v128f, 2>;
 745   defm VCHG : BinaryVRRbSPair<"vchg", 0xE7FB, z_vicmph, null_frag,
 746                               v128g, v128g, 3>;
 747
 748   // Compare high logical.
 749   defm VCHLB : BinaryVRRbSPair<"vchlb", 0xE7F9, z_vicmphl, null_frag,
 750                                v128b, v128b, 0>;
 751   defm VCHLH : BinaryVRRbSPair<"vchlh", 0xE7F9, z_vicmphl, null_frag,
 752                                v128h, v128h, 1>;
 753   defm VCHLF : BinaryVRRbSPair<"vchlf", 0xE7F9, z_vicmphl, null_frag,
 754                                v128f, v128f, 2>;
 755   defm VCHLG : BinaryVRRbSPair<"vchlg", 0xE7F9, z_vicmphl, null_frag,
 756                                v128g, v128g, 3>;
 757
 758   // Test under mask.
 759   let Defs = [CC] in
 760     def VTM : CompareVRRa<"vtm", 0xE7D8, null_frag, v128any, 0>;
 761 }
 762
 763 //===----------------------------------------------------------------------===//
 764 // Floating-point arithmetic
 765 //===----------------------------------------------------------------------===//
 766
 767 // See comments in SystemZInstrFP.td for the suppression flags and
 768 // rounding modes.
 769 multiclass VectorRounding<Instruction insn, TypedReg tr> {
 770   def : FPConversion<insn, frint,      tr, tr, 0, 0>;
 771   def : FPConversion<insn, fnearbyint, tr, tr, 4, 0>;
 772   def : FPConversion<insn, ffloor,     tr, tr, 4, 7>;
 773   def : FPConversion<insn, fceil,      tr, tr, 4, 6>;
 774   def : FPConversion<insn, ftrunc,     tr, tr, 4, 5>;
 775   def : FPConversion<insn, frnd,       tr, tr, 4, 1>;
 776 }
 777
 778 let Predicates = [FeatureVector] in {
 779   // Add.
 780   def VFADB : BinaryVRRc<"vfadb", 0xE7E3, fadd, v128db, v128db, 3, 0>;
 781   def WFADB : BinaryVRRc<"wfadb", 0xE7E3, null_frag, v64db, v64db, 3, 8>;
 782
 783   // Convert from fixed 64-bit.
 784   def VCDGB : TernaryVRRa<"vcdgb", 0xE7C3, null_frag, v128db, v128g, 3, 0>;
 785   def WCDGB : TernaryVRRa<"wcdgb", 0xE7C3, null_frag, v64db, v64g, 3, 8>;
 786   def : FPConversion<VCDGB, sint_to_fp, v128db, v128g, 0, 0>;
 787
 788   // Convert from logical 64-bit.
 789   def VCDLGB : TernaryVRRa<"vcdlgb", 0xE7C1, null_frag, v128db, v128g, 3, 0>;
 790   def WCDLGB : TernaryVRRa<"wcdlgb", 0xE7C1, null_frag, v64db, v64g, 3, 8>;
 791   def : FPConversion<VCDLGB, uint_to_fp, v128db, v128g, 0, 0>;
 792
 793   // Convert to fixed 64-bit.
 794   def VCGDB : TernaryVRRa<"vcgdb", 0xE7C2, null_frag, v128g, v128db, 3, 0>;
 795   def WCGDB : TernaryVRRa<"wcgdb", 0xE7C2, null_frag, v64g, v64db, 3, 8>;
 796   // Rounding mode should agree with SystemZInstrFP.td.
 797   def : FPConversion<VCGDB, fp_to_sint, v128g, v128db, 0, 5>;
 798
 799   // Convert to logical 64-bit.
 800   def VCLGDB : TernaryVRRa<"vclgdb", 0xE7C0, null_frag, v128g, v128db, 3, 0>;
 801   def WCLGDB : TernaryVRRa<"wclgdb", 0xE7C0, null_frag, v64g, v64db, 3, 8>;
 802   // Rounding mode should agree with SystemZInstrFP.td.
 803   def : FPConversion<VCLGDB, fp_to_uint, v128g, v128db, 0, 5>;
 804
 805   // Divide.
 806   def VFDDB : BinaryVRRc<"vfddb", 0xE7E5, fdiv, v128db, v128db, 3, 0>;
 807   def WFDDB : BinaryVRRc<"wfddb", 0xE7E5, null_frag, v64db, v64db, 3, 8>;
 808
 809   // Load FP integer.
 810   def VFIDB : TernaryVRRa<"vfidb", 0xE7C7, null_frag, v128db, v128db, 3, 0>;
 811   def WFIDB : TernaryVRRa<"wfidb", 0xE7C7, null_frag, v64db, v64db, 3, 8>;
 812   defm : VectorRounding<VFIDB, v128db>;
 813
 814   // Load lengthened.
 815   def VLDEB : UnaryVRRa<"vldeb", 0xE7C4, z_vextend, v128db, v128eb, 2, 0>;
 816   def WLDEB : UnaryVRRa<"wldeb", 0xE7C4, null_frag, v64db, v32eb, 2, 8>;
 817
 818   // Load rounded,
 819   def VLEDB : TernaryVRRa<"vledb", 0xE7C5, null_frag, v128eb, v128db, 3, 0>;
 820   def WLEDB : TernaryVRRa<"wledb", 0xE7C5, null_frag, v32eb, v64db, 3, 8>;
 821   def : Pat<(v4f32 (z_vround (v2f64 VR128:$src))), (VLEDB VR128:$src, 0, 0)>;
 822
 823   // Multiply.
 824   def VFMDB : BinaryVRRc<"vfmdb", 0xE7E7, fmul, v128db, v128db, 3, 0>;
 825   def WFMDB : BinaryVRRc<"wfmdb", 0xE7E7, null_frag, v64db, v64db, 3, 8>;
 826
 827   // Multiply and add.
 828   def VFMADB : TernaryVRRe<"vfmadb", 0xE78F, fma, v128db, v128db, 0, 3>;
 829   def WFMADB : TernaryVRRe<"wfmadb", 0xE78F, null_frag, v64db, v64db, 8, 3>;
 830
 831   // Multiply and subtract.
 832   def VFMSDB : TernaryVRRe<"vfmsdb", 0xE78E, fms, v128db, v128db, 0, 3>;
 833   def WFMSDB : TernaryVRRe<"wfmsdb", 0xE78E, null_frag, v64db, v64db, 8, 3>;
 834
 835   // Load complement,
 836   def VFLCDB : UnaryVRRa<"vflcdb", 0xE7CC, fneg, v128db, v128db, 3, 0, 0>;
 837   def WFLCDB : UnaryVRRa<"wflcdb", 0xE7CC, null_frag, v64db, v64db, 3, 8, 0>;
 838
 839   // Load negative.
 840   def VFLNDB : UnaryVRRa<"vflndb", 0xE7CC, fnabs, v128db, v128db, 3, 0, 1>;
 841   def WFLNDB : UnaryVRRa<"wflndb", 0xE7CC, null_frag, v64db, v64db, 3, 8, 1>;
 842
 843   // Load positive.
 844   def VFLPDB : UnaryVRRa<"vflpdb", 0xE7CC, fabs, v128db, v128db, 3, 0, 2>;
 845   def WFLPDB : UnaryVRRa<"wflpdb", 0xE7CC, null_frag, v64db, v64db, 3, 8, 2>;
 846
 847   // Square root.
 848   def VFSQDB : UnaryVRRa<"vfsqdb", 0xE7CE, fsqrt, v128db, v128db, 3, 0>;
 849   def WFSQDB : UnaryVRRa<"wfsqdb", 0xE7CE, null_frag, v64db, v64db, 3, 8>;
 850
 851   // Subtract.
 852   def VFSDB : BinaryVRRc<"vfsdb", 0xE7E2, fsub, v128db, v128db, 3, 0>;
 853   def WFSDB : BinaryVRRc<"wfsdb", 0xE7E2, null_frag, v64db, v64db, 3, 8>;
 854
 855   // Test data class immediate.
 856   let Defs = [CC] in {
 857     def VFTCIDB : BinaryVRIe<"vftcidb", 0xE74A, null_frag, v128g, v128db, 3, 0>;
 858     def WFTCIDB : BinaryVRIe<"wftcidb", 0xE74A, null_frag, v64g, v64db, 3, 8>;
 859   }
 860 }
 861
 862 //===----------------------------------------------------------------------===//
 863 // Floating-point comparison
 864 //===----------------------------------------------------------------------===//
 865
 866 let Predicates = [FeatureVector] in {
 867   // Compare scalar.
 868   let Defs = [CC] in
 869     def WFCDB : CompareVRRa<"wfcdb", 0xE7CB, null_frag, v64db, 3>;
 870
 871   // Compare and signal scalar.
 872   let Defs = [CC] in
 873     def WFKDB : CompareVRRa<"wfkdb", 0xE7CA, null_frag, v64db, 3>;
 874
 875   // Compare equal.
 876   defm VFCEDB : BinaryVRRcSPair<"vfcedb", 0xE7E8, z_vfcmpe, null_frag,
 877                                 v128g, v128db, 3, 0>;
 878   defm WFCEDB : BinaryVRRcSPair<"wfcedb", 0xE7E8, null_frag, null_frag,
 879                                 v64g, v64db, 3, 8>;
 880
 881   // Compare high.
 882   defm VFCHDB : BinaryVRRcSPair<"vfchdb", 0xE7EB, z_vfcmph, null_frag,
 883                                 v128g, v128db, 3, 0>;
 884   defm WFCHDB : BinaryVRRcSPair<"wfchdb", 0xE7EB, null_frag, null_frag,
 885                                 v64g, v64db, 3, 8>;
 886
 887   // Compare high or equal.
 888   defm VFCHEDB : BinaryVRRcSPair<"vfchedb", 0xE7EA, z_vfcmphe, null_frag,
 889                                  v128g, v128db, 3, 0>;
 890   defm WFCHEDB : BinaryVRRcSPair<"wfchedb", 0xE7EA, null_frag, null_frag,
 891                                  v64g, v64db, 3, 8>;
 892 }
 893
 894 //===----------------------------------------------------------------------===//
 895 // Conversions
 896 //===----------------------------------------------------------------------===//
 897
 898 def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
 899 def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
 900 def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
 901 def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
 902 def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
 903
 904 def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
 905 def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
 906 def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
 907 def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
 908 def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
 909
 910 def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
 911 def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
 912 def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
 913 def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
 914 def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
 915
 916 def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
 917 def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
 918 def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
 919 def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
 920 def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
 921
 922 def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
 923 def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
 924 def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
 925 def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
 926 def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
 927
 928 def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
 929 def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
 930 def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
 931 def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
 932 def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
 933
 934 //===----------------------------------------------------------------------===//
 935 // Replicating scalars
 936 //===----------------------------------------------------------------------===//
 937
 938 // Define patterns for replicating a scalar GR32 into a vector of type TYPE.
 939 // INDEX is 8 minus the element size in bytes.
 940 class VectorReplicateScalar<ValueType type, Instruction insn, bits<16> index>
 941   : Pat<(type (z_replicate GR32:$scalar)),
 942         (insn (VLVGP32 GR32:$scalar, GR32:$scalar), index)>;
 943
 944 def : VectorReplicateScalar<v16i8, VREPB, 7>;
 945 def : VectorReplicateScalar<v8i16, VREPH, 3>;
 946 def : VectorReplicateScalar<v4i32, VREPF, 1>;
 947
 948 // i64 replications are just a single isntruction.
 949 def : Pat<(v2i64 (z_replicate GR64:$scalar)),
 950           (VLVGP GR64:$scalar, GR64:$scalar)>;
 951
 952 //===----------------------------------------------------------------------===//
 953 // Floating-point insertion and extraction
 954 //===----------------------------------------------------------------------===//
 955
 956 // Moving 32-bit values between GPRs and FPRs can be done using VLVGF
 957 // and VLGVF.
 958 def LEFR : UnaryAliasVRS<VR32, GR32>;
 959 def LFER : UnaryAliasVRS<GR64, VR32>;
 960 def : Pat<(f32 (bitconvert (i32 GR32:$src))), (LEFR GR32:$src)>;
 961 def : Pat<(i32 (bitconvert (f32 VR32:$src))),
 962           (EXTRACT_SUBREG (LFER VR32:$src), subreg_l32)>;
 963
 964 // Floating-point values are stored in element 0 of the corresponding
 965 // vector register.  Scalar to vector conversion is just a subreg and
 966 // scalar replication can just replicate element 0 of the vector register.
 967 multiclass ScalarToVectorFP<Instruction vrep, ValueType vt, RegisterOperand cls,
 968                             SubRegIndex subreg> {
 969   def : Pat<(vt (scalar_to_vector cls:$scalar)),
 970             (INSERT_SUBREG (vt (IMPLICIT_DEF)), cls:$scalar, subreg)>;
 971   def : Pat<(vt (z_replicate cls:$scalar)),
 972             (vrep (INSERT_SUBREG (vt (IMPLICIT_DEF)), cls:$scalar,
 973                                  subreg), 0)>;
 974 }
 975 defm : ScalarToVectorFP<VREPF, v4f32, FP32, subreg_r32>;
 976 defm : ScalarToVectorFP<VREPG, v2f64, FP64, subreg_r64>;
 977
 978 // Match v2f64 insertions.  The AddedComplexity counters the 3 added by
 979 // TableGen for the base register operand in VLVG-based integer insertions
 980 // and ensures that this version is strictly better.
 981 let AddedComplexity = 4 in {
 982   def : Pat<(z_vector_insert (v2f64 VR128:$vec), FP64:$elt, 0),
 983             (VPDI (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FP64:$elt,
 984                                  subreg_r64), VR128:$vec, 1)>;
 985   def : Pat<(z_vector_insert (v2f64 VR128:$vec), FP64:$elt, 1),
 986             (VPDI VR128:$vec, (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FP64:$elt,
 987                                              subreg_r64), 0)>;
 988 }
 989
 990 // We extract floating-point element X by replicating (for elements other
 991 // than 0) and then taking a high subreg.  The AddedComplexity counters the
 992 // 3 added by TableGen for the base register operand in VLGV-based integer
 993 // extractions and ensures that this version is strictly better.
 994 let AddedComplexity = 4 in {
 995   def : Pat<(f32 (z_vector_extract (v4f32 VR128:$vec), 0)),
 996             (EXTRACT_SUBREG VR128:$vec, subreg_r32)>;
 997   def : Pat<(f32 (z_vector_extract (v4f32 VR128:$vec), imm32zx2:$index)),
 998             (EXTRACT_SUBREG (VREPF VR128:$vec, imm32zx2:$index), subreg_r32)>;
 999
1000   def : Pat<(f64 (z_vector_extract (v2f64 VR128:$vec), 0)),
1001             (EXTRACT_SUBREG VR128:$vec, subreg_r64)>;
1002   def : Pat<(f64 (z_vector_extract (v2f64 VR128:$vec), imm32zx1:$index)),
1003             (EXTRACT_SUBREG (VREPG VR128:$vec, imm32zx1:$index), subreg_r64)>;
1004 }
1005
1006 //===----------------------------------------------------------------------===//
1007 // String instructions
1008 //===----------------------------------------------------------------------===//
1009
1010 let Predicates = [FeatureVector] in {
1011   defm VFAEB : TernaryVRRbSPair<"vfaeb", 0xE782, null_frag, null_frag,
1012                                 v128b, v128b, 0, 0>;
1013   defm VFAEH : TernaryVRRbSPair<"vfaeh", 0xE782, null_frag, null_frag,
1014                                 v128h, v128h, 1, 0>;
1015   defm VFAEF : TernaryVRRbSPair<"vfaef", 0xE782, null_frag, null_frag,
1016                                 v128f, v128f, 2, 0>;
1017   defm VFAEZB : TernaryVRRbSPair<"vfaezb", 0xE782, null_frag, null_frag,
1018                                  v128b, v128b, 0, 2>;
1019   defm VFAEZH : TernaryVRRbSPair<"vfaezh", 0xE782, null_frag, null_frag,
1020                                  v128h, v128h, 1, 2>;
1021   defm VFAEZF : TernaryVRRbSPair<"vfaezf", 0xE782, null_frag, null_frag,
1022                                  v128f, v128f, 2, 2>;
1023
1024   defm VFEEB : BinaryVRRbSPair<"vfeeb", 0xE780, null_frag, null_frag,
1025                                v128b, v128b, 0, 0, 1>;
1026   defm VFEEH : BinaryVRRbSPair<"vfeeh", 0xE780, null_frag, null_frag,
1027                                v128h, v128h, 1, 0, 1>;
1028   defm VFEEF : BinaryVRRbSPair<"vfeef", 0xE780, null_frag, null_frag,
1029                                v128f, v128f, 2, 0, 1>;
1030   defm VFEEZB : BinaryVRRbSPair<"vfeezb", 0xE780, null_frag, null_frag,
1031                                 v128b, v128b, 0, 2, 3>;
1032   defm VFEEZH : BinaryVRRbSPair<"vfeezh", 0xE780, null_frag, null_frag,
1033                                 v128h, v128h, 1, 2, 3>;
1034   defm VFEEZF : BinaryVRRbSPair<"vfeezf", 0xE780, null_frag, null_frag,
1035                                 v128f, v128f, 2, 2, 3>;
1036
1037   defm VFENEB : BinaryVRRbSPair<"vfeneb", 0xE781, null_frag, null_frag,
1038                                 v128b, v128b, 0, 0, 1>;
1039   defm VFENEH : BinaryVRRbSPair<"vfeneh", 0xE781, null_frag, null_frag,
1040                                 v128h, v128h, 1, 0, 1>;
1041   defm VFENEF : BinaryVRRbSPair<"vfenef", 0xE781, null_frag, null_frag,
1042                                 v128f, v128f, 2, 0, 1>;
1043   defm VFENEZB : BinaryVRRbSPair<"vfenezb", 0xE781, null_frag, null_frag,
1044                                  v128b, v128b, 0, 2, 3>;
1045   defm VFENEZH : BinaryVRRbSPair<"vfenezh", 0xE781, null_frag, null_frag,
1046                                  v128h, v128h, 1, 2, 3>;
1047   defm VFENEZF : BinaryVRRbSPair<"vfenezf", 0xE781, null_frag, null_frag,
1048                                  v128f, v128f, 2, 2, 3>;
1049
1050   defm VISTRB : UnaryVRRaSPair<"vistrb", 0xE75C, null_frag, null_frag,
1051                                v128b, v128b, 0>;
1052   defm VISTRH : UnaryVRRaSPair<"vistrh", 0xE75C, null_frag, null_frag,
1053                                v128h, v128h, 1>;
1054   defm VISTRF : UnaryVRRaSPair<"vistrf", 0xE75C, null_frag, null_frag,
1055                                v128f, v128f, 2>;
1056
1057   defm VSTRCB : QuaternaryVRRdSPair<"vstrcb", 0xE78A, null_frag, null_frag,
1058                                     v128b, v128b, 0, 0>;
1059   defm VSTRCH : QuaternaryVRRdSPair<"vstrch", 0xE78A, null_frag, null_frag,
1060                                     v128h, v128h, 1, 0>;
1061   defm VSTRCF : QuaternaryVRRdSPair<"vstrcf", 0xE78A, null_frag, null_frag,
1062                                     v128f, v128f, 2, 0>;
1063   defm VSTRCZB : QuaternaryVRRdSPair<"vstrczb", 0xE78A, null_frag, null_frag,
1064                                      v128b, v128b, 0, 2>;
1065   defm VSTRCZH : QuaternaryVRRdSPair<"vstrczh", 0xE78A, null_frag, null_frag,
1066                                      v128h, v128h, 1, 2>;
1067   defm VSTRCZF : QuaternaryVRRdSPair<"vstrczf", 0xE78A, null_frag, null_frag,
1068                                      v128f, v128f, 2, 2>;
1069 }