lib/Target/SystemZ/SystemZInstrInfo.td

   1 //===-- SystemZInstrInfo.td - General SystemZ instructions ----*- tblgen-*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 //===----------------------------------------------------------------------===//
  11 // Stack allocation
  12 //===----------------------------------------------------------------------===//
  13
  14 def ADJCALLSTACKDOWN : Pseudo<(outs), (ins i64imm:$amt),
  15                               [(callseq_start timm:$amt)]>;
  16 def ADJCALLSTACKUP   : Pseudo<(outs), (ins i64imm:$amt1, i64imm:$amt2),
  17                               [(callseq_end timm:$amt1, timm:$amt2)]>;
  18
  19 let neverHasSideEffects = 1 in {
  20   // Takes as input the value of the stack pointer after a dynamic allocation
  21   // has been made.  Sets the output to the address of the dynamically-
  22   // allocated area itself, skipping the outgoing arguments.
  23   //
  24   // This expands to an LA or LAY instruction.  We restrict the offset
  25   // to the range of LA and keep the LAY range in reserve for when
  26   // the size of the outgoing arguments is added.
  27   def ADJDYNALLOC : Pseudo<(outs GR64:$dst), (ins dynalloc12only:$src),
  28                            [(set GR64:$dst, dynalloc12only:$src)]>;
  29 }
  30
  31 //===----------------------------------------------------------------------===//
  32 // Control flow instructions
  33 //===----------------------------------------------------------------------===//
  34
  35 // A return instruction.  R1 is the condition-code mask (all 1s)
  36 // and R2 is the target address, which is always stored in %r14.
  37 let isReturn = 1, isTerminator = 1, isBarrier = 1, hasCtrlDep = 1,
  38     R1 = 15, R2 = 14, isCodeGenOnly = 1 in {
  39   def RET : InstRR<0x07, (outs), (ins), "br\t%r14", [(z_retflag)]>;
  40 }
  41
  42 // Unconditional branches.  R1 is the condition-code mask (all 1s).
  43 let isBranch = 1, isTerminator = 1, isBarrier = 1, R1 = 15 in {
  44   let isIndirectBranch = 1 in
  45     def BR : InstRR<0x07, (outs), (ins ADDR64:$R2),
  46                     "br\t$R2", [(brind ADDR64:$R2)]>;
  47
  48   // An assembler extended mnemonic for BRC.
  49   def J : InstRI<0xA74, (outs), (ins brtarget16:$I2), "j\t$I2",
  50                  [(br bb:$I2)]>;
  51
  52   // An assembler extended mnemonic for BRCL.  (The extension is "G"
  53   // rather than "L" because "JL" is "Jump if Less".)
  54   def JG : InstRIL<0xC04, (outs), (ins brtarget32:$I2), "jg\t$I2", []>;
  55 }
  56
  57 // Conditional branches.  It's easier for LLVM to handle these branches
  58 // in their raw BRC/BRCL form, with the 4-bit condition-code mask being
  59 // the first operand.  It seems friendlier to use mnemonic forms like
  60 // JE and JLH when writing out the assembly though.
  61 let isBranch = 1, isTerminator = 1, Uses = [CC] in {
  62   let isCodeGenOnly = 1 in {
  63     def BRC : InstRI<0xA74, (outs), (ins cond4:$valid, cond4:$R1,
  64                                          brtarget16:$I2), "j$R1\t$I2",
  65                      [(z_br_ccmask cond4:$valid, cond4:$R1, bb:$I2)]>;
  66     def BRCL : InstRIL<0xC04, (outs), (ins cond4:$valid, cond4:$R1,
  67                                            brtarget32:$I2), "jg$R1\t$I2", []>;
  68   }
  69   def AsmBRC : InstRI<0xA74, (outs), (ins uimm8zx4:$R1, brtarget16:$I2),
  70                       "brc\t$R1, $I2", []>;
  71   def AsmBRCL : InstRIL<0xC04, (outs), (ins uimm8zx4:$R1, brtarget32:$I2),
  72                         "brcl\t$R1, $I2", []>;
  73 }
  74
  75 // Fused compare-and-branch instructions.  As for normal branches,
  76 // we handle these instructions internally in their raw CRJ-like form,
  77 // but use assembly macros like CRJE when writing them out.
  78 //
  79 // These instructions do not use or clobber the condition codes.
  80 // We nevertheless pretend that they clobber CC, so that we can lower
  81 // them to separate comparisons and BRCLs if the branch ends up being
  82 // out of range.
  83 multiclass CompareBranches<Operand ccmask, string pos1, string pos2> {
  84   let isBranch = 1, isTerminator = 1, Defs = [CC] in {
  85     def RJ  : InstRIEb<0xEC76, (outs), (ins GR32:$R1, GR32:$R2, ccmask:$M3,
  86                                             brtarget16:$RI4),
  87                        "crj"##pos1##"\t$R1, $R2, "##pos2##"$RI4", []>;
  88     def GRJ : InstRIEb<0xEC64, (outs), (ins GR64:$R1, GR64:$R2, ccmask:$M3,
  89                                             brtarget16:$RI4),
  90                        "cgrj"##pos1##"\t$R1, $R2, "##pos2##"$RI4", []>;
  91     def IJ  : InstRIEc<0xEC7E, (outs), (ins GR32:$R1, imm32sx8:$I2, ccmask:$M3,
  92                                             brtarget16:$RI4),
  93                        "cij"##pos1##"\t$R1, $I2, "##pos2##"$RI4", []>;
  94     def GIJ : InstRIEc<0xEC7C, (outs), (ins GR64:$R1, imm64sx8:$I2, ccmask:$M3,
  95                                             brtarget16:$RI4),
  96                        "cgij"##pos1##"\t$R1, $I2, "##pos2##"$RI4", []>;
  97   }
  98 }
  99 let isCodeGenOnly = 1 in
 100   defm C : CompareBranches<cond4, "$M3", "">;
 101 defm AsmC : CompareBranches<uimm8zx4, "", "$M3, ">;
 102
 103 // Define AsmParser mnemonics for each general condition-code mask
 104 // (integer or floating-point)
 105 multiclass CondExtendedMnemonic<bits<4> ccmask, string name> {
 106   let R1 = ccmask in {
 107     def J : InstRI<0xA74, (outs), (ins brtarget16:$I2),
 108                    "j"##name##"\t$I2", []>;
 109     def JG : InstRIL<0xC04, (outs), (ins brtarget32:$I2),
 110                      "jg"##name##"\t$I2", []>;
 111   }
 112   def LOCR  : FixedCondUnaryRRF<"locr"##name,  0xB9F2, GR32, GR32, ccmask>;
 113   def LOCGR : FixedCondUnaryRRF<"locgr"##name, 0xB9E2, GR64, GR64, ccmask>;
 114   def LOC   : FixedCondUnaryRSY<"loc"##name,   0xEBF2, GR32, ccmask, 4>;
 115   def LOCG  : FixedCondUnaryRSY<"locg"##name,  0xEBE2, GR64, ccmask, 8>;
 116   def STOC  : FixedCondStoreRSY<"stoc"##name,  0xEBF3, GR32, ccmask, 4>;
 117   def STOCG : FixedCondStoreRSY<"stocg"##name, 0xEBE3, GR64, ccmask, 8>;
 118 }
 119 defm AsmO   : CondExtendedMnemonic<1,  "o">;
 120 defm AsmH   : CondExtendedMnemonic<2,  "h">;
 121 defm AsmNLE : CondExtendedMnemonic<3,  "nle">;
 122 defm AsmL   : CondExtendedMnemonic<4,  "l">;
 123 defm AsmNHE : CondExtendedMnemonic<5,  "nhe">;
 124 defm AsmLH  : CondExtendedMnemonic<6,  "lh">;
 125 defm AsmNE  : CondExtendedMnemonic<7,  "ne">;
 126 defm AsmE   : CondExtendedMnemonic<8,  "e">;
 127 defm AsmNLH : CondExtendedMnemonic<9,  "nlh">;
 128 defm AsmHE  : CondExtendedMnemonic<10, "he">;
 129 defm AsmNL  : CondExtendedMnemonic<11, "nl">;
 130 defm AsmLE  : CondExtendedMnemonic<12, "le">;
 131 defm AsmNH  : CondExtendedMnemonic<13, "nh">;
 132 defm AsmNO  : CondExtendedMnemonic<14, "no">;
 133
 134 // Define AsmParser mnemonics for each integer condition-code mask.
 135 // This is like the list above, except that condition 3 is not possible
 136 // and that the low bit of the mask is therefore always 0.  This means
 137 // that each condition has two names.  Conditions "o" and "no" are not used.
 138 //
 139 // We don't make one of the two names an alias of the other because
 140 // we need the custom parsing routines to select the correct register class.
 141 multiclass IntCondExtendedMnemonicA<bits<4> ccmask, string name> {
 142   let M3 = ccmask in {
 143     def CR  : InstRIEb<0xEC76, (outs), (ins GR32:$R1, GR32:$R2,
 144                                             brtarget16:$RI4),
 145                        "crj"##name##"\t$R1, $R2, $RI4", []>;
 146     def CGR : InstRIEb<0xEC64, (outs), (ins GR64:$R1, GR64:$R2,
 147                                             brtarget16:$RI4),
 148                        "cgrj"##name##"\t$R1, $R2, $RI4", []>;
 149     def CI  : InstRIEc<0xEC7E, (outs), (ins GR32:$R1, imm32sx8:$I2,
 150                                             brtarget16:$RI4),
 151                        "cij"##name##"\t$R1, $I2, $RI4", []>;
 152     def CGI : InstRIEc<0xEC7C, (outs), (ins GR64:$R1, imm64sx8:$I2,
 153                                             brtarget16:$RI4),
 154                        "cgij"##name##"\t$R1, $I2, $RI4", []>;
 155   }
 156 }
 157 multiclass IntCondExtendedMnemonic<bits<4> ccmask, string name1, string name2>
 158   : IntCondExtendedMnemonicA<ccmask, name1> {
 159   let isAsmParserOnly = 1 in
 160     defm Alt : IntCondExtendedMnemonicA<ccmask, name2>;
 161 }
 162 defm AsmJH   : IntCondExtendedMnemonic<2,  "h",  "nle">;
 163 defm AsmJL   : IntCondExtendedMnemonic<4,  "l",  "nhe">;
 164 defm AsmJLH  : IntCondExtendedMnemonic<6,  "lh", "ne">;
 165 defm AsmJE   : IntCondExtendedMnemonic<8,  "e",  "nlh">;
 166 defm AsmJHE  : IntCondExtendedMnemonic<10, "he", "nl">;
 167 defm AsmJLE  : IntCondExtendedMnemonic<12, "le", "nh">;
 168
 169 //===----------------------------------------------------------------------===//
 170 // Select instructions
 171 //===----------------------------------------------------------------------===//
 172
 173 def Select32 : SelectWrapper<GR32>;
 174 def Select64 : SelectWrapper<GR64>;
 175
 176 defm CondStore8_32  : CondStores<GR32, nonvolatile_truncstorei8,
 177                                  nonvolatile_anyextloadi8, bdxaddr20only>;
 178 defm CondStore16_32 : CondStores<GR32, nonvolatile_truncstorei16,
 179                                  nonvolatile_anyextloadi16, bdxaddr20only>;
 180 defm CondStore32_32 : CondStores<GR32, nonvolatile_store,
 181                                  nonvolatile_load, bdxaddr20only>;
 182
 183 defm CondStore8  : CondStores<GR64, nonvolatile_truncstorei8,
 184                               nonvolatile_anyextloadi8, bdxaddr20only>;
 185 defm CondStore16 : CondStores<GR64, nonvolatile_truncstorei16,
 186                               nonvolatile_anyextloadi16, bdxaddr20only>;
 187 defm CondStore32 : CondStores<GR64, nonvolatile_truncstorei32,
 188                               nonvolatile_anyextloadi32, bdxaddr20only>;
 189 defm CondStore64 : CondStores<GR64, nonvolatile_store,
 190                               nonvolatile_load, bdxaddr20only>;
 191
 192 //===----------------------------------------------------------------------===//
 193 // Call instructions
 194 //===----------------------------------------------------------------------===//
 195
 196 // The definitions here are for the call-clobbered registers.
 197 let isCall = 1, Defs = [R0D, R1D, R2D, R3D, R4D, R5D, R14D,
 198                         F0D, F1D, F2D, F3D, F4D, F5D, F6D, F7D],
 199     R1 = 14, isCodeGenOnly = 1 in {
 200   def BRAS  : InstRI<0xA75, (outs), (ins pcrel16call:$I2, variable_ops),
 201                      "bras\t%r14, $I2", []>;
 202   def BRASL : InstRIL<0xC05, (outs), (ins pcrel32call:$I2, variable_ops),
 203                       "brasl\t%r14, $I2", [(z_call pcrel32call:$I2)]>;
 204   def BASR  : InstRR<0x0D, (outs), (ins ADDR64:$R2, variable_ops),
 205                      "basr\t%r14, $R2", [(z_call ADDR64:$R2)]>;
 206 }
 207
 208 // Define the general form of the call instructions for the asm parser.
 209 // These instructions don't hard-code %r14 as the return address register.
 210 def AsmBRAS  : InstRI<0xA75, (outs), (ins GR64:$R1, brtarget16:$I2),
 211                       "bras\t$R1, $I2", []>;
 212 def AsmBRASL : InstRIL<0xC05, (outs), (ins GR64:$R1, brtarget32:$I2),
 213                        "brasl\t$R1, $I2", []>;
 214 def AsmBASR  : InstRR<0x0D, (outs), (ins GR64:$R1, ADDR64:$R2),
 215                       "basr\t$R1, $R2", []>;
 216
 217 //===----------------------------------------------------------------------===//
 218 // Move instructions
 219 //===----------------------------------------------------------------------===//
 220
 221 // Register moves.
 222 let neverHasSideEffects = 1 in {
 223   def LR  : UnaryRR <"l",  0x18,   null_frag, GR32, GR32>;
 224   def LGR : UnaryRRE<"lg", 0xB904, null_frag, GR64, GR64>;
 225 }
 226
 227 // Move on condition.
 228 let isCodeGenOnly = 1, Uses = [CC] in {
 229   def LOCR  : CondUnaryRRF<"loc",  0xB9F2, GR32, GR32>;
 230   def LOCGR : CondUnaryRRF<"locg", 0xB9E2, GR64, GR64>;
 231 }
 232 let Uses = [CC] in {
 233   def AsmLOCR  : AsmCondUnaryRRF<"loc",  0xB9F2, GR32, GR32>;
 234   def AsmLOCGR : AsmCondUnaryRRF<"locg", 0xB9E2, GR64, GR64>;
 235 }
 236
 237 // Immediate moves.
 238 let neverHasSideEffects = 1, isAsCheapAsAMove = 1, isMoveImm = 1,
 239     isReMaterializable = 1 in {
 240   // 16-bit sign-extended immediates.
 241   def LHI  : UnaryRI<"lhi",  0xA78, bitconvert, GR32, imm32sx16>;
 242   def LGHI : UnaryRI<"lghi", 0xA79, bitconvert, GR64, imm64sx16>;
 243
 244   // Other 16-bit immediates.
 245   def LLILL : UnaryRI<"llill", 0xA5F, bitconvert, GR64, imm64ll16>;
 246   def LLILH : UnaryRI<"llilh", 0xA5E, bitconvert, GR64, imm64lh16>;
 247   def LLIHL : UnaryRI<"llihl", 0xA5D, bitconvert, GR64, imm64hl16>;
 248   def LLIHH : UnaryRI<"llihh", 0xA5C, bitconvert, GR64, imm64hh16>;
 249
 250   // 32-bit immediates.
 251   def LGFI  : UnaryRIL<"lgfi",  0xC01, bitconvert, GR64, imm64sx32>;
 252   def LLILF : UnaryRIL<"llilf", 0xC0F, bitconvert, GR64, imm64lf32>;
 253   def LLIHF : UnaryRIL<"llihf", 0xC0E, bitconvert, GR64, imm64hf32>;
 254 }
 255
 256 // Register loads.
 257 let canFoldAsLoad = 1, SimpleBDXLoad = 1 in {
 258   defm L : UnaryRXPair<"l", 0x58, 0xE358, load, GR32, 4>;
 259   def LG : UnaryRXY<"lg", 0xE304, load, GR64, 8>;
 260
 261   // These instructions are split after register allocation, so we don't
 262   // want a custom inserter.
 263   let Has20BitOffset = 1, HasIndex = 1, Is128Bit = 1 in {
 264     def L128 : Pseudo<(outs GR128:$dst), (ins bdxaddr20only128:$src),
 265                       [(set GR128:$dst, (load bdxaddr20only128:$src))]>;
 266   }
 267 }
 268 let canFoldAsLoad = 1 in {
 269   def LRL  : UnaryRILPC<"lrl",  0xC4D, aligned_load, GR32>;
 270   def LGRL : UnaryRILPC<"lgrl", 0xC48, aligned_load, GR64>;
 271 }
 272
 273 // Load on condition.
 274 let isCodeGenOnly = 1, Uses = [CC] in {
 275   def LOC  : CondUnaryRSY<"loc",  0xEBF2, GR32, 4>;
 276   def LOCG : CondUnaryRSY<"locg", 0xEBE2, GR64, 8>;
 277 }
 278 let Uses = [CC] in {
 279   def AsmLOC  : AsmCondUnaryRSY<"loc",  0xEBF2, GR32, 4>;
 280   def AsmLOCG : AsmCondUnaryRSY<"locg", 0xEBE2, GR64, 8>;
 281 }
 282 defm : CondLoad<LOC,  GR32, nonvolatile_load>;
 283 defm : CondLoad<LOCG, GR64, nonvolatile_load>;
 284
 285 // Register stores.
 286 let SimpleBDXStore = 1 in {
 287   let isCodeGenOnly = 1 in
 288     defm ST32 : StoreRXPair<"st", 0x50, 0xE350, store, GR32, 4>;
 289   def STG : StoreRXY<"stg", 0xE324, store, GR64, 8>;
 290
 291   // These instructions are split after register allocation, so we don't
 292   // want a custom inserter.
 293   let Has20BitOffset = 1, HasIndex = 1, Is128Bit = 1 in {
 294     def ST128 : Pseudo<(outs), (ins GR128:$src, bdxaddr20only128:$dst),
 295                        [(store GR128:$src, bdxaddr20only128:$dst)]>;
 296   }
 297 }
 298 let isCodeGenOnly = 1 in
 299   def STRL32 : StoreRILPC<"strl", 0xC4F, aligned_store, GR32>;
 300 def STGRL : StoreRILPC<"stgrl", 0xC4B, aligned_store, GR64>;
 301
 302 // Store on condition.
 303 let isCodeGenOnly = 1, Uses = [CC] in {
 304   def STOC32 : CondStoreRSY<"stoc",  0xEBF3, GR32, 4>;
 305   def STOC   : CondStoreRSY<"stoc",  0xEBF3, GR64, 4>;
 306   def STOCG  : CondStoreRSY<"stocg", 0xEBE3, GR64, 8>;
 307 }
 308 let Uses = [CC] in {
 309   def AsmSTOC  : AsmCondStoreRSY<"stoc",  0xEBF3, GR32, 4>;
 310   def AsmSTOCG : AsmCondStoreRSY<"stocg", 0xEBE3, GR64, 8>;
 311 }
 312
 313 // 8-bit immediate stores to 8-bit fields.
 314 defm MVI : StoreSIPair<"mvi", 0x92, 0xEB52, truncstorei8, imm32zx8trunc>;
 315
 316 // 16-bit immediate stores to 16-, 32- or 64-bit fields.
 317 def MVHHI : StoreSIL<"mvhhi", 0xE544, truncstorei16, imm32sx16trunc>;
 318 def MVHI  : StoreSIL<"mvhi",  0xE54C, store,         imm32sx16>;
 319 def MVGHI : StoreSIL<"mvghi", 0xE548, store,         imm64sx16>;
 320
 321 // Memory-to-memory moves.
 322 let mayLoad = 1, mayStore = 1 in
 323   def MVC : InstSS<0xD2, (outs), (ins bdladdr12onlylen8:$BDL1,
 324                                       bdaddr12only:$BD2),
 325                    "mvc\t$BDL1, $BD2", []>;
 326
 327 let mayLoad = 1, mayStore = 1, usesCustomInserter = 1 in
 328   def MVCWrapper : Pseudo<(outs), (ins bdaddr12only:$dest, bdaddr12only:$src,
 329                                        imm32len8:$length),
 330                           [(z_mvc bdaddr12only:$dest, bdaddr12only:$src,
 331                                   imm32len8:$length)]>;
 332
 333 defm LoadStore8_32  : MVCLoadStore<anyextloadi8, truncstorei8, i32,
 334                                    MVCWrapper, 1>;
 335 defm LoadStore16_32 : MVCLoadStore<anyextloadi16, truncstorei16, i32,
 336                                    MVCWrapper, 2>;
 337 defm LoadStore32_32 : MVCLoadStore<load, store, i32, MVCWrapper, 4>;
 338
 339 defm LoadStore8  : MVCLoadStore<anyextloadi8, truncstorei8, i64,
 340                                 MVCWrapper, 1>;
 341 defm LoadStore16 : MVCLoadStore<anyextloadi16, truncstorei16, i64,
 342                                 MVCWrapper, 2>;
 343 defm LoadStore32 : MVCLoadStore<anyextloadi32, truncstorei32, i64,
 344                                 MVCWrapper, 4>;
 345 defm LoadStore64 : MVCLoadStore<load, store, i64, MVCWrapper, 8>;
 346
 347 //===----------------------------------------------------------------------===//
 348 // Sign extensions
 349 //===----------------------------------------------------------------------===//
 350
 351 // 32-bit extensions from registers.
 352 let neverHasSideEffects = 1 in {
 353   def LBR : UnaryRRE<"lb", 0xB926, sext8,  GR32, GR32>;
 354   def LHR : UnaryRRE<"lh", 0xB927, sext16, GR32, GR32>;
 355 }
 356
 357 // 64-bit extensions from registers.
 358 let neverHasSideEffects = 1 in {
 359   def LGBR : UnaryRRE<"lgb", 0xB906, sext8,  GR64, GR64>;
 360   def LGHR : UnaryRRE<"lgh", 0xB907, sext16, GR64, GR64>;
 361   def LGFR : UnaryRRE<"lgf", 0xB914, sext32, GR64, GR32>;
 362 }
 363
 364 // Match 32-to-64-bit sign extensions in which the source is already
 365 // in a 64-bit register.
 366 def : Pat<(sext_inreg GR64:$src, i32),
 367           (LGFR (EXTRACT_SUBREG GR64:$src, subreg_32bit))>;
 368
 369 // 32-bit extensions from memory.
 370 def  LB   : UnaryRXY<"lb", 0xE376, sextloadi8, GR32, 1>;
 371 defm LH   : UnaryRXPair<"lh", 0x48, 0xE378, sextloadi16, GR32, 2>;
 372 def  LHRL : UnaryRILPC<"lhrl", 0xC45, aligned_sextloadi16, GR32>;
 373
 374 // 64-bit extensions from memory.
 375 def LGB   : UnaryRXY<"lgb", 0xE377, sextloadi8,  GR64, 1>;
 376 def LGH   : UnaryRXY<"lgh", 0xE315, sextloadi16, GR64, 2>;
 377 def LGF   : UnaryRXY<"lgf", 0xE314, sextloadi32, GR64, 4>;
 378 def LGHRL : UnaryRILPC<"lghrl", 0xC44, aligned_sextloadi16, GR64>;
 379 def LGFRL : UnaryRILPC<"lgfrl", 0xC4C, aligned_sextloadi32, GR64>;
 380
 381 // If the sign of a load-extend operation doesn't matter, use the signed ones.
 382 // There's not really much to choose between the sign and zero extensions,
 383 // but LH is more compact than LLH for small offsets.
 384 def : Pat<(i32 (extloadi8  bdxaddr20only:$src)), (LB  bdxaddr20only:$src)>;
 385 def : Pat<(i32 (extloadi16 bdxaddr12pair:$src)), (LH  bdxaddr12pair:$src)>;
 386 def : Pat<(i32 (extloadi16 bdxaddr20pair:$src)), (LHY bdxaddr20pair:$src)>;
 387
 388 def : Pat<(i64 (extloadi8  bdxaddr20only:$src)), (LGB bdxaddr20only:$src)>;
 389 def : Pat<(i64 (extloadi16 bdxaddr20only:$src)), (LGH bdxaddr20only:$src)>;
 390 def : Pat<(i64 (extloadi32 bdxaddr20only:$src)), (LGF bdxaddr20only:$src)>;
 391
 392 // We want PC-relative addresses to be tried ahead of BD and BDX addresses.
 393 // However, BDXs have two extra operands and are therefore 6 units more
 394 // complex.
 395 let AddedComplexity = 7 in {
 396   def : Pat<(i32 (extloadi16 pcrel32:$src)), (LHRL  pcrel32:$src)>;
 397   def : Pat<(i64 (extloadi16 pcrel32:$src)), (LGHRL pcrel32:$src)>;
 398 }
 399
 400 //===----------------------------------------------------------------------===//
 401 // Zero extensions
 402 //===----------------------------------------------------------------------===//
 403
 404 // 32-bit extensions from registers.
 405 let neverHasSideEffects = 1 in {
 406   def LLCR : UnaryRRE<"llc", 0xB994, zext8,  GR32, GR32>;
 407   def LLHR : UnaryRRE<"llh", 0xB995, zext16, GR32, GR32>;
 408 }
 409
 410 // 64-bit extensions from registers.
 411 let neverHasSideEffects = 1 in {
 412   def LLGCR : UnaryRRE<"llgc", 0xB984, zext8,  GR64, GR64>;
 413   def LLGHR : UnaryRRE<"llgh", 0xB985, zext16, GR64, GR64>;
 414   def LLGFR : UnaryRRE<"llgf", 0xB916, zext32, GR64, GR32>;
 415 }
 416
 417 // Match 32-to-64-bit zero extensions in which the source is already
 418 // in a 64-bit register.
 419 def : Pat<(and GR64:$src, 0xffffffff),
 420           (LLGFR (EXTRACT_SUBREG GR64:$src, subreg_32bit))>;
 421
 422 // 32-bit extensions from memory.
 423 def LLC   : UnaryRXY<"llc", 0xE394, zextloadi8,  GR32, 1>;
 424 def LLH   : UnaryRXY<"llh", 0xE395, zextloadi16, GR32, 2>;
 425 def LLHRL : UnaryRILPC<"llhrl", 0xC42, aligned_zextloadi16, GR32>;
 426
 427 // 64-bit extensions from memory.
 428 def LLGC   : UnaryRXY<"llgc", 0xE390, zextloadi8,  GR64, 1>;
 429 def LLGH   : UnaryRXY<"llgh", 0xE391, zextloadi16, GR64, 2>;
 430 def LLGF   : UnaryRXY<"llgf", 0xE316, zextloadi32, GR64, 4>;
 431 def LLGHRL : UnaryRILPC<"llghrl", 0xC46, aligned_zextloadi16, GR64>;
 432 def LLGFRL : UnaryRILPC<"llgfrl", 0xC4E, aligned_zextloadi32, GR64>;
 433
 434 //===----------------------------------------------------------------------===//
 435 // Truncations
 436 //===----------------------------------------------------------------------===//
 437
 438 // Truncations of 64-bit registers to 32-bit registers.
 439 def : Pat<(i32 (trunc GR64:$src)),
 440           (EXTRACT_SUBREG GR64:$src, subreg_32bit)>;
 441
 442 // Truncations of 32-bit registers to memory.
 443 let isCodeGenOnly = 1 in {
 444   defm STC32   : StoreRXPair<"stc", 0x42, 0xE372, truncstorei8,  GR32, 1>;
 445   defm STH32   : StoreRXPair<"sth", 0x40, 0xE370, truncstorei16, GR32, 2>;
 446   def  STHRL32 : StoreRILPC<"sthrl", 0xC47, aligned_truncstorei16, GR32>;
 447 }
 448
 449 // Truncations of 64-bit registers to memory.
 450 defm STC   : StoreRXPair<"stc", 0x42, 0xE372, truncstorei8,  GR64, 1>;
 451 defm STH   : StoreRXPair<"sth", 0x40, 0xE370, truncstorei16, GR64, 2>;
 452 def  STHRL : StoreRILPC<"sthrl", 0xC47, aligned_truncstorei16, GR64>;
 453 defm ST    : StoreRXPair<"st", 0x50, 0xE350, truncstorei32, GR64, 4>;
 454 def  STRL  : StoreRILPC<"strl", 0xC4F, aligned_truncstorei32, GR64>;
 455
 456 //===----------------------------------------------------------------------===//
 457 // Multi-register moves
 458 //===----------------------------------------------------------------------===//
 459
 460 // Multi-register loads.
 461 def LMG : LoadMultipleRSY<"lmg", 0xEB04, GR64>;
 462
 463 // Multi-register stores.
 464 def STMG : StoreMultipleRSY<"stmg", 0xEB24, GR64>;
 465
 466 //===----------------------------------------------------------------------===//
 467 // Byte swaps
 468 //===----------------------------------------------------------------------===//
 469
 470 // Byte-swapping register moves.
 471 let neverHasSideEffects = 1 in {
 472   def LRVR  : UnaryRRE<"lrv",  0xB91F, bswap, GR32, GR32>;
 473   def LRVGR : UnaryRRE<"lrvg", 0xB90F, bswap, GR64, GR64>;
 474 }
 475
 476 // Byte-swapping loads.  Unlike normal loads, these instructions are
 477 // allowed to access storage more than once.
 478 def LRV  : UnaryRXY<"lrv",  0xE31E, loadu<bswap, nonvolatile_load>, GR32, 4>;
 479 def LRVG : UnaryRXY<"lrvg", 0xE30F, loadu<bswap, nonvolatile_load>, GR64, 8>;
 480
 481 // Likewise byte-swapping stores.
 482 def STRV  : StoreRXY<"strv", 0xE33E, storeu<bswap, nonvolatile_store>, GR32, 4>;
 483 def STRVG : StoreRXY<"strvg", 0xE32F, storeu<bswap, nonvolatile_store>,
 484                      GR64, 8>;
 485
 486 //===----------------------------------------------------------------------===//
 487 // Load address instructions
 488 //===----------------------------------------------------------------------===//
 489
 490 // Load BDX-style addresses.
 491 let neverHasSideEffects = 1, isAsCheapAsAMove = 1, isReMaterializable = 1,
 492     DispKey = "la" in {
 493   let DispSize = "12" in
 494     def LA : InstRX<0x41, (outs GR64:$R1), (ins laaddr12pair:$XBD2),
 495                     "la\t$R1, $XBD2",
 496                     [(set GR64:$R1, laaddr12pair:$XBD2)]>;
 497   let DispSize = "20" in
 498     def LAY : InstRXY<0xE371, (outs GR64:$R1), (ins laaddr20pair:$XBD2),
 499                       "lay\t$R1, $XBD2",
 500                       [(set GR64:$R1, laaddr20pair:$XBD2)]>;
 501 }
 502
 503 // Load a PC-relative address.  There's no version of this instruction
 504 // with a 16-bit offset, so there's no relaxation.
 505 let neverHasSideEffects = 1, isAsCheapAsAMove = 1, isMoveImm = 1,
 506     isReMaterializable = 1 in {
 507   def LARL : InstRIL<0xC00, (outs GR64:$R1), (ins pcrel32:$I2),
 508                      "larl\t$R1, $I2",
 509                      [(set GR64:$R1, pcrel32:$I2)]>;
 510 }
 511
 512 //===----------------------------------------------------------------------===//
 513 // Negation
 514 //===----------------------------------------------------------------------===//
 515
 516 let Defs = [CC] in {
 517   def LCR   : UnaryRR <"lc",   0x13,   ineg,      GR32, GR32>;
 518   def LCGR  : UnaryRRE<"lcg",  0xB903, ineg,      GR64, GR64>;
 519   def LCGFR : UnaryRRE<"lcgf", 0xB913, null_frag, GR64, GR32>;
 520 }
 521 defm : SXU<ineg, LCGFR>;
 522
 523 //===----------------------------------------------------------------------===//
 524 // Insertion
 525 //===----------------------------------------------------------------------===//
 526
 527 let isCodeGenOnly = 1 in
 528   defm IC32 : BinaryRXPair<"ic", 0x43, 0xE373, inserti8, GR32, zextloadi8, 1>;
 529 defm IC : BinaryRXPair<"ic", 0x43, 0xE373, inserti8, GR64, zextloadi8, 1>;
 530
 531 defm : InsertMem<"inserti8", IC32,  GR32, zextloadi8, bdxaddr12pair>;
 532 defm : InsertMem<"inserti8", IC32Y, GR32, zextloadi8, bdxaddr20pair>;
 533
 534 defm : InsertMem<"inserti8", IC,  GR64, zextloadi8, bdxaddr12pair>;
 535 defm : InsertMem<"inserti8", ICY, GR64, zextloadi8, bdxaddr20pair>;
 536
 537 // Insertions of a 16-bit immediate, leaving other bits unaffected.
 538 // We don't have or_as_insert equivalents of these operations because
 539 // OI is available instead.
 540 let isCodeGenOnly = 1 in {
 541   def IILL32 : BinaryRI<"iill", 0xA53, insertll, GR32, imm32ll16>;
 542   def IILH32 : BinaryRI<"iilh", 0xA52, insertlh, GR32, imm32lh16>;
 543 }
 544 def IILL : BinaryRI<"iill", 0xA53, insertll, GR64, imm64ll16>;
 545 def IILH : BinaryRI<"iilh", 0xA52, insertlh, GR64, imm64lh16>;
 546 def IIHL : BinaryRI<"iihl", 0xA51, inserthl, GR64, imm64hl16>;
 547 def IIHH : BinaryRI<"iihh", 0xA50, inserthh, GR64, imm64hh16>;
 548
 549 // ...likewise for 32-bit immediates.  For GR32s this is a general
 550 // full-width move.  (We use IILF rather than something like LLILF
 551 // for 32-bit moves because IILF leaves the upper 32 bits of the
 552 // GR64 unchanged.)
 553 let isCodeGenOnly = 1, isAsCheapAsAMove = 1, isMoveImm = 1,
 554     isReMaterializable = 1 in {
 555   def IILF32 : UnaryRIL<"iilf", 0xC09, bitconvert, GR32, uimm32>;
 556 }
 557 def IILF : BinaryRIL<"iilf", 0xC09, insertlf, GR64, imm64lf32>;
 558 def IIHF : BinaryRIL<"iihf", 0xC08, inserthf, GR64, imm64hf32>;
 559
 560 // An alternative model of inserthf, with the first operand being
 561 // a zero-extended value.
 562 def : Pat<(or (zext32 GR32:$src), imm64hf32:$imm),
 563           (IIHF (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GR32:$src, subreg_32bit),
 564                 imm64hf32:$imm)>;
 565
 566 //===----------------------------------------------------------------------===//
 567 // Addition
 568 //===----------------------------------------------------------------------===//
 569
 570 // Plain addition.
 571 let Defs = [CC] in {
 572   // Addition of a register.
 573   let isCommutable = 1 in {
 574     defm AR : BinaryRRAndK<"a", 0x1A, 0xB9F8, add, GR32, GR32>;
 575     defm AGR : BinaryRREAndK<"ag", 0xB908, 0xB9E8, add, GR64, GR64>;
 576   }
 577   def AGFR : BinaryRRE<"agf", 0xB918, null_frag, GR64, GR32>;
 578
 579   // Addition of signed 16-bit immediates.
 580   defm AHI  : BinaryRIAndK<"ahi",  0xA7A, 0xECD8, add, GR32, imm32sx16>;
 581   defm AGHI : BinaryRIAndK<"aghi", 0xA7B, 0xECD9, add, GR64, imm64sx16>;
 582
 583   // Addition of signed 32-bit immediates.
 584   def AFI  : BinaryRIL<"afi",  0xC29, add, GR32, simm32>;
 585   def AGFI : BinaryRIL<"agfi", 0xC28, add, GR64, imm64sx32>;
 586
 587   // Addition of memory.
 588   defm AH  : BinaryRXPair<"ah", 0x4A, 0xE37A, add, GR32, sextloadi16, 2>;
 589   defm A   : BinaryRXPair<"a",  0x5A, 0xE35A, add, GR32, load, 4>;
 590   def  AGF : BinaryRXY<"agf", 0xE318, add, GR64, sextloadi32, 4>;
 591   def  AG  : BinaryRXY<"ag",  0xE308, add, GR64, load, 8>;
 592
 593   // Addition to memory.
 594   def ASI  : BinarySIY<"asi",  0xEB6A, add, imm32sx8>;
 595   def AGSI : BinarySIY<"agsi", 0xEB7A, add, imm64sx8>;
 596 }
 597 defm : SXB<add, GR64, AGFR>;
 598
 599 // Addition producing a carry.
 600 let Defs = [CC] in {
 601   // Addition of a register.
 602   let isCommutable = 1 in {
 603     defm ALR : BinaryRRAndK<"al", 0x1E, 0xB9FA, addc, GR32, GR32>;
 604     defm ALGR : BinaryRREAndK<"alg", 0xB90A, 0xB9EA, addc, GR64, GR64>;
 605   }
 606   def ALGFR : BinaryRRE<"algf", 0xB91A, null_frag, GR64, GR32>;
 607
 608   // Addition of signed 16-bit immediates.
 609   def ALHSIK  : BinaryRIE<"alhsik",  0xECDA, addc, GR32, imm32sx16>,
 610                 Requires<[FeatureDistinctOps]>;
 611   def ALGHSIK : BinaryRIE<"alghsik", 0xECDB, addc, GR64, imm64sx16>,
 612                 Requires<[FeatureDistinctOps]>;
 613
 614   // Addition of unsigned 32-bit immediates.
 615   def ALFI  : BinaryRIL<"alfi",  0xC2B, addc, GR32, uimm32>;
 616   def ALGFI : BinaryRIL<"algfi", 0xC2A, addc, GR64, imm64zx32>;
 617
 618   // Addition of memory.
 619   defm AL   : BinaryRXPair<"al", 0x5E, 0xE35E, addc, GR32, load, 4>;
 620   def  ALGF : BinaryRXY<"algf", 0xE31A, addc, GR64, zextloadi32, 4>;
 621   def  ALG  : BinaryRXY<"alg",  0xE30A, addc, GR64, load, 8>;
 622 }
 623 defm : ZXB<addc, GR64, ALGFR>;
 624
 625 // Addition producing and using a carry.
 626 let Defs = [CC], Uses = [CC] in {
 627   // Addition of a register.
 628   def ALCR  : BinaryRRE<"alc",  0xB998, adde, GR32, GR32>;
 629   def ALCGR : BinaryRRE<"alcg", 0xB988, adde, GR64, GR64>;
 630
 631   // Addition of memory.
 632   def ALC  : BinaryRXY<"alc",  0xE398, adde, GR32, load, 4>;
 633   def ALCG : BinaryRXY<"alcg", 0xE388, adde, GR64, load, 8>;
 634 }
 635
 636 //===----------------------------------------------------------------------===//
 637 // Subtraction
 638 //===----------------------------------------------------------------------===//
 639
 640 // Plain substraction.  Although immediate forms exist, we use the
 641 // add-immediate instruction instead.
 642 let Defs = [CC] in {
 643   // Subtraction of a register.
 644   defm SR : BinaryRRAndK<"s", 0x1B, 0xB9F9, sub, GR32, GR32>;
 645   def SGFR : BinaryRRE<"sgf", 0xB919, null_frag, GR64, GR32>;
 646   defm SGR : BinaryRREAndK<"sg", 0xB909, 0xB9E9, sub, GR64, GR64>;
 647
 648   // Subtraction of memory.
 649   defm SH  : BinaryRXPair<"sh", 0x4B, 0xE37B, sub, GR32, sextloadi16, 2>;
 650   defm S   : BinaryRXPair<"s", 0x5B, 0xE35B, sub, GR32, load, 4>;
 651   def  SGF : BinaryRXY<"sgf", 0xE319, sub, GR64, sextloadi32, 4>;
 652   def  SG  : BinaryRXY<"sg",  0xE309, sub, GR64, load, 8>;
 653 }
 654 defm : SXB<sub, GR64, SGFR>;
 655
 656 // Subtraction producing a carry.
 657 let Defs = [CC] in {
 658   // Subtraction of a register.
 659   defm SLR : BinaryRRAndK<"sl", 0x1F, 0xB9FB, subc, GR32, GR32>;
 660   def SLGFR : BinaryRRE<"slgf", 0xB91B, null_frag, GR64, GR32>;
 661   defm SLGR : BinaryRREAndK<"slg", 0xB90B, 0xB9EB, subc, GR64, GR64>;
 662
 663   // Subtraction of unsigned 32-bit immediates.  These don't match
 664   // subc because we prefer addc for constants.
 665   def SLFI  : BinaryRIL<"slfi",  0xC25, null_frag, GR32, uimm32>;
 666   def SLGFI : BinaryRIL<"slgfi", 0xC24, null_frag, GR64, imm64zx32>;
 667
 668   // Subtraction of memory.
 669   defm SL   : BinaryRXPair<"sl", 0x5F, 0xE35F, subc, GR32, load, 4>;
 670   def  SLGF : BinaryRXY<"slgf", 0xE31B, subc, GR64, zextloadi32, 4>;
 671   def  SLG  : BinaryRXY<"slg",  0xE30B, subc, GR64, load, 8>;
 672 }
 673 defm : ZXB<subc, GR64, SLGFR>;
 674
 675 // Subtraction producing and using a carry.
 676 let Defs = [CC], Uses = [CC] in {
 677   // Subtraction of a register.
 678   def SLBR  : BinaryRRE<"slb",  0xB999, sube, GR32, GR32>;
 679   def SLGBR : BinaryRRE<"slbg", 0xB989, sube, GR64, GR64>;
 680
 681   // Subtraction of memory.
 682   def SLB  : BinaryRXY<"slb",  0xE399, sube, GR32, load, 4>;
 683   def SLBG : BinaryRXY<"slbg", 0xE389, sube, GR64, load, 8>;
 684 }
 685
 686 //===----------------------------------------------------------------------===//
 687 // AND
 688 //===----------------------------------------------------------------------===//
 689
 690 let Defs = [CC] in {
 691   // ANDs of a register.
 692   let isCommutable = 1 in {
 693     defm NR : BinaryRRAndK<"n", 0x14, 0xB9F4, and, GR32, GR32>;
 694     defm NGR : BinaryRREAndK<"ng", 0xB980, 0xB9E4, and, GR64, GR64>;
 695   }
 696
 697   let isConvertibleToThreeAddress = 1 in {
 698     // ANDs of a 16-bit immediate, leaving other bits unaffected.
 699     let isCodeGenOnly = 1 in {
 700       def NILL32 : BinaryRI<"nill", 0xA57, and, GR32, imm32ll16c>;
 701       def NILH32 : BinaryRI<"nilh", 0xA56, and, GR32, imm32lh16c>;
 702     }
 703     def NILL : BinaryRI<"nill", 0xA57, and, GR64, imm64ll16c>;
 704     def NILH : BinaryRI<"nilh", 0xA56, and, GR64, imm64lh16c>;
 705     def NIHL : BinaryRI<"nihl", 0xA55, and, GR64, imm64hl16c>;
 706     def NIHH : BinaryRI<"nihh", 0xA54, and, GR64, imm64hh16c>;
 707
 708     // ANDs of a 32-bit immediate, leaving other bits unaffected.
 709     let isCodeGenOnly = 1 in
 710       def NILF32 : BinaryRIL<"nilf", 0xC0B, and, GR32, uimm32>;
 711     def NILF : BinaryRIL<"nilf", 0xC0B, and, GR64, imm64lf32c>;
 712     def NIHF : BinaryRIL<"nihf", 0xC0A, and, GR64, imm64hf32c>;
 713   }
 714
 715   // ANDs of memory.
 716   defm N  : BinaryRXPair<"n", 0x54, 0xE354, and, GR32, load, 4>;
 717   def  NG : BinaryRXY<"ng", 0xE380, and, GR64, load, 8>;
 718
 719   // AND to memory
 720   defm NI : BinarySIPair<"ni", 0x94, 0xEB54, null_frag, uimm8>;
 721 }
 722 defm : RMWIByte<and, bdaddr12pair, NI>;
 723 defm : RMWIByte<and, bdaddr20pair, NIY>;
 724
 725 //===----------------------------------------------------------------------===//
 726 // OR
 727 //===----------------------------------------------------------------------===//
 728
 729 let Defs = [CC] in {
 730   // ORs of a register.
 731   let isCommutable = 1 in {
 732     defm OR : BinaryRRAndK<"o", 0x16, 0xB9F6, or, GR32, GR32>;
 733     defm OGR : BinaryRREAndK<"og", 0xB981, 0xB9E6, or, GR64, GR64>;
 734   }
 735
 736   // ORs of a 16-bit immediate, leaving other bits unaffected.
 737   let isCodeGenOnly = 1 in {
 738     def OILL32 : BinaryRI<"oill", 0xA5B, or, GR32, imm32ll16>;
 739     def OILH32 : BinaryRI<"oilh", 0xA5A, or, GR32, imm32lh16>;
 740   }
 741   def OILL : BinaryRI<"oill", 0xA5B, or, GR64, imm64ll16>;
 742   def OILH : BinaryRI<"oilh", 0xA5A, or, GR64, imm64lh16>;
 743   def OIHL : BinaryRI<"oihl", 0xA59, or, GR64, imm64hl16>;
 744   def OIHH : BinaryRI<"oihh", 0xA58, or, GR64, imm64hh16>;
 745
 746   // ORs of a 32-bit immediate, leaving other bits unaffected.
 747   let isCodeGenOnly = 1 in
 748     def OILF32 : BinaryRIL<"oilf", 0xC0D, or, GR32, uimm32>;
 749   def OILF : BinaryRIL<"oilf", 0xC0D, or, GR64, imm64lf32>;
 750   def OIHF : BinaryRIL<"oihf", 0xC0C, or, GR64, imm64hf32>;
 751
 752   // ORs of memory.
 753   defm O  : BinaryRXPair<"o", 0x56, 0xE356, or, GR32, load, 4>;
 754   def  OG : BinaryRXY<"og", 0xE381, or, GR64, load, 8>;
 755
 756   // OR to memory
 757   defm OI : BinarySIPair<"oi", 0x96, 0xEB56, null_frag, uimm8>;
 758 }
 759 defm : RMWIByte<or, bdaddr12pair, OI>;
 760 defm : RMWIByte<or, bdaddr20pair, OIY>;
 761
 762 //===----------------------------------------------------------------------===//
 763 // XOR
 764 //===----------------------------------------------------------------------===//
 765
 766 let Defs = [CC] in {
 767   // XORs of a register.
 768   let isCommutable = 1 in {
 769     defm XR : BinaryRRAndK<"x", 0x17, 0xB9F7, xor, GR32, GR32>;
 770     defm XGR : BinaryRREAndK<"xg", 0xB982, 0xB9E7, xor, GR64, GR64>;
 771   }
 772
 773   // XORs of a 32-bit immediate, leaving other bits unaffected.
 774   let isCodeGenOnly = 1 in
 775     def XILF32 : BinaryRIL<"xilf", 0xC07, xor, GR32, uimm32>;
 776   def XILF : BinaryRIL<"xilf", 0xC07, xor, GR64, imm64lf32>;
 777   def XIHF : BinaryRIL<"xihf", 0xC06, xor, GR64, imm64hf32>;
 778
 779   // XORs of memory.
 780   defm X  : BinaryRXPair<"x",0x57, 0xE357, xor, GR32, load, 4>;
 781   def  XG : BinaryRXY<"xg", 0xE382, xor, GR64, load, 8>;
 782
 783   // XOR to memory
 784   defm XI : BinarySIPair<"xi", 0x97, 0xEB57, null_frag, uimm8>;
 785 }
 786 defm : RMWIByte<xor, bdaddr12pair, XI>;
 787 defm : RMWIByte<xor, bdaddr20pair, XIY>;
 788
 789 //===----------------------------------------------------------------------===//
 790 // Multiplication
 791 //===----------------------------------------------------------------------===//
 792
 793 // Multiplication of a register.
 794 let isCommutable = 1 in {
 795   def MSR  : BinaryRRE<"ms",  0xB252, mul, GR32, GR32>;
 796   def MSGR : BinaryRRE<"msg", 0xB90C, mul, GR64, GR64>;
 797 }
 798 def MSGFR : BinaryRRE<"msgf", 0xB91C, null_frag, GR64, GR32>;
 799 defm : SXB<mul, GR64, MSGFR>;
 800
 801 // Multiplication of a signed 16-bit immediate.
 802 def MHI  : BinaryRI<"mhi",  0xA7C, mul, GR32, imm32sx16>;
 803 def MGHI : BinaryRI<"mghi", 0xA7D, mul, GR64, imm64sx16>;
 804
 805 // Multiplication of a signed 32-bit immediate.
 806 def MSFI  : BinaryRIL<"msfi",  0xC21, mul, GR32, simm32>;
 807 def MSGFI : BinaryRIL<"msgfi", 0xC20, mul, GR64, imm64sx32>;
 808
 809 // Multiplication of memory.
 810 defm MH   : BinaryRXPair<"mh", 0x4C, 0xE37C, mul, GR32, sextloadi16, 2>;
 811 defm MS   : BinaryRXPair<"ms", 0x71, 0xE351, mul, GR32, load, 4>;
 812 def  MSGF : BinaryRXY<"msgf", 0xE31C, mul, GR64, sextloadi32, 4>;
 813 def  MSG  : BinaryRXY<"msg",  0xE30C, mul, GR64, load, 8>;
 814
 815 // Multiplication of a register, producing two results.
 816 def MLGR : BinaryRRE<"mlg", 0xB986, z_umul_lohi64, GR128, GR64>;
 817
 818 // Multiplication of memory, producing two results.
 819 def MLG : BinaryRXY<"mlg", 0xE386, z_umul_lohi64, GR128, load, 8>;
 820
 821 //===----------------------------------------------------------------------===//
 822 // Division and remainder
 823 //===----------------------------------------------------------------------===//
 824
 825 // Division and remainder, from registers.
 826 def DSGFR : BinaryRRE<"dsgf", 0xB91D, z_sdivrem32, GR128, GR32>;
 827 def DSGR  : BinaryRRE<"dsg",  0xB90D, z_sdivrem64, GR128, GR64>;
 828 def DLR   : BinaryRRE<"dl",   0xB997, z_udivrem32, GR128, GR32>;
 829 def DLGR  : BinaryRRE<"dlg",  0xB987, z_udivrem64, GR128, GR64>;
 830
 831 // Division and remainder, from memory.
 832 def DSGF : BinaryRXY<"dsgf", 0xE31D, z_sdivrem32, GR128, load, 4>;
 833 def DSG  : BinaryRXY<"dsg",  0xE30D, z_sdivrem64, GR128, load, 8>;
 834 def DL   : BinaryRXY<"dl",   0xE397, z_udivrem32, GR128, load, 4>;
 835 def DLG  : BinaryRXY<"dlg",  0xE387, z_udivrem64, GR128, load, 8>;
 836
 837 //===----------------------------------------------------------------------===//
 838 // Shifts
 839 //===----------------------------------------------------------------------===//
 840
 841 // Shift left.
 842 let neverHasSideEffects = 1 in {
 843   defm SLL : ShiftRSAndK<"sll", 0x89, 0xEBDF, shl, GR32>;
 844   def SLLG : ShiftRSY<"sllg", 0xEB0D, shl, GR64>;
 845 }
 846
 847 // Logical shift right.
 848 let neverHasSideEffects = 1 in {
 849   defm SRL : ShiftRSAndK<"srl", 0x88, 0xEBDE, srl, GR32>;
 850   def SRLG : ShiftRSY<"srlg", 0xEB0C, srl, GR64>;
 851 }
 852
 853 // Arithmetic shift right.
 854 let Defs = [CC] in {
 855   defm SRA : ShiftRSAndK<"sra", 0x8A, 0xEBDC, sra, GR32>;
 856   def SRAG : ShiftRSY<"srag", 0xEB0A, sra, GR64>;
 857 }
 858
 859 // Rotate left.
 860 let neverHasSideEffects = 1 in {
 861   def RLL  : ShiftRSY<"rll",  0xEB1D, rotl, GR32>;
 862   def RLLG : ShiftRSY<"rllg", 0xEB1C, rotl, GR64>;
 863 }
 864
 865 // Rotate second operand left and inserted selected bits into first operand.
 866 // These can act like 32-bit operands provided that the constant start and
 867 // end bits (operands 2 and 3) are in the range [32, 64)
 868 let Defs = [CC] in {
 869   let isCodeGenOnly = 1 in
 870     def RISBG32 : RotateSelectRIEf<"risbg",  0xEC55, GR32, GR32>;
 871   def RISBG : RotateSelectRIEf<"risbg",  0xEC55, GR64, GR64>;
 872 }
 873
 874 // Forms of RISBG that only affect one word of the destination register.
 875 // They do not set CC.
 876 let isCodeGenOnly = 1 in
 877   def RISBLG32 : RotateSelectRIEf<"risblg", 0xEC51, GR32, GR32>,
 878                  Requires<[FeatureHighWord]>;
 879 def RISBHG : RotateSelectRIEf<"risbhg", 0xEC5D, GR64, GR64>,
 880              Requires<[FeatureHighWord]>;
 881 def RISBLG : RotateSelectRIEf<"risblg", 0xEC51, GR64, GR64>,
 882              Requires<[FeatureHighWord]>;
 883
 884 // Rotate second operand left and perform a logical operation with selected
 885 // bits of the first operand.
 886 let Defs = [CC] in {
 887   def RNSBG : RotateSelectRIEf<"rnsbg", 0xEC54, GR64, GR64>;
 888   def ROSBG : RotateSelectRIEf<"rosbg", 0xEC56, GR64, GR64>;
 889   def RXSBG : RotateSelectRIEf<"rxsbg", 0xEC57, GR64, GR64>;
 890 }
 891
 892 //===----------------------------------------------------------------------===//
 893 // Comparison
 894 //===----------------------------------------------------------------------===//
 895
 896 // Signed comparisons.
 897 let Defs = [CC] in {
 898   // Comparison with a register.
 899   def CR   : CompareRR <"c",   0x19,   z_cmp,     GR32, GR32>;
 900   def CGFR : CompareRRE<"cgf", 0xB930, null_frag, GR64, GR32>;
 901   def CGR  : CompareRRE<"cg",  0xB920, z_cmp,     GR64, GR64>;
 902
 903   // Comparison with a signed 16-bit immediate.
 904   def CHI  : CompareRI<"chi",  0xA7E, z_cmp, GR32, imm32sx16>;
 905   def CGHI : CompareRI<"cghi", 0xA7F, z_cmp, GR64, imm64sx16>;
 906
 907   // Comparison with a signed 32-bit immediate.
 908   def CFI  : CompareRIL<"cfi",  0xC2D, z_cmp, GR32, simm32>;
 909   def CGFI : CompareRIL<"cgfi", 0xC2C, z_cmp, GR64, imm64sx32>;
 910
 911   // Comparison with memory.
 912   defm CH    : CompareRXPair<"ch", 0x49, 0xE379, z_cmp, GR32, sextloadi16, 2>;
 913   defm C     : CompareRXPair<"c",  0x59, 0xE359, z_cmp, GR32, load, 4>;
 914   def  CGH   : CompareRXY<"cgh", 0xE334, z_cmp, GR64, sextloadi16, 2>;
 915   def  CGF   : CompareRXY<"cgf", 0xE330, z_cmp, GR64, sextloadi32, 4>;
 916   def  CG    : CompareRXY<"cg",  0xE320, z_cmp, GR64, load, 8>;
 917   def  CHRL  : CompareRILPC<"chrl",  0xC65, z_cmp, GR32, aligned_sextloadi16>;
 918   def  CRL   : CompareRILPC<"crl",   0xC6D, z_cmp, GR32, aligned_load>;
 919   def  CGHRL : CompareRILPC<"cghrl", 0xC64, z_cmp, GR64, aligned_sextloadi16>;
 920   def  CGFRL : CompareRILPC<"cgfrl", 0xC6C, z_cmp, GR64, aligned_sextloadi32>;
 921   def  CGRL  : CompareRILPC<"cgrl",  0xC68, z_cmp, GR64, aligned_load>;
 922
 923   // Comparison between memory and a signed 16-bit immediate.
 924   def CHHSI : CompareSIL<"chhsi", 0xE554, z_cmp, sextloadi16, imm32sx16>;
 925   def CHSI  : CompareSIL<"chsi",  0xE55C, z_cmp, load,        imm32sx16>;
 926   def CGHSI : CompareSIL<"cghsi", 0xE558, z_cmp, load,        imm64sx16>;
 927 }
 928 defm : SXB<z_cmp, GR64, CGFR>;
 929
 930 // Unsigned comparisons.
 931 let Defs = [CC] in {
 932   // Comparison with a register.
 933   def CLR   : CompareRR <"cl",   0x15,   z_ucmp,    GR32, GR32>;
 934   def CLGFR : CompareRRE<"clgf", 0xB931, null_frag, GR64, GR32>;
 935   def CLGR  : CompareRRE<"clg",  0xB921, z_ucmp,    GR64, GR64>;
 936
 937   // Comparison with a signed 32-bit immediate.
 938   def CLFI  : CompareRIL<"clfi",  0xC2F, z_ucmp, GR32, uimm32>;
 939   def CLGFI : CompareRIL<"clgfi", 0xC2E, z_ucmp, GR64, imm64zx32>;
 940
 941   // Comparison with memory.
 942   defm CL     : CompareRXPair<"cl", 0x55, 0xE355, z_ucmp, GR32, load, 4>;
 943   def  CLGF   : CompareRXY<"clgf", 0xE331, z_ucmp, GR64, zextloadi32, 4>;
 944   def  CLG    : CompareRXY<"clg",  0xE321, z_ucmp, GR64, load, 8>;
 945   def  CLHRL  : CompareRILPC<"clhrl",  0xC67, z_ucmp, GR32,
 946                              aligned_zextloadi16>;
 947   def  CLRL   : CompareRILPC<"clrl",   0xC6F, z_ucmp, GR32,
 948                              aligned_load>;
 949   def  CLGHRL : CompareRILPC<"clghrl", 0xC66, z_ucmp, GR64,
 950                              aligned_zextloadi16>;
 951   def  CLGFRL : CompareRILPC<"clgfrl", 0xC6E, z_ucmp, GR64,
 952                              aligned_zextloadi32>;
 953   def  CLGRL  : CompareRILPC<"clgrl",  0xC6A, z_ucmp, GR64,
 954                              aligned_load>;
 955
 956   // Comparison between memory and an unsigned 8-bit immediate.
 957   defm CLI : CompareSIPair<"cli", 0x95, 0xEB55, z_ucmp, zextloadi8, imm32zx8>;
 958
 959   // Comparison between memory and an unsigned 16-bit immediate.
 960   def CLHHSI : CompareSIL<"clhhsi", 0xE555, z_ucmp, zextloadi16, imm32zx16>;
 961   def CLFHSI : CompareSIL<"clfhsi", 0xE55D, z_ucmp, load,        imm32zx16>;
 962   def CLGHSI : CompareSIL<"clghsi", 0xE559, z_ucmp, load,        imm64zx16>;
 963 }
 964 defm : ZXB<z_ucmp, GR64, CLGFR>;
 965
 966 //===----------------------------------------------------------------------===//
 967 // Atomic operations
 968 //===----------------------------------------------------------------------===//
 969
 970 def ATOMIC_SWAPW        : AtomicLoadWBinaryReg<z_atomic_swapw>;
 971 def ATOMIC_SWAP_32      : AtomicLoadBinaryReg32<atomic_swap_32>;
 972 def ATOMIC_SWAP_64      : AtomicLoadBinaryReg64<atomic_swap_64>;
 973
 974 def ATOMIC_LOADW_AR     : AtomicLoadWBinaryReg<z_atomic_loadw_add>;
 975 def ATOMIC_LOADW_AFI    : AtomicLoadWBinaryImm<z_atomic_loadw_add, simm32>;
 976 def ATOMIC_LOAD_AR      : AtomicLoadBinaryReg32<atomic_load_add_32>;
 977 def ATOMIC_LOAD_AHI     : AtomicLoadBinaryImm32<atomic_load_add_32, imm32sx16>;
 978 def ATOMIC_LOAD_AFI     : AtomicLoadBinaryImm32<atomic_load_add_32, simm32>;
 979 def ATOMIC_LOAD_AGR     : AtomicLoadBinaryReg64<atomic_load_add_64>;
 980 def ATOMIC_LOAD_AGHI    : AtomicLoadBinaryImm64<atomic_load_add_64, imm64sx16>;
 981 def ATOMIC_LOAD_AGFI    : AtomicLoadBinaryImm64<atomic_load_add_64, imm64sx32>;
 982
 983 def ATOMIC_LOADW_SR     : AtomicLoadWBinaryReg<z_atomic_loadw_sub>;
 984 def ATOMIC_LOAD_SR      : AtomicLoadBinaryReg32<atomic_load_sub_32>;
 985 def ATOMIC_LOAD_SGR     : AtomicLoadBinaryReg64<atomic_load_sub_64>;
 986
 987 def ATOMIC_LOADW_NR     : AtomicLoadWBinaryReg<z_atomic_loadw_and>;
 988 def ATOMIC_LOADW_NILH   : AtomicLoadWBinaryImm<z_atomic_loadw_and, imm32lh16c>;
 989 def ATOMIC_LOAD_NR      : AtomicLoadBinaryReg32<atomic_load_and_32>;
 990 def ATOMIC_LOAD_NILL32  : AtomicLoadBinaryImm32<atomic_load_and_32, imm32ll16c>;
 991 def ATOMIC_LOAD_NILH32  : AtomicLoadBinaryImm32<atomic_load_and_32, imm32lh16c>;
 992 def ATOMIC_LOAD_NILF32  : AtomicLoadBinaryImm32<atomic_load_and_32, uimm32>;
 993 def ATOMIC_LOAD_NGR     : AtomicLoadBinaryReg64<atomic_load_and_64>;
 994 def ATOMIC_LOAD_NILL    : AtomicLoadBinaryImm64<atomic_load_and_64, imm64ll16c>;
 995 def ATOMIC_LOAD_NILH    : AtomicLoadBinaryImm64<atomic_load_and_64, imm64lh16c>;
 996 def ATOMIC_LOAD_NIHL    : AtomicLoadBinaryImm64<atomic_load_and_64, imm64hl16c>;
 997 def ATOMIC_LOAD_NIHH    : AtomicLoadBinaryImm64<atomic_load_and_64, imm64hh16c>;
 998 def ATOMIC_LOAD_NILF    : AtomicLoadBinaryImm64<atomic_load_and_64, imm64lf32c>;
 999 def ATOMIC_LOAD_NIHF    : AtomicLoadBinaryImm64<atomic_load_and_64, imm64hf32c>;
1000
1001 def ATOMIC_LOADW_OR     : AtomicLoadWBinaryReg<z_atomic_loadw_or>;
1002 def ATOMIC_LOADW_OILH   : AtomicLoadWBinaryImm<z_atomic_loadw_or, imm32lh16>;
1003 def ATOMIC_LOAD_OR      : AtomicLoadBinaryReg32<atomic_load_or_32>;
1004 def ATOMIC_LOAD_OILL32  : AtomicLoadBinaryImm32<atomic_load_or_32, imm32ll16>;
1005 def ATOMIC_LOAD_OILH32  : AtomicLoadBinaryImm32<atomic_load_or_32, imm32lh16>;
1006 def ATOMIC_LOAD_OILF32  : AtomicLoadBinaryImm32<atomic_load_or_32, uimm32>;
1007 def ATOMIC_LOAD_OGR     : AtomicLoadBinaryReg64<atomic_load_or_64>;
1008 def ATOMIC_LOAD_OILL    : AtomicLoadBinaryImm64<atomic_load_or_64, imm64ll16>;
1009 def ATOMIC_LOAD_OILH    : AtomicLoadBinaryImm64<atomic_load_or_64, imm64lh16>;
1010 def ATOMIC_LOAD_OIHL    : AtomicLoadBinaryImm64<atomic_load_or_64, imm64hl16>;
1011 def ATOMIC_LOAD_OIHH    : AtomicLoadBinaryImm64<atomic_load_or_64, imm64hh16>;
1012 def ATOMIC_LOAD_OILF    : AtomicLoadBinaryImm64<atomic_load_or_64, imm64lf32>;
1013 def ATOMIC_LOAD_OIHF    : AtomicLoadBinaryImm64<atomic_load_or_64, imm64hf32>;
1014
1015 def ATOMIC_LOADW_XR     : AtomicLoadWBinaryReg<z_atomic_loadw_xor>;
1016 def ATOMIC_LOADW_XILF   : AtomicLoadWBinaryImm<z_atomic_loadw_xor, uimm32>;
1017 def ATOMIC_LOAD_XR      : AtomicLoadBinaryReg32<atomic_load_xor_32>;
1018 def ATOMIC_LOAD_XILF32  : AtomicLoadBinaryImm32<atomic_load_xor_32, uimm32>;
1019 def ATOMIC_LOAD_XGR     : AtomicLoadBinaryReg64<atomic_load_xor_64>;
1020 def ATOMIC_LOAD_XILF    : AtomicLoadBinaryImm64<atomic_load_xor_64, imm64lf32>;
1021 def ATOMIC_LOAD_XIHF    : AtomicLoadBinaryImm64<atomic_load_xor_64, imm64hf32>;
1022
1023 def ATOMIC_LOADW_NRi    : AtomicLoadWBinaryReg<z_atomic_loadw_nand>;
1024 def ATOMIC_LOADW_NILHi  : AtomicLoadWBinaryImm<z_atomic_loadw_nand,
1025                                                imm32lh16c>;
1026 def ATOMIC_LOAD_NRi     : AtomicLoadBinaryReg32<atomic_load_nand_32>;
1027 def ATOMIC_LOAD_NILL32i : AtomicLoadBinaryImm32<atomic_load_nand_32,
1028                                                 imm32ll16c>;
1029 def ATOMIC_LOAD_NILH32i : AtomicLoadBinaryImm32<atomic_load_nand_32,
1030                                                 imm32lh16c>;
1031 def ATOMIC_LOAD_NILF32i : AtomicLoadBinaryImm32<atomic_load_nand_32, uimm32>;
1032 def ATOMIC_LOAD_NGRi    : AtomicLoadBinaryReg64<atomic_load_nand_64>;
1033 def ATOMIC_LOAD_NILLi   : AtomicLoadBinaryImm64<atomic_load_nand_64,
1034                                                 imm64ll16c>;
1035 def ATOMIC_LOAD_NILHi   : AtomicLoadBinaryImm64<atomic_load_nand_64,
1036                                                 imm64lh16c>;
1037 def ATOMIC_LOAD_NIHLi   : AtomicLoadBinaryImm64<atomic_load_nand_64,
1038                                                 imm64hl16c>;
1039 def ATOMIC_LOAD_NIHHi   : AtomicLoadBinaryImm64<atomic_load_nand_64,
1040                                                 imm64hh16c>;
1041 def ATOMIC_LOAD_NILFi   : AtomicLoadBinaryImm64<atomic_load_nand_64,
1042                                                 imm64lf32c>;
1043 def ATOMIC_LOAD_NIHFi   : AtomicLoadBinaryImm64<atomic_load_nand_64,
1044                                                 imm64hf32c>;
1045
1046 def ATOMIC_LOADW_MIN    : AtomicLoadWBinaryReg<z_atomic_loadw_min>;
1047 def ATOMIC_LOAD_MIN_32  : AtomicLoadBinaryReg32<atomic_load_min_32>;
1048 def ATOMIC_LOAD_MIN_64  : AtomicLoadBinaryReg64<atomic_load_min_64>;
1049
1050 def ATOMIC_LOADW_MAX    : AtomicLoadWBinaryReg<z_atomic_loadw_max>;
1051 def ATOMIC_LOAD_MAX_32  : AtomicLoadBinaryReg32<atomic_load_max_32>;
1052 def ATOMIC_LOAD_MAX_64  : AtomicLoadBinaryReg64<atomic_load_max_64>;
1053
1054 def ATOMIC_LOADW_UMIN   : AtomicLoadWBinaryReg<z_atomic_loadw_umin>;
1055 def ATOMIC_LOAD_UMIN_32 : AtomicLoadBinaryReg32<atomic_load_umin_32>;
1056 def ATOMIC_LOAD_UMIN_64 : AtomicLoadBinaryReg64<atomic_load_umin_64>;
1057
1058 def ATOMIC_LOADW_UMAX   : AtomicLoadWBinaryReg<z_atomic_loadw_umax>;
1059 def ATOMIC_LOAD_UMAX_32 : AtomicLoadBinaryReg32<atomic_load_umax_32>;
1060 def ATOMIC_LOAD_UMAX_64 : AtomicLoadBinaryReg64<atomic_load_umax_64>;
1061
1062 def ATOMIC_CMP_SWAPW
1063   : Pseudo<(outs GR32:$dst), (ins bdaddr20only:$addr, GR32:$cmp, GR32:$swap,
1064                                   ADDR32:$bitshift, ADDR32:$negbitshift,
1065                                   uimm32:$bitsize),
1066            [(set GR32:$dst,
1067                  (z_atomic_cmp_swapw bdaddr20only:$addr, GR32:$cmp, GR32:$swap,
1068                                      ADDR32:$bitshift, ADDR32:$negbitshift,
1069                                      uimm32:$bitsize))]> {
1070   let Defs = [CC];
1071   let mayLoad = 1;
1072   let mayStore = 1;
1073   let usesCustomInserter = 1;
1074 }
1075
1076 let Defs = [CC] in {
1077   defm CS  : CmpSwapRSPair<"cs", 0xBA, 0xEB14, atomic_cmp_swap_32, GR32>;
1078   def  CSG : CmpSwapRSY<"csg", 0xEB30, atomic_cmp_swap_64, GR64>;
1079 }
1080
1081 //===----------------------------------------------------------------------===//
1082 // Miscellaneous Instructions.
1083 //===----------------------------------------------------------------------===//
1084
1085 // Read a 32-bit access register into a GR32.  As with all GR32 operations,
1086 // the upper 32 bits of the enclosing GR64 remain unchanged, which is useful
1087 // when a 64-bit address is stored in a pair of access registers.
1088 def EAR : InstRRE<0xB24F, (outs GR32:$R1), (ins access_reg:$R2),
1089                   "ear\t$R1, $R2",
1090                   [(set GR32:$R1, (z_extract_access access_reg:$R2))]>;
1091
1092 // Find leftmost one, AKA count leading zeros.  The instruction actually
1093 // returns a pair of GR64s, the first giving the number of leading zeros
1094 // and the second giving a copy of the source with the leftmost one bit
1095 // cleared.  We only use the first result here.
1096 let Defs = [CC] in {
1097   def FLOGR : UnaryRRE<"flog", 0xB983, null_frag, GR128, GR64>;
1098 }
1099 def : Pat<(ctlz GR64:$src),
1100           (EXTRACT_SUBREG (FLOGR GR64:$src), subreg_high)>;
1101
1102 // Use subregs to populate the "don't care" bits in a 32-bit to 64-bit anyext.
1103 def : Pat<(i64 (anyext GR32:$src)),
1104           (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GR32:$src, subreg_32bit)>;
1105
1106 // There are no 32-bit equivalents of LLILL and LLILH, so use a full
1107 // 64-bit move followed by a subreg.  This preserves the invariant that
1108 // all GR32 operations only modify the low 32 bits.
1109 def : Pat<(i32 imm32ll16:$src),
1110           (EXTRACT_SUBREG (LLILL (LL16 imm:$src)), subreg_32bit)>;
1111 def : Pat<(i32 imm32lh16:$src),
1112           (EXTRACT_SUBREG (LLILH (LH16 imm:$src)), subreg_32bit)>;
1113
1114 // Extend GR32s and GR64s to GR128s.
1115 let usesCustomInserter = 1 in {
1116   def AEXT128_64 : Pseudo<(outs GR128:$dst), (ins GR64:$src), []>;
1117   def ZEXT128_32 : Pseudo<(outs GR128:$dst), (ins GR32:$src), []>;
1118   def ZEXT128_64 : Pseudo<(outs GR128:$dst), (ins GR64:$src), []>;
1119 }
1120
1121 //===----------------------------------------------------------------------===//
1122 // Peepholes.
1123 //===----------------------------------------------------------------------===//
1124
1125 // Use AL* for GR64 additions of unsigned 32-bit values.
1126 defm : ZXB<add, GR64, ALGFR>;
1127 def  : Pat<(add GR64:$src1, imm64zx32:$src2),
1128            (ALGFI GR64:$src1, imm64zx32:$src2)>;
1129 def  : Pat<(add GR64:$src1, (zextloadi32 bdxaddr20only:$addr)),
1130            (ALGF GR64:$src1, bdxaddr20only:$addr)>;
1131
1132 // Use SL* for GR64 subtractions of unsigned 32-bit values.
1133 defm : ZXB<sub, GR64, SLGFR>;
1134 def  : Pat<(add GR64:$src1, imm64zx32n:$src2),
1135            (SLGFI GR64:$src1, imm64zx32n:$src2)>;
1136 def  : Pat<(sub GR64:$src1, (zextloadi32 bdxaddr20only:$addr)),
1137            (SLGF GR64:$src1, bdxaddr20only:$addr)>;
1138
1139 // Optimize sign-extended 1/0 selects to -1/0 selects.  This is important
1140 // for vector legalization.
1141 def : Pat<(sra (shl (i32 (z_select_ccmask 1, 0, uimm8zx4:$valid, uimm8zx4:$cc)),
1142                          (i32 31)),
1143                     (i32 31)),
1144           (Select32 (LHI -1), (LHI 0), uimm8zx4:$valid, uimm8zx4:$cc)>;
1145 def : Pat<(sra (shl (i64 (anyext (i32 (z_select_ccmask 1, 0, uimm8zx4:$valid,
1146                                                        uimm8zx4:$cc)))),
1147                     (i32 63)),
1148                (i32 63)),
1149           (Select64 (LGHI -1), (LGHI 0), uimm8zx4:$valid, uimm8zx4:$cc)>;