lib/Target/SystemZ/SystemZISelLowering.cpp

   1 //===-- SystemZISelLowering.cpp - SystemZ DAG lowering implementation -----===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the SystemZTargetLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #define DEBUG_TYPE "systemz-lower"
  15
  16 #include "SystemZISelLowering.h"
  17 #include "SystemZCallingConv.h"
  18 #include "SystemZConstantPoolValue.h"
  19 #include "SystemZMachineFunctionInfo.h"
  20 #include "SystemZTargetMachine.h"
  21 #include "llvm/CodeGen/CallingConvLower.h"
  22 #include "llvm/CodeGen/MachineInstrBuilder.h"
  23 #include "llvm/CodeGen/MachineRegisterInfo.h"
  24 #include "llvm/CodeGen/TargetLoweringObjectFileImpl.h"
  25
  26 using namespace llvm;
  27
  28 // Classify VT as either 32 or 64 bit.
  29 static bool is32Bit(EVT VT) {
  30   switch (VT.getSimpleVT().SimpleTy) {
  31   case MVT::i32:
  32     return true;
  33   case MVT::i64:
  34     return false;
  35   default:
  36     llvm_unreachable("Unsupported type");
  37   }
  38 }
  39
  40 // Return a version of MachineOperand that can be safely used before the
  41 // final use.
  42 static MachineOperand earlyUseOperand(MachineOperand Op) {
  43   if (Op.isReg())
  44     Op.setIsKill(false);
  45   return Op;
  46 }
  47
  48 SystemZTargetLowering::SystemZTargetLowering(SystemZTargetMachine &tm)
  49   : TargetLowering(tm, new TargetLoweringObjectFileELF()),
  50     Subtarget(*tm.getSubtargetImpl()), TM(tm) {
  51   MVT PtrVT = getPointerTy();
  52
  53   // Set up the register classes.
  54   addRegisterClass(MVT::i32,  &SystemZ::GR32BitRegClass);
  55   addRegisterClass(MVT::i64,  &SystemZ::GR64BitRegClass);
  56   addRegisterClass(MVT::f32,  &SystemZ::FP32BitRegClass);
  57   addRegisterClass(MVT::f64,  &SystemZ::FP64BitRegClass);
  58   addRegisterClass(MVT::f128, &SystemZ::FP128BitRegClass);
  59
  60   // Compute derived properties from the register classes
  61   computeRegisterProperties();
  62
  63   // Set up special registers.
  64   setExceptionPointerRegister(SystemZ::R6D);
  65   setExceptionSelectorRegister(SystemZ::R7D);
  66   setStackPointerRegisterToSaveRestore(SystemZ::R15D);
  67
  68   // TODO: It may be better to default to latency-oriented scheduling, however
  69   // LLVM's current latency-oriented scheduler can't handle physreg definitions
  70   // such as SystemZ has with CC, so set this to the register-pressure
  71   // scheduler, because it can.
  72   setSchedulingPreference(Sched::RegPressure);
  73
  74   setBooleanContents(ZeroOrOneBooleanContent);
  75   setBooleanVectorContents(ZeroOrOneBooleanContent); // FIXME: Is this correct?
  76
  77   // Instructions are strings of 2-byte aligned 2-byte values.
  78   setMinFunctionAlignment(2);
  79
  80   // Handle operations that are handled in a similar way for all types.
  81   for (unsigned I = MVT::FIRST_INTEGER_VALUETYPE;
  82        I <= MVT::LAST_FP_VALUETYPE;
  83        ++I) {
  84     MVT VT = MVT::SimpleValueType(I);
  85     if (isTypeLegal(VT)) {
  86       // Expand SETCC(X, Y, COND) into SELECT_CC(X, Y, 1, 0, COND).
  87       setOperationAction(ISD::SETCC, VT, Expand);
  88
  89       // Expand SELECT(C, A, B) into SELECT_CC(X, 0, A, B, NE).
  90       setOperationAction(ISD::SELECT, VT, Expand);
  91
  92       // Lower SELECT_CC and BR_CC into separate comparisons and branches.
  93       setOperationAction(ISD::SELECT_CC, VT, Custom);
  94       setOperationAction(ISD::BR_CC,     VT, Custom);
  95     }
  96   }
  97
  98   // Expand jump table branches as address arithmetic followed by an
  99   // indirect jump.
 100   setOperationAction(ISD::BR_JT, MVT::Other, Expand);
 101
 102   // Expand BRCOND into a BR_CC (see above).
 103   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
 104
 105   // Handle integer types.
 106   for (unsigned I = MVT::FIRST_INTEGER_VALUETYPE;
 107        I <= MVT::LAST_INTEGER_VALUETYPE;
 108        ++I) {
 109     MVT VT = MVT::SimpleValueType(I);
 110     if (isTypeLegal(VT)) {
 111       // Expand individual DIV and REMs into DIVREMs.
 112       setOperationAction(ISD::SDIV, VT, Expand);
 113       setOperationAction(ISD::UDIV, VT, Expand);
 114       setOperationAction(ISD::SREM, VT, Expand);
 115       setOperationAction(ISD::UREM, VT, Expand);
 116       setOperationAction(ISD::SDIVREM, VT, Custom);
 117       setOperationAction(ISD::UDIVREM, VT, Custom);
 118
 119       // Expand ATOMIC_LOAD and ATOMIC_STORE using ATOMIC_CMP_SWAP.
 120       // FIXME: probably much too conservative.
 121       setOperationAction(ISD::ATOMIC_LOAD,  VT, Expand);
 122       setOperationAction(ISD::ATOMIC_STORE, VT, Expand);
 123
 124       // No special instructions for these.
 125       setOperationAction(ISD::CTPOP,           VT, Expand);
 126       setOperationAction(ISD::CTTZ,            VT, Expand);
 127       setOperationAction(ISD::CTTZ_ZERO_UNDEF, VT, Expand);
 128       setOperationAction(ISD::CTLZ_ZERO_UNDEF, VT, Expand);
 129       setOperationAction(ISD::ROTR,            VT, Expand);
 130
 131       // Use *MUL_LOHI where possible and a wider multiplication otherwise.
 132       setOperationAction(ISD::MULHS, VT, Expand);
 133       setOperationAction(ISD::MULHU, VT, Expand);
 134
 135       // We have instructions for signed but not unsigned FP conversion.
 136       setOperationAction(ISD::FP_TO_UINT, VT, Expand);
 137     }
 138   }
 139
 140   // Type legalization will convert 8- and 16-bit atomic operations into
 141   // forms that operate on i32s (but still keeping the original memory VT).
 142   // Lower them into full i32 operations.
 143   setOperationAction(ISD::ATOMIC_SWAP,      MVT::i32, Custom);
 144   setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i32, Custom);
 145   setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i32, Custom);
 146   setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i32, Custom);
 147   setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i32, Custom);
 148   setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i32, Custom);
 149   setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i32, Custom);
 150   setOperationAction(ISD::ATOMIC_LOAD_MIN,  MVT::i32, Custom);
 151   setOperationAction(ISD::ATOMIC_LOAD_MAX,  MVT::i32, Custom);
 152   setOperationAction(ISD::ATOMIC_LOAD_UMIN, MVT::i32, Custom);
 153   setOperationAction(ISD::ATOMIC_LOAD_UMAX, MVT::i32, Custom);
 154   setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i32, Custom);
 155
 156   // We have instructions for signed but not unsigned FP conversion.
 157   // Handle unsigned 32-bit types as signed 64-bit types.
 158   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Promote);
 159   setOperationAction(ISD::UINT_TO_FP, MVT::i64, Expand);
 160
 161   // We have native support for a 64-bit CTLZ, via FLOGR.
 162   setOperationAction(ISD::CTLZ, MVT::i32, Promote);
 163   setOperationAction(ISD::CTLZ, MVT::i64, Legal);
 164
 165   // Give LowerOperation the chance to replace 64-bit ORs with subregs.
 166   setOperationAction(ISD::OR, MVT::i64, Custom);
 167
 168   // The architecture has 32-bit SMUL_LOHI and UMUL_LOHI (MR and MLR),
 169   // but they aren't really worth using.  There is no 64-bit SMUL_LOHI,
 170   // but there is a 64-bit UMUL_LOHI: MLGR.
 171   setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
 172   setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
 173   setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
 174   setOperationAction(ISD::UMUL_LOHI, MVT::i64, Custom);
 175
 176   // FIXME: Can we support these natively?
 177   setOperationAction(ISD::SRL_PARTS, MVT::i64, Expand);
 178   setOperationAction(ISD::SHL_PARTS, MVT::i64, Expand);
 179   setOperationAction(ISD::SRA_PARTS, MVT::i64, Expand);
 180
 181   // We have native instructions for i8, i16 and i32 extensions, but not i1.
 182   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 183   setLoadExtAction(ISD::ZEXTLOAD, MVT::i1, Promote);
 184   setLoadExtAction(ISD::EXTLOAD,  MVT::i1, Promote);
 185   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 186
 187   // Handle the various types of symbolic address.
 188   setOperationAction(ISD::ConstantPool,     PtrVT, Custom);
 189   setOperationAction(ISD::GlobalAddress,    PtrVT, Custom);
 190   setOperationAction(ISD::GlobalTLSAddress, PtrVT, Custom);
 191   setOperationAction(ISD::BlockAddress,     PtrVT, Custom);
 192   setOperationAction(ISD::JumpTable,        PtrVT, Custom);
 193
 194   // We need to handle dynamic allocations specially because of the
 195   // 160-byte area at the bottom of the stack.
 196   setOperationAction(ISD::DYNAMIC_STACKALLOC, PtrVT, Custom);
 197
 198   // Use custom expanders so that we can force the function to use
 199   // a frame pointer.
 200   setOperationAction(ISD::STACKSAVE,    MVT::Other, Custom);
 201   setOperationAction(ISD::STACKRESTORE, MVT::Other, Custom);
 202
 203   // Handle floating-point types.
 204   for (unsigned I = MVT::FIRST_FP_VALUETYPE;
 205        I <= MVT::LAST_FP_VALUETYPE;
 206        ++I) {
 207     MVT VT = MVT::SimpleValueType(I);
 208     if (isTypeLegal(VT)) {
 209       // We can use FI for FRINT.
 210       setOperationAction(ISD::FRINT, VT, Legal);
 211
 212       // No special instructions for these.
 213       setOperationAction(ISD::FSIN, VT, Expand);
 214       setOperationAction(ISD::FCOS, VT, Expand);
 215       setOperationAction(ISD::FREM, VT, Expand);
 216     }
 217   }
 218
 219   // We have fused multiply-addition for f32 and f64 but not f128.
 220   setOperationAction(ISD::FMA, MVT::f32,  Legal);
 221   setOperationAction(ISD::FMA, MVT::f64,  Legal);
 222   setOperationAction(ISD::FMA, MVT::f128, Expand);
 223
 224   // Needed so that we don't try to implement f128 constant loads using
 225   // a load-and-extend of a f80 constant (in cases where the constant
 226   // would fit in an f80).
 227   setLoadExtAction(ISD::EXTLOAD, MVT::f80, Expand);
 228
 229   // Floating-point truncation and stores need to be done separately.
 230   setTruncStoreAction(MVT::f64,  MVT::f32, Expand);
 231   setTruncStoreAction(MVT::f128, MVT::f32, Expand);
 232   setTruncStoreAction(MVT::f128, MVT::f64, Expand);
 233
 234   // We have 64-bit FPR<->GPR moves, but need special handling for
 235   // 32-bit forms.
 236   setOperationAction(ISD::BITCAST, MVT::i32, Custom);
 237   setOperationAction(ISD::BITCAST, MVT::f32, Custom);
 238
 239   // VASTART and VACOPY need to deal with the SystemZ-specific varargs
 240   // structure, but VAEND is a no-op.
 241   setOperationAction(ISD::VASTART, MVT::Other, Custom);
 242   setOperationAction(ISD::VACOPY,  MVT::Other, Custom);
 243   setOperationAction(ISD::VAEND,   MVT::Other, Expand);
 244
 245   // We want to use MVC in preference to even a single load/store pair.
 246   MaxStoresPerMemcpy = 0;
 247   MaxStoresPerMemcpyOptSize = 0;
 248
 249   // The main memset sequence is a byte store followed by an MVC.
 250   // Two STC or MV..I stores win over that, but the kind of fused stores
 251   // generated by target-independent code don't when the byte value is
 252   // variable.  E.g.  "STC <reg>;MHI <reg>,257;STH <reg>" is not better
 253   // than "STC;MVC".  Handle the choice in target-specific code instead.
 254   MaxStoresPerMemset = 0;
 255   MaxStoresPerMemsetOptSize = 0;
 256 }
 257
 258 bool
 259 SystemZTargetLowering::isFMAFasterThanFMulAndFAdd(EVT VT) const {
 260   VT = VT.getScalarType();
 261
 262   if (!VT.isSimple())
 263     return false;
 264
 265   switch (VT.getSimpleVT().SimpleTy) {
 266   case MVT::f32:
 267   case MVT::f64:
 268     return true;
 269   case MVT::f128:
 270     return false;
 271   default:
 272     break;
 273   }
 274
 275   return false;
 276 }
 277
 278 bool SystemZTargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
 279   // We can load zero using LZ?R and negative zero using LZ?R;LC?BR.
 280   return Imm.isZero() || Imm.isNegZero();
 281 }
 282
 283 bool SystemZTargetLowering::allowsUnalignedMemoryAccesses(EVT VT,
 284                                                           bool *Fast) const {
 285   // Unaligned accesses should never be slower than the expanded version.
 286   // We check specifically for aligned accesses in the few cases where
 287   // they are required.
 288   if (Fast)
 289     *Fast = true;
 290   return true;
 291 }
 292
 293 //===----------------------------------------------------------------------===//
 294 // Inline asm support
 295 //===----------------------------------------------------------------------===//
 296
 297 TargetLowering::ConstraintType
 298 SystemZTargetLowering::getConstraintType(const std::string &Constraint) const {
 299   if (Constraint.size() == 1) {
 300     switch (Constraint[0]) {
 301     case 'a': // Address register
 302     case 'd': // Data register (equivalent to 'r')
 303     case 'f': // Floating-point register
 304     case 'r': // General-purpose register
 305       return C_RegisterClass;
 306
 307     case 'Q': // Memory with base and unsigned 12-bit displacement
 308     case 'R': // Likewise, plus an index
 309     case 'S': // Memory with base and signed 20-bit displacement
 310     case 'T': // Likewise, plus an index
 311     case 'm': // Equivalent to 'T'.
 312       return C_Memory;
 313
 314     case 'I': // Unsigned 8-bit constant
 315     case 'J': // Unsigned 12-bit constant
 316     case 'K': // Signed 16-bit constant
 317     case 'L': // Signed 20-bit displacement (on all targets we support)
 318     case 'M': // 0x7fffffff
 319       return C_Other;
 320
 321     default:
 322       break;
 323     }
 324   }
 325   return TargetLowering::getConstraintType(Constraint);
 326 }
 327
 328 TargetLowering::ConstraintWeight SystemZTargetLowering::
 329 getSingleConstraintMatchWeight(AsmOperandInfo &info,
 330                                const char *constraint) const {
 331   ConstraintWeight weight = CW_Invalid;
 332   Value *CallOperandVal = info.CallOperandVal;
 333   // If we don't have a value, we can't do a match,
 334   // but allow it at the lowest weight.
 335   if (CallOperandVal == NULL)
 336     return CW_Default;
 337   Type *type = CallOperandVal->getType();
 338   // Look at the constraint type.
 339   switch (*constraint) {
 340   default:
 341     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
 342     break;
 343
 344   case 'a': // Address register
 345   case 'd': // Data register (equivalent to 'r')
 346   case 'r': // General-purpose register
 347     if (CallOperandVal->getType()->isIntegerTy())
 348       weight = CW_Register;
 349     break;
 350
 351   case 'f': // Floating-point register
 352     if (type->isFloatingPointTy())
 353       weight = CW_Register;
 354     break;
 355
 356   case 'I': // Unsigned 8-bit constant
 357     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal))
 358       if (isUInt<8>(C->getZExtValue()))
 359         weight = CW_Constant;
 360     break;
 361
 362   case 'J': // Unsigned 12-bit constant
 363     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal))
 364       if (isUInt<12>(C->getZExtValue()))
 365         weight = CW_Constant;
 366     break;
 367
 368   case 'K': // Signed 16-bit constant
 369     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal))
 370       if (isInt<16>(C->getSExtValue()))
 371         weight = CW_Constant;
 372     break;
 373
 374   case 'L': // Signed 20-bit displacement (on all targets we support)
 375     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal))
 376       if (isInt<20>(C->getSExtValue()))
 377         weight = CW_Constant;
 378     break;
 379
 380   case 'M': // 0x7fffffff
 381     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal))
 382       if (C->getZExtValue() == 0x7fffffff)
 383         weight = CW_Constant;
 384     break;
 385   }
 386   return weight;
 387 }
 388
 389 // Parse a "{tNNN}" register constraint for which the register type "t"
 390 // has already been verified.  MC is the class associated with "t" and
 391 // Map maps 0-based register numbers to LLVM register numbers.
 392 static std::pair<unsigned, const TargetRegisterClass *>
 393 parseRegisterNumber(const std::string &Constraint,
 394                     const TargetRegisterClass *RC, const unsigned *Map) {
 395   assert(*(Constraint.end()-1) == '}' && "Missing '}'");
 396   if (isdigit(Constraint[2])) {
 397     std::string Suffix(Constraint.data() + 2, Constraint.size() - 2);
 398     unsigned Index = atoi(Suffix.c_str());
 399     if (Index < 16 && Map[Index])
 400       return std::make_pair(Map[Index], RC);
 401   }
 402   return std::make_pair(0u, static_cast<TargetRegisterClass*>(0));
 403 }
 404
 405 std::pair<unsigned, const TargetRegisterClass *> SystemZTargetLowering::
 406 getRegForInlineAsmConstraint(const std::string &Constraint, MVT VT) const {
 407   if (Constraint.size() == 1) {
 408     // GCC Constraint Letters
 409     switch (Constraint[0]) {
 410     default: break;
 411     case 'd': // Data register (equivalent to 'r')
 412     case 'r': // General-purpose register
 413       if (VT == MVT::i64)
 414         return std::make_pair(0U, &SystemZ::GR64BitRegClass);
 415       else if (VT == MVT::i128)
 416         return std::make_pair(0U, &SystemZ::GR128BitRegClass);
 417       return std::make_pair(0U, &SystemZ::GR32BitRegClass);
 418
 419     case 'a': // Address register
 420       if (VT == MVT::i64)
 421         return std::make_pair(0U, &SystemZ::ADDR64BitRegClass);
 422       else if (VT == MVT::i128)
 423         return std::make_pair(0U, &SystemZ::ADDR128BitRegClass);
 424       return std::make_pair(0U, &SystemZ::ADDR32BitRegClass);
 425
 426     case 'f': // Floating-point register
 427       if (VT == MVT::f64)
 428         return std::make_pair(0U, &SystemZ::FP64BitRegClass);
 429       else if (VT == MVT::f128)
 430         return std::make_pair(0U, &SystemZ::FP128BitRegClass);
 431       return std::make_pair(0U, &SystemZ::FP32BitRegClass);
 432     }
 433   }
 434   if (Constraint[0] == '{') {
 435     // We need to override the default register parsing for GPRs and FPRs
 436     // because the interpretation depends on VT.  The internal names of
 437     // the registers are also different from the external names
 438     // (F0D and F0S instead of F0, etc.).
 439     if (Constraint[1] == 'r') {
 440       if (VT == MVT::i32)
 441         return parseRegisterNumber(Constraint, &SystemZ::GR32BitRegClass,
 442                                    SystemZMC::GR32Regs);
 443       if (VT == MVT::i128)
 444         return parseRegisterNumber(Constraint, &SystemZ::GR128BitRegClass,
 445                                    SystemZMC::GR128Regs);
 446       return parseRegisterNumber(Constraint, &SystemZ::GR64BitRegClass,
 447                                  SystemZMC::GR64Regs);
 448     }
 449     if (Constraint[1] == 'f') {
 450       if (VT == MVT::f32)
 451         return parseRegisterNumber(Constraint, &SystemZ::FP32BitRegClass,
 452                                    SystemZMC::FP32Regs);
 453       if (VT == MVT::f128)
 454         return parseRegisterNumber(Constraint, &SystemZ::FP128BitRegClass,
 455                                    SystemZMC::FP128Regs);
 456       return parseRegisterNumber(Constraint, &SystemZ::FP64BitRegClass,
 457                                  SystemZMC::FP64Regs);
 458     }
 459   }
 460   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
 461 }
 462
 463 void SystemZTargetLowering::
 464 LowerAsmOperandForConstraint(SDValue Op, std::string &Constraint,
 465                              std::vector<SDValue> &Ops,
 466                              SelectionDAG &DAG) const {
 467   // Only support length 1 constraints for now.
 468   if (Constraint.length() == 1) {
 469     switch (Constraint[0]) {
 470     case 'I': // Unsigned 8-bit constant
 471       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
 472         if (isUInt<8>(C->getZExtValue()))
 473           Ops.push_back(DAG.getTargetConstant(C->getZExtValue(),
 474                                               Op.getValueType()));
 475       return;
 476
 477     case 'J': // Unsigned 12-bit constant
 478       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
 479         if (isUInt<12>(C->getZExtValue()))
 480           Ops.push_back(DAG.getTargetConstant(C->getZExtValue(),
 481                                               Op.getValueType()));
 482       return;
 483
 484     case 'K': // Signed 16-bit constant
 485       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
 486         if (isInt<16>(C->getSExtValue()))
 487           Ops.push_back(DAG.getTargetConstant(C->getSExtValue(),
 488                                               Op.getValueType()));
 489       return;
 490
 491     case 'L': // Signed 20-bit displacement (on all targets we support)
 492       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
 493         if (isInt<20>(C->getSExtValue()))
 494           Ops.push_back(DAG.getTargetConstant(C->getSExtValue(),
 495                                               Op.getValueType()));
 496       return;
 497
 498     case 'M': // 0x7fffffff
 499       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
 500         if (C->getZExtValue() == 0x7fffffff)
 501           Ops.push_back(DAG.getTargetConstant(C->getZExtValue(),
 502                                               Op.getValueType()));
 503       return;
 504     }
 505   }
 506   TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
 507 }
 508
 509 //===----------------------------------------------------------------------===//
 510 // Calling conventions
 511 //===----------------------------------------------------------------------===//
 512
 513 #include "SystemZGenCallingConv.inc"
 514
 515 // Value is a value that has been passed to us in the location described by VA
 516 // (and so has type VA.getLocVT()).  Convert Value to VA.getValVT(), chaining
 517 // any loads onto Chain.
 518 static SDValue convertLocVTToValVT(SelectionDAG &DAG, SDLoc DL,
 519                                    CCValAssign &VA, SDValue Chain,
 520                                    SDValue Value) {
 521   // If the argument has been promoted from a smaller type, insert an
 522   // assertion to capture this.
 523   if (VA.getLocInfo() == CCValAssign::SExt)
 524     Value = DAG.getNode(ISD::AssertSext, DL, VA.getLocVT(), Value,
 525                         DAG.getValueType(VA.getValVT()));
 526   else if (VA.getLocInfo() == CCValAssign::ZExt)
 527     Value = DAG.getNode(ISD::AssertZext, DL, VA.getLocVT(), Value,
 528                         DAG.getValueType(VA.getValVT()));
 529
 530   if (VA.isExtInLoc())
 531     Value = DAG.getNode(ISD::TRUNCATE, DL, VA.getValVT(), Value);
 532   else if (VA.getLocInfo() == CCValAssign::Indirect)
 533     Value = DAG.getLoad(VA.getValVT(), DL, Chain, Value,
 534                         MachinePointerInfo(), false, false, false, 0);
 535   else
 536     assert(VA.getLocInfo() == CCValAssign::Full && "Unsupported getLocInfo");
 537   return Value;
 538 }
 539
 540 // Value is a value of type VA.getValVT() that we need to copy into
 541 // the location described by VA.  Return a copy of Value converted to
 542 // VA.getValVT().  The caller is responsible for handling indirect values.
 543 static SDValue convertValVTToLocVT(SelectionDAG &DAG, SDLoc DL,
 544                                    CCValAssign &VA, SDValue Value) {
 545   switch (VA.getLocInfo()) {
 546   case CCValAssign::SExt:
 547     return DAG.getNode(ISD::SIGN_EXTEND, DL, VA.getLocVT(), Value);
 548   case CCValAssign::ZExt:
 549     return DAG.getNode(ISD::ZERO_EXTEND, DL, VA.getLocVT(), Value);
 550   case CCValAssign::AExt:
 551     return DAG.getNode(ISD::ANY_EXTEND, DL, VA.getLocVT(), Value);
 552   case CCValAssign::Full:
 553     return Value;
 554   default:
 555     llvm_unreachable("Unhandled getLocInfo()");
 556   }
 557 }
 558
 559 SDValue SystemZTargetLowering::
 560 LowerFormalArguments(SDValue Chain, CallingConv::ID CallConv, bool IsVarArg,
 561                      const SmallVectorImpl<ISD::InputArg> &Ins,
 562                      SDLoc DL, SelectionDAG &DAG,
 563                      SmallVectorImpl<SDValue> &InVals) const {
 564   MachineFunction &MF = DAG.getMachineFunction();
 565   MachineFrameInfo *MFI = MF.getFrameInfo();
 566   MachineRegisterInfo &MRI = MF.getRegInfo();
 567   SystemZMachineFunctionInfo *FuncInfo =
 568     MF.getInfo<SystemZMachineFunctionInfo>();
 569   const SystemZFrameLowering *TFL =
 570     static_cast<const SystemZFrameLowering *>(TM.getFrameLowering());
 571
 572   // Assign locations to all of the incoming arguments.
 573   SmallVector<CCValAssign, 16> ArgLocs;
 574   CCState CCInfo(CallConv, IsVarArg, MF, TM, ArgLocs, *DAG.getContext());
 575   CCInfo.AnalyzeFormalArguments(Ins, CC_SystemZ);
 576
 577   unsigned NumFixedGPRs = 0;
 578   unsigned NumFixedFPRs = 0;
 579   for (unsigned I = 0, E = ArgLocs.size(); I != E; ++I) {
 580     SDValue ArgValue;
 581     CCValAssign &VA = ArgLocs[I];
 582     EVT LocVT = VA.getLocVT();
 583     if (VA.isRegLoc()) {
 584       // Arguments passed in registers
 585       const TargetRegisterClass *RC;
 586       switch (LocVT.getSimpleVT().SimpleTy) {
 587       default:
 588         // Integers smaller than i64 should be promoted to i64.
 589         llvm_unreachable("Unexpected argument type");
 590       case MVT::i32:
 591         NumFixedGPRs += 1;
 592         RC = &SystemZ::GR32BitRegClass;
 593         break;
 594       case MVT::i64:
 595         NumFixedGPRs += 1;
 596         RC = &SystemZ::GR64BitRegClass;
 597         break;
 598       case MVT::f32:
 599         NumFixedFPRs += 1;
 600         RC = &SystemZ::FP32BitRegClass;
 601         break;
 602       case MVT::f64:
 603         NumFixedFPRs += 1;
 604         RC = &SystemZ::FP64BitRegClass;
 605         break;
 606       }
 607
 608       unsigned VReg = MRI.createVirtualRegister(RC);
 609       MRI.addLiveIn(VA.getLocReg(), VReg);
 610       ArgValue = DAG.getCopyFromReg(Chain, DL, VReg, LocVT);
 611     } else {
 612       assert(VA.isMemLoc() && "Argument not register or memory");
 613
 614       // Create the frame index object for this incoming parameter.
 615       int FI = MFI->CreateFixedObject(LocVT.getSizeInBits() / 8,
 616                                       VA.getLocMemOffset(), true);
 617
 618       // Create the SelectionDAG nodes corresponding to a load
 619       // from this parameter.  Unpromoted ints and floats are
 620       // passed as right-justified 8-byte values.
 621       EVT PtrVT = getPointerTy();
 622       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
 623       if (VA.getLocVT() == MVT::i32 || VA.getLocVT() == MVT::f32)
 624         FIN = DAG.getNode(ISD::ADD, DL, PtrVT, FIN, DAG.getIntPtrConstant(4));
 625       ArgValue = DAG.getLoad(LocVT, DL, Chain, FIN,
 626                              MachinePointerInfo::getFixedStack(FI),
 627                              false, false, false, 0);
 628     }
 629
 630     // Convert the value of the argument register into the value that's
 631     // being passed.
 632     InVals.push_back(convertLocVTToValVT(DAG, DL, VA, Chain, ArgValue));
 633   }
 634
 635   if (IsVarArg) {
 636     // Save the number of non-varargs registers for later use by va_start, etc.
 637     FuncInfo->setVarArgsFirstGPR(NumFixedGPRs);
 638     FuncInfo->setVarArgsFirstFPR(NumFixedFPRs);
 639
 640     // Likewise the address (in the form of a frame index) of where the
 641     // first stack vararg would be.  The 1-byte size here is arbitrary.
 642     int64_t StackSize = CCInfo.getNextStackOffset();
 643     FuncInfo->setVarArgsFrameIndex(MFI->CreateFixedObject(1, StackSize, true));
 644
 645     // ...and a similar frame index for the caller-allocated save area
 646     // that will be used to store the incoming registers.
 647     int64_t RegSaveOffset = TFL->getOffsetOfLocalArea();
 648     unsigned RegSaveIndex = MFI->CreateFixedObject(1, RegSaveOffset, true);
 649     FuncInfo->setRegSaveFrameIndex(RegSaveIndex);
 650
 651     // Store the FPR varargs in the reserved frame slots.  (We store the
 652     // GPRs as part of the prologue.)
 653     if (NumFixedFPRs < SystemZ::NumArgFPRs) {
 654       SDValue MemOps[SystemZ::NumArgFPRs];
 655       for (unsigned I = NumFixedFPRs; I < SystemZ::NumArgFPRs; ++I) {
 656         unsigned Offset = TFL->getRegSpillOffset(SystemZ::ArgFPRs[I]);
 657         int FI = MFI->CreateFixedObject(8, RegSaveOffset + Offset, true);
 658         SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
 659         unsigned VReg = MF.addLiveIn(SystemZ::ArgFPRs[I],
 660                                      &SystemZ::FP64BitRegClass);
 661         SDValue ArgValue = DAG.getCopyFromReg(Chain, DL, VReg, MVT::f64);
 662         MemOps[I] = DAG.getStore(ArgValue.getValue(1), DL, ArgValue, FIN,
 663                                  MachinePointerInfo::getFixedStack(FI),
 664                                  false, false, 0);
 665
 666       }
 667       // Join the stores, which are independent of one another.
 668       Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
 669                           &MemOps[NumFixedFPRs],
 670                           SystemZ::NumArgFPRs - NumFixedFPRs);
 671     }
 672   }
 673
 674   return Chain;
 675 }
 676
 677 SDValue
 678 SystemZTargetLowering::LowerCall(CallLoweringInfo &CLI,
 679                                  SmallVectorImpl<SDValue> &InVals) const {
 680   SelectionDAG &DAG = CLI.DAG;
 681   SDLoc &DL = CLI.DL;
 682   SmallVectorImpl<ISD::OutputArg> &Outs = CLI.Outs;
 683   SmallVectorImpl<SDValue> &OutVals = CLI.OutVals;
 684   SmallVectorImpl<ISD::InputArg> &Ins = CLI.Ins;
 685   SDValue Chain = CLI.Chain;
 686   SDValue Callee = CLI.Callee;
 687   bool &isTailCall = CLI.IsTailCall;
 688   CallingConv::ID CallConv = CLI.CallConv;
 689   bool IsVarArg = CLI.IsVarArg;
 690   MachineFunction &MF = DAG.getMachineFunction();
 691   EVT PtrVT = getPointerTy();
 692
 693   // SystemZ target does not yet support tail call optimization.
 694   isTailCall = false;
 695
 696   // Analyze the operands of the call, assigning locations to each operand.
 697   SmallVector<CCValAssign, 16> ArgLocs;
 698   CCState ArgCCInfo(CallConv, IsVarArg, MF, TM, ArgLocs, *DAG.getContext());
 699   ArgCCInfo.AnalyzeCallOperands(Outs, CC_SystemZ);
 700
 701   // Get a count of how many bytes are to be pushed on the stack.
 702   unsigned NumBytes = ArgCCInfo.getNextStackOffset();
 703
 704   // Mark the start of the call.
 705   Chain = DAG.getCALLSEQ_START(Chain, DAG.getConstant(NumBytes, PtrVT, true),
 706                                DL);
 707
 708   // Copy argument values to their designated locations.
 709   SmallVector<std::pair<unsigned, SDValue>, 9> RegsToPass;
 710   SmallVector<SDValue, 8> MemOpChains;
 711   SDValue StackPtr;
 712   for (unsigned I = 0, E = ArgLocs.size(); I != E; ++I) {
 713     CCValAssign &VA = ArgLocs[I];
 714     SDValue ArgValue = OutVals[I];
 715
 716     if (VA.getLocInfo() == CCValAssign::Indirect) {
 717       // Store the argument in a stack slot and pass its address.
 718       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
 719       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
 720       MemOpChains.push_back(DAG.getStore(Chain, DL, ArgValue, SpillSlot,
 721                                          MachinePointerInfo::getFixedStack(FI),
 722                                          false, false, 0));
 723       ArgValue = SpillSlot;
 724     } else
 725       ArgValue = convertValVTToLocVT(DAG, DL, VA, ArgValue);
 726
 727     if (VA.isRegLoc())
 728       // Queue up the argument copies and emit them at the end.
 729       RegsToPass.push_back(std::make_pair(VA.getLocReg(), ArgValue));
 730     else {
 731       assert(VA.isMemLoc() && "Argument not register or memory");
 732
 733       // Work out the address of the stack slot.  Unpromoted ints and
 734       // floats are passed as right-justified 8-byte values.
 735       if (!StackPtr.getNode())
 736         StackPtr = DAG.getCopyFromReg(Chain, DL, SystemZ::R15D, PtrVT);
 737       unsigned Offset = SystemZMC::CallFrameSize + VA.getLocMemOffset();
 738       if (VA.getLocVT() == MVT::i32 || VA.getLocVT() == MVT::f32)
 739         Offset += 4;
 740       SDValue Address = DAG.getNode(ISD::ADD, DL, PtrVT, StackPtr,
 741                                     DAG.getIntPtrConstant(Offset));
 742
 743       // Emit the store.
 744       MemOpChains.push_back(DAG.getStore(Chain, DL, ArgValue, Address,
 745                                          MachinePointerInfo(),
 746                                          false, false, 0));
 747     }
 748   }
 749
 750   // Join the stores, which are independent of one another.
 751   if (!MemOpChains.empty())
 752     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
 753                         &MemOpChains[0], MemOpChains.size());
 754
 755   // Build a sequence of copy-to-reg nodes, chained and glued together.
 756   SDValue Glue;
 757   for (unsigned I = 0, E = RegsToPass.size(); I != E; ++I) {
 758     Chain = DAG.getCopyToReg(Chain, DL, RegsToPass[I].first,
 759                              RegsToPass[I].second, Glue);
 760     Glue = Chain.getValue(1);
 761   }
 762
 763   // Accept direct calls by converting symbolic call addresses to the
 764   // associated Target* opcodes.
 765   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
 766     Callee = DAG.getTargetGlobalAddress(G->getGlobal(), DL, PtrVT);
 767     Callee = DAG.getNode(SystemZISD::PCREL_WRAPPER, DL, PtrVT, Callee);
 768   } else if (ExternalSymbolSDNode *E = dyn_cast<ExternalSymbolSDNode>(Callee)) {
 769     Callee = DAG.getTargetExternalSymbol(E->getSymbol(), PtrVT);
 770     Callee = DAG.getNode(SystemZISD::PCREL_WRAPPER, DL, PtrVT, Callee);
 771   }
 772
 773   // The first call operand is the chain and the second is the target address.
 774   SmallVector<SDValue, 8> Ops;
 775   Ops.push_back(Chain);
 776   Ops.push_back(Callee);
 777
 778   // Add argument registers to the end of the list so that they are
 779   // known live into the call.
 780   for (unsigned I = 0, E = RegsToPass.size(); I != E; ++I)
 781     Ops.push_back(DAG.getRegister(RegsToPass[I].first,
 782                                   RegsToPass[I].second.getValueType()));
 783
 784   // Glue the call to the argument copies, if any.
 785   if (Glue.getNode())
 786     Ops.push_back(Glue);
 787
 788   // Emit the call.
 789   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
 790   Chain = DAG.getNode(SystemZISD::CALL, DL, NodeTys, &Ops[0], Ops.size());
 791   Glue = Chain.getValue(1);
 792
 793   // Mark the end of the call, which is glued to the call itself.
 794   Chain = DAG.getCALLSEQ_END(Chain,
 795                              DAG.getConstant(NumBytes, PtrVT, true),
 796                              DAG.getConstant(0, PtrVT, true),
 797                              Glue, DL);
 798   Glue = Chain.getValue(1);
 799
 800   // Assign locations to each value returned by this call.
 801   SmallVector<CCValAssign, 16> RetLocs;
 802   CCState RetCCInfo(CallConv, IsVarArg, MF, TM, RetLocs, *DAG.getContext());
 803   RetCCInfo.AnalyzeCallResult(Ins, RetCC_SystemZ);
 804
 805   // Copy all of the result registers out of their specified physreg.
 806   for (unsigned I = 0, E = RetLocs.size(); I != E; ++I) {
 807     CCValAssign &VA = RetLocs[I];
 808
 809     // Copy the value out, gluing the copy to the end of the call sequence.
 810     SDValue RetValue = DAG.getCopyFromReg(Chain, DL, VA.getLocReg(),
 811                                           VA.getLocVT(), Glue);
 812     Chain = RetValue.getValue(1);
 813     Glue = RetValue.getValue(2);
 814
 815     // Convert the value of the return register into the value that's
 816     // being returned.
 817     InVals.push_back(convertLocVTToValVT(DAG, DL, VA, Chain, RetValue));
 818   }
 819
 820   return Chain;
 821 }
 822
 823 SDValue
 824 SystemZTargetLowering::LowerReturn(SDValue Chain,
 825                                    CallingConv::ID CallConv, bool IsVarArg,
 826                                    const SmallVectorImpl<ISD::OutputArg> &Outs,
 827                                    const SmallVectorImpl<SDValue> &OutVals,
 828                                    SDLoc DL, SelectionDAG &DAG) const {
 829   MachineFunction &MF = DAG.getMachineFunction();
 830
 831   // Assign locations to each returned value.
 832   SmallVector<CCValAssign, 16> RetLocs;
 833   CCState RetCCInfo(CallConv, IsVarArg, MF, TM, RetLocs, *DAG.getContext());
 834   RetCCInfo.AnalyzeReturn(Outs, RetCC_SystemZ);
 835
 836   // Quick exit for void returns
 837   if (RetLocs.empty())
 838     return DAG.getNode(SystemZISD::RET_FLAG, DL, MVT::Other, Chain);
 839
 840   // Copy the result values into the output registers.
 841   SDValue Glue;
 842   SmallVector<SDValue, 4> RetOps;
 843   RetOps.push_back(Chain);
 844   for (unsigned I = 0, E = RetLocs.size(); I != E; ++I) {
 845     CCValAssign &VA = RetLocs[I];
 846     SDValue RetValue = OutVals[I];
 847
 848     // Make the return register live on exit.
 849     assert(VA.isRegLoc() && "Can only return in registers!");
 850
 851     // Promote the value as required.
 852     RetValue = convertValVTToLocVT(DAG, DL, VA, RetValue);
 853
 854     // Chain and glue the copies together.
 855     unsigned Reg = VA.getLocReg();
 856     Chain = DAG.getCopyToReg(Chain, DL, Reg, RetValue, Glue);
 857     Glue = Chain.getValue(1);
 858     RetOps.push_back(DAG.getRegister(Reg, VA.getLocVT()));
 859   }
 860
 861   // Update chain and glue.
 862   RetOps[0] = Chain;
 863   if (Glue.getNode())
 864     RetOps.push_back(Glue);
 865
 866   return DAG.getNode(SystemZISD::RET_FLAG, DL, MVT::Other,
 867                      RetOps.data(), RetOps.size());
 868 }
 869
 870 // CC is a comparison that will be implemented using an integer or
 871 // floating-point comparison.  Return the condition code mask for
 872 // a branch on true.  In the integer case, CCMASK_CMP_UO is set for
 873 // unsigned comparisons and clear for signed ones.  In the floating-point
 874 // case, CCMASK_CMP_UO has its normal mask meaning (unordered).
 875 static unsigned CCMaskForCondCode(ISD::CondCode CC) {
 876 #define CONV(X) \
 877   case ISD::SET##X: return SystemZ::CCMASK_CMP_##X; \
 878   case ISD::SETO##X: return SystemZ::CCMASK_CMP_##X; \
 879   case ISD::SETU##X: return SystemZ::CCMASK_CMP_UO | SystemZ::CCMASK_CMP_##X
 880
 881   switch (CC) {
 882   default:
 883     llvm_unreachable("Invalid integer condition!");
 884
 885   CONV(EQ);
 886   CONV(NE);
 887   CONV(GT);
 888   CONV(GE);
 889   CONV(LT);
 890   CONV(LE);
 891
 892   case ISD::SETO:  return SystemZ::CCMASK_CMP_O;
 893   case ISD::SETUO: return SystemZ::CCMASK_CMP_UO;
 894   }
 895 #undef CONV
 896 }
 897
 898 // If a comparison described by IsUnsigned, CCMask, CmpOp0 and CmpOp1
 899 // is suitable for CLI(Y), CHHSI or CLHHSI, adjust the operands as necessary.
 900 static void adjustSubwordCmp(SelectionDAG &DAG, bool &IsUnsigned,
 901                              SDValue &CmpOp0, SDValue &CmpOp1,
 902                              unsigned &CCMask) {
 903   // For us to make any changes, it must a comparison between a single-use
 904   // load and a constant.
 905   if (!CmpOp0.hasOneUse() ||
 906       CmpOp0.getOpcode() != ISD::LOAD ||
 907       CmpOp1.getOpcode() != ISD::Constant)
 908     return;
 909
 910   // We must have an 8- or 16-bit load.
 911   LoadSDNode *Load = cast<LoadSDNode>(CmpOp0);
 912   unsigned NumBits = Load->getMemoryVT().getStoreSizeInBits();
 913   if (NumBits != 8 && NumBits != 16)
 914     return;
 915
 916   // The load must be an extending one and the constant must be within the
 917   // range of the unextended value.
 918   ConstantSDNode *Constant = cast<ConstantSDNode>(CmpOp1);
 919   uint64_t Value = Constant->getZExtValue();
 920   uint64_t Mask = (1 << NumBits) - 1;
 921   if (Load->getExtensionType() == ISD::SEXTLOAD) {
 922     int64_t SignedValue = Constant->getSExtValue();
 923     if (uint64_t(SignedValue) + (1ULL << (NumBits - 1)) > Mask)
 924       return;
 925     // Unsigned comparison between two sign-extended values is equivalent
 926     // to unsigned comparison between two zero-extended values.
 927     if (IsUnsigned)
 928       Value &= Mask;
 929     else if (CCMask == SystemZ::CCMASK_CMP_EQ ||
 930              CCMask == SystemZ::CCMASK_CMP_NE)
 931       // Any choice of IsUnsigned is OK for equality comparisons.
 932       // We could use either CHHSI or CLHHSI for 16-bit comparisons,
 933       // but since we use CLHHSI for zero extensions, it seems better
 934       // to be consistent and do the same here.
 935       Value &= Mask, IsUnsigned = true;
 936     else if (NumBits == 8) {
 937       // Try to treat the comparison as unsigned, so that we can use CLI.
 938       // Adjust CCMask and Value as necessary.
 939       if (Value == 0 && CCMask == SystemZ::CCMASK_CMP_LT)
 940         // Test whether the high bit of the byte is set.
 941         Value = 127, CCMask = SystemZ::CCMASK_CMP_GT, IsUnsigned = true;
 942       else if (SignedValue == -1 && CCMask == SystemZ::CCMASK_CMP_GT)
 943         // Test whether the high bit of the byte is clear.
 944         Value = 128, CCMask = SystemZ::CCMASK_CMP_LT, IsUnsigned = true;
 945       else
 946         // No instruction exists for this combination.
 947         return;
 948     }
 949   } else if (Load->getExtensionType() == ISD::ZEXTLOAD) {
 950     if (Value > Mask)
 951       return;
 952     // Signed comparison between two zero-extended values is equivalent
 953     // to unsigned comparison.
 954     IsUnsigned = true;
 955   } else
 956     return;
 957
 958   // Make sure that the first operand is an i32 of the right extension type.
 959   ISD::LoadExtType ExtType = IsUnsigned ? ISD::ZEXTLOAD : ISD::SEXTLOAD;
 960   if (CmpOp0.getValueType() != MVT::i32 ||
 961       Load->getExtensionType() != ExtType)
 962     CmpOp0 = DAG.getExtLoad(ExtType, SDLoc(Load), MVT::i32,
 963                             Load->getChain(), Load->getBasePtr(),
 964                             Load->getPointerInfo(), Load->getMemoryVT(),
 965                             Load->isVolatile(), Load->isNonTemporal(),
 966                             Load->getAlignment());
 967
 968   // Make sure that the second operand is an i32 with the right value.
 969   if (CmpOp1.getValueType() != MVT::i32 ||
 970       Value != Constant->getZExtValue())
 971     CmpOp1 = DAG.getConstant(Value, MVT::i32);
 972 }
 973
 974 // Return true if a comparison described by CCMask, CmpOp0 and CmpOp1
 975 // is an equality comparison that is better implemented using unsigned
 976 // rather than signed comparison instructions.
 977 static bool preferUnsignedComparison(SelectionDAG &DAG, SDValue CmpOp0,
 978                                      SDValue CmpOp1, unsigned CCMask) {
 979   // The test must be for equality or inequality.
 980   if (CCMask != SystemZ::CCMASK_CMP_EQ && CCMask != SystemZ::CCMASK_CMP_NE)
 981     return false;
 982
 983   if (CmpOp1.getOpcode() == ISD::Constant) {
 984     uint64_t Value = cast<ConstantSDNode>(CmpOp1)->getSExtValue();
 985
 986     // If we're comparing with memory, prefer unsigned comparisons for
 987     // values that are in the unsigned 16-bit range but not the signed
 988     // 16-bit range.  We want to use CLFHSI and CLGHSI.
 989     if (CmpOp0.hasOneUse() &&
 990         ISD::isNormalLoad(CmpOp0.getNode()) &&
 991         (Value >= 32768 && Value < 65536))
 992       return true;
 993
 994     // Use unsigned comparisons for values that are in the CLGFI range
 995     // but not in the CGFI range.
 996     if (CmpOp0.getValueType() == MVT::i64 && (Value >> 31) == 1)
 997       return true;
 998
 999     return false;
1000   }
1001
1002   // Prefer CL for zero-extended loads.
1003   if (CmpOp1.getOpcode() == ISD::ZERO_EXTEND ||
1004       ISD::isZEXTLoad(CmpOp1.getNode()))
1005     return true;
1006
1007   // ...and for "in-register" zero extensions.
1008   if (CmpOp1.getOpcode() == ISD::AND && CmpOp1.getValueType() == MVT::i64) {
1009     SDValue Mask = CmpOp1.getOperand(1);
1010     if (Mask.getOpcode() == ISD::Constant &&
1011         cast<ConstantSDNode>(Mask)->getZExtValue() == 0xffffffff)
1012       return true;
1013   }
1014
1015   return false;
1016 }
1017
1018 // Return a target node that compares CmpOp0 with CmpOp1 and stores a
1019 // 2-bit result in CC.  Set CCValid to the CCMASK_* of all possible
1020 // 2-bit results and CCMask to the subset of those results that are
1021 // associated with Cond.
1022 static SDValue emitCmp(SelectionDAG &DAG, SDValue CmpOp0, SDValue CmpOp1,
1023                        ISD::CondCode Cond, unsigned &CCValid,
1024                        unsigned &CCMask) {
1025   bool IsUnsigned = false;
1026   CCMask = CCMaskForCondCode(Cond);
1027   if (CmpOp0.getValueType().isFloatingPoint())
1028     CCValid = SystemZ::CCMASK_FCMP;
1029   else {
1030     IsUnsigned = CCMask & SystemZ::CCMASK_CMP_UO;
1031     CCValid = SystemZ::CCMASK_ICMP;
1032     CCMask &= CCValid;
1033     adjustSubwordCmp(DAG, IsUnsigned, CmpOp0, CmpOp1, CCMask);
1034     if (preferUnsignedComparison(DAG, CmpOp0, CmpOp1, CCMask))
1035       IsUnsigned = true;
1036   }
1037
1038   SDLoc DL(CmpOp0);
1039   return DAG.getNode((IsUnsigned ? SystemZISD::UCMP : SystemZISD::CMP),
1040                      DL, MVT::Glue, CmpOp0, CmpOp1);
1041 }
1042
1043 // Lower a binary operation that produces two VT results, one in each
1044 // half of a GR128 pair.  Op0 and Op1 are the VT operands to the operation,
1045 // Extend extends Op0 to a GR128, and Opcode performs the GR128 operation
1046 // on the extended Op0 and (unextended) Op1.  Store the even register result
1047 // in Even and the odd register result in Odd.
1048 static void lowerGR128Binary(SelectionDAG &DAG, SDLoc DL, EVT VT,
1049                              unsigned Extend, unsigned Opcode,
1050                              SDValue Op0, SDValue Op1,
1051                              SDValue &Even, SDValue &Odd) {
1052   SDNode *In128 = DAG.getMachineNode(Extend, DL, MVT::Untyped, Op0);
1053   SDValue Result = DAG.getNode(Opcode, DL, MVT::Untyped,
1054                                SDValue(In128, 0), Op1);
1055   bool Is32Bit = is32Bit(VT);
1056   SDValue SubReg0 = DAG.getTargetConstant(SystemZ::even128(Is32Bit), VT);
1057   SDValue SubReg1 = DAG.getTargetConstant(SystemZ::odd128(Is32Bit), VT);
1058   SDNode *Reg0 = DAG.getMachineNode(TargetOpcode::EXTRACT_SUBREG, DL,
1059                                     VT, Result, SubReg0);
1060   SDNode *Reg1 = DAG.getMachineNode(TargetOpcode::EXTRACT_SUBREG, DL,
1061                                     VT, Result, SubReg1);
1062   Even = SDValue(Reg0, 0);
1063   Odd = SDValue(Reg1, 0);
1064 }
1065
1066 SDValue SystemZTargetLowering::lowerBR_CC(SDValue Op, SelectionDAG &DAG) const {
1067   SDValue Chain    = Op.getOperand(0);
1068   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
1069   SDValue CmpOp0   = Op.getOperand(2);
1070   SDValue CmpOp1   = Op.getOperand(3);
1071   SDValue Dest     = Op.getOperand(4);
1072   SDLoc DL(Op);
1073
1074   unsigned CCValid, CCMask;
1075   SDValue Flags = emitCmp(DAG, CmpOp0, CmpOp1, CC, CCValid, CCMask);
1076   return DAG.getNode(SystemZISD::BR_CCMASK, DL, Op.getValueType(),
1077                      Chain, DAG.getConstant(CCValid, MVT::i32),
1078                      DAG.getConstant(CCMask, MVT::i32), Dest, Flags);
1079 }
1080
1081 SDValue SystemZTargetLowering::lowerSELECT_CC(SDValue Op,
1082                                               SelectionDAG &DAG) const {
1083   SDValue CmpOp0   = Op.getOperand(0);
1084   SDValue CmpOp1   = Op.getOperand(1);
1085   SDValue TrueOp   = Op.getOperand(2);
1086   SDValue FalseOp  = Op.getOperand(3);
1087   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
1088   SDLoc DL(Op);
1089
1090   unsigned CCValid, CCMask;
1091   SDValue Flags = emitCmp(DAG, CmpOp0, CmpOp1, CC, CCValid, CCMask);
1092
1093   SmallVector<SDValue, 5> Ops;
1094   Ops.push_back(TrueOp);
1095   Ops.push_back(FalseOp);
1096   Ops.push_back(DAG.getConstant(CCValid, MVT::i32));
1097   Ops.push_back(DAG.getConstant(CCMask, MVT::i32));
1098   Ops.push_back(Flags);
1099
1100   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Glue);
1101   return DAG.getNode(SystemZISD::SELECT_CCMASK, DL, VTs, &Ops[0], Ops.size());
1102 }
1103
1104 SDValue SystemZTargetLowering::lowerGlobalAddress(GlobalAddressSDNode *Node,
1105                                                   SelectionDAG &DAG) const {
1106   SDLoc DL(Node);
1107   const GlobalValue *GV = Node->getGlobal();
1108   int64_t Offset = Node->getOffset();
1109   EVT PtrVT = getPointerTy();
1110   Reloc::Model RM = TM.getRelocationModel();
1111   CodeModel::Model CM = TM.getCodeModel();
1112
1113   SDValue Result;
1114   if (Subtarget.isPC32DBLSymbol(GV, RM, CM)) {
1115     // Make sure that the offset is aligned to a halfword.  If it isn't,
1116     // create an "anchor" at the previous 12-bit boundary.
1117     // FIXME check whether there is a better way of handling this.
1118     if (Offset & 1) {
1119       Result = DAG.getTargetGlobalAddress(GV, DL, PtrVT,
1120                                           Offset & ~uint64_t(0xfff));
1121       Offset &= 0xfff;
1122     } else {
1123       Result = DAG.getTargetGlobalAddress(GV, DL, PtrVT, Offset);
1124       Offset = 0;
1125     }
1126     Result = DAG.getNode(SystemZISD::PCREL_WRAPPER, DL, PtrVT, Result);
1127   } else {
1128     Result = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, SystemZII::MO_GOT);
1129     Result = DAG.getNode(SystemZISD::PCREL_WRAPPER, DL, PtrVT, Result);
1130     Result = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), Result,
1131                          MachinePointerInfo::getGOT(), false, false, false, 0);
1132   }
1133
1134   // If there was a non-zero offset that we didn't fold, create an explicit
1135   // addition for it.
1136   if (Offset != 0)
1137     Result = DAG.getNode(ISD::ADD, DL, PtrVT, Result,
1138                          DAG.getConstant(Offset, PtrVT));
1139
1140   return Result;
1141 }
1142
1143 SDValue SystemZTargetLowering::lowerGlobalTLSAddress(GlobalAddressSDNode *Node,
1144                                                      SelectionDAG &DAG) const {
1145   SDLoc DL(Node);
1146   const GlobalValue *GV = Node->getGlobal();
1147   EVT PtrVT = getPointerTy();
1148   TLSModel::Model model = TM.getTLSModel(GV);
1149
1150   if (model != TLSModel::LocalExec)
1151     llvm_unreachable("only local-exec TLS mode supported");
1152
1153   // The high part of the thread pointer is in access register 0.
1154   SDValue TPHi = DAG.getNode(SystemZISD::EXTRACT_ACCESS, DL, MVT::i32,
1155                              DAG.getConstant(0, MVT::i32));
1156   TPHi = DAG.getNode(ISD::ANY_EXTEND, DL, PtrVT, TPHi);
1157
1158   // The low part of the thread pointer is in access register 1.
1159   SDValue TPLo = DAG.getNode(SystemZISD::EXTRACT_ACCESS, DL, MVT::i32,
1160                              DAG.getConstant(1, MVT::i32));
1161   TPLo = DAG.getNode(ISD::ZERO_EXTEND, DL, PtrVT, TPLo);
1162
1163   // Merge them into a single 64-bit address.
1164   SDValue TPHiShifted = DAG.getNode(ISD::SHL, DL, PtrVT, TPHi,
1165                                     DAG.getConstant(32, PtrVT));
1166   SDValue TP = DAG.getNode(ISD::OR, DL, PtrVT, TPHiShifted, TPLo);
1167
1168   // Get the offset of GA from the thread pointer.
1169   SystemZConstantPoolValue *CPV =
1170     SystemZConstantPoolValue::Create(GV, SystemZCP::NTPOFF);
1171
1172   // Force the offset into the constant pool and load it from there.
1173   SDValue CPAddr = DAG.getConstantPool(CPV, PtrVT, 8);
1174   SDValue Offset = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(),
1175                                CPAddr, MachinePointerInfo::getConstantPool(),
1176                                false, false, false, 0);
1177
1178   // Add the base and offset together.
1179   return DAG.getNode(ISD::ADD, DL, PtrVT, TP, Offset);
1180 }
1181
1182 SDValue SystemZTargetLowering::lowerBlockAddress(BlockAddressSDNode *Node,
1183                                                  SelectionDAG &DAG) const {
1184   SDLoc DL(Node);
1185   const BlockAddress *BA = Node->getBlockAddress();
1186   int64_t Offset = Node->getOffset();
1187   EVT PtrVT = getPointerTy();
1188
1189   SDValue Result = DAG.getTargetBlockAddress(BA, PtrVT, Offset);
1190   Result = DAG.getNode(SystemZISD::PCREL_WRAPPER, DL, PtrVT, Result);
1191   return Result;
1192 }
1193
1194 SDValue SystemZTargetLowering::lowerJumpTable(JumpTableSDNode *JT,
1195                                               SelectionDAG &DAG) const {
1196   SDLoc DL(JT);
1197   EVT PtrVT = getPointerTy();
1198   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), PtrVT);
1199
1200   // Use LARL to load the address of the table.
1201   return DAG.getNode(SystemZISD::PCREL_WRAPPER, DL, PtrVT, Result);
1202 }
1203
1204 SDValue SystemZTargetLowering::lowerConstantPool(ConstantPoolSDNode *CP,
1205                                                  SelectionDAG &DAG) const {
1206   SDLoc DL(CP);
1207   EVT PtrVT = getPointerTy();
1208
1209   SDValue Result;
1210   if (CP->isMachineConstantPoolEntry())
1211     Result = DAG.getTargetConstantPool(CP->getMachineCPVal(), PtrVT,
1212                                        CP->getAlignment());
1213   else
1214     Result = DAG.getTargetConstantPool(CP->getConstVal(), PtrVT,
1215                                        CP->getAlignment(), CP->getOffset());
1216
1217   // Use LARL to load the address of the constant pool entry.
1218   return DAG.getNode(SystemZISD::PCREL_WRAPPER, DL, PtrVT, Result);
1219 }
1220
1221 SDValue SystemZTargetLowering::lowerBITCAST(SDValue Op,
1222                                             SelectionDAG &DAG) const {
1223   SDLoc DL(Op);
1224   SDValue In = Op.getOperand(0);
1225   EVT InVT = In.getValueType();
1226   EVT ResVT = Op.getValueType();
1227
1228   SDValue SubReg32 = DAG.getTargetConstant(SystemZ::subreg_32bit, MVT::i64);
1229   SDValue Shift32 = DAG.getConstant(32, MVT::i64);
1230   if (InVT == MVT::i32 && ResVT == MVT::f32) {
1231     SDValue In64 = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i64, In);
1232     SDValue Shift = DAG.getNode(ISD::SHL, DL, MVT::i64, In64, Shift32);
1233     SDValue Out64 = DAG.getNode(ISD::BITCAST, DL, MVT::f64, Shift);
1234     SDNode *Out = DAG.getMachineNode(TargetOpcode::EXTRACT_SUBREG, DL,
1235                                      MVT::f32, Out64, SubReg32);
1236     return SDValue(Out, 0);
1237   }
1238   if (InVT == MVT::f32 && ResVT == MVT::i32) {
1239     SDNode *U64 = DAG.getMachineNode(TargetOpcode::IMPLICIT_DEF, DL, MVT::f64);
1240     SDNode *In64 = DAG.getMachineNode(TargetOpcode::INSERT_SUBREG, DL,
1241                                       MVT::f64, SDValue(U64, 0), In, SubReg32);
1242     SDValue Out64 = DAG.getNode(ISD::BITCAST, DL, MVT::i64, SDValue(In64, 0));
1243     SDValue Shift = DAG.getNode(ISD::SRL, DL, MVT::i64, Out64, Shift32);
1244     SDValue Out = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, Shift);
1245     return Out;
1246   }
1247   llvm_unreachable("Unexpected bitcast combination");
1248 }
1249
1250 SDValue SystemZTargetLowering::lowerVASTART(SDValue Op,
1251                                             SelectionDAG &DAG) const {
1252   MachineFunction &MF = DAG.getMachineFunction();
1253   SystemZMachineFunctionInfo *FuncInfo =
1254     MF.getInfo<SystemZMachineFunctionInfo>();
1255   EVT PtrVT = getPointerTy();
1256
1257   SDValue Chain   = Op.getOperand(0);
1258   SDValue Addr    = Op.getOperand(1);
1259   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1260   SDLoc DL(Op);
1261
1262   // The initial values of each field.
1263   const unsigned NumFields = 4;
1264   SDValue Fields[NumFields] = {
1265     DAG.getConstant(FuncInfo->getVarArgsFirstGPR(), PtrVT),
1266     DAG.getConstant(FuncInfo->getVarArgsFirstFPR(), PtrVT),
1267     DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT),
1268     DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(), PtrVT)
1269   };
1270
1271   // Store each field into its respective slot.
1272   SDValue MemOps[NumFields];
1273   unsigned Offset = 0;
1274   for (unsigned I = 0; I < NumFields; ++I) {
1275     SDValue FieldAddr = Addr;
1276     if (Offset != 0)
1277       FieldAddr = DAG.getNode(ISD::ADD, DL, PtrVT, FieldAddr,
1278                               DAG.getIntPtrConstant(Offset));
1279     MemOps[I] = DAG.getStore(Chain, DL, Fields[I], FieldAddr,
1280                              MachinePointerInfo(SV, Offset),
1281                              false, false, 0);
1282     Offset += 8;
1283   }
1284   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps, NumFields);
1285 }
1286
1287 SDValue SystemZTargetLowering::lowerVACOPY(SDValue Op,
1288                                            SelectionDAG &DAG) const {
1289   SDValue Chain      = Op.getOperand(0);
1290   SDValue DstPtr     = Op.getOperand(1);
1291   SDValue SrcPtr     = Op.getOperand(2);
1292   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
1293   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
1294   SDLoc DL(Op);
1295
1296   return DAG.getMemcpy(Chain, DL, DstPtr, SrcPtr, DAG.getIntPtrConstant(32),
1297                        /*Align*/8, /*isVolatile*/false, /*AlwaysInline*/false,
1298                        MachinePointerInfo(DstSV), MachinePointerInfo(SrcSV));
1299 }
1300
1301 SDValue SystemZTargetLowering::
1302 lowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const {
1303   SDValue Chain = Op.getOperand(0);
1304   SDValue Size  = Op.getOperand(1);
1305   SDLoc DL(Op);
1306
1307   unsigned SPReg = getStackPointerRegisterToSaveRestore();
1308
1309   // Get a reference to the stack pointer.
1310   SDValue OldSP = DAG.getCopyFromReg(Chain, DL, SPReg, MVT::i64);
1311
1312   // Get the new stack pointer value.
1313   SDValue NewSP = DAG.getNode(ISD::SUB, DL, MVT::i64, OldSP, Size);
1314
1315   // Copy the new stack pointer back.
1316   Chain = DAG.getCopyToReg(Chain, DL, SPReg, NewSP);
1317
1318   // The allocated data lives above the 160 bytes allocated for the standard
1319   // frame, plus any outgoing stack arguments.  We don't know how much that
1320   // amounts to yet, so emit a special ADJDYNALLOC placeholder.
1321   SDValue ArgAdjust = DAG.getNode(SystemZISD::ADJDYNALLOC, DL, MVT::i64);
1322   SDValue Result = DAG.getNode(ISD::ADD, DL, MVT::i64, NewSP, ArgAdjust);
1323
1324   SDValue Ops[2] = { Result, Chain };
1325   return DAG.getMergeValues(Ops, 2, DL);
1326 }
1327
1328 SDValue SystemZTargetLowering::lowerUMUL_LOHI(SDValue Op,
1329                                               SelectionDAG &DAG) const {
1330   EVT VT = Op.getValueType();
1331   SDLoc DL(Op);
1332   assert(!is32Bit(VT) && "Only support 64-bit UMUL_LOHI");
1333
1334   // UMUL_LOHI64 returns the low result in the odd register and the high
1335   // result in the even register.  UMUL_LOHI is defined to return the
1336   // low half first, so the results are in reverse order.
1337   SDValue Ops[2];
1338   lowerGR128Binary(DAG, DL, VT, SystemZ::AEXT128_64, SystemZISD::UMUL_LOHI64,
1339                    Op.getOperand(0), Op.getOperand(1), Ops[1], Ops[0]);
1340   return DAG.getMergeValues(Ops, 2, DL);
1341 }
1342
1343 SDValue SystemZTargetLowering::lowerSDIVREM(SDValue Op,
1344                                             SelectionDAG &DAG) const {
1345   SDValue Op0 = Op.getOperand(0);
1346   SDValue Op1 = Op.getOperand(1);
1347   EVT VT = Op.getValueType();
1348   SDLoc DL(Op);
1349   unsigned Opcode;
1350
1351   // We use DSGF for 32-bit division.
1352   if (is32Bit(VT)) {
1353     Op0 = DAG.getNode(ISD::SIGN_EXTEND, DL, MVT::i64, Op0);
1354     Opcode = SystemZISD::SDIVREM32;
1355   } else if (DAG.ComputeNumSignBits(Op1) > 32) {
1356     Op1 = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, Op1);
1357     Opcode = SystemZISD::SDIVREM32;
1358   } else
1359     Opcode = SystemZISD::SDIVREM64;
1360
1361   // DSG(F) takes a 64-bit dividend, so the even register in the GR128
1362   // input is "don't care".  The instruction returns the remainder in
1363   // the even register and the quotient in the odd register.
1364   SDValue Ops[2];
1365   lowerGR128Binary(DAG, DL, VT, SystemZ::AEXT128_64, Opcode,
1366                    Op0, Op1, Ops[1], Ops[0]);
1367   return DAG.getMergeValues(Ops, 2, DL);
1368 }
1369
1370 SDValue SystemZTargetLowering::lowerUDIVREM(SDValue Op,
1371                                             SelectionDAG &DAG) const {
1372   EVT VT = Op.getValueType();
1373   SDLoc DL(Op);
1374
1375   // DL(G) uses a double-width dividend, so we need to clear the even
1376   // register in the GR128 input.  The instruction returns the remainder
1377   // in the even register and the quotient in the odd register.
1378   SDValue Ops[2];
1379   if (is32Bit(VT))
1380     lowerGR128Binary(DAG, DL, VT, SystemZ::ZEXT128_32, SystemZISD::UDIVREM32,
1381                      Op.getOperand(0), Op.getOperand(1), Ops[1], Ops[0]);
1382   else
1383     lowerGR128Binary(DAG, DL, VT, SystemZ::ZEXT128_64, SystemZISD::UDIVREM64,
1384                      Op.getOperand(0), Op.getOperand(1), Ops[1], Ops[0]);
1385   return DAG.getMergeValues(Ops, 2, DL);
1386 }
1387
1388 SDValue SystemZTargetLowering::lowerOR(SDValue Op, SelectionDAG &DAG) const {
1389   assert(Op.getValueType() == MVT::i64 && "Should be 64-bit operation");
1390
1391   // Get the known-zero masks for each operand.
1392   SDValue Ops[] = { Op.getOperand(0), Op.getOperand(1) };
1393   APInt KnownZero[2], KnownOne[2];
1394   DAG.ComputeMaskedBits(Ops[0], KnownZero[0], KnownOne[0]);
1395   DAG.ComputeMaskedBits(Ops[1], KnownZero[1], KnownOne[1]);
1396
1397   // See if the upper 32 bits of one operand and the lower 32 bits of the
1398   // other are known zero.  They are the low and high operands respectively.
1399   uint64_t Masks[] = { KnownZero[0].getZExtValue(),
1400                        KnownZero[1].getZExtValue() };
1401   unsigned High, Low;
1402   if ((Masks[0] >> 32) == 0xffffffff && uint32_t(Masks[1]) == 0xffffffff)
1403     High = 1, Low = 0;
1404   else if ((Masks[1] >> 32) == 0xffffffff && uint32_t(Masks[0]) == 0xffffffff)
1405     High = 0, Low = 1;
1406   else
1407     return Op;
1408
1409   SDValue LowOp = Ops[Low];
1410   SDValue HighOp = Ops[High];
1411
1412   // If the high part is a constant, we're better off using IILH.
1413   if (HighOp.getOpcode() == ISD::Constant)
1414     return Op;
1415
1416   // If the low part is a constant that is outside the range of LHI,
1417   // then we're better off using IILF.
1418   if (LowOp.getOpcode() == ISD::Constant) {
1419     int64_t Value = int32_t(cast<ConstantSDNode>(LowOp)->getZExtValue());
1420     if (!isInt<16>(Value))
1421       return Op;
1422   }
1423
1424   // Check whether the high part is an AND that doesn't change the
1425   // high 32 bits and just masks out low bits.  We can skip it if so.
1426   if (HighOp.getOpcode() == ISD::AND &&
1427       HighOp.getOperand(1).getOpcode() == ISD::Constant) {
1428     ConstantSDNode *MaskNode = cast<ConstantSDNode>(HighOp.getOperand(1));
1429     uint64_t Mask = MaskNode->getZExtValue() | Masks[High];
1430     if ((Mask >> 32) == 0xffffffff)
1431       HighOp = HighOp.getOperand(0);
1432   }
1433
1434   // Take advantage of the fact that all GR32 operations only change the
1435   // low 32 bits by truncating Low to an i32 and inserting it directly
1436   // using a subreg.  The interesting cases are those where the truncation
1437   // can be folded.
1438   SDLoc DL(Op);
1439   SDValue Low32 = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, LowOp);
1440   SDValue SubReg32 = DAG.getTargetConstant(SystemZ::subreg_32bit, MVT::i64);
1441   SDNode *Result = DAG.getMachineNode(TargetOpcode::INSERT_SUBREG, DL,
1442                                       MVT::i64, HighOp, Low32, SubReg32);
1443   return SDValue(Result, 0);
1444 }
1445
1446 // Op is an 8-, 16-bit or 32-bit ATOMIC_LOAD_* operation.  Lower the first
1447 // two into the fullword ATOMIC_LOADW_* operation given by Opcode.
1448 SDValue SystemZTargetLowering::lowerATOMIC_LOAD(SDValue Op,
1449                                                 SelectionDAG &DAG,
1450                                                 unsigned Opcode) const {
1451   AtomicSDNode *Node = cast<AtomicSDNode>(Op.getNode());
1452
1453   // 32-bit operations need no code outside the main loop.
1454   EVT NarrowVT = Node->getMemoryVT();
1455   EVT WideVT = MVT::i32;
1456   if (NarrowVT == WideVT)
1457     return Op;
1458
1459   int64_t BitSize = NarrowVT.getSizeInBits();
1460   SDValue ChainIn = Node->getChain();
1461   SDValue Addr = Node->getBasePtr();
1462   SDValue Src2 = Node->getVal();
1463   MachineMemOperand *MMO = Node->getMemOperand();
1464   SDLoc DL(Node);
1465   EVT PtrVT = Addr.getValueType();
1466
1467   // Convert atomic subtracts of constants into additions.
1468   if (Opcode == SystemZISD::ATOMIC_LOADW_SUB)
1469     if (ConstantSDNode *Const = dyn_cast<ConstantSDNode>(Src2)) {
1470       Opcode = SystemZISD::ATOMIC_LOADW_ADD;
1471       Src2 = DAG.getConstant(-Const->getSExtValue(), Src2.getValueType());
1472     }
1473
1474   // Get the address of the containing word.
1475   SDValue AlignedAddr = DAG.getNode(ISD::AND, DL, PtrVT, Addr,
1476                                     DAG.getConstant(-4, PtrVT));
1477
1478   // Get the number of bits that the word must be rotated left in order
1479   // to bring the field to the top bits of a GR32.
1480   SDValue BitShift = DAG.getNode(ISD::SHL, DL, PtrVT, Addr,
1481                                  DAG.getConstant(3, PtrVT));
1482   BitShift = DAG.getNode(ISD::TRUNCATE, DL, WideVT, BitShift);
1483
1484   // Get the complementing shift amount, for rotating a field in the top
1485   // bits back to its proper position.
1486   SDValue NegBitShift = DAG.getNode(ISD::SUB, DL, WideVT,
1487                                     DAG.getConstant(0, WideVT), BitShift);
1488
1489   // Extend the source operand to 32 bits and prepare it for the inner loop.
1490   // ATOMIC_SWAPW uses RISBG to rotate the field left, but all other
1491   // operations require the source to be shifted in advance.  (This shift
1492   // can be folded if the source is constant.)  For AND and NAND, the lower
1493   // bits must be set, while for other opcodes they should be left clear.
1494   if (Opcode != SystemZISD::ATOMIC_SWAPW)
1495     Src2 = DAG.getNode(ISD::SHL, DL, WideVT, Src2,
1496                        DAG.getConstant(32 - BitSize, WideVT));
1497   if (Opcode == SystemZISD::ATOMIC_LOADW_AND ||
1498       Opcode == SystemZISD::ATOMIC_LOADW_NAND)
1499     Src2 = DAG.getNode(ISD::OR, DL, WideVT, Src2,
1500                        DAG.getConstant(uint32_t(-1) >> BitSize, WideVT));
1501
1502   // Construct the ATOMIC_LOADW_* node.
1503   SDVTList VTList = DAG.getVTList(WideVT, MVT::Other);
1504   SDValue Ops[] = { ChainIn, AlignedAddr, Src2, BitShift, NegBitShift,
1505                     DAG.getConstant(BitSize, WideVT) };
1506   SDValue AtomicOp = DAG.getMemIntrinsicNode(Opcode, DL, VTList, Ops,
1507                                              array_lengthof(Ops),
1508                                              NarrowVT, MMO);
1509
1510   // Rotate the result of the final CS so that the field is in the lower
1511   // bits of a GR32, then truncate it.
1512   SDValue ResultShift = DAG.getNode(ISD::ADD, DL, WideVT, BitShift,
1513                                     DAG.getConstant(BitSize, WideVT));
1514   SDValue Result = DAG.getNode(ISD::ROTL, DL, WideVT, AtomicOp, ResultShift);
1515
1516   SDValue RetOps[2] = { Result, AtomicOp.getValue(1) };
1517   return DAG.getMergeValues(RetOps, 2, DL);
1518 }
1519
1520 // Node is an 8- or 16-bit ATOMIC_CMP_SWAP operation.  Lower the first two
1521 // into a fullword ATOMIC_CMP_SWAPW operation.
1522 SDValue SystemZTargetLowering::lowerATOMIC_CMP_SWAP(SDValue Op,
1523                                                     SelectionDAG &DAG) const {
1524   AtomicSDNode *Node = cast<AtomicSDNode>(Op.getNode());
1525
1526   // We have native support for 32-bit compare and swap.
1527   EVT NarrowVT = Node->getMemoryVT();
1528   EVT WideVT = MVT::i32;
1529   if (NarrowVT == WideVT)
1530     return Op;
1531
1532   int64_t BitSize = NarrowVT.getSizeInBits();
1533   SDValue ChainIn = Node->getOperand(0);
1534   SDValue Addr = Node->getOperand(1);
1535   SDValue CmpVal = Node->getOperand(2);
1536   SDValue SwapVal = Node->getOperand(3);
1537   MachineMemOperand *MMO = Node->getMemOperand();
1538   SDLoc DL(Node);
1539   EVT PtrVT = Addr.getValueType();
1540
1541   // Get the address of the containing word.
1542   SDValue AlignedAddr = DAG.getNode(ISD::AND, DL, PtrVT, Addr,
1543                                     DAG.getConstant(-4, PtrVT));
1544
1545   // Get the number of bits that the word must be rotated left in order
1546   // to bring the field to the top bits of a GR32.
1547   SDValue BitShift = DAG.getNode(ISD::SHL, DL, PtrVT, Addr,
1548                                  DAG.getConstant(3, PtrVT));
1549   BitShift = DAG.getNode(ISD::TRUNCATE, DL, WideVT, BitShift);
1550
1551   // Get the complementing shift amount, for rotating a field in the top
1552   // bits back to its proper position.
1553   SDValue NegBitShift = DAG.getNode(ISD::SUB, DL, WideVT,
1554                                     DAG.getConstant(0, WideVT), BitShift);
1555
1556   // Construct the ATOMIC_CMP_SWAPW node.
1557   SDVTList VTList = DAG.getVTList(WideVT, MVT::Other);
1558   SDValue Ops[] = { ChainIn, AlignedAddr, CmpVal, SwapVal, BitShift,
1559                     NegBitShift, DAG.getConstant(BitSize, WideVT) };
1560   SDValue AtomicOp = DAG.getMemIntrinsicNode(SystemZISD::ATOMIC_CMP_SWAPW, DL,
1561                                              VTList, Ops, array_lengthof(Ops),
1562                                              NarrowVT, MMO);
1563   return AtomicOp;
1564 }
1565
1566 SDValue SystemZTargetLowering::lowerSTACKSAVE(SDValue Op,
1567                                               SelectionDAG &DAG) const {
1568   MachineFunction &MF = DAG.getMachineFunction();
1569   MF.getInfo<SystemZMachineFunctionInfo>()->setManipulatesSP(true);
1570   return DAG.getCopyFromReg(Op.getOperand(0), SDLoc(Op),
1571                             SystemZ::R15D, Op.getValueType());
1572 }
1573
1574 SDValue SystemZTargetLowering::lowerSTACKRESTORE(SDValue Op,
1575                                                  SelectionDAG &DAG) const {
1576   MachineFunction &MF = DAG.getMachineFunction();
1577   MF.getInfo<SystemZMachineFunctionInfo>()->setManipulatesSP(true);
1578   return DAG.getCopyToReg(Op.getOperand(0), SDLoc(Op),
1579                           SystemZ::R15D, Op.getOperand(1));
1580 }
1581
1582 SDValue SystemZTargetLowering::LowerOperation(SDValue Op,
1583                                               SelectionDAG &DAG) const {
1584   switch (Op.getOpcode()) {
1585   case ISD::BR_CC:
1586     return lowerBR_CC(Op, DAG);
1587   case ISD::SELECT_CC:
1588     return lowerSELECT_CC(Op, DAG);
1589   case ISD::GlobalAddress:
1590     return lowerGlobalAddress(cast<GlobalAddressSDNode>(Op), DAG);
1591   case ISD::GlobalTLSAddress:
1592     return lowerGlobalTLSAddress(cast<GlobalAddressSDNode>(Op), DAG);
1593   case ISD::BlockAddress:
1594     return lowerBlockAddress(cast<BlockAddressSDNode>(Op), DAG);
1595   case ISD::JumpTable:
1596     return lowerJumpTable(cast<JumpTableSDNode>(Op), DAG);
1597   case ISD::ConstantPool:
1598     return lowerConstantPool(cast<ConstantPoolSDNode>(Op), DAG);
1599   case ISD::BITCAST:
1600     return lowerBITCAST(Op, DAG);
1601   case ISD::VASTART:
1602     return lowerVASTART(Op, DAG);
1603   case ISD::VACOPY:
1604     return lowerVACOPY(Op, DAG);
1605   case ISD::DYNAMIC_STACKALLOC:
1606     return lowerDYNAMIC_STACKALLOC(Op, DAG);
1607   case ISD::UMUL_LOHI:
1608     return lowerUMUL_LOHI(Op, DAG);
1609   case ISD::SDIVREM:
1610     return lowerSDIVREM(Op, DAG);
1611   case ISD::UDIVREM:
1612     return lowerUDIVREM(Op, DAG);
1613   case ISD::OR:
1614     return lowerOR(Op, DAG);
1615   case ISD::ATOMIC_SWAP:
1616     return lowerATOMIC_LOAD(Op, DAG, SystemZISD::ATOMIC_SWAPW);
1617   case ISD::ATOMIC_LOAD_ADD:
1618     return lowerATOMIC_LOAD(Op, DAG, SystemZISD::ATOMIC_LOADW_ADD);
1619   case ISD::ATOMIC_LOAD_SUB:
1620     return lowerATOMIC_LOAD(Op, DAG, SystemZISD::ATOMIC_LOADW_SUB);
1621   case ISD::ATOMIC_LOAD_AND:
1622     return lowerATOMIC_LOAD(Op, DAG, SystemZISD::ATOMIC_LOADW_AND);
1623   case ISD::ATOMIC_LOAD_OR:
1624     return lowerATOMIC_LOAD(Op, DAG, SystemZISD::ATOMIC_LOADW_OR);
1625   case ISD::ATOMIC_LOAD_XOR:
1626     return lowerATOMIC_LOAD(Op, DAG, SystemZISD::ATOMIC_LOADW_XOR);
1627   case ISD::ATOMIC_LOAD_NAND:
1628     return lowerATOMIC_LOAD(Op, DAG, SystemZISD::ATOMIC_LOADW_NAND);
1629   case ISD::ATOMIC_LOAD_MIN:
1630     return lowerATOMIC_LOAD(Op, DAG, SystemZISD::ATOMIC_LOADW_MIN);
1631   case ISD::ATOMIC_LOAD_MAX:
1632     return lowerATOMIC_LOAD(Op, DAG, SystemZISD::ATOMIC_LOADW_MAX);
1633   case ISD::ATOMIC_LOAD_UMIN:
1634     return lowerATOMIC_LOAD(Op, DAG, SystemZISD::ATOMIC_LOADW_UMIN);
1635   case ISD::ATOMIC_LOAD_UMAX:
1636     return lowerATOMIC_LOAD(Op, DAG, SystemZISD::ATOMIC_LOADW_UMAX);
1637   case ISD::ATOMIC_CMP_SWAP:
1638     return lowerATOMIC_CMP_SWAP(Op, DAG);
1639   case ISD::STACKSAVE:
1640     return lowerSTACKSAVE(Op, DAG);
1641   case ISD::STACKRESTORE:
1642     return lowerSTACKRESTORE(Op, DAG);
1643   default:
1644     llvm_unreachable("Unexpected node to lower");
1645   }
1646 }
1647
1648 const char *SystemZTargetLowering::getTargetNodeName(unsigned Opcode) const {
1649 #define OPCODE(NAME) case SystemZISD::NAME: return "SystemZISD::" #NAME
1650   switch (Opcode) {
1651     OPCODE(RET_FLAG);
1652     OPCODE(CALL);
1653     OPCODE(PCREL_WRAPPER);
1654     OPCODE(CMP);
1655     OPCODE(UCMP);
1656     OPCODE(BR_CCMASK);
1657     OPCODE(SELECT_CCMASK);
1658     OPCODE(ADJDYNALLOC);
1659     OPCODE(EXTRACT_ACCESS);
1660     OPCODE(UMUL_LOHI64);
1661     OPCODE(SDIVREM64);
1662     OPCODE(UDIVREM32);
1663     OPCODE(UDIVREM64);
1664     OPCODE(MVC);
1665     OPCODE(ATOMIC_SWAPW);
1666     OPCODE(ATOMIC_LOADW_ADD);
1667     OPCODE(ATOMIC_LOADW_SUB);
1668     OPCODE(ATOMIC_LOADW_AND);
1669     OPCODE(ATOMIC_LOADW_OR);
1670     OPCODE(ATOMIC_LOADW_XOR);
1671     OPCODE(ATOMIC_LOADW_NAND);
1672     OPCODE(ATOMIC_LOADW_MIN);
1673     OPCODE(ATOMIC_LOADW_MAX);
1674     OPCODE(ATOMIC_LOADW_UMIN);
1675     OPCODE(ATOMIC_LOADW_UMAX);
1676     OPCODE(ATOMIC_CMP_SWAPW);
1677   }
1678   return NULL;
1679 #undef OPCODE
1680 }
1681
1682 //===----------------------------------------------------------------------===//
1683 // Custom insertion
1684 //===----------------------------------------------------------------------===//
1685
1686 // Create a new basic block after MBB.
1687 static MachineBasicBlock *emitBlockAfter(MachineBasicBlock *MBB) {
1688   MachineFunction &MF = *MBB->getParent();
1689   MachineBasicBlock *NewMBB = MF.CreateMachineBasicBlock(MBB->getBasicBlock());
1690   MF.insert(llvm::next(MachineFunction::iterator(MBB)), NewMBB);
1691   return NewMBB;
1692 }
1693
1694 // Split MBB after MI and return the new block (the one that contains
1695 // instructions after MI).
1696 static MachineBasicBlock *splitBlockAfter(MachineInstr *MI,
1697                                           MachineBasicBlock *MBB) {
1698   MachineBasicBlock *NewMBB = emitBlockAfter(MBB);
1699   NewMBB->splice(NewMBB->begin(), MBB,
1700                  llvm::next(MachineBasicBlock::iterator(MI)),
1701                  MBB->end());
1702   NewMBB->transferSuccessorsAndUpdatePHIs(MBB);
1703   return NewMBB;
1704 }
1705
1706 // Implement EmitInstrWithCustomInserter for pseudo Select* instruction MI.
1707 MachineBasicBlock *
1708 SystemZTargetLowering::emitSelect(MachineInstr *MI,
1709                                   MachineBasicBlock *MBB) const {
1710   const SystemZInstrInfo *TII = TM.getInstrInfo();
1711
1712   unsigned DestReg  = MI->getOperand(0).getReg();
1713   unsigned TrueReg  = MI->getOperand(1).getReg();
1714   unsigned FalseReg = MI->getOperand(2).getReg();
1715   unsigned CCValid  = MI->getOperand(3).getImm();
1716   unsigned CCMask   = MI->getOperand(4).getImm();
1717   DebugLoc DL       = MI->getDebugLoc();
1718
1719   MachineBasicBlock *StartMBB = MBB;
1720   MachineBasicBlock *JoinMBB  = splitBlockAfter(MI, MBB);
1721   MachineBasicBlock *FalseMBB = emitBlockAfter(StartMBB);
1722
1723   //  StartMBB:
1724   //   BRC CCMask, JoinMBB
1725   //   # fallthrough to FalseMBB
1726   MBB = StartMBB;
1727   BuildMI(MBB, DL, TII->get(SystemZ::BRC))
1728     .addImm(CCValid).addImm(CCMask).addMBB(JoinMBB);
1729   MBB->addSuccessor(JoinMBB);
1730   MBB->addSuccessor(FalseMBB);
1731
1732   //  FalseMBB:
1733   //   # fallthrough to JoinMBB
1734   MBB = FalseMBB;
1735   MBB->addSuccessor(JoinMBB);
1736
1737   //  JoinMBB:
1738   //   %Result = phi [ %FalseReg, FalseMBB ], [ %TrueReg, StartMBB ]
1739   //  ...
1740   MBB = JoinMBB;
1741   BuildMI(*MBB, MBB->begin(), DL, TII->get(SystemZ::PHI), DestReg)
1742     .addReg(TrueReg).addMBB(StartMBB)
1743     .addReg(FalseReg).addMBB(FalseMBB);
1744
1745   MI->eraseFromParent();
1746   return JoinMBB;
1747 }
1748
1749 // Implement EmitInstrWithCustomInserter for pseudo CondStore* instruction MI.
1750 // StoreOpcode is the store to use and Invert says whether the store should
1751 // happen when the condition is false rather than true.  If a STORE ON
1752 // CONDITION is available, STOCOpcode is its opcode, otherwise it is 0.
1753 MachineBasicBlock *
1754 SystemZTargetLowering::emitCondStore(MachineInstr *MI,
1755                                      MachineBasicBlock *MBB,
1756                                      unsigned StoreOpcode, unsigned STOCOpcode,
1757                                      bool Invert) const {
1758   const SystemZInstrInfo *TII = TM.getInstrInfo();
1759
1760   unsigned SrcReg     = MI->getOperand(0).getReg();
1761   MachineOperand Base = MI->getOperand(1);
1762   int64_t Disp        = MI->getOperand(2).getImm();
1763   unsigned IndexReg   = MI->getOperand(3).getReg();
1764   unsigned CCValid    = MI->getOperand(4).getImm();
1765   unsigned CCMask     = MI->getOperand(5).getImm();
1766   DebugLoc DL         = MI->getDebugLoc();
1767
1768   StoreOpcode = TII->getOpcodeForOffset(StoreOpcode, Disp);
1769
1770   // Use STOCOpcode if possible.  We could use different store patterns in
1771   // order to avoid matching the index register, but the performance trade-offs
1772   // might be more complicated in that case.
1773   if (STOCOpcode && !IndexReg && TM.getSubtargetImpl()->hasLoadStoreOnCond()) {
1774     if (Invert)
1775       CCMask ^= CCValid;
1776     BuildMI(*MBB, MI, DL, TII->get(STOCOpcode))
1777       .addReg(SrcReg).addOperand(Base).addImm(Disp).addImm(CCMask);
1778     MI->eraseFromParent();
1779     return MBB;
1780   }
1781
1782   // Get the condition needed to branch around the store.
1783   if (!Invert)
1784     CCMask ^= CCValid;
1785
1786   MachineBasicBlock *StartMBB = MBB;
1787   MachineBasicBlock *JoinMBB  = splitBlockAfter(MI, MBB);
1788   MachineBasicBlock *FalseMBB = emitBlockAfter(StartMBB);
1789
1790   //  StartMBB:
1791   //   BRC CCMask, JoinMBB
1792   //   # fallthrough to FalseMBB
1793   MBB = StartMBB;
1794   BuildMI(MBB, DL, TII->get(SystemZ::BRC))
1795     .addImm(CCValid).addImm(CCMask).addMBB(JoinMBB);
1796   MBB->addSuccessor(JoinMBB);
1797   MBB->addSuccessor(FalseMBB);
1798
1799   //  FalseMBB:
1800   //   store %SrcReg, %Disp(%Index,%Base)
1801   //   # fallthrough to JoinMBB
1802   MBB = FalseMBB;
1803   BuildMI(MBB, DL, TII->get(StoreOpcode))
1804     .addReg(SrcReg).addOperand(Base).addImm(Disp).addReg(IndexReg);
1805   MBB->addSuccessor(JoinMBB);
1806
1807   MI->eraseFromParent();
1808   return JoinMBB;
1809 }
1810
1811 // Implement EmitInstrWithCustomInserter for pseudo ATOMIC_LOAD{,W}_*
1812 // or ATOMIC_SWAP{,W} instruction MI.  BinOpcode is the instruction that
1813 // performs the binary operation elided by "*", or 0 for ATOMIC_SWAP{,W}.
1814 // BitSize is the width of the field in bits, or 0 if this is a partword
1815 // ATOMIC_LOADW_* or ATOMIC_SWAPW instruction, in which case the bitsize
1816 // is one of the operands.  Invert says whether the field should be
1817 // inverted after performing BinOpcode (e.g. for NAND).
1818 MachineBasicBlock *
1819 SystemZTargetLowering::emitAtomicLoadBinary(MachineInstr *MI,
1820                                             MachineBasicBlock *MBB,
1821                                             unsigned BinOpcode,
1822                                             unsigned BitSize,
1823                                             bool Invert) const {
1824   const SystemZInstrInfo *TII = TM.getInstrInfo();
1825   MachineFunction &MF = *MBB->getParent();
1826   MachineRegisterInfo &MRI = MF.getRegInfo();
1827   bool IsSubWord = (BitSize < 32);
1828
1829   // Extract the operands.  Base can be a register or a frame index.
1830   // Src2 can be a register or immediate.
1831   unsigned Dest        = MI->getOperand(0).getReg();
1832   MachineOperand Base  = earlyUseOperand(MI->getOperand(1));
1833   int64_t Disp         = MI->getOperand(2).getImm();
1834   MachineOperand Src2  = earlyUseOperand(MI->getOperand(3));
1835   unsigned BitShift    = (IsSubWord ? MI->getOperand(4).getReg() : 0);
1836   unsigned NegBitShift = (IsSubWord ? MI->getOperand(5).getReg() : 0);
1837   DebugLoc DL          = MI->getDebugLoc();
1838   if (IsSubWord)
1839     BitSize = MI->getOperand(6).getImm();
1840
1841   // Subword operations use 32-bit registers.
1842   const TargetRegisterClass *RC = (BitSize <= 32 ?
1843                                    &SystemZ::GR32BitRegClass :
1844                                    &SystemZ::GR64BitRegClass);
1845   unsigned LOpcode  = BitSize <= 32 ? SystemZ::L  : SystemZ::LG;
1846   unsigned CSOpcode = BitSize <= 32 ? SystemZ::CS : SystemZ::CSG;
1847
1848   // Get the right opcodes for the displacement.
1849   LOpcode  = TII->getOpcodeForOffset(LOpcode,  Disp);
1850   CSOpcode = TII->getOpcodeForOffset(CSOpcode, Disp);
1851   assert(LOpcode && CSOpcode && "Displacement out of range");
1852
1853   // Create virtual registers for temporary results.
1854   unsigned OrigVal       = MRI.createVirtualRegister(RC);
1855   unsigned OldVal        = MRI.createVirtualRegister(RC);
1856   unsigned NewVal        = (BinOpcode || IsSubWord ?
1857                             MRI.createVirtualRegister(RC) : Src2.getReg());
1858   unsigned RotatedOldVal = (IsSubWord ? MRI.createVirtualRegister(RC) : OldVal);
1859   unsigned RotatedNewVal = (IsSubWord ? MRI.createVirtualRegister(RC) : NewVal);
1860
1861   // Insert a basic block for the main loop.
1862   MachineBasicBlock *StartMBB = MBB;
1863   MachineBasicBlock *DoneMBB  = splitBlockAfter(MI, MBB);
1864   MachineBasicBlock *LoopMBB  = emitBlockAfter(StartMBB);
1865
1866   //  StartMBB:
1867   //   ...
1868   //   %OrigVal = L Disp(%Base)
1869   //   # fall through to LoopMMB
1870   MBB = StartMBB;
1871   BuildMI(MBB, DL, TII->get(LOpcode), OrigVal)
1872     .addOperand(Base).addImm(Disp).addReg(0);
1873   MBB->addSuccessor(LoopMBB);
1874
1875   //  LoopMBB:
1876   //   %OldVal        = phi [ %OrigVal, StartMBB ], [ %Dest, LoopMBB ]
1877   //   %RotatedOldVal = RLL %OldVal, 0(%BitShift)
1878   //   %RotatedNewVal = OP %RotatedOldVal, %Src2
1879   //   %NewVal        = RLL %RotatedNewVal, 0(%NegBitShift)
1880   //   %Dest          = CS %OldVal, %NewVal, Disp(%Base)
1881   //   JNE LoopMBB
1882   //   # fall through to DoneMMB
1883   MBB = LoopMBB;
1884   BuildMI(MBB, DL, TII->get(SystemZ::PHI), OldVal)
1885     .addReg(OrigVal).addMBB(StartMBB)
1886     .addReg(Dest).addMBB(LoopMBB);
1887   if (IsSubWord)
1888     BuildMI(MBB, DL, TII->get(SystemZ::RLL), RotatedOldVal)
1889       .addReg(OldVal).addReg(BitShift).addImm(0);
1890   if (Invert) {
1891     // Perform the operation normally and then invert every bit of the field.
1892     unsigned Tmp = MRI.createVirtualRegister(RC);
1893     BuildMI(MBB, DL, TII->get(BinOpcode), Tmp)
1894       .addReg(RotatedOldVal).addOperand(Src2);
1895     if (BitSize < 32)
1896       // XILF with the upper BitSize bits set.
1897       BuildMI(MBB, DL, TII->get(SystemZ::XILF32), RotatedNewVal)
1898         .addReg(Tmp).addImm(uint32_t(~0 << (32 - BitSize)));
1899     else if (BitSize == 32)
1900       // XILF with every bit set.
1901       BuildMI(MBB, DL, TII->get(SystemZ::XILF32), RotatedNewVal)
1902         .addReg(Tmp).addImm(~uint32_t(0));
1903     else {
1904       // Use LCGR and add -1 to the result, which is more compact than
1905       // an XILF, XILH pair.
1906       unsigned Tmp2 = MRI.createVirtualRegister(RC);
1907       BuildMI(MBB, DL, TII->get(SystemZ::LCGR), Tmp2).addReg(Tmp);
1908       BuildMI(MBB, DL, TII->get(SystemZ::AGHI), RotatedNewVal)
1909         .addReg(Tmp2).addImm(-1);
1910     }
1911   } else if (BinOpcode)
1912     // A simply binary operation.
1913     BuildMI(MBB, DL, TII->get(BinOpcode), RotatedNewVal)
1914       .addReg(RotatedOldVal).addOperand(Src2);
1915   else if (IsSubWord)
1916     // Use RISBG to rotate Src2 into position and use it to replace the
1917     // field in RotatedOldVal.
1918     BuildMI(MBB, DL, TII->get(SystemZ::RISBG32), RotatedNewVal)
1919       .addReg(RotatedOldVal).addReg(Src2.getReg())
1920       .addImm(32).addImm(31 + BitSize).addImm(32 - BitSize);
1921   if (IsSubWord)
1922     BuildMI(MBB, DL, TII->get(SystemZ::RLL), NewVal)
1923       .addReg(RotatedNewVal).addReg(NegBitShift).addImm(0);
1924   BuildMI(MBB, DL, TII->get(CSOpcode), Dest)
1925     .addReg(OldVal).addReg(NewVal).addOperand(Base).addImm(Disp);
1926   BuildMI(MBB, DL, TII->get(SystemZ::BRC))
1927     .addImm(SystemZ::CCMASK_CS).addImm(SystemZ::CCMASK_CS_NE).addMBB(LoopMBB);
1928   MBB->addSuccessor(LoopMBB);
1929   MBB->addSuccessor(DoneMBB);
1930
1931   MI->eraseFromParent();
1932   return DoneMBB;
1933 }
1934
1935 // Implement EmitInstrWithCustomInserter for pseudo
1936 // ATOMIC_LOAD{,W}_{,U}{MIN,MAX} instruction MI.  CompareOpcode is the
1937 // instruction that should be used to compare the current field with the
1938 // minimum or maximum value.  KeepOldMask is the BRC condition-code mask
1939 // for when the current field should be kept.  BitSize is the width of
1940 // the field in bits, or 0 if this is a partword ATOMIC_LOADW_* instruction.
1941 MachineBasicBlock *
1942 SystemZTargetLowering::emitAtomicLoadMinMax(MachineInstr *MI,
1943                                             MachineBasicBlock *MBB,
1944                                             unsigned CompareOpcode,
1945                                             unsigned KeepOldMask,
1946                                             unsigned BitSize) const {
1947   const SystemZInstrInfo *TII = TM.getInstrInfo();
1948   MachineFunction &MF = *MBB->getParent();
1949   MachineRegisterInfo &MRI = MF.getRegInfo();
1950   bool IsSubWord = (BitSize < 32);
1951
1952   // Extract the operands.  Base can be a register or a frame index.
1953   unsigned Dest        = MI->getOperand(0).getReg();
1954   MachineOperand Base  = earlyUseOperand(MI->getOperand(1));
1955   int64_t  Disp        = MI->getOperand(2).getImm();
1956   unsigned Src2        = MI->getOperand(3).getReg();
1957   unsigned BitShift    = (IsSubWord ? MI->getOperand(4).getReg() : 0);
1958   unsigned NegBitShift = (IsSubWord ? MI->getOperand(5).getReg() : 0);
1959   DebugLoc DL          = MI->getDebugLoc();
1960   if (IsSubWord)
1961     BitSize = MI->getOperand(6).getImm();
1962
1963   // Subword operations use 32-bit registers.
1964   const TargetRegisterClass *RC = (BitSize <= 32 ?
1965                                    &SystemZ::GR32BitRegClass :
1966                                    &SystemZ::GR64BitRegClass);
1967   unsigned LOpcode  = BitSize <= 32 ? SystemZ::L  : SystemZ::LG;
1968   unsigned CSOpcode = BitSize <= 32 ? SystemZ::CS : SystemZ::CSG;
1969
1970   // Get the right opcodes for the displacement.
1971   LOpcode  = TII->getOpcodeForOffset(LOpcode,  Disp);
1972   CSOpcode = TII->getOpcodeForOffset(CSOpcode, Disp);
1973   assert(LOpcode && CSOpcode && "Displacement out of range");
1974
1975   // Create virtual registers for temporary results.
1976   unsigned OrigVal       = MRI.createVirtualRegister(RC);
1977   unsigned OldVal        = MRI.createVirtualRegister(RC);
1978   unsigned NewVal        = MRI.createVirtualRegister(RC);
1979   unsigned RotatedOldVal = (IsSubWord ? MRI.createVirtualRegister(RC) : OldVal);
1980   unsigned RotatedAltVal = (IsSubWord ? MRI.createVirtualRegister(RC) : Src2);
1981   unsigned RotatedNewVal = (IsSubWord ? MRI.createVirtualRegister(RC) : NewVal);
1982
1983   // Insert 3 basic blocks for the loop.
1984   MachineBasicBlock *StartMBB  = MBB;
1985   MachineBasicBlock *DoneMBB   = splitBlockAfter(MI, MBB);
1986   MachineBasicBlock *LoopMBB   = emitBlockAfter(StartMBB);
1987   MachineBasicBlock *UseAltMBB = emitBlockAfter(LoopMBB);
1988   MachineBasicBlock *UpdateMBB = emitBlockAfter(UseAltMBB);
1989
1990   //  StartMBB:
1991   //   ...
1992   //   %OrigVal     = L Disp(%Base)
1993   //   # fall through to LoopMMB
1994   MBB = StartMBB;
1995   BuildMI(MBB, DL, TII->get(LOpcode), OrigVal)
1996     .addOperand(Base).addImm(Disp).addReg(0);
1997   MBB->addSuccessor(LoopMBB);
1998
1999   //  LoopMBB:
2000   //   %OldVal        = phi [ %OrigVal, StartMBB ], [ %Dest, UpdateMBB ]
2001   //   %RotatedOldVal = RLL %OldVal, 0(%BitShift)
2002   //   CompareOpcode %RotatedOldVal, %Src2
2003   //   BRC KeepOldMask, UpdateMBB
2004   MBB = LoopMBB;
2005   BuildMI(MBB, DL, TII->get(SystemZ::PHI), OldVal)
2006     .addReg(OrigVal).addMBB(StartMBB)
2007     .addReg(Dest).addMBB(UpdateMBB);
2008   if (IsSubWord)
2009     BuildMI(MBB, DL, TII->get(SystemZ::RLL), RotatedOldVal)
2010       .addReg(OldVal).addReg(BitShift).addImm(0);
2011   BuildMI(MBB, DL, TII->get(CompareOpcode))
2012     .addReg(RotatedOldVal).addReg(Src2);
2013   BuildMI(MBB, DL, TII->get(SystemZ::BRC))
2014     .addImm(SystemZ::CCMASK_ICMP).addImm(KeepOldMask).addMBB(UpdateMBB);
2015   MBB->addSuccessor(UpdateMBB);
2016   MBB->addSuccessor(UseAltMBB);
2017
2018   //  UseAltMBB:
2019   //   %RotatedAltVal = RISBG %RotatedOldVal, %Src2, 32, 31 + BitSize, 0
2020   //   # fall through to UpdateMMB
2021   MBB = UseAltMBB;
2022   if (IsSubWord)
2023     BuildMI(MBB, DL, TII->get(SystemZ::RISBG32), RotatedAltVal)
2024       .addReg(RotatedOldVal).addReg(Src2)
2025       .addImm(32).addImm(31 + BitSize).addImm(0);
2026   MBB->addSuccessor(UpdateMBB);
2027
2028   //  UpdateMBB:
2029   //   %RotatedNewVal = PHI [ %RotatedOldVal, LoopMBB ],
2030   //                        [ %RotatedAltVal, UseAltMBB ]
2031   //   %NewVal        = RLL %RotatedNewVal, 0(%NegBitShift)
2032   //   %Dest          = CS %OldVal, %NewVal, Disp(%Base)
2033   //   JNE LoopMBB
2034   //   # fall through to DoneMMB
2035   MBB = UpdateMBB;
2036   BuildMI(MBB, DL, TII->get(SystemZ::PHI), RotatedNewVal)
2037     .addReg(RotatedOldVal).addMBB(LoopMBB)
2038     .addReg(RotatedAltVal).addMBB(UseAltMBB);
2039   if (IsSubWord)
2040     BuildMI(MBB, DL, TII->get(SystemZ::RLL), NewVal)
2041       .addReg(RotatedNewVal).addReg(NegBitShift).addImm(0);
2042   BuildMI(MBB, DL, TII->get(CSOpcode), Dest)
2043     .addReg(OldVal).addReg(NewVal).addOperand(Base).addImm(Disp);
2044   BuildMI(MBB, DL, TII->get(SystemZ::BRC))
2045     .addImm(SystemZ::CCMASK_CS).addImm(SystemZ::CCMASK_CS_NE).addMBB(LoopMBB);
2046   MBB->addSuccessor(LoopMBB);
2047   MBB->addSuccessor(DoneMBB);
2048
2049   MI->eraseFromParent();
2050   return DoneMBB;
2051 }
2052
2053 // Implement EmitInstrWithCustomInserter for pseudo ATOMIC_CMP_SWAPW
2054 // instruction MI.
2055 MachineBasicBlock *
2056 SystemZTargetLowering::emitAtomicCmpSwapW(MachineInstr *MI,
2057                                           MachineBasicBlock *MBB) const {
2058   const SystemZInstrInfo *TII = TM.getInstrInfo();
2059   MachineFunction &MF = *MBB->getParent();
2060   MachineRegisterInfo &MRI = MF.getRegInfo();
2061
2062   // Extract the operands.  Base can be a register or a frame index.
2063   unsigned Dest        = MI->getOperand(0).getReg();
2064   MachineOperand Base  = earlyUseOperand(MI->getOperand(1));
2065   int64_t  Disp        = MI->getOperand(2).getImm();
2066   unsigned OrigCmpVal  = MI->getOperand(3).getReg();
2067   unsigned OrigSwapVal = MI->getOperand(4).getReg();
2068   unsigned BitShift    = MI->getOperand(5).getReg();
2069   unsigned NegBitShift = MI->getOperand(6).getReg();
2070   int64_t  BitSize     = MI->getOperand(7).getImm();
2071   DebugLoc DL          = MI->getDebugLoc();
2072
2073   const TargetRegisterClass *RC = &SystemZ::GR32BitRegClass;
2074
2075   // Get the right opcodes for the displacement.
2076   unsigned LOpcode  = TII->getOpcodeForOffset(SystemZ::L,  Disp);
2077   unsigned CSOpcode = TII->getOpcodeForOffset(SystemZ::CS, Disp);
2078   assert(LOpcode && CSOpcode && "Displacement out of range");
2079
2080   // Create virtual registers for temporary results.
2081   unsigned OrigOldVal   = MRI.createVirtualRegister(RC);
2082   unsigned OldVal       = MRI.createVirtualRegister(RC);
2083   unsigned CmpVal       = MRI.createVirtualRegister(RC);
2084   unsigned SwapVal      = MRI.createVirtualRegister(RC);
2085   unsigned StoreVal     = MRI.createVirtualRegister(RC);
2086   unsigned RetryOldVal  = MRI.createVirtualRegister(RC);
2087   unsigned RetryCmpVal  = MRI.createVirtualRegister(RC);
2088   unsigned RetrySwapVal = MRI.createVirtualRegister(RC);
2089
2090   // Insert 2 basic blocks for the loop.
2091   MachineBasicBlock *StartMBB = MBB;
2092   MachineBasicBlock *DoneMBB  = splitBlockAfter(MI, MBB);
2093   MachineBasicBlock *LoopMBB  = emitBlockAfter(StartMBB);
2094   MachineBasicBlock *SetMBB   = emitBlockAfter(LoopMBB);
2095
2096   //  StartMBB:
2097   //   ...
2098   //   %OrigOldVal     = L Disp(%Base)
2099   //   # fall through to LoopMMB
2100   MBB = StartMBB;
2101   BuildMI(MBB, DL, TII->get(LOpcode), OrigOldVal)
2102     .addOperand(Base).addImm(Disp).addReg(0);
2103   MBB->addSuccessor(LoopMBB);
2104
2105   //  LoopMBB:
2106   //   %OldVal        = phi [ %OrigOldVal, EntryBB ], [ %RetryOldVal, SetMBB ]
2107   //   %CmpVal        = phi [ %OrigCmpVal, EntryBB ], [ %RetryCmpVal, SetMBB ]
2108   //   %SwapVal       = phi [ %OrigSwapVal, EntryBB ], [ %RetrySwapVal, SetMBB ]
2109   //   %Dest          = RLL %OldVal, BitSize(%BitShift)
2110   //                      ^^ The low BitSize bits contain the field
2111   //                         of interest.
2112   //   %RetryCmpVal   = RISBG32 %CmpVal, %Dest, 32, 63-BitSize, 0
2113   //                      ^^ Replace the upper 32-BitSize bits of the
2114   //                         comparison value with those that we loaded,
2115   //                         so that we can use a full word comparison.
2116   //   CR %Dest, %RetryCmpVal
2117   //   JNE DoneMBB
2118   //   # Fall through to SetMBB
2119   MBB = LoopMBB;
2120   BuildMI(MBB, DL, TII->get(SystemZ::PHI), OldVal)
2121     .addReg(OrigOldVal).addMBB(StartMBB)
2122     .addReg(RetryOldVal).addMBB(SetMBB);
2123   BuildMI(MBB, DL, TII->get(SystemZ::PHI), CmpVal)
2124     .addReg(OrigCmpVal).addMBB(StartMBB)
2125     .addReg(RetryCmpVal).addMBB(SetMBB);
2126   BuildMI(MBB, DL, TII->get(SystemZ::PHI), SwapVal)
2127     .addReg(OrigSwapVal).addMBB(StartMBB)
2128     .addReg(RetrySwapVal).addMBB(SetMBB);
2129   BuildMI(MBB, DL, TII->get(SystemZ::RLL), Dest)
2130     .addReg(OldVal).addReg(BitShift).addImm(BitSize);
2131   BuildMI(MBB, DL, TII->get(SystemZ::RISBG32), RetryCmpVal)
2132     .addReg(CmpVal).addReg(Dest).addImm(32).addImm(63 - BitSize).addImm(0);
2133   BuildMI(MBB, DL, TII->get(SystemZ::CR))
2134     .addReg(Dest).addReg(RetryCmpVal);
2135   BuildMI(MBB, DL, TII->get(SystemZ::BRC))
2136     .addImm(SystemZ::CCMASK_ICMP)
2137     .addImm(SystemZ::CCMASK_CMP_NE).addMBB(DoneMBB);
2138   MBB->addSuccessor(DoneMBB);
2139   MBB->addSuccessor(SetMBB);
2140
2141   //  SetMBB:
2142   //   %RetrySwapVal = RISBG32 %SwapVal, %Dest, 32, 63-BitSize, 0
2143   //                      ^^ Replace the upper 32-BitSize bits of the new
2144   //                         value with those that we loaded.
2145   //   %StoreVal    = RLL %RetrySwapVal, -BitSize(%NegBitShift)
2146   //                      ^^ Rotate the new field to its proper position.
2147   //   %RetryOldVal = CS %Dest, %StoreVal, Disp(%Base)
2148   //   JNE LoopMBB
2149   //   # fall through to ExitMMB
2150   MBB = SetMBB;
2151   BuildMI(MBB, DL, TII->get(SystemZ::RISBG32), RetrySwapVal)
2152     .addReg(SwapVal).addReg(Dest).addImm(32).addImm(63 - BitSize).addImm(0);
2153   BuildMI(MBB, DL, TII->get(SystemZ::RLL), StoreVal)
2154     .addReg(RetrySwapVal).addReg(NegBitShift).addImm(-BitSize);
2155   BuildMI(MBB, DL, TII->get(CSOpcode), RetryOldVal)
2156     .addReg(OldVal).addReg(StoreVal).addOperand(Base).addImm(Disp);
2157   BuildMI(MBB, DL, TII->get(SystemZ::BRC))
2158     .addImm(SystemZ::CCMASK_CS).addImm(SystemZ::CCMASK_CS_NE).addMBB(LoopMBB);
2159   MBB->addSuccessor(LoopMBB);
2160   MBB->addSuccessor(DoneMBB);
2161
2162   MI->eraseFromParent();
2163   return DoneMBB;
2164 }
2165
2166 // Emit an extension from a GR32 or GR64 to a GR128.  ClearEven is true
2167 // if the high register of the GR128 value must be cleared or false if
2168 // it's "don't care".  SubReg is subreg_odd32 when extending a GR32
2169 // and subreg_odd when extending a GR64.
2170 MachineBasicBlock *
2171 SystemZTargetLowering::emitExt128(MachineInstr *MI,
2172                                   MachineBasicBlock *MBB,
2173                                   bool ClearEven, unsigned SubReg) const {
2174   const SystemZInstrInfo *TII = TM.getInstrInfo();
2175   MachineFunction &MF = *MBB->getParent();
2176   MachineRegisterInfo &MRI = MF.getRegInfo();
2177   DebugLoc DL = MI->getDebugLoc();
2178
2179   unsigned Dest  = MI->getOperand(0).getReg();
2180   unsigned Src   = MI->getOperand(1).getReg();
2181   unsigned In128 = MRI.createVirtualRegister(&SystemZ::GR128BitRegClass);
2182
2183   BuildMI(*MBB, MI, DL, TII->get(TargetOpcode::IMPLICIT_DEF), In128);
2184   if (ClearEven) {
2185     unsigned NewIn128 = MRI.createVirtualRegister(&SystemZ::GR128BitRegClass);
2186     unsigned Zero64   = MRI.createVirtualRegister(&SystemZ::GR64BitRegClass);
2187
2188     BuildMI(*MBB, MI, DL, TII->get(SystemZ::LLILL), Zero64)
2189       .addImm(0);
2190     BuildMI(*MBB, MI, DL, TII->get(TargetOpcode::INSERT_SUBREG), NewIn128)
2191       .addReg(In128).addReg(Zero64).addImm(SystemZ::subreg_high);
2192     In128 = NewIn128;
2193   }
2194   BuildMI(*MBB, MI, DL, TII->get(TargetOpcode::INSERT_SUBREG), Dest)
2195     .addReg(In128).addReg(Src).addImm(SubReg);
2196
2197   MI->eraseFromParent();
2198   return MBB;
2199 }
2200
2201 MachineBasicBlock *
2202 SystemZTargetLowering::emitMVCWrapper(MachineInstr *MI,
2203                                       MachineBasicBlock *MBB) const {
2204   const SystemZInstrInfo *TII = TM.getInstrInfo();
2205   DebugLoc DL = MI->getDebugLoc();
2206
2207   MachineOperand DestBase = MI->getOperand(0);
2208   uint64_t       DestDisp = MI->getOperand(1).getImm();
2209   MachineOperand SrcBase  = MI->getOperand(2);
2210   uint64_t       SrcDisp  = MI->getOperand(3).getImm();
2211   uint64_t       Length   = MI->getOperand(4).getImm();
2212
2213   BuildMI(*MBB, MI, DL, TII->get(SystemZ::MVC))
2214     .addOperand(DestBase).addImm(DestDisp).addImm(Length)
2215     .addOperand(SrcBase).addImm(SrcDisp);
2216
2217   MI->eraseFromParent();
2218   return MBB;
2219 }
2220
2221 MachineBasicBlock *SystemZTargetLowering::
2222 EmitInstrWithCustomInserter(MachineInstr *MI, MachineBasicBlock *MBB) const {
2223   switch (MI->getOpcode()) {
2224   case SystemZ::Select32:
2225   case SystemZ::SelectF32:
2226   case SystemZ::Select64:
2227   case SystemZ::SelectF64:
2228   case SystemZ::SelectF128:
2229     return emitSelect(MI, MBB);
2230
2231   case SystemZ::CondStore8_32:
2232     return emitCondStore(MI, MBB, SystemZ::STC32, 0, false);
2233   case SystemZ::CondStore8_32Inv:
2234     return emitCondStore(MI, MBB, SystemZ::STC32, 0, true);
2235   case SystemZ::CondStore16_32:
2236     return emitCondStore(MI, MBB, SystemZ::STH32, 0, false);
2237   case SystemZ::CondStore16_32Inv:
2238     return emitCondStore(MI, MBB, SystemZ::STH32, 0, true);
2239   case SystemZ::CondStore32_32:
2240     return emitCondStore(MI, MBB, SystemZ::ST32, SystemZ::STOC32, false);
2241   case SystemZ::CondStore32_32Inv:
2242     return emitCondStore(MI, MBB, SystemZ::ST32, SystemZ::STOC32, true);
2243   case SystemZ::CondStore8:
2244     return emitCondStore(MI, MBB, SystemZ::STC, 0, false);
2245   case SystemZ::CondStore8Inv:
2246     return emitCondStore(MI, MBB, SystemZ::STC, 0, true);
2247   case SystemZ::CondStore16:
2248     return emitCondStore(MI, MBB, SystemZ::STH, 0, false);
2249   case SystemZ::CondStore16Inv:
2250     return emitCondStore(MI, MBB, SystemZ::STH, 0, true);
2251   case SystemZ::CondStore32:
2252     return emitCondStore(MI, MBB, SystemZ::ST, SystemZ::STOC, false);
2253   case SystemZ::CondStore32Inv:
2254     return emitCondStore(MI, MBB, SystemZ::ST, SystemZ::STOC, true);
2255   case SystemZ::CondStore64:
2256     return emitCondStore(MI, MBB, SystemZ::STG, SystemZ::STOCG, false);
2257   case SystemZ::CondStore64Inv:
2258     return emitCondStore(MI, MBB, SystemZ::STG, SystemZ::STOCG, true);
2259   case SystemZ::CondStoreF32:
2260     return emitCondStore(MI, MBB, SystemZ::STE, 0, false);
2261   case SystemZ::CondStoreF32Inv:
2262     return emitCondStore(MI, MBB, SystemZ::STE, 0, true);
2263   case SystemZ::CondStoreF64:
2264     return emitCondStore(MI, MBB, SystemZ::STD, 0, false);
2265   case SystemZ::CondStoreF64Inv:
2266     return emitCondStore(MI, MBB, SystemZ::STD, 0, true);
2267
2268   case SystemZ::AEXT128_64:
2269     return emitExt128(MI, MBB, false, SystemZ::subreg_low);
2270   case SystemZ::ZEXT128_32:
2271     return emitExt128(MI, MBB, true, SystemZ::subreg_low32);
2272   case SystemZ::ZEXT128_64:
2273     return emitExt128(MI, MBB, true, SystemZ::subreg_low);
2274
2275   case SystemZ::ATOMIC_SWAPW:
2276     return emitAtomicLoadBinary(MI, MBB, 0, 0);
2277   case SystemZ::ATOMIC_SWAP_32:
2278     return emitAtomicLoadBinary(MI, MBB, 0, 32);
2279   case SystemZ::ATOMIC_SWAP_64:
2280     return emitAtomicLoadBinary(MI, MBB, 0, 64);
2281
2282   case SystemZ::ATOMIC_LOADW_AR:
2283     return emitAtomicLoadBinary(MI, MBB, SystemZ::AR, 0);
2284   case SystemZ::ATOMIC_LOADW_AFI:
2285     return emitAtomicLoadBinary(MI, MBB, SystemZ::AFI, 0);
2286   case SystemZ::ATOMIC_LOAD_AR:
2287     return emitAtomicLoadBinary(MI, MBB, SystemZ::AR, 32);
2288   case SystemZ::ATOMIC_LOAD_AHI:
2289     return emitAtomicLoadBinary(MI, MBB, SystemZ::AHI, 32);
2290   case SystemZ::ATOMIC_LOAD_AFI:
2291     return emitAtomicLoadBinary(MI, MBB, SystemZ::AFI, 32);
2292   case SystemZ::ATOMIC_LOAD_AGR:
2293     return emitAtomicLoadBinary(MI, MBB, SystemZ::AGR, 64);
2294   case SystemZ::ATOMIC_LOAD_AGHI:
2295     return emitAtomicLoadBinary(MI, MBB, SystemZ::AGHI, 64);
2296   case SystemZ::ATOMIC_LOAD_AGFI:
2297     return emitAtomicLoadBinary(MI, MBB, SystemZ::AGFI, 64);
2298
2299   case SystemZ::ATOMIC_LOADW_SR:
2300     return emitAtomicLoadBinary(MI, MBB, SystemZ::SR, 0);
2301   case SystemZ::ATOMIC_LOAD_SR:
2302     return emitAtomicLoadBinary(MI, MBB, SystemZ::SR, 32);
2303   case SystemZ::ATOMIC_LOAD_SGR:
2304     return emitAtomicLoadBinary(MI, MBB, SystemZ::SGR, 64);
2305
2306   case SystemZ::ATOMIC_LOADW_NR:
2307     return emitAtomicLoadBinary(MI, MBB, SystemZ::NR, 0);
2308   case SystemZ::ATOMIC_LOADW_NILH:
2309     return emitAtomicLoadBinary(MI, MBB, SystemZ::NILH32, 0);
2310   case SystemZ::ATOMIC_LOAD_NR:
2311     return emitAtomicLoadBinary(MI, MBB, SystemZ::NR, 32);
2312   case SystemZ::ATOMIC_LOAD_NILL32:
2313     return emitAtomicLoadBinary(MI, MBB, SystemZ::NILL32, 32);
2314   case SystemZ::ATOMIC_LOAD_NILH32:
2315     return emitAtomicLoadBinary(MI, MBB, SystemZ::NILH32, 32);
2316   case SystemZ::ATOMIC_LOAD_NILF32:
2317     return emitAtomicLoadBinary(MI, MBB, SystemZ::NILF32, 32);
2318   case SystemZ::ATOMIC_LOAD_NGR:
2319     return emitAtomicLoadBinary(MI, MBB, SystemZ::NGR, 64);
2320   case SystemZ::ATOMIC_LOAD_NILL:
2321     return emitAtomicLoadBinary(MI, MBB, SystemZ::NILL, 64);
2322   case SystemZ::ATOMIC_LOAD_NILH:
2323     return emitAtomicLoadBinary(MI, MBB, SystemZ::NILH, 64);
2324   case SystemZ::ATOMIC_LOAD_NIHL:
2325     return emitAtomicLoadBinary(MI, MBB, SystemZ::NIHL, 64);
2326   case SystemZ::ATOMIC_LOAD_NIHH:
2327     return emitAtomicLoadBinary(MI, MBB, SystemZ::NIHH, 64);
2328   case SystemZ::ATOMIC_LOAD_NILF:
2329     return emitAtomicLoadBinary(MI, MBB, SystemZ::NILF, 64);
2330   case SystemZ::ATOMIC_LOAD_NIHF:
2331     return emitAtomicLoadBinary(MI, MBB, SystemZ::NIHF, 64);
2332
2333   case SystemZ::ATOMIC_LOADW_OR:
2334     return emitAtomicLoadBinary(MI, MBB, SystemZ::OR, 0);
2335   case SystemZ::ATOMIC_LOADW_OILH:
2336     return emitAtomicLoadBinary(MI, MBB, SystemZ::OILH32, 0);
2337   case SystemZ::ATOMIC_LOAD_OR:
2338     return emitAtomicLoadBinary(MI, MBB, SystemZ::OR, 32);
2339   case SystemZ::ATOMIC_LOAD_OILL32:
2340     return emitAtomicLoadBinary(MI, MBB, SystemZ::OILL32, 32);
2341   case SystemZ::ATOMIC_LOAD_OILH32:
2342     return emitAtomicLoadBinary(MI, MBB, SystemZ::OILH32, 32);
2343   case SystemZ::ATOMIC_LOAD_OILF32:
2344     return emitAtomicLoadBinary(MI, MBB, SystemZ::OILF32, 32);
2345   case SystemZ::ATOMIC_LOAD_OGR:
2346     return emitAtomicLoadBinary(MI, MBB, SystemZ::OGR, 64);
2347   case SystemZ::ATOMIC_LOAD_OILL:
2348     return emitAtomicLoadBinary(MI, MBB, SystemZ::OILL, 64);
2349   case SystemZ::ATOMIC_LOAD_OILH:
2350     return emitAtomicLoadBinary(MI, MBB, SystemZ::OILH, 64);
2351   case SystemZ::ATOMIC_LOAD_OIHL:
2352     return emitAtomicLoadBinary(MI, MBB, SystemZ::OIHL, 64);
2353   case SystemZ::ATOMIC_LOAD_OIHH:
2354     return emitAtomicLoadBinary(MI, MBB, SystemZ::OIHH, 64);
2355   case SystemZ::ATOMIC_LOAD_OILF:
2356     return emitAtomicLoadBinary(MI, MBB, SystemZ::OILF, 64);
2357   case SystemZ::ATOMIC_LOAD_OIHF:
2358     return emitAtomicLoadBinary(MI, MBB, SystemZ::OIHF, 64);
2359
2360   case SystemZ::ATOMIC_LOADW_XR:
2361     return emitAtomicLoadBinary(MI, MBB, SystemZ::XR, 0);
2362   case SystemZ::ATOMIC_LOADW_XILF:
2363     return emitAtomicLoadBinary(MI, MBB, SystemZ::XILF32, 0);
2364   case SystemZ::ATOMIC_LOAD_XR:
2365     return emitAtomicLoadBinary(MI, MBB, SystemZ::XR, 32);
2366   case SystemZ::ATOMIC_LOAD_XILF32:
2367     return emitAtomicLoadBinary(MI, MBB, SystemZ::XILF32, 32);
2368   case SystemZ::ATOMIC_LOAD_XGR:
2369     return emitAtomicLoadBinary(MI, MBB, SystemZ::XGR, 64);
2370   case SystemZ::ATOMIC_LOAD_XILF:
2371     return emitAtomicLoadBinary(MI, MBB, SystemZ::XILF, 64);
2372   case SystemZ::ATOMIC_LOAD_XIHF:
2373     return emitAtomicLoadBinary(MI, MBB, SystemZ::XIHF, 64);
2374
2375   case SystemZ::ATOMIC_LOADW_NRi:
2376     return emitAtomicLoadBinary(MI, MBB, SystemZ::NR, 0, true);
2377   case SystemZ::ATOMIC_LOADW_NILHi:
2378     return emitAtomicLoadBinary(MI, MBB, SystemZ::NILH32, 0, true);
2379   case SystemZ::ATOMIC_LOAD_NRi:
2380     return emitAtomicLoadBinary(MI, MBB, SystemZ::NR, 32, true);
2381   case SystemZ::ATOMIC_LOAD_NILL32i:
2382     return emitAtomicLoadBinary(MI, MBB, SystemZ::NILL32, 32, true);
2383   case SystemZ::ATOMIC_LOAD_NILH32i:
2384     return emitAtomicLoadBinary(MI, MBB, SystemZ::NILH32, 32, true);
2385   case SystemZ::ATOMIC_LOAD_NILF32i:
2386     return emitAtomicLoadBinary(MI, MBB, SystemZ::NILF32, 32, true);
2387   case SystemZ::ATOMIC_LOAD_NGRi:
2388     return emitAtomicLoadBinary(MI, MBB, SystemZ::NGR, 64, true);
2389   case SystemZ::ATOMIC_LOAD_NILLi:
2390     return emitAtomicLoadBinary(MI, MBB, SystemZ::NILL, 64, true);
2391   case SystemZ::ATOMIC_LOAD_NILHi:
2392     return emitAtomicLoadBinary(MI, MBB, SystemZ::NILH, 64, true);
2393   case SystemZ::ATOMIC_LOAD_NIHLi:
2394     return emitAtomicLoadBinary(MI, MBB, SystemZ::NIHL, 64, true);
2395   case SystemZ::ATOMIC_LOAD_NIHHi:
2396     return emitAtomicLoadBinary(MI, MBB, SystemZ::NIHH, 64, true);
2397   case SystemZ::ATOMIC_LOAD_NILFi:
2398     return emitAtomicLoadBinary(MI, MBB, SystemZ::NILF, 64, true);
2399   case SystemZ::ATOMIC_LOAD_NIHFi:
2400     return emitAtomicLoadBinary(MI, MBB, SystemZ::NIHF, 64, true);
2401
2402   case SystemZ::ATOMIC_LOADW_MIN:
2403     return emitAtomicLoadMinMax(MI, MBB, SystemZ::CR,
2404                                 SystemZ::CCMASK_CMP_LE, 0);
2405   case SystemZ::ATOMIC_LOAD_MIN_32:
2406     return emitAtomicLoadMinMax(MI, MBB, SystemZ::CR,
2407                                 SystemZ::CCMASK_CMP_LE, 32);
2408   case SystemZ::ATOMIC_LOAD_MIN_64:
2409     return emitAtomicLoadMinMax(MI, MBB, SystemZ::CGR,
2410                                 SystemZ::CCMASK_CMP_LE, 64);
2411
2412   case SystemZ::ATOMIC_LOADW_MAX:
2413     return emitAtomicLoadMinMax(MI, MBB, SystemZ::CR,
2414                                 SystemZ::CCMASK_CMP_GE, 0);
2415   case SystemZ::ATOMIC_LOAD_MAX_32:
2416     return emitAtomicLoadMinMax(MI, MBB, SystemZ::CR,
2417                                 SystemZ::CCMASK_CMP_GE, 32);
2418   case SystemZ::ATOMIC_LOAD_MAX_64:
2419     return emitAtomicLoadMinMax(MI, MBB, SystemZ::CGR,
2420                                 SystemZ::CCMASK_CMP_GE, 64);
2421
2422   case SystemZ::ATOMIC_LOADW_UMIN:
2423     return emitAtomicLoadMinMax(MI, MBB, SystemZ::CLR,
2424                                 SystemZ::CCMASK_CMP_LE, 0);
2425   case SystemZ::ATOMIC_LOAD_UMIN_32:
2426     return emitAtomicLoadMinMax(MI, MBB, SystemZ::CLR,
2427                                 SystemZ::CCMASK_CMP_LE, 32);
2428   case SystemZ::ATOMIC_LOAD_UMIN_64:
2429     return emitAtomicLoadMinMax(MI, MBB, SystemZ::CLGR,
2430                                 SystemZ::CCMASK_CMP_LE, 64);
2431
2432   case SystemZ::ATOMIC_LOADW_UMAX:
2433     return emitAtomicLoadMinMax(MI, MBB, SystemZ::CLR,
2434                                 SystemZ::CCMASK_CMP_GE, 0);
2435   case SystemZ::ATOMIC_LOAD_UMAX_32:
2436     return emitAtomicLoadMinMax(MI, MBB, SystemZ::CLR,
2437                                 SystemZ::CCMASK_CMP_GE, 32);
2438   case SystemZ::ATOMIC_LOAD_UMAX_64:
2439     return emitAtomicLoadMinMax(MI, MBB, SystemZ::CLGR,
2440                                 SystemZ::CCMASK_CMP_GE, 64);
2441
2442   case SystemZ::ATOMIC_CMP_SWAPW:
2443     return emitAtomicCmpSwapW(MI, MBB);
2444   case SystemZ::MVCWrapper:
2445     return emitMVCWrapper(MI, MBB);
2446   default:
2447     llvm_unreachable("Unexpected instr type to insert");
2448   }
2449 }