lib/Target/SparcV9/SparcV9InstrSelection.cpp

   1 //===-- SparcInstrSelection.cpp -------------------------------------------===//
   2 //
   3 //  BURS instruction selection for SPARC V9 architecture.
   4 //
   5 //===----------------------------------------------------------------------===//
   6
   7 #include "SparcInternals.h"
   8 #include "SparcInstrSelectionSupport.h"
   9 #include "SparcRegClassInfo.h"
  10 #include "llvm/CodeGen/InstrSelectionSupport.h"
  11 #include "llvm/CodeGen/MachineInstrBuilder.h"
  12 #include "llvm/CodeGen/MachineInstrAnnot.h"
  13 #include "llvm/CodeGen/InstrForest.h"
  14 #include "llvm/CodeGen/InstrSelection.h"
  15 #include "llvm/CodeGen/MachineFunction.h"
  16 #include "llvm/CodeGen/MachineFunctionInfo.h"
  17 #include "llvm/CodeGen/MachineCodeForInstruction.h"
  18 #include "llvm/DerivedTypes.h"
  19 #include "llvm/iTerminators.h"
  20 #include "llvm/iMemory.h"
  21 #include "llvm/iOther.h"
  22 #include "llvm/Function.h"
  23 #include "llvm/Constants.h"
  24 #include "llvm/ConstantHandling.h"
  25 #include "llvm/Intrinsics.h"
  26 #include "Support/MathExtras.h"
  27 #include <math.h>
  28 #include <algorithm>
  29
  30 static inline void Add3OperandInstr(unsigned Opcode, InstructionNode* Node,
  31                                     std::vector<MachineInstr*>& mvec) {
  32   mvec.push_back(BuildMI(Opcode, 3).addReg(Node->leftChild()->getValue())
  33                                    .addReg(Node->rightChild()->getValue())
  34                                    .addRegDef(Node->getValue()));
  35 }
  36
  37
  38
  39 //---------------------------------------------------------------------------
  40 // Function: GetMemInstArgs
  41 //
  42 // Purpose:
  43 //   Get the pointer value and the index vector for a memory operation
  44 //   (GetElementPtr, Load, or Store).  If all indices of the given memory
  45 //   operation are constant, fold in constant indices in a chain of
  46 //   preceding GetElementPtr instructions (if any), and return the
  47 //   pointer value of the first instruction in the chain.
  48 //   All folded instructions are marked so no code is generated for them.
  49 //
  50 // Return values:
  51 //   Returns the pointer Value to use.
  52 //   Returns the resulting IndexVector in idxVec.
  53 //   Returns true/false in allConstantIndices if all indices are/aren't const.
  54 //---------------------------------------------------------------------------
  55
  56
  57 //---------------------------------------------------------------------------
  58 // Function: FoldGetElemChain
  59 //
  60 // Purpose:
  61 //   Fold a chain of GetElementPtr instructions containing only
  62 //   constant offsets into an equivalent (Pointer, IndexVector) pair.
  63 //   Returns the pointer Value, and stores the resulting IndexVector
  64 //   in argument chainIdxVec. This is a helper function for
  65 //   FoldConstantIndices that does the actual folding.
  66 //---------------------------------------------------------------------------
  67
  68
  69 // Check for a constant 0.
  70 inline bool
  71 IsZero(Value* idx)
  72 {
  73   return (idx == ConstantSInt::getNullValue(idx->getType()));
  74 }
  75
  76 static Value*
  77 FoldGetElemChain(InstrTreeNode* ptrNode, std::vector<Value*>& chainIdxVec,
  78                  bool lastInstHasLeadingNonZero)
  79 {
  80   InstructionNode* gepNode = dyn_cast<InstructionNode>(ptrNode);
  81   GetElementPtrInst* gepInst =
  82     dyn_cast_or_null<GetElementPtrInst>(gepNode ? gepNode->getInstruction() :0);
  83
  84   // ptr value is not computed in this tree or ptr value does not come from GEP
  85   // instruction
  86   if (gepInst == NULL)
  87     return NULL;
  88
  89   // Return NULL if we don't fold any instructions in.
  90   Value* ptrVal = NULL;
  91
  92   // Now chase the chain of getElementInstr instructions, if any.
  93   // Check for any non-constant indices and stop there.
  94   // Also, stop if the first index of child is a non-zero array index
  95   // and the last index of the current node is a non-array index:
  96   // in that case, a non-array declared type is being accessed as an array
  97   // which is not type-safe, but could be legal.
  98   //
  99   InstructionNode* ptrChild = gepNode;
 100   while (ptrChild && (ptrChild->getOpLabel() == Instruction::GetElementPtr ||
 101                       ptrChild->getOpLabel() == GetElemPtrIdx))
 102   {
 103     // Child is a GetElemPtr instruction
 104     gepInst = cast<GetElementPtrInst>(ptrChild->getValue());
 105     User::op_iterator OI, firstIdx = gepInst->idx_begin();
 106     User::op_iterator lastIdx = gepInst->idx_end();
 107     bool allConstantOffsets = true;
 108
 109     // The first index of every GEP must be an array index.
 110     assert((*firstIdx)->getType() == Type::LongTy &&
 111            "INTERNAL ERROR: Structure index for a pointer type!");
 112
 113     // If the last instruction had a leading non-zero index, check if the
 114     // current one references a sequential (i.e., indexable) type.
 115     // If not, the code is not type-safe and we would create an illegal GEP
 116     // by folding them, so don't fold any more instructions.
 117     //
 118     if (lastInstHasLeadingNonZero)
 119       if (! isa<SequentialType>(gepInst->getType()->getElementType()))
 120         break;   // cannot fold in any preceding getElementPtr instrs.
 121
 122     // Check that all offsets are constant for this instruction
 123     for (OI = firstIdx; allConstantOffsets && OI != lastIdx; ++OI)
 124       allConstantOffsets = isa<ConstantInt>(*OI);
 125
 126     if (allConstantOffsets) {
 127       // Get pointer value out of ptrChild.
 128       ptrVal = gepInst->getPointerOperand();
 129
 130       // Insert its index vector at the start, skipping any leading [0]
 131       // Remember the old size to check if anything was inserted.
 132       unsigned oldSize = chainIdxVec.size();
 133       int firstIsZero = IsZero(*firstIdx);
 134       chainIdxVec.insert(chainIdxVec.begin(), firstIdx + firstIsZero, lastIdx);
 135
 136       // Remember if it has leading zero index: it will be discarded later.
 137       if (oldSize < chainIdxVec.size())
 138         lastInstHasLeadingNonZero = !firstIsZero;
 139
 140       // Mark the folded node so no code is generated for it.
 141       ((InstructionNode*) ptrChild)->markFoldedIntoParent();
 142
 143       // Get the previous GEP instruction and continue trying to fold
 144       ptrChild = dyn_cast<InstructionNode>(ptrChild->leftChild());
 145     } else // cannot fold this getElementPtr instr. or any preceding ones
 146       break;
 147   }
 148
 149   // If the first getElementPtr instruction had a leading [0], add it back.
 150   // Note that this instruction is the *last* one that was successfully
 151   // folded *and* contributed any indices, in the loop above.
 152   //
 153   if (ptrVal && ! lastInstHasLeadingNonZero)
 154     chainIdxVec.insert(chainIdxVec.begin(), ConstantSInt::get(Type::LongTy,0));
 155
 156   return ptrVal;
 157 }
 158
 159
 160 //---------------------------------------------------------------------------
 161 // Function: GetGEPInstArgs
 162 //
 163 // Purpose:
 164 //   Helper function for GetMemInstArgs that handles the final getElementPtr
 165 //   instruction used by (or same as) the memory operation.
 166 //   Extracts the indices of the current instruction and tries to fold in
 167 //   preceding ones if all indices of the current one are constant.
 168 //---------------------------------------------------------------------------
 169
 170 static Value *
 171 GetGEPInstArgs(InstructionNode* gepNode,
 172                std::vector<Value*>& idxVec,
 173                bool& allConstantIndices)
 174 {
 175   allConstantIndices = true;
 176   GetElementPtrInst* gepI = cast<GetElementPtrInst>(gepNode->getInstruction());
 177
 178   // Default pointer is the one from the current instruction.
 179   Value* ptrVal = gepI->getPointerOperand();
 180   InstrTreeNode* ptrChild = gepNode->leftChild();
 181
 182   // Extract the index vector of the GEP instructin.
 183   // If all indices are constant and first index is zero, try to fold
 184   // in preceding GEPs with all constant indices.
 185   for (User::op_iterator OI=gepI->idx_begin(),  OE=gepI->idx_end();
 186        allConstantIndices && OI != OE; ++OI)
 187     if (! isa<Constant>(*OI))
 188       allConstantIndices = false;     // note: this also terminates loop!
 189
 190   // If we have only constant indices, fold chains of constant indices
 191   // in this and any preceding GetElemPtr instructions.
 192   bool foldedGEPs = false;
 193   bool leadingNonZeroIdx = gepI && ! IsZero(*gepI->idx_begin());
 194   if (allConstantIndices)
 195     if (Value* newPtr = FoldGetElemChain(ptrChild, idxVec, leadingNonZeroIdx)) {
 196       ptrVal = newPtr;
 197       foldedGEPs = true;
 198     }
 199
 200   // Append the index vector of the current instruction.
 201   // Skip the leading [0] index if preceding GEPs were folded into this.
 202   idxVec.insert(idxVec.end(),
 203                 gepI->idx_begin() + (foldedGEPs && !leadingNonZeroIdx),
 204                 gepI->idx_end());
 205
 206   return ptrVal;
 207 }
 208
 209 //---------------------------------------------------------------------------
 210 // Function: GetMemInstArgs
 211 //
 212 // Purpose:
 213 //   Get the pointer value and the index vector for a memory operation
 214 //   (GetElementPtr, Load, or Store).  If all indices of the given memory
 215 //   operation are constant, fold in constant indices in a chain of
 216 //   preceding GetElementPtr instructions (if any), and return the
 217 //   pointer value of the first instruction in the chain.
 218 //   All folded instructions are marked so no code is generated for them.
 219 //
 220 // Return values:
 221 //   Returns the pointer Value to use.
 222 //   Returns the resulting IndexVector in idxVec.
 223 //   Returns true/false in allConstantIndices if all indices are/aren't const.
 224 //---------------------------------------------------------------------------
 225
 226 static Value*
 227 GetMemInstArgs(InstructionNode* memInstrNode,
 228                std::vector<Value*>& idxVec,
 229                bool& allConstantIndices)
 230 {
 231   allConstantIndices = false;
 232   Instruction* memInst = memInstrNode->getInstruction();
 233   assert(idxVec.size() == 0 && "Need empty vector to return indices");
 234
 235   // If there is a GetElemPtr instruction to fold in to this instr,
 236   // it must be in the left child for Load and GetElemPtr, and in the
 237   // right child for Store instructions.
 238   InstrTreeNode* ptrChild = (memInst->getOpcode() == Instruction::Store
 239                              ? memInstrNode->rightChild()
 240                              : memInstrNode->leftChild());
 241
 242   // Default pointer is the one from the current instruction.
 243   Value* ptrVal = ptrChild->getValue();
 244
 245   // Find the "last" GetElemPtr instruction: this one or the immediate child.
 246   // There will be none if this is a load or a store from a scalar pointer.
 247   InstructionNode* gepNode = NULL;
 248   if (isa<GetElementPtrInst>(memInst))
 249     gepNode = memInstrNode;
 250   else if (isa<InstructionNode>(ptrChild) && isa<GetElementPtrInst>(ptrVal)) {
 251     // Child of load/store is a GEP and memInst is its only use.
 252     // Use its indices and mark it as folded.
 253     gepNode = cast<InstructionNode>(ptrChild);
 254     gepNode->markFoldedIntoParent();
 255   }
 256
 257   // If there are no indices, return the current pointer.
 258   // Else extract the pointer from the GEP and fold the indices.
 259   return gepNode ? GetGEPInstArgs(gepNode, idxVec, allConstantIndices)
 260                  : ptrVal;
 261 }
 262
 263
 264 //************************ Internal Functions ******************************/
 265
 266
 267 static inline MachineOpCode
 268 ChooseBprInstruction(const InstructionNode* instrNode)
 269 {
 270   MachineOpCode opCode;
 271
 272   Instruction* setCCInstr =
 273     ((InstructionNode*) instrNode->leftChild())->getInstruction();
 274
 275   switch(setCCInstr->getOpcode())
 276   {
 277   case Instruction::SetEQ: opCode = V9::BRZ;   break;
 278   case Instruction::SetNE: opCode = V9::BRNZ;  break;
 279   case Instruction::SetLE: opCode = V9::BRLEZ; break;
 280   case Instruction::SetGE: opCode = V9::BRGEZ; break;
 281   case Instruction::SetLT: opCode = V9::BRLZ;  break;
 282   case Instruction::SetGT: opCode = V9::BRGZ;  break;
 283   default:
 284     assert(0 && "Unrecognized VM instruction!");
 285     opCode = V9::INVALID_OPCODE;
 286     break;
 287   }
 288
 289   return opCode;
 290 }
 291
 292
 293 static inline MachineOpCode
 294 ChooseBpccInstruction(const InstructionNode* instrNode,
 295                       const BinaryOperator* setCCInstr)
 296 {
 297   MachineOpCode opCode = V9::INVALID_OPCODE;
 298
 299   bool isSigned = setCCInstr->getOperand(0)->getType()->isSigned();
 300
 301   if (isSigned) {
 302     switch(setCCInstr->getOpcode())
 303     {
 304     case Instruction::SetEQ: opCode = V9::BE;  break;
 305     case Instruction::SetNE: opCode = V9::BNE; break;
 306     case Instruction::SetLE: opCode = V9::BLE; break;
 307     case Instruction::SetGE: opCode = V9::BGE; break;
 308     case Instruction::SetLT: opCode = V9::BL;  break;
 309     case Instruction::SetGT: opCode = V9::BG;  break;
 310     default:
 311       assert(0 && "Unrecognized VM instruction!");
 312       break;
 313     }
 314   } else {
 315     switch(setCCInstr->getOpcode())
 316     {
 317     case Instruction::SetEQ: opCode = V9::BE;   break;
 318     case Instruction::SetNE: opCode = V9::BNE;  break;
 319     case Instruction::SetLE: opCode = V9::BLEU; break;
 320     case Instruction::SetGE: opCode = V9::BCC;  break;
 321     case Instruction::SetLT: opCode = V9::BCS;  break;
 322     case Instruction::SetGT: opCode = V9::BGU;  break;
 323     default:
 324       assert(0 && "Unrecognized VM instruction!");
 325       break;
 326     }
 327   }
 328
 329   return opCode;
 330 }
 331
 332 static inline MachineOpCode
 333 ChooseBFpccInstruction(const InstructionNode* instrNode,
 334                        const BinaryOperator* setCCInstr)
 335 {
 336   MachineOpCode opCode = V9::INVALID_OPCODE;
 337
 338   switch(setCCInstr->getOpcode())
 339   {
 340   case Instruction::SetEQ: opCode = V9::FBE;  break;
 341   case Instruction::SetNE: opCode = V9::FBNE; break;
 342   case Instruction::SetLE: opCode = V9::FBLE; break;
 343   case Instruction::SetGE: opCode = V9::FBGE; break;
 344   case Instruction::SetLT: opCode = V9::FBL;  break;
 345   case Instruction::SetGT: opCode = V9::FBG;  break;
 346   default:
 347     assert(0 && "Unrecognized VM instruction!");
 348     break;
 349   }
 350
 351   return opCode;
 352 }
 353
 354
 355 // Create a unique TmpInstruction for a boolean value,
 356 // representing the CC register used by a branch on that value.
 357 // For now, hack this using a little static cache of TmpInstructions.
 358 // Eventually the entire BURG instruction selection should be put
 359 // into a separate class that can hold such information.
 360 // The static cache is not too bad because the memory for these
 361 // TmpInstructions will be freed along with the rest of the Function anyway.
 362 //
 363 static TmpInstruction*
 364 GetTmpForCC(Value* boolVal, const Function *F, const Type* ccType,
 365             MachineCodeForInstruction& mcfi)
 366 {
 367   typedef hash_map<const Value*, TmpInstruction*> BoolTmpCache;
 368   static BoolTmpCache boolToTmpCache;     // Map boolVal -> TmpInstruction*
 369   static const Function *lastFunction = 0;// Use to flush cache between funcs
 370
 371   assert(boolVal->getType() == Type::BoolTy && "Weird but ok! Delete assert");
 372
 373   if (lastFunction != F) {
 374     lastFunction = F;
 375     boolToTmpCache.clear();
 376   }
 377
 378   // Look for tmpI and create a new one otherwise.  The new value is
 379   // directly written to map using the ref returned by operator[].
 380   TmpInstruction*& tmpI = boolToTmpCache[boolVal];
 381   if (tmpI == NULL)
 382     tmpI = new TmpInstruction(mcfi, ccType, boolVal);
 383
 384   return tmpI;
 385 }
 386
 387
 388 static inline MachineOpCode
 389 ChooseBccInstruction(const InstructionNode* instrNode,
 390                      const Type*& setCCType)
 391 {
 392   InstructionNode* setCCNode = (InstructionNode*) instrNode->leftChild();
 393   assert(setCCNode->getOpLabel() == SetCCOp);
 394   BinaryOperator* setCCInstr =cast<BinaryOperator>(setCCNode->getInstruction());
 395   setCCType = setCCInstr->getOperand(0)->getType();
 396
 397   if (setCCType->isFloatingPoint())
 398     return ChooseBFpccInstruction(instrNode, setCCInstr);
 399   else
 400     return ChooseBpccInstruction(instrNode, setCCInstr);
 401 }
 402
 403
 404 // WARNING: since this function has only one caller, it always returns
 405 // the opcode that expects an immediate and a register. If this function
 406 // is ever used in cases where an opcode that takes two registers is required,
 407 // then modify this function and use convertOpcodeFromRegToImm() where required.
 408 //
 409 // It will be necessary to expand convertOpcodeFromRegToImm() to handle the
 410 // new cases of opcodes.
 411 static inline MachineOpCode
 412 ChooseMovFpcciInstruction(const InstructionNode* instrNode)
 413 {
 414   MachineOpCode opCode = V9::INVALID_OPCODE;
 415
 416   switch(instrNode->getInstruction()->getOpcode())
 417   {
 418   case Instruction::SetEQ: opCode = V9::MOVFEi;  break;
 419   case Instruction::SetNE: opCode = V9::MOVFNEi; break;
 420   case Instruction::SetLE: opCode = V9::MOVFLEi; break;
 421   case Instruction::SetGE: opCode = V9::MOVFGEi; break;
 422   case Instruction::SetLT: opCode = V9::MOVFLi;  break;
 423   case Instruction::SetGT: opCode = V9::MOVFGi;  break;
 424   default:
 425     assert(0 && "Unrecognized VM instruction!");
 426     break;
 427   }
 428
 429   return opCode;
 430 }
 431
 432
 433 // ChooseMovpcciForSetCC -- Choose a conditional-move instruction
 434 // based on the type of SetCC operation.
 435 //
 436 // WARNING: since this function has only one caller, it always returns
 437 // the opcode that expects an immediate and a register. If this function
 438 // is ever used in cases where an opcode that takes two registers is required,
 439 // then modify this function and use convertOpcodeFromRegToImm() where required.
 440 //
 441 // It will be necessary to expand convertOpcodeFromRegToImm() to handle the
 442 // new cases of opcodes.
 443 //
 444 static MachineOpCode
 445 ChooseMovpcciForSetCC(const InstructionNode* instrNode)
 446 {
 447   MachineOpCode opCode = V9::INVALID_OPCODE;
 448
 449   const Type* opType = instrNode->leftChild()->getValue()->getType();
 450   assert(opType->isIntegral() || isa<PointerType>(opType));
 451   bool noSign = opType->isUnsigned() || isa<PointerType>(opType);
 452
 453   switch(instrNode->getInstruction()->getOpcode())
 454   {
 455   case Instruction::SetEQ: opCode = V9::MOVEi;                        break;
 456   case Instruction::SetLE: opCode = noSign? V9::MOVLEUi : V9::MOVLEi; break;
 457   case Instruction::SetGE: opCode = noSign? V9::MOVCCi  : V9::MOVGEi; break;
 458   case Instruction::SetLT: opCode = noSign? V9::MOVCSi  : V9::MOVLi;  break;
 459   case Instruction::SetGT: opCode = noSign? V9::MOVGUi  : V9::MOVGi;  break;
 460   case Instruction::SetNE: opCode = V9::MOVNEi;                       break;
 461   default: assert(0 && "Unrecognized LLVM instr!"); break;
 462   }
 463
 464   return opCode;
 465 }
 466
 467
 468 // ChooseMovpregiForSetCC -- Choose a conditional-move-on-register-value
 469 // instruction based on the type of SetCC operation.  These instructions
 470 // compare a register with 0 and perform the move is the comparison is true.
 471 //
 472 // WARNING: like the previous function, this function it always returns
 473 // the opcode that expects an immediate and a register.  See above.
 474 //
 475 static MachineOpCode
 476 ChooseMovpregiForSetCC(const InstructionNode* instrNode)
 477 {
 478   MachineOpCode opCode = V9::INVALID_OPCODE;
 479
 480   switch(instrNode->getInstruction()->getOpcode())
 481   {
 482   case Instruction::SetEQ: opCode = V9::MOVRZi;  break;
 483   case Instruction::SetLE: opCode = V9::MOVRLEZi; break;
 484   case Instruction::SetGE: opCode = V9::MOVRGEZi; break;
 485   case Instruction::SetLT: opCode = V9::MOVRLZi;  break;
 486   case Instruction::SetGT: opCode = V9::MOVRGZi;  break;
 487   case Instruction::SetNE: opCode = V9::MOVRNZi; break;
 488   default: assert(0 && "Unrecognized VM instr!"); break;
 489   }
 490
 491   return opCode;
 492 }
 493
 494
 495 static inline MachineOpCode
 496 ChooseConvertToFloatInstr(OpLabel vopCode, const Type* opType)
 497 {
 498   assert((vopCode == ToFloatTy || vopCode == ToDoubleTy) &&
 499          "Unrecognized convert-to-float opcode!");
 500
 501   MachineOpCode opCode = V9::INVALID_OPCODE;
 502
 503   if (opType == Type::SByteTy || opType == Type::UByteTy ||
 504       opType == Type::ShortTy || opType == Type::UShortTy ||
 505       opType == Type::IntTy   || opType == Type::UIntTy)
 506       opCode = (vopCode == ToFloatTy? V9::FITOS : V9::FITOD);
 507   else if (opType == Type::LongTy || opType == Type::ULongTy ||
 508            isa<PointerType>(opType))
 509       opCode = (vopCode == ToFloatTy? V9::FXTOS : V9::FXTOD);
 510   else if (opType == Type::FloatTy)
 511       opCode = (vopCode == ToFloatTy? V9::INVALID_OPCODE : V9::FSTOD);
 512   else if (opType == Type::DoubleTy)
 513       opCode = (vopCode == ToFloatTy? V9::FDTOS : V9::INVALID_OPCODE);
 514   else
 515     assert(0 && "Trying to convert a non-scalar type to DOUBLE?");
 516
 517   return opCode;
 518 }
 519
 520 static inline MachineOpCode
 521 ChooseConvertFPToIntInstr(Type::PrimitiveID tid, const Type* opType)
 522 {
 523   MachineOpCode opCode = V9::INVALID_OPCODE;;
 524
 525   assert((opType == Type::FloatTy || opType == Type::DoubleTy)
 526          && "This function should only be called for FLOAT or DOUBLE");
 527
 528   // SPARC does not have a float-to-uint conversion, only a float-to-int.
 529   // For converting an FP value to uint32_t, we first need to convert to
 530   // uint64_t and then to uint32_t, or we may overflow the signed int
 531   // representation even for legal uint32_t values.  This expansion is
 532   // done by the Preselection pass.
 533   //
 534   if (tid == Type::UIntTyID) {
 535     assert(tid != Type::UIntTyID && "FP-to-uint conversions must be expanded"
 536            " into FP->long->uint for SPARC v9:  SO RUN PRESELECTION PASS!");
 537   } else if (tid == Type::SByteTyID || tid == Type::ShortTyID ||
 538              tid == Type::IntTyID   || tid == Type::UByteTyID ||
 539              tid == Type::UShortTyID) {
 540     opCode = (opType == Type::FloatTy)? V9::FSTOI : V9::FDTOI;
 541   } else if (tid == Type::LongTyID || tid == Type::ULongTyID) {
 542       opCode = (opType == Type::FloatTy)? V9::FSTOX : V9::FDTOX;
 543   } else
 544     assert(0 && "Should not get here, Mo!");
 545
 546   return opCode;
 547 }
 548
 549 MachineInstr*
 550 CreateConvertFPToIntInstr(Type::PrimitiveID destTID,
 551                           Value* srcVal, Value* destVal)
 552 {
 553   MachineOpCode opCode = ChooseConvertFPToIntInstr(destTID, srcVal->getType());
 554   assert(opCode != V9::INVALID_OPCODE && "Expected to need conversion!");
 555   return BuildMI(opCode, 2).addReg(srcVal).addRegDef(destVal);
 556 }
 557
 558 // CreateCodeToConvertFloatToInt: Convert FP value to signed or unsigned integer
 559 // The FP value must be converted to the dest type in an FP register,
 560 // and the result is then copied from FP to int register via memory.
 561 //
 562 // Since fdtoi converts to signed integers, any FP value V between MAXINT+1
 563 // and MAXUNSIGNED (i.e., 2^31 <= V <= 2^32-1) would be converted incorrectly
 564 // *only* when converting to an unsigned.  (Unsigned byte, short or long
 565 // don't have this problem.)
 566 // For unsigned int, we therefore have to generate the code sequence:
 567 //
 568 //      if (V > (float) MAXINT) {
 569 //        unsigned result = (unsigned) (V  - (float) MAXINT);
 570 //        result = result + (unsigned) MAXINT;
 571 //      }
 572 //      else
 573 //        result = (unsigned) V;
 574 //
 575 static void
 576 CreateCodeToConvertFloatToInt(const TargetMachine& target,
 577                               Value* opVal,
 578                               Instruction* destI,
 579                               std::vector<MachineInstr*>& mvec,
 580                               MachineCodeForInstruction& mcfi)
 581 {
 582   // Create a temporary to represent the FP register into which the
 583   // int value will placed after conversion.  The type of this temporary
 584   // depends on the type of FP register to use: single-prec for a 32-bit
 585   // int or smaller; double-prec for a 64-bit int.
 586   //
 587   size_t destSize = target.getTargetData().getTypeSize(destI->getType());
 588   const Type* destTypeToUse = (destSize > 4)? Type::DoubleTy : Type::FloatTy;
 589   TmpInstruction* destForCast = new TmpInstruction(mcfi, destTypeToUse, opVal);
 590
 591   // Create the fp-to-int conversion code
 592   MachineInstr* M =CreateConvertFPToIntInstr(destI->getType()->getPrimitiveID(),
 593                                              opVal, destForCast);
 594   mvec.push_back(M);
 595
 596   // Create the fpreg-to-intreg copy code
 597   target.getInstrInfo().
 598     CreateCodeToCopyFloatToInt(target, destI->getParent()->getParent(),
 599                                destForCast, destI, mvec, mcfi);
 600 }
 601
 602
 603 static inline MachineOpCode
 604 ChooseAddInstruction(const InstructionNode* instrNode)
 605 {
 606   return ChooseAddInstructionByType(instrNode->getInstruction()->getType());
 607 }
 608
 609
 610 static inline MachineInstr*
 611 CreateMovFloatInstruction(const InstructionNode* instrNode,
 612                           const Type* resultType)
 613 {
 614   return BuildMI((resultType == Type::FloatTy) ? V9::FMOVS : V9::FMOVD, 2)
 615                    .addReg(instrNode->leftChild()->getValue())
 616                    .addRegDef(instrNode->getValue());
 617 }
 618
 619 static inline MachineInstr*
 620 CreateAddConstInstruction(const InstructionNode* instrNode)
 621 {
 622   MachineInstr* minstr = NULL;
 623
 624   Value* constOp = ((InstrTreeNode*) instrNode->rightChild())->getValue();
 625   assert(isa<Constant>(constOp));
 626
 627   // Cases worth optimizing are:
 628   // (1) Add with 0 for float or double: use an FMOV of appropriate type,
 629   //     instead of an FADD (1 vs 3 cycles).  There is no integer MOV.
 630   //
 631   if (ConstantFP *FPC = dyn_cast<ConstantFP>(constOp)) {
 632     double dval = FPC->getValue();
 633     if (dval == 0.0)
 634       minstr = CreateMovFloatInstruction(instrNode,
 635                                         instrNode->getInstruction()->getType());
 636   }
 637
 638   return minstr;
 639 }
 640
 641
 642 static inline MachineOpCode
 643 ChooseSubInstructionByType(const Type* resultType)
 644 {
 645   MachineOpCode opCode = V9::INVALID_OPCODE;
 646
 647   if (resultType->isInteger() || isa<PointerType>(resultType)) {
 648       opCode = V9::SUBr;
 649   } else {
 650     switch(resultType->getPrimitiveID())
 651     {
 652     case Type::FloatTyID:  opCode = V9::FSUBS; break;
 653     case Type::DoubleTyID: opCode = V9::FSUBD; break;
 654     default: assert(0 && "Invalid type for SUB instruction"); break;
 655     }
 656   }
 657
 658   return opCode;
 659 }
 660
 661
 662 static inline MachineInstr*
 663 CreateSubConstInstruction(const InstructionNode* instrNode)
 664 {
 665   MachineInstr* minstr = NULL;
 666
 667   Value* constOp = ((InstrTreeNode*) instrNode->rightChild())->getValue();
 668   assert(isa<Constant>(constOp));
 669
 670   // Cases worth optimizing are:
 671   // (1) Sub with 0 for float or double: use an FMOV of appropriate type,
 672   //     instead of an FSUB (1 vs 3 cycles).  There is no integer MOV.
 673   //
 674   if (ConstantFP *FPC = dyn_cast<ConstantFP>(constOp)) {
 675     double dval = FPC->getValue();
 676     if (dval == 0.0)
 677       minstr = CreateMovFloatInstruction(instrNode,
 678                                         instrNode->getInstruction()->getType());
 679   }
 680
 681   return minstr;
 682 }
 683
 684
 685 static inline MachineOpCode
 686 ChooseFcmpInstruction(const InstructionNode* instrNode)
 687 {
 688   MachineOpCode opCode = V9::INVALID_OPCODE;
 689
 690   Value* operand = ((InstrTreeNode*) instrNode->leftChild())->getValue();
 691   switch(operand->getType()->getPrimitiveID()) {
 692   case Type::FloatTyID:  opCode = V9::FCMPS; break;
 693   case Type::DoubleTyID: opCode = V9::FCMPD; break;
 694   default: assert(0 && "Invalid type for FCMP instruction"); break;
 695   }
 696
 697   return opCode;
 698 }
 699
 700
 701 // Assumes that leftArg and rightArg are both cast instructions.
 702 //
 703 static inline bool
 704 BothFloatToDouble(const InstructionNode* instrNode)
 705 {
 706   InstrTreeNode* leftArg = instrNode->leftChild();
 707   InstrTreeNode* rightArg = instrNode->rightChild();
 708   InstrTreeNode* leftArgArg = leftArg->leftChild();
 709   InstrTreeNode* rightArgArg = rightArg->leftChild();
 710   assert(leftArg->getValue()->getType() == rightArg->getValue()->getType());
 711
 712   // Check if both arguments are floats cast to double
 713   return (leftArg->getValue()->getType() == Type::DoubleTy &&
 714           leftArgArg->getValue()->getType() == Type::FloatTy &&
 715           rightArgArg->getValue()->getType() == Type::FloatTy);
 716 }
 717
 718
 719 static inline MachineOpCode
 720 ChooseMulInstructionByType(const Type* resultType)
 721 {
 722   MachineOpCode opCode = V9::INVALID_OPCODE;
 723
 724   if (resultType->isInteger())
 725     opCode = V9::MULXr;
 726   else
 727     switch(resultType->getPrimitiveID())
 728     {
 729     case Type::FloatTyID:  opCode = V9::FMULS; break;
 730     case Type::DoubleTyID: opCode = V9::FMULD; break;
 731     default: assert(0 && "Invalid type for MUL instruction"); break;
 732     }
 733
 734   return opCode;
 735 }
 736
 737
 738
 739 static inline MachineInstr*
 740 CreateIntNegInstruction(const TargetMachine& target,
 741                         Value* vreg)
 742 {
 743   return BuildMI(V9::SUBr, 3).addMReg(target.getRegInfo().getZeroRegNum())
 744     .addReg(vreg).addRegDef(vreg);
 745 }
 746
 747
 748 // Create instruction sequence for any shift operation.
 749 // SLL or SLLX on an operand smaller than the integer reg. size (64bits)
 750 // requires a second instruction for explicit sign-extension.
 751 // Note that we only have to worry about a sign-bit appearing in the
 752 // most significant bit of the operand after shifting (e.g., bit 32 of
 753 // Int or bit 16 of Short), so we do not have to worry about results
 754 // that are as large as a normal integer register.
 755 //
 756 static inline void
 757 CreateShiftInstructions(const TargetMachine& target,
 758                         Function* F,
 759                         MachineOpCode shiftOpCode,
 760                         Value* argVal1,
 761                         Value* optArgVal2, /* Use optArgVal2 if not NULL */
 762                         unsigned optShiftNum, /* else use optShiftNum */
 763                         Instruction* destVal,
 764                         std::vector<MachineInstr*>& mvec,
 765                         MachineCodeForInstruction& mcfi)
 766 {
 767   assert((optArgVal2 != NULL || optShiftNum <= 64) &&
 768          "Large shift sizes unexpected, but can be handled below: "
 769          "You need to check whether or not it fits in immed field below");
 770
 771   // If this is a logical left shift of a type smaller than the standard
 772   // integer reg. size, we have to extend the sign-bit into upper bits
 773   // of dest, so we need to put the result of the SLL into a temporary.
 774   //
 775   Value* shiftDest = destVal;
 776   unsigned opSize = target.getTargetData().getTypeSize(argVal1->getType());
 777
 778   if ((shiftOpCode == V9::SLLr5 || shiftOpCode == V9::SLLXr6) && opSize < 8) {
 779     // put SLL result into a temporary
 780     shiftDest = new TmpInstruction(mcfi, argVal1, optArgVal2, "sllTmp");
 781   }
 782
 783   MachineInstr* M = (optArgVal2 != NULL)
 784     ? BuildMI(shiftOpCode, 3).addReg(argVal1).addReg(optArgVal2)
 785                              .addReg(shiftDest, MOTy::Def)
 786     : BuildMI(shiftOpCode, 3).addReg(argVal1).addZImm(optShiftNum)
 787                              .addReg(shiftDest, MOTy::Def);
 788   mvec.push_back(M);
 789
 790   if (shiftDest != destVal) {
 791     // extend the sign-bit of the result into all upper bits of dest
 792     assert(8*opSize <= 32 && "Unexpected type size > 4 and < IntRegSize?");
 793     target.getInstrInfo().
 794       CreateSignExtensionInstructions(target, F, shiftDest, destVal,
 795                                       8*opSize, mvec, mcfi);
 796   }
 797 }
 798
 799
 800 // Does not create any instructions if we cannot exploit constant to
 801 // create a cheaper instruction.
 802 // This returns the approximate cost of the instructions generated,
 803 // which is used to pick the cheapest when both operands are constant.
 804 static unsigned
 805 CreateMulConstInstruction(const TargetMachine &target, Function* F,
 806                           Value* lval, Value* rval, Instruction* destVal,
 807                           std::vector<MachineInstr*>& mvec,
 808                           MachineCodeForInstruction& mcfi)
 809 {
 810   /* Use max. multiply cost, viz., cost of MULX */
 811   unsigned cost = target.getInstrInfo().minLatency(V9::MULXr);
 812   unsigned firstNewInstr = mvec.size();
 813
 814   Value* constOp = rval;
 815   if (! isa<Constant>(constOp))
 816     return cost;
 817
 818   // Cases worth optimizing are:
 819   // (1) Multiply by 0 or 1 for any type: replace with copy (ADD or FMOV)
 820   // (2) Multiply by 2^x for integer types: replace with Shift
 821   //
 822   const Type* resultType = destVal->getType();
 823
 824   if (resultType->isInteger() || isa<PointerType>(resultType)) {
 825     bool isValidConst;
 826     int64_t C = (int64_t) target.getInstrInfo().ConvertConstantToIntType(target,
 827                                      constOp, constOp->getType(), isValidConst);
 828     if (isValidConst) {
 829       unsigned pow;
 830       bool needNeg = false;
 831       if (C < 0) {
 832         needNeg = true;
 833         C = -C;
 834       }
 835
 836       if (C == 0 || C == 1) {
 837         cost = target.getInstrInfo().minLatency(V9::ADDr);
 838         unsigned Zero = target.getRegInfo().getZeroRegNum();
 839         MachineInstr* M;
 840         if (C == 0)
 841           M =BuildMI(V9::ADDr,3).addMReg(Zero).addMReg(Zero).addRegDef(destVal);
 842         else
 843           M = BuildMI(V9::ADDr,3).addReg(lval).addMReg(Zero).addRegDef(destVal);
 844         mvec.push_back(M);
 845       } else if (isPowerOf2(C, pow)) {
 846         unsigned opSize = target.getTargetData().getTypeSize(resultType);
 847         MachineOpCode opCode = (opSize <= 32)? V9::SLLr5 : V9::SLLXr6;
 848         CreateShiftInstructions(target, F, opCode, lval, NULL, pow,
 849                                 destVal, mvec, mcfi);
 850       }
 851
 852       if (mvec.size() > 0 && needNeg) {
 853         // insert <reg = SUB 0, reg> after the instr to flip the sign
 854         MachineInstr* M = CreateIntNegInstruction(target, destVal);
 855         mvec.push_back(M);
 856       }
 857     }
 858   } else {
 859     if (ConstantFP *FPC = dyn_cast<ConstantFP>(constOp)) {
 860       double dval = FPC->getValue();
 861       if (fabs(dval) == 1) {
 862         MachineOpCode opCode =  (dval < 0)
 863           ? (resultType == Type::FloatTy? V9::FNEGS : V9::FNEGD)
 864           : (resultType == Type::FloatTy? V9::FMOVS : V9::FMOVD);
 865         mvec.push_back(BuildMI(opCode,2).addReg(lval).addRegDef(destVal));
 866       }
 867     }
 868   }
 869
 870   if (firstNewInstr < mvec.size()) {
 871     cost = 0;
 872     for (unsigned i=firstNewInstr; i < mvec.size(); ++i)
 873       cost += target.getInstrInfo().minLatency(mvec[i]->getOpCode());
 874   }
 875
 876   return cost;
 877 }
 878
 879
 880 // Does not create any instructions if we cannot exploit constant to
 881 // create a cheaper instruction.
 882 //
 883 static inline void
 884 CreateCheapestMulConstInstruction(const TargetMachine &target,
 885                                   Function* F,
 886                                   Value* lval, Value* rval,
 887                                   Instruction* destVal,
 888                                   std::vector<MachineInstr*>& mvec,
 889                                   MachineCodeForInstruction& mcfi)
 890 {
 891   Value* constOp;
 892   if (isa<Constant>(lval) && isa<Constant>(rval)) {
 893     // both operands are constant: evaluate and "set" in dest
 894     Constant* P = ConstantFoldBinaryInstruction(Instruction::Mul,
 895                                                 cast<Constant>(lval),
 896                                                 cast<Constant>(rval));
 897     target.getInstrInfo().CreateCodeToLoadConst(target,F,P,destVal,mvec,mcfi);
 898   }
 899   else if (isa<Constant>(rval))         // rval is constant, but not lval
 900     CreateMulConstInstruction(target, F, lval, rval, destVal, mvec, mcfi);
 901   else if (isa<Constant>(lval))         // lval is constant, but not rval
 902     CreateMulConstInstruction(target, F, lval, rval, destVal, mvec, mcfi);
 903
 904   // else neither is constant
 905   return;
 906 }
 907
 908 // Return NULL if we cannot exploit constant to create a cheaper instruction
 909 static inline void
 910 CreateMulInstruction(const TargetMachine &target, Function* F,
 911                      Value* lval, Value* rval, Instruction* destVal,
 912                      std::vector<MachineInstr*>& mvec,
 913                      MachineCodeForInstruction& mcfi,
 914                      MachineOpCode forceMulOp = INVALID_MACHINE_OPCODE)
 915 {
 916   unsigned L = mvec.size();
 917   CreateCheapestMulConstInstruction(target,F, lval, rval, destVal, mvec, mcfi);
 918   if (mvec.size() == L) {
 919     // no instructions were added so create MUL reg, reg, reg.
 920     // Use FSMULD if both operands are actually floats cast to doubles.
 921     // Otherwise, use the default opcode for the appropriate type.
 922     MachineOpCode mulOp = ((forceMulOp != INVALID_MACHINE_OPCODE)
 923                            ? forceMulOp
 924                            : ChooseMulInstructionByType(destVal->getType()));
 925     mvec.push_back(BuildMI(mulOp, 3).addReg(lval).addReg(rval)
 926                    .addRegDef(destVal));
 927   }
 928 }
 929
 930
 931 // Generate a divide instruction for Div or Rem.
 932 // For Rem, this assumes that the operand type will be signed if the result
 933 // type is signed.  This is correct because they must have the same sign.
 934 //
 935 static inline MachineOpCode
 936 ChooseDivInstruction(TargetMachine &target,
 937                      const InstructionNode* instrNode)
 938 {
 939   MachineOpCode opCode = V9::INVALID_OPCODE;
 940
 941   const Type* resultType = instrNode->getInstruction()->getType();
 942
 943   if (resultType->isInteger())
 944     opCode = resultType->isSigned()? V9::SDIVXr : V9::UDIVXr;
 945   else
 946     switch(resultType->getPrimitiveID())
 947       {
 948       case Type::FloatTyID:  opCode = V9::FDIVS; break;
 949       case Type::DoubleTyID: opCode = V9::FDIVD; break;
 950       default: assert(0 && "Invalid type for DIV instruction"); break;
 951       }
 952
 953   return opCode;
 954 }
 955
 956
 957 // Return if we cannot exploit constant to create a cheaper instruction
 958 static void
 959 CreateDivConstInstruction(TargetMachine &target,
 960                           const InstructionNode* instrNode,
 961                           std::vector<MachineInstr*>& mvec)
 962 {
 963   Value* LHS  = instrNode->leftChild()->getValue();
 964   Value* constOp = ((InstrTreeNode*) instrNode->rightChild())->getValue();
 965   if (!isa<Constant>(constOp))
 966     return;
 967
 968   Instruction* destVal = instrNode->getInstruction();
 969   unsigned ZeroReg = target.getRegInfo().getZeroRegNum();
 970
 971   // Cases worth optimizing are:
 972   // (1) Divide by 1 for any type: replace with copy (ADD or FMOV)
 973   // (2) Divide by 2^x for integer types: replace with SR[L or A]{X}
 974   //
 975   const Type* resultType = instrNode->getInstruction()->getType();
 976
 977   if (resultType->isInteger()) {
 978     unsigned pow;
 979     bool isValidConst;
 980     int64_t C = (int64_t) target.getInstrInfo().ConvertConstantToIntType(target,
 981                                      constOp, constOp->getType(), isValidConst);
 982     if (isValidConst) {
 983       bool needNeg = false;
 984       if (C < 0) {
 985         needNeg = true;
 986         C = -C;
 987       }
 988
 989       if (C == 1) {
 990         mvec.push_back(BuildMI(V9::ADDr, 3).addReg(LHS).addMReg(ZeroReg)
 991                        .addRegDef(destVal));
 992       } else if (isPowerOf2(C, pow)) {
 993         unsigned opCode;
 994         Value* shiftOperand;
 995
 996         if (resultType->isSigned()) {
 997           // For N / 2^k, if the operand N is negative,
 998           // we need to add (2^k - 1) before right-shifting by k, i.e.,
 999           //
1000           //    (N / 2^k) = N >> k,               if N >= 0;
1001           //                (N + 2^k - 1) >> k,   if N < 0
1002           //
1003           // If N is <= 32 bits, use:
1004           //    sra N, 31, t1           // t1 = ~0,         if N < 0,  0 else
1005           //    srl t1, 32-k, t2        // t2 = 2^k - 1,    if N < 0,  0 else
1006           //    add t2, N, t3           // t3 = N + 2^k -1, if N < 0,  N else
1007           //    sra t3, k, result       // result = N / 2^k
1008           //
1009           // If N is 64 bits, use:
1010           //    srax N,  k-1,  t1       // t1 = sign bit in high k positions
1011           //    srlx t1, 64-k, t2       // t2 = 2^k - 1,    if N < 0,  0 else
1012           //    add t2, N, t3           // t3 = N + 2^k -1, if N < 0,  N else
1013           //    sra t3, k, result       // result = N / 2^k
1014           //
1015           TmpInstruction *sraTmp, *srlTmp, *addTmp;
1016           MachineCodeForInstruction& mcfi
1017             = MachineCodeForInstruction::get(destVal);
1018           sraTmp = new TmpInstruction(mcfi, resultType, LHS, 0, "getSign");
1019           srlTmp = new TmpInstruction(mcfi, resultType, LHS, 0, "getPlus2km1");
1020           addTmp = new TmpInstruction(mcfi, resultType, LHS, srlTmp,"incIfNeg");
1021
1022           // Create the SRA or SRAX instruction to get the sign bit
1023           mvec.push_back(BuildMI((resultType==Type::LongTy) ?
1024                                  V9::SRAXi6 : V9::SRAi5, 3)
1025                          .addReg(LHS)
1026                          .addSImm((resultType==Type::LongTy)? pow-1 : 31)
1027                          .addRegDef(sraTmp));
1028
1029           // Create the SRL or SRLX instruction to get the sign bit
1030           mvec.push_back(BuildMI((resultType==Type::LongTy) ?
1031                                  V9::SRLXi6 : V9::SRLi5, 3)
1032                          .addReg(sraTmp)
1033                          .addSImm((resultType==Type::LongTy)? 64-pow : 32-pow)
1034                          .addRegDef(srlTmp));
1035
1036           // Create the ADD instruction to add 2^pow-1 for negative values
1037           mvec.push_back(BuildMI(V9::ADDr, 3).addReg(LHS).addReg(srlTmp)
1038                          .addRegDef(addTmp));
1039
1040           // Get the shift operand and "right-shift" opcode to do the divide
1041           shiftOperand = addTmp;
1042           opCode = (resultType==Type::LongTy) ? V9::SRAXi6 : V9::SRAi5;
1043         } else {
1044           // Get the shift operand and "right-shift" opcode to do the divide
1045           shiftOperand = LHS;
1046           opCode = (resultType==Type::LongTy) ? V9::SRLXi6 : V9::SRLi5;
1047         }
1048
1049         // Now do the actual shift!
1050         mvec.push_back(BuildMI(opCode, 3).addReg(shiftOperand).addZImm(pow)
1051                        .addRegDef(destVal));
1052       }
1053
1054       if (needNeg && (C == 1 || isPowerOf2(C, pow))) {
1055         // insert <reg = SUB 0, reg> after the instr to flip the sign
1056         mvec.push_back(CreateIntNegInstruction(target, destVal));
1057       }
1058     }
1059   } else {
1060     if (ConstantFP *FPC = dyn_cast<ConstantFP>(constOp)) {
1061       double dval = FPC->getValue();
1062       if (fabs(dval) == 1) {
1063         unsigned opCode =
1064           (dval < 0) ? (resultType == Type::FloatTy? V9::FNEGS : V9::FNEGD)
1065           : (resultType == Type::FloatTy? V9::FMOVS : V9::FMOVD);
1066
1067         mvec.push_back(BuildMI(opCode, 2).addReg(LHS).addRegDef(destVal));
1068       }
1069     }
1070   }
1071 }
1072
1073
1074 static void
1075 CreateCodeForVariableSizeAlloca(const TargetMachine& target,
1076                                 Instruction* result,
1077                                 unsigned tsize,
1078                                 Value* numElementsVal,
1079                                 std::vector<MachineInstr*>& getMvec)
1080 {
1081   Value* totalSizeVal;
1082   MachineInstr* M;
1083   MachineCodeForInstruction& mcfi = MachineCodeForInstruction::get(result);
1084   Function *F = result->getParent()->getParent();
1085
1086   // Enforce the alignment constraints on the stack pointer at
1087   // compile time if the total size is a known constant.
1088   if (isa<Constant>(numElementsVal)) {
1089     bool isValid;
1090     int64_t numElem = (int64_t) target.getInstrInfo().
1091       ConvertConstantToIntType(target, numElementsVal,
1092                                numElementsVal->getType(), isValid);
1093     assert(isValid && "Unexpectedly large array dimension in alloca!");
1094     int64_t total = numElem * tsize;
1095     if (int extra= total % target.getFrameInfo().getStackFrameSizeAlignment())
1096       total += target.getFrameInfo().getStackFrameSizeAlignment() - extra;
1097     totalSizeVal = ConstantSInt::get(Type::IntTy, total);
1098   } else {
1099     // The size is not a constant.  Generate code to compute it and
1100     // code to pad the size for stack alignment.
1101     // Create a Value to hold the (constant) element size
1102     Value* tsizeVal = ConstantSInt::get(Type::IntTy, tsize);
1103
1104     // Create temporary values to hold the result of MUL, SLL, SRL
1105     // To pad `size' to next smallest multiple of 16:
1106     //          size = (size + 15) & (-16 = 0xfffffffffffffff0)
1107     //
1108     TmpInstruction* tmpProd = new TmpInstruction(mcfi,numElementsVal, tsizeVal);
1109     TmpInstruction* tmpAdd15= new TmpInstruction(mcfi,numElementsVal, tmpProd);
1110     TmpInstruction* tmpAndf0= new TmpInstruction(mcfi,numElementsVal, tmpAdd15);
1111
1112     // Instruction 1: mul numElements, typeSize -> tmpProd
1113     // This will optimize the MUL as far as possible.
1114     CreateMulInstruction(target, F, numElementsVal, tsizeVal, tmpProd, getMvec,
1115                          mcfi, INVALID_MACHINE_OPCODE);
1116
1117     // Instruction 2: andn tmpProd, 0x0f -> tmpAndn
1118     getMvec.push_back(BuildMI(V9::ADDi, 3).addReg(tmpProd).addSImm(15)
1119                       .addReg(tmpAdd15, MOTy::Def));
1120
1121     // Instruction 3: add tmpAndn, 0x10 -> tmpAdd16
1122     getMvec.push_back(BuildMI(V9::ANDi, 3).addReg(tmpAdd15).addSImm(-16)
1123                       .addReg(tmpAndf0, MOTy::Def));
1124
1125     totalSizeVal = tmpAndf0;
1126   }
1127
1128   // Get the constant offset from SP for dynamically allocated storage
1129   // and create a temporary Value to hold it.
1130   MachineFunction& mcInfo = MachineFunction::get(F);
1131   bool growUp;
1132   ConstantSInt* dynamicAreaOffset =
1133     ConstantSInt::get(Type::IntTy,
1134                      target.getFrameInfo().getDynamicAreaOffset(mcInfo,growUp));
1135   assert(! growUp && "Has SPARC v9 stack frame convention changed?");
1136
1137   unsigned SPReg = target.getRegInfo().getStackPointer();
1138
1139   // Instruction 2: sub %sp, totalSizeVal -> %sp
1140   getMvec.push_back(BuildMI(V9::SUBr, 3).addMReg(SPReg).addReg(totalSizeVal)
1141                     .addMReg(SPReg,MOTy::Def));
1142
1143   // Instruction 3: add %sp, frameSizeBelowDynamicArea -> result
1144   getMvec.push_back(BuildMI(V9::ADDr,3).addMReg(SPReg).addReg(dynamicAreaOffset)
1145                     .addRegDef(result));
1146 }
1147
1148
1149 static void
1150 CreateCodeForFixedSizeAlloca(const TargetMachine& target,
1151                              Instruction* result,
1152                              unsigned tsize,
1153                              unsigned numElements,
1154                              std::vector<MachineInstr*>& getMvec)
1155 {
1156   assert(tsize > 0 && "Illegal (zero) type size for alloca");
1157   assert(result && result->getParent() &&
1158          "Result value is not part of a function?");
1159   Function *F = result->getParent()->getParent();
1160   MachineFunction &mcInfo = MachineFunction::get(F);
1161
1162   // Put the variable in the dynamically sized area of the frame if either:
1163   // (a) The offset is too large to use as an immediate in load/stores
1164   //     (check LDX because all load/stores have the same-size immed. field).
1165   // (b) The object is "large", so it could cause many other locals,
1166   //     spills, and temporaries to have large offsets.
1167   //     NOTE: We use LARGE = 8 * argSlotSize = 64 bytes.
1168   // You've gotta love having only 13 bits for constant offset values :-|.
1169   //
1170   unsigned paddedSize;
1171   int offsetFromFP = mcInfo.getInfo()->computeOffsetforLocalVar(result,
1172                                                                 paddedSize,
1173                                                          tsize * numElements);
1174
1175   if (((int)paddedSize) > 8 * target.getFrameInfo().getSizeOfEachArgOnStack() ||
1176       ! target.getInstrInfo().constantFitsInImmedField(V9::LDXi,offsetFromFP)) {
1177     CreateCodeForVariableSizeAlloca(target, result, tsize,
1178                                     ConstantSInt::get(Type::IntTy,numElements),
1179                                     getMvec);
1180     return;
1181   }
1182
1183   // else offset fits in immediate field so go ahead and allocate it.
1184   offsetFromFP = mcInfo.getInfo()->allocateLocalVar(result, tsize *numElements);
1185
1186   // Create a temporary Value to hold the constant offset.
1187   // This is needed because it may not fit in the immediate field.
1188   ConstantSInt* offsetVal = ConstantSInt::get(Type::IntTy, offsetFromFP);
1189
1190   // Instruction 1: add %fp, offsetFromFP -> result
1191   unsigned FPReg = target.getRegInfo().getFramePointer();
1192   getMvec.push_back(BuildMI(V9::ADDr, 3).addMReg(FPReg).addReg(offsetVal)
1193                     .addRegDef(result));
1194 }
1195
1196
1197 //------------------------------------------------------------------------
1198 // Function SetOperandsForMemInstr
1199 //
1200 // Choose addressing mode for the given load or store instruction.
1201 // Use [reg+reg] if it is an indexed reference, and the index offset is
1202 //               not a constant or if it cannot fit in the offset field.
1203 // Use [reg+offset] in all other cases.
1204 //
1205 // This assumes that all array refs are "lowered" to one of these forms:
1206 //      %x = load (subarray*) ptr, constant     ; single constant offset
1207 //      %x = load (subarray*) ptr, offsetVal    ; single non-constant offset
1208 // Generally, this should happen via strength reduction + LICM.
1209 // Also, strength reduction should take care of using the same register for
1210 // the loop index variable and an array index, when that is profitable.
1211 //------------------------------------------------------------------------
1212
1213 static void
1214 SetOperandsForMemInstr(unsigned Opcode,
1215                        std::vector<MachineInstr*>& mvec,
1216                        InstructionNode* vmInstrNode,
1217                        const TargetMachine& target)
1218 {
1219   Instruction* memInst = vmInstrNode->getInstruction();
1220   // Index vector, ptr value, and flag if all indices are const.
1221   std::vector<Value*> idxVec;
1222   bool allConstantIndices;
1223   Value* ptrVal = GetMemInstArgs(vmInstrNode, idxVec, allConstantIndices);
1224
1225   // Now create the appropriate operands for the machine instruction.
1226   // First, initialize so we default to storing the offset in a register.
1227   int64_t smallConstOffset = 0;
1228   Value* valueForRegOffset = NULL;
1229   MachineOperand::MachineOperandType offsetOpType =
1230     MachineOperand::MO_VirtualRegister;
1231
1232   // Check if there is an index vector and if so, compute the
1233   // right offset for structures and for arrays
1234   //
1235   if (!idxVec.empty()) {
1236     const PointerType* ptrType = cast<PointerType>(ptrVal->getType());
1237
1238     // If all indices are constant, compute the combined offset directly.
1239     if (allConstantIndices) {
1240       // Compute the offset value using the index vector. Create a
1241       // virtual reg. for it since it may not fit in the immed field.
1242       uint64_t offset = target.getTargetData().getIndexedOffset(ptrType,idxVec);
1243       valueForRegOffset = ConstantSInt::get(Type::LongTy, offset);
1244     } else {
1245       // There is at least one non-constant offset.  Therefore, this must
1246       // be an array ref, and must have been lowered to a single non-zero
1247       // offset.  (An extra leading zero offset, if any, can be ignored.)
1248       // Generate code sequence to compute address from index.
1249       //
1250       bool firstIdxIsZero = IsZero(idxVec[0]);
1251       assert(idxVec.size() == 1U + firstIdxIsZero
1252              && "Array refs must be lowered before Instruction Selection");
1253
1254       Value* idxVal = idxVec[firstIdxIsZero];
1255
1256       std::vector<MachineInstr*> mulVec;
1257       Instruction* addr =
1258         new TmpInstruction(MachineCodeForInstruction::get(memInst),
1259                            Type::ULongTy, memInst);
1260
1261       // Get the array type indexed by idxVal, and compute its element size.
1262       // The call to getTypeSize() will fail if size is not constant.
1263       const Type* vecType = (firstIdxIsZero
1264                              ? GetElementPtrInst::getIndexedType(ptrType,
1265                                            std::vector<Value*>(1U, idxVec[0]),
1266                                            /*AllowCompositeLeaf*/ true)
1267                                  : ptrType);
1268       const Type* eltType = cast<SequentialType>(vecType)->getElementType();
1269       ConstantUInt* eltSizeVal = ConstantUInt::get(Type::ULongTy,
1270                                    target.getTargetData().getTypeSize(eltType));
1271
1272       // CreateMulInstruction() folds constants intelligently enough.
1273       CreateMulInstruction(target, memInst->getParent()->getParent(),
1274                            idxVal,         /* lval, not likely to be const*/
1275                            eltSizeVal,     /* rval, likely to be constant */
1276                            addr,           /* result */
1277                            mulVec, MachineCodeForInstruction::get(memInst),
1278                            INVALID_MACHINE_OPCODE);
1279
1280       assert(mulVec.size() > 0 && "No multiply code created?");
1281       mvec.insert(mvec.end(), mulVec.begin(), mulVec.end());
1282
1283       valueForRegOffset = addr;
1284     }
1285   } else {
1286     offsetOpType = MachineOperand::MO_SignExtendedImmed;
1287     smallConstOffset = 0;
1288   }
1289
1290   // For STORE:
1291   //   Operand 0 is value, operand 1 is ptr, operand 2 is offset
1292   // For LOAD or GET_ELEMENT_PTR,
1293   //   Operand 0 is ptr, operand 1 is offset, operand 2 is result.
1294   //
1295   unsigned offsetOpNum, ptrOpNum;
1296   MachineInstr *MI;
1297   if (memInst->getOpcode() == Instruction::Store) {
1298     if (offsetOpType == MachineOperand::MO_VirtualRegister) {
1299       MI = BuildMI(Opcode, 3).addReg(vmInstrNode->leftChild()->getValue())
1300                              .addReg(ptrVal).addReg(valueForRegOffset);
1301     } else {
1302       Opcode = convertOpcodeFromRegToImm(Opcode);
1303       MI = BuildMI(Opcode, 3).addReg(vmInstrNode->leftChild()->getValue())
1304                              .addReg(ptrVal).addSImm(smallConstOffset);
1305     }
1306   } else {
1307     if (offsetOpType == MachineOperand::MO_VirtualRegister) {
1308       MI = BuildMI(Opcode, 3).addReg(ptrVal).addReg(valueForRegOffset)
1309                              .addRegDef(memInst);
1310     } else {
1311       Opcode = convertOpcodeFromRegToImm(Opcode);
1312       MI = BuildMI(Opcode, 3).addReg(ptrVal).addSImm(smallConstOffset)
1313                              .addRegDef(memInst);
1314     }
1315   }
1316   mvec.push_back(MI);
1317 }
1318
1319
1320 //
1321 // Substitute operand `operandNum' of the instruction in node `treeNode'
1322 // in place of the use(s) of that instruction in node `parent'.
1323 // Check both explicit and implicit operands!
1324 // Also make sure to skip over a parent who:
1325 // (1) is a list node in the Burg tree, or
1326 // (2) itself had its results forwarded to its parent
1327 //
1328 static void
1329 ForwardOperand(InstructionNode* treeNode,
1330                InstrTreeNode*   parent,
1331                int operandNum)
1332 {
1333   assert(treeNode && parent && "Invalid invocation of ForwardOperand");
1334
1335   Instruction* unusedOp = treeNode->getInstruction();
1336   Value* fwdOp = unusedOp->getOperand(operandNum);
1337
1338   // The parent itself may be a list node, so find the real parent instruction
1339   while (parent->getNodeType() != InstrTreeNode::NTInstructionNode)
1340     {
1341       parent = parent->parent();
1342       assert(parent && "ERROR: Non-instruction node has no parent in tree.");
1343     }
1344   InstructionNode* parentInstrNode = (InstructionNode*) parent;
1345
1346   Instruction* userInstr = parentInstrNode->getInstruction();
1347   MachineCodeForInstruction &mvec = MachineCodeForInstruction::get(userInstr);
1348
1349   // The parent's mvec would be empty if it was itself forwarded.
1350   // Recursively call ForwardOperand in that case...
1351   //
1352   if (mvec.size() == 0) {
1353     assert(parent->parent() != NULL &&
1354            "Parent could not have been forwarded, yet has no instructions?");
1355     ForwardOperand(treeNode, parent->parent(), operandNum);
1356   } else {
1357     for (unsigned i=0, N=mvec.size(); i < N; i++) {
1358       MachineInstr* minstr = mvec[i];
1359       for (unsigned i=0, numOps=minstr->getNumOperands(); i < numOps; ++i) {
1360         const MachineOperand& mop = minstr->getOperand(i);
1361         if (mop.getType() == MachineOperand::MO_VirtualRegister &&
1362             mop.getVRegValue() == unusedOp)
1363         {
1364           minstr->SetMachineOperandVal(i, MachineOperand::MO_VirtualRegister,
1365                                        fwdOp);
1366         }
1367       }
1368
1369       for (unsigned i=0,numOps=minstr->getNumImplicitRefs(); i<numOps; ++i)
1370         if (minstr->getImplicitRef(i) == unusedOp) {
1371           minstr->setImplicitRef(i, fwdOp,
1372                                  minstr->getImplicitOp(i).opIsDefOnly(),
1373                                  minstr->getImplicitOp(i).opIsDefAndUse());
1374         }
1375     }
1376   }
1377 }
1378
1379
1380 inline bool
1381 AllUsesAreBranches(const Instruction* setccI)
1382 {
1383   for (Value::use_const_iterator UI=setccI->use_begin(), UE=setccI->use_end();
1384        UI != UE; ++UI)
1385     if (! isa<TmpInstruction>(*UI)     // ignore tmp instructions here
1386         && cast<Instruction>(*UI)->getOpcode() != Instruction::Br)
1387       return false;
1388   return true;
1389 }
1390
1391 // Generate code for any intrinsic that needs a special code sequence
1392 // instead of a regular call.  If not that kind of intrinsic, do nothing.
1393 // Returns true if code was generated, otherwise false.
1394 //
1395 bool CodeGenIntrinsic(LLVMIntrinsic::ID iid, CallInst &callInstr,
1396                       TargetMachine &target,
1397                       std::vector<MachineInstr*>& mvec)
1398 {
1399   switch (iid) {
1400   case LLVMIntrinsic::va_start: {
1401     // Get the address of the first vararg value on stack and copy it to
1402     // the argument of va_start(va_list* ap).
1403     bool ignore;
1404     Function* func = cast<Function>(callInstr.getParent()->getParent());
1405     int numFixedArgs   = func->getFunctionType()->getNumParams();
1406     int fpReg          = target.getFrameInfo().getIncomingArgBaseRegNum();
1407     int argSize        = target.getFrameInfo().getSizeOfEachArgOnStack();
1408     int firstVarArgOff = numFixedArgs * argSize + target.getFrameInfo().
1409       getFirstIncomingArgOffset(MachineFunction::get(func), ignore);
1410     mvec.push_back(BuildMI(V9::ADDi, 3).addMReg(fpReg).addSImm(firstVarArgOff).
1411                    addReg(callInstr.getOperand(1)));
1412     return true;
1413   }
1414
1415   case LLVMIntrinsic::va_end:
1416     return true;                        // no-op on Sparc
1417
1418   case LLVMIntrinsic::va_copy:
1419     // Simple copy of current va_list (arg2) to new va_list (arg1)
1420     mvec.push_back(BuildMI(V9::ORr, 3).
1421                    addMReg(target.getRegInfo().getZeroRegNum()).
1422                    addReg(callInstr.getOperand(2)).
1423                    addReg(callInstr.getOperand(1)));
1424     return true;
1425
1426   default:
1427     return false;
1428   }
1429 }
1430
1431 //******************* Externally Visible Functions *************************/
1432
1433 //------------------------------------------------------------------------
1434 // External Function: ThisIsAChainRule
1435 //
1436 // Purpose:
1437 //   Check if a given BURG rule is a chain rule.
1438 //------------------------------------------------------------------------
1439
1440 extern bool
1441 ThisIsAChainRule(int eruleno)
1442 {
1443   switch(eruleno)
1444     {
1445     case 111:   // stmt:  reg
1446     case 123:
1447     case 124:
1448     case 125:
1449     case 126:
1450     case 127:
1451     case 128:
1452     case 129:
1453     case 130:
1454     case 131:
1455     case 132:
1456     case 133:
1457     case 155:
1458     case 221:
1459     case 222:
1460     case 241:
1461     case 242:
1462     case 243:
1463     case 244:
1464     case 245:
1465     case 321:
1466       return true; break;
1467
1468     default:
1469       return false; break;
1470     }
1471 }
1472
1473
1474 //------------------------------------------------------------------------
1475 // External Function: GetInstructionsByRule
1476 //
1477 // Purpose:
1478 //   Choose machine instructions for the SPARC according to the
1479 //   patterns chosen by the BURG-generated parser.
1480 //------------------------------------------------------------------------
1481
1482 void
1483 GetInstructionsByRule(InstructionNode* subtreeRoot,
1484                       int ruleForNode,
1485                       short* nts,
1486                       TargetMachine &target,
1487                       std::vector<MachineInstr*>& mvec)
1488 {
1489   bool checkCast = false;               // initialize here to use fall-through
1490   bool maskUnsignedResult = false;
1491   int nextRule;
1492   int forwardOperandNum = -1;
1493   unsigned allocaSize = 0;
1494   MachineInstr* M, *M2;
1495   unsigned L;
1496   bool foldCase = false;
1497
1498   mvec.clear();
1499
1500   // If the code for this instruction was folded into the parent (user),
1501   // then do nothing!
1502   if (subtreeRoot->isFoldedIntoParent())
1503     return;
1504
1505   //
1506   // Let's check for chain rules outside the switch so that we don't have
1507   // to duplicate the list of chain rule production numbers here again
1508   //
1509   if (ThisIsAChainRule(ruleForNode))
1510     {
1511       // Chain rules have a single nonterminal on the RHS.
1512       // Get the rule that matches the RHS non-terminal and use that instead.
1513       //
1514       assert(nts[0] && ! nts[1]
1515              && "A chain rule should have only one RHS non-terminal!");
1516       nextRule = burm_rule(subtreeRoot->state, nts[0]);
1517       nts = burm_nts[nextRule];
1518       GetInstructionsByRule(subtreeRoot, nextRule, nts, target, mvec);
1519     }
1520   else
1521     {
1522       switch(ruleForNode) {
1523       case 1:   // stmt:   Ret
1524       case 2:   // stmt:   RetValue(reg)
1525       {         // NOTE: Prepass of register allocation is responsible
1526                 //       for moving return value to appropriate register.
1527                 // Copy the return value to the required return register.
1528                 // Mark the return Value as an implicit ref of the RET instr..
1529                 // Mark the return-address register as a hidden virtual reg.
1530                 // Finally put a NOP in the delay slot.
1531         ReturnInst *returnInstr=cast<ReturnInst>(subtreeRoot->getInstruction());
1532         Value* retVal = returnInstr->getReturnValue();
1533         MachineCodeForInstruction& mcfi =
1534           MachineCodeForInstruction::get(returnInstr);
1535
1536         // Create a hidden virtual reg to represent the return address register
1537         // used by the machine instruction but not represented in LLVM.
1538         //
1539         Instruction* returnAddrTmp = new TmpInstruction(mcfi, returnInstr);
1540
1541         MachineInstr* retMI =
1542           BuildMI(V9::JMPLRETi, 3).addReg(returnAddrTmp).addSImm(8)
1543           .addMReg(target.getRegInfo().getZeroRegNum(), MOTy::Def);
1544
1545         // If there is a value to return, we need to:
1546         // (a) Sign-extend the value if it is smaller than 8 bytes (reg size)
1547         // (b) Insert a copy to copy the return value to the appropriate reg.
1548         //     -- For FP values, create a FMOVS or FMOVD instruction
1549         //     -- For non-FP values, create an add-with-0 instruction
1550         //
1551         if (retVal != NULL) {
1552           const UltraSparcRegInfo& regInfo =
1553             (UltraSparcRegInfo&) target.getRegInfo();
1554           const Type* retType = retVal->getType();
1555           unsigned regClassID = regInfo.getRegClassIDOfType(retType);
1556           unsigned retRegNum = (retType->isFloatingPoint()
1557                                 ? (unsigned) SparcFloatRegClass::f0
1558                                 : (unsigned) SparcIntRegClass::i0);
1559           retRegNum = regInfo.getUnifiedRegNum(regClassID, retRegNum);
1560
1561           // () Insert sign-extension instructions for small signed values.
1562           //
1563           Value* retValToUse = retVal;
1564           if (retType->isIntegral() && retType->isSigned()) {
1565             unsigned retSize = target.getTargetData().getTypeSize(retType);
1566             if (retSize <= 4) {
1567               // create a temporary virtual reg. to hold the sign-extension
1568               retValToUse = new TmpInstruction(mcfi, retVal);
1569
1570               // sign-extend retVal and put the result in the temporary reg.
1571               target.getInstrInfo().CreateSignExtensionInstructions
1572                 (target, returnInstr->getParent()->getParent(),
1573                  retVal, retValToUse, 8*retSize, mvec, mcfi);
1574             }
1575           }
1576
1577           // (b) Now, insert a copy to to the appropriate register:
1578           //     -- For FP values, create a FMOVS or FMOVD instruction
1579           //     -- For non-FP values, create an add-with-0 instruction
1580           //
1581           // First, create a virtual register to represent the register and
1582           // mark this vreg as being an implicit operand of the ret MI.
1583           TmpInstruction* retVReg =
1584             new TmpInstruction(mcfi, retValToUse, NULL, "argReg");
1585
1586           retMI->addImplicitRef(retVReg);
1587
1588           if (retType->isFloatingPoint())
1589             M = (BuildMI(retType==Type::FloatTy? V9::FMOVS : V9::FMOVD, 2)
1590                  .addReg(retValToUse).addReg(retVReg, MOTy::Def));
1591           else
1592             M = (BuildMI(ChooseAddInstructionByType(retType), 3)
1593                  .addReg(retValToUse).addSImm((int64_t) 0)
1594                  .addReg(retVReg, MOTy::Def));
1595
1596           // Mark the operand with the register it should be assigned
1597           M->SetRegForOperand(M->getNumOperands()-1, retRegNum);
1598           retMI->SetRegForImplicitRef(retMI->getNumImplicitRefs()-1, retRegNum);
1599
1600           mvec.push_back(M);
1601         }
1602
1603         // Now insert the RET instruction and a NOP for the delay slot
1604         mvec.push_back(retMI);
1605         mvec.push_back(BuildMI(V9::NOP, 0));
1606
1607         break;
1608       }
1609
1610       case 3:   // stmt:   Store(reg,reg)
1611       case 4:   // stmt:   Store(reg,ptrreg)
1612         SetOperandsForMemInstr(ChooseStoreInstruction(
1613                         subtreeRoot->leftChild()->getValue()->getType()),
1614                                mvec, subtreeRoot, target);
1615         break;
1616
1617       case 5:   // stmt:   BrUncond
1618         {
1619           BranchInst *BI = cast<BranchInst>(subtreeRoot->getInstruction());
1620           mvec.push_back(BuildMI(V9::BA, 1).addPCDisp(BI->getSuccessor(0)));
1621
1622           // delay slot
1623           mvec.push_back(BuildMI(V9::NOP, 0));
1624           break;
1625         }
1626
1627       case 206: // stmt:   BrCond(setCCconst)
1628       { // setCCconst => boolean was computed with `%b = setCC type reg1 const'
1629         // If the constant is ZERO, we can use the branch-on-integer-register
1630         // instructions and avoid the SUBcc instruction entirely.
1631         // Otherwise this is just the same as case 5, so just fall through.
1632         //
1633         InstrTreeNode* constNode = subtreeRoot->leftChild()->rightChild();
1634         assert(constNode &&
1635                constNode->getNodeType() ==InstrTreeNode::NTConstNode);
1636         Constant *constVal = cast<Constant>(constNode->getValue());
1637         bool isValidConst;
1638
1639         if ((constVal->getType()->isInteger()
1640              || isa<PointerType>(constVal->getType()))
1641             && target.getInstrInfo().ConvertConstantToIntType(target,
1642                              constVal, constVal->getType(), isValidConst) == 0
1643             && isValidConst)
1644           {
1645             // That constant is a zero after all...
1646             // Use the left child of setCC as the first argument!
1647             // Mark the setCC node so that no code is generated for it.
1648             InstructionNode* setCCNode = (InstructionNode*)
1649                                          subtreeRoot->leftChild();
1650             assert(setCCNode->getOpLabel() == SetCCOp);
1651             setCCNode->markFoldedIntoParent();
1652
1653             BranchInst* brInst=cast<BranchInst>(subtreeRoot->getInstruction());
1654
1655             M = BuildMI(ChooseBprInstruction(subtreeRoot), 2)
1656                                 .addReg(setCCNode->leftChild()->getValue())
1657                                 .addPCDisp(brInst->getSuccessor(0));
1658             mvec.push_back(M);
1659
1660             // delay slot
1661             mvec.push_back(BuildMI(V9::NOP, 0));
1662
1663             // false branch
1664             mvec.push_back(BuildMI(V9::BA, 1)
1665                            .addPCDisp(brInst->getSuccessor(1)));
1666
1667             // delay slot
1668             mvec.push_back(BuildMI(V9::NOP, 0));
1669             break;
1670           }
1671         // ELSE FALL THROUGH
1672       }
1673
1674       case 6:   // stmt:   BrCond(setCC)
1675       { // bool => boolean was computed with SetCC.
1676         // The branch to use depends on whether it is FP, signed, or unsigned.
1677         // If it is an integer CC, we also need to find the unique
1678         // TmpInstruction representing that CC.
1679         //
1680         BranchInst* brInst = cast<BranchInst>(subtreeRoot->getInstruction());
1681         const Type* setCCType;
1682         unsigned Opcode = ChooseBccInstruction(subtreeRoot, setCCType);
1683         Value* ccValue = GetTmpForCC(subtreeRoot->leftChild()->getValue(),
1684                                      brInst->getParent()->getParent(),
1685                                      setCCType,
1686                                      MachineCodeForInstruction::get(brInst));
1687         M = BuildMI(Opcode, 2).addCCReg(ccValue)
1688                               .addPCDisp(brInst->getSuccessor(0));
1689         mvec.push_back(M);
1690
1691         // delay slot
1692         mvec.push_back(BuildMI(V9::NOP, 0));
1693
1694         // false branch
1695         mvec.push_back(BuildMI(V9::BA, 1).addPCDisp(brInst->getSuccessor(1)));
1696
1697         // delay slot
1698         mvec.push_back(BuildMI(V9::NOP, 0));
1699         break;
1700       }
1701
1702       case 208: // stmt:   BrCond(boolconst)
1703       {
1704         // boolconst => boolean is a constant; use BA to first or second label
1705         Constant* constVal =
1706           cast<Constant>(subtreeRoot->leftChild()->getValue());
1707         unsigned dest = cast<ConstantBool>(constVal)->getValue()? 0 : 1;
1708
1709         M = BuildMI(V9::BA, 1).addPCDisp(
1710           cast<BranchInst>(subtreeRoot->getInstruction())->getSuccessor(dest));
1711         mvec.push_back(M);
1712
1713         // delay slot
1714         mvec.push_back(BuildMI(V9::NOP, 0));
1715         break;
1716       }
1717
1718       case   8: // stmt:   BrCond(boolreg)
1719       { // boolreg   => boolean is recorded in an integer register.
1720         //              Use branch-on-integer-register instruction.
1721         //
1722         BranchInst *BI = cast<BranchInst>(subtreeRoot->getInstruction());
1723         M = BuildMI(V9::BRNZ, 2).addReg(subtreeRoot->leftChild()->getValue())
1724           .addPCDisp(BI->getSuccessor(0));
1725         mvec.push_back(M);
1726
1727         // delay slot
1728         mvec.push_back(BuildMI(V9::NOP, 0));
1729
1730         // false branch
1731         mvec.push_back(BuildMI(V9::BA, 1).addPCDisp(BI->getSuccessor(1)));
1732
1733         // delay slot
1734         mvec.push_back(BuildMI(V9::NOP, 0));
1735         break;
1736       }
1737
1738       case 9:   // stmt:   Switch(reg)
1739         assert(0 && "*** SWITCH instruction is not implemented yet.");
1740         break;
1741
1742       case 10:  // reg:   VRegList(reg, reg)
1743         assert(0 && "VRegList should never be the topmost non-chain rule");
1744         break;
1745
1746       case 21:  // bool:  Not(bool,reg): Compute with a conditional-move-on-reg
1747       { // First find the unary operand. It may be left or right, usually right.
1748         Instruction* notI = subtreeRoot->getInstruction();
1749         Value* notArg = BinaryOperator::getNotArgument(
1750                            cast<BinaryOperator>(subtreeRoot->getInstruction()));
1751         unsigned ZeroReg = target.getRegInfo().getZeroRegNum();
1752
1753         // Unconditionally set register to 0
1754         mvec.push_back(BuildMI(V9::SETHI, 2).addZImm(0).addRegDef(notI));
1755
1756         // Now conditionally move 1 into the register.
1757         // Mark the register as a use (as well as a def) because the old
1758         // value will be retained if the condition is false.
1759         mvec.push_back(BuildMI(V9::MOVRZi, 3).addReg(notArg).addZImm(1)
1760                        .addReg(notI, MOTy::UseAndDef));
1761
1762         break;
1763       }
1764
1765       case 421: // reg:   BNot(reg,reg): Compute as reg = reg XOR-NOT 0
1766       { // First find the unary operand. It may be left or right, usually right.
1767         Value* notArg = BinaryOperator::getNotArgument(
1768                            cast<BinaryOperator>(subtreeRoot->getInstruction()));
1769         unsigned ZeroReg = target.getRegInfo().getZeroRegNum();
1770         mvec.push_back(BuildMI(V9::XNORr, 3).addReg(notArg).addMReg(ZeroReg)
1771                                        .addRegDef(subtreeRoot->getValue()));
1772         break;
1773       }
1774
1775       case 322: // reg:   Not(tobool, reg):
1776         // Fold CAST-TO-BOOL with NOT by inverting the sense of cast-to-bool
1777         foldCase = true;
1778         // Just fall through!
1779
1780       case 22:  // reg:   ToBoolTy(reg):
1781       {
1782         Instruction* castI = subtreeRoot->getInstruction();
1783         Value* opVal = subtreeRoot->leftChild()->getValue();
1784         assert(opVal->getType()->isIntegral() ||
1785                isa<PointerType>(opVal->getType()));
1786
1787         // Unconditionally set register to 0
1788         mvec.push_back(BuildMI(V9::SETHI, 2).addZImm(0).addRegDef(castI));
1789
1790         // Now conditionally move 1 into the register.
1791         // Mark the register as a use (as well as a def) because the old
1792         // value will be retained if the condition is false.
1793         MachineOpCode opCode = foldCase? V9::MOVRZi : V9::MOVRNZi;
1794         mvec.push_back(BuildMI(opCode, 3).addReg(opVal).addZImm(1)
1795                        .addReg(castI, MOTy::UseAndDef));
1796
1797         break;
1798       }
1799
1800       case 23:  // reg:   ToUByteTy(reg)
1801       case 24:  // reg:   ToSByteTy(reg)
1802       case 25:  // reg:   ToUShortTy(reg)
1803       case 26:  // reg:   ToShortTy(reg)
1804       case 27:  // reg:   ToUIntTy(reg)
1805       case 28:  // reg:   ToIntTy(reg)
1806       case 29:  // reg:   ToULongTy(reg)
1807       case 30:  // reg:   ToLongTy(reg)
1808       {
1809         //======================================================================
1810         // Rules for integer conversions:
1811         //
1812         //--------
1813         // From ISO 1998 C++ Standard, Sec. 4.7:
1814         //
1815         // 2. If the destination type is unsigned, the resulting value is
1816         // the least unsigned integer congruent to the source integer
1817         // (modulo 2n where n is the number of bits used to represent the
1818         // unsigned type). [Note: In a two s complement representation,
1819         // this conversion is conceptual and there is no change in the
1820         // bit pattern (if there is no truncation). ]
1821         //
1822         // 3. If the destination type is signed, the value is unchanged if
1823         // it can be represented in the destination type (and bitfield width);
1824         // otherwise, the value is implementation-defined.
1825         //--------
1826         //
1827         // Since we assume 2s complement representations, this implies:
1828         //
1829         // -- If operand is smaller than destination, zero-extend or sign-extend
1830         //    according to the signedness of the *operand*: source decides:
1831         //    (1) If operand is signed, sign-extend it.
1832         //        If dest is unsigned, zero-ext the result!
1833         //    (2) If operand is unsigned, our current invariant is that
1834         //        it's high bits are correct, so zero-extension is not needed.
1835         //
1836         // -- If operand is same size as or larger than destination,
1837         //    zero-extend or sign-extend according to the signedness of
1838         //    the *destination*: destination decides:
1839         //    (1) If destination is signed, sign-extend (truncating if needed)
1840         //        This choice is implementation defined.  We sign-extend the
1841         //        operand, which matches both Sun's cc and gcc3.2.
1842         //    (2) If destination is unsigned, zero-extend (truncating if needed)
1843         //======================================================================
1844
1845         Instruction* destI =  subtreeRoot->getInstruction();
1846         Function* currentFunc = destI->getParent()->getParent();
1847         MachineCodeForInstruction& mcfi=MachineCodeForInstruction::get(destI);
1848
1849         Value* opVal = subtreeRoot->leftChild()->getValue();
1850         const Type* opType = opVal->getType();
1851         const Type* destType = destI->getType();
1852         unsigned opSize   = target.getTargetData().getTypeSize(opType);
1853         unsigned destSize = target.getTargetData().getTypeSize(destType);
1854
1855         bool isIntegral = opType->isIntegral() || isa<PointerType>(opType);
1856
1857         if (opType == Type::BoolTy ||
1858             opType == destType ||
1859             isIntegral && opSize == destSize && opSize == 8) {
1860           // nothing to do in all these cases
1861           forwardOperandNum = 0;          // forward first operand to user
1862
1863         } else if (opType->isFloatingPoint()) {
1864
1865           CreateCodeToConvertFloatToInt(target, opVal, destI, mvec, mcfi);
1866           if (destI->getType()->isUnsigned())
1867             maskUnsignedResult = true; // not handled by fp->int code
1868
1869         } else if (isIntegral) {
1870
1871           bool opSigned     = opType->isSigned();
1872           bool destSigned   = destType->isSigned();
1873           unsigned extSourceInBits = 8 * std::min<unsigned>(opSize, destSize);
1874
1875           assert(! (opSize == destSize && opSigned == destSigned) &&
1876                  "How can different int types have same size and signedness?");
1877
1878           bool signExtend = (opSize <  destSize && opSigned ||
1879                              opSize >= destSize && destSigned);
1880
1881           bool signAndZeroExtend = (opSize < destSize && destSize < 8u &&
1882                                     opSigned && !destSigned);
1883           assert(!signAndZeroExtend || signExtend);
1884
1885           bool zeroExtendOnly = opSize >= destSize && !destSigned;
1886           assert(!zeroExtendOnly || !signExtend);
1887
1888           if (signExtend) {
1889             Value* signExtDest = (signAndZeroExtend
1890                                   ? new TmpInstruction(mcfi, destType, opVal)
1891                                   : destI);
1892
1893             target.getInstrInfo().CreateSignExtensionInstructions
1894               (target, currentFunc,opVal,signExtDest,extSourceInBits,mvec,mcfi);
1895
1896             if (signAndZeroExtend)
1897               target.getInstrInfo().CreateZeroExtensionInstructions
1898               (target, currentFunc, signExtDest, destI, 8*destSize, mvec, mcfi);
1899           }
1900           else if (zeroExtendOnly) {
1901             target.getInstrInfo().CreateZeroExtensionInstructions
1902               (target, currentFunc, opVal, destI, extSourceInBits, mvec, mcfi);
1903           }
1904           else
1905             forwardOperandNum = 0;          // forward first operand to user
1906
1907         } else
1908           assert(0 && "Unrecognized operand type for convert-to-integer");
1909
1910         break;
1911       }
1912
1913       case  31: // reg:   ToFloatTy(reg):
1914       case  32: // reg:   ToDoubleTy(reg):
1915       case 232: // reg:   ToDoubleTy(Constant):
1916
1917         // If this instruction has a parent (a user) in the tree
1918         // and the user is translated as an FsMULd instruction,
1919         // then the cast is unnecessary.  So check that first.
1920         // In the future, we'll want to do the same for the FdMULq instruction,
1921         // so do the check here instead of only for ToFloatTy(reg).
1922         //
1923         if (subtreeRoot->parent() != NULL) {
1924           const MachineCodeForInstruction& mcfi =
1925             MachineCodeForInstruction::get(
1926                 cast<InstructionNode>(subtreeRoot->parent())->getInstruction());
1927           if (mcfi.size() == 0 || mcfi.front()->getOpCode() == V9::FSMULD)
1928             forwardOperandNum = 0;    // forward first operand to user
1929         }
1930
1931         if (forwardOperandNum != 0) {    // we do need the cast
1932           Value* leftVal = subtreeRoot->leftChild()->getValue();
1933           const Type* opType = leftVal->getType();
1934           MachineOpCode opCode=ChooseConvertToFloatInstr(
1935                                        subtreeRoot->getOpLabel(), opType);
1936           if (opCode == V9::INVALID_OPCODE) {  // no conversion needed
1937             forwardOperandNum = 0;      // forward first operand to user
1938           } else {
1939             // If the source operand is a non-FP type it must be
1940             // first copied from int to float register via memory!
1941             Instruction *dest = subtreeRoot->getInstruction();
1942             Value* srcForCast;
1943             int n = 0;
1944             if (! opType->isFloatingPoint()) {
1945               // Create a temporary to represent the FP register
1946               // into which the integer will be copied via memory.
1947               // The type of this temporary will determine the FP
1948               // register used: single-prec for a 32-bit int or smaller,
1949               // double-prec for a 64-bit int.
1950               //
1951               uint64_t srcSize =
1952                 target.getTargetData().getTypeSize(leftVal->getType());
1953               Type* tmpTypeToUse =
1954                 (srcSize <= 4)? Type::FloatTy : Type::DoubleTy;
1955               MachineCodeForInstruction &destMCFI =
1956                 MachineCodeForInstruction::get(dest);
1957               srcForCast = new TmpInstruction(destMCFI, tmpTypeToUse, dest);
1958
1959               target.getInstrInfo().CreateCodeToCopyIntToFloat(target,
1960                          dest->getParent()->getParent(),
1961                          leftVal, cast<Instruction>(srcForCast),
1962                          mvec, destMCFI);
1963             } else
1964               srcForCast = leftVal;
1965
1966             M = BuildMI(opCode, 2).addReg(srcForCast).addRegDef(dest);
1967             mvec.push_back(M);
1968           }
1969         }
1970         break;
1971
1972       case 19:  // reg:   ToArrayTy(reg):
1973       case 20:  // reg:   ToPointerTy(reg):
1974         forwardOperandNum = 0;          // forward first operand to user
1975         break;
1976
1977       case 233: // reg:   Add(reg, Constant)
1978         maskUnsignedResult = true;
1979         M = CreateAddConstInstruction(subtreeRoot);
1980         if (M != NULL) {
1981           mvec.push_back(M);
1982           break;
1983         }
1984         // ELSE FALL THROUGH
1985
1986       case 33:  // reg:   Add(reg, reg)
1987         maskUnsignedResult = true;
1988         Add3OperandInstr(ChooseAddInstruction(subtreeRoot), subtreeRoot, mvec);
1989         break;
1990
1991       case 234: // reg:   Sub(reg, Constant)
1992         maskUnsignedResult = true;
1993         M = CreateSubConstInstruction(subtreeRoot);
1994         if (M != NULL) {
1995           mvec.push_back(M);
1996           break;
1997         }
1998         // ELSE FALL THROUGH
1999
2000       case 34:  // reg:   Sub(reg, reg)
2001         maskUnsignedResult = true;
2002         Add3OperandInstr(ChooseSubInstructionByType(
2003                                    subtreeRoot->getInstruction()->getType()),
2004                          subtreeRoot, mvec);
2005         break;
2006
2007       case 135: // reg:   Mul(todouble, todouble)
2008         checkCast = true;
2009         // FALL THROUGH
2010
2011       case 35:  // reg:   Mul(reg, reg)
2012       {
2013         maskUnsignedResult = true;
2014         MachineOpCode forceOp = ((checkCast && BothFloatToDouble(subtreeRoot))
2015                                  ? V9::FSMULD
2016                                  : INVALID_MACHINE_OPCODE);
2017         Instruction* mulInstr = subtreeRoot->getInstruction();
2018         CreateMulInstruction(target, mulInstr->getParent()->getParent(),
2019                              subtreeRoot->leftChild()->getValue(),
2020                              subtreeRoot->rightChild()->getValue(),
2021                              mulInstr, mvec,
2022                              MachineCodeForInstruction::get(mulInstr),forceOp);
2023         break;
2024       }
2025       case 335: // reg:   Mul(todouble, todoubleConst)
2026         checkCast = true;
2027         // FALL THROUGH
2028
2029       case 235: // reg:   Mul(reg, Constant)
2030       {
2031         maskUnsignedResult = true;
2032         MachineOpCode forceOp = ((checkCast && BothFloatToDouble(subtreeRoot))
2033                                  ? V9::FSMULD
2034                                  : INVALID_MACHINE_OPCODE);
2035         Instruction* mulInstr = subtreeRoot->getInstruction();
2036         CreateMulInstruction(target, mulInstr->getParent()->getParent(),
2037                              subtreeRoot->leftChild()->getValue(),
2038                              subtreeRoot->rightChild()->getValue(),
2039                              mulInstr, mvec,
2040                              MachineCodeForInstruction::get(mulInstr),
2041                              forceOp);
2042         break;
2043       }
2044       case 236: // reg:   Div(reg, Constant)
2045         maskUnsignedResult = true;
2046         L = mvec.size();
2047         CreateDivConstInstruction(target, subtreeRoot, mvec);
2048         if (mvec.size() > L)
2049           break;
2050         // ELSE FALL THROUGH
2051
2052       case 36:  // reg:   Div(reg, reg)
2053       {
2054         maskUnsignedResult = true;
2055
2056         // If either operand of divide is smaller than 64 bits, we have
2057         // to make sure the unused top bits are correct because they affect
2058         // the result.  These bits are already correct for unsigned values.
2059         // They may be incorrect for signed values, so sign extend to fill in.
2060         Instruction* divI = subtreeRoot->getInstruction();
2061         Value* divOp1 = subtreeRoot->leftChild()->getValue();
2062         Value* divOp2 = subtreeRoot->rightChild()->getValue();
2063         Value* divOp1ToUse = divOp1;
2064         Value* divOp2ToUse = divOp2;
2065         if (divI->getType()->isSigned()) {
2066           unsigned opSize=target.getTargetData().getTypeSize(divI->getType());
2067           if (opSize < 8) {
2068             MachineCodeForInstruction& mcfi=MachineCodeForInstruction::get(divI);
2069             divOp1ToUse = new TmpInstruction(mcfi, divOp1);
2070             divOp2ToUse = new TmpInstruction(mcfi, divOp2);
2071             target.getInstrInfo().
2072               CreateSignExtensionInstructions(target,
2073                                               divI->getParent()->getParent(),
2074                                               divOp1, divOp1ToUse,
2075                                               8*opSize, mvec, mcfi);
2076             target.getInstrInfo().
2077               CreateSignExtensionInstructions(target,
2078                                               divI->getParent()->getParent(),
2079                                               divOp2, divOp2ToUse,
2080                                               8*opSize, mvec, mcfi);
2081           }
2082         }
2083
2084         mvec.push_back(BuildMI(ChooseDivInstruction(target, subtreeRoot), 3)
2085                        .addReg(divOp1ToUse)
2086                        .addReg(divOp2ToUse)
2087                        .addRegDef(divI));
2088
2089         break;
2090       }
2091
2092       case  37: // reg:   Rem(reg, reg)
2093       case 237: // reg:   Rem(reg, Constant)
2094       {
2095         maskUnsignedResult = true;
2096
2097         Instruction* remI   = subtreeRoot->getInstruction();
2098         Value* divOp1 = subtreeRoot->leftChild()->getValue();
2099         Value* divOp2 = subtreeRoot->rightChild()->getValue();
2100
2101         MachineCodeForInstruction& mcfi = MachineCodeForInstruction::get(remI);
2102
2103         // If second operand of divide is smaller than 64 bits, we have
2104         // to make sure the unused top bits are correct because they affect
2105         // the result.  These bits are already correct for unsigned values.
2106         // They may be incorrect for signed values, so sign extend to fill in.
2107         //
2108         Value* divOpToUse = divOp2;
2109         if (divOp2->getType()->isSigned()) {
2110           unsigned opSize=target.getTargetData().getTypeSize(divOp2->getType());
2111           if (opSize < 8) {
2112             divOpToUse = new TmpInstruction(mcfi, divOp2);
2113             target.getInstrInfo().
2114               CreateSignExtensionInstructions(target,
2115                                               remI->getParent()->getParent(),
2116                                               divOp2, divOpToUse,
2117                                               8*opSize, mvec, mcfi);
2118           }
2119         }
2120
2121         // Now compute: result = rem V1, V2 as:
2122         //      result = V1 - (V1 / signExtend(V2)) * signExtend(V2)
2123         //
2124         TmpInstruction* quot = new TmpInstruction(mcfi, divOp1, divOpToUse);
2125         TmpInstruction* prod = new TmpInstruction(mcfi, quot, divOpToUse);
2126
2127         mvec.push_back(BuildMI(ChooseDivInstruction(target, subtreeRoot), 3)
2128                        .addReg(divOp1).addReg(divOpToUse).addRegDef(quot));
2129
2130         mvec.push_back(BuildMI(ChooseMulInstructionByType(remI->getType()), 3)
2131                        .addReg(quot).addReg(divOpToUse).addRegDef(prod));
2132
2133         mvec.push_back(BuildMI(ChooseSubInstructionByType(remI->getType()), 3)
2134                        .addReg(divOp1).addReg(prod).addRegDef(remI));
2135
2136         break;
2137       }
2138
2139       case  38: // bool:   And(bool, bool)
2140       case 138: // bool:   And(bool, not)
2141       case 238: // bool:   And(bool, boolconst)
2142       case 338: // reg :   BAnd(reg, reg)
2143       case 538: // reg :   BAnd(reg, Constant)
2144         Add3OperandInstr(V9::ANDr, subtreeRoot, mvec);
2145         break;
2146
2147       case 438: // bool:   BAnd(bool, bnot)
2148       { // Use the argument of NOT as the second argument!
2149         // Mark the NOT node so that no code is generated for it.
2150         // If the type is boolean, set 1 or 0 in the result register.
2151         InstructionNode* notNode = (InstructionNode*) subtreeRoot->rightChild();
2152         Value* notArg = BinaryOperator::getNotArgument(
2153                            cast<BinaryOperator>(notNode->getInstruction()));
2154         notNode->markFoldedIntoParent();
2155         Value *lhs = subtreeRoot->leftChild()->getValue();
2156         Value *dest = subtreeRoot->getValue();
2157         mvec.push_back(BuildMI(V9::ANDNr, 3).addReg(lhs).addReg(notArg)
2158                                        .addReg(dest, MOTy::Def));
2159
2160         if (notArg->getType() == Type::BoolTy)
2161           { // set 1 in result register if result of above is non-zero
2162             mvec.push_back(BuildMI(V9::MOVRNZi, 3).addReg(dest).addZImm(1)
2163                            .addReg(dest, MOTy::UseAndDef));
2164           }
2165
2166         break;
2167       }
2168
2169       case  39: // bool:   Or(bool, bool)
2170       case 139: // bool:   Or(bool, not)
2171       case 239: // bool:   Or(bool, boolconst)
2172       case 339: // reg :   BOr(reg, reg)
2173       case 539: // reg :   BOr(reg, Constant)
2174         Add3OperandInstr(V9::ORr, subtreeRoot, mvec);
2175         break;
2176
2177       case 439: // bool:   BOr(bool, bnot)
2178       { // Use the argument of NOT as the second argument!
2179         // Mark the NOT node so that no code is generated for it.
2180         // If the type is boolean, set 1 or 0 in the result register.
2181         InstructionNode* notNode = (InstructionNode*) subtreeRoot->rightChild();
2182         Value* notArg = BinaryOperator::getNotArgument(
2183                            cast<BinaryOperator>(notNode->getInstruction()));
2184         notNode->markFoldedIntoParent();
2185         Value *lhs = subtreeRoot->leftChild()->getValue();
2186         Value *dest = subtreeRoot->getValue();
2187
2188         mvec.push_back(BuildMI(V9::ORNr, 3).addReg(lhs).addReg(notArg)
2189                        .addReg(dest, MOTy::Def));
2190
2191         if (notArg->getType() == Type::BoolTy)
2192           { // set 1 in result register if result of above is non-zero
2193             mvec.push_back(BuildMI(V9::MOVRNZi, 3).addReg(dest).addZImm(1)
2194                            .addReg(dest, MOTy::UseAndDef));
2195           }
2196
2197         break;
2198       }
2199
2200       case  40: // bool:   Xor(bool, bool)
2201       case 140: // bool:   Xor(bool, not)
2202       case 240: // bool:   Xor(bool, boolconst)
2203       case 340: // reg :   BXor(reg, reg)
2204       case 540: // reg :   BXor(reg, Constant)
2205         Add3OperandInstr(V9::XORr, subtreeRoot, mvec);
2206         break;
2207
2208       case 440: // bool:   BXor(bool, bnot)
2209       { // Use the argument of NOT as the second argument!
2210         // Mark the NOT node so that no code is generated for it.
2211         // If the type is boolean, set 1 or 0 in the result register.
2212         InstructionNode* notNode = (InstructionNode*) subtreeRoot->rightChild();
2213         Value* notArg = BinaryOperator::getNotArgument(
2214                            cast<BinaryOperator>(notNode->getInstruction()));
2215         notNode->markFoldedIntoParent();
2216         Value *lhs = subtreeRoot->leftChild()->getValue();
2217         Value *dest = subtreeRoot->getValue();
2218         mvec.push_back(BuildMI(V9::XNORr, 3).addReg(lhs).addReg(notArg)
2219                        .addReg(dest, MOTy::Def));
2220
2221         if (notArg->getType() == Type::BoolTy)
2222           { // set 1 in result register if result of above is non-zero
2223             mvec.push_back(BuildMI(V9::MOVRNZi, 3).addReg(dest).addZImm(1)
2224                            .addReg(dest, MOTy::UseAndDef));
2225           }
2226         break;
2227       }
2228
2229       case 41:  // setCCconst:   SetCC(reg, Constant)
2230       { // Comparison is with a constant:
2231         //
2232         // If the bool result must be computed into a register (see below),
2233         // and the constant is int ZERO, we can use the MOVR[op] instructions
2234         // and avoid the SUBcc instruction entirely.
2235         // Otherwise this is just the same as case 42, so just fall through.
2236         //
2237         // The result of the SetCC must be computed and stored in a register if
2238         // it is used outside the current basic block (so it must be computed
2239         // as a boolreg) or it is used by anything other than a branch.
2240         // We will use a conditional move to do this.
2241         //
2242         Instruction* setCCInstr = subtreeRoot->getInstruction();
2243         bool computeBoolVal = (subtreeRoot->parent() == NULL ||
2244                                ! AllUsesAreBranches(setCCInstr));
2245
2246         if (computeBoolVal)
2247           {
2248             InstrTreeNode* constNode = subtreeRoot->rightChild();
2249             assert(constNode &&
2250                    constNode->getNodeType() ==InstrTreeNode::NTConstNode);
2251             Constant *constVal = cast<Constant>(constNode->getValue());
2252             bool isValidConst;
2253
2254             if ((constVal->getType()->isInteger()
2255                  || isa<PointerType>(constVal->getType()))
2256                 && target.getInstrInfo().ConvertConstantToIntType(target,
2257                              constVal, constVal->getType(), isValidConst) == 0
2258                 && isValidConst)
2259               {
2260                 // That constant is an integer zero after all...
2261                 // Use a MOVR[op] to compute the boolean result
2262                 // Unconditionally set register to 0
2263                 mvec.push_back(BuildMI(V9::SETHI, 2).addZImm(0)
2264                                .addRegDef(setCCInstr));
2265
2266                 // Now conditionally move 1 into the register.
2267                 // Mark the register as a use (as well as a def) because the old
2268                 // value will be retained if the condition is false.
2269                 MachineOpCode movOpCode = ChooseMovpregiForSetCC(subtreeRoot);
2270                 mvec.push_back(BuildMI(movOpCode, 3)
2271                                .addReg(subtreeRoot->leftChild()->getValue())
2272                                .addZImm(1).addReg(setCCInstr, MOTy::UseAndDef));
2273
2274                 break;
2275               }
2276           }
2277         // ELSE FALL THROUGH
2278       }
2279
2280       case 42:  // bool:   SetCC(reg, reg):
2281       {
2282         // This generates a SUBCC instruction, putting the difference in a
2283         // result reg. if needed, and/or setting a condition code if needed.
2284         //
2285         Instruction* setCCInstr = subtreeRoot->getInstruction();
2286         Value* leftVal  = subtreeRoot->leftChild()->getValue();
2287         Value* rightVal = subtreeRoot->rightChild()->getValue();
2288         const Type* opType = leftVal->getType();
2289         bool isFPCompare = opType->isFloatingPoint();
2290
2291         // If the boolean result of the SetCC is used outside the current basic
2292         // block (so it must be computed as a boolreg) or is used by anything
2293         // other than a branch, the boolean must be computed and stored
2294         // in a result register.  We will use a conditional move to do this.
2295         //
2296         bool computeBoolVal = (subtreeRoot->parent() == NULL ||
2297                                ! AllUsesAreBranches(setCCInstr));
2298
2299         // A TmpInstruction is created to represent the CC "result".
2300         // Unlike other instances of TmpInstruction, this one is used
2301         // by machine code of multiple LLVM instructions, viz.,
2302         // the SetCC and the branch.  Make sure to get the same one!
2303         // Note that we do this even for FP CC registers even though they
2304         // are explicit operands, because the type of the operand
2305         // needs to be a floating point condition code, not an integer
2306         // condition code.  Think of this as casting the bool result to
2307         // a FP condition code register.
2308         // Later, we mark the 4th operand as being a CC register, and as a def.
2309         //
2310         TmpInstruction* tmpForCC = GetTmpForCC(setCCInstr,
2311                                     setCCInstr->getParent()->getParent(),
2312                                     leftVal->getType(),
2313                                     MachineCodeForInstruction::get(setCCInstr));
2314
2315         // If the operands are signed values smaller than 4 bytes, then they
2316         // must be sign-extended in order to do a valid 32-bit comparison
2317         // and get the right result in the 32-bit CC register (%icc).
2318         //
2319         Value* leftOpToUse  = leftVal;
2320         Value* rightOpToUse = rightVal;
2321         if (opType->isIntegral() && opType->isSigned()) {
2322           unsigned opSize = target.getTargetData().getTypeSize(opType);
2323           if (opSize < 4) {
2324             MachineCodeForInstruction& mcfi =
2325               MachineCodeForInstruction::get(setCCInstr);
2326
2327             // create temporary virtual regs. to hold the sign-extensions
2328             leftOpToUse  = new TmpInstruction(mcfi, leftVal);
2329             rightOpToUse = new TmpInstruction(mcfi, rightVal);
2330
2331             // sign-extend each operand and put the result in the temporary reg.
2332             target.getInstrInfo().CreateSignExtensionInstructions
2333               (target, setCCInstr->getParent()->getParent(),
2334                leftVal, leftOpToUse, 8*opSize, mvec, mcfi);
2335             target.getInstrInfo().CreateSignExtensionInstructions
2336               (target, setCCInstr->getParent()->getParent(),
2337                rightVal, rightOpToUse, 8*opSize, mvec, mcfi);
2338           }
2339         }
2340
2341         if (! isFPCompare) {
2342           // Integer condition: set CC and discard result.
2343           mvec.push_back(BuildMI(V9::SUBccr, 4)
2344                          .addReg(leftOpToUse)
2345                          .addReg(rightOpToUse)
2346                          .addMReg(target.getRegInfo().getZeroRegNum(),MOTy::Def)
2347                          .addCCReg(tmpForCC, MOTy::Def));
2348         } else {
2349           // FP condition: dest of FCMP should be some FCCn register
2350           mvec.push_back(BuildMI(ChooseFcmpInstruction(subtreeRoot), 3)
2351                          .addCCReg(tmpForCC, MOTy::Def)
2352                          .addReg(leftOpToUse)
2353                          .addReg(rightOpToUse));
2354         }
2355
2356         if (computeBoolVal) {
2357           MachineOpCode movOpCode = (isFPCompare
2358                                      ? ChooseMovFpcciInstruction(subtreeRoot)
2359                                      : ChooseMovpcciForSetCC(subtreeRoot));
2360
2361           // Unconditionally set register to 0
2362           M = BuildMI(V9::SETHI, 2).addZImm(0).addRegDef(setCCInstr);
2363           mvec.push_back(M);
2364
2365           // Now conditionally move 1 into the register.
2366           // Mark the register as a use (as well as a def) because the old
2367           // value will be retained if the condition is false.
2368           M = (BuildMI(movOpCode, 3).addCCReg(tmpForCC).addZImm(1)
2369                .addReg(setCCInstr, MOTy::UseAndDef));
2370           mvec.push_back(M);
2371         }
2372         break;
2373       }
2374
2375       case 51:  // reg:   Load(reg)
2376       case 52:  // reg:   Load(ptrreg)
2377         SetOperandsForMemInstr(ChooseLoadInstruction(
2378                                    subtreeRoot->getValue()->getType()),
2379                                mvec, subtreeRoot, target);
2380         break;
2381
2382       case 55:  // reg:   GetElemPtr(reg)
2383       case 56:  // reg:   GetElemPtrIdx(reg,reg)
2384         // If the GetElemPtr was folded into the user (parent), it will be
2385         // caught above.  For other cases, we have to compute the address.
2386         SetOperandsForMemInstr(V9::ADDr, mvec, subtreeRoot, target);
2387         break;
2388
2389       case 57:  // reg:  Alloca: Implement as 1 instruction:
2390       {         //          add %fp, offsetFromFP -> result
2391         AllocationInst* instr =
2392           cast<AllocationInst>(subtreeRoot->getInstruction());
2393         unsigned tsize =
2394           target.getTargetData().getTypeSize(instr->getAllocatedType());
2395         assert(tsize != 0);
2396         CreateCodeForFixedSizeAlloca(target, instr, tsize, 1, mvec);
2397         break;
2398       }
2399
2400       case 58:  // reg:   Alloca(reg): Implement as 3 instructions:
2401                 //      mul num, typeSz -> tmp
2402                 //      sub %sp, tmp    -> %sp
2403       {         //      add %sp, frameSizeBelowDynamicArea -> result
2404         AllocationInst* instr =
2405           cast<AllocationInst>(subtreeRoot->getInstruction());
2406         const Type* eltType = instr->getAllocatedType();
2407
2408         // If #elements is constant, use simpler code for fixed-size allocas
2409         int tsize = (int) target.getTargetData().getTypeSize(eltType);
2410         Value* numElementsVal = NULL;
2411         bool isArray = instr->isArrayAllocation();
2412
2413         if (!isArray || isa<Constant>(numElementsVal = instr->getArraySize())) {
2414           // total size is constant: generate code for fixed-size alloca
2415           unsigned numElements = isArray?
2416             cast<ConstantUInt>(numElementsVal)->getValue() : 1;
2417           CreateCodeForFixedSizeAlloca(target, instr, tsize,
2418                                        numElements, mvec);
2419         } else {
2420           // total size is not constant.
2421           CreateCodeForVariableSizeAlloca(target, instr, tsize,
2422                                           numElementsVal, mvec);
2423         }
2424         break;
2425       }
2426
2427       case 61:  // reg:   Call
2428       {         // Generate a direct (CALL) or indirect (JMPL) call.
2429                 // Mark the return-address register, the indirection
2430                 // register (for indirect calls), the operands of the Call,
2431                 // and the return value (if any) as implicit operands
2432                 // of the machine instruction.
2433                 //
2434                 // If this is a varargs function, floating point arguments
2435                 // have to passed in integer registers so insert
2436                 // copy-float-to-int instructions for each float operand.
2437                 //
2438         CallInst *callInstr = cast<CallInst>(subtreeRoot->getInstruction());
2439         Value *callee = callInstr->getCalledValue();
2440         Function* calledFunc = dyn_cast<Function>(callee);
2441
2442         // Check if this is an intrinsic function that needs a special code
2443         // sequence (e.g., va_start).  Indirect calls cannot be special.
2444         //
2445         bool specialIntrinsic = false;
2446         LLVMIntrinsic::ID iid;
2447         if (calledFunc && (iid=(LLVMIntrinsic::ID)calledFunc->getIntrinsicID()))
2448           specialIntrinsic = CodeGenIntrinsic(iid, *callInstr, target, mvec);
2449
2450         // If not, generate the normal call sequence for the function.
2451         // This can also handle any intrinsics that are just function calls.
2452         //
2453         if (! specialIntrinsic) {
2454           Function* currentFunc = callInstr->getParent()->getParent();
2455           MachineFunction& MF = MachineFunction::get(currentFunc);
2456           MachineCodeForInstruction& mcfi =
2457             MachineCodeForInstruction::get(callInstr);
2458           const UltraSparcRegInfo& regInfo =
2459             (UltraSparcRegInfo&) target.getRegInfo();
2460           const TargetFrameInfo& frameInfo = target.getFrameInfo();
2461
2462           // Create hidden virtual register for return address with type void*
2463           TmpInstruction* retAddrReg =
2464             new TmpInstruction(mcfi, PointerType::get(Type::VoidTy), callInstr);
2465
2466           // Generate the machine instruction and its operands.
2467           // Use CALL for direct function calls; this optimistically assumes
2468           // the PC-relative address fits in the CALL address field (22 bits).
2469           // Use JMPL for indirect calls.
2470           // This will be added to mvec later, after operand copies.
2471           //
2472           MachineInstr* callMI;
2473           if (calledFunc)             // direct function call
2474             callMI = BuildMI(V9::CALL, 1).addPCDisp(callee);
2475           else                        // indirect function call
2476             callMI = (BuildMI(V9::JMPLCALLi,3).addReg(callee)
2477                       .addSImm((int64_t)0).addRegDef(retAddrReg));
2478
2479           const FunctionType* funcType =
2480             cast<FunctionType>(cast<PointerType>(callee->getType())
2481                                ->getElementType());
2482           bool isVarArgs = funcType->isVarArg();
2483           bool noPrototype = isVarArgs && funcType->getNumParams() == 0;
2484
2485           // Use a descriptor to pass information about call arguments
2486           // to the register allocator.  This descriptor will be "owned"
2487           // and freed automatically when the MachineCodeForInstruction
2488           // object for the callInstr goes away.
2489           CallArgsDescriptor* argDesc =
2490             new CallArgsDescriptor(callInstr, retAddrReg,isVarArgs,noPrototype);
2491           assert(callInstr->getOperand(0) == callee
2492                  && "This is assumed in the loop below!");
2493
2494           // Insert sign-extension instructions for small signed values,
2495           // if this is an unknown function (i.e., called via a funcptr)
2496           // or an external one (i.e., which may not be compiled by llc).
2497           //
2498           if (calledFunc == NULL || calledFunc->isExternal()) {
2499             for (unsigned i=1, N=callInstr->getNumOperands(); i < N; ++i) {
2500               Value* argVal = callInstr->getOperand(i);
2501               const Type* argType = argVal->getType();
2502               if (argType->isIntegral() && argType->isSigned()) {
2503                 unsigned argSize = target.getTargetData().getTypeSize(argType);
2504                 if (argSize <= 4) {
2505                   // create a temporary virtual reg. to hold the sign-extension
2506                   TmpInstruction* argExtend = new TmpInstruction(mcfi, argVal);
2507
2508                   // sign-extend argVal and put the result in the temporary reg.
2509                   target.getInstrInfo().CreateSignExtensionInstructions
2510                     (target, currentFunc, argVal, argExtend,
2511                      8*argSize, mvec, mcfi);
2512
2513                   // replace argVal with argExtend in CallArgsDescriptor
2514                   argDesc->getArgInfo(i-1).replaceArgVal(argExtend);
2515                 }
2516               }
2517             }
2518           }
2519
2520           // Insert copy instructions to get all the arguments into
2521           // all the places that they need to be.
2522           //
2523           for (unsigned i=1, N=callInstr->getNumOperands(); i < N; ++i) {
2524             int argNo = i-1;
2525             CallArgInfo& argInfo = argDesc->getArgInfo(argNo);
2526             Value* argVal = argInfo.getArgVal(); // don't use callInstr arg here
2527             const Type* argType = argVal->getType();
2528             unsigned regType = regInfo.getRegTypeForDataType(argType);
2529             unsigned argSize = target.getTargetData().getTypeSize(argType);
2530             int regNumForArg = TargetRegInfo::getInvalidRegNum();
2531             unsigned regClassIDOfArgReg;
2532
2533             // Check for FP arguments to varargs functions.
2534             // Any such argument in the first $K$ args must be passed in an
2535             // integer register.  If there is no prototype, it must also
2536             // be passed as an FP register.
2537             // K = #integer argument registers.
2538             bool isFPArg = argVal->getType()->isFloatingPoint();
2539             if (isVarArgs && isFPArg) {
2540
2541               if (noPrototype) {
2542                 // It is a function with no prototype: pass value
2543                 // as an FP value as well as a varargs value.  The FP value
2544                 // may go in a register or on the stack.  The copy instruction
2545                 // to the outgoing reg/stack is created by the normal argument
2546                 // handling code since this is the "normal" passing mode.
2547                 //
2548                 regNumForArg = regInfo.regNumForFPArg(regType,
2549                                                       false, false, argNo,
2550                                                       regClassIDOfArgReg);
2551                 if (regNumForArg == regInfo.getInvalidRegNum())
2552                   argInfo.setUseStackSlot();
2553                 else
2554                   argInfo.setUseFPArgReg();
2555               }
2556
2557               // If this arg. is in the first $K$ regs, add special copy-
2558               // float-to-int instructions to pass the value as an int.
2559               // To check if it is in the first $K$, get the register
2560               // number for the arg #i.  These copy instructions are
2561               // generated here because they are extra cases and not needed
2562               // for the normal argument handling (some code reuse is
2563               // possible though -- later).
2564               //
2565               int copyRegNum = regInfo.regNumForIntArg(false, false, argNo,
2566                                                        regClassIDOfArgReg);
2567               if (copyRegNum != regInfo.getInvalidRegNum()) {
2568                 // Create a virtual register to represent copyReg. Mark
2569                 // this vreg as being an implicit operand of the call MI
2570                 const Type* loadTy = (argType == Type::FloatTy
2571                                       ? Type::IntTy : Type::LongTy);
2572                 TmpInstruction* argVReg = new TmpInstruction(mcfi, loadTy,
2573                                                              argVal, NULL,
2574                                                              "argRegCopy");
2575                 callMI->addImplicitRef(argVReg);
2576
2577                 // Get a temp stack location to use to copy
2578                 // float-to-int via the stack.
2579                 //
2580                 // FIXME: For now, we allocate permanent space because
2581                 // the stack frame manager does not allow locals to be
2582                 // allocated (e.g., for alloca) after a temp is
2583                 // allocated!
2584                 //
2585                 // int tmpOffset = MF.getInfo()->pushTempValue(argSize);
2586                 int tmpOffset = MF.getInfo()->allocateLocalVar(argVReg);
2587
2588                 // Generate the store from FP reg to stack
2589                 unsigned StoreOpcode = ChooseStoreInstruction(argType);
2590                 M = BuildMI(convertOpcodeFromRegToImm(StoreOpcode), 3)
2591                   .addReg(argVal).addMReg(regInfo.getFramePointer())
2592                   .addSImm(tmpOffset);
2593                 mvec.push_back(M);
2594
2595                 // Generate the load from stack to int arg reg
2596                 unsigned LoadOpcode = ChooseLoadInstruction(loadTy);
2597                 M = BuildMI(convertOpcodeFromRegToImm(LoadOpcode), 3)
2598                   .addMReg(regInfo.getFramePointer()).addSImm(tmpOffset)
2599                   .addReg(argVReg, MOTy::Def);
2600
2601                 // Mark operand with register it should be assigned
2602                 // both for copy and for the callMI
2603                 M->SetRegForOperand(M->getNumOperands()-1, copyRegNum);
2604                 callMI->SetRegForImplicitRef(callMI->getNumImplicitRefs()-1,
2605                                              copyRegNum);
2606                 mvec.push_back(M);
2607
2608                 // Add info about the argument to the CallArgsDescriptor
2609                 argInfo.setUseIntArgReg();
2610                 argInfo.setArgCopy(copyRegNum);
2611               } else {
2612                 // Cannot fit in first $K$ regs so pass arg on stack
2613                 argInfo.setUseStackSlot();
2614               }
2615             } else if (isFPArg) {
2616               // Get the outgoing arg reg to see if there is one.
2617               regNumForArg = regInfo.regNumForFPArg(regType, false, false,
2618                                                     argNo, regClassIDOfArgReg);
2619               if (regNumForArg == regInfo.getInvalidRegNum())
2620                 argInfo.setUseStackSlot();
2621               else {
2622                 argInfo.setUseFPArgReg();
2623                 regNumForArg =regInfo.getUnifiedRegNum(regClassIDOfArgReg,
2624                                                        regNumForArg);
2625               }
2626             } else {
2627               // Get the outgoing arg reg to see if there is one.
2628               regNumForArg = regInfo.regNumForIntArg(false,false,
2629                                                      argNo, regClassIDOfArgReg);
2630               if (regNumForArg == regInfo.getInvalidRegNum())
2631                 argInfo.setUseStackSlot();
2632               else {
2633                 argInfo.setUseIntArgReg();
2634                 regNumForArg =regInfo.getUnifiedRegNum(regClassIDOfArgReg,
2635                                                        regNumForArg);
2636               }
2637             }
2638
2639             //
2640             // Now insert copy instructions to stack slot or arg. register
2641             //
2642             if (argInfo.usesStackSlot()) {
2643               // Get the stack offset for this argument slot.
2644               // FP args on stack are right justified so adjust offset!
2645               // int arguments are also right justified but they are
2646               // always loaded as a full double-word so the offset does
2647               // not need to be adjusted.
2648               int argOffset = frameInfo.getOutgoingArgOffset(MF, argNo);
2649               if (argType->isFloatingPoint()) {
2650                 unsigned slotSize = frameInfo.getSizeOfEachArgOnStack();
2651                 assert(argSize <= slotSize && "Insufficient slot size!");
2652                 argOffset += slotSize - argSize;
2653               }
2654
2655               // Now generate instruction to copy argument to stack
2656               MachineOpCode storeOpCode =
2657                 (argType->isFloatingPoint()
2658                  ? ((argSize == 4)? V9::STFi : V9::STDFi) : V9::STXi);
2659
2660               M = BuildMI(storeOpCode, 3).addReg(argVal)
2661                 .addMReg(regInfo.getStackPointer()).addSImm(argOffset);
2662               mvec.push_back(M);
2663             }
2664             else if (regNumForArg != regInfo.getInvalidRegNum()) {
2665
2666               // Create a virtual register to represent the arg reg. Mark
2667               // this vreg as being an implicit operand of the call MI.
2668               TmpInstruction* argVReg =
2669                 new TmpInstruction(mcfi, argVal, NULL, "argReg");
2670
2671               callMI->addImplicitRef(argVReg);
2672
2673               // Generate the reg-to-reg copy into the outgoing arg reg.
2674               // -- For FP values, create a FMOVS or FMOVD instruction
2675               // -- For non-FP values, create an add-with-0 instruction
2676               if (argType->isFloatingPoint())
2677                 M=(BuildMI(argType==Type::FloatTy? V9::FMOVS :V9::FMOVD,2)
2678                    .addReg(argVal).addReg(argVReg, MOTy::Def));
2679               else
2680                 M = (BuildMI(ChooseAddInstructionByType(argType), 3)
2681                      .addReg(argVal).addSImm((int64_t) 0)
2682                      .addReg(argVReg, MOTy::Def));
2683
2684               // Mark the operand with the register it should be assigned
2685               M->SetRegForOperand(M->getNumOperands()-1, regNumForArg);
2686               callMI->SetRegForImplicitRef(callMI->getNumImplicitRefs()-1,
2687                                            regNumForArg);
2688
2689               mvec.push_back(M);
2690             }
2691             else
2692               assert(argInfo.getArgCopy() != regInfo.getInvalidRegNum() &&
2693                      "Arg. not in stack slot, primary or secondary register?");
2694           }
2695
2696           // add call instruction and delay slot before copying return value
2697           mvec.push_back(callMI);
2698           mvec.push_back(BuildMI(V9::NOP, 0));
2699
2700           // Add the return value as an implicit ref.  The call operands
2701           // were added above.  Also, add code to copy out the return value.
2702           // This is always register-to-register for int or FP return values.
2703           //
2704           if (callInstr->getType() != Type::VoidTy) {
2705             // Get the return value reg.
2706             const Type* retType = callInstr->getType();
2707
2708             int regNum = (retType->isFloatingPoint()
2709                           ? (unsigned) SparcFloatRegClass::f0
2710                           : (unsigned) SparcIntRegClass::o0);
2711             unsigned regClassID = regInfo.getRegClassIDOfType(retType);
2712             regNum = regInfo.getUnifiedRegNum(regClassID, regNum);
2713
2714             // Create a virtual register to represent it and mark
2715             // this vreg as being an implicit operand of the call MI
2716             TmpInstruction* retVReg =
2717               new TmpInstruction(mcfi, callInstr, NULL, "argReg");
2718
2719             callMI->addImplicitRef(retVReg, /*isDef*/ true);
2720
2721             // Generate the reg-to-reg copy from the return value reg.
2722             // -- For FP values, create a FMOVS or FMOVD instruction
2723             // -- For non-FP values, create an add-with-0 instruction
2724             if (retType->isFloatingPoint())
2725               M = (BuildMI(retType==Type::FloatTy? V9::FMOVS : V9::FMOVD, 2)
2726                    .addReg(retVReg).addReg(callInstr, MOTy::Def));
2727             else
2728               M = (BuildMI(ChooseAddInstructionByType(retType), 3)
2729                    .addReg(retVReg).addSImm((int64_t) 0)
2730                    .addReg(callInstr, MOTy::Def));
2731
2732             // Mark the operand with the register it should be assigned
2733             // Also mark the implicit ref of the call defining this operand
2734             M->SetRegForOperand(0, regNum);
2735             callMI->SetRegForImplicitRef(callMI->getNumImplicitRefs()-1,regNum);
2736
2737             mvec.push_back(M);
2738           }
2739
2740           // For the CALL instruction, the ret. addr. reg. is also implicit
2741           if (isa<Function>(callee))
2742             callMI->addImplicitRef(retAddrReg, /*isDef*/ true);
2743
2744           MF.getInfo()->popAllTempValues();  // free temps used for this inst
2745         }
2746
2747         break;
2748       }
2749
2750       case 62:  // reg:   Shl(reg, reg)
2751       {
2752         Value* argVal1 = subtreeRoot->leftChild()->getValue();
2753         Value* argVal2 = subtreeRoot->rightChild()->getValue();
2754         Instruction* shlInstr = subtreeRoot->getInstruction();
2755
2756         const Type* opType = argVal1->getType();
2757         assert((opType->isInteger() || isa<PointerType>(opType)) &&
2758                "Shl unsupported for other types");
2759
2760         CreateShiftInstructions(target, shlInstr->getParent()->getParent(),
2761                                 (opType == Type::LongTy)? V9::SLLXr6:V9::SLLr5,
2762                                 argVal1, argVal2, 0, shlInstr, mvec,
2763                                 MachineCodeForInstruction::get(shlInstr));
2764         break;
2765       }
2766
2767       case 63:  // reg:   Shr(reg, reg)
2768       {
2769         const Type* opType = subtreeRoot->leftChild()->getValue()->getType();
2770         assert((opType->isInteger() || isa<PointerType>(opType)) &&
2771                "Shr unsupported for other types");
2772         Add3OperandInstr(opType->isSigned()
2773                          ? (opType == Type::LongTy ? V9::SRAXr6 : V9::SRAr5)
2774                          : (opType == Type::ULongTy ? V9::SRLXr6 : V9::SRLr5),
2775                          subtreeRoot, mvec);
2776         break;
2777       }
2778
2779       case 64:  // reg:   Phi(reg,reg)
2780         break;                          // don't forward the value
2781
2782       case 65:  // reg:   VaArg(reg)
2783       {
2784         // Use value initialized by va_start as pointer to args on the stack.
2785         // Load argument via current pointer value, then increment pointer.
2786         int argSize = target.getFrameInfo().getSizeOfEachArgOnStack();
2787         Instruction* vaArgI = subtreeRoot->getInstruction();
2788         mvec.push_back(BuildMI(V9::LDXi, 3).addReg(vaArgI->getOperand(0)).
2789                        addSImm(0).addRegDef(vaArgI));
2790         mvec.push_back(BuildMI(V9::ADDi, 3).addReg(vaArgI->getOperand(0)).
2791                        addSImm(argSize).addRegDef(vaArgI->getOperand(0)));
2792         break;
2793       }
2794
2795       case 71:  // reg:     VReg
2796       case 72:  // reg:     Constant
2797         break;                          // don't forward the value
2798
2799       default:
2800         assert(0 && "Unrecognized BURG rule");
2801         break;
2802       }
2803     }
2804
2805   if (forwardOperandNum >= 0) {
2806     // We did not generate a machine instruction but need to use operand.
2807     // If user is in the same tree, replace Value in its machine operand.
2808     // If not, insert a copy instruction which should get coalesced away
2809     // by register allocation.
2810     if (subtreeRoot->parent() != NULL)
2811       ForwardOperand(subtreeRoot, subtreeRoot->parent(), forwardOperandNum);
2812     else {
2813       std::vector<MachineInstr*> minstrVec;
2814       Instruction* instr = subtreeRoot->getInstruction();
2815       target.getInstrInfo().
2816         CreateCopyInstructionsByType(target,
2817                                      instr->getParent()->getParent(),
2818                                      instr->getOperand(forwardOperandNum),
2819                                      instr, minstrVec,
2820                                      MachineCodeForInstruction::get(instr));
2821       assert(minstrVec.size() > 0);
2822       mvec.insert(mvec.end(), minstrVec.begin(), minstrVec.end());
2823     }
2824   }
2825
2826   if (maskUnsignedResult) {
2827     // If result is unsigned and smaller than int reg size,
2828     // we need to clear high bits of result value.
2829     assert(forwardOperandNum < 0 && "Need mask but no instruction generated");
2830     Instruction* dest = subtreeRoot->getInstruction();
2831     if (dest->getType()->isUnsigned()) {
2832       unsigned destSize=target.getTargetData().getTypeSize(dest->getType());
2833       if (destSize <= 4) {
2834         // Mask high 64 - N bits, where N = 4*destSize.
2835
2836         // Use a TmpInstruction to represent the
2837         // intermediate result before masking.  Since those instructions
2838         // have already been generated, go back and substitute tmpI
2839         // for dest in the result position of each one of them.
2840         //
2841         MachineCodeForInstruction& mcfi = MachineCodeForInstruction::get(dest);
2842         TmpInstruction *tmpI = new TmpInstruction(mcfi, dest->getType(),
2843                                                   dest, NULL, "maskHi");
2844         Value* srlArgToUse = tmpI;
2845
2846         unsigned numSubst = 0;
2847         for (unsigned i=0, N=mvec.size(); i < N; ++i) {
2848           bool someArgsWereIgnored = false;
2849           numSubst += mvec[i]->substituteValue(dest, tmpI, /*defsOnly*/ true,
2850                                                /*defsAndUses*/ false,
2851                                                someArgsWereIgnored);
2852           assert(!someArgsWereIgnored &&
2853                  "Operand `dest' exists but not replaced: probably bogus!");
2854         }
2855         assert(numSubst > 0 && "Operand `dest' not replaced: probably bogus!");
2856
2857         // Left shift 32-N if size (N) is less than 32 bits.
2858         // Use another tmp. virtual registe to represent this result.
2859         if (destSize < 4) {
2860           srlArgToUse = new TmpInstruction(mcfi, dest->getType(),
2861                                            tmpI, NULL, "maskHi2");
2862           mvec.push_back(BuildMI(V9::SLLXi6, 3).addReg(tmpI)
2863                          .addZImm(8*(4-destSize))
2864                          .addReg(srlArgToUse, MOTy::Def));
2865         }
2866
2867         // Logical right shift 32-N to get zero extension in top 64-N bits.
2868         mvec.push_back(BuildMI(V9::SRLi5, 3).addReg(srlArgToUse)
2869                        .addZImm(8*(4-destSize)).addReg(dest, MOTy::Def));
2870
2871       } else if (destSize < 8) {
2872         assert(0 && "Unsupported type size: 32 < size < 64 bits");
2873       }
2874     }
2875   }
2876 }