lib/Target/SparcV9/SparcV9InstrSelection.cpp

   1 //===-- SparcInstrSelection.cpp -------------------------------------------===//
   2 //
   3 //  BURS instruction selection for SPARC V9 architecture.
   4 //
   5 //===----------------------------------------------------------------------===//
   6
   7 #include "SparcInternals.h"
   8 #include "SparcInstrSelectionSupport.h"
   9 #include "SparcRegClassInfo.h"
  10 #include "llvm/CodeGen/InstrSelectionSupport.h"
  11 #include "llvm/CodeGen/MachineInstrBuilder.h"
  12 #include "llvm/CodeGen/MachineInstrAnnot.h"
  13 #include "llvm/CodeGen/InstrForest.h"
  14 #include "llvm/CodeGen/InstrSelection.h"
  15 #include "llvm/CodeGen/MachineFunction.h"
  16 #include "llvm/CodeGen/MachineFunctionInfo.h"
  17 #include "llvm/CodeGen/MachineCodeForInstruction.h"
  18 #include "llvm/DerivedTypes.h"
  19 #include "llvm/iTerminators.h"
  20 #include "llvm/iMemory.h"
  21 #include "llvm/iOther.h"
  22 #include "llvm/Function.h"
  23 #include "llvm/Constants.h"
  24 #include "llvm/ConstantHandling.h"
  25 #include "llvm/Intrinsics.h"
  26 #include "Support/MathExtras.h"
  27 #include <math.h>
  28 #include <algorithm>
  29
  30 static inline void Add3OperandInstr(unsigned Opcode, InstructionNode* Node,
  31                                     std::vector<MachineInstr*>& mvec) {
  32   mvec.push_back(BuildMI(Opcode, 3).addReg(Node->leftChild()->getValue())
  33                                    .addReg(Node->rightChild()->getValue())
  34                                    .addRegDef(Node->getValue()));
  35 }
  36
  37
  38
  39 //---------------------------------------------------------------------------
  40 // Function: GetMemInstArgs
  41 //
  42 // Purpose:
  43 //   Get the pointer value and the index vector for a memory operation
  44 //   (GetElementPtr, Load, or Store).  If all indices of the given memory
  45 //   operation are constant, fold in constant indices in a chain of
  46 //   preceding GetElementPtr instructions (if any), and return the
  47 //   pointer value of the first instruction in the chain.
  48 //   All folded instructions are marked so no code is generated for them.
  49 //
  50 // Return values:
  51 //   Returns the pointer Value to use.
  52 //   Returns the resulting IndexVector in idxVec.
  53 //   Returns true/false in allConstantIndices if all indices are/aren't const.
  54 //---------------------------------------------------------------------------
  55
  56
  57 //---------------------------------------------------------------------------
  58 // Function: FoldGetElemChain
  59 //
  60 // Purpose:
  61 //   Fold a chain of GetElementPtr instructions containing only
  62 //   constant offsets into an equivalent (Pointer, IndexVector) pair.
  63 //   Returns the pointer Value, and stores the resulting IndexVector
  64 //   in argument chainIdxVec. This is a helper function for
  65 //   FoldConstantIndices that does the actual folding.
  66 //---------------------------------------------------------------------------
  67
  68
  69 // Check for a constant 0.
  70 inline bool
  71 IsZero(Value* idx)
  72 {
  73   return (idx == ConstantSInt::getNullValue(idx->getType()));
  74 }
  75
  76 static Value*
  77 FoldGetElemChain(InstrTreeNode* ptrNode, std::vector<Value*>& chainIdxVec,
  78                  bool lastInstHasLeadingNonZero)
  79 {
  80   InstructionNode* gepNode = dyn_cast<InstructionNode>(ptrNode);
  81   GetElementPtrInst* gepInst =
  82     dyn_cast_or_null<GetElementPtrInst>(gepNode ? gepNode->getInstruction() :0);
  83
  84   // ptr value is not computed in this tree or ptr value does not come from GEP
  85   // instruction
  86   if (gepInst == NULL)
  87     return NULL;
  88
  89   // Return NULL if we don't fold any instructions in.
  90   Value* ptrVal = NULL;
  91
  92   // Now chase the chain of getElementInstr instructions, if any.
  93   // Check for any non-constant indices and stop there.
  94   // Also, stop if the first index of child is a non-zero array index
  95   // and the last index of the current node is a non-array index:
  96   // in that case, a non-array declared type is being accessed as an array
  97   // which is not type-safe, but could be legal.
  98   //
  99   InstructionNode* ptrChild = gepNode;
 100   while (ptrChild && (ptrChild->getOpLabel() == Instruction::GetElementPtr ||
 101                       ptrChild->getOpLabel() == GetElemPtrIdx))
 102   {
 103     // Child is a GetElemPtr instruction
 104     gepInst = cast<GetElementPtrInst>(ptrChild->getValue());
 105     User::op_iterator OI, firstIdx = gepInst->idx_begin();
 106     User::op_iterator lastIdx = gepInst->idx_end();
 107     bool allConstantOffsets = true;
 108
 109     // The first index of every GEP must be an array index.
 110     assert((*firstIdx)->getType() == Type::LongTy &&
 111            "INTERNAL ERROR: Structure index for a pointer type!");
 112
 113     // If the last instruction had a leading non-zero index, check if the
 114     // current one references a sequential (i.e., indexable) type.
 115     // If not, the code is not type-safe and we would create an illegal GEP
 116     // by folding them, so don't fold any more instructions.
 117     //
 118     if (lastInstHasLeadingNonZero)
 119       if (! isa<SequentialType>(gepInst->getType()->getElementType()))
 120         break;   // cannot fold in any preceding getElementPtr instrs.
 121
 122     // Check that all offsets are constant for this instruction
 123     for (OI = firstIdx; allConstantOffsets && OI != lastIdx; ++OI)
 124       allConstantOffsets = isa<ConstantInt>(*OI);
 125
 126     if (allConstantOffsets) {
 127       // Get pointer value out of ptrChild.
 128       ptrVal = gepInst->getPointerOperand();
 129
 130       // Insert its index vector at the start, skipping any leading [0]
 131       // Remember the old size to check if anything was inserted.
 132       unsigned oldSize = chainIdxVec.size();
 133       int firstIsZero = IsZero(*firstIdx);
 134       chainIdxVec.insert(chainIdxVec.begin(), firstIdx + firstIsZero, lastIdx);
 135
 136       // Remember if it has leading zero index: it will be discarded later.
 137       if (oldSize < chainIdxVec.size())
 138         lastInstHasLeadingNonZero = !firstIsZero;
 139
 140       // Mark the folded node so no code is generated for it.
 141       ((InstructionNode*) ptrChild)->markFoldedIntoParent();
 142
 143       // Get the previous GEP instruction and continue trying to fold
 144       ptrChild = dyn_cast<InstructionNode>(ptrChild->leftChild());
 145     } else // cannot fold this getElementPtr instr. or any preceding ones
 146       break;
 147   }
 148
 149   // If the first getElementPtr instruction had a leading [0], add it back.
 150   // Note that this instruction is the *last* one that was successfully
 151   // folded *and* contributed any indices, in the loop above.
 152   //
 153   if (ptrVal && ! lastInstHasLeadingNonZero)
 154     chainIdxVec.insert(chainIdxVec.begin(), ConstantSInt::get(Type::LongTy,0));
 155
 156   return ptrVal;
 157 }
 158
 159
 160 //---------------------------------------------------------------------------
 161 // Function: GetGEPInstArgs
 162 //
 163 // Purpose:
 164 //   Helper function for GetMemInstArgs that handles the final getElementPtr
 165 //   instruction used by (or same as) the memory operation.
 166 //   Extracts the indices of the current instruction and tries to fold in
 167 //   preceding ones if all indices of the current one are constant.
 168 //---------------------------------------------------------------------------
 169
 170 static Value *
 171 GetGEPInstArgs(InstructionNode* gepNode,
 172                std::vector<Value*>& idxVec,
 173                bool& allConstantIndices)
 174 {
 175   allConstantIndices = true;
 176   GetElementPtrInst* gepI = cast<GetElementPtrInst>(gepNode->getInstruction());
 177
 178   // Default pointer is the one from the current instruction.
 179   Value* ptrVal = gepI->getPointerOperand();
 180   InstrTreeNode* ptrChild = gepNode->leftChild();
 181
 182   // Extract the index vector of the GEP instructin.
 183   // If all indices are constant and first index is zero, try to fold
 184   // in preceding GEPs with all constant indices.
 185   for (User::op_iterator OI=gepI->idx_begin(),  OE=gepI->idx_end();
 186        allConstantIndices && OI != OE; ++OI)
 187     if (! isa<Constant>(*OI))
 188       allConstantIndices = false;     // note: this also terminates loop!
 189
 190   // If we have only constant indices, fold chains of constant indices
 191   // in this and any preceding GetElemPtr instructions.
 192   bool foldedGEPs = false;
 193   bool leadingNonZeroIdx = gepI && ! IsZero(*gepI->idx_begin());
 194   if (allConstantIndices)
 195     if (Value* newPtr = FoldGetElemChain(ptrChild, idxVec, leadingNonZeroIdx)) {
 196       ptrVal = newPtr;
 197       foldedGEPs = true;
 198     }
 199
 200   // Append the index vector of the current instruction.
 201   // Skip the leading [0] index if preceding GEPs were folded into this.
 202   idxVec.insert(idxVec.end(),
 203                 gepI->idx_begin() + (foldedGEPs && !leadingNonZeroIdx),
 204                 gepI->idx_end());
 205
 206   return ptrVal;
 207 }
 208
 209 //---------------------------------------------------------------------------
 210 // Function: GetMemInstArgs
 211 //
 212 // Purpose:
 213 //   Get the pointer value and the index vector for a memory operation
 214 //   (GetElementPtr, Load, or Store).  If all indices of the given memory
 215 //   operation are constant, fold in constant indices in a chain of
 216 //   preceding GetElementPtr instructions (if any), and return the
 217 //   pointer value of the first instruction in the chain.
 218 //   All folded instructions are marked so no code is generated for them.
 219 //
 220 // Return values:
 221 //   Returns the pointer Value to use.
 222 //   Returns the resulting IndexVector in idxVec.
 223 //   Returns true/false in allConstantIndices if all indices are/aren't const.
 224 //---------------------------------------------------------------------------
 225
 226 static Value*
 227 GetMemInstArgs(InstructionNode* memInstrNode,
 228                std::vector<Value*>& idxVec,
 229                bool& allConstantIndices)
 230 {
 231   allConstantIndices = false;
 232   Instruction* memInst = memInstrNode->getInstruction();
 233   assert(idxVec.size() == 0 && "Need empty vector to return indices");
 234
 235   // If there is a GetElemPtr instruction to fold in to this instr,
 236   // it must be in the left child for Load and GetElemPtr, and in the
 237   // right child for Store instructions.
 238   InstrTreeNode* ptrChild = (memInst->getOpcode() == Instruction::Store
 239                              ? memInstrNode->rightChild()
 240                              : memInstrNode->leftChild());
 241
 242   // Default pointer is the one from the current instruction.
 243   Value* ptrVal = ptrChild->getValue();
 244
 245   // Find the "last" GetElemPtr instruction: this one or the immediate child.
 246   // There will be none if this is a load or a store from a scalar pointer.
 247   InstructionNode* gepNode = NULL;
 248   if (isa<GetElementPtrInst>(memInst))
 249     gepNode = memInstrNode;
 250   else if (isa<InstructionNode>(ptrChild) && isa<GetElementPtrInst>(ptrVal)) {
 251     // Child of load/store is a GEP and memInst is its only use.
 252     // Use its indices and mark it as folded.
 253     gepNode = cast<InstructionNode>(ptrChild);
 254     gepNode->markFoldedIntoParent();
 255   }
 256
 257   // If there are no indices, return the current pointer.
 258   // Else extract the pointer from the GEP and fold the indices.
 259   return gepNode ? GetGEPInstArgs(gepNode, idxVec, allConstantIndices)
 260                  : ptrVal;
 261 }
 262
 263
 264 //************************ Internal Functions ******************************/
 265
 266
 267 static inline MachineOpCode
 268 ChooseBprInstruction(const InstructionNode* instrNode)
 269 {
 270   MachineOpCode opCode;
 271
 272   Instruction* setCCInstr =
 273     ((InstructionNode*) instrNode->leftChild())->getInstruction();
 274
 275   switch(setCCInstr->getOpcode())
 276   {
 277   case Instruction::SetEQ: opCode = V9::BRZ;   break;
 278   case Instruction::SetNE: opCode = V9::BRNZ;  break;
 279   case Instruction::SetLE: opCode = V9::BRLEZ; break;
 280   case Instruction::SetGE: opCode = V9::BRGEZ; break;
 281   case Instruction::SetLT: opCode = V9::BRLZ;  break;
 282   case Instruction::SetGT: opCode = V9::BRGZ;  break;
 283   default:
 284     assert(0 && "Unrecognized VM instruction!");
 285     opCode = V9::INVALID_OPCODE;
 286     break;
 287   }
 288
 289   return opCode;
 290 }
 291
 292
 293 static inline MachineOpCode
 294 ChooseBpccInstruction(const InstructionNode* instrNode,
 295                       const BinaryOperator* setCCInstr)
 296 {
 297   MachineOpCode opCode = V9::INVALID_OPCODE;
 298
 299   bool isSigned = setCCInstr->getOperand(0)->getType()->isSigned();
 300
 301   if (isSigned) {
 302     switch(setCCInstr->getOpcode())
 303     {
 304     case Instruction::SetEQ: opCode = V9::BE;  break;
 305     case Instruction::SetNE: opCode = V9::BNE; break;
 306     case Instruction::SetLE: opCode = V9::BLE; break;
 307     case Instruction::SetGE: opCode = V9::BGE; break;
 308     case Instruction::SetLT: opCode = V9::BL;  break;
 309     case Instruction::SetGT: opCode = V9::BG;  break;
 310     default:
 311       assert(0 && "Unrecognized VM instruction!");
 312       break;
 313     }
 314   } else {
 315     switch(setCCInstr->getOpcode())
 316     {
 317     case Instruction::SetEQ: opCode = V9::BE;   break;
 318     case Instruction::SetNE: opCode = V9::BNE;  break;
 319     case Instruction::SetLE: opCode = V9::BLEU; break;
 320     case Instruction::SetGE: opCode = V9::BCC;  break;
 321     case Instruction::SetLT: opCode = V9::BCS;  break;
 322     case Instruction::SetGT: opCode = V9::BGU;  break;
 323     default:
 324       assert(0 && "Unrecognized VM instruction!");
 325       break;
 326     }
 327   }
 328
 329   return opCode;
 330 }
 331
 332 static inline MachineOpCode
 333 ChooseBFpccInstruction(const InstructionNode* instrNode,
 334                        const BinaryOperator* setCCInstr)
 335 {
 336   MachineOpCode opCode = V9::INVALID_OPCODE;
 337
 338   switch(setCCInstr->getOpcode())
 339   {
 340   case Instruction::SetEQ: opCode = V9::FBE;  break;
 341   case Instruction::SetNE: opCode = V9::FBNE; break;
 342   case Instruction::SetLE: opCode = V9::FBLE; break;
 343   case Instruction::SetGE: opCode = V9::FBGE; break;
 344   case Instruction::SetLT: opCode = V9::FBL;  break;
 345   case Instruction::SetGT: opCode = V9::FBG;  break;
 346   default:
 347     assert(0 && "Unrecognized VM instruction!");
 348     break;
 349   }
 350
 351   return opCode;
 352 }
 353
 354
 355 // Create a unique TmpInstruction for a boolean value,
 356 // representing the CC register used by a branch on that value.
 357 // For now, hack this using a little static cache of TmpInstructions.
 358 // Eventually the entire BURG instruction selection should be put
 359 // into a separate class that can hold such information.
 360 // The static cache is not too bad because the memory for these
 361 // TmpInstructions will be freed along with the rest of the Function anyway.
 362 //
 363 static TmpInstruction*
 364 GetTmpForCC(Value* boolVal, const Function *F, const Type* ccType,
 365             MachineCodeForInstruction& mcfi)
 366 {
 367   typedef hash_map<const Value*, TmpInstruction*> BoolTmpCache;
 368   static BoolTmpCache boolToTmpCache;     // Map boolVal -> TmpInstruction*
 369   static const Function *lastFunction = 0;// Use to flush cache between funcs
 370
 371   assert(boolVal->getType() == Type::BoolTy && "Weird but ok! Delete assert");
 372
 373   if (lastFunction != F) {
 374     lastFunction = F;
 375     boolToTmpCache.clear();
 376   }
 377
 378   // Look for tmpI and create a new one otherwise.  The new value is
 379   // directly written to map using the ref returned by operator[].
 380   TmpInstruction*& tmpI = boolToTmpCache[boolVal];
 381   if (tmpI == NULL)
 382     tmpI = new TmpInstruction(mcfi, ccType, boolVal);
 383
 384   return tmpI;
 385 }
 386
 387
 388 static inline MachineOpCode
 389 ChooseBccInstruction(const InstructionNode* instrNode,
 390                      const Type*& setCCType)
 391 {
 392   InstructionNode* setCCNode = (InstructionNode*) instrNode->leftChild();
 393   assert(setCCNode->getOpLabel() == SetCCOp);
 394   BinaryOperator* setCCInstr =cast<BinaryOperator>(setCCNode->getInstruction());
 395   setCCType = setCCInstr->getOperand(0)->getType();
 396
 397   if (setCCType->isFloatingPoint())
 398     return ChooseBFpccInstruction(instrNode, setCCInstr);
 399   else
 400     return ChooseBpccInstruction(instrNode, setCCInstr);
 401 }
 402
 403
 404 // WARNING: since this function has only one caller, it always returns
 405 // the opcode that expects an immediate and a register. If this function
 406 // is ever used in cases where an opcode that takes two registers is required,
 407 // then modify this function and use convertOpcodeFromRegToImm() where required.
 408 //
 409 // It will be necessary to expand convertOpcodeFromRegToImm() to handle the
 410 // new cases of opcodes.
 411 static inline MachineOpCode
 412 ChooseMovFpcciInstruction(const InstructionNode* instrNode)
 413 {
 414   MachineOpCode opCode = V9::INVALID_OPCODE;
 415
 416   switch(instrNode->getInstruction()->getOpcode())
 417   {
 418   case Instruction::SetEQ: opCode = V9::MOVFEi;  break;
 419   case Instruction::SetNE: opCode = V9::MOVFNEi; break;
 420   case Instruction::SetLE: opCode = V9::MOVFLEi; break;
 421   case Instruction::SetGE: opCode = V9::MOVFGEi; break;
 422   case Instruction::SetLT: opCode = V9::MOVFLi;  break;
 423   case Instruction::SetGT: opCode = V9::MOVFGi;  break;
 424   default:
 425     assert(0 && "Unrecognized VM instruction!");
 426     break;
 427   }
 428
 429   return opCode;
 430 }
 431
 432
 433 // ChooseMovpcciForSetCC -- Choose a conditional-move instruction
 434 // based on the type of SetCC operation.
 435 //
 436 // WARNING: since this function has only one caller, it always returns
 437 // the opcode that expects an immediate and a register. If this function
 438 // is ever used in cases where an opcode that takes two registers is required,
 439 // then modify this function and use convertOpcodeFromRegToImm() where required.
 440 //
 441 // It will be necessary to expand convertOpcodeFromRegToImm() to handle the
 442 // new cases of opcodes.
 443 //
 444 static MachineOpCode
 445 ChooseMovpcciForSetCC(const InstructionNode* instrNode)
 446 {
 447   MachineOpCode opCode = V9::INVALID_OPCODE;
 448
 449   const Type* opType = instrNode->leftChild()->getValue()->getType();
 450   assert(opType->isIntegral() || isa<PointerType>(opType));
 451   bool noSign = opType->isUnsigned() || isa<PointerType>(opType);
 452
 453   switch(instrNode->getInstruction()->getOpcode())
 454   {
 455   case Instruction::SetEQ: opCode = V9::MOVEi;                        break;
 456   case Instruction::SetLE: opCode = noSign? V9::MOVLEUi : V9::MOVLEi; break;
 457   case Instruction::SetGE: opCode = noSign? V9::MOVCCi  : V9::MOVGEi; break;
 458   case Instruction::SetLT: opCode = noSign? V9::MOVCSi  : V9::MOVLi;  break;
 459   case Instruction::SetGT: opCode = noSign? V9::MOVGUi  : V9::MOVGi;  break;
 460   case Instruction::SetNE: opCode = V9::MOVNEi;                       break;
 461   default: assert(0 && "Unrecognized LLVM instr!"); break;
 462   }
 463
 464   return opCode;
 465 }
 466
 467
 468 // ChooseMovpregiForSetCC -- Choose a conditional-move-on-register-value
 469 // instruction based on the type of SetCC operation.  These instructions
 470 // compare a register with 0 and perform the move is the comparison is true.
 471 //
 472 // WARNING: like the previous function, this function it always returns
 473 // the opcode that expects an immediate and a register.  See above.
 474 //
 475 static MachineOpCode
 476 ChooseMovpregiForSetCC(const InstructionNode* instrNode)
 477 {
 478   MachineOpCode opCode = V9::INVALID_OPCODE;
 479
 480   switch(instrNode->getInstruction()->getOpcode())
 481   {
 482   case Instruction::SetEQ: opCode = V9::MOVRZi;  break;
 483   case Instruction::SetLE: opCode = V9::MOVRLEZi; break;
 484   case Instruction::SetGE: opCode = V9::MOVRGEZi; break;
 485   case Instruction::SetLT: opCode = V9::MOVRLZi;  break;
 486   case Instruction::SetGT: opCode = V9::MOVRGZi;  break;
 487   case Instruction::SetNE: opCode = V9::MOVRNZi; break;
 488   default: assert(0 && "Unrecognized VM instr!"); break;
 489   }
 490
 491   return opCode;
 492 }
 493
 494
 495 static inline MachineOpCode
 496 ChooseConvertToFloatInstr(OpLabel vopCode, const Type* opType)
 497 {
 498   assert((vopCode == ToFloatTy || vopCode == ToDoubleTy) &&
 499          "Unrecognized convert-to-float opcode!");
 500
 501   MachineOpCode opCode = V9::INVALID_OPCODE;
 502
 503   if (opType == Type::SByteTy || opType == Type::UByteTy ||
 504       opType == Type::ShortTy || opType == Type::UShortTy ||
 505       opType == Type::IntTy   || opType == Type::UIntTy)
 506       opCode = (vopCode == ToFloatTy? V9::FITOS : V9::FITOD);
 507   else if (opType == Type::LongTy || opType == Type::ULongTy ||
 508            isa<PointerType>(opType))
 509       opCode = (vopCode == ToFloatTy? V9::FXTOS : V9::FXTOD);
 510   else if (opType == Type::FloatTy)
 511       opCode = (vopCode == ToFloatTy? V9::INVALID_OPCODE : V9::FSTOD);
 512   else if (opType == Type::DoubleTy)
 513       opCode = (vopCode == ToFloatTy? V9::FDTOS : V9::INVALID_OPCODE);
 514   else
 515     assert(0 && "Trying to convert a non-scalar type to DOUBLE?");
 516
 517   return opCode;
 518 }
 519
 520 static inline MachineOpCode
 521 ChooseConvertFPToIntInstr(Type::PrimitiveID tid, const Type* opType)
 522 {
 523   MachineOpCode opCode = V9::INVALID_OPCODE;;
 524
 525   assert((opType == Type::FloatTy || opType == Type::DoubleTy)
 526          && "This function should only be called for FLOAT or DOUBLE");
 527
 528   // SPARC does not have a float-to-uint conversion, only a float-to-int.
 529   // For converting an FP value to uint32_t, we first need to convert to
 530   // uint64_t and then to uint32_t, or we may overflow the signed int
 531   // representation even for legal uint32_t values.  This expansion is
 532   // done by the Preselection pass.
 533   //
 534   if (tid == Type::UIntTyID) {
 535     assert(tid != Type::UIntTyID && "FP-to-uint conversions must be expanded"
 536            " into FP->long->uint for SPARC v9:  SO RUN PRESELECTION PASS!");
 537   } else if (tid == Type::SByteTyID || tid == Type::ShortTyID ||
 538              tid == Type::IntTyID   || tid == Type::UByteTyID ||
 539              tid == Type::UShortTyID) {
 540     opCode = (opType == Type::FloatTy)? V9::FSTOI : V9::FDTOI;
 541   } else if (tid == Type::LongTyID || tid == Type::ULongTyID) {
 542       opCode = (opType == Type::FloatTy)? V9::FSTOX : V9::FDTOX;
 543   } else
 544     assert(0 && "Should not get here, Mo!");
 545
 546   return opCode;
 547 }
 548
 549 MachineInstr*
 550 CreateConvertFPToIntInstr(Type::PrimitiveID destTID,
 551                           Value* srcVal, Value* destVal)
 552 {
 553   MachineOpCode opCode = ChooseConvertFPToIntInstr(destTID, srcVal->getType());
 554   assert(opCode != V9::INVALID_OPCODE && "Expected to need conversion!");
 555   return BuildMI(opCode, 2).addReg(srcVal).addRegDef(destVal);
 556 }
 557
 558 // CreateCodeToConvertFloatToInt: Convert FP value to signed or unsigned integer
 559 // The FP value must be converted to the dest type in an FP register,
 560 // and the result is then copied from FP to int register via memory.
 561 //
 562 // Since fdtoi converts to signed integers, any FP value V between MAXINT+1
 563 // and MAXUNSIGNED (i.e., 2^31 <= V <= 2^32-1) would be converted incorrectly
 564 // *only* when converting to an unsigned.  (Unsigned byte, short or long
 565 // don't have this problem.)
 566 // For unsigned int, we therefore have to generate the code sequence:
 567 //
 568 //      if (V > (float) MAXINT) {
 569 //        unsigned result = (unsigned) (V  - (float) MAXINT);
 570 //        result = result + (unsigned) MAXINT;
 571 //      }
 572 //      else
 573 //        result = (unsigned) V;
 574 //
 575 static void
 576 CreateCodeToConvertFloatToInt(const TargetMachine& target,
 577                               Value* opVal,
 578                               Instruction* destI,
 579                               std::vector<MachineInstr*>& mvec,
 580                               MachineCodeForInstruction& mcfi)
 581 {
 582   // Create a temporary to represent the FP register into which the
 583   // int value will placed after conversion.  The type of this temporary
 584   // depends on the type of FP register to use: single-prec for a 32-bit
 585   // int or smaller; double-prec for a 64-bit int.
 586   //
 587   size_t destSize = target.getTargetData().getTypeSize(destI->getType());
 588   const Type* destTypeToUse = (destSize > 4)? Type::DoubleTy : Type::FloatTy;
 589   TmpInstruction* destForCast = new TmpInstruction(mcfi, destTypeToUse, opVal);
 590
 591   // Create the fp-to-int conversion code
 592   MachineInstr* M =CreateConvertFPToIntInstr(destI->getType()->getPrimitiveID(),
 593                                              opVal, destForCast);
 594   mvec.push_back(M);
 595
 596   // Create the fpreg-to-intreg copy code
 597   target.getInstrInfo().
 598     CreateCodeToCopyFloatToInt(target, destI->getParent()->getParent(),
 599                                destForCast, destI, mvec, mcfi);
 600 }
 601
 602
 603 static inline MachineOpCode
 604 ChooseAddInstruction(const InstructionNode* instrNode)
 605 {
 606   return ChooseAddInstructionByType(instrNode->getInstruction()->getType());
 607 }
 608
 609
 610 static inline MachineInstr*
 611 CreateMovFloatInstruction(const InstructionNode* instrNode,
 612                           const Type* resultType)
 613 {
 614   return BuildMI((resultType == Type::FloatTy) ? V9::FMOVS : V9::FMOVD, 2)
 615                    .addReg(instrNode->leftChild()->getValue())
 616                    .addRegDef(instrNode->getValue());
 617 }
 618
 619 static inline MachineInstr*
 620 CreateAddConstInstruction(const InstructionNode* instrNode)
 621 {
 622   MachineInstr* minstr = NULL;
 623
 624   Value* constOp = ((InstrTreeNode*) instrNode->rightChild())->getValue();
 625   assert(isa<Constant>(constOp));
 626
 627   // Cases worth optimizing are:
 628   // (1) Add with 0 for float or double: use an FMOV of appropriate type,
 629   //     instead of an FADD (1 vs 3 cycles).  There is no integer MOV.
 630   //
 631   if (ConstantFP *FPC = dyn_cast<ConstantFP>(constOp)) {
 632     double dval = FPC->getValue();
 633     if (dval == 0.0)
 634       minstr = CreateMovFloatInstruction(instrNode,
 635                                         instrNode->getInstruction()->getType());
 636   }
 637
 638   return minstr;
 639 }
 640
 641
 642 static inline MachineOpCode
 643 ChooseSubInstructionByType(const Type* resultType)
 644 {
 645   MachineOpCode opCode = V9::INVALID_OPCODE;
 646
 647   if (resultType->isInteger() || isa<PointerType>(resultType)) {
 648       opCode = V9::SUBr;
 649   } else {
 650     switch(resultType->getPrimitiveID())
 651     {
 652     case Type::FloatTyID:  opCode = V9::FSUBS; break;
 653     case Type::DoubleTyID: opCode = V9::FSUBD; break;
 654     default: assert(0 && "Invalid type for SUB instruction"); break;
 655     }
 656   }
 657
 658   return opCode;
 659 }
 660
 661
 662 static inline MachineInstr*
 663 CreateSubConstInstruction(const InstructionNode* instrNode)
 664 {
 665   MachineInstr* minstr = NULL;
 666
 667   Value* constOp = ((InstrTreeNode*) instrNode->rightChild())->getValue();
 668   assert(isa<Constant>(constOp));
 669
 670   // Cases worth optimizing are:
 671   // (1) Sub with 0 for float or double: use an FMOV of appropriate type,
 672   //     instead of an FSUB (1 vs 3 cycles).  There is no integer MOV.
 673   //
 674   if (ConstantFP *FPC = dyn_cast<ConstantFP>(constOp)) {
 675     double dval = FPC->getValue();
 676     if (dval == 0.0)
 677       minstr = CreateMovFloatInstruction(instrNode,
 678                                         instrNode->getInstruction()->getType());
 679   }
 680
 681   return minstr;
 682 }
 683
 684
 685 static inline MachineOpCode
 686 ChooseFcmpInstruction(const InstructionNode* instrNode)
 687 {
 688   MachineOpCode opCode = V9::INVALID_OPCODE;
 689
 690   Value* operand = ((InstrTreeNode*) instrNode->leftChild())->getValue();
 691   switch(operand->getType()->getPrimitiveID()) {
 692   case Type::FloatTyID:  opCode = V9::FCMPS; break;
 693   case Type::DoubleTyID: opCode = V9::FCMPD; break;
 694   default: assert(0 && "Invalid type for FCMP instruction"); break;
 695   }
 696
 697   return opCode;
 698 }
 699
 700
 701 // Assumes that leftArg and rightArg are both cast instructions.
 702 //
 703 static inline bool
 704 BothFloatToDouble(const InstructionNode* instrNode)
 705 {
 706   InstrTreeNode* leftArg = instrNode->leftChild();
 707   InstrTreeNode* rightArg = instrNode->rightChild();
 708   InstrTreeNode* leftArgArg = leftArg->leftChild();
 709   InstrTreeNode* rightArgArg = rightArg->leftChild();
 710   assert(leftArg->getValue()->getType() == rightArg->getValue()->getType());
 711
 712   // Check if both arguments are floats cast to double
 713   return (leftArg->getValue()->getType() == Type::DoubleTy &&
 714           leftArgArg->getValue()->getType() == Type::FloatTy &&
 715           rightArgArg->getValue()->getType() == Type::FloatTy);
 716 }
 717
 718
 719 static inline MachineOpCode
 720 ChooseMulInstructionByType(const Type* resultType)
 721 {
 722   MachineOpCode opCode = V9::INVALID_OPCODE;
 723
 724   if (resultType->isInteger())
 725     opCode = V9::MULXr;
 726   else
 727     switch(resultType->getPrimitiveID())
 728     {
 729     case Type::FloatTyID:  opCode = V9::FMULS; break;
 730     case Type::DoubleTyID: opCode = V9::FMULD; break;
 731     default: assert(0 && "Invalid type for MUL instruction"); break;
 732     }
 733
 734   return opCode;
 735 }
 736
 737
 738
 739 static inline MachineInstr*
 740 CreateIntNegInstruction(const TargetMachine& target,
 741                         Value* vreg)
 742 {
 743   return BuildMI(V9::SUBr, 3).addMReg(target.getRegInfo().getZeroRegNum())
 744     .addReg(vreg).addRegDef(vreg);
 745 }
 746
 747
 748 // Create instruction sequence for any shift operation.
 749 // SLL or SLLX on an operand smaller than the integer reg. size (64bits)
 750 // requires a second instruction for explicit sign-extension.
 751 // Note that we only have to worry about a sign-bit appearing in the
 752 // most significant bit of the operand after shifting (e.g., bit 32 of
 753 // Int or bit 16 of Short), so we do not have to worry about results
 754 // that are as large as a normal integer register.
 755 //
 756 static inline void
 757 CreateShiftInstructions(const TargetMachine& target,
 758                         Function* F,
 759                         MachineOpCode shiftOpCode,
 760                         Value* argVal1,
 761                         Value* optArgVal2, /* Use optArgVal2 if not NULL */
 762                         unsigned optShiftNum, /* else use optShiftNum */
 763                         Instruction* destVal,
 764                         std::vector<MachineInstr*>& mvec,
 765                         MachineCodeForInstruction& mcfi)
 766 {
 767   assert((optArgVal2 != NULL || optShiftNum <= 64) &&
 768          "Large shift sizes unexpected, but can be handled below: "
 769          "You need to check whether or not it fits in immed field below");
 770
 771   // If this is a logical left shift of a type smaller than the standard
 772   // integer reg. size, we have to extend the sign-bit into upper bits
 773   // of dest, so we need to put the result of the SLL into a temporary.
 774   //
 775   Value* shiftDest = destVal;
 776   unsigned opSize = target.getTargetData().getTypeSize(argVal1->getType());
 777
 778   if ((shiftOpCode == V9::SLLr5 || shiftOpCode == V9::SLLXr6) && opSize < 8) {
 779     // put SLL result into a temporary
 780     shiftDest = new TmpInstruction(mcfi, argVal1, optArgVal2, "sllTmp");
 781   }
 782
 783   MachineInstr* M = (optArgVal2 != NULL)
 784     ? BuildMI(shiftOpCode, 3).addReg(argVal1).addReg(optArgVal2)
 785                              .addReg(shiftDest, MOTy::Def)
 786     : BuildMI(shiftOpCode, 3).addReg(argVal1).addZImm(optShiftNum)
 787                              .addReg(shiftDest, MOTy::Def);
 788   mvec.push_back(M);
 789
 790   if (shiftDest != destVal) {
 791     // extend the sign-bit of the result into all upper bits of dest
 792     assert(8*opSize <= 32 && "Unexpected type size > 4 and < IntRegSize?");
 793     target.getInstrInfo().
 794       CreateSignExtensionInstructions(target, F, shiftDest, destVal,
 795                                       8*opSize, mvec, mcfi);
 796   }
 797 }
 798
 799
 800 // Does not create any instructions if we cannot exploit constant to
 801 // create a cheaper instruction.
 802 // This returns the approximate cost of the instructions generated,
 803 // which is used to pick the cheapest when both operands are constant.
 804 static unsigned
 805 CreateMulConstInstruction(const TargetMachine &target, Function* F,
 806                           Value* lval, Value* rval, Instruction* destVal,
 807                           std::vector<MachineInstr*>& mvec,
 808                           MachineCodeForInstruction& mcfi)
 809 {
 810   /* Use max. multiply cost, viz., cost of MULX */
 811   unsigned cost = target.getInstrInfo().minLatency(V9::MULXr);
 812   unsigned firstNewInstr = mvec.size();
 813
 814   Value* constOp = rval;
 815   if (! isa<Constant>(constOp))
 816     return cost;
 817
 818   // Cases worth optimizing are:
 819   // (1) Multiply by 0 or 1 for any type: replace with copy (ADD or FMOV)
 820   // (2) Multiply by 2^x for integer types: replace with Shift
 821   //
 822   const Type* resultType = destVal->getType();
 823
 824   if (resultType->isInteger() || isa<PointerType>(resultType)) {
 825     bool isValidConst;
 826     int64_t C = GetConstantValueAsSignedInt(constOp, isValidConst);
 827     if (isValidConst) {
 828       unsigned pow;
 829       bool needNeg = false;
 830       if (C < 0) {
 831         needNeg = true;
 832         C = -C;
 833       }
 834
 835       if (C == 0 || C == 1) {
 836         cost = target.getInstrInfo().minLatency(V9::ADDr);
 837         unsigned Zero = target.getRegInfo().getZeroRegNum();
 838         MachineInstr* M;
 839         if (C == 0)
 840           M =BuildMI(V9::ADDr,3).addMReg(Zero).addMReg(Zero).addRegDef(destVal);
 841         else
 842           M = BuildMI(V9::ADDr,3).addReg(lval).addMReg(Zero).addRegDef(destVal);
 843         mvec.push_back(M);
 844       } else if (isPowerOf2(C, pow)) {
 845         unsigned opSize = target.getTargetData().getTypeSize(resultType);
 846         MachineOpCode opCode = (opSize <= 32)? V9::SLLr5 : V9::SLLXr6;
 847         CreateShiftInstructions(target, F, opCode, lval, NULL, pow,
 848                                 destVal, mvec, mcfi);
 849       }
 850
 851       if (mvec.size() > 0 && needNeg) {
 852         // insert <reg = SUB 0, reg> after the instr to flip the sign
 853         MachineInstr* M = CreateIntNegInstruction(target, destVal);
 854         mvec.push_back(M);
 855       }
 856     }
 857   } else {
 858     if (ConstantFP *FPC = dyn_cast<ConstantFP>(constOp)) {
 859       double dval = FPC->getValue();
 860       if (fabs(dval) == 1) {
 861         MachineOpCode opCode =  (dval < 0)
 862           ? (resultType == Type::FloatTy? V9::FNEGS : V9::FNEGD)
 863           : (resultType == Type::FloatTy? V9::FMOVS : V9::FMOVD);
 864         mvec.push_back(BuildMI(opCode,2).addReg(lval).addRegDef(destVal));
 865       }
 866     }
 867   }
 868
 869   if (firstNewInstr < mvec.size()) {
 870     cost = 0;
 871     for (unsigned i=firstNewInstr; i < mvec.size(); ++i)
 872       cost += target.getInstrInfo().minLatency(mvec[i]->getOpCode());
 873   }
 874
 875   return cost;
 876 }
 877
 878
 879 // Does not create any instructions if we cannot exploit constant to
 880 // create a cheaper instruction.
 881 //
 882 static inline void
 883 CreateCheapestMulConstInstruction(const TargetMachine &target,
 884                                   Function* F,
 885                                   Value* lval, Value* rval,
 886                                   Instruction* destVal,
 887                                   std::vector<MachineInstr*>& mvec,
 888                                   MachineCodeForInstruction& mcfi)
 889 {
 890   Value* constOp;
 891   if (isa<Constant>(lval) && isa<Constant>(rval)) {
 892     // both operands are constant: evaluate and "set" in dest
 893     Constant* P = ConstantFoldBinaryInstruction(Instruction::Mul,
 894                                                 cast<Constant>(lval),
 895                                                 cast<Constant>(rval));
 896     target.getInstrInfo().CreateCodeToLoadConst(target,F,P,destVal,mvec,mcfi);
 897   }
 898   else if (isa<Constant>(rval))         // rval is constant, but not lval
 899     CreateMulConstInstruction(target, F, lval, rval, destVal, mvec, mcfi);
 900   else if (isa<Constant>(lval))         // lval is constant, but not rval
 901     CreateMulConstInstruction(target, F, lval, rval, destVal, mvec, mcfi);
 902
 903   // else neither is constant
 904   return;
 905 }
 906
 907 // Return NULL if we cannot exploit constant to create a cheaper instruction
 908 static inline void
 909 CreateMulInstruction(const TargetMachine &target, Function* F,
 910                      Value* lval, Value* rval, Instruction* destVal,
 911                      std::vector<MachineInstr*>& mvec,
 912                      MachineCodeForInstruction& mcfi,
 913                      MachineOpCode forceMulOp = INVALID_MACHINE_OPCODE)
 914 {
 915   unsigned L = mvec.size();
 916   CreateCheapestMulConstInstruction(target,F, lval, rval, destVal, mvec, mcfi);
 917   if (mvec.size() == L) {
 918     // no instructions were added so create MUL reg, reg, reg.
 919     // Use FSMULD if both operands are actually floats cast to doubles.
 920     // Otherwise, use the default opcode for the appropriate type.
 921     MachineOpCode mulOp = ((forceMulOp != INVALID_MACHINE_OPCODE)
 922                            ? forceMulOp
 923                            : ChooseMulInstructionByType(destVal->getType()));
 924     mvec.push_back(BuildMI(mulOp, 3).addReg(lval).addReg(rval)
 925                    .addRegDef(destVal));
 926   }
 927 }
 928
 929
 930 // Generate a divide instruction for Div or Rem.
 931 // For Rem, this assumes that the operand type will be signed if the result
 932 // type is signed.  This is correct because they must have the same sign.
 933 //
 934 static inline MachineOpCode
 935 ChooseDivInstruction(TargetMachine &target,
 936                      const InstructionNode* instrNode)
 937 {
 938   MachineOpCode opCode = V9::INVALID_OPCODE;
 939
 940   const Type* resultType = instrNode->getInstruction()->getType();
 941
 942   if (resultType->isInteger())
 943     opCode = resultType->isSigned()? V9::SDIVXr : V9::UDIVXr;
 944   else
 945     switch(resultType->getPrimitiveID())
 946       {
 947       case Type::FloatTyID:  opCode = V9::FDIVS; break;
 948       case Type::DoubleTyID: opCode = V9::FDIVD; break;
 949       default: assert(0 && "Invalid type for DIV instruction"); break;
 950       }
 951
 952   return opCode;
 953 }
 954
 955
 956 // Return if we cannot exploit constant to create a cheaper instruction
 957 static void
 958 CreateDivConstInstruction(TargetMachine &target,
 959                           const InstructionNode* instrNode,
 960                           std::vector<MachineInstr*>& mvec)
 961 {
 962   Value* LHS  = instrNode->leftChild()->getValue();
 963   Value* constOp = ((InstrTreeNode*) instrNode->rightChild())->getValue();
 964   if (!isa<Constant>(constOp))
 965     return;
 966
 967   Instruction* destVal = instrNode->getInstruction();
 968   unsigned ZeroReg = target.getRegInfo().getZeroRegNum();
 969
 970   // Cases worth optimizing are:
 971   // (1) Divide by 1 for any type: replace with copy (ADD or FMOV)
 972   // (2) Divide by 2^x for integer types: replace with SR[L or A]{X}
 973   //
 974   const Type* resultType = instrNode->getInstruction()->getType();
 975
 976   if (resultType->isInteger()) {
 977     unsigned pow;
 978     bool isValidConst;
 979     int64_t C = GetConstantValueAsSignedInt(constOp, isValidConst);
 980     if (isValidConst) {
 981       bool needNeg = false;
 982       if (C < 0) {
 983         needNeg = true;
 984         C = -C;
 985       }
 986
 987       if (C == 1) {
 988         mvec.push_back(BuildMI(V9::ADDr, 3).addReg(LHS).addMReg(ZeroReg)
 989                        .addRegDef(destVal));
 990       } else if (isPowerOf2(C, pow)) {
 991         unsigned opCode;
 992         Value* shiftOperand;
 993
 994         if (resultType->isSigned()) {
 995           // For N / 2^k, if the operand N is negative,
 996           // we need to add (2^k - 1) before right-shifting by k, i.e.,
 997           //
 998           //    (N / 2^k) = N >> k,               if N >= 0;
 999           //                (N + 2^k - 1) >> k,   if N < 0
1000           //
1001           // If N is <= 32 bits, use:
1002           //    sra N, 31, t1           // t1 = ~0,         if N < 0,  0 else
1003           //    srl t1, 32-k, t2        // t2 = 2^k - 1,    if N < 0,  0 else
1004           //    add t2, N, t3           // t3 = N + 2^k -1, if N < 0,  N else
1005           //    sra t3, k, result       // result = N / 2^k
1006           //
1007           // If N is 64 bits, use:
1008           //    srax N,  k-1,  t1       // t1 = sign bit in high k positions
1009           //    srlx t1, 64-k, t2       // t2 = 2^k - 1,    if N < 0,  0 else
1010           //    add t2, N, t3           // t3 = N + 2^k -1, if N < 0,  N else
1011           //    sra t3, k, result       // result = N / 2^k
1012           //
1013           TmpInstruction *sraTmp, *srlTmp, *addTmp;
1014           MachineCodeForInstruction& mcfi
1015             = MachineCodeForInstruction::get(destVal);
1016           sraTmp = new TmpInstruction(mcfi, resultType, LHS, 0, "getSign");
1017           srlTmp = new TmpInstruction(mcfi, resultType, LHS, 0, "getPlus2km1");
1018           addTmp = new TmpInstruction(mcfi, resultType, LHS, srlTmp,"incIfNeg");
1019
1020           // Create the SRA or SRAX instruction to get the sign bit
1021           mvec.push_back(BuildMI((resultType==Type::LongTy) ?
1022                                  V9::SRAXi6 : V9::SRAi5, 3)
1023                          .addReg(LHS)
1024                          .addSImm((resultType==Type::LongTy)? pow-1 : 31)
1025                          .addRegDef(sraTmp));
1026
1027           // Create the SRL or SRLX instruction to get the sign bit
1028           mvec.push_back(BuildMI((resultType==Type::LongTy) ?
1029                                  V9::SRLXi6 : V9::SRLi5, 3)
1030                          .addReg(sraTmp)
1031                          .addSImm((resultType==Type::LongTy)? 64-pow : 32-pow)
1032                          .addRegDef(srlTmp));
1033
1034           // Create the ADD instruction to add 2^pow-1 for negative values
1035           mvec.push_back(BuildMI(V9::ADDr, 3).addReg(LHS).addReg(srlTmp)
1036                          .addRegDef(addTmp));
1037
1038           // Get the shift operand and "right-shift" opcode to do the divide
1039           shiftOperand = addTmp;
1040           opCode = (resultType==Type::LongTy) ? V9::SRAXi6 : V9::SRAi5;
1041         } else {
1042           // Get the shift operand and "right-shift" opcode to do the divide
1043           shiftOperand = LHS;
1044           opCode = (resultType==Type::LongTy) ? V9::SRLXi6 : V9::SRLi5;
1045         }
1046
1047         // Now do the actual shift!
1048         mvec.push_back(BuildMI(opCode, 3).addReg(shiftOperand).addZImm(pow)
1049                        .addRegDef(destVal));
1050       }
1051
1052       if (needNeg && (C == 1 || isPowerOf2(C, pow))) {
1053         // insert <reg = SUB 0, reg> after the instr to flip the sign
1054         mvec.push_back(CreateIntNegInstruction(target, destVal));
1055       }
1056     }
1057   } else {
1058     if (ConstantFP *FPC = dyn_cast<ConstantFP>(constOp)) {
1059       double dval = FPC->getValue();
1060       if (fabs(dval) == 1) {
1061         unsigned opCode =
1062           (dval < 0) ? (resultType == Type::FloatTy? V9::FNEGS : V9::FNEGD)
1063           : (resultType == Type::FloatTy? V9::FMOVS : V9::FMOVD);
1064
1065         mvec.push_back(BuildMI(opCode, 2).addReg(LHS).addRegDef(destVal));
1066       }
1067     }
1068   }
1069 }
1070
1071
1072 static void
1073 CreateCodeForVariableSizeAlloca(const TargetMachine& target,
1074                                 Instruction* result,
1075                                 unsigned tsize,
1076                                 Value* numElementsVal,
1077                                 std::vector<MachineInstr*>& getMvec)
1078 {
1079   Value* totalSizeVal;
1080   MachineInstr* M;
1081   MachineCodeForInstruction& mcfi = MachineCodeForInstruction::get(result);
1082   Function *F = result->getParent()->getParent();
1083
1084   // Enforce the alignment constraints on the stack pointer at
1085   // compile time if the total size is a known constant.
1086   if (isa<Constant>(numElementsVal)) {
1087     bool isValid;
1088     int64_t numElem = GetConstantValueAsSignedInt(numElementsVal, isValid);
1089     assert(isValid && "Unexpectedly large array dimension in alloca!");
1090     int64_t total = numElem * tsize;
1091     if (int extra= total % target.getFrameInfo().getStackFrameSizeAlignment())
1092       total += target.getFrameInfo().getStackFrameSizeAlignment() - extra;
1093     totalSizeVal = ConstantSInt::get(Type::IntTy, total);
1094   } else {
1095     // The size is not a constant.  Generate code to compute it and
1096     // code to pad the size for stack alignment.
1097     // Create a Value to hold the (constant) element size
1098     Value* tsizeVal = ConstantSInt::get(Type::IntTy, tsize);
1099
1100     // Create temporary values to hold the result of MUL, SLL, SRL
1101     // To pad `size' to next smallest multiple of 16:
1102     //          size = (size + 15) & (-16 = 0xfffffffffffffff0)
1103     //
1104     TmpInstruction* tmpProd = new TmpInstruction(mcfi,numElementsVal, tsizeVal);
1105     TmpInstruction* tmpAdd15= new TmpInstruction(mcfi,numElementsVal, tmpProd);
1106     TmpInstruction* tmpAndf0= new TmpInstruction(mcfi,numElementsVal, tmpAdd15);
1107
1108     // Instruction 1: mul numElements, typeSize -> tmpProd
1109     // This will optimize the MUL as far as possible.
1110     CreateMulInstruction(target, F, numElementsVal, tsizeVal, tmpProd, getMvec,
1111                          mcfi, INVALID_MACHINE_OPCODE);
1112
1113     // Instruction 2: andn tmpProd, 0x0f -> tmpAndn
1114     getMvec.push_back(BuildMI(V9::ADDi, 3).addReg(tmpProd).addSImm(15)
1115                       .addReg(tmpAdd15, MOTy::Def));
1116
1117     // Instruction 3: add tmpAndn, 0x10 -> tmpAdd16
1118     getMvec.push_back(BuildMI(V9::ANDi, 3).addReg(tmpAdd15).addSImm(-16)
1119                       .addReg(tmpAndf0, MOTy::Def));
1120
1121     totalSizeVal = tmpAndf0;
1122   }
1123
1124   // Get the constant offset from SP for dynamically allocated storage
1125   // and create a temporary Value to hold it.
1126   MachineFunction& mcInfo = MachineFunction::get(F);
1127   bool growUp;
1128   ConstantSInt* dynamicAreaOffset =
1129     ConstantSInt::get(Type::IntTy,
1130                      target.getFrameInfo().getDynamicAreaOffset(mcInfo,growUp));
1131   assert(! growUp && "Has SPARC v9 stack frame convention changed?");
1132
1133   unsigned SPReg = target.getRegInfo().getStackPointer();
1134
1135   // Instruction 2: sub %sp, totalSizeVal -> %sp
1136   getMvec.push_back(BuildMI(V9::SUBr, 3).addMReg(SPReg).addReg(totalSizeVal)
1137                     .addMReg(SPReg,MOTy::Def));
1138
1139   // Instruction 3: add %sp, frameSizeBelowDynamicArea -> result
1140   getMvec.push_back(BuildMI(V9::ADDr,3).addMReg(SPReg).addReg(dynamicAreaOffset)
1141                     .addRegDef(result));
1142 }
1143
1144
1145 static void
1146 CreateCodeForFixedSizeAlloca(const TargetMachine& target,
1147                              Instruction* result,
1148                              unsigned tsize,
1149                              unsigned numElements,
1150                              std::vector<MachineInstr*>& getMvec)
1151 {
1152   assert(tsize > 0 && "Illegal (zero) type size for alloca");
1153   assert(result && result->getParent() &&
1154          "Result value is not part of a function?");
1155   Function *F = result->getParent()->getParent();
1156   MachineFunction &mcInfo = MachineFunction::get(F);
1157
1158   // Put the variable in the dynamically sized area of the frame if either:
1159   // (a) The offset is too large to use as an immediate in load/stores
1160   //     (check LDX because all load/stores have the same-size immed. field).
1161   // (b) The object is "large", so it could cause many other locals,
1162   //     spills, and temporaries to have large offsets.
1163   //     NOTE: We use LARGE = 8 * argSlotSize = 64 bytes.
1164   // You've gotta love having only 13 bits for constant offset values :-|.
1165   //
1166   unsigned paddedSize;
1167   int offsetFromFP = mcInfo.getInfo()->computeOffsetforLocalVar(result,
1168                                                                 paddedSize,
1169                                                          tsize * numElements);
1170
1171   if (((int)paddedSize) > 8 * target.getFrameInfo().getSizeOfEachArgOnStack() ||
1172       ! target.getInstrInfo().constantFitsInImmedField(V9::LDXi,offsetFromFP)) {
1173     CreateCodeForVariableSizeAlloca(target, result, tsize,
1174                                     ConstantSInt::get(Type::IntTy,numElements),
1175                                     getMvec);
1176     return;
1177   }
1178
1179   // else offset fits in immediate field so go ahead and allocate it.
1180   offsetFromFP = mcInfo.getInfo()->allocateLocalVar(result, tsize *numElements);
1181
1182   // Create a temporary Value to hold the constant offset.
1183   // This is needed because it may not fit in the immediate field.
1184   ConstantSInt* offsetVal = ConstantSInt::get(Type::IntTy, offsetFromFP);
1185
1186   // Instruction 1: add %fp, offsetFromFP -> result
1187   unsigned FPReg = target.getRegInfo().getFramePointer();
1188   getMvec.push_back(BuildMI(V9::ADDr, 3).addMReg(FPReg).addReg(offsetVal)
1189                     .addRegDef(result));
1190 }
1191
1192
1193 //------------------------------------------------------------------------
1194 // Function SetOperandsForMemInstr
1195 //
1196 // Choose addressing mode for the given load or store instruction.
1197 // Use [reg+reg] if it is an indexed reference, and the index offset is
1198 //               not a constant or if it cannot fit in the offset field.
1199 // Use [reg+offset] in all other cases.
1200 //
1201 // This assumes that all array refs are "lowered" to one of these forms:
1202 //      %x = load (subarray*) ptr, constant     ; single constant offset
1203 //      %x = load (subarray*) ptr, offsetVal    ; single non-constant offset
1204 // Generally, this should happen via strength reduction + LICM.
1205 // Also, strength reduction should take care of using the same register for
1206 // the loop index variable and an array index, when that is profitable.
1207 //------------------------------------------------------------------------
1208
1209 static void
1210 SetOperandsForMemInstr(unsigned Opcode,
1211                        std::vector<MachineInstr*>& mvec,
1212                        InstructionNode* vmInstrNode,
1213                        const TargetMachine& target)
1214 {
1215   Instruction* memInst = vmInstrNode->getInstruction();
1216   // Index vector, ptr value, and flag if all indices are const.
1217   std::vector<Value*> idxVec;
1218   bool allConstantIndices;
1219   Value* ptrVal = GetMemInstArgs(vmInstrNode, idxVec, allConstantIndices);
1220
1221   // Now create the appropriate operands for the machine instruction.
1222   // First, initialize so we default to storing the offset in a register.
1223   int64_t smallConstOffset = 0;
1224   Value* valueForRegOffset = NULL;
1225   MachineOperand::MachineOperandType offsetOpType =
1226     MachineOperand::MO_VirtualRegister;
1227
1228   // Check if there is an index vector and if so, compute the
1229   // right offset for structures and for arrays
1230   //
1231   if (!idxVec.empty()) {
1232     const PointerType* ptrType = cast<PointerType>(ptrVal->getType());
1233
1234     // If all indices are constant, compute the combined offset directly.
1235     if (allConstantIndices) {
1236       // Compute the offset value using the index vector. Create a
1237       // virtual reg. for it since it may not fit in the immed field.
1238       uint64_t offset = target.getTargetData().getIndexedOffset(ptrType,idxVec);
1239       valueForRegOffset = ConstantSInt::get(Type::LongTy, offset);
1240     } else {
1241       // There is at least one non-constant offset.  Therefore, this must
1242       // be an array ref, and must have been lowered to a single non-zero
1243       // offset.  (An extra leading zero offset, if any, can be ignored.)
1244       // Generate code sequence to compute address from index.
1245       //
1246       bool firstIdxIsZero = IsZero(idxVec[0]);
1247       assert(idxVec.size() == 1U + firstIdxIsZero
1248              && "Array refs must be lowered before Instruction Selection");
1249
1250       Value* idxVal = idxVec[firstIdxIsZero];
1251
1252       std::vector<MachineInstr*> mulVec;
1253       Instruction* addr =
1254         new TmpInstruction(MachineCodeForInstruction::get(memInst),
1255                            Type::ULongTy, memInst);
1256
1257       // Get the array type indexed by idxVal, and compute its element size.
1258       // The call to getTypeSize() will fail if size is not constant.
1259       const Type* vecType = (firstIdxIsZero
1260                              ? GetElementPtrInst::getIndexedType(ptrType,
1261                                            std::vector<Value*>(1U, idxVec[0]),
1262                                            /*AllowCompositeLeaf*/ true)
1263                                  : ptrType);
1264       const Type* eltType = cast<SequentialType>(vecType)->getElementType();
1265       ConstantUInt* eltSizeVal = ConstantUInt::get(Type::ULongTy,
1266                                    target.getTargetData().getTypeSize(eltType));
1267
1268       // CreateMulInstruction() folds constants intelligently enough.
1269       CreateMulInstruction(target, memInst->getParent()->getParent(),
1270                            idxVal,         /* lval, not likely to be const*/
1271                            eltSizeVal,     /* rval, likely to be constant */
1272                            addr,           /* result */
1273                            mulVec, MachineCodeForInstruction::get(memInst),
1274                            INVALID_MACHINE_OPCODE);
1275
1276       assert(mulVec.size() > 0 && "No multiply code created?");
1277       mvec.insert(mvec.end(), mulVec.begin(), mulVec.end());
1278
1279       valueForRegOffset = addr;
1280     }
1281   } else {
1282     offsetOpType = MachineOperand::MO_SignExtendedImmed;
1283     smallConstOffset = 0;
1284   }
1285
1286   // For STORE:
1287   //   Operand 0 is value, operand 1 is ptr, operand 2 is offset
1288   // For LOAD or GET_ELEMENT_PTR,
1289   //   Operand 0 is ptr, operand 1 is offset, operand 2 is result.
1290   //
1291   unsigned offsetOpNum, ptrOpNum;
1292   MachineInstr *MI;
1293   if (memInst->getOpcode() == Instruction::Store) {
1294     if (offsetOpType == MachineOperand::MO_VirtualRegister) {
1295       MI = BuildMI(Opcode, 3).addReg(vmInstrNode->leftChild()->getValue())
1296                              .addReg(ptrVal).addReg(valueForRegOffset);
1297     } else {
1298       Opcode = convertOpcodeFromRegToImm(Opcode);
1299       MI = BuildMI(Opcode, 3).addReg(vmInstrNode->leftChild()->getValue())
1300                              .addReg(ptrVal).addSImm(smallConstOffset);
1301     }
1302   } else {
1303     if (offsetOpType == MachineOperand::MO_VirtualRegister) {
1304       MI = BuildMI(Opcode, 3).addReg(ptrVal).addReg(valueForRegOffset)
1305                              .addRegDef(memInst);
1306     } else {
1307       Opcode = convertOpcodeFromRegToImm(Opcode);
1308       MI = BuildMI(Opcode, 3).addReg(ptrVal).addSImm(smallConstOffset)
1309                              .addRegDef(memInst);
1310     }
1311   }
1312   mvec.push_back(MI);
1313 }
1314
1315
1316 //
1317 // Substitute operand `operandNum' of the instruction in node `treeNode'
1318 // in place of the use(s) of that instruction in node `parent'.
1319 // Check both explicit and implicit operands!
1320 // Also make sure to skip over a parent who:
1321 // (1) is a list node in the Burg tree, or
1322 // (2) itself had its results forwarded to its parent
1323 //
1324 static void
1325 ForwardOperand(InstructionNode* treeNode,
1326                InstrTreeNode*   parent,
1327                int operandNum)
1328 {
1329   assert(treeNode && parent && "Invalid invocation of ForwardOperand");
1330
1331   Instruction* unusedOp = treeNode->getInstruction();
1332   Value* fwdOp = unusedOp->getOperand(operandNum);
1333
1334   // The parent itself may be a list node, so find the real parent instruction
1335   while (parent->getNodeType() != InstrTreeNode::NTInstructionNode)
1336     {
1337       parent = parent->parent();
1338       assert(parent && "ERROR: Non-instruction node has no parent in tree.");
1339     }
1340   InstructionNode* parentInstrNode = (InstructionNode*) parent;
1341
1342   Instruction* userInstr = parentInstrNode->getInstruction();
1343   MachineCodeForInstruction &mvec = MachineCodeForInstruction::get(userInstr);
1344
1345   // The parent's mvec would be empty if it was itself forwarded.
1346   // Recursively call ForwardOperand in that case...
1347   //
1348   if (mvec.size() == 0) {
1349     assert(parent->parent() != NULL &&
1350            "Parent could not have been forwarded, yet has no instructions?");
1351     ForwardOperand(treeNode, parent->parent(), operandNum);
1352   } else {
1353     for (unsigned i=0, N=mvec.size(); i < N; i++) {
1354       MachineInstr* minstr = mvec[i];
1355       for (unsigned i=0, numOps=minstr->getNumOperands(); i < numOps; ++i) {
1356         const MachineOperand& mop = minstr->getOperand(i);
1357         if (mop.getType() == MachineOperand::MO_VirtualRegister &&
1358             mop.getVRegValue() == unusedOp)
1359         {
1360           minstr->SetMachineOperandVal(i, MachineOperand::MO_VirtualRegister,
1361                                        fwdOp);
1362         }
1363       }
1364
1365       for (unsigned i=0,numOps=minstr->getNumImplicitRefs(); i<numOps; ++i)
1366         if (minstr->getImplicitRef(i) == unusedOp) {
1367           minstr->setImplicitRef(i, fwdOp,
1368                                  minstr->getImplicitOp(i).opIsDefOnly(),
1369                                  minstr->getImplicitOp(i).opIsDefAndUse());
1370         }
1371     }
1372   }
1373 }
1374
1375
1376 inline bool
1377 AllUsesAreBranches(const Instruction* setccI)
1378 {
1379   for (Value::use_const_iterator UI=setccI->use_begin(), UE=setccI->use_end();
1380        UI != UE; ++UI)
1381     if (! isa<TmpInstruction>(*UI)     // ignore tmp instructions here
1382         && cast<Instruction>(*UI)->getOpcode() != Instruction::Br)
1383       return false;
1384   return true;
1385 }
1386
1387 // Generate code for any intrinsic that needs a special code sequence
1388 // instead of a regular call.  If not that kind of intrinsic, do nothing.
1389 // Returns true if code was generated, otherwise false.
1390 //
1391 bool CodeGenIntrinsic(LLVMIntrinsic::ID iid, CallInst &callInstr,
1392                       TargetMachine &target,
1393                       std::vector<MachineInstr*>& mvec)
1394 {
1395   switch (iid) {
1396   case LLVMIntrinsic::va_start: {
1397     // Get the address of the first vararg value on stack and copy it to
1398     // the argument of va_start(va_list* ap).
1399     bool ignore;
1400     Function* func = cast<Function>(callInstr.getParent()->getParent());
1401     int numFixedArgs   = func->getFunctionType()->getNumParams();
1402     int fpReg          = target.getFrameInfo().getIncomingArgBaseRegNum();
1403     int argSize        = target.getFrameInfo().getSizeOfEachArgOnStack();
1404     int firstVarArgOff = numFixedArgs * argSize + target.getFrameInfo().
1405       getFirstIncomingArgOffset(MachineFunction::get(func), ignore);
1406     mvec.push_back(BuildMI(V9::ADDi, 3).addMReg(fpReg).addSImm(firstVarArgOff).
1407                    addReg(callInstr.getOperand(1)));
1408     return true;
1409   }
1410
1411   case LLVMIntrinsic::va_end:
1412     return true;                        // no-op on Sparc
1413
1414   case LLVMIntrinsic::va_copy:
1415     // Simple copy of current va_list (arg2) to new va_list (arg1)
1416     mvec.push_back(BuildMI(V9::ORr, 3).
1417                    addMReg(target.getRegInfo().getZeroRegNum()).
1418                    addReg(callInstr.getOperand(2)).
1419                    addReg(callInstr.getOperand(1)));
1420     return true;
1421
1422   default:
1423     return false;
1424   }
1425 }
1426
1427 //******************* Externally Visible Functions *************************/
1428
1429 //------------------------------------------------------------------------
1430 // External Function: ThisIsAChainRule
1431 //
1432 // Purpose:
1433 //   Check if a given BURG rule is a chain rule.
1434 //------------------------------------------------------------------------
1435
1436 extern bool
1437 ThisIsAChainRule(int eruleno)
1438 {
1439   switch(eruleno)
1440     {
1441     case 111:   // stmt:  reg
1442     case 123:
1443     case 124:
1444     case 125:
1445     case 126:
1446     case 127:
1447     case 128:
1448     case 129:
1449     case 130:
1450     case 131:
1451     case 132:
1452     case 133:
1453     case 155:
1454     case 221:
1455     case 222:
1456     case 241:
1457     case 242:
1458     case 243:
1459     case 244:
1460     case 245:
1461     case 321:
1462       return true; break;
1463
1464     default:
1465       return false; break;
1466     }
1467 }
1468
1469
1470 //------------------------------------------------------------------------
1471 // External Function: GetInstructionsByRule
1472 //
1473 // Purpose:
1474 //   Choose machine instructions for the SPARC according to the
1475 //   patterns chosen by the BURG-generated parser.
1476 //------------------------------------------------------------------------
1477
1478 void
1479 GetInstructionsByRule(InstructionNode* subtreeRoot,
1480                       int ruleForNode,
1481                       short* nts,
1482                       TargetMachine &target,
1483                       std::vector<MachineInstr*>& mvec)
1484 {
1485   bool checkCast = false;               // initialize here to use fall-through
1486   bool maskUnsignedResult = false;
1487   int nextRule;
1488   int forwardOperandNum = -1;
1489   unsigned allocaSize = 0;
1490   MachineInstr* M, *M2;
1491   unsigned L;
1492   bool foldCase = false;
1493
1494   mvec.clear();
1495
1496   // If the code for this instruction was folded into the parent (user),
1497   // then do nothing!
1498   if (subtreeRoot->isFoldedIntoParent())
1499     return;
1500
1501   //
1502   // Let's check for chain rules outside the switch so that we don't have
1503   // to duplicate the list of chain rule production numbers here again
1504   //
1505   if (ThisIsAChainRule(ruleForNode))
1506     {
1507       // Chain rules have a single nonterminal on the RHS.
1508       // Get the rule that matches the RHS non-terminal and use that instead.
1509       //
1510       assert(nts[0] && ! nts[1]
1511              && "A chain rule should have only one RHS non-terminal!");
1512       nextRule = burm_rule(subtreeRoot->state, nts[0]);
1513       nts = burm_nts[nextRule];
1514       GetInstructionsByRule(subtreeRoot, nextRule, nts, target, mvec);
1515     }
1516   else
1517     {
1518       switch(ruleForNode) {
1519       case 1:   // stmt:   Ret
1520       case 2:   // stmt:   RetValue(reg)
1521       {         // NOTE: Prepass of register allocation is responsible
1522                 //       for moving return value to appropriate register.
1523                 // Copy the return value to the required return register.
1524                 // Mark the return Value as an implicit ref of the RET instr..
1525                 // Mark the return-address register as a hidden virtual reg.
1526                 // Finally put a NOP in the delay slot.
1527         ReturnInst *returnInstr=cast<ReturnInst>(subtreeRoot->getInstruction());
1528         Value* retVal = returnInstr->getReturnValue();
1529         MachineCodeForInstruction& mcfi =
1530           MachineCodeForInstruction::get(returnInstr);
1531
1532         // Create a hidden virtual reg to represent the return address register
1533         // used by the machine instruction but not represented in LLVM.
1534         //
1535         Instruction* returnAddrTmp = new TmpInstruction(mcfi, returnInstr);
1536
1537         MachineInstr* retMI =
1538           BuildMI(V9::JMPLRETi, 3).addReg(returnAddrTmp).addSImm(8)
1539           .addMReg(target.getRegInfo().getZeroRegNum(), MOTy::Def);
1540
1541         // If ther is a value to return, we need to:
1542         // (a) Sign-extend the value if it is smaller than 8 bytes (reg size)
1543         // (b) Insert a copy to copy the return value to the appropriate reg.
1544         //     -- For FP values, create a FMOVS or FMOVD instruction
1545         //     -- For non-FP values, create an add-with-0 instruction
1546         //
1547         if (retVal != NULL) {
1548           const UltraSparcRegInfo& regInfo =
1549             (UltraSparcRegInfo&) target.getRegInfo();
1550           const Type* retType = retVal->getType();
1551           unsigned regClassID = regInfo.getRegClassIDOfType(retType);
1552           unsigned retRegNum = (retType->isFloatingPoint()
1553                                 ? (unsigned) SparcFloatRegClass::f0
1554                                 : (unsigned) SparcIntRegClass::i0);
1555           retRegNum = regInfo.getUnifiedRegNum(regClassID, retRegNum);
1556
1557           // () Insert sign-extension instructions for small signed values.
1558           //
1559           Value* retValToUse = retVal;
1560           if (retType->isIntegral() && retType->isSigned()) {
1561             unsigned retSize = target.getTargetData().getTypeSize(retType);
1562             if (retSize <= 4) {
1563               // create a temporary virtual reg. to hold the sign-extension
1564               retValToUse = new TmpInstruction(mcfi, retVal);
1565
1566               // sign-extend retVal and put the result in the temporary reg.
1567               target.getInstrInfo().CreateSignExtensionInstructions
1568                 (target, returnInstr->getParent()->getParent(),
1569                  retVal, retValToUse, 8*retSize, mvec, mcfi);
1570             }
1571           }
1572
1573           // (b) Now, insert a copy to to the appropriate register:
1574           //     -- For FP values, create a FMOVS or FMOVD instruction
1575           //     -- For non-FP values, create an add-with-0 instruction
1576           //
1577           // First, create a virtual register to represent the register and
1578           // mark this vreg as being an implicit operand of the ret MI.
1579           TmpInstruction* retVReg =
1580             new TmpInstruction(mcfi, retValToUse, NULL, "argReg");
1581
1582           retMI->addImplicitRef(retVReg);
1583
1584           if (retType->isFloatingPoint())
1585             M = (BuildMI(retType==Type::FloatTy? V9::FMOVS : V9::FMOVD, 2)
1586                  .addReg(retValToUse).addReg(retVReg, MOTy::Def));
1587           else
1588             M = (BuildMI(ChooseAddInstructionByType(retType), 3)
1589                  .addReg(retValToUse).addSImm((int64_t) 0)
1590                  .addReg(retVReg, MOTy::Def));
1591
1592           // Mark the operand with the register it should be assigned
1593           M->SetRegForOperand(M->getNumOperands()-1, retRegNum);
1594           retMI->SetRegForImplicitRef(retMI->getNumImplicitRefs()-1, retRegNum);
1595
1596           mvec.push_back(M);
1597         }
1598
1599         // Now insert the RET instruction and a NOP for the delay slot
1600         mvec.push_back(retMI);
1601         mvec.push_back(BuildMI(V9::NOP, 0));
1602
1603         break;
1604       }
1605
1606       case 3:   // stmt:   Store(reg,reg)
1607       case 4:   // stmt:   Store(reg,ptrreg)
1608         SetOperandsForMemInstr(ChooseStoreInstruction(
1609                         subtreeRoot->leftChild()->getValue()->getType()),
1610                                mvec, subtreeRoot, target);
1611         break;
1612
1613       case 5:   // stmt:   BrUncond
1614         {
1615           BranchInst *BI = cast<BranchInst>(subtreeRoot->getInstruction());
1616           mvec.push_back(BuildMI(V9::BA, 1).addPCDisp(BI->getSuccessor(0)));
1617
1618           // delay slot
1619           mvec.push_back(BuildMI(V9::NOP, 0));
1620           break;
1621         }
1622
1623       case 206: // stmt:   BrCond(setCCconst)
1624       { // setCCconst => boolean was computed with `%b = setCC type reg1 const'
1625         // If the constant is ZERO, we can use the branch-on-integer-register
1626         // instructions and avoid the SUBcc instruction entirely.
1627         // Otherwise this is just the same as case 5, so just fall through.
1628         //
1629         InstrTreeNode* constNode = subtreeRoot->leftChild()->rightChild();
1630         assert(constNode &&
1631                constNode->getNodeType() ==InstrTreeNode::NTConstNode);
1632         Constant *constVal = cast<Constant>(constNode->getValue());
1633         bool isValidConst;
1634
1635         if ((constVal->getType()->isInteger()
1636              || isa<PointerType>(constVal->getType()))
1637             && GetConstantValueAsSignedInt(constVal, isValidConst) == 0
1638             && isValidConst)
1639           {
1640             // That constant is a zero after all...
1641             // Use the left child of setCC as the first argument!
1642             // Mark the setCC node so that no code is generated for it.
1643             InstructionNode* setCCNode = (InstructionNode*)
1644                                          subtreeRoot->leftChild();
1645             assert(setCCNode->getOpLabel() == SetCCOp);
1646             setCCNode->markFoldedIntoParent();
1647
1648             BranchInst* brInst=cast<BranchInst>(subtreeRoot->getInstruction());
1649
1650             M = BuildMI(ChooseBprInstruction(subtreeRoot), 2)
1651                                 .addReg(setCCNode->leftChild()->getValue())
1652                                 .addPCDisp(brInst->getSuccessor(0));
1653             mvec.push_back(M);
1654
1655             // delay slot
1656             mvec.push_back(BuildMI(V9::NOP, 0));
1657
1658             // false branch
1659             mvec.push_back(BuildMI(V9::BA, 1)
1660                            .addPCDisp(brInst->getSuccessor(1)));
1661
1662             // delay slot
1663             mvec.push_back(BuildMI(V9::NOP, 0));
1664             break;
1665           }
1666         // ELSE FALL THROUGH
1667       }
1668
1669       case 6:   // stmt:   BrCond(setCC)
1670       { // bool => boolean was computed with SetCC.
1671         // The branch to use depends on whether it is FP, signed, or unsigned.
1672         // If it is an integer CC, we also need to find the unique
1673         // TmpInstruction representing that CC.
1674         //
1675         BranchInst* brInst = cast<BranchInst>(subtreeRoot->getInstruction());
1676         const Type* setCCType;
1677         unsigned Opcode = ChooseBccInstruction(subtreeRoot, setCCType);
1678         Value* ccValue = GetTmpForCC(subtreeRoot->leftChild()->getValue(),
1679                                      brInst->getParent()->getParent(),
1680                                      setCCType,
1681                                      MachineCodeForInstruction::get(brInst));
1682         M = BuildMI(Opcode, 2).addCCReg(ccValue)
1683                               .addPCDisp(brInst->getSuccessor(0));
1684         mvec.push_back(M);
1685
1686         // delay slot
1687         mvec.push_back(BuildMI(V9::NOP, 0));
1688
1689         // false branch
1690         mvec.push_back(BuildMI(V9::BA, 1).addPCDisp(brInst->getSuccessor(1)));
1691
1692         // delay slot
1693         mvec.push_back(BuildMI(V9::NOP, 0));
1694         break;
1695       }
1696
1697       case 208: // stmt:   BrCond(boolconst)
1698       {
1699         // boolconst => boolean is a constant; use BA to first or second label
1700         Constant* constVal =
1701           cast<Constant>(subtreeRoot->leftChild()->getValue());
1702         unsigned dest = cast<ConstantBool>(constVal)->getValue()? 0 : 1;
1703
1704         M = BuildMI(V9::BA, 1).addPCDisp(
1705           cast<BranchInst>(subtreeRoot->getInstruction())->getSuccessor(dest));
1706         mvec.push_back(M);
1707
1708         // delay slot
1709         mvec.push_back(BuildMI(V9::NOP, 0));
1710         break;
1711       }
1712
1713       case   8: // stmt:   BrCond(boolreg)
1714       { // boolreg   => boolean is recorded in an integer register.
1715         //              Use branch-on-integer-register instruction.
1716         //
1717         BranchInst *BI = cast<BranchInst>(subtreeRoot->getInstruction());
1718         M = BuildMI(V9::BRNZ, 2).addReg(subtreeRoot->leftChild()->getValue())
1719           .addPCDisp(BI->getSuccessor(0));
1720         mvec.push_back(M);
1721
1722         // delay slot
1723         mvec.push_back(BuildMI(V9::NOP, 0));
1724
1725         // false branch
1726         mvec.push_back(BuildMI(V9::BA, 1).addPCDisp(BI->getSuccessor(1)));
1727
1728         // delay slot
1729         mvec.push_back(BuildMI(V9::NOP, 0));
1730         break;
1731       }
1732
1733       case 9:   // stmt:   Switch(reg)
1734         assert(0 && "*** SWITCH instruction is not implemented yet.");
1735         break;
1736
1737       case 10:  // reg:   VRegList(reg, reg)
1738         assert(0 && "VRegList should never be the topmost non-chain rule");
1739         break;
1740
1741       case 21:  // bool:  Not(bool,reg): Compute with a conditional-move-on-reg
1742       { // First find the unary operand. It may be left or right, usually right.
1743         Instruction* notI = subtreeRoot->getInstruction();
1744         Value* notArg = BinaryOperator::getNotArgument(
1745                            cast<BinaryOperator>(subtreeRoot->getInstruction()));
1746         unsigned ZeroReg = target.getRegInfo().getZeroRegNum();
1747
1748         // Unconditionally set register to 0
1749         mvec.push_back(BuildMI(V9::SETHI, 2).addZImm(0).addRegDef(notI));
1750
1751         // Now conditionally move 1 into the register.
1752         // Mark the register as a use (as well as a def) because the old
1753         // value will be retained if the condition is false.
1754         mvec.push_back(BuildMI(V9::MOVRZi, 3).addReg(notArg).addZImm(1)
1755                        .addReg(notI, MOTy::UseAndDef));
1756
1757         break;
1758       }
1759
1760       case 421: // reg:   BNot(reg,reg): Compute as reg = reg XOR-NOT 0
1761       { // First find the unary operand. It may be left or right, usually right.
1762         Value* notArg = BinaryOperator::getNotArgument(
1763                            cast<BinaryOperator>(subtreeRoot->getInstruction()));
1764         unsigned ZeroReg = target.getRegInfo().getZeroRegNum();
1765         mvec.push_back(BuildMI(V9::XNORr, 3).addReg(notArg).addMReg(ZeroReg)
1766                                        .addRegDef(subtreeRoot->getValue()));
1767         break;
1768       }
1769
1770       case 322: // reg:   Not(tobool, reg):
1771         // Fold CAST-TO-BOOL with NOT by inverting the sense of cast-to-bool
1772         foldCase = true;
1773         // Just fall through!
1774
1775       case 22:  // reg:   ToBoolTy(reg):
1776       {
1777         Instruction* castI = subtreeRoot->getInstruction();
1778         Value* opVal = subtreeRoot->leftChild()->getValue();
1779         assert(opVal->getType()->isIntegral() ||
1780                isa<PointerType>(opVal->getType()));
1781
1782         // Unconditionally set register to 0
1783         mvec.push_back(BuildMI(V9::SETHI, 2).addZImm(0).addRegDef(castI));
1784
1785         // Now conditionally move 1 into the register.
1786         // Mark the register as a use (as well as a def) because the old
1787         // value will be retained if the condition is false.
1788         MachineOpCode opCode = foldCase? V9::MOVRZi : V9::MOVRNZi;
1789         mvec.push_back(BuildMI(opCode, 3).addReg(opVal).addZImm(1)
1790                        .addReg(castI, MOTy::UseAndDef));
1791
1792         break;
1793       }
1794
1795       case 23:  // reg:   ToUByteTy(reg)
1796       case 24:  // reg:   ToSByteTy(reg)
1797       case 25:  // reg:   ToUShortTy(reg)
1798       case 26:  // reg:   ToShortTy(reg)
1799       case 27:  // reg:   ToUIntTy(reg)
1800       case 28:  // reg:   ToIntTy(reg)
1801       case 29:  // reg:   ToULongTy(reg)
1802       case 30:  // reg:   ToLongTy(reg)
1803       {
1804         //======================================================================
1805         // Rules for integer conversions:
1806         //
1807         //--------
1808         // From ISO 1998 C++ Standard, Sec. 4.7:
1809         //
1810         // 2. If the destination type is unsigned, the resulting value is
1811         // the least unsigned integer congruent to the source integer
1812         // (modulo 2n where n is the number of bits used to represent the
1813         // unsigned type). [Note: In a two s complement representation,
1814         // this conversion is conceptual and there is no change in the
1815         // bit pattern (if there is no truncation). ]
1816         //
1817         // 3. If the destination type is signed, the value is unchanged if
1818         // it can be represented in the destination type (and bitfield width);
1819         // otherwise, the value is implementation-defined.
1820         //--------
1821         //
1822         // Since we assume 2s complement representations, this implies:
1823         //
1824         // -- If operand is smaller than destination, zero-extend or sign-extend
1825         //    according to the signedness of the *operand*: source decides:
1826         //    (1) If operand is signed, sign-extend it.
1827         //        If dest is unsigned, zero-ext the result!
1828         //    (2) If operand is unsigned, our current invariant is that
1829         //        it's high bits are correct, so zero-extension is not needed.
1830         //
1831         // -- If operand is same size as or larger than destination,
1832         //    zero-extend or sign-extend according to the signedness of
1833         //    the *destination*: destination decides:
1834         //    (1) If destination is signed, sign-extend (truncating if needed)
1835         //        This choice is implementation defined.  We sign-extend the
1836         //        operand, which matches both Sun's cc and gcc3.2.
1837         //    (2) If destination is unsigned, zero-extend (truncating if needed)
1838         //======================================================================
1839
1840         Instruction* destI =  subtreeRoot->getInstruction();
1841         Function* currentFunc = destI->getParent()->getParent();
1842         MachineCodeForInstruction& mcfi=MachineCodeForInstruction::get(destI);
1843
1844         Value* opVal = subtreeRoot->leftChild()->getValue();
1845         const Type* opType = opVal->getType();
1846         const Type* destType = destI->getType();
1847         unsigned opSize   = target.getTargetData().getTypeSize(opType);
1848         unsigned destSize = target.getTargetData().getTypeSize(destType);
1849
1850         bool isIntegral = opType->isIntegral() || isa<PointerType>(opType);
1851
1852         if (opType == Type::BoolTy ||
1853             opType == destType ||
1854             isIntegral && opSize == destSize && opSize == 8) {
1855           // nothing to do in all these cases
1856           forwardOperandNum = 0;          // forward first operand to user
1857
1858         } else if (opType->isFloatingPoint()) {
1859
1860           CreateCodeToConvertFloatToInt(target, opVal, destI, mvec, mcfi);
1861           if (destI->getType()->isUnsigned())
1862             maskUnsignedResult = true; // not handled by fp->int code
1863
1864         } else if (isIntegral) {
1865
1866           bool opSigned     = opType->isSigned();
1867           bool destSigned   = destType->isSigned();
1868           unsigned extSourceInBits = 8 * std::min<unsigned>(opSize, destSize);
1869
1870           assert(! (opSize == destSize && opSigned == destSigned) &&
1871                  "How can different int types have same size and signedness?");
1872
1873           bool signExtend = (opSize <  destSize && opSigned ||
1874                              opSize >= destSize && destSigned);
1875
1876           bool signAndZeroExtend = (opSize < destSize && destSize < 8u &&
1877                                     opSigned && !destSigned);
1878           assert(!signAndZeroExtend || signExtend);
1879
1880           bool zeroExtendOnly = opSize >= destSize && !destSigned;
1881           assert(!zeroExtendOnly || !signExtend);
1882
1883           if (signExtend) {
1884             Value* signExtDest = (signAndZeroExtend
1885                                   ? new TmpInstruction(mcfi, destType, opVal)
1886                                   : destI);
1887
1888             target.getInstrInfo().CreateSignExtensionInstructions
1889               (target, currentFunc,opVal,signExtDest,extSourceInBits,mvec,mcfi);
1890
1891             if (signAndZeroExtend)
1892               target.getInstrInfo().CreateZeroExtensionInstructions
1893               (target, currentFunc, signExtDest, destI, 8*destSize, mvec, mcfi);
1894           }
1895           else if (zeroExtendOnly) {
1896             target.getInstrInfo().CreateZeroExtensionInstructions
1897               (target, currentFunc, opVal, destI, extSourceInBits, mvec, mcfi);
1898           }
1899           else
1900             forwardOperandNum = 0;          // forward first operand to user
1901
1902         } else
1903           assert(0 && "Unrecognized operand type for convert-to-integer");
1904
1905         break;
1906       }
1907
1908       case  31: // reg:   ToFloatTy(reg):
1909       case  32: // reg:   ToDoubleTy(reg):
1910       case 232: // reg:   ToDoubleTy(Constant):
1911
1912         // If this instruction has a parent (a user) in the tree
1913         // and the user is translated as an FsMULd instruction,
1914         // then the cast is unnecessary.  So check that first.
1915         // In the future, we'll want to do the same for the FdMULq instruction,
1916         // so do the check here instead of only for ToFloatTy(reg).
1917         //
1918         if (subtreeRoot->parent() != NULL) {
1919           const MachineCodeForInstruction& mcfi =
1920             MachineCodeForInstruction::get(
1921                 cast<InstructionNode>(subtreeRoot->parent())->getInstruction());
1922           if (mcfi.size() == 0 || mcfi.front()->getOpCode() == V9::FSMULD)
1923             forwardOperandNum = 0;    // forward first operand to user
1924         }
1925
1926         if (forwardOperandNum != 0) {    // we do need the cast
1927           Value* leftVal = subtreeRoot->leftChild()->getValue();
1928           const Type* opType = leftVal->getType();
1929           MachineOpCode opCode=ChooseConvertToFloatInstr(
1930                                        subtreeRoot->getOpLabel(), opType);
1931           if (opCode == V9::INVALID_OPCODE) {  // no conversion needed
1932             forwardOperandNum = 0;      // forward first operand to user
1933           } else {
1934             // If the source operand is a non-FP type it must be
1935             // first copied from int to float register via memory!
1936             Instruction *dest = subtreeRoot->getInstruction();
1937             Value* srcForCast;
1938             int n = 0;
1939             if (! opType->isFloatingPoint()) {
1940               // Create a temporary to represent the FP register
1941               // into which the integer will be copied via memory.
1942               // The type of this temporary will determine the FP
1943               // register used: single-prec for a 32-bit int or smaller,
1944               // double-prec for a 64-bit int.
1945               //
1946               uint64_t srcSize =
1947                 target.getTargetData().getTypeSize(leftVal->getType());
1948               Type* tmpTypeToUse =
1949                 (srcSize <= 4)? Type::FloatTy : Type::DoubleTy;
1950               MachineCodeForInstruction &destMCFI =
1951                 MachineCodeForInstruction::get(dest);
1952               srcForCast = new TmpInstruction(destMCFI, tmpTypeToUse, dest);
1953
1954               target.getInstrInfo().CreateCodeToCopyIntToFloat(target,
1955                          dest->getParent()->getParent(),
1956                          leftVal, cast<Instruction>(srcForCast),
1957                          mvec, destMCFI);
1958             } else
1959               srcForCast = leftVal;
1960
1961             M = BuildMI(opCode, 2).addReg(srcForCast).addRegDef(dest);
1962             mvec.push_back(M);
1963           }
1964         }
1965         break;
1966
1967       case 19:  // reg:   ToArrayTy(reg):
1968       case 20:  // reg:   ToPointerTy(reg):
1969         forwardOperandNum = 0;          // forward first operand to user
1970         break;
1971
1972       case 233: // reg:   Add(reg, Constant)
1973         maskUnsignedResult = true;
1974         M = CreateAddConstInstruction(subtreeRoot);
1975         if (M != NULL) {
1976           mvec.push_back(M);
1977           break;
1978         }
1979         // ELSE FALL THROUGH
1980
1981       case 33:  // reg:   Add(reg, reg)
1982         maskUnsignedResult = true;
1983         Add3OperandInstr(ChooseAddInstruction(subtreeRoot), subtreeRoot, mvec);
1984         break;
1985
1986       case 234: // reg:   Sub(reg, Constant)
1987         maskUnsignedResult = true;
1988         M = CreateSubConstInstruction(subtreeRoot);
1989         if (M != NULL) {
1990           mvec.push_back(M);
1991           break;
1992         }
1993         // ELSE FALL THROUGH
1994
1995       case 34:  // reg:   Sub(reg, reg)
1996         maskUnsignedResult = true;
1997         Add3OperandInstr(ChooseSubInstructionByType(
1998                                    subtreeRoot->getInstruction()->getType()),
1999                          subtreeRoot, mvec);
2000         break;
2001
2002       case 135: // reg:   Mul(todouble, todouble)
2003         checkCast = true;
2004         // FALL THROUGH
2005
2006       case 35:  // reg:   Mul(reg, reg)
2007       {
2008         maskUnsignedResult = true;
2009         MachineOpCode forceOp = ((checkCast && BothFloatToDouble(subtreeRoot))
2010                                  ? V9::FSMULD
2011                                  : INVALID_MACHINE_OPCODE);
2012         Instruction* mulInstr = subtreeRoot->getInstruction();
2013         CreateMulInstruction(target, mulInstr->getParent()->getParent(),
2014                              subtreeRoot->leftChild()->getValue(),
2015                              subtreeRoot->rightChild()->getValue(),
2016                              mulInstr, mvec,
2017                              MachineCodeForInstruction::get(mulInstr),forceOp);
2018         break;
2019       }
2020       case 335: // reg:   Mul(todouble, todoubleConst)
2021         checkCast = true;
2022         // FALL THROUGH
2023
2024       case 235: // reg:   Mul(reg, Constant)
2025       {
2026         maskUnsignedResult = true;
2027         MachineOpCode forceOp = ((checkCast && BothFloatToDouble(subtreeRoot))
2028                                  ? V9::FSMULD
2029                                  : INVALID_MACHINE_OPCODE);
2030         Instruction* mulInstr = subtreeRoot->getInstruction();
2031         CreateMulInstruction(target, mulInstr->getParent()->getParent(),
2032                              subtreeRoot->leftChild()->getValue(),
2033                              subtreeRoot->rightChild()->getValue(),
2034                              mulInstr, mvec,
2035                              MachineCodeForInstruction::get(mulInstr),
2036                              forceOp);
2037         break;
2038       }
2039       case 236: // reg:   Div(reg, Constant)
2040         maskUnsignedResult = true;
2041         L = mvec.size();
2042         CreateDivConstInstruction(target, subtreeRoot, mvec);
2043         if (mvec.size() > L)
2044           break;
2045         // ELSE FALL THROUGH
2046
2047       case 36:  // reg:   Div(reg, reg)
2048       {
2049         maskUnsignedResult = true;
2050
2051         // If second operand of divide is smaller than 64 bits, we have
2052         // to make sure the unused top bits are correct because they affect
2053         // the result.  These bits are already correct for unsigned values.
2054         // They may be incorrect for signed values, so sign extend to fill in.
2055         Instruction* divI = subtreeRoot->getInstruction();
2056         Value* divOp2 = subtreeRoot->rightChild()->getValue();
2057         Value* divOpToUse = divOp2;
2058         if (divOp2->getType()->isSigned()) {
2059           unsigned opSize=target.getTargetData().getTypeSize(divOp2->getType());
2060           if (opSize < 8) {
2061             MachineCodeForInstruction& mcfi=MachineCodeForInstruction::get(divI);
2062             divOpToUse = new TmpInstruction(mcfi, divOp2);
2063             target.getInstrInfo().
2064               CreateSignExtensionInstructions(target,
2065                                               divI->getParent()->getParent(),
2066                                               divOp2, divOpToUse,
2067                                               8*opSize, mvec, mcfi);
2068           }
2069         }
2070
2071         mvec.push_back(BuildMI(ChooseDivInstruction(target, subtreeRoot), 3)
2072                        .addReg(subtreeRoot->leftChild()->getValue())
2073                        .addReg(divOpToUse)
2074                        .addRegDef(divI));
2075
2076         break;
2077       }
2078
2079       case  37: // reg:   Rem(reg, reg)
2080       case 237: // reg:   Rem(reg, Constant)
2081       {
2082         maskUnsignedResult = true;
2083
2084         Instruction* remI   = subtreeRoot->getInstruction();
2085         Value* divOp1 = subtreeRoot->leftChild()->getValue();
2086         Value* divOp2 = subtreeRoot->rightChild()->getValue();
2087
2088         MachineCodeForInstruction& mcfi = MachineCodeForInstruction::get(remI);
2089
2090         // If second operand of divide is smaller than 64 bits, we have
2091         // to make sure the unused top bits are correct because they affect
2092         // the result.  These bits are already correct for unsigned values.
2093         // They may be incorrect for signed values, so sign extend to fill in.
2094         //
2095         Value* divOpToUse = divOp2;
2096         if (divOp2->getType()->isSigned()) {
2097           unsigned opSize=target.getTargetData().getTypeSize(divOp2->getType());
2098           if (opSize < 8) {
2099             divOpToUse = new TmpInstruction(mcfi, divOp2);
2100             target.getInstrInfo().
2101               CreateSignExtensionInstructions(target,
2102                                               remI->getParent()->getParent(),
2103                                               divOp2, divOpToUse,
2104                                               8*opSize, mvec, mcfi);
2105           }
2106         }
2107
2108         // Now compute: result = rem V1, V2 as:
2109         //      result = V1 - (V1 / signExtend(V2)) * signExtend(V2)
2110         //
2111         TmpInstruction* quot = new TmpInstruction(mcfi, divOp1, divOpToUse);
2112         TmpInstruction* prod = new TmpInstruction(mcfi, quot, divOpToUse);
2113
2114         mvec.push_back(BuildMI(ChooseDivInstruction(target, subtreeRoot), 3)
2115                        .addReg(divOp1).addReg(divOpToUse).addRegDef(quot));
2116
2117         mvec.push_back(BuildMI(ChooseMulInstructionByType(remI->getType()), 3)
2118                        .addReg(quot).addReg(divOpToUse).addRegDef(prod));
2119
2120         mvec.push_back(BuildMI(ChooseSubInstructionByType(remI->getType()), 3)
2121                        .addReg(divOp1).addReg(prod).addRegDef(remI));
2122
2123         break;
2124       }
2125
2126       case  38: // bool:   And(bool, bool)
2127       case 138: // bool:   And(bool, not)
2128       case 238: // bool:   And(bool, boolconst)
2129       case 338: // reg :   BAnd(reg, reg)
2130       case 538: // reg :   BAnd(reg, Constant)
2131         Add3OperandInstr(V9::ANDr, subtreeRoot, mvec);
2132         break;
2133
2134       case 438: // bool:   BAnd(bool, bnot)
2135       { // Use the argument of NOT as the second argument!
2136         // Mark the NOT node so that no code is generated for it.
2137         // If the type is boolean, set 1 or 0 in the result register.
2138         InstructionNode* notNode = (InstructionNode*) subtreeRoot->rightChild();
2139         Value* notArg = BinaryOperator::getNotArgument(
2140                            cast<BinaryOperator>(notNode->getInstruction()));
2141         notNode->markFoldedIntoParent();
2142         Value *lhs = subtreeRoot->leftChild()->getValue();
2143         Value *dest = subtreeRoot->getValue();
2144         mvec.push_back(BuildMI(V9::ANDNr, 3).addReg(lhs).addReg(notArg)
2145                                        .addReg(dest, MOTy::Def));
2146
2147         if (notArg->getType() == Type::BoolTy)
2148           { // set 1 in result register if result of above is non-zero
2149             mvec.push_back(BuildMI(V9::MOVRNZi, 3).addReg(dest).addZImm(1)
2150                            .addReg(dest, MOTy::UseAndDef));
2151           }
2152
2153         break;
2154       }
2155
2156       case  39: // bool:   Or(bool, bool)
2157       case 139: // bool:   Or(bool, not)
2158       case 239: // bool:   Or(bool, boolconst)
2159       case 339: // reg :   BOr(reg, reg)
2160       case 539: // reg :   BOr(reg, Constant)
2161         Add3OperandInstr(V9::ORr, subtreeRoot, mvec);
2162         break;
2163
2164       case 439: // bool:   BOr(bool, bnot)
2165       { // Use the argument of NOT as the second argument!
2166         // Mark the NOT node so that no code is generated for it.
2167         // If the type is boolean, set 1 or 0 in the result register.
2168         InstructionNode* notNode = (InstructionNode*) subtreeRoot->rightChild();
2169         Value* notArg = BinaryOperator::getNotArgument(
2170                            cast<BinaryOperator>(notNode->getInstruction()));
2171         notNode->markFoldedIntoParent();
2172         Value *lhs = subtreeRoot->leftChild()->getValue();
2173         Value *dest = subtreeRoot->getValue();
2174
2175         mvec.push_back(BuildMI(V9::ORNr, 3).addReg(lhs).addReg(notArg)
2176                        .addReg(dest, MOTy::Def));
2177
2178         if (notArg->getType() == Type::BoolTy)
2179           { // set 1 in result register if result of above is non-zero
2180             mvec.push_back(BuildMI(V9::MOVRNZi, 3).addReg(dest).addZImm(1)
2181                            .addReg(dest, MOTy::UseAndDef));
2182           }
2183
2184         break;
2185       }
2186
2187       case  40: // bool:   Xor(bool, bool)
2188       case 140: // bool:   Xor(bool, not)
2189       case 240: // bool:   Xor(bool, boolconst)
2190       case 340: // reg :   BXor(reg, reg)
2191       case 540: // reg :   BXor(reg, Constant)
2192         Add3OperandInstr(V9::XORr, subtreeRoot, mvec);
2193         break;
2194
2195       case 440: // bool:   BXor(bool, bnot)
2196       { // Use the argument of NOT as the second argument!
2197         // Mark the NOT node so that no code is generated for it.
2198         // If the type is boolean, set 1 or 0 in the result register.
2199         InstructionNode* notNode = (InstructionNode*) subtreeRoot->rightChild();
2200         Value* notArg = BinaryOperator::getNotArgument(
2201                            cast<BinaryOperator>(notNode->getInstruction()));
2202         notNode->markFoldedIntoParent();
2203         Value *lhs = subtreeRoot->leftChild()->getValue();
2204         Value *dest = subtreeRoot->getValue();
2205         mvec.push_back(BuildMI(V9::XNORr, 3).addReg(lhs).addReg(notArg)
2206                        .addReg(dest, MOTy::Def));
2207
2208         if (notArg->getType() == Type::BoolTy)
2209           { // set 1 in result register if result of above is non-zero
2210             mvec.push_back(BuildMI(V9::MOVRNZi, 3).addReg(dest).addZImm(1)
2211                            .addReg(dest, MOTy::UseAndDef));
2212           }
2213         break;
2214       }
2215
2216       case 41:  // setCCconst:   SetCC(reg, Constant)
2217       { // Comparison is with a constant:
2218         //
2219         // If the bool result must be computed into a register (see below),
2220         // and the constant is int ZERO, we can use the MOVR[op] instructions
2221         // and avoid the SUBcc instruction entirely.
2222         // Otherwise this is just the same as case 42, so just fall through.
2223         //
2224         // The result of the SetCC must be computed and stored in a register if
2225         // it is used outside the current basic block (so it must be computed
2226         // as a boolreg) or it is used by anything other than a branch.
2227         // We will use a conditional move to do this.
2228         //
2229         Instruction* setCCInstr = subtreeRoot->getInstruction();
2230         bool computeBoolVal = (subtreeRoot->parent() == NULL ||
2231                                ! AllUsesAreBranches(setCCInstr));
2232
2233         if (computeBoolVal)
2234           {
2235             InstrTreeNode* constNode = subtreeRoot->rightChild();
2236             assert(constNode &&
2237                    constNode->getNodeType() ==InstrTreeNode::NTConstNode);
2238             Constant *constVal = cast<Constant>(constNode->getValue());
2239             bool isValidConst;
2240
2241             if ((constVal->getType()->isInteger()
2242                  || isa<PointerType>(constVal->getType()))
2243                 && GetConstantValueAsSignedInt(constVal, isValidConst) == 0
2244                 && isValidConst)
2245               {
2246                 // That constant is an integer zero after all...
2247                 // Use a MOVR[op] to compute the boolean result
2248                 // Unconditionally set register to 0
2249                 mvec.push_back(BuildMI(V9::SETHI, 2).addZImm(0)
2250                                .addRegDef(setCCInstr));
2251
2252                 // Now conditionally move 1 into the register.
2253                 // Mark the register as a use (as well as a def) because the old
2254                 // value will be retained if the condition is false.
2255                 MachineOpCode movOpCode = ChooseMovpregiForSetCC(subtreeRoot);
2256                 mvec.push_back(BuildMI(movOpCode, 3)
2257                                .addReg(subtreeRoot->leftChild()->getValue())
2258                                .addZImm(1).addReg(setCCInstr, MOTy::UseAndDef));
2259
2260                 break;
2261               }
2262           }
2263         // ELSE FALL THROUGH
2264       }
2265
2266       case 42:  // bool:   SetCC(reg, reg):
2267       {
2268         // This generates a SUBCC instruction, putting the difference in a
2269         // result reg. if needed, and/or setting a condition code if needed.
2270         //
2271         Instruction* setCCInstr = subtreeRoot->getInstruction();
2272         Value* leftVal  = subtreeRoot->leftChild()->getValue();
2273         Value* rightVal = subtreeRoot->rightChild()->getValue();
2274         const Type* opType = leftVal->getType();
2275         bool isFPCompare = opType->isFloatingPoint();
2276
2277         // If the boolean result of the SetCC is used outside the current basic
2278         // block (so it must be computed as a boolreg) or is used by anything
2279         // other than a branch, the boolean must be computed and stored
2280         // in a result register.  We will use a conditional move to do this.
2281         //
2282         bool computeBoolVal = (subtreeRoot->parent() == NULL ||
2283                                ! AllUsesAreBranches(setCCInstr));
2284
2285         // A TmpInstruction is created to represent the CC "result".
2286         // Unlike other instances of TmpInstruction, this one is used
2287         // by machine code of multiple LLVM instructions, viz.,
2288         // the SetCC and the branch.  Make sure to get the same one!
2289         // Note that we do this even for FP CC registers even though they
2290         // are explicit operands, because the type of the operand
2291         // needs to be a floating point condition code, not an integer
2292         // condition code.  Think of this as casting the bool result to
2293         // a FP condition code register.
2294         // Later, we mark the 4th operand as being a CC register, and as a def.
2295         //
2296         TmpInstruction* tmpForCC = GetTmpForCC(setCCInstr,
2297                                     setCCInstr->getParent()->getParent(),
2298                                     leftVal->getType(),
2299                                     MachineCodeForInstruction::get(setCCInstr));
2300
2301         // If the operands are signed values smaller than 4 bytes, then they
2302         // must be sign-extended in order to do a valid 32-bit comparison
2303         // and get the right result in the 32-bit CC register (%icc).
2304         //
2305         Value* leftOpToUse  = leftVal;
2306         Value* rightOpToUse = rightVal;
2307         if (opType->isIntegral() && opType->isSigned()) {
2308           unsigned opSize = target.getTargetData().getTypeSize(opType);
2309           if (opSize < 4) {
2310             MachineCodeForInstruction& mcfi =
2311               MachineCodeForInstruction::get(setCCInstr);
2312
2313             // create temporary virtual regs. to hold the sign-extensions
2314             leftOpToUse  = new TmpInstruction(mcfi, leftVal);
2315             rightOpToUse = new TmpInstruction(mcfi, rightVal);
2316
2317             // sign-extend each operand and put the result in the temporary reg.
2318             target.getInstrInfo().CreateSignExtensionInstructions
2319               (target, setCCInstr->getParent()->getParent(),
2320                leftVal, leftOpToUse, 8*opSize, mvec, mcfi);
2321             target.getInstrInfo().CreateSignExtensionInstructions
2322               (target, setCCInstr->getParent()->getParent(),
2323                rightVal, rightOpToUse, 8*opSize, mvec, mcfi);
2324           }
2325         }
2326
2327         if (! isFPCompare) {
2328           // Integer condition: set CC and discard result.
2329           mvec.push_back(BuildMI(V9::SUBccr, 4)
2330                          .addReg(leftOpToUse)
2331                          .addReg(rightOpToUse)
2332                          .addMReg(target.getRegInfo().getZeroRegNum(),MOTy::Def)
2333                          .addCCReg(tmpForCC, MOTy::Def));
2334         } else {
2335           // FP condition: dest of FCMP should be some FCCn register
2336           mvec.push_back(BuildMI(ChooseFcmpInstruction(subtreeRoot), 3)
2337                          .addCCReg(tmpForCC, MOTy::Def)
2338                          .addReg(leftOpToUse)
2339                          .addReg(rightOpToUse));
2340         }
2341
2342         if (computeBoolVal) {
2343           MachineOpCode movOpCode = (isFPCompare
2344                                      ? ChooseMovFpcciInstruction(subtreeRoot)
2345                                      : ChooseMovpcciForSetCC(subtreeRoot));
2346
2347           // Unconditionally set register to 0
2348           M = BuildMI(V9::SETHI, 2).addZImm(0).addRegDef(setCCInstr);
2349           mvec.push_back(M);
2350
2351           // Now conditionally move 1 into the register.
2352           // Mark the register as a use (as well as a def) because the old
2353           // value will be retained if the condition is false.
2354           M = (BuildMI(movOpCode, 3).addCCReg(tmpForCC).addZImm(1)
2355                .addReg(setCCInstr, MOTy::UseAndDef));
2356           mvec.push_back(M);
2357         }
2358         break;
2359       }
2360
2361       case 51:  // reg:   Load(reg)
2362       case 52:  // reg:   Load(ptrreg)
2363         SetOperandsForMemInstr(ChooseLoadInstruction(
2364                                    subtreeRoot->getValue()->getType()),
2365                                mvec, subtreeRoot, target);
2366         break;
2367
2368       case 55:  // reg:   GetElemPtr(reg)
2369       case 56:  // reg:   GetElemPtrIdx(reg,reg)
2370         // If the GetElemPtr was folded into the user (parent), it will be
2371         // caught above.  For other cases, we have to compute the address.
2372         SetOperandsForMemInstr(V9::ADDr, mvec, subtreeRoot, target);
2373         break;
2374
2375       case 57:  // reg:  Alloca: Implement as 1 instruction:
2376       {         //          add %fp, offsetFromFP -> result
2377         AllocationInst* instr =
2378           cast<AllocationInst>(subtreeRoot->getInstruction());
2379         unsigned tsize =
2380           target.getTargetData().getTypeSize(instr->getAllocatedType());
2381         assert(tsize != 0);
2382         CreateCodeForFixedSizeAlloca(target, instr, tsize, 1, mvec);
2383         break;
2384       }
2385
2386       case 58:  // reg:   Alloca(reg): Implement as 3 instructions:
2387                 //      mul num, typeSz -> tmp
2388                 //      sub %sp, tmp    -> %sp
2389       {         //      add %sp, frameSizeBelowDynamicArea -> result
2390         AllocationInst* instr =
2391           cast<AllocationInst>(subtreeRoot->getInstruction());
2392         const Type* eltType = instr->getAllocatedType();
2393
2394         // If #elements is constant, use simpler code for fixed-size allocas
2395         int tsize = (int) target.getTargetData().getTypeSize(eltType);
2396         Value* numElementsVal = NULL;
2397         bool isArray = instr->isArrayAllocation();
2398
2399         if (!isArray || isa<Constant>(numElementsVal = instr->getArraySize())) {
2400           // total size is constant: generate code for fixed-size alloca
2401           unsigned numElements = isArray?
2402             cast<ConstantUInt>(numElementsVal)->getValue() : 1;
2403           CreateCodeForFixedSizeAlloca(target, instr, tsize,
2404                                        numElements, mvec);
2405         } else {
2406           // total size is not constant.
2407           CreateCodeForVariableSizeAlloca(target, instr, tsize,
2408                                           numElementsVal, mvec);
2409         }
2410         break;
2411       }
2412
2413       case 61:  // reg:   Call
2414       {         // Generate a direct (CALL) or indirect (JMPL) call.
2415                 // Mark the return-address register, the indirection
2416                 // register (for indirect calls), the operands of the Call,
2417                 // and the return value (if any) as implicit operands
2418                 // of the machine instruction.
2419                 //
2420                 // If this is a varargs function, floating point arguments
2421                 // have to passed in integer registers so insert
2422                 // copy-float-to-int instructions for each float operand.
2423                 //
2424         CallInst *callInstr = cast<CallInst>(subtreeRoot->getInstruction());
2425         Value *callee = callInstr->getCalledValue();
2426         Function* calledFunc = dyn_cast<Function>(callee);
2427
2428         // Check if this is an intrinsic function that needs a special code
2429         // sequence (e.g., va_start).  Indirect calls cannot be special.
2430         //
2431         bool specialIntrinsic = false;
2432         LLVMIntrinsic::ID iid;
2433         if (calledFunc && (iid=(LLVMIntrinsic::ID)calledFunc->getIntrinsicID()))
2434           specialIntrinsic = CodeGenIntrinsic(iid, *callInstr, target, mvec);
2435
2436         // If not, generate the normal call sequence for the function.
2437         // This can also handle any intrinsics that are just function calls.
2438         //
2439         if (! specialIntrinsic) {
2440           Function* currentFunc = callInstr->getParent()->getParent();
2441           MachineFunction& MF = MachineFunction::get(currentFunc);
2442           MachineCodeForInstruction& mcfi =
2443             MachineCodeForInstruction::get(callInstr);
2444           const UltraSparcRegInfo& regInfo =
2445             (UltraSparcRegInfo&) target.getRegInfo();
2446           const TargetFrameInfo& frameInfo = target.getFrameInfo();
2447
2448           // Create hidden virtual register for return address with type void*
2449           TmpInstruction* retAddrReg =
2450             new TmpInstruction(mcfi, PointerType::get(Type::VoidTy), callInstr);
2451
2452           // Generate the machine instruction and its operands.
2453           // Use CALL for direct function calls; this optimistically assumes
2454           // the PC-relative address fits in the CALL address field (22 bits).
2455           // Use JMPL for indirect calls.
2456           // This will be added to mvec later, after operand copies.
2457           //
2458           MachineInstr* callMI;
2459           if (calledFunc)             // direct function call
2460             callMI = BuildMI(V9::CALL, 1).addPCDisp(callee);
2461           else                        // indirect function call
2462             callMI = (BuildMI(V9::JMPLCALLi,3).addReg(callee)
2463                       .addSImm((int64_t)0).addRegDef(retAddrReg));
2464
2465           const FunctionType* funcType =
2466             cast<FunctionType>(cast<PointerType>(callee->getType())
2467                                ->getElementType());
2468           bool isVarArgs = funcType->isVarArg();
2469           bool noPrototype = isVarArgs && funcType->getNumParams() == 0;
2470
2471           // Use a descriptor to pass information about call arguments
2472           // to the register allocator.  This descriptor will be "owned"
2473           // and freed automatically when the MachineCodeForInstruction
2474           // object for the callInstr goes away.
2475           CallArgsDescriptor* argDesc =
2476             new CallArgsDescriptor(callInstr, retAddrReg,isVarArgs,noPrototype);
2477           assert(callInstr->getOperand(0) == callee
2478                  && "This is assumed in the loop below!");
2479
2480           // Insert sign-extension instructions for small signed values,
2481           // if this is an unknown function (i.e., called via a funcptr)
2482           // or an external one (i.e., which may not be compiled by llc).
2483           //
2484           if (calledFunc == NULL || calledFunc->isExternal()) {
2485             for (unsigned i=1, N=callInstr->getNumOperands(); i < N; ++i) {
2486               Value* argVal = callInstr->getOperand(i);
2487               const Type* argType = argVal->getType();
2488               if (argType->isIntegral() && argType->isSigned()) {
2489                 unsigned argSize = target.getTargetData().getTypeSize(argType);
2490                 if (argSize <= 4) {
2491                   // create a temporary virtual reg. to hold the sign-extension
2492                   TmpInstruction* argExtend = new TmpInstruction(mcfi, argVal);
2493
2494                   // sign-extend argVal and put the result in the temporary reg.
2495                   target.getInstrInfo().CreateSignExtensionInstructions
2496                     (target, currentFunc, argVal, argExtend,
2497                      8*argSize, mvec, mcfi);
2498
2499                   // replace argVal with argExtend in CallArgsDescriptor
2500                   argDesc->getArgInfo(i-1).replaceArgVal(argExtend);
2501                 }
2502               }
2503             }
2504           }
2505
2506           // Insert copy instructions to get all the arguments into
2507           // all the places that they need to be.
2508           //
2509           for (unsigned i=1, N=callInstr->getNumOperands(); i < N; ++i) {
2510             int argNo = i-1;
2511             CallArgInfo& argInfo = argDesc->getArgInfo(argNo);
2512             Value* argVal = argInfo.getArgVal(); // don't use callInstr arg here
2513             const Type* argType = argVal->getType();
2514             unsigned regType = regInfo.getRegType(argType);
2515             unsigned argSize = target.getTargetData().getTypeSize(argType);
2516             int regNumForArg = TargetRegInfo::getInvalidRegNum();
2517             unsigned regClassIDOfArgReg;
2518
2519             // Check for FP arguments to varargs functions.
2520             // Any such argument in the first $K$ args must be passed in an
2521             // integer register.  If there is no prototype, it must also
2522             // be passed as an FP register.
2523             // K = #integer argument registers.
2524             bool isFPArg = argVal->getType()->isFloatingPoint();
2525             if (isVarArgs && isFPArg) {
2526               // If it is a function with no prototype, pass value
2527               // as an FP value as well as a varargs value
2528               if (noPrototype)
2529                 argInfo.setUseFPArgReg();
2530
2531               // If this arg. is in the first $K$ regs, add copy-
2532               // float-to-int instructions to pass the value as an int.
2533               // To check if it is in teh first $K$, get the register
2534               // number for the arg #i.
2535               int copyRegNum = regInfo.regNumForIntArg(false, false, argNo,
2536                                                        regClassIDOfArgReg);
2537               if (copyRegNum != regInfo.getInvalidRegNum()) {
2538                 // Create a virtual register to represent copyReg. Mark
2539                 // this vreg as being an implicit operand of the call MI
2540                 const Type* loadTy = (argType == Type::FloatTy
2541                                       ? Type::IntTy : Type::LongTy);
2542                 TmpInstruction* argVReg = new TmpInstruction(mcfi, loadTy,
2543                                                              argVal, NULL,
2544                                                              "argRegCopy");
2545                 callMI->addImplicitRef(argVReg);
2546
2547                 // Get a temp stack location to use to copy
2548                 // float-to-int via the stack.
2549                 //
2550                 // FIXME: For now, we allocate permanent space because
2551                 // the stack frame manager does not allow locals to be
2552                 // allocated (e.g., for alloca) after a temp is
2553                 // allocated!
2554                 //
2555                 // int tmpOffset = MF.getInfo()->pushTempValue(argSize);
2556                 int tmpOffset = MF.getInfo()->allocateLocalVar(argVReg);
2557
2558                 // Generate the store from FP reg to stack
2559                 unsigned StoreOpcode = ChooseStoreInstruction(argType);
2560                 M = BuildMI(convertOpcodeFromRegToImm(StoreOpcode), 3)
2561                   .addReg(argVal).addMReg(regInfo.getFramePointer())
2562                   .addSImm(tmpOffset);
2563                 mvec.push_back(M);
2564
2565                 // Generate the load from stack to int arg reg
2566                 unsigned LoadOpcode = ChooseLoadInstruction(loadTy);
2567                 M = BuildMI(convertOpcodeFromRegToImm(LoadOpcode), 3)
2568                   .addMReg(regInfo.getFramePointer()).addSImm(tmpOffset)
2569                   .addReg(argVReg, MOTy::Def);
2570
2571                 // Mark operand with register it should be assigned
2572                 // both for copy and for the callMI
2573                 M->SetRegForOperand(M->getNumOperands()-1, copyRegNum);
2574                 callMI->SetRegForImplicitRef(callMI->getNumImplicitRefs()-1,
2575                                              copyRegNum);
2576                 mvec.push_back(M);
2577
2578                 // Add info about the argument to the CallArgsDescriptor
2579                 argInfo.setUseIntArgReg();
2580                 argInfo.setArgCopy(copyRegNum);
2581               } else {
2582                 // Cannot fit in first $K$ regs so pass arg on stack
2583                 argInfo.setUseStackSlot();
2584               }
2585             } else if (isFPArg) {
2586               // Get the outgoing arg reg to see if there is one.
2587               regNumForArg = regInfo.regNumForFPArg(regType, false, false,
2588                                                     argNo, regClassIDOfArgReg);
2589               if (regNumForArg == regInfo.getInvalidRegNum())
2590                 argInfo.setUseStackSlot();
2591               else {
2592                 argInfo.setUseFPArgReg();
2593                 regNumForArg =regInfo.getUnifiedRegNum(regClassIDOfArgReg,
2594                                                        regNumForArg);
2595               }
2596             } else {
2597               // Get the outgoing arg reg to see if there is one.
2598               regNumForArg = regInfo.regNumForIntArg(false,false,
2599                                                      argNo, regClassIDOfArgReg);
2600               if (regNumForArg == regInfo.getInvalidRegNum())
2601                 argInfo.setUseStackSlot();
2602               else {
2603                 argInfo.setUseIntArgReg();
2604                 regNumForArg =regInfo.getUnifiedRegNum(regClassIDOfArgReg,
2605                                                        regNumForArg);
2606               }
2607             }
2608
2609             //
2610             // Now insert copy instructions to stack slot or arg. register
2611             //
2612             if (argInfo.usesStackSlot()) {
2613               // Get the stack offset for this argument slot.
2614               // FP args on stack are right justified so adjust offset!
2615               // int arguments are also right justified but they are
2616               // always loaded as a full double-word so the offset does
2617               // not need to be adjusted.
2618               int argOffset = frameInfo.getOutgoingArgOffset(MF, argNo);
2619               if (argType->isFloatingPoint()) {
2620                 unsigned slotSize = frameInfo.getSizeOfEachArgOnStack();
2621                 assert(argSize <= slotSize && "Insufficient slot size!");
2622                 argOffset += slotSize - argSize;
2623               }
2624
2625               // Now generate instruction to copy argument to stack
2626               MachineOpCode storeOpCode =
2627                 (argType->isFloatingPoint()
2628                  ? ((argSize == 4)? V9::STFi : V9::STDFi) : V9::STXi);
2629
2630               M = BuildMI(storeOpCode, 3).addReg(argVal)
2631                 .addMReg(regInfo.getStackPointer()).addSImm(argOffset);
2632               mvec.push_back(M);
2633             } else {
2634               // Create a virtual register to represent the arg reg. Mark
2635               // this vreg as being an implicit operand of the call MI.
2636               TmpInstruction* argVReg =
2637                 new TmpInstruction(mcfi, argVal, NULL, "argReg");
2638
2639               callMI->addImplicitRef(argVReg);
2640
2641               // Generate the reg-to-reg copy into the outgoing arg reg.
2642               // -- For FP values, create a FMOVS or FMOVD instruction
2643               // -- For non-FP values, create an add-with-0 instruction
2644               if (argType->isFloatingPoint())
2645                 M=(BuildMI(argType==Type::FloatTy? V9::FMOVS :V9::FMOVD,2)
2646                    .addReg(argVal).addReg(argVReg, MOTy::Def));
2647               else
2648                 M = (BuildMI(ChooseAddInstructionByType(argType), 3)
2649                      .addReg(argVal).addSImm((int64_t) 0)
2650                      .addReg(argVReg, MOTy::Def));
2651
2652               // Mark the operand with the register it should be assigned
2653               M->SetRegForOperand(M->getNumOperands()-1, regNumForArg);
2654               callMI->SetRegForImplicitRef(callMI->getNumImplicitRefs()-1,
2655                                            regNumForArg);
2656
2657               mvec.push_back(M);
2658             }
2659           }
2660
2661           // add call instruction and delay slot before copying return value
2662           mvec.push_back(callMI);
2663           mvec.push_back(BuildMI(V9::NOP, 0));
2664
2665           // Add the return value as an implicit ref.  The call operands
2666           // were added above.  Also, add code to copy out the return value.
2667           // This is always register-to-register for int or FP return values.
2668           //
2669           if (callInstr->getType() != Type::VoidTy) {
2670             // Get the return value reg.
2671             const Type* retType = callInstr->getType();
2672
2673             int regNum = (retType->isFloatingPoint()
2674                           ? (unsigned) SparcFloatRegClass::f0
2675                           : (unsigned) SparcIntRegClass::o0);
2676             unsigned regClassID = regInfo.getRegClassIDOfType(retType);
2677             regNum = regInfo.getUnifiedRegNum(regClassID, regNum);
2678
2679             // Create a virtual register to represent it and mark
2680             // this vreg as being an implicit operand of the call MI
2681             TmpInstruction* retVReg =
2682               new TmpInstruction(mcfi, callInstr, NULL, "argReg");
2683
2684             callMI->addImplicitRef(retVReg, /*isDef*/ true);
2685
2686             // Generate the reg-to-reg copy from the return value reg.
2687             // -- For FP values, create a FMOVS or FMOVD instruction
2688             // -- For non-FP values, create an add-with-0 instruction
2689             if (retType->isFloatingPoint())
2690               M = (BuildMI(retType==Type::FloatTy? V9::FMOVS : V9::FMOVD, 2)
2691                    .addReg(retVReg).addReg(callInstr, MOTy::Def));
2692             else
2693               M = (BuildMI(ChooseAddInstructionByType(retType), 3)
2694                    .addReg(retVReg).addSImm((int64_t) 0)
2695                    .addReg(callInstr, MOTy::Def));
2696
2697             // Mark the operand with the register it should be assigned
2698             // Also mark the implicit ref of the call defining this operand
2699             M->SetRegForOperand(0, regNum);
2700             callMI->SetRegForImplicitRef(callMI->getNumImplicitRefs()-1,regNum);
2701
2702             mvec.push_back(M);
2703           }
2704
2705           // For the CALL instruction, the ret. addr. reg. is also implicit
2706           if (isa<Function>(callee))
2707             callMI->addImplicitRef(retAddrReg, /*isDef*/ true);
2708
2709           MF.getInfo()->popAllTempValues();  // free temps used for this inst
2710         }
2711
2712         break;
2713       }
2714
2715       case 62:  // reg:   Shl(reg, reg)
2716       {
2717         Value* argVal1 = subtreeRoot->leftChild()->getValue();
2718         Value* argVal2 = subtreeRoot->rightChild()->getValue();
2719         Instruction* shlInstr = subtreeRoot->getInstruction();
2720
2721         const Type* opType = argVal1->getType();
2722         assert((opType->isInteger() || isa<PointerType>(opType)) &&
2723                "Shl unsupported for other types");
2724
2725         CreateShiftInstructions(target, shlInstr->getParent()->getParent(),
2726                                 (opType == Type::LongTy)? V9::SLLXr6:V9::SLLr5,
2727                                 argVal1, argVal2, 0, shlInstr, mvec,
2728                                 MachineCodeForInstruction::get(shlInstr));
2729         break;
2730       }
2731
2732       case 63:  // reg:   Shr(reg, reg)
2733       {
2734         const Type* opType = subtreeRoot->leftChild()->getValue()->getType();
2735         assert((opType->isInteger() || isa<PointerType>(opType)) &&
2736                "Shr unsupported for other types");
2737         Add3OperandInstr(opType->isSigned()
2738                          ? (opType == Type::LongTy ? V9::SRAXr6 : V9::SRAr5)
2739                          : (opType == Type::LongTy ? V9::SRLXr6 : V9::SRLr5),
2740                          subtreeRoot, mvec);
2741         break;
2742       }
2743
2744       case 64:  // reg:   Phi(reg,reg)
2745         break;                          // don't forward the value
2746
2747       case 65:  // reg:   VaArg(reg)
2748       {
2749         // Use value initialized by va_start as pointer to args on the stack.
2750         // Load argument via current pointer value, then increment pointer.
2751         int argSize = target.getFrameInfo().getSizeOfEachArgOnStack();
2752         Instruction* vaArgI = subtreeRoot->getInstruction();
2753         mvec.push_back(BuildMI(V9::LDXi, 3).addReg(vaArgI->getOperand(0)).
2754                        addSImm(0).addRegDef(vaArgI));
2755         mvec.push_back(BuildMI(V9::ADDi, 3).addReg(vaArgI->getOperand(0)).
2756                        addSImm(argSize).addRegDef(vaArgI->getOperand(0)));
2757         break;
2758       }
2759
2760       case 71:  // reg:     VReg
2761       case 72:  // reg:     Constant
2762         break;                          // don't forward the value
2763
2764       default:
2765         assert(0 && "Unrecognized BURG rule");
2766         break;
2767       }
2768     }
2769
2770   if (forwardOperandNum >= 0) {
2771     // We did not generate a machine instruction but need to use operand.
2772     // If user is in the same tree, replace Value in its machine operand.
2773     // If not, insert a copy instruction which should get coalesced away
2774     // by register allocation.
2775     if (subtreeRoot->parent() != NULL)
2776       ForwardOperand(subtreeRoot, subtreeRoot->parent(), forwardOperandNum);
2777     else {
2778       std::vector<MachineInstr*> minstrVec;
2779       Instruction* instr = subtreeRoot->getInstruction();
2780       target.getInstrInfo().
2781         CreateCopyInstructionsByType(target,
2782                                      instr->getParent()->getParent(),
2783                                      instr->getOperand(forwardOperandNum),
2784                                      instr, minstrVec,
2785                                      MachineCodeForInstruction::get(instr));
2786       assert(minstrVec.size() > 0);
2787       mvec.insert(mvec.end(), minstrVec.begin(), minstrVec.end());
2788     }
2789   }
2790
2791   if (maskUnsignedResult) {
2792     // If result is unsigned and smaller than int reg size,
2793     // we need to clear high bits of result value.
2794     assert(forwardOperandNum < 0 && "Need mask but no instruction generated");
2795     Instruction* dest = subtreeRoot->getInstruction();
2796     if (dest->getType()->isUnsigned()) {
2797       unsigned destSize=target.getTargetData().getTypeSize(dest->getType());
2798       if (destSize <= 4) {
2799         // Mask high 64 - N bits, where N = 4*destSize.
2800
2801         // Use a TmpInstruction to represent the
2802         // intermediate result before masking.  Since those instructions
2803         // have already been generated, go back and substitute tmpI
2804         // for dest in the result position of each one of them.
2805         //
2806         MachineCodeForInstruction& mcfi = MachineCodeForInstruction::get(dest);
2807         TmpInstruction *tmpI = new TmpInstruction(mcfi, dest->getType(),
2808                                                   dest, NULL, "maskHi");
2809         Value* srlArgToUse = tmpI;
2810
2811         unsigned numSubst = 0;
2812         for (unsigned i=0, N=mvec.size(); i < N; ++i) {
2813           bool someArgsWereIgnored = false;
2814           numSubst += mvec[i]->substituteValue(dest, tmpI, /*defsOnly*/ true,
2815                                                /*defsAndUses*/ false,
2816                                                someArgsWereIgnored);
2817           assert(!someArgsWereIgnored &&
2818                  "Operand `dest' exists but not replaced: probably bogus!");
2819         }
2820         assert(numSubst > 0 && "Operand `dest' not replaced: probably bogus!");
2821
2822         // Left shift 32-N if size (N) is less than 32 bits.
2823         // Use another tmp. virtual registe to represent this result.
2824         if (destSize < 4) {
2825           srlArgToUse = new TmpInstruction(mcfi, dest->getType(),
2826                                            tmpI, NULL, "maskHi2");
2827           mvec.push_back(BuildMI(V9::SLLXi6, 3).addReg(tmpI)
2828                          .addZImm(8*(4-destSize))
2829                          .addReg(srlArgToUse, MOTy::Def));
2830         }
2831
2832         // Logical right shift 32-N to get zero extension in top 64-N bits.
2833         mvec.push_back(BuildMI(V9::SRLi5, 3).addReg(srlArgToUse)
2834                        .addZImm(8*(4-destSize)).addReg(dest, MOTy::Def));
2835
2836       } else if (destSize < 8) {
2837         assert(0 && "Unsupported type size: 32 < size < 64 bits");
2838       }
2839     }
2840   }
2841 }