lib/Target/SparcV9/SparcV9InstrSelection.cpp

   1 //===-- SparcInstrSelection.cpp -------------------------------------------===//
   2 //
   3 //  BURS instruction selection for SPARC V9 architecture.
   4 //
   5 //===----------------------------------------------------------------------===//
   6
   7 #include "SparcInternals.h"
   8 #include "SparcInstrSelectionSupport.h"
   9 #include "SparcRegClassInfo.h"
  10 #include "llvm/CodeGen/InstrSelectionSupport.h"
  11 #include "llvm/CodeGen/MachineInstrBuilder.h"
  12 #include "llvm/CodeGen/MachineInstrAnnot.h"
  13 #include "llvm/CodeGen/InstrForest.h"
  14 #include "llvm/CodeGen/InstrSelection.h"
  15 #include "llvm/CodeGen/MachineFunction.h"
  16 #include "llvm/CodeGen/MachineFunctionInfo.h"
  17 #include "llvm/CodeGen/MachineCodeForInstruction.h"
  18 #include "llvm/DerivedTypes.h"
  19 #include "llvm/iTerminators.h"
  20 #include "llvm/iMemory.h"
  21 #include "llvm/iOther.h"
  22 #include "llvm/Function.h"
  23 #include "llvm/Constants.h"
  24 #include "llvm/ConstantHandling.h"
  25 #include "Support/MathExtras.h"
  26 #include <math.h>
  27
  28 static inline void Add3OperandInstr(unsigned Opcode, InstructionNode* Node,
  29                                     std::vector<MachineInstr*>& mvec) {
  30   mvec.push_back(BuildMI(Opcode, 3).addReg(Node->leftChild()->getValue())
  31                                    .addReg(Node->rightChild()->getValue())
  32                                    .addRegDef(Node->getValue()));
  33 }
  34
  35
  36
  37 //---------------------------------------------------------------------------
  38 // Function: GetMemInstArgs
  39 //
  40 // Purpose:
  41 //   Get the pointer value and the index vector for a memory operation
  42 //   (GetElementPtr, Load, or Store).  If all indices of the given memory
  43 //   operation are constant, fold in constant indices in a chain of
  44 //   preceding GetElementPtr instructions (if any), and return the
  45 //   pointer value of the first instruction in the chain.
  46 //   All folded instructions are marked so no code is generated for them.
  47 //
  48 // Return values:
  49 //   Returns the pointer Value to use.
  50 //   Returns the resulting IndexVector in idxVec.
  51 //   Returns true/false in allConstantIndices if all indices are/aren't const.
  52 //---------------------------------------------------------------------------
  53
  54
  55 //---------------------------------------------------------------------------
  56 // Function: FoldGetElemChain
  57 //
  58 // Purpose:
  59 //   Fold a chain of GetElementPtr instructions containing only
  60 //   constant offsets into an equivalent (Pointer, IndexVector) pair.
  61 //   Returns the pointer Value, and stores the resulting IndexVector
  62 //   in argument chainIdxVec. This is a helper function for
  63 //   FoldConstantIndices that does the actual folding.
  64 //---------------------------------------------------------------------------
  65
  66
  67 // Check for a constant 0.
  68 inline bool
  69 IsZero(Value* idx)
  70 {
  71   return (idx == ConstantSInt::getNullValue(idx->getType()));
  72 }
  73
  74 static Value*
  75 FoldGetElemChain(InstrTreeNode* ptrNode, std::vector<Value*>& chainIdxVec,
  76                  bool lastInstHasLeadingNonZero)
  77 {
  78   InstructionNode* gepNode = dyn_cast<InstructionNode>(ptrNode);
  79   GetElementPtrInst* gepInst =
  80     dyn_cast_or_null<GetElementPtrInst>(gepNode ? gepNode->getInstruction() :0);
  81
  82   // ptr value is not computed in this tree or ptr value does not come from GEP
  83   // instruction
  84   if (gepInst == NULL)
  85     return NULL;
  86
  87   // Return NULL if we don't fold any instructions in.
  88   Value* ptrVal = NULL;
  89
  90   // Now chase the chain of getElementInstr instructions, if any.
  91   // Check for any non-constant indices and stop there.
  92   // Also, stop if the first index of child is a non-zero array index
  93   // and the last index of the current node is a non-array index:
  94   // in that case, a non-array declared type is being accessed as an array
  95   // which is not type-safe, but could be legal.
  96   //
  97   InstructionNode* ptrChild = gepNode;
  98   while (ptrChild && (ptrChild->getOpLabel() == Instruction::GetElementPtr ||
  99                       ptrChild->getOpLabel() == GetElemPtrIdx))
 100   {
 101     // Child is a GetElemPtr instruction
 102     gepInst = cast<GetElementPtrInst>(ptrChild->getValue());
 103     User::op_iterator OI, firstIdx = gepInst->idx_begin();
 104     User::op_iterator lastIdx = gepInst->idx_end();
 105     bool allConstantOffsets = true;
 106
 107     // The first index of every GEP must be an array index.
 108     assert((*firstIdx)->getType() == Type::LongTy &&
 109            "INTERNAL ERROR: Structure index for a pointer type!");
 110
 111     // If the last instruction had a leading non-zero index, check if the
 112     // current one references a sequential (i.e., indexable) type.
 113     // If not, the code is not type-safe and we would create an illegal GEP
 114     // by folding them, so don't fold any more instructions.
 115     //
 116     if (lastInstHasLeadingNonZero)
 117       if (! isa<SequentialType>(gepInst->getType()->getElementType()))
 118         break;   // cannot fold in any preceding getElementPtr instrs.
 119
 120     // Check that all offsets are constant for this instruction
 121     for (OI = firstIdx; allConstantOffsets && OI != lastIdx; ++OI)
 122       allConstantOffsets = isa<ConstantInt>(*OI);
 123
 124     if (allConstantOffsets) {
 125       // Get pointer value out of ptrChild.
 126       ptrVal = gepInst->getPointerOperand();
 127
 128       // Remember if it has leading zero index: it will be discarded later.
 129       lastInstHasLeadingNonZero = ! IsZero(*firstIdx);
 130
 131       // Insert its index vector at the start, skipping any leading [0]
 132       chainIdxVec.insert(chainIdxVec.begin(),
 133                          firstIdx + !lastInstHasLeadingNonZero, lastIdx);
 134
 135       // Mark the folded node so no code is generated for it.
 136       ((InstructionNode*) ptrChild)->markFoldedIntoParent();
 137
 138       // Get the previous GEP instruction and continue trying to fold
 139       ptrChild = dyn_cast<InstructionNode>(ptrChild->leftChild());
 140     } else // cannot fold this getElementPtr instr. or any preceding ones
 141       break;
 142   }
 143
 144   // If the first getElementPtr instruction had a leading [0], add it back.
 145   // Note that this instruction is the *last* one successfully folded above.
 146   if (ptrVal && ! lastInstHasLeadingNonZero)
 147     chainIdxVec.insert(chainIdxVec.begin(), ConstantSInt::get(Type::LongTy,0));
 148
 149   return ptrVal;
 150 }
 151
 152
 153 //---------------------------------------------------------------------------
 154 // Function: GetGEPInstArgs
 155 //
 156 // Purpose:
 157 //   Helper function for GetMemInstArgs that handles the final getElementPtr
 158 //   instruction used by (or same as) the memory operation.
 159 //   Extracts the indices of the current instruction and tries to fold in
 160 //   preceding ones if all indices of the current one are constant.
 161 //---------------------------------------------------------------------------
 162
 163 static Value *
 164 GetGEPInstArgs(InstructionNode* gepNode,
 165                std::vector<Value*>& idxVec,
 166                bool& allConstantIndices)
 167 {
 168   allConstantIndices = true;
 169   GetElementPtrInst* gepI = cast<GetElementPtrInst>(gepNode->getInstruction());
 170
 171   // Default pointer is the one from the current instruction.
 172   Value* ptrVal = gepI->getPointerOperand();
 173   InstrTreeNode* ptrChild = gepNode->leftChild();
 174
 175   // Extract the index vector of the GEP instructin.
 176   // If all indices are constant and first index is zero, try to fold
 177   // in preceding GEPs with all constant indices.
 178   for (User::op_iterator OI=gepI->idx_begin(),  OE=gepI->idx_end();
 179        allConstantIndices && OI != OE; ++OI)
 180     if (! isa<Constant>(*OI))
 181       allConstantIndices = false;     // note: this also terminates loop!
 182
 183   // If we have only constant indices, fold chains of constant indices
 184   // in this and any preceding GetElemPtr instructions.
 185   bool foldedGEPs = false;
 186   bool leadingNonZeroIdx = gepI && ! IsZero(*gepI->idx_begin());
 187   if (allConstantIndices)
 188     if (Value* newPtr = FoldGetElemChain(ptrChild, idxVec, leadingNonZeroIdx)) {
 189       ptrVal = newPtr;
 190       foldedGEPs = true;
 191     }
 192
 193   // Append the index vector of the current instruction.
 194   // Skip the leading [0] index if preceding GEPs were folded into this.
 195   idxVec.insert(idxVec.end(),
 196                 gepI->idx_begin() + (foldedGEPs && !leadingNonZeroIdx),
 197                 gepI->idx_end());
 198
 199   return ptrVal;
 200 }
 201
 202 //---------------------------------------------------------------------------
 203 // Function: GetMemInstArgs
 204 //
 205 // Purpose:
 206 //   Get the pointer value and the index vector for a memory operation
 207 //   (GetElementPtr, Load, or Store).  If all indices of the given memory
 208 //   operation are constant, fold in constant indices in a chain of
 209 //   preceding GetElementPtr instructions (if any), and return the
 210 //   pointer value of the first instruction in the chain.
 211 //   All folded instructions are marked so no code is generated for them.
 212 //
 213 // Return values:
 214 //   Returns the pointer Value to use.
 215 //   Returns the resulting IndexVector in idxVec.
 216 //   Returns true/false in allConstantIndices if all indices are/aren't const.
 217 //---------------------------------------------------------------------------
 218
 219 static Value*
 220 GetMemInstArgs(InstructionNode* memInstrNode,
 221                std::vector<Value*>& idxVec,
 222                bool& allConstantIndices)
 223 {
 224   allConstantIndices = false;
 225   Instruction* memInst = memInstrNode->getInstruction();
 226   assert(idxVec.size() == 0 && "Need empty vector to return indices");
 227
 228   // If there is a GetElemPtr instruction to fold in to this instr,
 229   // it must be in the left child for Load and GetElemPtr, and in the
 230   // right child for Store instructions.
 231   InstrTreeNode* ptrChild = (memInst->getOpcode() == Instruction::Store
 232                              ? memInstrNode->rightChild()
 233                              : memInstrNode->leftChild());
 234
 235   // Default pointer is the one from the current instruction.
 236   Value* ptrVal = ptrChild->getValue();
 237
 238   // Find the "last" GetElemPtr instruction: this one or the immediate child.
 239   // There will be none if this is a load or a store from a scalar pointer.
 240   InstructionNode* gepNode = NULL;
 241   if (isa<GetElementPtrInst>(memInst))
 242     gepNode = memInstrNode;
 243   else if (isa<InstructionNode>(ptrChild) && isa<GetElementPtrInst>(ptrVal)) {
 244     // Child of load/store is a GEP and memInst is its only use.
 245     // Use its indices and mark it as folded.
 246     gepNode = cast<InstructionNode>(ptrChild);
 247     gepNode->markFoldedIntoParent();
 248   }
 249
 250   // If there are no indices, return the current pointer.
 251   // Else extract the pointer from the GEP and fold the indices.
 252   return gepNode ? GetGEPInstArgs(gepNode, idxVec, allConstantIndices)
 253                  : ptrVal;
 254 }
 255
 256
 257 //************************ Internal Functions ******************************/
 258
 259
 260 static inline MachineOpCode
 261 ChooseBprInstruction(const InstructionNode* instrNode)
 262 {
 263   MachineOpCode opCode;
 264
 265   Instruction* setCCInstr =
 266     ((InstructionNode*) instrNode->leftChild())->getInstruction();
 267
 268   switch(setCCInstr->getOpcode())
 269   {
 270   case Instruction::SetEQ: opCode = V9::BRZ;   break;
 271   case Instruction::SetNE: opCode = V9::BRNZ;  break;
 272   case Instruction::SetLE: opCode = V9::BRLEZ; break;
 273   case Instruction::SetGE: opCode = V9::BRGEZ; break;
 274   case Instruction::SetLT: opCode = V9::BRLZ;  break;
 275   case Instruction::SetGT: opCode = V9::BRGZ;  break;
 276   default:
 277     assert(0 && "Unrecognized VM instruction!");
 278     opCode = V9::INVALID_OPCODE;
 279     break;
 280   }
 281
 282   return opCode;
 283 }
 284
 285
 286 static inline MachineOpCode
 287 ChooseBpccInstruction(const InstructionNode* instrNode,
 288                       const BinaryOperator* setCCInstr)
 289 {
 290   MachineOpCode opCode = V9::INVALID_OPCODE;
 291
 292   bool isSigned = setCCInstr->getOperand(0)->getType()->isSigned();
 293
 294   if (isSigned) {
 295     switch(setCCInstr->getOpcode())
 296     {
 297     case Instruction::SetEQ: opCode = V9::BE;  break;
 298     case Instruction::SetNE: opCode = V9::BNE; break;
 299     case Instruction::SetLE: opCode = V9::BLE; break;
 300     case Instruction::SetGE: opCode = V9::BGE; break;
 301     case Instruction::SetLT: opCode = V9::BL;  break;
 302     case Instruction::SetGT: opCode = V9::BG;  break;
 303     default:
 304       assert(0 && "Unrecognized VM instruction!");
 305       break;
 306     }
 307   } else {
 308     switch(setCCInstr->getOpcode())
 309     {
 310     case Instruction::SetEQ: opCode = V9::BE;   break;
 311     case Instruction::SetNE: opCode = V9::BNE;  break;
 312     case Instruction::SetLE: opCode = V9::BLEU; break;
 313     case Instruction::SetGE: opCode = V9::BCC;  break;
 314     case Instruction::SetLT: opCode = V9::BCS;  break;
 315     case Instruction::SetGT: opCode = V9::BGU;  break;
 316     default:
 317       assert(0 && "Unrecognized VM instruction!");
 318       break;
 319     }
 320   }
 321
 322   return opCode;
 323 }
 324
 325 static inline MachineOpCode
 326 ChooseBFpccInstruction(const InstructionNode* instrNode,
 327                        const BinaryOperator* setCCInstr)
 328 {
 329   MachineOpCode opCode = V9::INVALID_OPCODE;
 330
 331   switch(setCCInstr->getOpcode())
 332   {
 333   case Instruction::SetEQ: opCode = V9::FBE;  break;
 334   case Instruction::SetNE: opCode = V9::FBNE; break;
 335   case Instruction::SetLE: opCode = V9::FBLE; break;
 336   case Instruction::SetGE: opCode = V9::FBGE; break;
 337   case Instruction::SetLT: opCode = V9::FBL;  break;
 338   case Instruction::SetGT: opCode = V9::FBG;  break;
 339   default:
 340     assert(0 && "Unrecognized VM instruction!");
 341     break;
 342   }
 343
 344   return opCode;
 345 }
 346
 347
 348 // Create a unique TmpInstruction for a boolean value,
 349 // representing the CC register used by a branch on that value.
 350 // For now, hack this using a little static cache of TmpInstructions.
 351 // Eventually the entire BURG instruction selection should be put
 352 // into a separate class that can hold such information.
 353 // The static cache is not too bad because the memory for these
 354 // TmpInstructions will be freed along with the rest of the Function anyway.
 355 //
 356 static TmpInstruction*
 357 GetTmpForCC(Value* boolVal, const Function *F, const Type* ccType)
 358 {
 359   typedef hash_map<const Value*, TmpInstruction*> BoolTmpCache;
 360   static BoolTmpCache boolToTmpCache;     // Map boolVal -> TmpInstruction*
 361   static const Function *lastFunction = 0;// Use to flush cache between funcs
 362
 363   assert(boolVal->getType() == Type::BoolTy && "Weird but ok! Delete assert");
 364
 365   if (lastFunction != F) {
 366     lastFunction = F;
 367     boolToTmpCache.clear();
 368   }
 369
 370   // Look for tmpI and create a new one otherwise.  The new value is
 371   // directly written to map using the ref returned by operator[].
 372   TmpInstruction*& tmpI = boolToTmpCache[boolVal];
 373   if (tmpI == NULL)
 374     tmpI = new TmpInstruction(ccType, boolVal);
 375
 376   return tmpI;
 377 }
 378
 379
 380 static inline MachineOpCode
 381 ChooseBccInstruction(const InstructionNode* instrNode,
 382                      bool& isFPBranch)
 383 {
 384   InstructionNode* setCCNode = (InstructionNode*) instrNode->leftChild();
 385   assert(setCCNode->getOpLabel() == SetCCOp);
 386   BinaryOperator* setCCInstr =cast<BinaryOperator>(setCCNode->getInstruction());
 387   const Type* setCCType = setCCInstr->getOperand(0)->getType();
 388
 389   isFPBranch = setCCType->isFloatingPoint(); // Return value: don't delete!
 390
 391   if (isFPBranch)
 392     return ChooseBFpccInstruction(instrNode, setCCInstr);
 393   else
 394     return ChooseBpccInstruction(instrNode, setCCInstr);
 395 }
 396
 397
 398 static inline MachineOpCode
 399 ChooseMovFpccInstruction(const InstructionNode* instrNode)
 400 {
 401   MachineOpCode opCode = V9::INVALID_OPCODE;
 402
 403   switch(instrNode->getInstruction()->getOpcode())
 404   {
 405   case Instruction::SetEQ: opCode = V9::MOVFE;  break;
 406   case Instruction::SetNE: opCode = V9::MOVFNE; break;
 407   case Instruction::SetLE: opCode = V9::MOVFLE; break;
 408   case Instruction::SetGE: opCode = V9::MOVFGE; break;
 409   case Instruction::SetLT: opCode = V9::MOVFL;  break;
 410   case Instruction::SetGT: opCode = V9::MOVFG;  break;
 411   default:
 412     assert(0 && "Unrecognized VM instruction!");
 413     break;
 414   }
 415
 416   return opCode;
 417 }
 418
 419
 420 // Assumes that SUBcc v1, v2 -> v3 has been executed.
 421 // In most cases, we want to clear v3 and then follow it by instruction
 422 // MOVcc 1 -> v3.
 423 // Set mustClearReg=false if v3 need not be cleared before conditional move.
 424 // Set valueToMove=0 if we want to conditionally move 0 instead of 1
 425 //                      (i.e., we want to test inverse of a condition)
 426 // (The latter two cases do not seem to arise because SetNE needs nothing.)
 427 //
 428 static MachineOpCode
 429 ChooseMovpccAfterSub(const InstructionNode* instrNode,
 430                      bool& mustClearReg,
 431                      int& valueToMove)
 432 {
 433   MachineOpCode opCode = V9::INVALID_OPCODE;
 434   mustClearReg = true;
 435   valueToMove = 1;
 436
 437   switch(instrNode->getInstruction()->getOpcode())
 438   {
 439   case Instruction::SetEQ: opCode = V9::MOVE;  break;
 440   case Instruction::SetLE: opCode = V9::MOVLE; break;
 441   case Instruction::SetGE: opCode = V9::MOVGE; break;
 442   case Instruction::SetLT: opCode = V9::MOVL;  break;
 443   case Instruction::SetGT: opCode = V9::MOVG;  break;
 444   case Instruction::SetNE: assert(0 && "No move required!"); break;
 445   default:                   assert(0 && "Unrecognized VM instr!"); break;
 446   }
 447
 448   return opCode;
 449 }
 450
 451 static inline MachineOpCode
 452 ChooseConvertToFloatInstr(OpLabel vopCode, const Type* opType)
 453 {
 454   MachineOpCode opCode = V9::INVALID_OPCODE;
 455
 456   switch(vopCode)
 457   {
 458   case ToFloatTy:
 459     if (opType == Type::SByteTy || opType == Type::ShortTy ||
 460         opType == Type::IntTy)
 461       opCode = V9::FITOS;
 462     else if (opType == Type::LongTy)
 463       opCode = V9::FXTOS;
 464     else if (opType == Type::DoubleTy)
 465       opCode = V9::FDTOS;
 466     else if (opType == Type::FloatTy)
 467       ;
 468     else
 469       assert(0 && "Cannot convert this type to FLOAT on SPARC");
 470     break;
 471
 472   case ToDoubleTy:
 473     // This is usually used in conjunction with CreateCodeToCopyIntToFloat().
 474     // Both functions should treat the integer as a 32-bit value for types
 475     // of 4 bytes or less, and as a 64-bit value otherwise.
 476     if (opType == Type::SByteTy || opType == Type::UByteTy ||
 477         opType == Type::ShortTy || opType == Type::UShortTy ||
 478         opType == Type::IntTy   || opType == Type::UIntTy)
 479       opCode = V9::FITOD;
 480     else if (opType == Type::LongTy || opType == Type::ULongTy)
 481       opCode = V9::FXTOD;
 482     else if (opType == Type::FloatTy)
 483       opCode = V9::FSTOD;
 484     else if (opType == Type::DoubleTy)
 485       ;
 486     else
 487       assert(0 && "Cannot convert this type to DOUBLE on SPARC");
 488     break;
 489
 490   default:
 491     break;
 492   }
 493
 494   return opCode;
 495 }
 496
 497 static inline MachineOpCode
 498 ChooseConvertFPToIntInstr(Type::PrimitiveID tid, const Type* opType)
 499 {
 500   MachineOpCode opCode = V9::INVALID_OPCODE;;
 501
 502   assert((opType == Type::FloatTy || opType == Type::DoubleTy)
 503          && "This function should only be called for FLOAT or DOUBLE");
 504
 505   if (tid == Type::UIntTyID) {
 506     assert(tid != Type::UIntTyID && "FP-to-uint conversions must be expanded"
 507            " into FP->long->uint for SPARC v9:  SO RUN PRESELECTION PASS!");
 508   } else if (tid == Type::SByteTyID || tid == Type::ShortTyID ||
 509              tid == Type::IntTyID   || tid == Type::UByteTyID ||
 510              tid == Type::UShortTyID) {
 511     opCode = (opType == Type::FloatTy)? V9::FSTOI : V9::FDTOI;
 512   } else if (tid == Type::LongTyID || tid == Type::ULongTyID) {
 513       opCode = (opType == Type::FloatTy)? V9::FSTOX : V9::FDTOX;
 514   } else
 515     assert(0 && "Should not get here, Mo!");
 516
 517   return opCode;
 518 }
 519
 520 MachineInstr*
 521 CreateConvertFPToIntInstr(Type::PrimitiveID destTID,
 522                           Value* srcVal, Value* destVal)
 523 {
 524   MachineOpCode opCode = ChooseConvertFPToIntInstr(destTID, srcVal->getType());
 525   assert(opCode != V9::INVALID_OPCODE && "Expected to need conversion!");
 526   return BuildMI(opCode, 2).addReg(srcVal).addRegDef(destVal);
 527 }
 528
 529 // CreateCodeToConvertFloatToInt: Convert FP value to signed or unsigned integer
 530 // The FP value must be converted to the dest type in an FP register,
 531 // and the result is then copied from FP to int register via memory.
 532 //
 533 // Since fdtoi converts to signed integers, any FP value V between MAXINT+1
 534 // and MAXUNSIGNED (i.e., 2^31 <= V <= 2^32-1) would be converted incorrectly
 535 // *only* when converting to an unsigned.  (Unsigned byte, short or long
 536 // don't have this problem.)
 537 // For unsigned int, we therefore have to generate the code sequence:
 538 //
 539 //      if (V > (float) MAXINT) {
 540 //        unsigned result = (unsigned) (V  - (float) MAXINT);
 541 //        result = result + (unsigned) MAXINT;
 542 //      }
 543 //      else
 544 //        result = (unsigned) V;
 545 //
 546 static void
 547 CreateCodeToConvertFloatToInt(const TargetMachine& target,
 548                               Value* opVal,
 549                               Instruction* destI,
 550                               std::vector<MachineInstr*>& mvec,
 551                               MachineCodeForInstruction& mcfi)
 552 {
 553   // Create a temporary to represent the FP register into which the
 554   // int value will placed after conversion.  The type of this temporary
 555   // depends on the type of FP register to use: single-prec for a 32-bit
 556   // int or smaller; double-prec for a 64-bit int.
 557   //
 558   size_t destSize = target.getTargetData().getTypeSize(destI->getType());
 559   const Type* destTypeToUse = (destSize > 4)? Type::DoubleTy : Type::FloatTy;
 560   TmpInstruction* destForCast = new TmpInstruction(destTypeToUse, opVal);
 561   mcfi.addTemp(destForCast);
 562
 563   // Create the fp-to-int conversion code
 564   MachineInstr* M =CreateConvertFPToIntInstr(destI->getType()->getPrimitiveID(),
 565                                              opVal, destForCast);
 566   mvec.push_back(M);
 567
 568   // Create the fpreg-to-intreg copy code
 569   target.getInstrInfo().
 570     CreateCodeToCopyFloatToInt(target, destI->getParent()->getParent(),
 571                                destForCast, destI, mvec, mcfi);
 572 }
 573
 574
 575 static inline MachineOpCode
 576 ChooseAddInstruction(const InstructionNode* instrNode)
 577 {
 578   return ChooseAddInstructionByType(instrNode->getInstruction()->getType());
 579 }
 580
 581
 582 static inline MachineInstr*
 583 CreateMovFloatInstruction(const InstructionNode* instrNode,
 584                           const Type* resultType)
 585 {
 586   return BuildMI((resultType == Type::FloatTy) ? V9::FMOVS : V9::FMOVD, 2)
 587                    .addReg(instrNode->leftChild()->getValue())
 588                    .addRegDef(instrNode->getValue());
 589 }
 590
 591 static inline MachineInstr*
 592 CreateAddConstInstruction(const InstructionNode* instrNode)
 593 {
 594   MachineInstr* minstr = NULL;
 595
 596   Value* constOp = ((InstrTreeNode*) instrNode->rightChild())->getValue();
 597   assert(isa<Constant>(constOp));
 598
 599   // Cases worth optimizing are:
 600   // (1) Add with 0 for float or double: use an FMOV of appropriate type,
 601   //     instead of an FADD (1 vs 3 cycles).  There is no integer MOV.
 602   //
 603   if (ConstantFP *FPC = dyn_cast<ConstantFP>(constOp)) {
 604     double dval = FPC->getValue();
 605     if (dval == 0.0)
 606       minstr = CreateMovFloatInstruction(instrNode,
 607                                         instrNode->getInstruction()->getType());
 608   }
 609
 610   return minstr;
 611 }
 612
 613
 614 static inline MachineOpCode
 615 ChooseSubInstructionByType(const Type* resultType)
 616 {
 617   MachineOpCode opCode = V9::INVALID_OPCODE;
 618
 619   if (resultType->isInteger() || isa<PointerType>(resultType)) {
 620       opCode = V9::SUB;
 621   } else {
 622     switch(resultType->getPrimitiveID())
 623     {
 624     case Type::FloatTyID:  opCode = V9::FSUBS; break;
 625     case Type::DoubleTyID: opCode = V9::FSUBD; break;
 626     default: assert(0 && "Invalid type for SUB instruction"); break;
 627     }
 628   }
 629
 630   return opCode;
 631 }
 632
 633
 634 static inline MachineInstr*
 635 CreateSubConstInstruction(const InstructionNode* instrNode)
 636 {
 637   MachineInstr* minstr = NULL;
 638
 639   Value* constOp = ((InstrTreeNode*) instrNode->rightChild())->getValue();
 640   assert(isa<Constant>(constOp));
 641
 642   // Cases worth optimizing are:
 643   // (1) Sub with 0 for float or double: use an FMOV of appropriate type,
 644   //     instead of an FSUB (1 vs 3 cycles).  There is no integer MOV.
 645   //
 646   if (ConstantFP *FPC = dyn_cast<ConstantFP>(constOp)) {
 647     double dval = FPC->getValue();
 648     if (dval == 0.0)
 649       minstr = CreateMovFloatInstruction(instrNode,
 650                                         instrNode->getInstruction()->getType());
 651   }
 652
 653   return minstr;
 654 }
 655
 656
 657 static inline MachineOpCode
 658 ChooseFcmpInstruction(const InstructionNode* instrNode)
 659 {
 660   MachineOpCode opCode = V9::INVALID_OPCODE;
 661
 662   Value* operand = ((InstrTreeNode*) instrNode->leftChild())->getValue();
 663   switch(operand->getType()->getPrimitiveID()) {
 664   case Type::FloatTyID:  opCode = V9::FCMPS; break;
 665   case Type::DoubleTyID: opCode = V9::FCMPD; break;
 666   default: assert(0 && "Invalid type for FCMP instruction"); break;
 667   }
 668
 669   return opCode;
 670 }
 671
 672
 673 // Assumes that leftArg and rightArg are both cast instructions.
 674 //
 675 static inline bool
 676 BothFloatToDouble(const InstructionNode* instrNode)
 677 {
 678   InstrTreeNode* leftArg = instrNode->leftChild();
 679   InstrTreeNode* rightArg = instrNode->rightChild();
 680   InstrTreeNode* leftArgArg = leftArg->leftChild();
 681   InstrTreeNode* rightArgArg = rightArg->leftChild();
 682   assert(leftArg->getValue()->getType() == rightArg->getValue()->getType());
 683
 684   // Check if both arguments are floats cast to double
 685   return (leftArg->getValue()->getType() == Type::DoubleTy &&
 686           leftArgArg->getValue()->getType() == Type::FloatTy &&
 687           rightArgArg->getValue()->getType() == Type::FloatTy);
 688 }
 689
 690
 691 static inline MachineOpCode
 692 ChooseMulInstructionByType(const Type* resultType)
 693 {
 694   MachineOpCode opCode = V9::INVALID_OPCODE;
 695
 696   if (resultType->isInteger())
 697     opCode = V9::MULX;
 698   else
 699     switch(resultType->getPrimitiveID())
 700       {
 701       case Type::FloatTyID:  opCode = V9::FMULS; break;
 702       case Type::DoubleTyID: opCode = V9::FMULD; break;
 703       default: assert(0 && "Invalid type for MUL instruction"); break;
 704       }
 705
 706   return opCode;
 707 }
 708
 709
 710
 711 static inline MachineInstr*
 712 CreateIntNegInstruction(const TargetMachine& target,
 713                         Value* vreg)
 714 {
 715   return BuildMI(V9::SUB, 3).addMReg(target.getRegInfo().getZeroRegNum())
 716     .addReg(vreg).addRegDef(vreg);
 717 }
 718
 719
 720 // Create instruction sequence for any shift operation.
 721 // SLL or SLLX on an operand smaller than the integer reg. size (64bits)
 722 // requires a second instruction for explicit sign-extension.
 723 // Note that we only have to worry about a sign-bit appearing in the
 724 // most significant bit of the operand after shifting (e.g., bit 32 of
 725 // Int or bit 16 of Short), so we do not have to worry about results
 726 // that are as large as a normal integer register.
 727 //
 728 static inline void
 729 CreateShiftInstructions(const TargetMachine& target,
 730                         Function* F,
 731                         MachineOpCode shiftOpCode,
 732                         Value* argVal1,
 733                         Value* optArgVal2, /* Use optArgVal2 if not NULL */
 734                         unsigned optShiftNum, /* else use optShiftNum */
 735                         Instruction* destVal,
 736                         std::vector<MachineInstr*>& mvec,
 737                         MachineCodeForInstruction& mcfi)
 738 {
 739   assert((optArgVal2 != NULL || optShiftNum <= 64) &&
 740          "Large shift sizes unexpected, but can be handled below: "
 741          "You need to check whether or not it fits in immed field below");
 742
 743   // If this is a logical left shift of a type smaller than the standard
 744   // integer reg. size, we have to extend the sign-bit into upper bits
 745   // of dest, so we need to put the result of the SLL into a temporary.
 746   //
 747   Value* shiftDest = destVal;
 748   unsigned opSize = target.getTargetData().getTypeSize(argVal1->getType());
 749   if ((shiftOpCode == V9::SLL || shiftOpCode == V9::SLLX) && opSize < 8)
 750     { // put SLL result into a temporary
 751       shiftDest = new TmpInstruction(argVal1, optArgVal2, "sllTmp");
 752       mcfi.addTemp(shiftDest);
 753     }
 754
 755   MachineInstr* M = (optArgVal2 != NULL)
 756     ? BuildMI(shiftOpCode, 3).addReg(argVal1).addReg(optArgVal2)
 757                              .addReg(shiftDest, MOTy::Def)
 758     : BuildMI(shiftOpCode, 3).addReg(argVal1).addZImm(optShiftNum)
 759                              .addReg(shiftDest, MOTy::Def);
 760   mvec.push_back(M);
 761
 762   if (shiftDest != destVal)
 763     { // extend the sign-bit of the result into all upper bits of dest
 764       assert(8*opSize <= 32 && "Unexpected type size > 4 and < IntRegSize?");
 765       target.getInstrInfo().
 766         CreateSignExtensionInstructions(target, F, shiftDest, destVal,
 767                                         8*opSize, mvec, mcfi);
 768     }
 769 }
 770
 771
 772 // Does not create any instructions if we cannot exploit constant to
 773 // create a cheaper instruction.
 774 // This returns the approximate cost of the instructions generated,
 775 // which is used to pick the cheapest when both operands are constant.
 776 static inline unsigned
 777 CreateMulConstInstruction(const TargetMachine &target, Function* F,
 778                           Value* lval, Value* rval, Instruction* destVal,
 779                           std::vector<MachineInstr*>& mvec,
 780                           MachineCodeForInstruction& mcfi)
 781 {
 782   /* Use max. multiply cost, viz., cost of MULX */
 783   unsigned cost = target.getInstrInfo().minLatency(V9::MULX);
 784   unsigned firstNewInstr = mvec.size();
 785
 786   Value* constOp = rval;
 787   if (! isa<Constant>(constOp))
 788     return cost;
 789
 790   // Cases worth optimizing are:
 791   // (1) Multiply by 0 or 1 for any type: replace with copy (ADD or FMOV)
 792   // (2) Multiply by 2^x for integer types: replace with Shift
 793   //
 794   const Type* resultType = destVal->getType();
 795
 796   if (resultType->isInteger() || isa<PointerType>(resultType)) {
 797     bool isValidConst;
 798     int64_t C = GetConstantValueAsSignedInt(constOp, isValidConst);
 799     if (isValidConst) {
 800       unsigned pow;
 801       bool needNeg = false;
 802       if (C < 0) {
 803         needNeg = true;
 804         C = -C;
 805       }
 806
 807       if (C == 0 || C == 1) {
 808         cost = target.getInstrInfo().minLatency(V9::ADD);
 809         unsigned Zero = target.getRegInfo().getZeroRegNum();
 810         MachineInstr* M;
 811         if (C == 0)
 812           M = BuildMI(V9::ADD,3).addMReg(Zero).addMReg(Zero).addRegDef(destVal);
 813         else
 814           M = BuildMI(V9::ADD,3).addReg(lval).addMReg(Zero).addRegDef(destVal);
 815         mvec.push_back(M);
 816       }
 817       else if (isPowerOf2(C, pow)) {
 818         unsigned opSize = target.getTargetData().getTypeSize(resultType);
 819         MachineOpCode opCode = (opSize <= 32)? V9::SLL : V9::SLLX;
 820         CreateShiftInstructions(target, F, opCode, lval, NULL, pow,
 821                                 destVal, mvec, mcfi);
 822       }
 823
 824       if (mvec.size() > 0 && needNeg)
 825       { // insert <reg = SUB 0, reg> after the instr to flip the sign
 826         MachineInstr* M = CreateIntNegInstruction(target, destVal);
 827         mvec.push_back(M);
 828       }
 829     }
 830   } else {
 831     if (ConstantFP *FPC = dyn_cast<ConstantFP>(constOp)) {
 832       double dval = FPC->getValue();
 833       if (fabs(dval) == 1) {
 834         MachineOpCode opCode =  (dval < 0)
 835           ? (resultType == Type::FloatTy? V9::FNEGS : V9::FNEGD)
 836           : (resultType == Type::FloatTy? V9::FMOVS : V9::FMOVD);
 837         mvec.push_back(BuildMI(opCode,2).addReg(lval).addRegDef(destVal));
 838       }
 839     }
 840   }
 841
 842   if (firstNewInstr < mvec.size()) {
 843     cost = 0;
 844     for (unsigned i=firstNewInstr; i < mvec.size(); ++i)
 845       cost += target.getInstrInfo().minLatency(mvec[i]->getOpCode());
 846   }
 847
 848   return cost;
 849 }
 850
 851
 852 // Does not create any instructions if we cannot exploit constant to
 853 // create a cheaper instruction.
 854 //
 855 static inline void
 856 CreateCheapestMulConstInstruction(const TargetMachine &target,
 857                                   Function* F,
 858                                   Value* lval, Value* rval,
 859                                   Instruction* destVal,
 860                                   std::vector<MachineInstr*>& mvec,
 861                                   MachineCodeForInstruction& mcfi)
 862 {
 863   Value* constOp;
 864   if (isa<Constant>(lval) && isa<Constant>(rval))
 865     { // both operands are constant: evaluate and "set" in dest
 866       Constant* P = ConstantFoldBinaryInstruction(Instruction::Mul,
 867                                   cast<Constant>(lval), cast<Constant>(rval));
 868       target.getInstrInfo().CreateCodeToLoadConst(target,F,P,destVal,mvec,mcfi);
 869     }
 870   else if (isa<Constant>(rval))         // rval is constant, but not lval
 871     CreateMulConstInstruction(target, F, lval, rval, destVal, mvec, mcfi);
 872   else if (isa<Constant>(lval))         // lval is constant, but not rval
 873     CreateMulConstInstruction(target, F, lval, rval, destVal, mvec, mcfi);
 874
 875   // else neither is constant
 876   return;
 877 }
 878
 879 // Return NULL if we cannot exploit constant to create a cheaper instruction
 880 static inline void
 881 CreateMulInstruction(const TargetMachine &target, Function* F,
 882                      Value* lval, Value* rval, Instruction* destVal,
 883                      std::vector<MachineInstr*>& mvec,
 884                      MachineCodeForInstruction& mcfi,
 885                      MachineOpCode forceMulOp = INVALID_MACHINE_OPCODE)
 886 {
 887   unsigned L = mvec.size();
 888   CreateCheapestMulConstInstruction(target,F, lval, rval, destVal, mvec, mcfi);
 889   if (mvec.size() == L) {
 890     // no instructions were added so create MUL reg, reg, reg.
 891     // Use FSMULD if both operands are actually floats cast to doubles.
 892     // Otherwise, use the default opcode for the appropriate type.
 893     MachineOpCode mulOp = ((forceMulOp != INVALID_MACHINE_OPCODE)
 894                            ? forceMulOp
 895                            : ChooseMulInstructionByType(destVal->getType()));
 896     mvec.push_back(BuildMI(mulOp, 3).addReg(lval).addReg(rval)
 897                    .addRegDef(destVal));
 898   }
 899 }
 900
 901
 902 // Generate a divide instruction for Div or Rem.
 903 // For Rem, this assumes that the operand type will be signed if the result
 904 // type is signed.  This is correct because they must have the same sign.
 905 //
 906 static inline MachineOpCode
 907 ChooseDivInstruction(TargetMachine &target,
 908                      const InstructionNode* instrNode)
 909 {
 910   MachineOpCode opCode = V9::INVALID_OPCODE;
 911
 912   const Type* resultType = instrNode->getInstruction()->getType();
 913
 914   if (resultType->isInteger())
 915     opCode = resultType->isSigned()? V9::SDIVX : V9::UDIVX;
 916   else
 917     switch(resultType->getPrimitiveID())
 918       {
 919       case Type::FloatTyID:  opCode = V9::FDIVS; break;
 920       case Type::DoubleTyID: opCode = V9::FDIVD; break;
 921       default: assert(0 && "Invalid type for DIV instruction"); break;
 922       }
 923
 924   return opCode;
 925 }
 926
 927
 928 // Return if we cannot exploit constant to create a cheaper instruction
 929 static inline void
 930 CreateDivConstInstruction(TargetMachine &target,
 931                           const InstructionNode* instrNode,
 932                           std::vector<MachineInstr*>& mvec)
 933 {
 934   Value* LHS  = instrNode->leftChild()->getValue();
 935   Value* constOp = ((InstrTreeNode*) instrNode->rightChild())->getValue();
 936   if (!isa<Constant>(constOp))
 937     return;
 938
 939   Value* DestVal = instrNode->getValue();
 940   unsigned ZeroReg = target.getRegInfo().getZeroRegNum();
 941
 942   // Cases worth optimizing are:
 943   // (1) Divide by 1 for any type: replace with copy (ADD or FMOV)
 944   // (2) Divide by 2^x for integer types: replace with SR[L or A]{X}
 945   //
 946   const Type* resultType = instrNode->getInstruction()->getType();
 947
 948   if (resultType->isInteger())
 949   {
 950     unsigned pow;
 951     bool isValidConst;
 952     int64_t C = GetConstantValueAsSignedInt(constOp, isValidConst);
 953     if (isValidConst) {
 954       bool needNeg = false;
 955       if (C < 0) {
 956         needNeg = true;
 957         C = -C;
 958       }
 959
 960       if (C == 1) {
 961         mvec.push_back(BuildMI(V9::ADD, 3).addReg(LHS).addMReg(ZeroReg)
 962                        .addRegDef(DestVal));
 963       } else if (isPowerOf2(C, pow)) {
 964         unsigned opCode= ((resultType->isSigned())
 965                           ? (resultType==Type::LongTy) ? V9::SRAX : V9::SRA
 966                           : (resultType==Type::LongTy) ? V9::SRLX : V9::SRL);
 967         mvec.push_back(BuildMI(opCode, 3).addReg(LHS).addZImm(pow)
 968                        .addRegDef(DestVal));
 969       }
 970
 971       if (needNeg && (C == 1 || isPowerOf2(C, pow))) {
 972         // insert <reg = SUB 0, reg> after the instr to flip the sign
 973         mvec.push_back(CreateIntNegInstruction(target, DestVal));
 974       }
 975     }
 976   } else {
 977     if (ConstantFP *FPC = dyn_cast<ConstantFP>(constOp)) {
 978       double dval = FPC->getValue();
 979       if (fabs(dval) == 1) {
 980         unsigned opCode =
 981           (dval < 0) ? (resultType == Type::FloatTy? V9::FNEGS : V9::FNEGD)
 982           : (resultType == Type::FloatTy? V9::FMOVS : V9::FMOVD);
 983
 984         mvec.push_back(BuildMI(opCode, 2).addReg(LHS).addRegDef(DestVal));
 985       }
 986     }
 987   }
 988 }
 989
 990
 991 static void
 992 CreateCodeForVariableSizeAlloca(const TargetMachine& target,
 993                                 Instruction* result,
 994                                 unsigned tsize,
 995                                 Value* numElementsVal,
 996                                 std::vector<MachineInstr*>& getMvec)
 997 {
 998   Value* totalSizeVal;
 999   MachineInstr* M;
1000   MachineCodeForInstruction& mcfi = MachineCodeForInstruction::get(result);
1001   Function *F = result->getParent()->getParent();
1002
1003   // Enforce the alignment constraints on the stack pointer at
1004   // compile time if the total size is a known constant.
1005   if (isa<Constant>(numElementsVal))
1006     {
1007       bool isValid;
1008       int64_t numElem = GetConstantValueAsSignedInt(numElementsVal, isValid);
1009       assert(isValid && "Unexpectedly large array dimension in alloca!");
1010       int64_t total = numElem * tsize;
1011       if (int extra= total % target.getFrameInfo().getStackFrameSizeAlignment())
1012         total += target.getFrameInfo().getStackFrameSizeAlignment() - extra;
1013       totalSizeVal = ConstantSInt::get(Type::IntTy, total);
1014     }
1015   else
1016     {
1017       // The size is not a constant.  Generate code to compute it and
1018       // code to pad the size for stack alignment.
1019       // Create a Value to hold the (constant) element size
1020       Value* tsizeVal = ConstantSInt::get(Type::IntTy, tsize);
1021
1022       // Create temporary values to hold the result of MUL, SLL, SRL
1023       // THIS CASE IS INCOMPLETE AND WILL BE FIXED SHORTLY.
1024       TmpInstruction* tmpProd = new TmpInstruction(numElementsVal, tsizeVal);
1025       TmpInstruction* tmpSLL  = new TmpInstruction(numElementsVal, tmpProd);
1026       TmpInstruction* tmpSRL  = new TmpInstruction(numElementsVal, tmpSLL);
1027       mcfi.addTemp(tmpProd);
1028       mcfi.addTemp(tmpSLL);
1029       mcfi.addTemp(tmpSRL);
1030
1031       // Instruction 1: mul numElements, typeSize -> tmpProd
1032       // This will optimize the MUL as far as possible.
1033       CreateMulInstruction(target, F, numElementsVal, tsizeVal, tmpProd,getMvec,
1034                            mcfi, INVALID_MACHINE_OPCODE);
1035
1036       assert(0 && "Need to insert padding instructions here!");
1037
1038       totalSizeVal = tmpProd;
1039     }
1040
1041   // Get the constant offset from SP for dynamically allocated storage
1042   // and create a temporary Value to hold it.
1043   MachineFunction& mcInfo = MachineFunction::get(F);
1044   bool growUp;
1045   ConstantSInt* dynamicAreaOffset =
1046     ConstantSInt::get(Type::IntTy,
1047                      target.getFrameInfo().getDynamicAreaOffset(mcInfo,growUp));
1048   assert(! growUp && "Has SPARC v9 stack frame convention changed?");
1049
1050   unsigned SPReg = target.getRegInfo().getStackPointer();
1051
1052   // Instruction 2: sub %sp, totalSizeVal -> %sp
1053   getMvec.push_back(BuildMI(V9::SUB, 3).addMReg(SPReg).addReg(totalSizeVal)
1054                     .addMReg(SPReg,MOTy::Def));
1055
1056   // Instruction 3: add %sp, frameSizeBelowDynamicArea -> result
1057   getMvec.push_back(BuildMI(V9::ADD, 3).addMReg(SPReg).addReg(dynamicAreaOffset)
1058                     .addRegDef(result));
1059 }
1060
1061
1062 static void
1063 CreateCodeForFixedSizeAlloca(const TargetMachine& target,
1064                              Instruction* result,
1065                              unsigned tsize,
1066                              unsigned numElements,
1067                              std::vector<MachineInstr*>& getMvec)
1068 {
1069   assert(tsize > 0 && "Illegal (zero) type size for alloca");
1070   assert(result && result->getParent() &&
1071          "Result value is not part of a function?");
1072   Function *F = result->getParent()->getParent();
1073   MachineFunction &mcInfo = MachineFunction::get(F);
1074
1075   // Check if the offset would small enough to use as an immediate in
1076   // load/stores (check LDX because all load/stores have the same-size immediate
1077   // field).  If not, put the variable in the dynamically sized area of the
1078   // frame.
1079   unsigned paddedSizeIgnored;
1080   int offsetFromFP = mcInfo.getInfo()->computeOffsetforLocalVar(result,
1081                                                      paddedSizeIgnored,
1082                                                      tsize * numElements);
1083   if (! target.getInstrInfo().constantFitsInImmedField(V9::LDX, offsetFromFP)) {
1084     CreateCodeForVariableSizeAlloca(target, result, tsize,
1085                                     ConstantSInt::get(Type::IntTy,numElements),
1086                                     getMvec);
1087     return;
1088   }
1089
1090   // else offset fits in immediate field so go ahead and allocate it.
1091   offsetFromFP = mcInfo.getInfo()->allocateLocalVar(result, tsize *numElements);
1092
1093   // Create a temporary Value to hold the constant offset.
1094   // This is needed because it may not fit in the immediate field.
1095   ConstantSInt* offsetVal = ConstantSInt::get(Type::IntTy, offsetFromFP);
1096
1097   // Instruction 1: add %fp, offsetFromFP -> result
1098   unsigned FPReg = target.getRegInfo().getFramePointer();
1099   getMvec.push_back(BuildMI(V9::ADD, 3).addMReg(FPReg).addReg(offsetVal)
1100                     .addRegDef(result));
1101 }
1102
1103
1104 //------------------------------------------------------------------------
1105 // Function SetOperandsForMemInstr
1106 //
1107 // Choose addressing mode for the given load or store instruction.
1108 // Use [reg+reg] if it is an indexed reference, and the index offset is
1109 //               not a constant or if it cannot fit in the offset field.
1110 // Use [reg+offset] in all other cases.
1111 //
1112 // This assumes that all array refs are "lowered" to one of these forms:
1113 //      %x = load (subarray*) ptr, constant     ; single constant offset
1114 //      %x = load (subarray*) ptr, offsetVal    ; single non-constant offset
1115 // Generally, this should happen via strength reduction + LICM.
1116 // Also, strength reduction should take care of using the same register for
1117 // the loop index variable and an array index, when that is profitable.
1118 //------------------------------------------------------------------------
1119
1120 static void
1121 SetOperandsForMemInstr(unsigned Opcode,
1122                        std::vector<MachineInstr*>& mvec,
1123                        InstructionNode* vmInstrNode,
1124                        const TargetMachine& target)
1125 {
1126   Instruction* memInst = vmInstrNode->getInstruction();
1127   // Index vector, ptr value, and flag if all indices are const.
1128   std::vector<Value*> idxVec;
1129   bool allConstantIndices;
1130   Value* ptrVal = GetMemInstArgs(vmInstrNode, idxVec, allConstantIndices);
1131
1132   // Now create the appropriate operands for the machine instruction.
1133   // First, initialize so we default to storing the offset in a register.
1134   int64_t smallConstOffset = 0;
1135   Value* valueForRegOffset = NULL;
1136   MachineOperand::MachineOperandType offsetOpType =
1137     MachineOperand::MO_VirtualRegister;
1138
1139   // Check if there is an index vector and if so, compute the
1140   // right offset for structures and for arrays
1141   //
1142   if (!idxVec.empty())
1143     {
1144       const PointerType* ptrType = cast<PointerType>(ptrVal->getType());
1145
1146       // If all indices are constant, compute the combined offset directly.
1147       if (allConstantIndices)
1148         {
1149           // Compute the offset value using the index vector. Create a
1150           // virtual reg. for it since it may not fit in the immed field.
1151           uint64_t offset = target.getTargetData().getIndexedOffset(ptrType,idxVec);
1152           valueForRegOffset = ConstantSInt::get(Type::LongTy, offset);
1153         }
1154       else
1155         {
1156           // There is at least one non-constant offset.  Therefore, this must
1157           // be an array ref, and must have been lowered to a single non-zero
1158           // offset.  (An extra leading zero offset, if any, can be ignored.)
1159           // Generate code sequence to compute address from index.
1160           //
1161           bool firstIdxIsZero = IsZero(idxVec[0]);
1162           assert(idxVec.size() == 1U + firstIdxIsZero
1163                  && "Array refs must be lowered before Instruction Selection");
1164
1165           Value* idxVal = idxVec[firstIdxIsZero];
1166
1167           std::vector<MachineInstr*> mulVec;
1168           Instruction* addr = new TmpInstruction(Type::ULongTy, memInst);
1169           MachineCodeForInstruction::get(memInst).addTemp(addr);
1170
1171           // Get the array type indexed by idxVal, and compute its element size.
1172           // The call to getTypeSize() will fail if size is not constant.
1173           const Type* vecType = (firstIdxIsZero
1174                                  ? GetElementPtrInst::getIndexedType(ptrType,
1175                                            std::vector<Value*>(1U, idxVec[0]),
1176                                            /*AllowCompositeLeaf*/ true)
1177                                  : ptrType);
1178           const Type* eltType = cast<SequentialType>(vecType)->getElementType();
1179           ConstantUInt* eltSizeVal = ConstantUInt::get(Type::ULongTy,
1180                                        target.getTargetData().getTypeSize(eltType));
1181
1182           // CreateMulInstruction() folds constants intelligently enough.
1183           CreateMulInstruction(target, memInst->getParent()->getParent(),
1184                                idxVal,         /* lval, not likely to be const*/
1185                                eltSizeVal,     /* rval, likely to be constant */
1186                                addr,           /* result */
1187                                mulVec, MachineCodeForInstruction::get(memInst),
1188                                INVALID_MACHINE_OPCODE);
1189
1190           assert(mulVec.size() > 0 && "No multiply code created?");
1191           mvec.insert(mvec.end(), mulVec.begin(), mulVec.end());
1192
1193           valueForRegOffset = addr;
1194         }
1195     }
1196   else
1197     {
1198       offsetOpType = MachineOperand::MO_SignExtendedImmed;
1199       smallConstOffset = 0;
1200     }
1201
1202   // For STORE:
1203   //   Operand 0 is value, operand 1 is ptr, operand 2 is offset
1204   // For LOAD or GET_ELEMENT_PTR,
1205   //   Operand 0 is ptr, operand 1 is offset, operand 2 is result.
1206   //
1207   unsigned offsetOpNum, ptrOpNum;
1208   MachineInstr *MI;
1209   if (memInst->getOpcode() == Instruction::Store) {
1210     if (offsetOpType == MachineOperand::MO_VirtualRegister)
1211       MI = BuildMI(Opcode, 3).addReg(vmInstrNode->leftChild()->getValue())
1212                              .addReg(ptrVal).addReg(valueForRegOffset);
1213     else
1214       MI = BuildMI(Opcode, 3).addReg(vmInstrNode->leftChild()->getValue())
1215                              .addReg(ptrVal).addSImm(smallConstOffset);
1216   } else {
1217     if (offsetOpType == MachineOperand::MO_VirtualRegister)
1218       MI = BuildMI(Opcode, 3).addReg(ptrVal).addReg(valueForRegOffset)
1219                              .addRegDef(memInst);
1220     else
1221       MI = BuildMI(Opcode, 3).addReg(ptrVal).addSImm(smallConstOffset)
1222                              .addRegDef(memInst);
1223   }
1224   mvec.push_back(MI);
1225 }
1226
1227
1228 //
1229 // Substitute operand `operandNum' of the instruction in node `treeNode'
1230 // in place of the use(s) of that instruction in node `parent'.
1231 // Check both explicit and implicit operands!
1232 // Also make sure to skip over a parent who:
1233 // (1) is a list node in the Burg tree, or
1234 // (2) itself had its results forwarded to its parent
1235 //
1236 static void
1237 ForwardOperand(InstructionNode* treeNode,
1238                InstrTreeNode*   parent,
1239                int operandNum)
1240 {
1241   assert(treeNode && parent && "Invalid invocation of ForwardOperand");
1242
1243   Instruction* unusedOp = treeNode->getInstruction();
1244   Value* fwdOp = unusedOp->getOperand(operandNum);
1245
1246   // The parent itself may be a list node, so find the real parent instruction
1247   while (parent->getNodeType() != InstrTreeNode::NTInstructionNode)
1248     {
1249       parent = parent->parent();
1250       assert(parent && "ERROR: Non-instruction node has no parent in tree.");
1251     }
1252   InstructionNode* parentInstrNode = (InstructionNode*) parent;
1253
1254   Instruction* userInstr = parentInstrNode->getInstruction();
1255   MachineCodeForInstruction &mvec = MachineCodeForInstruction::get(userInstr);
1256
1257   // The parent's mvec would be empty if it was itself forwarded.
1258   // Recursively call ForwardOperand in that case...
1259   //
1260   if (mvec.size() == 0)
1261     {
1262       assert(parent->parent() != NULL &&
1263              "Parent could not have been forwarded, yet has no instructions?");
1264       ForwardOperand(treeNode, parent->parent(), operandNum);
1265     }
1266   else
1267     {
1268       for (unsigned i=0, N=mvec.size(); i < N; i++)
1269         {
1270           MachineInstr* minstr = mvec[i];
1271           for (unsigned i=0, numOps=minstr->getNumOperands(); i < numOps; ++i)
1272             {
1273               const MachineOperand& mop = minstr->getOperand(i);
1274               if (mop.getType() == MachineOperand::MO_VirtualRegister &&
1275                   mop.getVRegValue() == unusedOp)
1276                 minstr->SetMachineOperandVal(i,
1277                                 MachineOperand::MO_VirtualRegister, fwdOp);
1278             }
1279
1280           for (unsigned i=0,numOps=minstr->getNumImplicitRefs(); i<numOps; ++i)
1281             if (minstr->getImplicitRef(i) == unusedOp)
1282               minstr->setImplicitRef(i, fwdOp,
1283                                      minstr->implicitRefIsDefined(i),
1284                                      minstr->implicitRefIsDefinedAndUsed(i));
1285         }
1286     }
1287 }
1288
1289
1290 inline bool
1291 AllUsesAreBranches(const Instruction* setccI)
1292 {
1293   for (Value::use_const_iterator UI=setccI->use_begin(), UE=setccI->use_end();
1294        UI != UE; ++UI)
1295     if (! isa<TmpInstruction>(*UI)     // ignore tmp instructions here
1296         && cast<Instruction>(*UI)->getOpcode() != Instruction::Br)
1297       return false;
1298   return true;
1299 }
1300
1301 //******************* Externally Visible Functions *************************/
1302
1303 //------------------------------------------------------------------------
1304 // External Function: ThisIsAChainRule
1305 //
1306 // Purpose:
1307 //   Check if a given BURG rule is a chain rule.
1308 //------------------------------------------------------------------------
1309
1310 extern bool
1311 ThisIsAChainRule(int eruleno)
1312 {
1313   switch(eruleno)
1314     {
1315     case 111:   // stmt:  reg
1316     case 123:
1317     case 124:
1318     case 125:
1319     case 126:
1320     case 127:
1321     case 128:
1322     case 129:
1323     case 130:
1324     case 131:
1325     case 132:
1326     case 133:
1327     case 155:
1328     case 221:
1329     case 222:
1330     case 241:
1331     case 242:
1332     case 243:
1333     case 244:
1334     case 245:
1335     case 321:
1336       return true; break;
1337
1338     default:
1339       return false; break;
1340     }
1341 }
1342
1343
1344 //------------------------------------------------------------------------
1345 // External Function: GetInstructionsByRule
1346 //
1347 // Purpose:
1348 //   Choose machine instructions for the SPARC according to the
1349 //   patterns chosen by the BURG-generated parser.
1350 //------------------------------------------------------------------------
1351
1352 void
1353 GetInstructionsByRule(InstructionNode* subtreeRoot,
1354                       int ruleForNode,
1355                       short* nts,
1356                       TargetMachine &target,
1357                       std::vector<MachineInstr*>& mvec)
1358 {
1359   bool checkCast = false;               // initialize here to use fall-through
1360   bool maskUnsignedResult = false;
1361   int nextRule;
1362   int forwardOperandNum = -1;
1363   unsigned allocaSize = 0;
1364   MachineInstr* M, *M2;
1365   unsigned L;
1366
1367   mvec.clear();
1368
1369   // If the code for this instruction was folded into the parent (user),
1370   // then do nothing!
1371   if (subtreeRoot->isFoldedIntoParent())
1372     return;
1373
1374   //
1375   // Let's check for chain rules outside the switch so that we don't have
1376   // to duplicate the list of chain rule production numbers here again
1377   //
1378   if (ThisIsAChainRule(ruleForNode))
1379     {
1380       // Chain rules have a single nonterminal on the RHS.
1381       // Get the rule that matches the RHS non-terminal and use that instead.
1382       //
1383       assert(nts[0] && ! nts[1]
1384              && "A chain rule should have only one RHS non-terminal!");
1385       nextRule = burm_rule(subtreeRoot->state, nts[0]);
1386       nts = burm_nts[nextRule];
1387       GetInstructionsByRule(subtreeRoot, nextRule, nts, target, mvec);
1388     }
1389   else
1390     {
1391       switch(ruleForNode) {
1392       case 1:   // stmt:   Ret
1393       case 2:   // stmt:   RetValue(reg)
1394       {         // NOTE: Prepass of register allocation is responsible
1395                 //       for moving return value to appropriate register.
1396                 // Mark the return-address register as a hidden virtual reg.
1397                 // Mark the return value   register as an implicit ref of
1398                 // the machine instruction.
1399                 // Finally put a NOP in the delay slot.
1400         ReturnInst *returnInstr =
1401           cast<ReturnInst>(subtreeRoot->getInstruction());
1402         assert(returnInstr->getOpcode() == Instruction::Ret);
1403
1404         Instruction* returnReg = new TmpInstruction(returnInstr);
1405         MachineCodeForInstruction::get(returnInstr).addTemp(returnReg);
1406
1407         M = BuildMI(V9::JMPLRET, 3).addReg(returnReg).addSImm(8)
1408           .addMReg(target.getRegInfo().getZeroRegNum(), MOTy::Def);
1409
1410         if (returnInstr->getReturnValue() != NULL)
1411           M->addImplicitRef(returnInstr->getReturnValue());
1412
1413         mvec.push_back(M);
1414         mvec.push_back(BuildMI(V9::NOP, 0));
1415
1416         break;
1417       }
1418
1419       case 3:   // stmt:   Store(reg,reg)
1420       case 4:   // stmt:   Store(reg,ptrreg)
1421         SetOperandsForMemInstr(ChooseStoreInstruction(
1422                         subtreeRoot->leftChild()->getValue()->getType()),
1423                                mvec, subtreeRoot, target);
1424         break;
1425
1426       case 5:   // stmt:   BrUncond
1427         {
1428           BranchInst *BI = cast<BranchInst>(subtreeRoot->getInstruction());
1429           mvec.push_back(BuildMI(V9::BA, 1).addPCDisp(BI->getSuccessor(0)));
1430
1431           // delay slot
1432           mvec.push_back(BuildMI(V9::NOP, 0));
1433           break;
1434         }
1435
1436       case 206: // stmt:   BrCond(setCCconst)
1437       { // setCCconst => boolean was computed with `%b = setCC type reg1 const'
1438         // If the constant is ZERO, we can use the branch-on-integer-register
1439         // instructions and avoid the SUBcc instruction entirely.
1440         // Otherwise this is just the same as case 5, so just fall through.
1441         //
1442         InstrTreeNode* constNode = subtreeRoot->leftChild()->rightChild();
1443         assert(constNode &&
1444                constNode->getNodeType() ==InstrTreeNode::NTConstNode);
1445         Constant *constVal = cast<Constant>(constNode->getValue());
1446         bool isValidConst;
1447
1448         if ((constVal->getType()->isInteger()
1449              || isa<PointerType>(constVal->getType()))
1450             && GetConstantValueAsSignedInt(constVal, isValidConst) == 0
1451             && isValidConst)
1452           {
1453             // That constant is a zero after all...
1454             // Use the left child of setCC as the first argument!
1455             // Mark the setCC node so that no code is generated for it.
1456             InstructionNode* setCCNode = (InstructionNode*)
1457                                          subtreeRoot->leftChild();
1458             assert(setCCNode->getOpLabel() == SetCCOp);
1459             setCCNode->markFoldedIntoParent();
1460
1461             BranchInst* brInst=cast<BranchInst>(subtreeRoot->getInstruction());
1462
1463             M = BuildMI(ChooseBprInstruction(subtreeRoot), 2)
1464                                 .addReg(setCCNode->leftChild()->getValue())
1465                                 .addPCDisp(brInst->getSuccessor(0));
1466             mvec.push_back(M);
1467
1468             // delay slot
1469             mvec.push_back(BuildMI(V9::NOP, 0));
1470
1471             // false branch
1472             mvec.push_back(BuildMI(V9::BA, 1)
1473                            .addPCDisp(brInst->getSuccessor(1)));
1474
1475             // delay slot
1476             mvec.push_back(BuildMI(V9::NOP, 0));
1477             break;
1478           }
1479         // ELSE FALL THROUGH
1480       }
1481
1482       case 6:   // stmt:   BrCond(setCC)
1483       { // bool => boolean was computed with SetCC.
1484         // The branch to use depends on whether it is FP, signed, or unsigned.
1485         // If it is an integer CC, we also need to find the unique
1486         // TmpInstruction representing that CC.
1487         //
1488         BranchInst* brInst = cast<BranchInst>(subtreeRoot->getInstruction());
1489         bool isFPBranch;
1490         unsigned Opcode = ChooseBccInstruction(subtreeRoot, isFPBranch);
1491         Value* ccValue = GetTmpForCC(subtreeRoot->leftChild()->getValue(),
1492                                      brInst->getParent()->getParent(),
1493                                      isFPBranch? Type::FloatTy : Type::IntTy);
1494         M = BuildMI(Opcode, 2).addCCReg(ccValue)
1495                               .addPCDisp(brInst->getSuccessor(0));
1496         mvec.push_back(M);
1497
1498         // delay slot
1499         mvec.push_back(BuildMI(V9::NOP, 0));
1500
1501         // false branch
1502         mvec.push_back(BuildMI(V9::BA, 1).addPCDisp(brInst->getSuccessor(1)));
1503
1504         // delay slot
1505         mvec.push_back(BuildMI(V9::NOP, 0));
1506         break;
1507       }
1508
1509       case 208: // stmt:   BrCond(boolconst)
1510       {
1511         // boolconst => boolean is a constant; use BA to first or second label
1512         Constant* constVal =
1513           cast<Constant>(subtreeRoot->leftChild()->getValue());
1514         unsigned dest = cast<ConstantBool>(constVal)->getValue()? 0 : 1;
1515
1516         M = BuildMI(V9::BA, 1).addPCDisp(
1517           cast<BranchInst>(subtreeRoot->getInstruction())->getSuccessor(dest));
1518         mvec.push_back(M);
1519
1520         // delay slot
1521         mvec.push_back(BuildMI(V9::NOP, 0));
1522         break;
1523       }
1524
1525       case   8: // stmt:   BrCond(boolreg)
1526       { // boolreg   => boolean is stored in an existing register.
1527         // Just use the branch-on-integer-register instruction!
1528         //
1529         BranchInst *BI = cast<BranchInst>(subtreeRoot->getInstruction());
1530         M = BuildMI(V9::BRNZ, 2).addReg(subtreeRoot->leftChild()->getValue())
1531           .addPCDisp(BI->getSuccessor(0));
1532         mvec.push_back(M);
1533
1534         // delay slot
1535         mvec.push_back(BuildMI(V9::NOP, 0));
1536
1537         // false branch
1538         mvec.push_back(BuildMI(V9::BA, 1).addPCDisp(BI->getSuccessor(1)));
1539
1540         // delay slot
1541         mvec.push_back(BuildMI(V9::NOP, 0));
1542         break;
1543       }
1544
1545       case 9:   // stmt:   Switch(reg)
1546         assert(0 && "*** SWITCH instruction is not implemented yet.");
1547         break;
1548
1549       case 10:  // reg:   VRegList(reg, reg)
1550         assert(0 && "VRegList should never be the topmost non-chain rule");
1551         break;
1552
1553       case 21:  // bool:  Not(bool,reg): Both these are implemented as:
1554       case 421: // reg:   BNot(reg,reg):        reg = reg XOR-NOT 0
1555       { // First find the unary operand. It may be left or right, usually right.
1556         Value* notArg = BinaryOperator::getNotArgument(
1557                            cast<BinaryOperator>(subtreeRoot->getInstruction()));
1558         unsigned ZeroReg = target.getRegInfo().getZeroRegNum();
1559         mvec.push_back(BuildMI(V9::XNOR, 3).addReg(notArg).addMReg(ZeroReg)
1560                                        .addRegDef(subtreeRoot->getValue()));
1561         break;
1562       }
1563
1564       case 22:  // reg:   ToBoolTy(reg):
1565       {
1566         const Type* opType = subtreeRoot->leftChild()->getValue()->getType();
1567         assert(opType->isIntegral() || isa<PointerType>(opType));
1568         forwardOperandNum = 0;          // forward first operand to user
1569         break;
1570       }
1571
1572       case 23:  // reg:   ToUByteTy(reg)
1573       case 24:  // reg:   ToSByteTy(reg)
1574       case 25:  // reg:   ToUShortTy(reg)
1575       case 26:  // reg:   ToShortTy(reg)
1576       case 27:  // reg:   ToUIntTy(reg)
1577       case 28:  // reg:   ToIntTy(reg)
1578       {
1579         //======================================================================
1580         // Rules for integer conversions:
1581         //
1582         //--------
1583         // From ISO 1998 C++ Standard, Sec. 4.7:
1584         //
1585         // 2. If the destination type is unsigned, the resulting value is
1586         // the least unsigned integer congruent to the source integer
1587         // (modulo 2n where n is the number of bits used to represent the
1588         // unsigned type). [Note: In a two s complement representation,
1589         // this conversion is conceptual and there is no change in the
1590         // bit pattern (if there is no truncation). ]
1591         //
1592         // 3. If the destination type is signed, the value is unchanged if
1593         // it can be represented in the destination type (and bitfield width);
1594         // otherwise, the value is implementation-defined.
1595         //--------
1596         //
1597         // Since we assume 2s complement representations, this implies:
1598         //
1599         // -- if operand is smaller than destination, zero-extend or sign-extend
1600         //    according to the signedness of the *operand*: source decides.
1601         //    ==> we have to do nothing here!
1602         //
1603         // -- if operand is same size as or larger than destination, and the
1604         //    destination is *unsigned*, zero-extend the operand: dest. decides
1605         //
1606         // -- if operand is same size as or larger than destination, and the
1607         //    destination is *signed*, the choice is implementation defined:
1608         //    we sign-extend the operand: i.e., again dest. decides.
1609         //    Note: this matches both Sun's cc and gcc3.2.
1610         //======================================================================
1611
1612         Instruction* destI =  subtreeRoot->getInstruction();
1613         Value* opVal = subtreeRoot->leftChild()->getValue();
1614         const Type* opType = opVal->getType();
1615         if (opType->isIntegral() || isa<PointerType>(opType))
1616           {
1617             unsigned opSize = target.getTargetData().getTypeSize(opType);
1618             unsigned destSize = target.getTargetData().getTypeSize(destI->getType());
1619             if (opSize >= destSize)
1620               { // Operand is same size as or larger than dest:
1621                 // zero- or sign-extend, according to the signeddness of
1622                 // the destination (see above).
1623                 if (destI->getType()->isSigned())
1624                   target.getInstrInfo().CreateSignExtensionInstructions(target,
1625                     destI->getParent()->getParent(), opVal, destI, 8*destSize,
1626                     mvec, MachineCodeForInstruction::get(destI));
1627                 else
1628                   target.getInstrInfo().CreateZeroExtensionInstructions(target,
1629                     destI->getParent()->getParent(), opVal, destI, 8*destSize,
1630                     mvec, MachineCodeForInstruction::get(destI));
1631               }
1632             else
1633               forwardOperandNum = 0;          // forward first operand to user
1634           }
1635         else if (opType->isFloatingPoint())
1636           {
1637             CreateCodeToConvertFloatToInt(target, opVal, destI, mvec,
1638                                          MachineCodeForInstruction::get(destI));
1639             if (destI->getType()->isUnsigned())
1640               maskUnsignedResult = true; // not handled by fp->int code
1641           }
1642         else
1643           assert(0 && "Unrecognized operand type for convert-to-unsigned");
1644
1645         break;
1646       }
1647
1648       case 29:  // reg:   ToULongTy(reg)
1649       case 30:  // reg:   ToLongTy(reg)
1650       {
1651         Value* opVal = subtreeRoot->leftChild()->getValue();
1652         const Type* opType = opVal->getType();
1653         if (opType->isIntegral() || isa<PointerType>(opType))
1654           forwardOperandNum = 0;          // forward first operand to user
1655         else if (opType->isFloatingPoint())
1656           {
1657             Instruction* destI =  subtreeRoot->getInstruction();
1658             CreateCodeToConvertFloatToInt(target, opVal, destI, mvec,
1659                                          MachineCodeForInstruction::get(destI));
1660           }
1661         else
1662           assert(0 && "Unrecognized operand type for convert-to-signed");
1663         break;
1664       }
1665
1666       case  31: // reg:   ToFloatTy(reg):
1667       case  32: // reg:   ToDoubleTy(reg):
1668       case 232: // reg:   ToDoubleTy(Constant):
1669
1670         // If this instruction has a parent (a user) in the tree
1671         // and the user is translated as an FsMULd instruction,
1672         // then the cast is unnecessary.  So check that first.
1673         // In the future, we'll want to do the same for the FdMULq instruction,
1674         // so do the check here instead of only for ToFloatTy(reg).
1675         //
1676         if (subtreeRoot->parent() != NULL)
1677           {
1678             const MachineCodeForInstruction& mcfi =
1679               MachineCodeForInstruction::get(
1680                 cast<InstructionNode>(subtreeRoot->parent())->getInstruction());
1681             if (mcfi.size() == 0 || mcfi.front()->getOpCode() == V9::FSMULD)
1682               forwardOperandNum = 0;    // forward first operand to user
1683           }
1684
1685         if (forwardOperandNum != 0)     // we do need the cast
1686           {
1687             Value* leftVal = subtreeRoot->leftChild()->getValue();
1688             const Type* opType = leftVal->getType();
1689             MachineOpCode opCode=ChooseConvertToFloatInstr(
1690                                        subtreeRoot->getOpLabel(), opType);
1691             if (opCode == V9::INVALID_OPCODE)   // no conversion needed
1692               {
1693                 forwardOperandNum = 0;      // forward first operand to user
1694               }
1695             else
1696               {
1697                 // If the source operand is a non-FP type it must be
1698                 // first copied from int to float register via memory!
1699                 Instruction *dest = subtreeRoot->getInstruction();
1700                 Value* srcForCast;
1701                 int n = 0;
1702                 if (! opType->isFloatingPoint())
1703                   {
1704                     // Create a temporary to represent the FP register
1705                     // into which the integer will be copied via memory.
1706                     // The type of this temporary will determine the FP
1707                     // register used: single-prec for a 32-bit int or smaller,
1708                     // double-prec for a 64-bit int.
1709                     //
1710                     uint64_t srcSize =
1711                       target.getTargetData().getTypeSize(leftVal->getType());
1712                     Type* tmpTypeToUse =
1713                       (srcSize <= 4)? Type::FloatTy : Type::DoubleTy;
1714                     srcForCast = new TmpInstruction(tmpTypeToUse, dest);
1715                     MachineCodeForInstruction &destMCFI =
1716                       MachineCodeForInstruction::get(dest);
1717                     destMCFI.addTemp(srcForCast);
1718
1719                     target.getInstrInfo().CreateCodeToCopyIntToFloat(target,
1720                          dest->getParent()->getParent(),
1721                          leftVal, cast<Instruction>(srcForCast),
1722                          mvec, destMCFI);
1723                   }
1724                 else
1725                   srcForCast = leftVal;
1726
1727                 M = BuildMI(opCode, 2).addReg(srcForCast).addRegDef(dest);
1728                 mvec.push_back(M);
1729               }
1730           }
1731         break;
1732
1733       case 19:  // reg:   ToArrayTy(reg):
1734       case 20:  // reg:   ToPointerTy(reg):
1735         forwardOperandNum = 0;          // forward first operand to user
1736         break;
1737
1738       case 233: // reg:   Add(reg, Constant)
1739         maskUnsignedResult = true;
1740         M = CreateAddConstInstruction(subtreeRoot);
1741         if (M != NULL)
1742           {
1743             mvec.push_back(M);
1744             break;
1745           }
1746         // ELSE FALL THROUGH
1747
1748       case 33:  // reg:   Add(reg, reg)
1749         maskUnsignedResult = true;
1750         Add3OperandInstr(ChooseAddInstruction(subtreeRoot), subtreeRoot, mvec);
1751         break;
1752
1753       case 234: // reg:   Sub(reg, Constant)
1754         maskUnsignedResult = true;
1755         M = CreateSubConstInstruction(subtreeRoot);
1756         if (M != NULL)
1757           {
1758             mvec.push_back(M);
1759             break;
1760           }
1761         // ELSE FALL THROUGH
1762
1763       case 34:  // reg:   Sub(reg, reg)
1764         maskUnsignedResult = true;
1765         Add3OperandInstr(ChooseSubInstructionByType(
1766                                    subtreeRoot->getInstruction()->getType()),
1767                          subtreeRoot, mvec);
1768         break;
1769
1770       case 135: // reg:   Mul(todouble, todouble)
1771         checkCast = true;
1772         // FALL THROUGH
1773
1774       case 35:  // reg:   Mul(reg, reg)
1775       {
1776         maskUnsignedResult = true;
1777         MachineOpCode forceOp = ((checkCast && BothFloatToDouble(subtreeRoot))
1778                                  ? V9::FSMULD
1779                                  : INVALID_MACHINE_OPCODE);
1780         Instruction* mulInstr = subtreeRoot->getInstruction();
1781         CreateMulInstruction(target, mulInstr->getParent()->getParent(),
1782                              subtreeRoot->leftChild()->getValue(),
1783                              subtreeRoot->rightChild()->getValue(),
1784                              mulInstr, mvec,
1785                              MachineCodeForInstruction::get(mulInstr),forceOp);
1786         break;
1787       }
1788       case 335: // reg:   Mul(todouble, todoubleConst)
1789         checkCast = true;
1790         // FALL THROUGH
1791
1792       case 235: // reg:   Mul(reg, Constant)
1793       {
1794         maskUnsignedResult = true;
1795         MachineOpCode forceOp = ((checkCast && BothFloatToDouble(subtreeRoot))
1796                                  ? V9::FSMULD
1797                                  : INVALID_MACHINE_OPCODE);
1798         Instruction* mulInstr = subtreeRoot->getInstruction();
1799         CreateMulInstruction(target, mulInstr->getParent()->getParent(),
1800                              subtreeRoot->leftChild()->getValue(),
1801                              subtreeRoot->rightChild()->getValue(),
1802                              mulInstr, mvec,
1803                              MachineCodeForInstruction::get(mulInstr),
1804                              forceOp);
1805         break;
1806       }
1807       case 236: // reg:   Div(reg, Constant)
1808         maskUnsignedResult = true;
1809         L = mvec.size();
1810         CreateDivConstInstruction(target, subtreeRoot, mvec);
1811         if (mvec.size() > L)
1812           break;
1813         // ELSE FALL THROUGH
1814
1815       case 36:  // reg:   Div(reg, reg)
1816         maskUnsignedResult = true;
1817         Add3OperandInstr(ChooseDivInstruction(target, subtreeRoot),
1818                          subtreeRoot, mvec);
1819         break;
1820
1821       case  37: // reg:   Rem(reg, reg)
1822       case 237: // reg:   Rem(reg, Constant)
1823       {
1824         maskUnsignedResult = true;
1825         Instruction* remInstr = subtreeRoot->getInstruction();
1826
1827         TmpInstruction* quot = new TmpInstruction(
1828                                         subtreeRoot->leftChild()->getValue(),
1829                                         subtreeRoot->rightChild()->getValue());
1830         TmpInstruction* prod = new TmpInstruction(
1831                                         quot,
1832                                         subtreeRoot->rightChild()->getValue());
1833         MachineCodeForInstruction::get(remInstr).addTemp(quot).addTemp(prod);
1834
1835         M = BuildMI(ChooseDivInstruction(target, subtreeRoot), 3)
1836                              .addReg(subtreeRoot->leftChild()->getValue())
1837                              .addReg(subtreeRoot->rightChild()->getValue())
1838                              .addRegDef(quot);
1839         mvec.push_back(M);
1840
1841         unsigned MulOpcode =
1842           ChooseMulInstructionByType(subtreeRoot->getInstruction()->getType());
1843         Value *MulRHS = subtreeRoot->rightChild()->getValue();
1844         M = BuildMI(MulOpcode, 3).addReg(quot).addReg(MulRHS).addReg(prod,
1845                                                                      MOTy::Def);
1846         mvec.push_back(M);
1847
1848         unsigned Opcode = ChooseSubInstructionByType(
1849                                    subtreeRoot->getInstruction()->getType());
1850         M = BuildMI(Opcode, 3).addReg(subtreeRoot->leftChild()->getValue())
1851                               .addReg(prod).addRegDef(subtreeRoot->getValue());
1852         mvec.push_back(M);
1853         break;
1854       }
1855
1856       case  38: // bool:   And(bool, bool)
1857       case 238: // bool:   And(bool, boolconst)
1858       case 338: // reg :   BAnd(reg, reg)
1859       case 538: // reg :   BAnd(reg, Constant)
1860         Add3OperandInstr(V9::AND, subtreeRoot, mvec);
1861         break;
1862
1863       case 138: // bool:   And(bool, not)
1864       case 438: // bool:   BAnd(bool, bnot)
1865       { // Use the argument of NOT as the second argument!
1866         // Mark the NOT node so that no code is generated for it.
1867         InstructionNode* notNode = (InstructionNode*) subtreeRoot->rightChild();
1868         Value* notArg = BinaryOperator::getNotArgument(
1869                            cast<BinaryOperator>(notNode->getInstruction()));
1870         notNode->markFoldedIntoParent();
1871         Value *LHS = subtreeRoot->leftChild()->getValue();
1872         Value *Dest = subtreeRoot->getValue();
1873         mvec.push_back(BuildMI(V9::ANDN, 3).addReg(LHS).addReg(notArg)
1874                                        .addReg(Dest, MOTy::Def));
1875         break;
1876       }
1877
1878       case  39: // bool:   Or(bool, bool)
1879       case 239: // bool:   Or(bool, boolconst)
1880       case 339: // reg :   BOr(reg, reg)
1881       case 539: // reg :   BOr(reg, Constant)
1882         Add3OperandInstr(V9::OR, subtreeRoot, mvec);
1883         break;
1884
1885       case 139: // bool:   Or(bool, not)
1886       case 439: // bool:   BOr(bool, bnot)
1887       { // Use the argument of NOT as the second argument!
1888         // Mark the NOT node so that no code is generated for it.
1889         InstructionNode* notNode = (InstructionNode*) subtreeRoot->rightChild();
1890         Value* notArg = BinaryOperator::getNotArgument(
1891                            cast<BinaryOperator>(notNode->getInstruction()));
1892         notNode->markFoldedIntoParent();
1893         Value *LHS = subtreeRoot->leftChild()->getValue();
1894         Value *Dest = subtreeRoot->getValue();
1895         mvec.push_back(BuildMI(V9::ORN, 3).addReg(LHS).addReg(notArg)
1896                        .addReg(Dest, MOTy::Def));
1897         break;
1898       }
1899
1900       case  40: // bool:   Xor(bool, bool)
1901       case 240: // bool:   Xor(bool, boolconst)
1902       case 340: // reg :   BXor(reg, reg)
1903       case 540: // reg :   BXor(reg, Constant)
1904         Add3OperandInstr(V9::XOR, subtreeRoot, mvec);
1905         break;
1906
1907       case 140: // bool:   Xor(bool, not)
1908       case 440: // bool:   BXor(bool, bnot)
1909       { // Use the argument of NOT as the second argument!
1910         // Mark the NOT node so that no code is generated for it.
1911         InstructionNode* notNode = (InstructionNode*) subtreeRoot->rightChild();
1912         Value* notArg = BinaryOperator::getNotArgument(
1913                            cast<BinaryOperator>(notNode->getInstruction()));
1914         notNode->markFoldedIntoParent();
1915         Value *LHS = subtreeRoot->leftChild()->getValue();
1916         Value *Dest = subtreeRoot->getValue();
1917         mvec.push_back(BuildMI(V9::XNOR, 3).addReg(LHS).addReg(notArg)
1918                        .addReg(Dest, MOTy::Def));
1919         break;
1920       }
1921
1922       case 41:  // boolconst:   SetCC(reg, Constant)
1923         //
1924         // If the SetCC was folded into the user (parent), it will be
1925         // caught above.  All other cases are the same as case 42,
1926         // so just fall through.
1927         //
1928       case 42:  // bool:   SetCC(reg, reg):
1929       {
1930         // This generates a SUBCC instruction, putting the difference in
1931         // a result register, and setting a condition code.
1932         //
1933         // If the boolean result of the SetCC is used by anything other
1934         // than a branch instruction, or if it is used outside the current
1935         // basic block, the boolean must be
1936         // computed and stored in the result register.  Otherwise, discard
1937         // the difference (by using %g0) and keep only the condition code.
1938         //
1939         // To compute the boolean result in a register we use a conditional
1940         // move, unless the result of the SUBCC instruction can be used as
1941         // the bool!  This assumes that zero is FALSE and any non-zero
1942         // integer is TRUE.
1943         //
1944         InstructionNode* parentNode = (InstructionNode*) subtreeRoot->parent();
1945         Instruction* setCCInstr = subtreeRoot->getInstruction();
1946
1947         bool keepBoolVal = parentNode == NULL ||
1948                            ! AllUsesAreBranches(setCCInstr);
1949         bool subValIsBoolVal = setCCInstr->getOpcode() == Instruction::SetNE;
1950         bool keepSubVal = keepBoolVal && subValIsBoolVal;
1951         bool computeBoolVal = keepBoolVal && ! subValIsBoolVal;
1952
1953         bool mustClearReg;
1954         int valueToMove;
1955         MachineOpCode movOpCode = 0;
1956
1957         // Mark the 4th operand as being a CC register, and as a def
1958         // A TmpInstruction is created to represent the CC "result".
1959         // Unlike other instances of TmpInstruction, this one is used
1960         // by machine code of multiple LLVM instructions, viz.,
1961         // the SetCC and the branch.  Make sure to get the same one!
1962         // Note that we do this even for FP CC registers even though they
1963         // are explicit operands, because the type of the operand
1964         // needs to be a floating point condition code, not an integer
1965         // condition code.  Think of this as casting the bool result to
1966         // a FP condition code register.
1967         //
1968         Value* leftVal = subtreeRoot->leftChild()->getValue();
1969         bool isFPCompare = leftVal->getType()->isFloatingPoint();
1970
1971         TmpInstruction* tmpForCC = GetTmpForCC(setCCInstr,
1972                                      setCCInstr->getParent()->getParent(),
1973                                      isFPCompare ? Type::FloatTy : Type::IntTy);
1974         MachineCodeForInstruction::get(setCCInstr).addTemp(tmpForCC);
1975
1976         if (! isFPCompare)
1977           {
1978             // Integer condition: dest. should be %g0 or an integer register.
1979             // If result must be saved but condition is not SetEQ then we need
1980             // a separate instruction to compute the bool result, so discard
1981             // result of SUBcc instruction anyway.
1982             //
1983             if (keepSubVal) {
1984               M = BuildMI(V9::SUBcc, 4)
1985                 .addReg(subtreeRoot->leftChild()->getValue())
1986                 .addReg(subtreeRoot->rightChild()->getValue())
1987                 .addRegDef(subtreeRoot->getValue())
1988                 .addCCReg(tmpForCC, MOTy::Def);
1989             } else {
1990               M = BuildMI(V9::SUBcc, 4)
1991                 .addReg(subtreeRoot->leftChild()->getValue())
1992                 .addReg(subtreeRoot->rightChild()->getValue())
1993                 .addMReg(target.getRegInfo().getZeroRegNum(), MOTy::Def)
1994                 .addCCReg(tmpForCC, MOTy::Def);
1995             }
1996             mvec.push_back(M);
1997
1998             if (computeBoolVal)
1999               { // recompute bool using the integer condition codes
2000                 movOpCode =
2001                   ChooseMovpccAfterSub(subtreeRoot,mustClearReg,valueToMove);
2002               }
2003           }
2004         else
2005           {
2006             // FP condition: dest of FCMP should be some FCCn register
2007             M = BuildMI(ChooseFcmpInstruction(subtreeRoot), 3)
2008                          .addCCReg(tmpForCC, MOTy::Def)
2009                          .addReg(subtreeRoot->leftChild()->getValue())
2010                          .addRegDef(subtreeRoot->rightChild()->getValue());
2011             mvec.push_back(M);
2012
2013             if (computeBoolVal)
2014               {// recompute bool using the FP condition codes
2015                 mustClearReg = true;
2016                 valueToMove = 1;
2017                 movOpCode = ChooseMovFpccInstruction(subtreeRoot);
2018               }
2019           }
2020
2021         if (computeBoolVal)
2022           {
2023             if (mustClearReg)
2024               {// Unconditionally set register to 0
2025                 M = BuildMI(V9::SETHI, 2).addZImm(0).addRegDef(setCCInstr);
2026                 mvec.push_back(M);
2027               }
2028
2029             // Now conditionally move `valueToMove' (0 or 1) into the register
2030             // Mark the register as a use (as well as a def) because the old
2031             // value should be retained if the condition is false.
2032             M = BuildMI(movOpCode, 3).addCCReg(tmpForCC).addZImm(valueToMove)
2033                                      .addReg(setCCInstr, MOTy::UseAndDef);
2034             mvec.push_back(M);
2035           }
2036         break;
2037       }
2038
2039       case 51:  // reg:   Load(reg)
2040       case 52:  // reg:   Load(ptrreg)
2041         SetOperandsForMemInstr(ChooseLoadInstruction(
2042                                    subtreeRoot->getValue()->getType()),
2043                                mvec, subtreeRoot, target);
2044         break;
2045
2046       case 55:  // reg:   GetElemPtr(reg)
2047       case 56:  // reg:   GetElemPtrIdx(reg,reg)
2048         // If the GetElemPtr was folded into the user (parent), it will be
2049         // caught above.  For other cases, we have to compute the address.
2050         SetOperandsForMemInstr(V9::ADD, mvec, subtreeRoot, target);
2051         break;
2052
2053       case 57:  // reg:  Alloca: Implement as 1 instruction:
2054       {         //          add %fp, offsetFromFP -> result
2055         AllocationInst* instr =
2056           cast<AllocationInst>(subtreeRoot->getInstruction());
2057         unsigned tsize =
2058           target.getTargetData().getTypeSize(instr->getAllocatedType());
2059         assert(tsize != 0);
2060         CreateCodeForFixedSizeAlloca(target, instr, tsize, 1, mvec);
2061         break;
2062       }
2063
2064       case 58:  // reg:   Alloca(reg): Implement as 3 instructions:
2065                 //      mul num, typeSz -> tmp
2066                 //      sub %sp, tmp    -> %sp
2067       {         //      add %sp, frameSizeBelowDynamicArea -> result
2068         AllocationInst* instr =
2069           cast<AllocationInst>(subtreeRoot->getInstruction());
2070         const Type* eltType = instr->getAllocatedType();
2071
2072         // If #elements is constant, use simpler code for fixed-size allocas
2073         int tsize = (int) target.getTargetData().getTypeSize(eltType);
2074         Value* numElementsVal = NULL;
2075         bool isArray = instr->isArrayAllocation();
2076
2077         if (!isArray ||
2078             isa<Constant>(numElementsVal = instr->getArraySize()))
2079           { // total size is constant: generate code for fixed-size alloca
2080             unsigned numElements = isArray?
2081               cast<ConstantUInt>(numElementsVal)->getValue() : 1;
2082             CreateCodeForFixedSizeAlloca(target, instr, tsize,
2083                                          numElements, mvec);
2084           }
2085         else // total size is not constant.
2086           CreateCodeForVariableSizeAlloca(target, instr, tsize,
2087                                           numElementsVal, mvec);
2088         break;
2089       }
2090
2091       case 61:  // reg:   Call
2092       {         // Generate a direct (CALL) or indirect (JMPL) call.
2093                 // Mark the return-address register, the indirection
2094                 // register (for indirect calls), the operands of the Call,
2095                 // and the return value (if any) as implicit operands
2096                 // of the machine instruction.
2097                 //
2098                 // If this is a varargs function, floating point arguments
2099                 // have to passed in integer registers so insert
2100                 // copy-float-to-int instructions for each float operand.
2101                 //
2102         CallInst *callInstr = cast<CallInst>(subtreeRoot->getInstruction());
2103         Value *callee = callInstr->getCalledValue();
2104
2105         // Create hidden virtual register for return address with type void*
2106         TmpInstruction* retAddrReg =
2107           new TmpInstruction(PointerType::get(Type::VoidTy), callInstr);
2108         MachineCodeForInstruction::get(callInstr).addTemp(retAddrReg);
2109
2110         // Generate the machine instruction and its operands.
2111         // Use CALL for direct function calls; this optimistically assumes
2112         // the PC-relative address fits in the CALL address field (22 bits).
2113         // Use JMPL for indirect calls.
2114         //
2115         if (isa<Function>(callee))      // direct function call
2116           M = BuildMI(V9::CALL, 1).addPCDisp(callee);
2117         else                            // indirect function call
2118           M = BuildMI(V9::JMPLCALL, 3).addReg(callee).addSImm((int64_t)0)
2119             .addRegDef(retAddrReg);
2120         mvec.push_back(M);
2121
2122         const FunctionType* funcType =
2123           cast<FunctionType>(cast<PointerType>(callee->getType())
2124                              ->getElementType());
2125         bool isVarArgs = funcType->isVarArg();
2126         bool noPrototype = isVarArgs && funcType->getNumParams() == 0;
2127
2128         // Use a descriptor to pass information about call arguments
2129         // to the register allocator.  This descriptor will be "owned"
2130         // and freed automatically when the MachineCodeForInstruction
2131         // object for the callInstr goes away.
2132         CallArgsDescriptor* argDesc = new CallArgsDescriptor(callInstr,
2133                                          retAddrReg, isVarArgs, noPrototype);
2134
2135         assert(callInstr->getOperand(0) == callee
2136                && "This is assumed in the loop below!");
2137
2138         for (unsigned i=1, N=callInstr->getNumOperands(); i < N; ++i)
2139           {
2140             Value* argVal = callInstr->getOperand(i);
2141             Instruction* intArgReg = NULL;
2142
2143             // Check for FP arguments to varargs functions.
2144             // Any such argument in the first $K$ args must be passed in an
2145             // integer register, where K = #integer argument registers.
2146             if (isVarArgs && argVal->getType()->isFloatingPoint())
2147               {
2148                 // If it is a function with no prototype, pass value
2149                 // as an FP value as well as a varargs value
2150                 if (noPrototype)
2151                   argDesc->getArgInfo(i-1).setUseFPArgReg();
2152
2153                 // If this arg. is in the first $K$ regs, add a copy
2154                 // float-to-int instruction to pass the value as an integer.
2155                 if (i <= target.getRegInfo().GetNumOfIntArgRegs())
2156                   {
2157                     MachineCodeForInstruction &destMCFI =
2158                       MachineCodeForInstruction::get(callInstr);
2159                     intArgReg = new TmpInstruction(Type::IntTy, argVal);
2160                     destMCFI.addTemp(intArgReg);
2161
2162                     std::vector<MachineInstr*> copyMvec;
2163                     target.getInstrInfo().CreateCodeToCopyFloatToInt(target,
2164                                            callInstr->getParent()->getParent(),
2165                                            argVal, (TmpInstruction*) intArgReg,
2166                                            copyMvec, destMCFI);
2167                     mvec.insert(mvec.begin(),copyMvec.begin(),copyMvec.end());
2168
2169                     argDesc->getArgInfo(i-1).setUseIntArgReg();
2170                     argDesc->getArgInfo(i-1).setArgCopy(intArgReg);
2171                   }
2172                 else
2173                   // Cannot fit in first $K$ regs so pass the arg on the stack
2174                   argDesc->getArgInfo(i-1).setUseStackSlot();
2175               }
2176
2177             if (intArgReg)
2178               mvec.back()->addImplicitRef(intArgReg);
2179
2180             mvec.back()->addImplicitRef(argVal);
2181           }
2182
2183         // Add the return value as an implicit ref.  The call operands
2184         // were added above.
2185         if (callInstr->getType() != Type::VoidTy)
2186           mvec.back()->addImplicitRef(callInstr, /*isDef*/ true);
2187
2188         // For the CALL instruction, the ret. addr. reg. is also implicit
2189         if (isa<Function>(callee))
2190           mvec.back()->addImplicitRef(retAddrReg, /*isDef*/ true);
2191
2192         // delay slot
2193         mvec.push_back(BuildMI(V9::NOP, 0));
2194         break;
2195       }
2196
2197       case 62:  // reg:   Shl(reg, reg)
2198       {
2199         Value* argVal1 = subtreeRoot->leftChild()->getValue();
2200         Value* argVal2 = subtreeRoot->rightChild()->getValue();
2201         Instruction* shlInstr = subtreeRoot->getInstruction();
2202
2203         const Type* opType = argVal1->getType();
2204         assert((opType->isInteger() || isa<PointerType>(opType)) &&
2205                "Shl unsupported for other types");
2206
2207         CreateShiftInstructions(target, shlInstr->getParent()->getParent(),
2208                                 (opType == Type::LongTy)? V9::SLLX : V9::SLL,
2209                                 argVal1, argVal2, 0, shlInstr, mvec,
2210                                 MachineCodeForInstruction::get(shlInstr));
2211         break;
2212       }
2213
2214       case 63:  // reg:   Shr(reg, reg)
2215       { const Type* opType = subtreeRoot->leftChild()->getValue()->getType();
2216         assert((opType->isInteger() || isa<PointerType>(opType)) &&
2217                "Shr unsupported for other types");
2218         Add3OperandInstr(opType->isSigned()
2219                                ? (opType == Type::LongTy ? V9::SRAX : V9::SRA)
2220                                : (opType == Type::LongTy ? V9::SRLX : V9::SRL),
2221                          subtreeRoot, mvec);
2222         break;
2223       }
2224
2225       case 64:  // reg:   Phi(reg,reg)
2226         break;                          // don't forward the value
2227
2228       case 71:  // reg:     VReg
2229       case 72:  // reg:     Constant
2230         break;                          // don't forward the value
2231
2232       default:
2233         assert(0 && "Unrecognized BURG rule");
2234         break;
2235       }
2236     }
2237
2238   if (forwardOperandNum >= 0)
2239     { // We did not generate a machine instruction but need to use operand.
2240       // If user is in the same tree, replace Value in its machine operand.
2241       // If not, insert a copy instruction which should get coalesced away
2242       // by register allocation.
2243       if (subtreeRoot->parent() != NULL)
2244         ForwardOperand(subtreeRoot, subtreeRoot->parent(), forwardOperandNum);
2245       else
2246         {
2247           std::vector<MachineInstr*> minstrVec;
2248           Instruction* instr = subtreeRoot->getInstruction();
2249           target.getInstrInfo().
2250             CreateCopyInstructionsByType(target,
2251                                          instr->getParent()->getParent(),
2252                                          instr->getOperand(forwardOperandNum),
2253                                          instr, minstrVec,
2254                                         MachineCodeForInstruction::get(instr));
2255           assert(minstrVec.size() > 0);
2256           mvec.insert(mvec.end(), minstrVec.begin(), minstrVec.end());
2257         }
2258     }
2259
2260   if (maskUnsignedResult)
2261     { // If result is unsigned and smaller than int reg size,
2262       // we need to clear high bits of result value.
2263       assert(forwardOperandNum < 0 && "Need mask but no instruction generated");
2264       Instruction* dest = subtreeRoot->getInstruction();
2265       if (dest->getType()->isUnsigned())
2266         {
2267           unsigned destSize=target.getTargetData().getTypeSize(dest->getType());
2268           if (destSize <= 4)
2269             { // Mask high bits.  Use a TmpInstruction to represent the
2270               // intermediate result before masking.  Since those instructions
2271               // have already been generated, go back and substitute tmpI
2272               // for dest in the result position of each one of them.
2273               TmpInstruction *tmpI = new TmpInstruction(dest->getType(), dest,
2274                                                         NULL, "maskHi");
2275               MachineCodeForInstruction::get(dest).addTemp(tmpI);
2276
2277               for (unsigned i=0, N=mvec.size(); i < N; ++i)
2278                 mvec[i]->substituteValue(dest, tmpI);
2279
2280               M = BuildMI(V9::SRL, 3).addReg(tmpI).addZImm(8*(4-destSize))
2281                 .addReg(dest, MOTy::Def);
2282               mvec.push_back(M);
2283             }
2284           else if (destSize < 8)
2285             assert(0 && "Unsupported type size: 32 < size < 64 bits");
2286         }
2287     }
2288 }