lib/Target/Sparc/SparcInstrInfo.td

   1 //===-- SparcInstrInfo.td - Target Description for Sparc Target -----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Sparc instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // Instruction format superclass
  16 //===----------------------------------------------------------------------===//
  17
  18 include "SparcInstrFormats.td"
  19
  20 //===----------------------------------------------------------------------===//
  21 // Feature predicates.
  22 //===----------------------------------------------------------------------===//
  23
  24 // True when generating 32-bit code.
  25 def Is32Bit : Predicate<"!Subtarget->is64Bit()">;
  26
  27 // True when generating 64-bit code. This also implies HasV9.
  28 def Is64Bit : Predicate<"Subtarget->is64Bit()">;
  29
  30 // HasV9 - This predicate is true when the target processor supports V9
  31 // instructions.  Note that the machine may be running in 32-bit mode.
  32 def HasV9   : Predicate<"Subtarget->isV9()">,
  33               AssemblerPredicate<"FeatureV9">;
  34
  35 // HasNoV9 - This predicate is true when the target doesn't have V9
  36 // instructions.  Use of this is just a hack for the isel not having proper
  37 // costs for V8 instructions that are more expensive than their V9 ones.
  38 def HasNoV9 : Predicate<"!Subtarget->isV9()">;
  39
  40 // HasVIS - This is true when the target processor has VIS extensions.
  41 def HasVIS : Predicate<"Subtarget->isVIS()">,
  42              AssemblerPredicate<"FeatureVIS">;
  43 def HasVIS2 : Predicate<"Subtarget->isVIS2()">,
  44              AssemblerPredicate<"FeatureVIS2">;
  45 def HasVIS3 : Predicate<"Subtarget->isVIS3()">,
  46              AssemblerPredicate<"FeatureVIS3">;
  47
  48 // HasHardQuad - This is true when the target processor supports quad floating
  49 // point instructions.
  50 def HasHardQuad : Predicate<"Subtarget->hasHardQuad()">;
  51
  52 // UseDeprecatedInsts - This predicate is true when the target processor is a
  53 // V8, or when it is V9 but the V8 deprecated instructions are efficient enough
  54 // to use when appropriate.  In either of these cases, the instruction selector
  55 // will pick deprecated instructions.
  56 def UseDeprecatedInsts : Predicate<"Subtarget->useDeprecatedV8Instructions()">;
  57
  58 //===----------------------------------------------------------------------===//
  59 // Instruction Pattern Stuff
  60 //===----------------------------------------------------------------------===//
  61
  62 def simm11  : PatLeaf<(imm), [{ return isInt<11>(N->getSExtValue()); }]>;
  63
  64 def simm13  : PatLeaf<(imm), [{ return isInt<13>(N->getSExtValue()); }]>;
  65
  66 def LO10 : SDNodeXForm<imm, [{
  67   return CurDAG->getTargetConstant((unsigned)N->getZExtValue() & 1023, SDLoc(N),
  68                                    MVT::i32);
  69 }]>;
  70
  71 def HI22 : SDNodeXForm<imm, [{
  72   // Transformation function: shift the immediate value down into the low bits.
  73   return CurDAG->getTargetConstant((unsigned)N->getZExtValue() >> 10, SDLoc(N),
  74                                    MVT::i32);
  75 }]>;
  76
  77 def SETHIimm : PatLeaf<(imm), [{
  78   return isShiftedUInt<22, 10>(N->getZExtValue());
  79 }], HI22>;
  80
  81 // Addressing modes.
  82 def ADDRrr : ComplexPattern<iPTR, 2, "SelectADDRrr", [], []>;
  83 def ADDRri : ComplexPattern<iPTR, 2, "SelectADDRri", [frameindex], []>;
  84
  85 // Address operands
  86 def SparcMEMrrAsmOperand : AsmOperandClass {
  87   let Name = "MEMrr";
  88   let ParserMethod = "parseMEMOperand";
  89 }
  90
  91 def SparcMEMriAsmOperand : AsmOperandClass {
  92   let Name = "MEMri";
  93   let ParserMethod = "parseMEMOperand";
  94 }
  95
  96 def MEMrr : Operand<iPTR> {
  97   let PrintMethod = "printMemOperand";
  98   let MIOperandInfo = (ops ptr_rc, ptr_rc);
  99   let ParserMatchClass = SparcMEMrrAsmOperand;
 100 }
 101 def MEMri : Operand<iPTR> {
 102   let PrintMethod = "printMemOperand";
 103   let MIOperandInfo = (ops ptr_rc, i32imm);
 104   let ParserMatchClass = SparcMEMriAsmOperand;
 105 }
 106
 107 def TLSSym : Operand<iPTR>;
 108
 109 // Branch targets have OtherVT type.
 110 def brtarget : Operand<OtherVT> {
 111   let EncoderMethod = "getBranchTargetOpValue";
 112 }
 113
 114 def bprtarget : Operand<OtherVT> {
 115   let EncoderMethod = "getBranchPredTargetOpValue";
 116 }
 117
 118 def bprtarget16 : Operand<OtherVT> {
 119   let EncoderMethod = "getBranchOnRegTargetOpValue";
 120 }
 121
 122 def calltarget : Operand<i32> {
 123   let EncoderMethod = "getCallTargetOpValue";
 124   let DecoderMethod = "DecodeCall";
 125 }
 126
 127 def simm13Op : Operand<i32> {
 128   let DecoderMethod = "DecodeSIMM13";
 129 }
 130
 131 // Operand for printing out a condition code.
 132 let PrintMethod = "printCCOperand" in
 133   def CCOp : Operand<i32>;
 134
 135 def SDTSPcmpicc :
 136 SDTypeProfile<0, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>]>;
 137 def SDTSPcmpfcc :
 138 SDTypeProfile<0, 2, [SDTCisFP<0>, SDTCisSameAs<0, 1>]>;
 139 def SDTSPbrcc :
 140 SDTypeProfile<0, 2, [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
 141 def SDTSPselectcc :
 142 SDTypeProfile<1, 3, [SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>, SDTCisVT<3, i32>]>;
 143 def SDTSPFTOI :
 144 SDTypeProfile<1, 1, [SDTCisVT<0, f32>, SDTCisFP<1>]>;
 145 def SDTSPITOF :
 146 SDTypeProfile<1, 1, [SDTCisFP<0>, SDTCisVT<1, f32>]>;
 147 def SDTSPFTOX :
 148 SDTypeProfile<1, 1, [SDTCisVT<0, f64>, SDTCisFP<1>]>;
 149 def SDTSPXTOF :
 150 SDTypeProfile<1, 1, [SDTCisFP<0>, SDTCisVT<1, f64>]>;
 151
 152 def SDTSPtlsadd :
 153 SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>, SDTCisPtrTy<2>]>;
 154 def SDTSPtlsld :
 155 SDTypeProfile<1, 2, [SDTCisPtrTy<0>, SDTCisPtrTy<1>]>;
 156
 157 def SPcmpicc : SDNode<"SPISD::CMPICC", SDTSPcmpicc, [SDNPOutGlue]>;
 158 def SPcmpfcc : SDNode<"SPISD::CMPFCC", SDTSPcmpfcc, [SDNPOutGlue]>;
 159 def SPbricc : SDNode<"SPISD::BRICC", SDTSPbrcc, [SDNPHasChain, SDNPInGlue]>;
 160 def SPbrxcc : SDNode<"SPISD::BRXCC", SDTSPbrcc, [SDNPHasChain, SDNPInGlue]>;
 161 def SPbrfcc : SDNode<"SPISD::BRFCC", SDTSPbrcc, [SDNPHasChain, SDNPInGlue]>;
 162
 163 def SPhi    : SDNode<"SPISD::Hi", SDTIntUnaryOp>;
 164 def SPlo    : SDNode<"SPISD::Lo", SDTIntUnaryOp>;
 165
 166 def SPftoi  : SDNode<"SPISD::FTOI", SDTSPFTOI>;
 167 def SPitof  : SDNode<"SPISD::ITOF", SDTSPITOF>;
 168 def SPftox  : SDNode<"SPISD::FTOX", SDTSPFTOX>;
 169 def SPxtof  : SDNode<"SPISD::XTOF", SDTSPXTOF>;
 170
 171 def SPselecticc : SDNode<"SPISD::SELECT_ICC", SDTSPselectcc, [SDNPInGlue]>;
 172 def SPselectxcc : SDNode<"SPISD::SELECT_XCC", SDTSPselectcc, [SDNPInGlue]>;
 173 def SPselectfcc : SDNode<"SPISD::SELECT_FCC", SDTSPselectcc, [SDNPInGlue]>;
 174
 175 //  These are target-independent nodes, but have target-specific formats.
 176 def SDT_SPCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
 177 def SDT_SPCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>,
 178                                         SDTCisVT<1, i32> ]>;
 179
 180 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_SPCallSeqStart,
 181                            [SDNPHasChain, SDNPOutGlue]>;
 182 def callseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_SPCallSeqEnd,
 183                            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 184
 185 def SDT_SPCall    : SDTypeProfile<0, -1, [SDTCisVT<0, i32>]>;
 186 def call          : SDNode<"SPISD::CALL", SDT_SPCall,
 187                            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 188                             SDNPVariadic]>;
 189
 190 def SDT_SPRet     : SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
 191 def retflag       : SDNode<"SPISD::RET_FLAG", SDT_SPRet,
 192                            [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 193
 194 def flushw        : SDNode<"SPISD::FLUSHW", SDTNone,
 195                            [SDNPHasChain, SDNPSideEffect, SDNPMayStore]>;
 196
 197 def tlsadd        : SDNode<"SPISD::TLS_ADD", SDTSPtlsadd>;
 198 def tlsld         : SDNode<"SPISD::TLS_LD",  SDTSPtlsld>;
 199 def tlscall       : SDNode<"SPISD::TLS_CALL", SDT_SPCall,
 200                             [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 201                              SDNPVariadic]>;
 202
 203 def getPCX        : Operand<iPTR> {
 204   let PrintMethod = "printGetPCX";
 205 }
 206
 207 //===----------------------------------------------------------------------===//
 208 // SPARC Flag Conditions
 209 //===----------------------------------------------------------------------===//
 210
 211 // Note that these values must be kept in sync with the CCOp::CondCode enum
 212 // values.
 213 class ICC_VAL<int N> : PatLeaf<(i32 N)>;
 214 def ICC_NE  : ICC_VAL< 9>;  // Not Equal
 215 def ICC_E   : ICC_VAL< 1>;  // Equal
 216 def ICC_G   : ICC_VAL<10>;  // Greater
 217 def ICC_LE  : ICC_VAL< 2>;  // Less or Equal
 218 def ICC_GE  : ICC_VAL<11>;  // Greater or Equal
 219 def ICC_L   : ICC_VAL< 3>;  // Less
 220 def ICC_GU  : ICC_VAL<12>;  // Greater Unsigned
 221 def ICC_LEU : ICC_VAL< 4>;  // Less or Equal Unsigned
 222 def ICC_CC  : ICC_VAL<13>;  // Carry Clear/Great or Equal Unsigned
 223 def ICC_CS  : ICC_VAL< 5>;  // Carry Set/Less Unsigned
 224 def ICC_POS : ICC_VAL<14>;  // Positive
 225 def ICC_NEG : ICC_VAL< 6>;  // Negative
 226 def ICC_VC  : ICC_VAL<15>;  // Overflow Clear
 227 def ICC_VS  : ICC_VAL< 7>;  // Overflow Set
 228
 229 class FCC_VAL<int N> : PatLeaf<(i32 N)>;
 230 def FCC_U   : FCC_VAL<23>;  // Unordered
 231 def FCC_G   : FCC_VAL<22>;  // Greater
 232 def FCC_UG  : FCC_VAL<21>;  // Unordered or Greater
 233 def FCC_L   : FCC_VAL<20>;  // Less
 234 def FCC_UL  : FCC_VAL<19>;  // Unordered or Less
 235 def FCC_LG  : FCC_VAL<18>;  // Less or Greater
 236 def FCC_NE  : FCC_VAL<17>;  // Not Equal
 237 def FCC_E   : FCC_VAL<25>;  // Equal
 238 def FCC_UE  : FCC_VAL<24>;  // Unordered or Equal
 239 def FCC_GE  : FCC_VAL<25>;  // Greater or Equal
 240 def FCC_UGE : FCC_VAL<26>;  // Unordered or Greater or Equal
 241 def FCC_LE  : FCC_VAL<27>;  // Less or Equal
 242 def FCC_ULE : FCC_VAL<28>;  // Unordered or Less or Equal
 243 def FCC_O   : FCC_VAL<29>;  // Ordered
 244
 245 //===----------------------------------------------------------------------===//
 246 // Instruction Class Templates
 247 //===----------------------------------------------------------------------===//
 248
 249 /// F3_12 multiclass - Define a normal F3_1/F3_2 pattern in one shot.
 250 multiclass F3_12<string OpcStr, bits<6> Op3Val, SDNode OpNode,
 251                  RegisterClass RC, ValueType Ty, Operand immOp> {
 252   def rr  : F3_1<2, Op3Val,
 253                  (outs RC:$rd), (ins RC:$rs1, RC:$rs2),
 254                  !strconcat(OpcStr, " $rs1, $rs2, $rd"),
 255                  [(set Ty:$rd, (OpNode Ty:$rs1, Ty:$rs2))]>;
 256   def ri  : F3_2<2, Op3Val,
 257                  (outs RC:$rd), (ins RC:$rs1, immOp:$simm13),
 258                  !strconcat(OpcStr, " $rs1, $simm13, $rd"),
 259                  [(set Ty:$rd, (OpNode Ty:$rs1, (Ty simm13:$simm13)))]>;
 260 }
 261
 262 /// F3_12np multiclass - Define a normal F3_1/F3_2 pattern in one shot, with no
 263 /// pattern.
 264 multiclass F3_12np<string OpcStr, bits<6> Op3Val> {
 265   def rr  : F3_1<2, Op3Val,
 266                  (outs IntRegs:$rd), (ins IntRegs:$rs1, IntRegs:$rs2),
 267                  !strconcat(OpcStr, " $rs1, $rs2, $rd"), []>;
 268   def ri  : F3_2<2, Op3Val,
 269                  (outs IntRegs:$rd), (ins IntRegs:$rs1, simm13Op:$simm13),
 270                  !strconcat(OpcStr, " $rs1, $simm13, $rd"), []>;
 271 }
 272
 273 // Load multiclass - Define both Reg+Reg/Reg+Imm patterns in one shot.
 274 multiclass Load<string OpcStr, bits<6> Op3Val, SDPatternOperator OpNode,
 275            RegisterClass RC, ValueType Ty> {
 276   def rr  : F3_1<3, Op3Val,
 277                  (outs RC:$dst), (ins MEMrr:$addr),
 278                  !strconcat(OpcStr, " [$addr], $dst"),
 279                  [(set Ty:$dst, (OpNode ADDRrr:$addr))]>;
 280   def ri  : F3_2<3, Op3Val,
 281                  (outs RC:$dst), (ins MEMri:$addr),
 282                  !strconcat(OpcStr, " [$addr], $dst"),
 283                  [(set Ty:$dst, (OpNode ADDRri:$addr))]>;
 284 }
 285
 286 // TODO: Instructions of the LoadASI class are currently asm only; hooking up
 287 // CodeGen's address spaces to use these is a future task.
 288 class LoadASI<string OpcStr, bits<6> Op3Val, SDPatternOperator OpNode,
 289               RegisterClass RC, ValueType Ty> :
 290   F3_1_asi<3, Op3Val, (outs RC:$dst), (ins MEMrr:$addr, i8imm:$asi),
 291                 !strconcat(OpcStr, "a [$addr] $asi, $dst"),
 292                 []>;
 293
 294 // LoadA multiclass - As above, but also define alternate address space variant
 295 multiclass LoadA<string OpcStr, bits<6> Op3Val, bits<6> LoadAOp3Val,
 296                  SDPatternOperator OpNode, RegisterClass RC, ValueType Ty> :
 297              Load<OpcStr, Op3Val, OpNode, RC, Ty> {
 298   def Arr  : LoadASI<OpcStr, LoadAOp3Val, OpNode, RC, Ty>;
 299 }
 300
 301 // The LDSTUB instruction is supported for asm only.
 302 // It is unlikely that general-purpose code could make use of it.
 303 // CAS is preferred for sparc v9.
 304 def LDSTUBrr : F3_1<3, 0b001101, (outs IntRegs:$dst), (ins MEMrr:$addr),
 305                   "ldstub [$addr], $dst", []>;
 306 def LDSTUBri : F3_2<3, 0b001101, (outs IntRegs:$dst), (ins MEMri:$addr),
 307                   "ldstub [$addr], $dst", []>;
 308 def LDSTUBArr : F3_1_asi<3, 0b011101, (outs IntRegs:$dst),
 309                          (ins MEMrr:$addr, i8imm:$asi),
 310                          "ldstuba [$addr] $asi, $dst", []>;
 311
 312 // Store multiclass - Define both Reg+Reg/Reg+Imm patterns in one shot.
 313 multiclass Store<string OpcStr, bits<6> Op3Val, SDPatternOperator OpNode,
 314            RegisterClass RC, ValueType Ty> {
 315   def rr  : F3_1<3, Op3Val,
 316                  (outs), (ins MEMrr:$addr, RC:$rd),
 317                  !strconcat(OpcStr, " $rd, [$addr]"),
 318                  [(OpNode Ty:$rd, ADDRrr:$addr)]>;
 319   def ri  : F3_2<3, Op3Val,
 320                  (outs), (ins MEMri:$addr, RC:$rd),
 321                  !strconcat(OpcStr, " $rd, [$addr]"),
 322                  [(OpNode Ty:$rd, ADDRri:$addr)]>;
 323 }
 324
 325 // TODO: Instructions of the StoreASI class are currently asm only; hooking up
 326 // CodeGen's address spaces to use these is a future task.
 327 class StoreASI<string OpcStr, bits<6> Op3Val,
 328                   SDPatternOperator OpNode, RegisterClass RC, ValueType Ty> :
 329   F3_1_asi<3, Op3Val, (outs), (ins MEMrr:$addr, RC:$rd, i8imm:$asi),
 330                   !strconcat(OpcStr, "a $rd, [$addr] $asi"),
 331                   []>;
 332
 333 multiclass StoreA<string OpcStr, bits<6> Op3Val, bits<6> StoreAOp3Val,
 334                   SDPatternOperator OpNode, RegisterClass RC, ValueType Ty> :
 335              Store<OpcStr, Op3Val, OpNode, RC, Ty> {
 336   def Arr : StoreASI<OpcStr, StoreAOp3Val, OpNode, RC, Ty>;
 337 }
 338
 339 //===----------------------------------------------------------------------===//
 340 // Instructions
 341 //===----------------------------------------------------------------------===//
 342
 343 // Pseudo instructions.
 344 class Pseudo<dag outs, dag ins, string asmstr, list<dag> pattern>
 345    : InstSP<outs, ins, asmstr, pattern> {
 346   let isCodeGenOnly = 1;
 347   let isPseudo = 1;
 348 }
 349
 350 // GETPCX for PIC
 351 let Defs = [O7] in {
 352   def GETPCX : Pseudo<(outs getPCX:$getpcseq), (ins), "$getpcseq", [] >;
 353 }
 354
 355 let Defs = [O6], Uses = [O6] in {
 356 def ADJCALLSTACKDOWN : Pseudo<(outs), (ins i32imm:$amt),
 357                                "!ADJCALLSTACKDOWN $amt",
 358                                [(callseq_start timm:$amt)]>;
 359 def ADJCALLSTACKUP : Pseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
 360                             "!ADJCALLSTACKUP $amt1",
 361                             [(callseq_end timm:$amt1, timm:$amt2)]>;
 362 }
 363
 364 let hasSideEffects = 1, mayStore = 1 in {
 365   let rd = 0, rs1 = 0, rs2 = 0 in
 366     def FLUSHW : F3_1<0b10, 0b101011, (outs), (ins),
 367                       "flushw",
 368                       [(flushw)]>, Requires<[HasV9]>;
 369   let rd = 0, rs1 = 1, simm13 = 3 in
 370     def TA3 : F3_2<0b10, 0b111010, (outs), (ins),
 371                    "ta 3",
 372                    [(flushw)]>;
 373 }
 374
 375 // SELECT_CC_* - Used to implement the SELECT_CC DAG operation.  Expanded after
 376 // instruction selection into a branch sequence.  This has to handle all
 377 // permutations of selection between i32/f32/f64 on ICC and FCC.
 378 // Expanded after instruction selection.
 379 let Uses = [ICC], usesCustomInserter = 1 in {
 380   def SELECT_CC_Int_ICC
 381    : Pseudo<(outs IntRegs:$dst), (ins IntRegs:$T, IntRegs:$F, i32imm:$Cond),
 382             "; SELECT_CC_Int_ICC PSEUDO!",
 383             [(set i32:$dst, (SPselecticc i32:$T, i32:$F, imm:$Cond))]>;
 384   def SELECT_CC_FP_ICC
 385    : Pseudo<(outs FPRegs:$dst), (ins FPRegs:$T, FPRegs:$F, i32imm:$Cond),
 386             "; SELECT_CC_FP_ICC PSEUDO!",
 387             [(set f32:$dst, (SPselecticc f32:$T, f32:$F, imm:$Cond))]>;
 388
 389   def SELECT_CC_DFP_ICC
 390    : Pseudo<(outs DFPRegs:$dst), (ins DFPRegs:$T, DFPRegs:$F, i32imm:$Cond),
 391             "; SELECT_CC_DFP_ICC PSEUDO!",
 392             [(set f64:$dst, (SPselecticc f64:$T, f64:$F, imm:$Cond))]>;
 393
 394   def SELECT_CC_QFP_ICC
 395    : Pseudo<(outs QFPRegs:$dst), (ins QFPRegs:$T, QFPRegs:$F, i32imm:$Cond),
 396             "; SELECT_CC_QFP_ICC PSEUDO!",
 397             [(set f128:$dst, (SPselecticc f128:$T, f128:$F, imm:$Cond))]>;
 398 }
 399
 400 let usesCustomInserter = 1, Uses = [FCC0] in {
 401
 402   def SELECT_CC_Int_FCC
 403    : Pseudo<(outs IntRegs:$dst), (ins IntRegs:$T, IntRegs:$F, i32imm:$Cond),
 404             "; SELECT_CC_Int_FCC PSEUDO!",
 405             [(set i32:$dst, (SPselectfcc i32:$T, i32:$F, imm:$Cond))]>;
 406
 407   def SELECT_CC_FP_FCC
 408    : Pseudo<(outs FPRegs:$dst), (ins FPRegs:$T, FPRegs:$F, i32imm:$Cond),
 409             "; SELECT_CC_FP_FCC PSEUDO!",
 410             [(set f32:$dst, (SPselectfcc f32:$T, f32:$F, imm:$Cond))]>;
 411   def SELECT_CC_DFP_FCC
 412    : Pseudo<(outs DFPRegs:$dst), (ins DFPRegs:$T, DFPRegs:$F, i32imm:$Cond),
 413             "; SELECT_CC_DFP_FCC PSEUDO!",
 414             [(set f64:$dst, (SPselectfcc f64:$T, f64:$F, imm:$Cond))]>;
 415   def SELECT_CC_QFP_FCC
 416    : Pseudo<(outs QFPRegs:$dst), (ins QFPRegs:$T, QFPRegs:$F, i32imm:$Cond),
 417             "; SELECT_CC_QFP_FCC PSEUDO!",
 418             [(set f128:$dst, (SPselectfcc f128:$T, f128:$F, imm:$Cond))]>;
 419 }
 420
 421 // Section B.1 - Load Integer Instructions, p. 90
 422 let DecoderMethod = "DecodeLoadInt" in {
 423   defm LDSB : LoadA<"ldsb", 0b001001, 0b011001, sextloadi8,  IntRegs, i32>;
 424   defm LDSH : LoadA<"ldsh", 0b001010, 0b011010, sextloadi16, IntRegs, i32>;
 425   defm LDUB : LoadA<"ldub", 0b000001, 0b010001, zextloadi8,  IntRegs, i32>;
 426   defm LDUH : LoadA<"lduh", 0b000010, 0b010010, zextloadi16, IntRegs, i32>;
 427   defm LD   : LoadA<"ld",   0b000000, 0b010000, load,        IntRegs, i32>;
 428 }
 429
 430 let DecoderMethod = "DecodeLoadIntPair" in
 431   defm LDD : LoadA<"ldd", 0b000011, 0b010011, load, IntPair, v2i32>;
 432
 433 // Section B.2 - Load Floating-point Instructions, p. 92
 434 let DecoderMethod = "DecodeLoadFP" in {
 435   defm LDF   : Load<"ld",  0b100000, load,    FPRegs,  f32>;
 436   def LDFArr : LoadASI<"ld",  0b110000, load, FPRegs,  f32>,
 437                 Requires<[HasV9]>;
 438 }
 439 let DecoderMethod = "DecodeLoadDFP" in {
 440   defm LDDF   : Load<"ldd", 0b100011, load,    DFPRegs, f64>;
 441   def LDDFArr : LoadASI<"ldd", 0b110011, load, DFPRegs, f64>,
 442                  Requires<[HasV9]>;
 443 }
 444 let DecoderMethod = "DecodeLoadQFP" in
 445   defm LDQF  : LoadA<"ldq", 0b100010, 0b110010, load, QFPRegs, f128>,
 446                Requires<[HasV9, HasHardQuad]>;
 447
 448 let DecoderMethod = "DecodeLoadFP" in
 449   let Defs = [FSR] in {
 450     let rd = 0 in {
 451       def LDFSRrr : F3_1<3, 0b100001, (outs), (ins MEMrr:$addr),
 452                      "ld [$addr], %fsr", []>;
 453       def LDFSRri : F3_2<3, 0b100001, (outs), (ins MEMri:$addr),
 454                      "ld [$addr], %fsr", []>;
 455     }
 456     let rd = 1 in {
 457       def LDXFSRrr : F3_1<3, 0b100001, (outs), (ins MEMrr:$addr),
 458                      "ldx [$addr], %fsr", []>, Requires<[HasV9]>;
 459       def LDXFSRri : F3_2<3, 0b100001, (outs), (ins MEMri:$addr),
 460                      "ldx [$addr], %fsr", []>, Requires<[HasV9]>;
 461     }
 462   }
 463
 464 // Section B.4 - Store Integer Instructions, p. 95
 465 let DecoderMethod = "DecodeStoreInt" in {
 466   defm STB   : StoreA<"stb", 0b000101, 0b010101, truncstorei8,  IntRegs, i32>;
 467   defm STH   : StoreA<"sth", 0b000110, 0b010110, truncstorei16, IntRegs, i32>;
 468   defm ST    : StoreA<"st",  0b000100, 0b010100, store,         IntRegs, i32>;
 469 }
 470
 471 let DecoderMethod = "DecodeStoreIntPair" in
 472   defm STD   : StoreA<"std", 0b000111, 0b010111, store, IntPair, v2i32>;
 473
 474 // Section B.5 - Store Floating-point Instructions, p. 97
 475 let DecoderMethod = "DecodeStoreFP" in {
 476   defm STF   : Store<"st",  0b100100, store,         FPRegs,  f32>;
 477   def STFArr : StoreASI<"st",  0b110100, store,      FPRegs,  f32>,
 478                Requires<[HasV9]>;
 479 }
 480 let DecoderMethod = "DecodeStoreDFP" in {
 481   defm STDF   : Store<"std", 0b100111, store,         DFPRegs, f64>;
 482   def STDFArr : StoreASI<"std", 0b110111, store,      DFPRegs, f64>,
 483                 Requires<[HasV9]>;
 484 }
 485 let DecoderMethod = "DecodeStoreQFP" in
 486   defm STQF  : StoreA<"stq", 0b100110, 0b110110, store, QFPRegs, f128>,
 487                Requires<[HasV9, HasHardQuad]>;
 488
 489 // Section B.8 - SWAP Register with Memory Instruction
 490 // (Atomic swap)
 491 let Constraints = "$val = $dst", DecoderMethod = "DecodeSWAP" in {
 492   def SWAPrr : F3_1<3, 0b001111,
 493                  (outs IntRegs:$dst), (ins MEMrr:$addr, IntRegs:$val),
 494                  "swap [$addr], $dst",
 495                  [(set i32:$dst, (atomic_swap_32 ADDRrr:$addr, i32:$val))]>;
 496   def SWAPri : F3_2<3, 0b001111,
 497                  (outs IntRegs:$dst), (ins MEMri:$addr, IntRegs:$val),
 498                  "swap [$addr], $dst",
 499                  [(set i32:$dst, (atomic_swap_32 ADDRri:$addr, i32:$val))]>;
 500   def SWAPArr : F3_1_asi<3, 0b011111,
 501                  (outs IntRegs:$dst), (ins MEMrr:$addr, i8imm:$asi, IntRegs:$val),
 502                  "swapa [$addr] $asi, $dst",
 503                  [/*FIXME: pattern?*/]>;
 504 }
 505
 506
 507 // Section B.9 - SETHI Instruction, p. 104
 508 def SETHIi: F2_1<0b100,
 509                  (outs IntRegs:$rd), (ins i32imm:$imm22),
 510                  "sethi $imm22, $rd",
 511                  [(set i32:$rd, SETHIimm:$imm22)]>;
 512
 513 // Section B.10 - NOP Instruction, p. 105
 514 // (It's a special case of SETHI)
 515 let rd = 0, imm22 = 0 in
 516   def NOP : F2_1<0b100, (outs), (ins), "nop", []>;
 517
 518 // Section B.11 - Logical Instructions, p. 106
 519 defm AND    : F3_12<"and", 0b000001, and, IntRegs, i32, simm13Op>;
 520
 521 def ANDNrr  : F3_1<2, 0b000101,
 522                    (outs IntRegs:$rd), (ins IntRegs:$rs1, IntRegs:$rs2),
 523                    "andn $rs1, $rs2, $rd",
 524                    [(set i32:$rd, (and i32:$rs1, (not i32:$rs2)))]>;
 525 def ANDNri  : F3_2<2, 0b000101,
 526                    (outs IntRegs:$rd), (ins IntRegs:$rs1, simm13Op:$simm13),
 527                    "andn $rs1, $simm13, $rd", []>;
 528
 529 defm OR     : F3_12<"or", 0b000010, or, IntRegs, i32, simm13Op>;
 530
 531 def ORNrr   : F3_1<2, 0b000110,
 532                    (outs IntRegs:$rd), (ins IntRegs:$rs1, IntRegs:$rs2),
 533                    "orn $rs1, $rs2, $rd",
 534                    [(set i32:$rd, (or i32:$rs1, (not i32:$rs2)))]>;
 535 def ORNri   : F3_2<2, 0b000110,
 536                    (outs IntRegs:$rd), (ins IntRegs:$rs1, simm13Op:$simm13),
 537                    "orn $rs1, $simm13, $rd", []>;
 538 defm XOR    : F3_12<"xor", 0b000011, xor, IntRegs, i32, simm13Op>;
 539
 540 def XNORrr  : F3_1<2, 0b000111,
 541                    (outs IntRegs:$rd), (ins IntRegs:$rs1, IntRegs:$rs2),
 542                    "xnor $rs1, $rs2, $rd",
 543                    [(set i32:$rd, (not (xor i32:$rs1, i32:$rs2)))]>;
 544 def XNORri  : F3_2<2, 0b000111,
 545                    (outs IntRegs:$rd), (ins IntRegs:$rs1, simm13Op:$simm13),
 546                    "xnor $rs1, $simm13, $rd", []>;
 547
 548 let Defs = [ICC] in {
 549   defm ANDCC  : F3_12np<"andcc",  0b010001>;
 550   defm ANDNCC : F3_12np<"andncc", 0b010101>;
 551   defm ORCC   : F3_12np<"orcc",   0b010010>;
 552   defm ORNCC  : F3_12np<"orncc",  0b010110>;
 553   defm XORCC  : F3_12np<"xorcc",  0b010011>;
 554   defm XNORCC : F3_12np<"xnorcc", 0b010111>;
 555 }
 556
 557 // Section B.12 - Shift Instructions, p. 107
 558 defm SLL : F3_12<"sll", 0b100101, shl, IntRegs, i32, simm13Op>;
 559 defm SRL : F3_12<"srl", 0b100110, srl, IntRegs, i32, simm13Op>;
 560 defm SRA : F3_12<"sra", 0b100111, sra, IntRegs, i32, simm13Op>;
 561
 562 // Section B.13 - Add Instructions, p. 108
 563 defm ADD   : F3_12<"add", 0b000000, add, IntRegs, i32, simm13Op>;
 564
 565 // "LEA" forms of add (patterns to make tblgen happy)
 566 let Predicates = [Is32Bit], isCodeGenOnly = 1 in
 567   def LEA_ADDri   : F3_2<2, 0b000000,
 568                      (outs IntRegs:$dst), (ins MEMri:$addr),
 569                      "add ${addr:arith}, $dst",
 570                      [(set iPTR:$dst, ADDRri:$addr)]>;
 571
 572 let Defs = [ICC] in
 573   defm ADDCC  : F3_12<"addcc", 0b010000, addc, IntRegs, i32, simm13Op>;
 574
 575 let Uses = [ICC] in
 576   defm ADDC   : F3_12np<"addx", 0b001000>;
 577
 578 let Uses = [ICC], Defs = [ICC] in
 579   defm ADDE  : F3_12<"addxcc", 0b011000, adde, IntRegs, i32, simm13Op>;
 580
 581 // Section B.15 - Subtract Instructions, p. 110
 582 defm SUB    : F3_12  <"sub"  , 0b000100, sub, IntRegs, i32, simm13Op>;
 583 let Uses = [ICC], Defs = [ICC] in
 584   defm SUBE   : F3_12  <"subxcc" , 0b011100, sube, IntRegs, i32, simm13Op>;
 585
 586 let Defs = [ICC] in
 587   defm SUBCC  : F3_12  <"subcc", 0b010100, subc, IntRegs, i32, simm13Op>;
 588
 589 let Uses = [ICC] in
 590   defm SUBC   : F3_12np <"subx", 0b001100>;
 591
 592 // cmp (from Section A.3) is a specialized alias for subcc
 593 let Defs = [ICC], rd = 0 in {
 594   def CMPrr   : F3_1<2, 0b010100,
 595                      (outs), (ins IntRegs:$rs1, IntRegs:$rs2),
 596                      "cmp $rs1, $rs2",
 597                      [(SPcmpicc i32:$rs1, i32:$rs2)]>;
 598   def CMPri   : F3_2<2, 0b010100,
 599                      (outs), (ins IntRegs:$rs1, simm13Op:$simm13),
 600                      "cmp $rs1, $simm13",
 601                      [(SPcmpicc i32:$rs1, (i32 simm13:$simm13))]>;
 602 }
 603
 604 // Section B.18 - Multiply Instructions, p. 113
 605 let Defs = [Y] in {
 606   defm UMUL : F3_12np<"umul", 0b001010>;
 607   defm SMUL : F3_12  <"smul", 0b001011, mul, IntRegs, i32, simm13Op>;
 608 }
 609
 610 let Defs = [Y, ICC] in {
 611   defm UMULCC : F3_12np<"umulcc", 0b011010>;
 612   defm SMULCC : F3_12np<"smulcc", 0b011011>;
 613 }
 614
 615 // Section B.19 - Divide Instructions, p. 115
 616 let Uses = [Y], Defs = [Y] in {
 617   defm UDIV : F3_12np<"udiv", 0b001110>;
 618   defm SDIV : F3_12np<"sdiv", 0b001111>;
 619 }
 620
 621 let Uses = [Y], Defs = [Y, ICC] in {
 622   defm UDIVCC : F3_12np<"udivcc", 0b011110>;
 623   defm SDIVCC : F3_12np<"sdivcc", 0b011111>;
 624 }
 625
 626 // Section B.20 - SAVE and RESTORE, p. 117
 627 defm SAVE    : F3_12np<"save"   , 0b111100>;
 628 defm RESTORE : F3_12np<"restore", 0b111101>;
 629
 630 // Section B.21 - Branch on Integer Condition Codes Instructions, p. 119
 631
 632 // unconditional branch class.
 633 class BranchAlways<dag ins, string asmstr, list<dag> pattern>
 634   : F2_2<0b010, 0, (outs), ins, asmstr, pattern> {
 635   let isBranch     = 1;
 636   let isTerminator = 1;
 637   let hasDelaySlot = 1;
 638   let isBarrier    = 1;
 639 }
 640
 641 let cond = 8 in
 642   def BA : BranchAlways<(ins brtarget:$imm22), "ba $imm22", [(br bb:$imm22)]>;
 643
 644
 645 let isBranch = 1, isTerminator = 1, hasDelaySlot = 1 in {
 646
 647 // conditional branch class:
 648 class BranchSP<dag ins, string asmstr, list<dag> pattern>
 649  : F2_2<0b010, 0, (outs), ins, asmstr, pattern>;
 650
 651 // conditional branch with annul class:
 652 class BranchSPA<dag ins, string asmstr, list<dag> pattern>
 653  : F2_2<0b010, 1, (outs), ins, asmstr, pattern>;
 654
 655 // Conditional branch class on %icc|%xcc with predication:
 656 multiclass IPredBranch<string regstr, list<dag> CCPattern> {
 657   def CC    : F2_3<0b001, 0, 1, (outs), (ins bprtarget:$imm19, CCOp:$cond),
 658                   !strconcat("b$cond ", !strconcat(regstr, ", $imm19")),
 659                    CCPattern>;
 660   def CCA   : F2_3<0b001, 1, 1, (outs), (ins bprtarget:$imm19, CCOp:$cond),
 661                   !strconcat("b$cond,a ", !strconcat(regstr, ", $imm19")),
 662                    []>;
 663   def CCNT  : F2_3<0b001, 0, 0, (outs), (ins bprtarget:$imm19, CCOp:$cond),
 664                    !strconcat("b$cond,pn ", !strconcat(regstr, ", $imm19")),
 665                    []>;
 666   def CCANT : F2_3<0b001, 1, 0, (outs), (ins bprtarget:$imm19, CCOp:$cond),
 667                    !strconcat("b$cond,a,pn ", !strconcat(regstr, ", $imm19")),
 668                    []>;
 669 }
 670
 671 } // let isBranch = 1, isTerminator = 1, hasDelaySlot = 1
 672
 673
 674 // Indirect branch instructions.
 675 let isTerminator = 1, isBarrier = 1,  hasDelaySlot = 1, isBranch =1,
 676      isIndirectBranch = 1, rd = 0, isCodeGenOnly = 1 in {
 677   def BINDrr  : F3_1<2, 0b111000,
 678                    (outs), (ins MEMrr:$ptr),
 679                    "jmp $ptr",
 680                    [(brind ADDRrr:$ptr)]>;
 681   def BINDri  : F3_2<2, 0b111000,
 682                    (outs), (ins MEMri:$ptr),
 683                    "jmp $ptr",
 684                    [(brind ADDRri:$ptr)]>;
 685 }
 686
 687 let Uses = [ICC] in {
 688   def BCOND : BranchSP<(ins brtarget:$imm22, CCOp:$cond),
 689                          "b$cond $imm22",
 690                         [(SPbricc bb:$imm22, imm:$cond)]>;
 691   def BCONDA : BranchSPA<(ins brtarget:$imm22, CCOp:$cond),
 692                          "b$cond,a $imm22", []>;
 693
 694   let Predicates = [HasV9], cc = 0b00 in
 695     defm BPI : IPredBranch<"%icc", []>;
 696 }
 697
 698 // Section B.22 - Branch on Floating-point Condition Codes Instructions, p. 121
 699
 700 let isBranch = 1, isTerminator = 1, hasDelaySlot = 1 in {
 701
 702 // floating-point conditional branch class:
 703 class FPBranchSP<dag ins, string asmstr, list<dag> pattern>
 704  : F2_2<0b110, 0, (outs), ins, asmstr, pattern>;
 705
 706 // floating-point conditional branch with annul class:
 707 class FPBranchSPA<dag ins, string asmstr, list<dag> pattern>
 708  : F2_2<0b110, 1, (outs), ins, asmstr, pattern>;
 709
 710 // Conditional branch class on %fcc0-%fcc3 with predication:
 711 multiclass FPredBranch {
 712   def CC    : F2_3<0b101, 0, 1, (outs), (ins bprtarget:$imm19, CCOp:$cond,
 713                                          FCCRegs:$cc),
 714                   "fb$cond $cc, $imm19", []>;
 715   def CCA   : F2_3<0b101, 1, 1, (outs), (ins bprtarget:$imm19, CCOp:$cond,
 716                                          FCCRegs:$cc),
 717                   "fb$cond,a $cc, $imm19", []>;
 718   def CCNT  : F2_3<0b101, 0, 0, (outs), (ins bprtarget:$imm19, CCOp:$cond,
 719                                          FCCRegs:$cc),
 720                   "fb$cond,pn $cc, $imm19", []>;
 721   def CCANT : F2_3<0b101, 1, 0, (outs), (ins bprtarget:$imm19, CCOp:$cond,
 722                                          FCCRegs:$cc),
 723                   "fb$cond,a,pn $cc, $imm19", []>;
 724 }
 725 } // let isBranch = 1, isTerminator = 1, hasDelaySlot = 1
 726
 727 let Uses = [FCC0] in {
 728   def FBCOND  : FPBranchSP<(ins brtarget:$imm22, CCOp:$cond),
 729                               "fb$cond $imm22",
 730                               [(SPbrfcc bb:$imm22, imm:$cond)]>;
 731   def FBCONDA : FPBranchSPA<(ins brtarget:$imm22, CCOp:$cond),
 732                              "fb$cond,a $imm22", []>;
 733 }
 734
 735 let Predicates = [HasV9] in
 736   defm BPF : FPredBranch;
 737
 738
 739 // Section B.24 - Call and Link Instruction, p. 125
 740 // This is the only Format 1 instruction
 741 let Uses = [O6],
 742     hasDelaySlot = 1, isCall = 1 in {
 743   def CALL : InstSP<(outs), (ins calltarget:$disp, variable_ops),
 744                     "call $disp", []> {
 745     bits<30> disp;
 746     let op = 1;
 747     let Inst{29-0} = disp;
 748   }
 749
 750   // indirect calls: special cases of JMPL.
 751   let isCodeGenOnly = 1, rd = 15 in {
 752     def CALLrr : F3_1<2, 0b111000,
 753                       (outs), (ins MEMrr:$ptr, variable_ops),
 754                       "call $ptr",
 755                       [(call ADDRrr:$ptr)]>;
 756     def CALLri : F3_2<2, 0b111000,
 757                       (outs), (ins MEMri:$ptr, variable_ops),
 758                       "call $ptr",
 759                       [(call ADDRri:$ptr)]>;
 760   }
 761 }
 762
 763 // Section B.25 - Jump and Link Instruction
 764
 765 // JMPL Instruction.
 766 let isTerminator = 1, hasDelaySlot = 1, isBarrier = 1,
 767     DecoderMethod = "DecodeJMPL" in {
 768   def JMPLrr: F3_1<2, 0b111000, (outs IntRegs:$dst), (ins MEMrr:$addr),
 769                   "jmpl $addr, $dst", []>;
 770   def JMPLri: F3_2<2, 0b111000, (outs IntRegs:$dst), (ins MEMri:$addr),
 771                   "jmpl $addr, $dst", []>;
 772 }
 773
 774 // Section A.3 - Synthetic Instructions, p. 85
 775 // special cases of JMPL:
 776 let isReturn = 1, isTerminator = 1, hasDelaySlot = 1, isBarrier = 1,
 777     isCodeGenOnly = 1 in {
 778   let rd = 0, rs1 = 15 in
 779     def RETL: F3_2<2, 0b111000, (outs), (ins i32imm:$val),
 780                    "jmp %o7+$val", [(retflag simm13:$val)]>;
 781
 782   let rd = 0, rs1 = 31 in
 783     def RET: F3_2<2, 0b111000, (outs), (ins i32imm:$val),
 784                   "jmp %i7+$val", []>;
 785 }
 786
 787 // Section B.26 - Return from Trap Instruction
 788 let isReturn = 1, isTerminator = 1, hasDelaySlot = 1,
 789      isBarrier = 1, rd = 0, DecoderMethod = "DecodeReturn" in {
 790   def RETTrr : F3_1<2, 0b111001, (outs), (ins MEMrr:$addr),
 791                        "rett $addr", []>;
 792   def RETTri : F3_2<2, 0b111001, (outs), (ins MEMri:$addr),
 793                        "rett $addr", []>;
 794 }
 795
 796
 797 // Section B.27 - Trap on Integer Condition Codes Instruction
 798 multiclass TRAP<string regStr> {
 799   def rr : TRAPSPrr<0b111010, (outs), (ins IntRegs:$rs1, IntRegs:$rs2,
 800                                        CCOp:$cond),
 801               !strconcat(!strconcat("t$cond ", regStr), ", $rs1 + $rs2"), []>;
 802   def ri : TRAPSPri<0b111010, (outs), (ins IntRegs:$rs1, i32imm:$imm,
 803                                       CCOp:$cond),
 804               !strconcat(!strconcat("t$cond ", regStr), ", $rs1 + $imm"), []>;
 805 }
 806
 807 let hasSideEffects = 1, Uses = [ICC], cc = 0b00 in
 808   defm TICC : TRAP<"%icc">;
 809
 810 let isBarrier = 1, isTerminator = 1, rd = 0b01000, rs1 = 0, simm13 = 5 in
 811   def TA5 : F3_2<0b10, 0b111010, (outs), (ins), "ta 5", [(trap)]>;
 812
 813 // Section B.28 - Read State Register Instructions
 814 let rs2 = 0 in
 815   def RDASR : F3_1<2, 0b101000,
 816                  (outs IntRegs:$rd), (ins ASRRegs:$rs1),
 817                  "rd $rs1, $rd", []>;
 818
 819 // PSR, WIM, and TBR don't exist on the SparcV9, only the V8.
 820 let Predicates = [HasNoV9] in {
 821   let rs2 = 0, rs1 = 0, Uses=[PSR] in
 822     def RDPSR : F3_1<2, 0b101001,
 823                      (outs IntRegs:$rd), (ins),
 824                      "rd %psr, $rd", []>;
 825
 826   let rs2 = 0, rs1 = 0, Uses=[WIM] in
 827     def RDWIM : F3_1<2, 0b101010,
 828                      (outs IntRegs:$rd), (ins),
 829                      "rd %wim, $rd", []>;
 830
 831   let rs2 = 0, rs1 = 0, Uses=[TBR] in
 832     def RDTBR : F3_1<2, 0b101011,
 833                      (outs IntRegs:$rd), (ins),
 834                      "rd %tbr, $rd", []>;
 835 }
 836
 837 // Section B.29 - Write State Register Instructions
 838 def WRASRrr : F3_1<2, 0b110000,
 839                  (outs ASRRegs:$rd), (ins IntRegs:$rs1, IntRegs:$rs2),
 840                  "wr $rs1, $rs2, $rd", []>;
 841 def WRASRri : F3_2<2, 0b110000,
 842                  (outs ASRRegs:$rd), (ins IntRegs:$rs1, simm13Op:$simm13),
 843                  "wr $rs1, $simm13, $rd", []>;
 844
 845 // PSR, WIM, and TBR don't exist on the SparcV9, only the V8.
 846 let Predicates = [HasNoV9] in {
 847   let Defs = [PSR], rd=0 in {
 848     def WRPSRrr : F3_1<2, 0b110001,
 849                      (outs), (ins IntRegs:$rs1, IntRegs:$rs2),
 850                      "wr $rs1, $rs2, %psr", []>;
 851     def WRPSRri : F3_2<2, 0b110001,
 852                      (outs), (ins IntRegs:$rs1, simm13Op:$simm13),
 853                      "wr $rs1, $simm13, %psr", []>;
 854   }
 855
 856   let Defs = [WIM], rd=0 in {
 857     def WRWIMrr : F3_1<2, 0b110010,
 858                      (outs), (ins IntRegs:$rs1, IntRegs:$rs2),
 859                      "wr $rs1, $rs2, %wim", []>;
 860     def WRWIMri : F3_2<2, 0b110010,
 861                      (outs), (ins IntRegs:$rs1, simm13Op:$simm13),
 862                      "wr $rs1, $simm13, %wim", []>;
 863   }
 864
 865   let Defs = [TBR], rd=0 in {
 866     def WRTBRrr : F3_1<2, 0b110011,
 867                      (outs), (ins IntRegs:$rs1, IntRegs:$rs2),
 868                      "wr $rs1, $rs2, %tbr", []>;
 869     def WRTBRri : F3_2<2, 0b110011,
 870                      (outs), (ins IntRegs:$rs1, simm13Op:$simm13),
 871                      "wr $rs1, $simm13, %tbr", []>;
 872   }
 873 }
 874
 875 // Section B.30 - STBAR Instruction
 876 let hasSideEffects = 1, rd = 0, rs1 = 0b01111, rs2 = 0 in
 877   def STBAR : F3_1<2, 0b101000, (outs), (ins), "stbar", []>;
 878
 879
 880 // Section B.31 - Unimplmented Instruction
 881 let rd = 0 in
 882   def UNIMP : F2_1<0b000, (outs), (ins i32imm:$imm22),
 883                   "unimp $imm22", []>;
 884
 885 // Section B.32 - Flush Instruction Memory
 886 let rd = 0 in {
 887   def FLUSHrr : F3_1<2, 0b111011, (outs), (ins MEMrr:$addr),
 888                        "flush $addr", []>;
 889   def FLUSHri : F3_2<2, 0b111011, (outs), (ins MEMri:$addr),
 890                        "flush $addr", []>;
 891
 892   // The no-arg FLUSH is only here for the benefit of the InstAlias
 893   // "flush", which cannot seem to use FLUSHrr, due to the inability
 894   // to construct a MEMrr with fixed G0 registers.
 895   let rs1 = 0, rs2 = 0 in
 896     def FLUSH   : F3_1<2, 0b111011, (outs), (ins), "flush %g0", []>;
 897 }
 898
 899 // Section B.33 - Floating-point Operate (FPop) Instructions
 900
 901 // Convert Integer to Floating-point Instructions, p. 141
 902 def FITOS : F3_3u<2, 0b110100, 0b011000100,
 903                  (outs FPRegs:$rd), (ins FPRegs:$rs2),
 904                  "fitos $rs2, $rd",
 905                  [(set FPRegs:$rd, (SPitof FPRegs:$rs2))]>;
 906 def FITOD : F3_3u<2, 0b110100, 0b011001000,
 907                  (outs DFPRegs:$rd), (ins FPRegs:$rs2),
 908                  "fitod $rs2, $rd",
 909                  [(set DFPRegs:$rd, (SPitof FPRegs:$rs2))]>;
 910 def FITOQ : F3_3u<2, 0b110100, 0b011001100,
 911                  (outs QFPRegs:$rd), (ins FPRegs:$rs2),
 912                  "fitoq $rs2, $rd",
 913                  [(set QFPRegs:$rd, (SPitof FPRegs:$rs2))]>,
 914                  Requires<[HasHardQuad]>;
 915
 916 // Convert Floating-point to Integer Instructions, p. 142
 917 def FSTOI : F3_3u<2, 0b110100, 0b011010001,
 918                  (outs FPRegs:$rd), (ins FPRegs:$rs2),
 919                  "fstoi $rs2, $rd",
 920                  [(set FPRegs:$rd, (SPftoi FPRegs:$rs2))]>;
 921 def FDTOI : F3_3u<2, 0b110100, 0b011010010,
 922                  (outs FPRegs:$rd), (ins DFPRegs:$rs2),
 923                  "fdtoi $rs2, $rd",
 924                  [(set FPRegs:$rd, (SPftoi DFPRegs:$rs2))]>;
 925 def FQTOI : F3_3u<2, 0b110100, 0b011010011,
 926                  (outs FPRegs:$rd), (ins QFPRegs:$rs2),
 927                  "fqtoi $rs2, $rd",
 928                  [(set FPRegs:$rd, (SPftoi QFPRegs:$rs2))]>,
 929                  Requires<[HasHardQuad]>;
 930
 931 // Convert between Floating-point Formats Instructions, p. 143
 932 def FSTOD : F3_3u<2, 0b110100, 0b011001001,
 933                  (outs DFPRegs:$rd), (ins FPRegs:$rs2),
 934                  "fstod $rs2, $rd",
 935                  [(set f64:$rd, (fextend f32:$rs2))]>;
 936 def FSTOQ : F3_3u<2, 0b110100, 0b011001101,
 937                  (outs QFPRegs:$rd), (ins FPRegs:$rs2),
 938                  "fstoq $rs2, $rd",
 939                  [(set f128:$rd, (fextend f32:$rs2))]>,
 940                  Requires<[HasHardQuad]>;
 941 def FDTOS : F3_3u<2, 0b110100, 0b011000110,
 942                  (outs FPRegs:$rd), (ins DFPRegs:$rs2),
 943                  "fdtos $rs2, $rd",
 944                  [(set f32:$rd, (fround f64:$rs2))]>;
 945 def FDTOQ : F3_3u<2, 0b110100, 0b011001110,
 946                  (outs QFPRegs:$rd), (ins DFPRegs:$rs2),
 947                  "fdtoq $rs2, $rd",
 948                  [(set f128:$rd, (fextend f64:$rs2))]>,
 949                  Requires<[HasHardQuad]>;
 950 def FQTOS : F3_3u<2, 0b110100, 0b011000111,
 951                  (outs FPRegs:$rd), (ins QFPRegs:$rs2),
 952                  "fqtos $rs2, $rd",
 953                  [(set f32:$rd, (fround f128:$rs2))]>,
 954                  Requires<[HasHardQuad]>;
 955 def FQTOD : F3_3u<2, 0b110100, 0b011001011,
 956                  (outs DFPRegs:$rd), (ins QFPRegs:$rs2),
 957                  "fqtod $rs2, $rd",
 958                  [(set f64:$rd, (fround f128:$rs2))]>,
 959                  Requires<[HasHardQuad]>;
 960
 961 // Floating-point Move Instructions, p. 144
 962 def FMOVS : F3_3u<2, 0b110100, 0b000000001,
 963                  (outs FPRegs:$rd), (ins FPRegs:$rs2),
 964                  "fmovs $rs2, $rd", []>;
 965 def FNEGS : F3_3u<2, 0b110100, 0b000000101,
 966                  (outs FPRegs:$rd), (ins FPRegs:$rs2),
 967                  "fnegs $rs2, $rd",
 968                  [(set f32:$rd, (fneg f32:$rs2))]>;
 969 def FABSS : F3_3u<2, 0b110100, 0b000001001,
 970                  (outs FPRegs:$rd), (ins FPRegs:$rs2),
 971                  "fabss $rs2, $rd",
 972                  [(set f32:$rd, (fabs f32:$rs2))]>;
 973
 974
 975 // Floating-point Square Root Instructions, p.145
 976 def FSQRTS : F3_3u<2, 0b110100, 0b000101001,
 977                   (outs FPRegs:$rd), (ins FPRegs:$rs2),
 978                   "fsqrts $rs2, $rd",
 979                   [(set f32:$rd, (fsqrt f32:$rs2))]>;
 980 def FSQRTD : F3_3u<2, 0b110100, 0b000101010,
 981                   (outs DFPRegs:$rd), (ins DFPRegs:$rs2),
 982                   "fsqrtd $rs2, $rd",
 983                   [(set f64:$rd, (fsqrt f64:$rs2))]>;
 984 def FSQRTQ : F3_3u<2, 0b110100, 0b000101011,
 985                   (outs QFPRegs:$rd), (ins QFPRegs:$rs2),
 986                   "fsqrtq $rs2, $rd",
 987                   [(set f128:$rd, (fsqrt f128:$rs2))]>,
 988                   Requires<[HasHardQuad]>;
 989
 990
 991
 992 // Floating-point Add and Subtract Instructions, p. 146
 993 def FADDS  : F3_3<2, 0b110100, 0b001000001,
 994                   (outs FPRegs:$rd), (ins FPRegs:$rs1, FPRegs:$rs2),
 995                   "fadds $rs1, $rs2, $rd",
 996                   [(set f32:$rd, (fadd f32:$rs1, f32:$rs2))]>;
 997 def FADDD  : F3_3<2, 0b110100, 0b001000010,
 998                   (outs DFPRegs:$rd), (ins DFPRegs:$rs1, DFPRegs:$rs2),
 999                   "faddd $rs1, $rs2, $rd",
1000                   [(set f64:$rd, (fadd f64:$rs1, f64:$rs2))]>;
1001 def FADDQ  : F3_3<2, 0b110100, 0b001000011,
1002                   (outs QFPRegs:$rd), (ins QFPRegs:$rs1, QFPRegs:$rs2),
1003                   "faddq $rs1, $rs2, $rd",
1004                   [(set f128:$rd, (fadd f128:$rs1, f128:$rs2))]>,
1005                   Requires<[HasHardQuad]>;
1006
1007 def FSUBS  : F3_3<2, 0b110100, 0b001000101,
1008                   (outs FPRegs:$rd), (ins FPRegs:$rs1, FPRegs:$rs2),
1009                   "fsubs $rs1, $rs2, $rd",
1010                   [(set f32:$rd, (fsub f32:$rs1, f32:$rs2))]>;
1011 def FSUBD  : F3_3<2, 0b110100, 0b001000110,
1012                   (outs DFPRegs:$rd), (ins DFPRegs:$rs1, DFPRegs:$rs2),
1013                   "fsubd $rs1, $rs2, $rd",
1014                   [(set f64:$rd, (fsub f64:$rs1, f64:$rs2))]>;
1015 def FSUBQ  : F3_3<2, 0b110100, 0b001000111,
1016                   (outs QFPRegs:$rd), (ins QFPRegs:$rs1, QFPRegs:$rs2),
1017                   "fsubq $rs1, $rs2, $rd",
1018                   [(set f128:$rd, (fsub f128:$rs1, f128:$rs2))]>,
1019                   Requires<[HasHardQuad]>;
1020
1021
1022 // Floating-point Multiply and Divide Instructions, p. 147
1023 def FMULS  : F3_3<2, 0b110100, 0b001001001,
1024                   (outs FPRegs:$rd), (ins FPRegs:$rs1, FPRegs:$rs2),
1025                   "fmuls $rs1, $rs2, $rd",
1026                   [(set f32:$rd, (fmul f32:$rs1, f32:$rs2))]>;
1027 def FMULD  : F3_3<2, 0b110100, 0b001001010,
1028                   (outs DFPRegs:$rd), (ins DFPRegs:$rs1, DFPRegs:$rs2),
1029                   "fmuld $rs1, $rs2, $rd",
1030                   [(set f64:$rd, (fmul f64:$rs1, f64:$rs2))]>;
1031 def FMULQ  : F3_3<2, 0b110100, 0b001001011,
1032                   (outs QFPRegs:$rd), (ins QFPRegs:$rs1, QFPRegs:$rs2),
1033                   "fmulq $rs1, $rs2, $rd",
1034                   [(set f128:$rd, (fmul f128:$rs1, f128:$rs2))]>,
1035                   Requires<[HasHardQuad]>;
1036
1037 def FSMULD : F3_3<2, 0b110100, 0b001101001,
1038                   (outs DFPRegs:$rd), (ins FPRegs:$rs1, FPRegs:$rs2),
1039                   "fsmuld $rs1, $rs2, $rd",
1040                   [(set f64:$rd, (fmul (fextend f32:$rs1),
1041                                         (fextend f32:$rs2)))]>;
1042 def FDMULQ : F3_3<2, 0b110100, 0b001101110,
1043                   (outs QFPRegs:$rd), (ins DFPRegs:$rs1, DFPRegs:$rs2),
1044                   "fdmulq $rs1, $rs2, $rd",
1045                   [(set f128:$rd, (fmul (fextend f64:$rs1),
1046                                          (fextend f64:$rs2)))]>,
1047                   Requires<[HasHardQuad]>;
1048
1049 def FDIVS  : F3_3<2, 0b110100, 0b001001101,
1050                  (outs FPRegs:$rd), (ins FPRegs:$rs1, FPRegs:$rs2),
1051                  "fdivs $rs1, $rs2, $rd",
1052                  [(set f32:$rd, (fdiv f32:$rs1, f32:$rs2))]>;
1053 def FDIVD  : F3_3<2, 0b110100, 0b001001110,
1054                  (outs DFPRegs:$rd), (ins DFPRegs:$rs1, DFPRegs:$rs2),
1055                  "fdivd $rs1, $rs2, $rd",
1056                  [(set f64:$rd, (fdiv f64:$rs1, f64:$rs2))]>;
1057 def FDIVQ  : F3_3<2, 0b110100, 0b001001111,
1058                  (outs QFPRegs:$rd), (ins QFPRegs:$rs1, QFPRegs:$rs2),
1059                  "fdivq $rs1, $rs2, $rd",
1060                  [(set f128:$rd, (fdiv f128:$rs1, f128:$rs2))]>,
1061                  Requires<[HasHardQuad]>;
1062
1063 // Floating-point Compare Instructions, p. 148
1064 // Note: the 2nd template arg is different for these guys.
1065 // Note 2: the result of a FCMP is not available until the 2nd cycle
1066 // after the instr is retired, but there is no interlock in Sparc V8.
1067 // This behavior is modeled with a forced noop after the instruction in
1068 // DelaySlotFiller.
1069
1070 let Defs = [FCC0], rd = 0, isCodeGenOnly = 1 in {
1071   def FCMPS  : F3_3c<2, 0b110101, 0b001010001,
1072                    (outs), (ins FPRegs:$rs1, FPRegs:$rs2),
1073                    "fcmps $rs1, $rs2",
1074                    [(SPcmpfcc f32:$rs1, f32:$rs2)]>;
1075   def FCMPD  : F3_3c<2, 0b110101, 0b001010010,
1076                    (outs), (ins DFPRegs:$rs1, DFPRegs:$rs2),
1077                    "fcmpd $rs1, $rs2",
1078                    [(SPcmpfcc f64:$rs1, f64:$rs2)]>;
1079   def FCMPQ  : F3_3c<2, 0b110101, 0b001010011,
1080                    (outs), (ins QFPRegs:$rs1, QFPRegs:$rs2),
1081                    "fcmpq $rs1, $rs2",
1082                    [(SPcmpfcc f128:$rs1, f128:$rs2)]>,
1083                    Requires<[HasHardQuad]>;
1084 }
1085
1086 //===----------------------------------------------------------------------===//
1087 // Instructions for Thread Local Storage(TLS).
1088 //===----------------------------------------------------------------------===//
1089 let isCodeGenOnly = 1, isAsmParserOnly = 1 in {
1090 def TLS_ADDrr : F3_1<2, 0b000000,
1091                     (outs IntRegs:$rd),
1092                     (ins IntRegs:$rs1, IntRegs:$rs2, TLSSym:$sym),
1093                     "add $rs1, $rs2, $rd, $sym",
1094                     [(set i32:$rd,
1095                         (tlsadd i32:$rs1, i32:$rs2, tglobaltlsaddr:$sym))]>;
1096
1097 let mayLoad = 1 in
1098   def TLS_LDrr : F3_1<3, 0b000000,
1099                       (outs IntRegs:$dst), (ins MEMrr:$addr, TLSSym:$sym),
1100                       "ld [$addr], $dst, $sym",
1101                       [(set i32:$dst,
1102                           (tlsld ADDRrr:$addr, tglobaltlsaddr:$sym))]>;
1103
1104 let Uses = [O6], isCall = 1, hasDelaySlot = 1 in
1105   def TLS_CALL : InstSP<(outs),
1106                         (ins calltarget:$disp, TLSSym:$sym, variable_ops),
1107                         "call $disp, $sym",
1108                         [(tlscall texternalsym:$disp, tglobaltlsaddr:$sym)]> {
1109   bits<30> disp;
1110   let op = 1;
1111   let Inst{29-0} = disp;
1112 }
1113 }
1114
1115 //===----------------------------------------------------------------------===//
1116 // V9 Instructions
1117 //===----------------------------------------------------------------------===//
1118
1119 // V9 Conditional Moves.
1120 let Predicates = [HasV9], Constraints = "$f = $rd" in {
1121   // Move Integer Register on Condition (MOVcc) p. 194 of the V9 manual.
1122   let Uses = [ICC], intcc = 1, cc = 0b00 in {
1123     def MOVICCrr
1124       : F4_1<0b101100, (outs IntRegs:$rd),
1125              (ins IntRegs:$rs2, IntRegs:$f, CCOp:$cond),
1126              "mov$cond %icc, $rs2, $rd",
1127              [(set i32:$rd, (SPselecticc i32:$rs2, i32:$f, imm:$cond))]>;
1128
1129     def MOVICCri
1130       : F4_2<0b101100, (outs IntRegs:$rd),
1131              (ins i32imm:$simm11, IntRegs:$f, CCOp:$cond),
1132              "mov$cond %icc, $simm11, $rd",
1133              [(set i32:$rd,
1134                     (SPselecticc simm11:$simm11, i32:$f, imm:$cond))]>;
1135   }
1136
1137   let Uses = [FCC0], intcc = 0, cc = 0b00 in {
1138     def MOVFCCrr
1139       : F4_1<0b101100, (outs IntRegs:$rd),
1140              (ins IntRegs:$rs2, IntRegs:$f, CCOp:$cond),
1141              "mov$cond %fcc0, $rs2, $rd",
1142              [(set i32:$rd, (SPselectfcc i32:$rs2, i32:$f, imm:$cond))]>;
1143     def MOVFCCri
1144       : F4_2<0b101100, (outs IntRegs:$rd),
1145              (ins i32imm:$simm11, IntRegs:$f, CCOp:$cond),
1146              "mov$cond %fcc0, $simm11, $rd",
1147              [(set i32:$rd,
1148                     (SPselectfcc simm11:$simm11, i32:$f, imm:$cond))]>;
1149   }
1150
1151   let Uses = [ICC], intcc = 1, opf_cc = 0b00 in {
1152     def FMOVS_ICC
1153       : F4_3<0b110101, 0b000001, (outs FPRegs:$rd),
1154              (ins FPRegs:$rs2, FPRegs:$f, CCOp:$cond),
1155              "fmovs$cond %icc, $rs2, $rd",
1156              [(set f32:$rd, (SPselecticc f32:$rs2, f32:$f, imm:$cond))]>;
1157     def FMOVD_ICC
1158       : F4_3<0b110101, 0b000010, (outs DFPRegs:$rd),
1159                (ins DFPRegs:$rs2, DFPRegs:$f, CCOp:$cond),
1160                "fmovd$cond %icc, $rs2, $rd",
1161                [(set f64:$rd, (SPselecticc f64:$rs2, f64:$f, imm:$cond))]>;
1162     def FMOVQ_ICC
1163       : F4_3<0b110101, 0b000011, (outs QFPRegs:$rd),
1164                (ins QFPRegs:$rs2, QFPRegs:$f, CCOp:$cond),
1165                "fmovq$cond %icc, $rs2, $rd",
1166                [(set f128:$rd, (SPselecticc f128:$rs2, f128:$f, imm:$cond))]>,
1167                Requires<[HasHardQuad]>;
1168   }
1169
1170   let Uses = [FCC0], intcc = 0, opf_cc = 0b00 in {
1171     def FMOVS_FCC
1172       : F4_3<0b110101, 0b000001, (outs FPRegs:$rd),
1173              (ins FPRegs:$rs2, FPRegs:$f, CCOp:$cond),
1174              "fmovs$cond %fcc0, $rs2, $rd",
1175              [(set f32:$rd, (SPselectfcc f32:$rs2, f32:$f, imm:$cond))]>;
1176     def FMOVD_FCC
1177       : F4_3<0b110101, 0b000010, (outs DFPRegs:$rd),
1178              (ins DFPRegs:$rs2, DFPRegs:$f, CCOp:$cond),
1179              "fmovd$cond %fcc0, $rs2, $rd",
1180              [(set f64:$rd, (SPselectfcc f64:$rs2, f64:$f, imm:$cond))]>;
1181     def FMOVQ_FCC
1182       : F4_3<0b110101, 0b000011, (outs QFPRegs:$rd),
1183              (ins QFPRegs:$rs2, QFPRegs:$f, CCOp:$cond),
1184              "fmovq$cond %fcc0, $rs2, $rd",
1185              [(set f128:$rd, (SPselectfcc f128:$rs2, f128:$f, imm:$cond))]>,
1186              Requires<[HasHardQuad]>;
1187   }
1188
1189 }
1190
1191 // Floating-Point Move Instructions, p. 164 of the V9 manual.
1192 let Predicates = [HasV9] in {
1193   def FMOVD : F3_3u<2, 0b110100, 0b000000010,
1194                    (outs DFPRegs:$rd), (ins DFPRegs:$rs2),
1195                    "fmovd $rs2, $rd", []>;
1196   def FMOVQ : F3_3u<2, 0b110100, 0b000000011,
1197                    (outs QFPRegs:$rd), (ins QFPRegs:$rs2),
1198                    "fmovq $rs2, $rd", []>,
1199                    Requires<[HasHardQuad]>;
1200   def FNEGD : F3_3u<2, 0b110100, 0b000000110,
1201                    (outs DFPRegs:$rd), (ins DFPRegs:$rs2),
1202                    "fnegd $rs2, $rd",
1203                    [(set f64:$rd, (fneg f64:$rs2))]>;
1204   def FNEGQ : F3_3u<2, 0b110100, 0b000000111,
1205                    (outs QFPRegs:$rd), (ins QFPRegs:$rs2),
1206                    "fnegq $rs2, $rd",
1207                    [(set f128:$rd, (fneg f128:$rs2))]>,
1208                    Requires<[HasHardQuad]>;
1209   def FABSD : F3_3u<2, 0b110100, 0b000001010,
1210                    (outs DFPRegs:$rd), (ins DFPRegs:$rs2),
1211                    "fabsd $rs2, $rd",
1212                    [(set f64:$rd, (fabs f64:$rs2))]>;
1213   def FABSQ : F3_3u<2, 0b110100, 0b000001011,
1214                    (outs QFPRegs:$rd), (ins QFPRegs:$rs2),
1215                    "fabsq $rs2, $rd",
1216                    [(set f128:$rd, (fabs f128:$rs2))]>,
1217                    Requires<[HasHardQuad]>;
1218 }
1219
1220 // Floating-point compare instruction with %fcc0-%fcc3.
1221 def V9FCMPS  : F3_3c<2, 0b110101, 0b001010001,
1222                (outs FCCRegs:$rd), (ins FPRegs:$rs1, FPRegs:$rs2),
1223                "fcmps $rd, $rs1, $rs2", []>;
1224 def V9FCMPD  : F3_3c<2, 0b110101, 0b001010010,
1225                 (outs FCCRegs:$rd), (ins DFPRegs:$rs1, DFPRegs:$rs2),
1226                 "fcmpd $rd, $rs1, $rs2", []>;
1227 def V9FCMPQ  : F3_3c<2, 0b110101, 0b001010011,
1228                 (outs FCCRegs:$rd), (ins QFPRegs:$rs1, QFPRegs:$rs2),
1229                 "fcmpq $rd, $rs1, $rs2", []>,
1230                  Requires<[HasHardQuad]>;
1231
1232 let hasSideEffects = 1 in {
1233   def V9FCMPES  : F3_3c<2, 0b110101, 0b001010101,
1234                    (outs FCCRegs:$rd), (ins FPRegs:$rs1, FPRegs:$rs2),
1235                    "fcmpes $rd, $rs1, $rs2", []>;
1236   def V9FCMPED  : F3_3c<2, 0b110101, 0b001010110,
1237                    (outs FCCRegs:$rd), (ins DFPRegs:$rs1, DFPRegs:$rs2),
1238                    "fcmped $rd, $rs1, $rs2", []>;
1239   def V9FCMPEQ  : F3_3c<2, 0b110101, 0b001010111,
1240                    (outs FCCRegs:$rd), (ins QFPRegs:$rs1, QFPRegs:$rs2),
1241                    "fcmpeq $rd, $rs1, $rs2", []>,
1242                    Requires<[HasHardQuad]>;
1243 }
1244
1245 // Floating point conditional move instrucitons with %fcc0-%fcc3.
1246 let Predicates = [HasV9] in {
1247   let Constraints = "$f = $rd", intcc = 0 in {
1248     def V9MOVFCCrr
1249       : F4_1<0b101100, (outs IntRegs:$rd),
1250              (ins FCCRegs:$cc, IntRegs:$rs2, IntRegs:$f, CCOp:$cond),
1251              "mov$cond $cc, $rs2, $rd", []>;
1252     def V9MOVFCCri
1253       : F4_2<0b101100, (outs IntRegs:$rd),
1254              (ins FCCRegs:$cc, i32imm:$simm11, IntRegs:$f, CCOp:$cond),
1255              "mov$cond $cc, $simm11, $rd", []>;
1256     def V9FMOVS_FCC
1257       : F4_3<0b110101, 0b000001, (outs FPRegs:$rd),
1258              (ins FCCRegs:$opf_cc, FPRegs:$rs2, FPRegs:$f, CCOp:$cond),
1259              "fmovs$cond $opf_cc, $rs2, $rd", []>;
1260     def V9FMOVD_FCC
1261       : F4_3<0b110101, 0b000010, (outs DFPRegs:$rd),
1262              (ins FCCRegs:$opf_cc, DFPRegs:$rs2, DFPRegs:$f, CCOp:$cond),
1263              "fmovd$cond $opf_cc, $rs2, $rd", []>;
1264     def V9FMOVQ_FCC
1265       : F4_3<0b110101, 0b000011, (outs QFPRegs:$rd),
1266              (ins FCCRegs:$opf_cc, QFPRegs:$rs2, QFPRegs:$f, CCOp:$cond),
1267              "fmovq$cond $opf_cc, $rs2, $rd", []>,
1268              Requires<[HasHardQuad]>;
1269   } // Constraints = "$f = $rd", ...
1270 } // let Predicates = [hasV9]
1271
1272
1273 // POPCrr - This does a ctpop of a 64-bit register.  As such, we have to clear
1274 // the top 32-bits before using it.  To do this clearing, we use a SRLri X,0.
1275 let rs1 = 0 in
1276   def POPCrr : F3_1<2, 0b101110,
1277                     (outs IntRegs:$rd), (ins IntRegs:$rs2),
1278                     "popc $rs2, $rd", []>, Requires<[HasV9]>;
1279 def : Pat<(ctpop i32:$src),
1280           (POPCrr (SRLri $src, 0))>;
1281
1282 let Predicates = [HasV9], hasSideEffects = 1, rd = 0, rs1 = 0b01111 in
1283  def MEMBARi : F3_2<2, 0b101000, (outs), (ins simm13Op:$simm13),
1284                     "membar $simm13", []>;
1285
1286 // TODO: Should add a CASArr variant. In fact, the CAS instruction,
1287 // unlike other instructions, only comes in a form which requires an
1288 // ASI be provided. The ASI value hardcoded here is ASI_PRIMARY, the
1289 // default unprivileged ASI for SparcV9.  (Also of note: some modern
1290 // SparcV8 implementations provide CASA as an extension, but require
1291 // the use of SparcV8's default ASI, 0xA ("User Data") instead.)
1292 let Predicates = [HasV9], Constraints = "$swap = $rd", asi = 0b10000000 in
1293   def CASrr: F3_1_asi<3, 0b111100,
1294                 (outs IntRegs:$rd), (ins IntRegs:$rs1, IntRegs:$rs2,
1295                                      IntRegs:$swap),
1296                  "cas [$rs1], $rs2, $rd",
1297                  [(set i32:$rd,
1298                      (atomic_cmp_swap iPTR:$rs1, i32:$rs2, i32:$swap))]>;
1299
1300 let Defs = [ICC] in {
1301 defm TADDCC   : F3_12np<"taddcc",   0b100000>;
1302 defm TSUBCC   : F3_12np<"tsubcc",   0b100001>;
1303
1304 let hasSideEffects = 1 in {
1305   defm TADDCCTV : F3_12np<"taddcctv", 0b100010>;
1306   defm TSUBCCTV : F3_12np<"tsubcctv", 0b100011>;
1307 }
1308 }
1309
1310 //===----------------------------------------------------------------------===//
1311 // Non-Instruction Patterns
1312 //===----------------------------------------------------------------------===//
1313
1314 // Small immediates.
1315 def : Pat<(i32 simm13:$val),
1316           (ORri (i32 G0), imm:$val)>;
1317 // Arbitrary immediates.
1318 def : Pat<(i32 imm:$val),
1319           (ORri (SETHIi (HI22 imm:$val)), (LO10 imm:$val))>;
1320
1321
1322 // Global addresses, constant pool entries
1323 let Predicates = [Is32Bit] in {
1324
1325 def : Pat<(SPhi tglobaladdr:$in), (SETHIi tglobaladdr:$in)>;
1326 def : Pat<(SPlo tglobaladdr:$in), (ORri (i32 G0), tglobaladdr:$in)>;
1327 def : Pat<(SPhi tconstpool:$in), (SETHIi tconstpool:$in)>;
1328 def : Pat<(SPlo tconstpool:$in), (ORri (i32 G0), tconstpool:$in)>;
1329
1330 // GlobalTLS addresses
1331 def : Pat<(SPhi tglobaltlsaddr:$in), (SETHIi tglobaltlsaddr:$in)>;
1332 def : Pat<(SPlo tglobaltlsaddr:$in), (ORri (i32 G0), tglobaltlsaddr:$in)>;
1333 def : Pat<(add (SPhi tglobaltlsaddr:$in1), (SPlo tglobaltlsaddr:$in2)),
1334           (ADDri (SETHIi tglobaltlsaddr:$in1), (tglobaltlsaddr:$in2))>;
1335 def : Pat<(xor (SPhi tglobaltlsaddr:$in1), (SPlo tglobaltlsaddr:$in2)),
1336           (XORri (SETHIi tglobaltlsaddr:$in1), (tglobaltlsaddr:$in2))>;
1337
1338 // Blockaddress
1339 def : Pat<(SPhi tblockaddress:$in), (SETHIi tblockaddress:$in)>;
1340 def : Pat<(SPlo tblockaddress:$in), (ORri (i32 G0), tblockaddress:$in)>;
1341
1342 // Add reg, lo.  This is used when taking the addr of a global/constpool entry.
1343 def : Pat<(add iPTR:$r, (SPlo tglobaladdr:$in)), (ADDri $r, tglobaladdr:$in)>;
1344 def : Pat<(add iPTR:$r, (SPlo tconstpool:$in)),  (ADDri $r, tconstpool:$in)>;
1345 def : Pat<(add iPTR:$r, (SPlo tblockaddress:$in)),
1346                         (ADDri $r, tblockaddress:$in)>;
1347 }
1348
1349 // Calls:
1350 def : Pat<(call tglobaladdr:$dst),
1351           (CALL tglobaladdr:$dst)>;
1352 def : Pat<(call texternalsym:$dst),
1353           (CALL texternalsym:$dst)>;
1354
1355 // Map integer extload's to zextloads.
1356 def : Pat<(i32 (extloadi1 ADDRrr:$src)), (LDUBrr ADDRrr:$src)>;
1357 def : Pat<(i32 (extloadi1 ADDRri:$src)), (LDUBri ADDRri:$src)>;
1358 def : Pat<(i32 (extloadi8 ADDRrr:$src)), (LDUBrr ADDRrr:$src)>;
1359 def : Pat<(i32 (extloadi8 ADDRri:$src)), (LDUBri ADDRri:$src)>;
1360 def : Pat<(i32 (extloadi16 ADDRrr:$src)), (LDUHrr ADDRrr:$src)>;
1361 def : Pat<(i32 (extloadi16 ADDRri:$src)), (LDUHri ADDRri:$src)>;
1362
1363 // zextload bool -> zextload byte
1364 def : Pat<(i32 (zextloadi1 ADDRrr:$src)), (LDUBrr ADDRrr:$src)>;
1365 def : Pat<(i32 (zextloadi1 ADDRri:$src)), (LDUBri ADDRri:$src)>;
1366
1367 // store 0, addr -> store %g0, addr
1368 def : Pat<(store (i32 0), ADDRrr:$dst), (STrr ADDRrr:$dst, (i32 G0))>;
1369 def : Pat<(store (i32 0), ADDRri:$dst), (STri ADDRri:$dst, (i32 G0))>;
1370
1371 // store bar for all atomic_fence in V8.
1372 let Predicates = [HasNoV9] in
1373   def : Pat<(atomic_fence imm, imm), (STBAR)>;
1374
1375 // atomic_load_32 addr -> load addr
1376 def : Pat<(i32 (atomic_load ADDRrr:$src)), (LDrr ADDRrr:$src)>;
1377 def : Pat<(i32 (atomic_load ADDRri:$src)), (LDri ADDRri:$src)>;
1378
1379 // atomic_store_32 val, addr -> store val, addr
1380 def : Pat<(atomic_store ADDRrr:$dst, i32:$val), (STrr ADDRrr:$dst, $val)>;
1381 def : Pat<(atomic_store ADDRri:$dst, i32:$val), (STri ADDRri:$dst, $val)>;
1382
1383 // extract_vector
1384 def : Pat<(vector_extract (v2i32 IntPair:$Rn), 0),
1385           (i32 (EXTRACT_SUBREG IntPair:$Rn, sub_even))>;
1386 def : Pat<(vector_extract (v2i32 IntPair:$Rn), 1),
1387           (i32 (EXTRACT_SUBREG IntPair:$Rn, sub_odd))>;
1388
1389 // build_vector
1390 def : Pat<(build_vector (i32 IntRegs:$a1), (i32 IntRegs:$a2)),
1391           (INSERT_SUBREG
1392             (INSERT_SUBREG (v2i32 (IMPLICIT_DEF)), (i32 IntRegs:$a1), sub_even),
1393             (i32 IntRegs:$a2), sub_odd)>;
1394
1395
1396 include "SparcInstr64Bit.td"
1397 include "SparcInstrVIS.td"
1398 include "SparcInstrAliases.td"