lib/Target/Sparc/SparcInstrInfo.td

   1 //===-- SparcInstrInfo.td - Target Description for Sparc Target -----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Sparc instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // Instruction format superclass
  16 //===----------------------------------------------------------------------===//
  17
  18 include "SparcInstrFormats.td"
  19
  20 //===----------------------------------------------------------------------===//
  21 // Feature predicates.
  22 //===----------------------------------------------------------------------===//
  23
  24 // True when generating 32-bit code.
  25 def Is32Bit : Predicate<"!Subtarget->is64Bit()">;
  26
  27 // True when generating 64-bit code. This also implies HasV9.
  28 def Is64Bit : Predicate<"Subtarget->is64Bit()">;
  29
  30 // HasV9 - This predicate is true when the target processor supports V9
  31 // instructions.  Note that the machine may be running in 32-bit mode.
  32 def HasV9   : Predicate<"Subtarget->isV9()">,
  33               AssemblerPredicate<"FeatureV9">;
  34
  35 // HasNoV9 - This predicate is true when the target doesn't have V9
  36 // instructions.  Use of this is just a hack for the isel not having proper
  37 // costs for V8 instructions that are more expensive than their V9 ones.
  38 def HasNoV9 : Predicate<"!Subtarget->isV9()">;
  39
  40 // HasVIS - This is true when the target processor has VIS extensions.
  41 def HasVIS : Predicate<"Subtarget->isVIS()">,
  42              AssemblerPredicate<"FeatureVIS">;
  43 def HasVIS2 : Predicate<"Subtarget->isVIS2()">,
  44              AssemblerPredicate<"FeatureVIS2">;
  45 def HasVIS3 : Predicate<"Subtarget->isVIS3()">,
  46              AssemblerPredicate<"FeatureVIS3">;
  47
  48 // HasHardQuad - This is true when the target processor supports quad floating
  49 // point instructions.
  50 def HasHardQuad : Predicate<"Subtarget->hasHardQuad()">;
  51
  52 // UseDeprecatedInsts - This predicate is true when the target processor is a
  53 // V8, or when it is V9 but the V8 deprecated instructions are efficient enough
  54 // to use when appropriate.  In either of these cases, the instruction selector
  55 // will pick deprecated instructions.
  56 def UseDeprecatedInsts : Predicate<"Subtarget->useDeprecatedV8Instructions()">;
  57
  58 //===----------------------------------------------------------------------===//
  59 // Instruction Pattern Stuff
  60 //===----------------------------------------------------------------------===//
  61
  62 def simm11  : PatLeaf<(imm), [{ return isInt<11>(N->getSExtValue()); }]>;
  63
  64 def simm13  : PatLeaf<(imm), [{ return isInt<13>(N->getSExtValue()); }]>;
  65
  66 def LO10 : SDNodeXForm<imm, [{
  67   return CurDAG->getTargetConstant((unsigned)N->getZExtValue() & 1023, SDLoc(N),
  68                                    MVT::i32);
  69 }]>;
  70
  71 def HI22 : SDNodeXForm<imm, [{
  72   // Transformation function: shift the immediate value down into the low bits.
  73   return CurDAG->getTargetConstant((unsigned)N->getZExtValue() >> 10, SDLoc(N),
  74                                    MVT::i32);
  75 }]>;
  76
  77 def SETHIimm : PatLeaf<(imm), [{
  78   return isShiftedUInt<22, 10>(N->getZExtValue());
  79 }], HI22>;
  80
  81 // Addressing modes.
  82 def ADDRrr : ComplexPattern<iPTR, 2, "SelectADDRrr", [], []>;
  83 def ADDRri : ComplexPattern<iPTR, 2, "SelectADDRri", [frameindex], []>;
  84
  85 // Address operands
  86 def SparcMEMrrAsmOperand : AsmOperandClass {
  87   let Name = "MEMrr";
  88   let ParserMethod = "parseMEMOperand";
  89 }
  90
  91 def SparcMEMriAsmOperand : AsmOperandClass {
  92   let Name = "MEMri";
  93   let ParserMethod = "parseMEMOperand";
  94 }
  95
  96 def MEMrr : Operand<iPTR> {
  97   let PrintMethod = "printMemOperand";
  98   let MIOperandInfo = (ops ptr_rc, ptr_rc);
  99   let ParserMatchClass = SparcMEMrrAsmOperand;
 100 }
 101 def MEMri : Operand<iPTR> {
 102   let PrintMethod = "printMemOperand";
 103   let MIOperandInfo = (ops ptr_rc, i32imm);
 104   let ParserMatchClass = SparcMEMriAsmOperand;
 105 }
 106
 107 def TLSSym : Operand<iPTR>;
 108
 109 // Branch targets have OtherVT type.
 110 def brtarget : Operand<OtherVT> {
 111   let EncoderMethod = "getBranchTargetOpValue";
 112 }
 113
 114 def bprtarget : Operand<OtherVT> {
 115   let EncoderMethod = "getBranchPredTargetOpValue";
 116 }
 117
 118 def bprtarget16 : Operand<OtherVT> {
 119   let EncoderMethod = "getBranchOnRegTargetOpValue";
 120 }
 121
 122 def calltarget : Operand<i32> {
 123   let EncoderMethod = "getCallTargetOpValue";
 124   let DecoderMethod = "DecodeCall";
 125 }
 126
 127 def simm13Op : Operand<i32> {
 128   let DecoderMethod = "DecodeSIMM13";
 129 }
 130
 131 // Operand for printing out a condition code.
 132 let PrintMethod = "printCCOperand" in
 133   def CCOp : Operand<i32>;
 134
 135 def SDTSPcmpicc :
 136 SDTypeProfile<0, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>]>;
 137 def SDTSPcmpfcc :
 138 SDTypeProfile<0, 2, [SDTCisFP<0>, SDTCisSameAs<0, 1>]>;
 139 def SDTSPbrcc :
 140 SDTypeProfile<0, 2, [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
 141 def SDTSPselectcc :
 142 SDTypeProfile<1, 3, [SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>, SDTCisVT<3, i32>]>;
 143 def SDTSPFTOI :
 144 SDTypeProfile<1, 1, [SDTCisVT<0, f32>, SDTCisFP<1>]>;
 145 def SDTSPITOF :
 146 SDTypeProfile<1, 1, [SDTCisFP<0>, SDTCisVT<1, f32>]>;
 147 def SDTSPFTOX :
 148 SDTypeProfile<1, 1, [SDTCisVT<0, f64>, SDTCisFP<1>]>;
 149 def SDTSPXTOF :
 150 SDTypeProfile<1, 1, [SDTCisFP<0>, SDTCisVT<1, f64>]>;
 151
 152 def SDTSPtlsadd :
 153 SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>, SDTCisPtrTy<2>]>;
 154 def SDTSPtlsld :
 155 SDTypeProfile<1, 2, [SDTCisPtrTy<0>, SDTCisPtrTy<1>]>;
 156
 157 def SPcmpicc : SDNode<"SPISD::CMPICC", SDTSPcmpicc, [SDNPOutGlue]>;
 158 def SPcmpfcc : SDNode<"SPISD::CMPFCC", SDTSPcmpfcc, [SDNPOutGlue]>;
 159 def SPbricc : SDNode<"SPISD::BRICC", SDTSPbrcc, [SDNPHasChain, SDNPInGlue]>;
 160 def SPbrxcc : SDNode<"SPISD::BRXCC", SDTSPbrcc, [SDNPHasChain, SDNPInGlue]>;
 161 def SPbrfcc : SDNode<"SPISD::BRFCC", SDTSPbrcc, [SDNPHasChain, SDNPInGlue]>;
 162
 163 def SPhi    : SDNode<"SPISD::Hi", SDTIntUnaryOp>;
 164 def SPlo    : SDNode<"SPISD::Lo", SDTIntUnaryOp>;
 165
 166 def SPftoi  : SDNode<"SPISD::FTOI", SDTSPFTOI>;
 167 def SPitof  : SDNode<"SPISD::ITOF", SDTSPITOF>;
 168 def SPftox  : SDNode<"SPISD::FTOX", SDTSPFTOX>;
 169 def SPxtof  : SDNode<"SPISD::XTOF", SDTSPXTOF>;
 170
 171 def SPselecticc : SDNode<"SPISD::SELECT_ICC", SDTSPselectcc, [SDNPInGlue]>;
 172 def SPselectxcc : SDNode<"SPISD::SELECT_XCC", SDTSPselectcc, [SDNPInGlue]>;
 173 def SPselectfcc : SDNode<"SPISD::SELECT_FCC", SDTSPselectcc, [SDNPInGlue]>;
 174
 175 //  These are target-independent nodes, but have target-specific formats.
 176 def SDT_SPCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
 177 def SDT_SPCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>,
 178                                         SDTCisVT<1, i32> ]>;
 179
 180 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_SPCallSeqStart,
 181                            [SDNPHasChain, SDNPOutGlue]>;
 182 def callseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_SPCallSeqEnd,
 183                            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 184
 185 def SDT_SPCall    : SDTypeProfile<0, -1, [SDTCisVT<0, i32>]>;
 186 def call          : SDNode<"SPISD::CALL", SDT_SPCall,
 187                            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 188                             SDNPVariadic]>;
 189
 190 def SDT_SPRet     : SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
 191 def retflag       : SDNode<"SPISD::RET_FLAG", SDT_SPRet,
 192                            [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 193
 194 def flushw        : SDNode<"SPISD::FLUSHW", SDTNone,
 195                            [SDNPHasChain, SDNPSideEffect, SDNPMayStore]>;
 196
 197 def tlsadd        : SDNode<"SPISD::TLS_ADD", SDTSPtlsadd>;
 198 def tlsld         : SDNode<"SPISD::TLS_LD",  SDTSPtlsld>;
 199 def tlscall       : SDNode<"SPISD::TLS_CALL", SDT_SPCall,
 200                             [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 201                              SDNPVariadic]>;
 202
 203 def getPCX        : Operand<iPTR> {
 204   let PrintMethod = "printGetPCX";
 205 }
 206
 207 //===----------------------------------------------------------------------===//
 208 // SPARC Flag Conditions
 209 //===----------------------------------------------------------------------===//
 210
 211 // Note that these values must be kept in sync with the CCOp::CondCode enum
 212 // values.
 213 class ICC_VAL<int N> : PatLeaf<(i32 N)>;
 214 def ICC_NE  : ICC_VAL< 9>;  // Not Equal
 215 def ICC_E   : ICC_VAL< 1>;  // Equal
 216 def ICC_G   : ICC_VAL<10>;  // Greater
 217 def ICC_LE  : ICC_VAL< 2>;  // Less or Equal
 218 def ICC_GE  : ICC_VAL<11>;  // Greater or Equal
 219 def ICC_L   : ICC_VAL< 3>;  // Less
 220 def ICC_GU  : ICC_VAL<12>;  // Greater Unsigned
 221 def ICC_LEU : ICC_VAL< 4>;  // Less or Equal Unsigned
 222 def ICC_CC  : ICC_VAL<13>;  // Carry Clear/Great or Equal Unsigned
 223 def ICC_CS  : ICC_VAL< 5>;  // Carry Set/Less Unsigned
 224 def ICC_POS : ICC_VAL<14>;  // Positive
 225 def ICC_NEG : ICC_VAL< 6>;  // Negative
 226 def ICC_VC  : ICC_VAL<15>;  // Overflow Clear
 227 def ICC_VS  : ICC_VAL< 7>;  // Overflow Set
 228
 229 class FCC_VAL<int N> : PatLeaf<(i32 N)>;
 230 def FCC_U   : FCC_VAL<23>;  // Unordered
 231 def FCC_G   : FCC_VAL<22>;  // Greater
 232 def FCC_UG  : FCC_VAL<21>;  // Unordered or Greater
 233 def FCC_L   : FCC_VAL<20>;  // Less
 234 def FCC_UL  : FCC_VAL<19>;  // Unordered or Less
 235 def FCC_LG  : FCC_VAL<18>;  // Less or Greater
 236 def FCC_NE  : FCC_VAL<17>;  // Not Equal
 237 def FCC_E   : FCC_VAL<25>;  // Equal
 238 def FCC_UE  : FCC_VAL<24>;  // Unordered or Equal
 239 def FCC_GE  : FCC_VAL<25>;  // Greater or Equal
 240 def FCC_UGE : FCC_VAL<26>;  // Unordered or Greater or Equal
 241 def FCC_LE  : FCC_VAL<27>;  // Less or Equal
 242 def FCC_ULE : FCC_VAL<28>;  // Unordered or Less or Equal
 243 def FCC_O   : FCC_VAL<29>;  // Ordered
 244
 245 //===----------------------------------------------------------------------===//
 246 // Instruction Class Templates
 247 //===----------------------------------------------------------------------===//
 248
 249 /// F3_12 multiclass - Define a normal F3_1/F3_2 pattern in one shot.
 250 multiclass F3_12<string OpcStr, bits<6> Op3Val, SDNode OpNode,
 251                  RegisterClass RC, ValueType Ty, Operand immOp> {
 252   def rr  : F3_1<2, Op3Val,
 253                  (outs RC:$rd), (ins RC:$rs1, RC:$rs2),
 254                  !strconcat(OpcStr, " $rs1, $rs2, $rd"),
 255                  [(set Ty:$rd, (OpNode Ty:$rs1, Ty:$rs2))]>;
 256   def ri  : F3_2<2, Op3Val,
 257                  (outs RC:$rd), (ins RC:$rs1, immOp:$simm13),
 258                  !strconcat(OpcStr, " $rs1, $simm13, $rd"),
 259                  [(set Ty:$rd, (OpNode Ty:$rs1, (Ty simm13:$simm13)))]>;
 260 }
 261
 262 /// F3_12np multiclass - Define a normal F3_1/F3_2 pattern in one shot, with no
 263 /// pattern.
 264 multiclass F3_12np<string OpcStr, bits<6> Op3Val> {
 265   def rr  : F3_1<2, Op3Val,
 266                  (outs IntRegs:$rd), (ins IntRegs:$rs1, IntRegs:$rs2),
 267                  !strconcat(OpcStr, " $rs1, $rs2, $rd"), []>;
 268   def ri  : F3_2<2, Op3Val,
 269                  (outs IntRegs:$rd), (ins IntRegs:$rs1, simm13Op:$simm13),
 270                  !strconcat(OpcStr, " $rs1, $simm13, $rd"), []>;
 271 }
 272
 273 // Load multiclass - Define both Reg+Reg/Reg+Imm patterns in one shot.
 274 multiclass Load<string OpcStr, bits<6> Op3Val, SDPatternOperator OpNode,
 275            RegisterClass RC, ValueType Ty> {
 276   def rr  : F3_1<3, Op3Val,
 277                  (outs RC:$dst), (ins MEMrr:$addr),
 278                  !strconcat(OpcStr, " [$addr], $dst"),
 279                  [(set Ty:$dst, (OpNode ADDRrr:$addr))]>;
 280   def ri  : F3_2<3, Op3Val,
 281                  (outs RC:$dst), (ins MEMri:$addr),
 282                  !strconcat(OpcStr, " [$addr], $dst"),
 283                  [(set Ty:$dst, (OpNode ADDRri:$addr))]>;
 284 }
 285
 286 // TODO: Instructions of the LoadASI class are currently asm only; hooking up
 287 // CodeGen's address spaces to use these is a future task.
 288 class LoadASI<string OpcStr, bits<6> Op3Val, SDPatternOperator OpNode,
 289               RegisterClass RC, ValueType Ty> :
 290   F3_1_asi<3, Op3Val, (outs RC:$dst), (ins MEMrr:$addr, i8imm:$asi),
 291                 !strconcat(OpcStr, "a [$addr] $asi, $dst"),
 292                 []>;
 293
 294 // LoadA multiclass - As above, but also define alternate address space variant
 295 multiclass LoadA<string OpcStr, bits<6> Op3Val, bits<6> LoadAOp3Val,
 296                  SDPatternOperator OpNode, RegisterClass RC, ValueType Ty> :
 297              Load<OpcStr, Op3Val, OpNode, RC, Ty> {
 298   def Arr  : LoadASI<OpcStr, LoadAOp3Val, OpNode, RC, Ty>;
 299 }
 300
 301 // Store multiclass - Define both Reg+Reg/Reg+Imm patterns in one shot.
 302 multiclass Store<string OpcStr, bits<6> Op3Val, SDPatternOperator OpNode,
 303            RegisterClass RC, ValueType Ty> {
 304   def rr  : F3_1<3, Op3Val,
 305                  (outs), (ins MEMrr:$addr, RC:$rd),
 306                  !strconcat(OpcStr, " $rd, [$addr]"),
 307                  [(OpNode Ty:$rd, ADDRrr:$addr)]>;
 308   def ri  : F3_2<3, Op3Val,
 309                  (outs), (ins MEMri:$addr, RC:$rd),
 310                  !strconcat(OpcStr, " $rd, [$addr]"),
 311                  [(OpNode Ty:$rd, ADDRri:$addr)]>;
 312 }
 313
 314 // TODO: Instructions of the StoreASI class are currently asm only; hooking up
 315 // CodeGen's address spaces to use these is a future task.
 316 class StoreASI<string OpcStr, bits<6> Op3Val,
 317                   SDPatternOperator OpNode, RegisterClass RC, ValueType Ty> :
 318   F3_1_asi<3, Op3Val, (outs), (ins MEMrr:$addr, RC:$rd, i8imm:$asi),
 319                   !strconcat(OpcStr, "a $rd, [$addr] $asi"),
 320                   []>;
 321
 322 multiclass StoreA<string OpcStr, bits<6> Op3Val, bits<6> StoreAOp3Val,
 323                   SDPatternOperator OpNode, RegisterClass RC, ValueType Ty> :
 324              Store<OpcStr, Op3Val, OpNode, RC, Ty> {
 325   def Arr : StoreASI<OpcStr, StoreAOp3Val, OpNode, RC, Ty>;
 326 }
 327
 328 //===----------------------------------------------------------------------===//
 329 // Instructions
 330 //===----------------------------------------------------------------------===//
 331
 332 // Pseudo instructions.
 333 class Pseudo<dag outs, dag ins, string asmstr, list<dag> pattern>
 334    : InstSP<outs, ins, asmstr, pattern> {
 335   let isCodeGenOnly = 1;
 336   let isPseudo = 1;
 337 }
 338
 339 // GETPCX for PIC
 340 let Defs = [O7] in {
 341   def GETPCX : Pseudo<(outs getPCX:$getpcseq), (ins), "$getpcseq", [] >;
 342 }
 343
 344 let Defs = [O6], Uses = [O6] in {
 345 def ADJCALLSTACKDOWN : Pseudo<(outs), (ins i32imm:$amt),
 346                                "!ADJCALLSTACKDOWN $amt",
 347                                [(callseq_start timm:$amt)]>;
 348 def ADJCALLSTACKUP : Pseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
 349                             "!ADJCALLSTACKUP $amt1",
 350                             [(callseq_end timm:$amt1, timm:$amt2)]>;
 351 }
 352
 353 let hasSideEffects = 1, mayStore = 1 in {
 354   let rd = 0, rs1 = 0, rs2 = 0 in
 355     def FLUSHW : F3_1<0b10, 0b101011, (outs), (ins),
 356                       "flushw",
 357                       [(flushw)]>, Requires<[HasV9]>;
 358   let rd = 0, rs1 = 1, simm13 = 3 in
 359     def TA3 : F3_2<0b10, 0b111010, (outs), (ins),
 360                    "ta 3",
 361                    [(flushw)]>;
 362 }
 363
 364 // SELECT_CC_* - Used to implement the SELECT_CC DAG operation.  Expanded after
 365 // instruction selection into a branch sequence.  This has to handle all
 366 // permutations of selection between i32/f32/f64 on ICC and FCC.
 367 // Expanded after instruction selection.
 368 let Uses = [ICC], usesCustomInserter = 1 in {
 369   def SELECT_CC_Int_ICC
 370    : Pseudo<(outs IntRegs:$dst), (ins IntRegs:$T, IntRegs:$F, i32imm:$Cond),
 371             "; SELECT_CC_Int_ICC PSEUDO!",
 372             [(set i32:$dst, (SPselecticc i32:$T, i32:$F, imm:$Cond))]>;
 373   def SELECT_CC_FP_ICC
 374    : Pseudo<(outs FPRegs:$dst), (ins FPRegs:$T, FPRegs:$F, i32imm:$Cond),
 375             "; SELECT_CC_FP_ICC PSEUDO!",
 376             [(set f32:$dst, (SPselecticc f32:$T, f32:$F, imm:$Cond))]>;
 377
 378   def SELECT_CC_DFP_ICC
 379    : Pseudo<(outs DFPRegs:$dst), (ins DFPRegs:$T, DFPRegs:$F, i32imm:$Cond),
 380             "; SELECT_CC_DFP_ICC PSEUDO!",
 381             [(set f64:$dst, (SPselecticc f64:$T, f64:$F, imm:$Cond))]>;
 382
 383   def SELECT_CC_QFP_ICC
 384    : Pseudo<(outs QFPRegs:$dst), (ins QFPRegs:$T, QFPRegs:$F, i32imm:$Cond),
 385             "; SELECT_CC_QFP_ICC PSEUDO!",
 386             [(set f128:$dst, (SPselecticc f128:$T, f128:$F, imm:$Cond))]>;
 387 }
 388
 389 let usesCustomInserter = 1, Uses = [FCC0] in {
 390
 391   def SELECT_CC_Int_FCC
 392    : Pseudo<(outs IntRegs:$dst), (ins IntRegs:$T, IntRegs:$F, i32imm:$Cond),
 393             "; SELECT_CC_Int_FCC PSEUDO!",
 394             [(set i32:$dst, (SPselectfcc i32:$T, i32:$F, imm:$Cond))]>;
 395
 396   def SELECT_CC_FP_FCC
 397    : Pseudo<(outs FPRegs:$dst), (ins FPRegs:$T, FPRegs:$F, i32imm:$Cond),
 398             "; SELECT_CC_FP_FCC PSEUDO!",
 399             [(set f32:$dst, (SPselectfcc f32:$T, f32:$F, imm:$Cond))]>;
 400   def SELECT_CC_DFP_FCC
 401    : Pseudo<(outs DFPRegs:$dst), (ins DFPRegs:$T, DFPRegs:$F, i32imm:$Cond),
 402             "; SELECT_CC_DFP_FCC PSEUDO!",
 403             [(set f64:$dst, (SPselectfcc f64:$T, f64:$F, imm:$Cond))]>;
 404   def SELECT_CC_QFP_FCC
 405    : Pseudo<(outs QFPRegs:$dst), (ins QFPRegs:$T, QFPRegs:$F, i32imm:$Cond),
 406             "; SELECT_CC_QFP_FCC PSEUDO!",
 407             [(set f128:$dst, (SPselectfcc f128:$T, f128:$F, imm:$Cond))]>;
 408 }
 409
 410 // Section B.1 - Load Integer Instructions, p. 90
 411 let DecoderMethod = "DecodeLoadInt" in {
 412   defm LDSB : LoadA<"ldsb", 0b001001, 0b011001, sextloadi8,  IntRegs, i32>;
 413   defm LDSH : LoadA<"ldsh", 0b001010, 0b011010, sextloadi16, IntRegs, i32>;
 414   defm LDUB : LoadA<"ldub", 0b000001, 0b010001, zextloadi8,  IntRegs, i32>;
 415   defm LDUH : LoadA<"lduh", 0b000010, 0b010010, zextloadi16, IntRegs, i32>;
 416   defm LD   : LoadA<"ld",   0b000000, 0b010000, load,        IntRegs, i32>;
 417 }
 418
 419 let DecoderMethod = "DecodeLoadIntPair" in
 420   defm LDD : LoadA<"ldd", 0b000011, 0b010011, load, IntPair, v2i32>;
 421
 422 // Section B.2 - Load Floating-point Instructions, p. 92
 423 let DecoderMethod = "DecodeLoadFP" in {
 424   defm LDF   : Load<"ld",  0b100000, load,    FPRegs,  f32>;
 425   def LDFArr : LoadASI<"ld",  0b110000, load, FPRegs,  f32>,
 426                 Requires<[HasV9]>;
 427 }
 428 let DecoderMethod = "DecodeLoadDFP" in {
 429   defm LDDF   : Load<"ldd", 0b100011, load,    DFPRegs, f64>;
 430   def LDDFArr : LoadASI<"ldd", 0b110011, load, DFPRegs, f64>,
 431                  Requires<[HasV9]>;
 432 }
 433 let DecoderMethod = "DecodeLoadQFP" in
 434   defm LDQF  : LoadA<"ldq", 0b100010, 0b110010, load, QFPRegs, f128>,
 435                Requires<[HasV9, HasHardQuad]>;
 436
 437 let DecoderMethod = "DecodeLoadFP" in
 438   let Defs = [FSR] in {
 439     let rd = 0 in {
 440       def LDFSRrr : F3_1<3, 0b100001, (outs), (ins MEMrr:$addr),
 441                      "ld [$addr], %fsr", []>;
 442       def LDFSRri : F3_2<3, 0b100001, (outs), (ins MEMri:$addr),
 443                      "ld [$addr], %fsr", []>;
 444     }
 445     let rd = 1 in {
 446       def LDXFSRrr : F3_1<3, 0b100001, (outs), (ins MEMrr:$addr),
 447                      "ldx [$addr], %fsr", []>, Requires<[HasV9]>;
 448       def LDXFSRri : F3_2<3, 0b100001, (outs), (ins MEMri:$addr),
 449                      "ldx [$addr], %fsr", []>, Requires<[HasV9]>;
 450     }
 451   }
 452
 453 // Section B.4 - Store Integer Instructions, p. 95
 454 let DecoderMethod = "DecodeStoreInt" in {
 455   defm STB   : StoreA<"stb", 0b000101, 0b010101, truncstorei8,  IntRegs, i32>;
 456   defm STH   : StoreA<"sth", 0b000110, 0b010110, truncstorei16, IntRegs, i32>;
 457   defm ST    : StoreA<"st",  0b000100, 0b010100, store,         IntRegs, i32>;
 458 }
 459
 460 let DecoderMethod = "DecodeStoreIntPair" in
 461   defm STD   : StoreA<"std", 0b000111, 0b010111, store, IntPair, v2i32>;
 462
 463 // Section B.5 - Store Floating-point Instructions, p. 97
 464 let DecoderMethod = "DecodeStoreFP" in {
 465   defm STF   : Store<"st",  0b100100, store,         FPRegs,  f32>;
 466   def STFArr : StoreASI<"st",  0b110100, store,      FPRegs,  f32>,
 467                Requires<[HasV9]>;
 468 }
 469 let DecoderMethod = "DecodeStoreDFP" in {
 470   defm STDF   : Store<"std", 0b100111, store,         DFPRegs, f64>;
 471   def STDFArr : StoreASI<"std", 0b110111, store,      DFPRegs, f64>,
 472                 Requires<[HasV9]>;
 473 }
 474 let DecoderMethod = "DecodeStoreQFP" in
 475   defm STQF  : StoreA<"stq", 0b100110, 0b110110, store, QFPRegs, f128>,
 476                Requires<[HasV9, HasHardQuad]>;
 477
 478 // Section B.8 - SWAP Register with Memory Instruction
 479 // (Atomic swap)
 480 let Constraints = "$val = $dst", DecoderMethod = "DecodeSWAP" in {
 481   def SWAPrr : F3_1<3, 0b001111,
 482                  (outs IntRegs:$dst), (ins MEMrr:$addr, IntRegs:$val),
 483                  "swap [$addr], $dst",
 484                  [(set i32:$dst, (atomic_swap_32 ADDRrr:$addr, i32:$val))]>;
 485   def SWAPri : F3_2<3, 0b001111,
 486                  (outs IntRegs:$dst), (ins MEMri:$addr, IntRegs:$val),
 487                  "swap [$addr], $dst",
 488                  [(set i32:$dst, (atomic_swap_32 ADDRri:$addr, i32:$val))]>;
 489   def SWAPArr : F3_1_asi<3, 0b011111,
 490                  (outs IntRegs:$dst), (ins MEMrr:$addr, i8imm:$asi, IntRegs:$val),
 491                  "swapa [$addr] $asi, $dst",
 492                  [/*FIXME: pattern?*/]>;
 493 }
 494
 495
 496 // Section B.9 - SETHI Instruction, p. 104
 497 def SETHIi: F2_1<0b100,
 498                  (outs IntRegs:$rd), (ins i32imm:$imm22),
 499                  "sethi $imm22, $rd",
 500                  [(set i32:$rd, SETHIimm:$imm22)]>;
 501
 502 // Section B.10 - NOP Instruction, p. 105
 503 // (It's a special case of SETHI)
 504 let rd = 0, imm22 = 0 in
 505   def NOP : F2_1<0b100, (outs), (ins), "nop", []>;
 506
 507 // Section B.11 - Logical Instructions, p. 106
 508 defm AND    : F3_12<"and", 0b000001, and, IntRegs, i32, simm13Op>;
 509
 510 def ANDNrr  : F3_1<2, 0b000101,
 511                    (outs IntRegs:$rd), (ins IntRegs:$rs1, IntRegs:$rs2),
 512                    "andn $rs1, $rs2, $rd",
 513                    [(set i32:$rd, (and i32:$rs1, (not i32:$rs2)))]>;
 514 def ANDNri  : F3_2<2, 0b000101,
 515                    (outs IntRegs:$rd), (ins IntRegs:$rs1, simm13Op:$simm13),
 516                    "andn $rs1, $simm13, $rd", []>;
 517
 518 defm OR     : F3_12<"or", 0b000010, or, IntRegs, i32, simm13Op>;
 519
 520 def ORNrr   : F3_1<2, 0b000110,
 521                    (outs IntRegs:$rd), (ins IntRegs:$rs1, IntRegs:$rs2),
 522                    "orn $rs1, $rs2, $rd",
 523                    [(set i32:$rd, (or i32:$rs1, (not i32:$rs2)))]>;
 524 def ORNri   : F3_2<2, 0b000110,
 525                    (outs IntRegs:$rd), (ins IntRegs:$rs1, simm13Op:$simm13),
 526                    "orn $rs1, $simm13, $rd", []>;
 527 defm XOR    : F3_12<"xor", 0b000011, xor, IntRegs, i32, simm13Op>;
 528
 529 def XNORrr  : F3_1<2, 0b000111,
 530                    (outs IntRegs:$rd), (ins IntRegs:$rs1, IntRegs:$rs2),
 531                    "xnor $rs1, $rs2, $rd",
 532                    [(set i32:$rd, (not (xor i32:$rs1, i32:$rs2)))]>;
 533 def XNORri  : F3_2<2, 0b000111,
 534                    (outs IntRegs:$rd), (ins IntRegs:$rs1, simm13Op:$simm13),
 535                    "xnor $rs1, $simm13, $rd", []>;
 536
 537 let Defs = [ICC] in {
 538   defm ANDCC  : F3_12np<"andcc",  0b010001>;
 539   defm ANDNCC : F3_12np<"andncc", 0b010101>;
 540   defm ORCC   : F3_12np<"orcc",   0b010010>;
 541   defm ORNCC  : F3_12np<"orncc",  0b010110>;
 542   defm XORCC  : F3_12np<"xorcc",  0b010011>;
 543   defm XNORCC : F3_12np<"xnorcc", 0b010111>;
 544 }
 545
 546 // Section B.12 - Shift Instructions, p. 107
 547 defm SLL : F3_12<"sll", 0b100101, shl, IntRegs, i32, simm13Op>;
 548 defm SRL : F3_12<"srl", 0b100110, srl, IntRegs, i32, simm13Op>;
 549 defm SRA : F3_12<"sra", 0b100111, sra, IntRegs, i32, simm13Op>;
 550
 551 // Section B.13 - Add Instructions, p. 108
 552 defm ADD   : F3_12<"add", 0b000000, add, IntRegs, i32, simm13Op>;
 553
 554 // "LEA" forms of add (patterns to make tblgen happy)
 555 let Predicates = [Is32Bit], isCodeGenOnly = 1 in
 556   def LEA_ADDri   : F3_2<2, 0b000000,
 557                      (outs IntRegs:$dst), (ins MEMri:$addr),
 558                      "add ${addr:arith}, $dst",
 559                      [(set iPTR:$dst, ADDRri:$addr)]>;
 560
 561 let Defs = [ICC] in
 562   defm ADDCC  : F3_12<"addcc", 0b010000, addc, IntRegs, i32, simm13Op>;
 563
 564 let Uses = [ICC] in
 565   defm ADDC   : F3_12np<"addx", 0b001000>;
 566
 567 let Uses = [ICC], Defs = [ICC] in
 568   defm ADDE  : F3_12<"addxcc", 0b011000, adde, IntRegs, i32, simm13Op>;
 569
 570 // Section B.15 - Subtract Instructions, p. 110
 571 defm SUB    : F3_12  <"sub"  , 0b000100, sub, IntRegs, i32, simm13Op>;
 572 let Uses = [ICC], Defs = [ICC] in
 573   defm SUBE   : F3_12  <"subxcc" , 0b011100, sube, IntRegs, i32, simm13Op>;
 574
 575 let Defs = [ICC] in
 576   defm SUBCC  : F3_12  <"subcc", 0b010100, subc, IntRegs, i32, simm13Op>;
 577
 578 let Uses = [ICC] in
 579   defm SUBC   : F3_12np <"subx", 0b001100>;
 580
 581 // cmp (from Section A.3) is a specialized alias for subcc
 582 let Defs = [ICC], rd = 0 in {
 583   def CMPrr   : F3_1<2, 0b010100,
 584                      (outs), (ins IntRegs:$rs1, IntRegs:$rs2),
 585                      "cmp $rs1, $rs2",
 586                      [(SPcmpicc i32:$rs1, i32:$rs2)]>;
 587   def CMPri   : F3_2<2, 0b010100,
 588                      (outs), (ins IntRegs:$rs1, simm13Op:$simm13),
 589                      "cmp $rs1, $simm13",
 590                      [(SPcmpicc i32:$rs1, (i32 simm13:$simm13))]>;
 591 }
 592
 593 // Section B.18 - Multiply Instructions, p. 113
 594 let Defs = [Y] in {
 595   defm UMUL : F3_12np<"umul", 0b001010>;
 596   defm SMUL : F3_12  <"smul", 0b001011, mul, IntRegs, i32, simm13Op>;
 597 }
 598
 599 let Defs = [Y, ICC] in {
 600   defm UMULCC : F3_12np<"umulcc", 0b011010>;
 601   defm SMULCC : F3_12np<"smulcc", 0b011011>;
 602 }
 603
 604 // Section B.19 - Divide Instructions, p. 115
 605 let Uses = [Y], Defs = [Y] in {
 606   defm UDIV : F3_12np<"udiv", 0b001110>;
 607   defm SDIV : F3_12np<"sdiv", 0b001111>;
 608 }
 609
 610 let Uses = [Y], Defs = [Y, ICC] in {
 611   defm UDIVCC : F3_12np<"udivcc", 0b011110>;
 612   defm SDIVCC : F3_12np<"sdivcc", 0b011111>;
 613 }
 614
 615 // Section B.20 - SAVE and RESTORE, p. 117
 616 defm SAVE    : F3_12np<"save"   , 0b111100>;
 617 defm RESTORE : F3_12np<"restore", 0b111101>;
 618
 619 // Section B.21 - Branch on Integer Condition Codes Instructions, p. 119
 620
 621 // unconditional branch class.
 622 class BranchAlways<dag ins, string asmstr, list<dag> pattern>
 623   : F2_2<0b010, 0, (outs), ins, asmstr, pattern> {
 624   let isBranch     = 1;
 625   let isTerminator = 1;
 626   let hasDelaySlot = 1;
 627   let isBarrier    = 1;
 628 }
 629
 630 let cond = 8 in
 631   def BA : BranchAlways<(ins brtarget:$imm22), "ba $imm22", [(br bb:$imm22)]>;
 632
 633
 634 let isBranch = 1, isTerminator = 1, hasDelaySlot = 1 in {
 635
 636 // conditional branch class:
 637 class BranchSP<dag ins, string asmstr, list<dag> pattern>
 638  : F2_2<0b010, 0, (outs), ins, asmstr, pattern>;
 639
 640 // conditional branch with annul class:
 641 class BranchSPA<dag ins, string asmstr, list<dag> pattern>
 642  : F2_2<0b010, 1, (outs), ins, asmstr, pattern>;
 643
 644 // Conditional branch class on %icc|%xcc with predication:
 645 multiclass IPredBranch<string regstr, list<dag> CCPattern> {
 646   def CC    : F2_3<0b001, 0, 1, (outs), (ins bprtarget:$imm19, CCOp:$cond),
 647                   !strconcat("b$cond ", !strconcat(regstr, ", $imm19")),
 648                    CCPattern>;
 649   def CCA   : F2_3<0b001, 1, 1, (outs), (ins bprtarget:$imm19, CCOp:$cond),
 650                   !strconcat("b$cond,a ", !strconcat(regstr, ", $imm19")),
 651                    []>;
 652   def CCNT  : F2_3<0b001, 0, 0, (outs), (ins bprtarget:$imm19, CCOp:$cond),
 653                    !strconcat("b$cond,pn ", !strconcat(regstr, ", $imm19")),
 654                    []>;
 655   def CCANT : F2_3<0b001, 1, 0, (outs), (ins bprtarget:$imm19, CCOp:$cond),
 656                    !strconcat("b$cond,a,pn ", !strconcat(regstr, ", $imm19")),
 657                    []>;
 658 }
 659
 660 } // let isBranch = 1, isTerminator = 1, hasDelaySlot = 1
 661
 662
 663 // Indirect branch instructions.
 664 let isTerminator = 1, isBarrier = 1,  hasDelaySlot = 1, isBranch =1,
 665      isIndirectBranch = 1, rd = 0, isCodeGenOnly = 1 in {
 666   def BINDrr  : F3_1<2, 0b111000,
 667                    (outs), (ins MEMrr:$ptr),
 668                    "jmp $ptr",
 669                    [(brind ADDRrr:$ptr)]>;
 670   def BINDri  : F3_2<2, 0b111000,
 671                    (outs), (ins MEMri:$ptr),
 672                    "jmp $ptr",
 673                    [(brind ADDRri:$ptr)]>;
 674 }
 675
 676 let Uses = [ICC] in {
 677   def BCOND : BranchSP<(ins brtarget:$imm22, CCOp:$cond),
 678                          "b$cond $imm22",
 679                         [(SPbricc bb:$imm22, imm:$cond)]>;
 680   def BCONDA : BranchSPA<(ins brtarget:$imm22, CCOp:$cond),
 681                          "b$cond,a $imm22", []>;
 682
 683   let Predicates = [HasV9], cc = 0b00 in
 684     defm BPI : IPredBranch<"%icc", []>;
 685 }
 686
 687 // Section B.22 - Branch on Floating-point Condition Codes Instructions, p. 121
 688
 689 let isBranch = 1, isTerminator = 1, hasDelaySlot = 1 in {
 690
 691 // floating-point conditional branch class:
 692 class FPBranchSP<dag ins, string asmstr, list<dag> pattern>
 693  : F2_2<0b110, 0, (outs), ins, asmstr, pattern>;
 694
 695 // floating-point conditional branch with annul class:
 696 class FPBranchSPA<dag ins, string asmstr, list<dag> pattern>
 697  : F2_2<0b110, 1, (outs), ins, asmstr, pattern>;
 698
 699 // Conditional branch class on %fcc0-%fcc3 with predication:
 700 multiclass FPredBranch {
 701   def CC    : F2_3<0b101, 0, 1, (outs), (ins bprtarget:$imm19, CCOp:$cond,
 702                                          FCCRegs:$cc),
 703                   "fb$cond $cc, $imm19", []>;
 704   def CCA   : F2_3<0b101, 1, 1, (outs), (ins bprtarget:$imm19, CCOp:$cond,
 705                                          FCCRegs:$cc),
 706                   "fb$cond,a $cc, $imm19", []>;
 707   def CCNT  : F2_3<0b101, 0, 0, (outs), (ins bprtarget:$imm19, CCOp:$cond,
 708                                          FCCRegs:$cc),
 709                   "fb$cond,pn $cc, $imm19", []>;
 710   def CCANT : F2_3<0b101, 1, 0, (outs), (ins bprtarget:$imm19, CCOp:$cond,
 711                                          FCCRegs:$cc),
 712                   "fb$cond,a,pn $cc, $imm19", []>;
 713 }
 714 } // let isBranch = 1, isTerminator = 1, hasDelaySlot = 1
 715
 716 let Uses = [FCC0] in {
 717   def FBCOND  : FPBranchSP<(ins brtarget:$imm22, CCOp:$cond),
 718                               "fb$cond $imm22",
 719                               [(SPbrfcc bb:$imm22, imm:$cond)]>;
 720   def FBCONDA : FPBranchSPA<(ins brtarget:$imm22, CCOp:$cond),
 721                              "fb$cond,a $imm22", []>;
 722 }
 723
 724 let Predicates = [HasV9] in
 725   defm BPF : FPredBranch;
 726
 727
 728 // Section B.24 - Call and Link Instruction, p. 125
 729 // This is the only Format 1 instruction
 730 let Uses = [O6],
 731     hasDelaySlot = 1, isCall = 1 in {
 732   def CALL : InstSP<(outs), (ins calltarget:$disp, variable_ops),
 733                     "call $disp", []> {
 734     bits<30> disp;
 735     let op = 1;
 736     let Inst{29-0} = disp;
 737   }
 738
 739   // indirect calls: special cases of JMPL.
 740   let isCodeGenOnly = 1, rd = 15 in {
 741     def CALLrr : F3_1<2, 0b111000,
 742                       (outs), (ins MEMrr:$ptr, variable_ops),
 743                       "call $ptr",
 744                       [(call ADDRrr:$ptr)]>;
 745     def CALLri : F3_2<2, 0b111000,
 746                       (outs), (ins MEMri:$ptr, variable_ops),
 747                       "call $ptr",
 748                       [(call ADDRri:$ptr)]>;
 749   }
 750 }
 751
 752 // Section B.25 - Jump and Link Instruction
 753
 754 // JMPL Instruction.
 755 let isTerminator = 1, hasDelaySlot = 1, isBarrier = 1,
 756     DecoderMethod = "DecodeJMPL" in {
 757   def JMPLrr: F3_1<2, 0b111000, (outs IntRegs:$dst), (ins MEMrr:$addr),
 758                   "jmpl $addr, $dst", []>;
 759   def JMPLri: F3_2<2, 0b111000, (outs IntRegs:$dst), (ins MEMri:$addr),
 760                   "jmpl $addr, $dst", []>;
 761 }
 762
 763 // Section A.3 - Synthetic Instructions, p. 85
 764 // special cases of JMPL:
 765 let isReturn = 1, isTerminator = 1, hasDelaySlot = 1, isBarrier = 1,
 766     isCodeGenOnly = 1 in {
 767   let rd = 0, rs1 = 15 in
 768     def RETL: F3_2<2, 0b111000, (outs), (ins i32imm:$val),
 769                    "jmp %o7+$val", [(retflag simm13:$val)]>;
 770
 771   let rd = 0, rs1 = 31 in
 772     def RET: F3_2<2, 0b111000, (outs), (ins i32imm:$val),
 773                   "jmp %i7+$val", []>;
 774 }
 775
 776 // Section B.26 - Return from Trap Instruction
 777 let isReturn = 1, isTerminator = 1, hasDelaySlot = 1,
 778      isBarrier = 1, rd = 0, DecoderMethod = "DecodeReturn" in {
 779   def RETTrr : F3_1<2, 0b111001, (outs), (ins MEMrr:$addr),
 780                        "rett $addr", []>;
 781   def RETTri : F3_2<2, 0b111001, (outs), (ins MEMri:$addr),
 782                        "rett $addr", []>;
 783 }
 784
 785
 786 // Section B.27 - Trap on Integer Condition Codes Instruction
 787 multiclass TRAP<string regStr> {
 788   def rr : TRAPSPrr<0b111010, (outs), (ins IntRegs:$rs1, IntRegs:$rs2,
 789                                        CCOp:$cond),
 790               !strconcat(!strconcat("t$cond ", regStr), ", $rs1 + $rs2"), []>;
 791   def ri : TRAPSPri<0b111010, (outs), (ins IntRegs:$rs1, i32imm:$imm,
 792                                       CCOp:$cond),
 793               !strconcat(!strconcat("t$cond ", regStr), ", $rs1 + $imm"), []>;
 794 }
 795
 796 let hasSideEffects = 1, Uses = [ICC], cc = 0b00 in
 797   defm TICC : TRAP<"%icc">;
 798
 799 let isBarrier = 1, isTerminator = 1, rd = 0b01000, rs1 = 0, simm13 = 5 in
 800   def TA5 : F3_2<0b10, 0b111010, (outs), (ins), "ta 5", [(trap)]>;
 801
 802 // Section B.28 - Read State Register Instructions
 803 let rs2 = 0 in
 804   def RDASR : F3_1<2, 0b101000,
 805                  (outs IntRegs:$rd), (ins ASRRegs:$rs1),
 806                  "rd $rs1, $rd", []>;
 807
 808 // PSR, WIM, and TBR don't exist on the SparcV9, only the V8.
 809 let Predicates = [HasNoV9] in {
 810   let rs2 = 0, rs1 = 0, Uses=[PSR] in
 811     def RDPSR : F3_1<2, 0b101001,
 812                      (outs IntRegs:$rd), (ins),
 813                      "rd %psr, $rd", []>;
 814
 815   let rs2 = 0, rs1 = 0, Uses=[WIM] in
 816     def RDWIM : F3_1<2, 0b101010,
 817                      (outs IntRegs:$rd), (ins),
 818                      "rd %wim, $rd", []>;
 819
 820   let rs2 = 0, rs1 = 0, Uses=[TBR] in
 821     def RDTBR : F3_1<2, 0b101011,
 822                      (outs IntRegs:$rd), (ins),
 823                      "rd %tbr, $rd", []>;
 824 }
 825
 826 // Section B.29 - Write State Register Instructions
 827 def WRASRrr : F3_1<2, 0b110000,
 828                  (outs ASRRegs:$rd), (ins IntRegs:$rs1, IntRegs:$rs2),
 829                  "wr $rs1, $rs2, $rd", []>;
 830 def WRASRri : F3_2<2, 0b110000,
 831                  (outs ASRRegs:$rd), (ins IntRegs:$rs1, simm13Op:$simm13),
 832                  "wr $rs1, $simm13, $rd", []>;
 833
 834 // PSR, WIM, and TBR don't exist on the SparcV9, only the V8.
 835 let Predicates = [HasNoV9] in {
 836   let Defs = [PSR], rd=0 in {
 837     def WRPSRrr : F3_1<2, 0b110001,
 838                      (outs), (ins IntRegs:$rs1, IntRegs:$rs2),
 839                      "wr $rs1, $rs2, %psr", []>;
 840     def WRPSRri : F3_2<2, 0b110001,
 841                      (outs), (ins IntRegs:$rs1, simm13Op:$simm13),
 842                      "wr $rs1, $simm13, %psr", []>;
 843   }
 844
 845   let Defs = [WIM], rd=0 in {
 846     def WRWIMrr : F3_1<2, 0b110010,
 847                      (outs), (ins IntRegs:$rs1, IntRegs:$rs2),
 848                      "wr $rs1, $rs2, %wim", []>;
 849     def WRWIMri : F3_2<2, 0b110010,
 850                      (outs), (ins IntRegs:$rs1, simm13Op:$simm13),
 851                      "wr $rs1, $simm13, %wim", []>;
 852   }
 853
 854   let Defs = [TBR], rd=0 in {
 855     def WRTBRrr : F3_1<2, 0b110011,
 856                      (outs), (ins IntRegs:$rs1, IntRegs:$rs2),
 857                      "wr $rs1, $rs2, %tbr", []>;
 858     def WRTBRri : F3_2<2, 0b110011,
 859                      (outs), (ins IntRegs:$rs1, simm13Op:$simm13),
 860                      "wr $rs1, $simm13, %tbr", []>;
 861   }
 862 }
 863
 864 // Section B.30 - STBAR Instruction
 865 let hasSideEffects = 1, rd = 0, rs1 = 0b01111, rs2 = 0 in
 866   def STBAR : F3_1<2, 0b101000, (outs), (ins), "stbar", []>;
 867
 868
 869 // Section B.31 - Unimplmented Instruction
 870 let rd = 0 in
 871   def UNIMP : F2_1<0b000, (outs), (ins i32imm:$imm22),
 872                   "unimp $imm22", []>;
 873
 874 // Section B.32 - Flush Instruction Memory
 875 let rd = 0 in {
 876   def FLUSHrr : F3_1<2, 0b111011, (outs), (ins MEMrr:$addr),
 877                        "flush $addr", []>;
 878   def FLUSHri : F3_2<2, 0b111011, (outs), (ins MEMri:$addr),
 879                        "flush $addr", []>;
 880
 881   // The no-arg FLUSH is only here for the benefit of the InstAlias
 882   // "flush", which cannot seem to use FLUSHrr, due to the inability
 883   // to construct a MEMrr with fixed G0 registers.
 884   let rs1 = 0, rs2 = 0 in
 885     def FLUSH   : F3_1<2, 0b111011, (outs), (ins), "flush %g0", []>;
 886 }
 887
 888 // Section B.33 - Floating-point Operate (FPop) Instructions
 889
 890 // Convert Integer to Floating-point Instructions, p. 141
 891 def FITOS : F3_3u<2, 0b110100, 0b011000100,
 892                  (outs FPRegs:$rd), (ins FPRegs:$rs2),
 893                  "fitos $rs2, $rd",
 894                  [(set FPRegs:$rd, (SPitof FPRegs:$rs2))]>;
 895 def FITOD : F3_3u<2, 0b110100, 0b011001000,
 896                  (outs DFPRegs:$rd), (ins FPRegs:$rs2),
 897                  "fitod $rs2, $rd",
 898                  [(set DFPRegs:$rd, (SPitof FPRegs:$rs2))]>;
 899 def FITOQ : F3_3u<2, 0b110100, 0b011001100,
 900                  (outs QFPRegs:$rd), (ins FPRegs:$rs2),
 901                  "fitoq $rs2, $rd",
 902                  [(set QFPRegs:$rd, (SPitof FPRegs:$rs2))]>,
 903                  Requires<[HasHardQuad]>;
 904
 905 // Convert Floating-point to Integer Instructions, p. 142
 906 def FSTOI : F3_3u<2, 0b110100, 0b011010001,
 907                  (outs FPRegs:$rd), (ins FPRegs:$rs2),
 908                  "fstoi $rs2, $rd",
 909                  [(set FPRegs:$rd, (SPftoi FPRegs:$rs2))]>;
 910 def FDTOI : F3_3u<2, 0b110100, 0b011010010,
 911                  (outs FPRegs:$rd), (ins DFPRegs:$rs2),
 912                  "fdtoi $rs2, $rd",
 913                  [(set FPRegs:$rd, (SPftoi DFPRegs:$rs2))]>;
 914 def FQTOI : F3_3u<2, 0b110100, 0b011010011,
 915                  (outs FPRegs:$rd), (ins QFPRegs:$rs2),
 916                  "fqtoi $rs2, $rd",
 917                  [(set FPRegs:$rd, (SPftoi QFPRegs:$rs2))]>,
 918                  Requires<[HasHardQuad]>;
 919
 920 // Convert between Floating-point Formats Instructions, p. 143
 921 def FSTOD : F3_3u<2, 0b110100, 0b011001001,
 922                  (outs DFPRegs:$rd), (ins FPRegs:$rs2),
 923                  "fstod $rs2, $rd",
 924                  [(set f64:$rd, (fextend f32:$rs2))]>;
 925 def FSTOQ : F3_3u<2, 0b110100, 0b011001101,
 926                  (outs QFPRegs:$rd), (ins FPRegs:$rs2),
 927                  "fstoq $rs2, $rd",
 928                  [(set f128:$rd, (fextend f32:$rs2))]>,
 929                  Requires<[HasHardQuad]>;
 930 def FDTOS : F3_3u<2, 0b110100, 0b011000110,
 931                  (outs FPRegs:$rd), (ins DFPRegs:$rs2),
 932                  "fdtos $rs2, $rd",
 933                  [(set f32:$rd, (fround f64:$rs2))]>;
 934 def FDTOQ : F3_3u<2, 0b110100, 0b011001110,
 935                  (outs QFPRegs:$rd), (ins DFPRegs:$rs2),
 936                  "fdtoq $rs2, $rd",
 937                  [(set f128:$rd, (fextend f64:$rs2))]>,
 938                  Requires<[HasHardQuad]>;
 939 def FQTOS : F3_3u<2, 0b110100, 0b011000111,
 940                  (outs FPRegs:$rd), (ins QFPRegs:$rs2),
 941                  "fqtos $rs2, $rd",
 942                  [(set f32:$rd, (fround f128:$rs2))]>,
 943                  Requires<[HasHardQuad]>;
 944 def FQTOD : F3_3u<2, 0b110100, 0b011001011,
 945                  (outs DFPRegs:$rd), (ins QFPRegs:$rs2),
 946                  "fqtod $rs2, $rd",
 947                  [(set f64:$rd, (fround f128:$rs2))]>,
 948                  Requires<[HasHardQuad]>;
 949
 950 // Floating-point Move Instructions, p. 144
 951 def FMOVS : F3_3u<2, 0b110100, 0b000000001,
 952                  (outs FPRegs:$rd), (ins FPRegs:$rs2),
 953                  "fmovs $rs2, $rd", []>;
 954 def FNEGS : F3_3u<2, 0b110100, 0b000000101,
 955                  (outs FPRegs:$rd), (ins FPRegs:$rs2),
 956                  "fnegs $rs2, $rd",
 957                  [(set f32:$rd, (fneg f32:$rs2))]>;
 958 def FABSS : F3_3u<2, 0b110100, 0b000001001,
 959                  (outs FPRegs:$rd), (ins FPRegs:$rs2),
 960                  "fabss $rs2, $rd",
 961                  [(set f32:$rd, (fabs f32:$rs2))]>;
 962
 963
 964 // Floating-point Square Root Instructions, p.145
 965 def FSQRTS : F3_3u<2, 0b110100, 0b000101001,
 966                   (outs FPRegs:$rd), (ins FPRegs:$rs2),
 967                   "fsqrts $rs2, $rd",
 968                   [(set f32:$rd, (fsqrt f32:$rs2))]>;
 969 def FSQRTD : F3_3u<2, 0b110100, 0b000101010,
 970                   (outs DFPRegs:$rd), (ins DFPRegs:$rs2),
 971                   "fsqrtd $rs2, $rd",
 972                   [(set f64:$rd, (fsqrt f64:$rs2))]>;
 973 def FSQRTQ : F3_3u<2, 0b110100, 0b000101011,
 974                   (outs QFPRegs:$rd), (ins QFPRegs:$rs2),
 975                   "fsqrtq $rs2, $rd",
 976                   [(set f128:$rd, (fsqrt f128:$rs2))]>,
 977                   Requires<[HasHardQuad]>;
 978
 979
 980
 981 // Floating-point Add and Subtract Instructions, p. 146
 982 def FADDS  : F3_3<2, 0b110100, 0b001000001,
 983                   (outs FPRegs:$rd), (ins FPRegs:$rs1, FPRegs:$rs2),
 984                   "fadds $rs1, $rs2, $rd",
 985                   [(set f32:$rd, (fadd f32:$rs1, f32:$rs2))]>;
 986 def FADDD  : F3_3<2, 0b110100, 0b001000010,
 987                   (outs DFPRegs:$rd), (ins DFPRegs:$rs1, DFPRegs:$rs2),
 988                   "faddd $rs1, $rs2, $rd",
 989                   [(set f64:$rd, (fadd f64:$rs1, f64:$rs2))]>;
 990 def FADDQ  : F3_3<2, 0b110100, 0b001000011,
 991                   (outs QFPRegs:$rd), (ins QFPRegs:$rs1, QFPRegs:$rs2),
 992                   "faddq $rs1, $rs2, $rd",
 993                   [(set f128:$rd, (fadd f128:$rs1, f128:$rs2))]>,
 994                   Requires<[HasHardQuad]>;
 995
 996 def FSUBS  : F3_3<2, 0b110100, 0b001000101,
 997                   (outs FPRegs:$rd), (ins FPRegs:$rs1, FPRegs:$rs2),
 998                   "fsubs $rs1, $rs2, $rd",
 999                   [(set f32:$rd, (fsub f32:$rs1, f32:$rs2))]>;
1000 def FSUBD  : F3_3<2, 0b110100, 0b001000110,
1001                   (outs DFPRegs:$rd), (ins DFPRegs:$rs1, DFPRegs:$rs2),
1002                   "fsubd $rs1, $rs2, $rd",
1003                   [(set f64:$rd, (fsub f64:$rs1, f64:$rs2))]>;
1004 def FSUBQ  : F3_3<2, 0b110100, 0b001000111,
1005                   (outs QFPRegs:$rd), (ins QFPRegs:$rs1, QFPRegs:$rs2),
1006                   "fsubq $rs1, $rs2, $rd",
1007                   [(set f128:$rd, (fsub f128:$rs1, f128:$rs2))]>,
1008                   Requires<[HasHardQuad]>;
1009
1010
1011 // Floating-point Multiply and Divide Instructions, p. 147
1012 def FMULS  : F3_3<2, 0b110100, 0b001001001,
1013                   (outs FPRegs:$rd), (ins FPRegs:$rs1, FPRegs:$rs2),
1014                   "fmuls $rs1, $rs2, $rd",
1015                   [(set f32:$rd, (fmul f32:$rs1, f32:$rs2))]>;
1016 def FMULD  : F3_3<2, 0b110100, 0b001001010,
1017                   (outs DFPRegs:$rd), (ins DFPRegs:$rs1, DFPRegs:$rs2),
1018                   "fmuld $rs1, $rs2, $rd",
1019                   [(set f64:$rd, (fmul f64:$rs1, f64:$rs2))]>;
1020 def FMULQ  : F3_3<2, 0b110100, 0b001001011,
1021                   (outs QFPRegs:$rd), (ins QFPRegs:$rs1, QFPRegs:$rs2),
1022                   "fmulq $rs1, $rs2, $rd",
1023                   [(set f128:$rd, (fmul f128:$rs1, f128:$rs2))]>,
1024                   Requires<[HasHardQuad]>;
1025
1026 def FSMULD : F3_3<2, 0b110100, 0b001101001,
1027                   (outs DFPRegs:$rd), (ins FPRegs:$rs1, FPRegs:$rs2),
1028                   "fsmuld $rs1, $rs2, $rd",
1029                   [(set f64:$rd, (fmul (fextend f32:$rs1),
1030                                         (fextend f32:$rs2)))]>;
1031 def FDMULQ : F3_3<2, 0b110100, 0b001101110,
1032                   (outs QFPRegs:$rd), (ins DFPRegs:$rs1, DFPRegs:$rs2),
1033                   "fdmulq $rs1, $rs2, $rd",
1034                   [(set f128:$rd, (fmul (fextend f64:$rs1),
1035                                          (fextend f64:$rs2)))]>,
1036                   Requires<[HasHardQuad]>;
1037
1038 def FDIVS  : F3_3<2, 0b110100, 0b001001101,
1039                  (outs FPRegs:$rd), (ins FPRegs:$rs1, FPRegs:$rs2),
1040                  "fdivs $rs1, $rs2, $rd",
1041                  [(set f32:$rd, (fdiv f32:$rs1, f32:$rs2))]>;
1042 def FDIVD  : F3_3<2, 0b110100, 0b001001110,
1043                  (outs DFPRegs:$rd), (ins DFPRegs:$rs1, DFPRegs:$rs2),
1044                  "fdivd $rs1, $rs2, $rd",
1045                  [(set f64:$rd, (fdiv f64:$rs1, f64:$rs2))]>;
1046 def FDIVQ  : F3_3<2, 0b110100, 0b001001111,
1047                  (outs QFPRegs:$rd), (ins QFPRegs:$rs1, QFPRegs:$rs2),
1048                  "fdivq $rs1, $rs2, $rd",
1049                  [(set f128:$rd, (fdiv f128:$rs1, f128:$rs2))]>,
1050                  Requires<[HasHardQuad]>;
1051
1052 // Floating-point Compare Instructions, p. 148
1053 // Note: the 2nd template arg is different for these guys.
1054 // Note 2: the result of a FCMP is not available until the 2nd cycle
1055 // after the instr is retired, but there is no interlock in Sparc V8.
1056 // This behavior is modeled with a forced noop after the instruction in
1057 // DelaySlotFiller.
1058
1059 let Defs = [FCC0], rd = 0, isCodeGenOnly = 1 in {
1060   def FCMPS  : F3_3c<2, 0b110101, 0b001010001,
1061                    (outs), (ins FPRegs:$rs1, FPRegs:$rs2),
1062                    "fcmps $rs1, $rs2",
1063                    [(SPcmpfcc f32:$rs1, f32:$rs2)]>;
1064   def FCMPD  : F3_3c<2, 0b110101, 0b001010010,
1065                    (outs), (ins DFPRegs:$rs1, DFPRegs:$rs2),
1066                    "fcmpd $rs1, $rs2",
1067                    [(SPcmpfcc f64:$rs1, f64:$rs2)]>;
1068   def FCMPQ  : F3_3c<2, 0b110101, 0b001010011,
1069                    (outs), (ins QFPRegs:$rs1, QFPRegs:$rs2),
1070                    "fcmpq $rs1, $rs2",
1071                    [(SPcmpfcc f128:$rs1, f128:$rs2)]>,
1072                    Requires<[HasHardQuad]>;
1073 }
1074
1075 //===----------------------------------------------------------------------===//
1076 // Instructions for Thread Local Storage(TLS).
1077 //===----------------------------------------------------------------------===//
1078 let isCodeGenOnly = 1, isAsmParserOnly = 1 in {
1079 def TLS_ADDrr : F3_1<2, 0b000000,
1080                     (outs IntRegs:$rd),
1081                     (ins IntRegs:$rs1, IntRegs:$rs2, TLSSym:$sym),
1082                     "add $rs1, $rs2, $rd, $sym",
1083                     [(set i32:$rd,
1084                         (tlsadd i32:$rs1, i32:$rs2, tglobaltlsaddr:$sym))]>;
1085
1086 let mayLoad = 1 in
1087   def TLS_LDrr : F3_1<3, 0b000000,
1088                       (outs IntRegs:$dst), (ins MEMrr:$addr, TLSSym:$sym),
1089                       "ld [$addr], $dst, $sym",
1090                       [(set i32:$dst,
1091                           (tlsld ADDRrr:$addr, tglobaltlsaddr:$sym))]>;
1092
1093 let Uses = [O6], isCall = 1, hasDelaySlot = 1 in
1094   def TLS_CALL : InstSP<(outs),
1095                         (ins calltarget:$disp, TLSSym:$sym, variable_ops),
1096                         "call $disp, $sym",
1097                         [(tlscall texternalsym:$disp, tglobaltlsaddr:$sym)]> {
1098   bits<30> disp;
1099   let op = 1;
1100   let Inst{29-0} = disp;
1101 }
1102 }
1103
1104 //===----------------------------------------------------------------------===//
1105 // V9 Instructions
1106 //===----------------------------------------------------------------------===//
1107
1108 // V9 Conditional Moves.
1109 let Predicates = [HasV9], Constraints = "$f = $rd" in {
1110   // Move Integer Register on Condition (MOVcc) p. 194 of the V9 manual.
1111   let Uses = [ICC], intcc = 1, cc = 0b00 in {
1112     def MOVICCrr
1113       : F4_1<0b101100, (outs IntRegs:$rd),
1114              (ins IntRegs:$rs2, IntRegs:$f, CCOp:$cond),
1115              "mov$cond %icc, $rs2, $rd",
1116              [(set i32:$rd, (SPselecticc i32:$rs2, i32:$f, imm:$cond))]>;
1117
1118     def MOVICCri
1119       : F4_2<0b101100, (outs IntRegs:$rd),
1120              (ins i32imm:$simm11, IntRegs:$f, CCOp:$cond),
1121              "mov$cond %icc, $simm11, $rd",
1122              [(set i32:$rd,
1123                     (SPselecticc simm11:$simm11, i32:$f, imm:$cond))]>;
1124   }
1125
1126   let Uses = [FCC0], intcc = 0, cc = 0b00 in {
1127     def MOVFCCrr
1128       : F4_1<0b101100, (outs IntRegs:$rd),
1129              (ins IntRegs:$rs2, IntRegs:$f, CCOp:$cond),
1130              "mov$cond %fcc0, $rs2, $rd",
1131              [(set i32:$rd, (SPselectfcc i32:$rs2, i32:$f, imm:$cond))]>;
1132     def MOVFCCri
1133       : F4_2<0b101100, (outs IntRegs:$rd),
1134              (ins i32imm:$simm11, IntRegs:$f, CCOp:$cond),
1135              "mov$cond %fcc0, $simm11, $rd",
1136              [(set i32:$rd,
1137                     (SPselectfcc simm11:$simm11, i32:$f, imm:$cond))]>;
1138   }
1139
1140   let Uses = [ICC], intcc = 1, opf_cc = 0b00 in {
1141     def FMOVS_ICC
1142       : F4_3<0b110101, 0b000001, (outs FPRegs:$rd),
1143              (ins FPRegs:$rs2, FPRegs:$f, CCOp:$cond),
1144              "fmovs$cond %icc, $rs2, $rd",
1145              [(set f32:$rd, (SPselecticc f32:$rs2, f32:$f, imm:$cond))]>;
1146     def FMOVD_ICC
1147       : F4_3<0b110101, 0b000010, (outs DFPRegs:$rd),
1148                (ins DFPRegs:$rs2, DFPRegs:$f, CCOp:$cond),
1149                "fmovd$cond %icc, $rs2, $rd",
1150                [(set f64:$rd, (SPselecticc f64:$rs2, f64:$f, imm:$cond))]>;
1151     def FMOVQ_ICC
1152       : F4_3<0b110101, 0b000011, (outs QFPRegs:$rd),
1153                (ins QFPRegs:$rs2, QFPRegs:$f, CCOp:$cond),
1154                "fmovq$cond %icc, $rs2, $rd",
1155                [(set f128:$rd, (SPselecticc f128:$rs2, f128:$f, imm:$cond))]>,
1156                Requires<[HasHardQuad]>;
1157   }
1158
1159   let Uses = [FCC0], intcc = 0, opf_cc = 0b00 in {
1160     def FMOVS_FCC
1161       : F4_3<0b110101, 0b000001, (outs FPRegs:$rd),
1162              (ins FPRegs:$rs2, FPRegs:$f, CCOp:$cond),
1163              "fmovs$cond %fcc0, $rs2, $rd",
1164              [(set f32:$rd, (SPselectfcc f32:$rs2, f32:$f, imm:$cond))]>;
1165     def FMOVD_FCC
1166       : F4_3<0b110101, 0b000010, (outs DFPRegs:$rd),
1167              (ins DFPRegs:$rs2, DFPRegs:$f, CCOp:$cond),
1168              "fmovd$cond %fcc0, $rs2, $rd",
1169              [(set f64:$rd, (SPselectfcc f64:$rs2, f64:$f, imm:$cond))]>;
1170     def FMOVQ_FCC
1171       : F4_3<0b110101, 0b000011, (outs QFPRegs:$rd),
1172              (ins QFPRegs:$rs2, QFPRegs:$f, CCOp:$cond),
1173              "fmovq$cond %fcc0, $rs2, $rd",
1174              [(set f128:$rd, (SPselectfcc f128:$rs2, f128:$f, imm:$cond))]>,
1175              Requires<[HasHardQuad]>;
1176   }
1177
1178 }
1179
1180 // Floating-Point Move Instructions, p. 164 of the V9 manual.
1181 let Predicates = [HasV9] in {
1182   def FMOVD : F3_3u<2, 0b110100, 0b000000010,
1183                    (outs DFPRegs:$rd), (ins DFPRegs:$rs2),
1184                    "fmovd $rs2, $rd", []>;
1185   def FMOVQ : F3_3u<2, 0b110100, 0b000000011,
1186                    (outs QFPRegs:$rd), (ins QFPRegs:$rs2),
1187                    "fmovq $rs2, $rd", []>,
1188                    Requires<[HasHardQuad]>;
1189   def FNEGD : F3_3u<2, 0b110100, 0b000000110,
1190                    (outs DFPRegs:$rd), (ins DFPRegs:$rs2),
1191                    "fnegd $rs2, $rd",
1192                    [(set f64:$rd, (fneg f64:$rs2))]>;
1193   def FNEGQ : F3_3u<2, 0b110100, 0b000000111,
1194                    (outs QFPRegs:$rd), (ins QFPRegs:$rs2),
1195                    "fnegq $rs2, $rd",
1196                    [(set f128:$rd, (fneg f128:$rs2))]>,
1197                    Requires<[HasHardQuad]>;
1198   def FABSD : F3_3u<2, 0b110100, 0b000001010,
1199                    (outs DFPRegs:$rd), (ins DFPRegs:$rs2),
1200                    "fabsd $rs2, $rd",
1201                    [(set f64:$rd, (fabs f64:$rs2))]>;
1202   def FABSQ : F3_3u<2, 0b110100, 0b000001011,
1203                    (outs QFPRegs:$rd), (ins QFPRegs:$rs2),
1204                    "fabsq $rs2, $rd",
1205                    [(set f128:$rd, (fabs f128:$rs2))]>,
1206                    Requires<[HasHardQuad]>;
1207 }
1208
1209 // Floating-point compare instruction with %fcc0-%fcc3.
1210 def V9FCMPS  : F3_3c<2, 0b110101, 0b001010001,
1211                (outs FCCRegs:$rd), (ins FPRegs:$rs1, FPRegs:$rs2),
1212                "fcmps $rd, $rs1, $rs2", []>;
1213 def V9FCMPD  : F3_3c<2, 0b110101, 0b001010010,
1214                 (outs FCCRegs:$rd), (ins DFPRegs:$rs1, DFPRegs:$rs2),
1215                 "fcmpd $rd, $rs1, $rs2", []>;
1216 def V9FCMPQ  : F3_3c<2, 0b110101, 0b001010011,
1217                 (outs FCCRegs:$rd), (ins QFPRegs:$rs1, QFPRegs:$rs2),
1218                 "fcmpq $rd, $rs1, $rs2", []>,
1219                  Requires<[HasHardQuad]>;
1220
1221 let hasSideEffects = 1 in {
1222   def V9FCMPES  : F3_3c<2, 0b110101, 0b001010101,
1223                    (outs FCCRegs:$rd), (ins FPRegs:$rs1, FPRegs:$rs2),
1224                    "fcmpes $rd, $rs1, $rs2", []>;
1225   def V9FCMPED  : F3_3c<2, 0b110101, 0b001010110,
1226                    (outs FCCRegs:$rd), (ins DFPRegs:$rs1, DFPRegs:$rs2),
1227                    "fcmped $rd, $rs1, $rs2", []>;
1228   def V9FCMPEQ  : F3_3c<2, 0b110101, 0b001010111,
1229                    (outs FCCRegs:$rd), (ins QFPRegs:$rs1, QFPRegs:$rs2),
1230                    "fcmpeq $rd, $rs1, $rs2", []>,
1231                    Requires<[HasHardQuad]>;
1232 }
1233
1234 // Floating point conditional move instrucitons with %fcc0-%fcc3.
1235 let Predicates = [HasV9] in {
1236   let Constraints = "$f = $rd", intcc = 0 in {
1237     def V9MOVFCCrr
1238       : F4_1<0b101100, (outs IntRegs:$rd),
1239              (ins FCCRegs:$cc, IntRegs:$rs2, IntRegs:$f, CCOp:$cond),
1240              "mov$cond $cc, $rs2, $rd", []>;
1241     def V9MOVFCCri
1242       : F4_2<0b101100, (outs IntRegs:$rd),
1243              (ins FCCRegs:$cc, i32imm:$simm11, IntRegs:$f, CCOp:$cond),
1244              "mov$cond $cc, $simm11, $rd", []>;
1245     def V9FMOVS_FCC
1246       : F4_3<0b110101, 0b000001, (outs FPRegs:$rd),
1247              (ins FCCRegs:$opf_cc, FPRegs:$rs2, FPRegs:$f, CCOp:$cond),
1248              "fmovs$cond $opf_cc, $rs2, $rd", []>;
1249     def V9FMOVD_FCC
1250       : F4_3<0b110101, 0b000010, (outs DFPRegs:$rd),
1251              (ins FCCRegs:$opf_cc, DFPRegs:$rs2, DFPRegs:$f, CCOp:$cond),
1252              "fmovd$cond $opf_cc, $rs2, $rd", []>;
1253     def V9FMOVQ_FCC
1254       : F4_3<0b110101, 0b000011, (outs QFPRegs:$rd),
1255              (ins FCCRegs:$opf_cc, QFPRegs:$rs2, QFPRegs:$f, CCOp:$cond),
1256              "fmovq$cond $opf_cc, $rs2, $rd", []>,
1257              Requires<[HasHardQuad]>;
1258   } // Constraints = "$f = $rd", ...
1259 } // let Predicates = [hasV9]
1260
1261
1262 // POPCrr - This does a ctpop of a 64-bit register.  As such, we have to clear
1263 // the top 32-bits before using it.  To do this clearing, we use a SRLri X,0.
1264 let rs1 = 0 in
1265   def POPCrr : F3_1<2, 0b101110,
1266                     (outs IntRegs:$rd), (ins IntRegs:$rs2),
1267                     "popc $rs2, $rd", []>, Requires<[HasV9]>;
1268 def : Pat<(ctpop i32:$src),
1269           (POPCrr (SRLri $src, 0))>;
1270
1271 let Predicates = [HasV9], hasSideEffects = 1, rd = 0, rs1 = 0b01111 in
1272  def MEMBARi : F3_2<2, 0b101000, (outs), (ins simm13Op:$simm13),
1273                     "membar $simm13", []>;
1274
1275 // TODO: Should add a CASArr variant. In fact, the CAS instruction,
1276 // unlike other instructions, only comes in a form which requires an
1277 // ASI be provided. The ASI value hardcoded here is ASI_PRIMARY, the
1278 // default unprivileged ASI for SparcV9.  (Also of note: some modern
1279 // SparcV8 implementations provide CASA as an extension, but require
1280 // the use of SparcV8's default ASI, 0xA ("User Data") instead.)
1281 let Predicates = [HasV9], Constraints = "$swap = $rd", asi = 0b10000000 in
1282   def CASrr: F3_1_asi<3, 0b111100,
1283                 (outs IntRegs:$rd), (ins IntRegs:$rs1, IntRegs:$rs2,
1284                                      IntRegs:$swap),
1285                  "cas [$rs1], $rs2, $rd",
1286                  [(set i32:$rd,
1287                      (atomic_cmp_swap iPTR:$rs1, i32:$rs2, i32:$swap))]>;
1288
1289 let Defs = [ICC] in {
1290 defm TADDCC   : F3_12np<"taddcc",   0b100000>;
1291 defm TSUBCC   : F3_12np<"tsubcc",   0b100001>;
1292
1293 let hasSideEffects = 1 in {
1294   defm TADDCCTV : F3_12np<"taddcctv", 0b100010>;
1295   defm TSUBCCTV : F3_12np<"tsubcctv", 0b100011>;
1296 }
1297 }
1298
1299 //===----------------------------------------------------------------------===//
1300 // Non-Instruction Patterns
1301 //===----------------------------------------------------------------------===//
1302
1303 // Small immediates.
1304 def : Pat<(i32 simm13:$val),
1305           (ORri (i32 G0), imm:$val)>;
1306 // Arbitrary immediates.
1307 def : Pat<(i32 imm:$val),
1308           (ORri (SETHIi (HI22 imm:$val)), (LO10 imm:$val))>;
1309
1310
1311 // Global addresses, constant pool entries
1312 let Predicates = [Is32Bit] in {
1313
1314 def : Pat<(SPhi tglobaladdr:$in), (SETHIi tglobaladdr:$in)>;
1315 def : Pat<(SPlo tglobaladdr:$in), (ORri (i32 G0), tglobaladdr:$in)>;
1316 def : Pat<(SPhi tconstpool:$in), (SETHIi tconstpool:$in)>;
1317 def : Pat<(SPlo tconstpool:$in), (ORri (i32 G0), tconstpool:$in)>;
1318
1319 // GlobalTLS addresses
1320 def : Pat<(SPhi tglobaltlsaddr:$in), (SETHIi tglobaltlsaddr:$in)>;
1321 def : Pat<(SPlo tglobaltlsaddr:$in), (ORri (i32 G0), tglobaltlsaddr:$in)>;
1322 def : Pat<(add (SPhi tglobaltlsaddr:$in1), (SPlo tglobaltlsaddr:$in2)),
1323           (ADDri (SETHIi tglobaltlsaddr:$in1), (tglobaltlsaddr:$in2))>;
1324 def : Pat<(xor (SPhi tglobaltlsaddr:$in1), (SPlo tglobaltlsaddr:$in2)),
1325           (XORri (SETHIi tglobaltlsaddr:$in1), (tglobaltlsaddr:$in2))>;
1326
1327 // Blockaddress
1328 def : Pat<(SPhi tblockaddress:$in), (SETHIi tblockaddress:$in)>;
1329 def : Pat<(SPlo tblockaddress:$in), (ORri (i32 G0), tblockaddress:$in)>;
1330
1331 // Add reg, lo.  This is used when taking the addr of a global/constpool entry.
1332 def : Pat<(add iPTR:$r, (SPlo tglobaladdr:$in)), (ADDri $r, tglobaladdr:$in)>;
1333 def : Pat<(add iPTR:$r, (SPlo tconstpool:$in)),  (ADDri $r, tconstpool:$in)>;
1334 def : Pat<(add iPTR:$r, (SPlo tblockaddress:$in)),
1335                         (ADDri $r, tblockaddress:$in)>;
1336 }
1337
1338 // Calls:
1339 def : Pat<(call tglobaladdr:$dst),
1340           (CALL tglobaladdr:$dst)>;
1341 def : Pat<(call texternalsym:$dst),
1342           (CALL texternalsym:$dst)>;
1343
1344 // Map integer extload's to zextloads.
1345 def : Pat<(i32 (extloadi1 ADDRrr:$src)), (LDUBrr ADDRrr:$src)>;
1346 def : Pat<(i32 (extloadi1 ADDRri:$src)), (LDUBri ADDRri:$src)>;
1347 def : Pat<(i32 (extloadi8 ADDRrr:$src)), (LDUBrr ADDRrr:$src)>;
1348 def : Pat<(i32 (extloadi8 ADDRri:$src)), (LDUBri ADDRri:$src)>;
1349 def : Pat<(i32 (extloadi16 ADDRrr:$src)), (LDUHrr ADDRrr:$src)>;
1350 def : Pat<(i32 (extloadi16 ADDRri:$src)), (LDUHri ADDRri:$src)>;
1351
1352 // zextload bool -> zextload byte
1353 def : Pat<(i32 (zextloadi1 ADDRrr:$src)), (LDUBrr ADDRrr:$src)>;
1354 def : Pat<(i32 (zextloadi1 ADDRri:$src)), (LDUBri ADDRri:$src)>;
1355
1356 // store 0, addr -> store %g0, addr
1357 def : Pat<(store (i32 0), ADDRrr:$dst), (STrr ADDRrr:$dst, (i32 G0))>;
1358 def : Pat<(store (i32 0), ADDRri:$dst), (STri ADDRri:$dst, (i32 G0))>;
1359
1360 // store bar for all atomic_fence in V8.
1361 let Predicates = [HasNoV9] in
1362   def : Pat<(atomic_fence imm, imm), (STBAR)>;
1363
1364 // atomic_load_32 addr -> load addr
1365 def : Pat<(i32 (atomic_load ADDRrr:$src)), (LDrr ADDRrr:$src)>;
1366 def : Pat<(i32 (atomic_load ADDRri:$src)), (LDri ADDRri:$src)>;
1367
1368 // atomic_store_32 val, addr -> store val, addr
1369 def : Pat<(atomic_store ADDRrr:$dst, i32:$val), (STrr ADDRrr:$dst, $val)>;
1370 def : Pat<(atomic_store ADDRri:$dst, i32:$val), (STri ADDRri:$dst, $val)>;
1371
1372 // extract_vector
1373 def : Pat<(vector_extract (v2i32 IntPair:$Rn), 0),
1374           (i32 (EXTRACT_SUBREG IntPair:$Rn, sub_even))>;
1375 def : Pat<(vector_extract (v2i32 IntPair:$Rn), 1),
1376           (i32 (EXTRACT_SUBREG IntPair:$Rn, sub_odd))>;
1377
1378 // build_vector
1379 def : Pat<(build_vector (i32 IntRegs:$a1), (i32 IntRegs:$a2)),
1380           (INSERT_SUBREG
1381             (INSERT_SUBREG (v2i32 (IMPLICIT_DEF)), (i32 IntRegs:$a1), sub_even),
1382             (i32 IntRegs:$a2), sub_odd)>;
1383
1384
1385 include "SparcInstr64Bit.td"
1386 include "SparcInstrVIS.td"
1387 include "SparcInstrAliases.td"