lib/Target/Sparc/SparcInstrInfo.td

   1 //===-- SparcInstrInfo.td - Target Description for Sparc Target -----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Sparc instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // Instruction format superclass
  16 //===----------------------------------------------------------------------===//
  17
  18 include "SparcInstrFormats.td"
  19
  20 //===----------------------------------------------------------------------===//
  21 // Feature predicates.
  22 //===----------------------------------------------------------------------===//
  23
  24 // True when generating 32-bit code.
  25 def Is32Bit : Predicate<"!Subtarget.is64Bit()">;
  26
  27 // True when generating 64-bit code. This also implies HasV9.
  28 def Is64Bit : Predicate<"Subtarget.is64Bit()">;
  29
  30 // HasV9 - This predicate is true when the target processor supports V9
  31 // instructions.  Note that the machine may be running in 32-bit mode.
  32 def HasV9   : Predicate<"Subtarget.isV9()">;
  33
  34 // HasNoV9 - This predicate is true when the target doesn't have V9
  35 // instructions.  Use of this is just a hack for the isel not having proper
  36 // costs for V8 instructions that are more expensive than their V9 ones.
  37 def HasNoV9 : Predicate<"!Subtarget.isV9()">;
  38
  39 // HasVIS - This is true when the target processor has VIS extensions.
  40 def HasVIS : Predicate<"Subtarget.isVIS()">;
  41
  42 // HasHardQuad - This is true when the target processor supports quad floating
  43 // point instructions.
  44 def HasHardQuad : Predicate<"Subtarget.hasHardQuad()">;
  45
  46 // UseDeprecatedInsts - This predicate is true when the target processor is a
  47 // V8, or when it is V9 but the V8 deprecated instructions are efficient enough
  48 // to use when appropriate.  In either of these cases, the instruction selector
  49 // will pick deprecated instructions.
  50 def UseDeprecatedInsts : Predicate<"Subtarget.useDeprecatedV8Instructions()">;
  51
  52 //===----------------------------------------------------------------------===//
  53 // Instruction Pattern Stuff
  54 //===----------------------------------------------------------------------===//
  55
  56 def simm11  : PatLeaf<(imm), [{ return isInt<11>(N->getSExtValue()); }]>;
  57
  58 def simm13  : PatLeaf<(imm), [{ return isInt<13>(N->getSExtValue()); }]>;
  59
  60 def LO10 : SDNodeXForm<imm, [{
  61   return CurDAG->getTargetConstant((unsigned)N->getZExtValue() & 1023,
  62                                    MVT::i32);
  63 }]>;
  64
  65 def HI22 : SDNodeXForm<imm, [{
  66   // Transformation function: shift the immediate value down into the low bits.
  67   return CurDAG->getTargetConstant((unsigned)N->getZExtValue() >> 10, MVT::i32);
  68 }]>;
  69
  70 def SETHIimm : PatLeaf<(imm), [{
  71   return isShiftedUInt<22, 10>(N->getZExtValue());
  72 }], HI22>;
  73
  74 // Addressing modes.
  75 def ADDRrr : ComplexPattern<iPTR, 2, "SelectADDRrr", [], []>;
  76 def ADDRri : ComplexPattern<iPTR, 2, "SelectADDRri", [frameindex], []>;
  77
  78 // Address operands
  79 def SparcMEMrrAsmOperand : AsmOperandClass {
  80   let Name = "MEMrr";
  81   let ParserMethod = "parseMEMOperand";
  82 }
  83
  84 def SparcMEMriAsmOperand : AsmOperandClass {
  85   let Name = "MEMri";
  86   let ParserMethod = "parseMEMOperand";
  87 }
  88
  89 def MEMrr : Operand<iPTR> {
  90   let PrintMethod = "printMemOperand";
  91   let MIOperandInfo = (ops ptr_rc, ptr_rc);
  92   let ParserMatchClass = SparcMEMrrAsmOperand;
  93 }
  94 def MEMri : Operand<iPTR> {
  95   let PrintMethod = "printMemOperand";
  96   let MIOperandInfo = (ops ptr_rc, i32imm);
  97   let ParserMatchClass = SparcMEMriAsmOperand;
  98 }
  99
 100 def TLSSym : Operand<iPTR>;
 101
 102 // Branch targets have OtherVT type.
 103 def brtarget : Operand<OtherVT> {
 104   let EncoderMethod = "getBranchTargetOpValue";
 105 }
 106
 107 def calltarget : Operand<i32> {
 108   let EncoderMethod = "getCallTargetOpValue";
 109 }
 110
 111 // Operand for printing out a condition code.
 112 let PrintMethod = "printCCOperand" in
 113   def CCOp : Operand<i32>;
 114
 115 def SDTSPcmpicc :
 116 SDTypeProfile<0, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>]>;
 117 def SDTSPcmpfcc :
 118 SDTypeProfile<0, 2, [SDTCisFP<0>, SDTCisSameAs<0, 1>]>;
 119 def SDTSPbrcc :
 120 SDTypeProfile<0, 2, [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
 121 def SDTSPselectcc :
 122 SDTypeProfile<1, 3, [SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>, SDTCisVT<3, i32>]>;
 123 def SDTSPFTOI :
 124 SDTypeProfile<1, 1, [SDTCisVT<0, f32>, SDTCisFP<1>]>;
 125 def SDTSPITOF :
 126 SDTypeProfile<1, 1, [SDTCisFP<0>, SDTCisVT<1, f32>]>;
 127 def SDTSPFTOX :
 128 SDTypeProfile<1, 1, [SDTCisVT<0, f64>, SDTCisFP<1>]>;
 129 def SDTSPXTOF :
 130 SDTypeProfile<1, 1, [SDTCisFP<0>, SDTCisVT<1, f64>]>;
 131
 132 def SDTSPtlsadd :
 133 SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>, SDTCisPtrTy<2>]>;
 134 def SDTSPtlsld :
 135 SDTypeProfile<1, 2, [SDTCisPtrTy<0>, SDTCisPtrTy<1>]>;
 136
 137 def SPcmpicc : SDNode<"SPISD::CMPICC", SDTSPcmpicc, [SDNPOutGlue]>;
 138 def SPcmpfcc : SDNode<"SPISD::CMPFCC", SDTSPcmpfcc, [SDNPOutGlue]>;
 139 def SPbricc : SDNode<"SPISD::BRICC", SDTSPbrcc, [SDNPHasChain, SDNPInGlue]>;
 140 def SPbrxcc : SDNode<"SPISD::BRXCC", SDTSPbrcc, [SDNPHasChain, SDNPInGlue]>;
 141 def SPbrfcc : SDNode<"SPISD::BRFCC", SDTSPbrcc, [SDNPHasChain, SDNPInGlue]>;
 142
 143 def SPhi    : SDNode<"SPISD::Hi", SDTIntUnaryOp>;
 144 def SPlo    : SDNode<"SPISD::Lo", SDTIntUnaryOp>;
 145
 146 def SPftoi  : SDNode<"SPISD::FTOI", SDTSPFTOI>;
 147 def SPitof  : SDNode<"SPISD::ITOF", SDTSPITOF>;
 148 def SPftox  : SDNode<"SPISD::FTOX", SDTSPFTOX>;
 149 def SPxtof  : SDNode<"SPISD::XTOF", SDTSPXTOF>;
 150
 151 def SPselecticc : SDNode<"SPISD::SELECT_ICC", SDTSPselectcc, [SDNPInGlue]>;
 152 def SPselectxcc : SDNode<"SPISD::SELECT_XCC", SDTSPselectcc, [SDNPInGlue]>;
 153 def SPselectfcc : SDNode<"SPISD::SELECT_FCC", SDTSPselectcc, [SDNPInGlue]>;
 154
 155 //  These are target-independent nodes, but have target-specific formats.
 156 def SDT_SPCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
 157 def SDT_SPCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>,
 158                                         SDTCisVT<1, i32> ]>;
 159
 160 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_SPCallSeqStart,
 161                            [SDNPHasChain, SDNPOutGlue]>;
 162 def callseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_SPCallSeqEnd,
 163                            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 164
 165 def SDT_SPCall    : SDTypeProfile<0, -1, [SDTCisVT<0, i32>]>;
 166 def call          : SDNode<"SPISD::CALL", SDT_SPCall,
 167                            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 168                             SDNPVariadic]>;
 169
 170 def SDT_SPRet     : SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
 171 def retflag       : SDNode<"SPISD::RET_FLAG", SDT_SPRet,
 172                            [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 173
 174 def flushw        : SDNode<"SPISD::FLUSHW", SDTNone,
 175                            [SDNPHasChain, SDNPSideEffect, SDNPMayStore]>;
 176
 177 def tlsadd        : SDNode<"SPISD::TLS_ADD", SDTSPtlsadd>;
 178 def tlsld         : SDNode<"SPISD::TLS_LD",  SDTSPtlsld>;
 179 def tlscall       : SDNode<"SPISD::TLS_CALL", SDT_SPCall,
 180                             [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 181                              SDNPVariadic]>;
 182
 183 def getPCX        : Operand<iPTR> {
 184   let PrintMethod = "printGetPCX";
 185 }
 186
 187 //===----------------------------------------------------------------------===//
 188 // SPARC Flag Conditions
 189 //===----------------------------------------------------------------------===//
 190
 191 // Note that these values must be kept in sync with the CCOp::CondCode enum
 192 // values.
 193 class ICC_VAL<int N> : PatLeaf<(i32 N)>;
 194 def ICC_NE  : ICC_VAL< 9>;  // Not Equal
 195 def ICC_E   : ICC_VAL< 1>;  // Equal
 196 def ICC_G   : ICC_VAL<10>;  // Greater
 197 def ICC_LE  : ICC_VAL< 2>;  // Less or Equal
 198 def ICC_GE  : ICC_VAL<11>;  // Greater or Equal
 199 def ICC_L   : ICC_VAL< 3>;  // Less
 200 def ICC_GU  : ICC_VAL<12>;  // Greater Unsigned
 201 def ICC_LEU : ICC_VAL< 4>;  // Less or Equal Unsigned
 202 def ICC_CC  : ICC_VAL<13>;  // Carry Clear/Great or Equal Unsigned
 203 def ICC_CS  : ICC_VAL< 5>;  // Carry Set/Less Unsigned
 204 def ICC_POS : ICC_VAL<14>;  // Positive
 205 def ICC_NEG : ICC_VAL< 6>;  // Negative
 206 def ICC_VC  : ICC_VAL<15>;  // Overflow Clear
 207 def ICC_VS  : ICC_VAL< 7>;  // Overflow Set
 208
 209 class FCC_VAL<int N> : PatLeaf<(i32 N)>;
 210 def FCC_U   : FCC_VAL<23>;  // Unordered
 211 def FCC_G   : FCC_VAL<22>;  // Greater
 212 def FCC_UG  : FCC_VAL<21>;  // Unordered or Greater
 213 def FCC_L   : FCC_VAL<20>;  // Less
 214 def FCC_UL  : FCC_VAL<19>;  // Unordered or Less
 215 def FCC_LG  : FCC_VAL<18>;  // Less or Greater
 216 def FCC_NE  : FCC_VAL<17>;  // Not Equal
 217 def FCC_E   : FCC_VAL<25>;  // Equal
 218 def FCC_UE  : FCC_VAL<24>;  // Unordered or Equal
 219 def FCC_GE  : FCC_VAL<25>;  // Greater or Equal
 220 def FCC_UGE : FCC_VAL<26>;  // Unordered or Greater or Equal
 221 def FCC_LE  : FCC_VAL<27>;  // Less or Equal
 222 def FCC_ULE : FCC_VAL<28>;  // Unordered or Less or Equal
 223 def FCC_O   : FCC_VAL<29>;  // Ordered
 224
 225 //===----------------------------------------------------------------------===//
 226 // Instruction Class Templates
 227 //===----------------------------------------------------------------------===//
 228
 229 /// F3_12 multiclass - Define a normal F3_1/F3_2 pattern in one shot.
 230 multiclass F3_12<string OpcStr, bits<6> Op3Val, SDNode OpNode,
 231                  RegisterClass RC, ValueType Ty, Operand immOp> {
 232   def rr  : F3_1<2, Op3Val,
 233                  (outs RC:$rd), (ins RC:$rs1, RC:$rs2),
 234                  !strconcat(OpcStr, " $rs1, $rs2, $rd"),
 235                  [(set Ty:$rd, (OpNode Ty:$rs1, Ty:$rs2))]>;
 236   def ri  : F3_2<2, Op3Val,
 237                  (outs RC:$rd), (ins RC:$rs1, immOp:$simm13),
 238                  !strconcat(OpcStr, " $rs1, $simm13, $rd"),
 239                  [(set Ty:$rd, (OpNode Ty:$rs1, (Ty simm13:$simm13)))]>;
 240 }
 241
 242 /// F3_12np multiclass - Define a normal F3_1/F3_2 pattern in one shot, with no
 243 /// pattern.
 244 multiclass F3_12np<string OpcStr, bits<6> Op3Val> {
 245   def rr  : F3_1<2, Op3Val,
 246                  (outs IntRegs:$rd), (ins IntRegs:$rs1, IntRegs:$rs2),
 247                  !strconcat(OpcStr, " $rs1, $rs2, $rd"), []>;
 248   def ri  : F3_2<2, Op3Val,
 249                  (outs IntRegs:$rd), (ins IntRegs:$rs1, i32imm:$simm13),
 250                  !strconcat(OpcStr, " $rs1, $simm13, $rd"), []>;
 251 }
 252
 253 // Load multiclass - Define both Reg+Reg/Reg+Imm patterns in one shot.
 254 multiclass Load<string OpcStr, bits<6> Op3Val, SDPatternOperator OpNode,
 255            RegisterClass RC, ValueType Ty> {
 256   def rr  : F3_1<3, Op3Val,
 257                  (outs RC:$dst), (ins MEMrr:$addr),
 258                  !strconcat(OpcStr, " [$addr], $dst"),
 259                  [(set Ty:$dst, (OpNode ADDRrr:$addr))]>;
 260   def ri  : F3_2<3, Op3Val,
 261                  (outs RC:$dst), (ins MEMri:$addr),
 262                  !strconcat(OpcStr, " [$addr], $dst"),
 263                  [(set Ty:$dst, (OpNode ADDRri:$addr))]>;
 264 }
 265
 266 // Store multiclass - Define both Reg+Reg/Reg+Imm patterns in one shot.
 267 multiclass Store<string OpcStr, bits<6> Op3Val, SDPatternOperator OpNode,
 268            RegisterClass RC, ValueType Ty> {
 269   def rr  : F3_1<3, Op3Val,
 270                  (outs), (ins MEMrr:$addr, RC:$rd),
 271                  !strconcat(OpcStr, " $rd, [$addr]"),
 272                  [(OpNode Ty:$rd, ADDRrr:$addr)]>;
 273   def ri  : F3_2<3, Op3Val,
 274                  (outs), (ins MEMri:$addr, RC:$rd),
 275                  !strconcat(OpcStr, " $rd, [$addr]"),
 276                  [(OpNode Ty:$rd, ADDRri:$addr)]>;
 277 }
 278
 279 //===----------------------------------------------------------------------===//
 280 // Instructions
 281 //===----------------------------------------------------------------------===//
 282
 283 // Pseudo instructions.
 284 class Pseudo<dag outs, dag ins, string asmstr, list<dag> pattern>
 285    : InstSP<outs, ins, asmstr, pattern> {
 286   let isCodeGenOnly = 1;
 287   let isPseudo = 1;
 288 }
 289
 290 // GETPCX for PIC
 291 let Defs = [O7] in {
 292   def GETPCX : Pseudo<(outs getPCX:$getpcseq), (ins), "$getpcseq", [] >;
 293 }
 294
 295 let Defs = [O6], Uses = [O6] in {
 296 def ADJCALLSTACKDOWN : Pseudo<(outs), (ins i32imm:$amt),
 297                                "!ADJCALLSTACKDOWN $amt",
 298                                [(callseq_start timm:$amt)]>;
 299 def ADJCALLSTACKUP : Pseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
 300                             "!ADJCALLSTACKUP $amt1",
 301                             [(callseq_end timm:$amt1, timm:$amt2)]>;
 302 }
 303
 304 let hasSideEffects = 1, mayStore = 1 in {
 305   let rd = 0, rs1 = 0, rs2 = 0 in
 306     def FLUSHW : F3_1<0b10, 0b101011, (outs), (ins),
 307                       "flushw",
 308                       [(flushw)]>, Requires<[HasV9]>;
 309   let rd = 0, rs1 = 1, simm13 = 3 in
 310     def TA3 : F3_2<0b10, 0b111010, (outs), (ins),
 311                    "ta 3",
 312                    [(flushw)]>;
 313 }
 314
 315 let isBarrier = 1, isTerminator = 1, rd = 0b1000, rs1 = 0, simm13 = 5 in
 316   def TA5 : F3_2<0b10, 0b111010, (outs), (ins), "ta 5", [(trap)]>;
 317
 318 let rd = 0 in
 319   def UNIMP : F2_1<0b000, (outs), (ins i32imm:$val),
 320                   "unimp $val", []>;
 321
 322 // SELECT_CC_* - Used to implement the SELECT_CC DAG operation.  Expanded after
 323 // instruction selection into a branch sequence.  This has to handle all
 324 // permutations of selection between i32/f32/f64 on ICC and FCC.
 325 // Expanded after instruction selection.
 326 let Uses = [ICC], usesCustomInserter = 1 in {
 327   def SELECT_CC_Int_ICC
 328    : Pseudo<(outs IntRegs:$dst), (ins IntRegs:$T, IntRegs:$F, i32imm:$Cond),
 329             "; SELECT_CC_Int_ICC PSEUDO!",
 330             [(set i32:$dst, (SPselecticc i32:$T, i32:$F, imm:$Cond))]>;
 331   def SELECT_CC_FP_ICC
 332    : Pseudo<(outs FPRegs:$dst), (ins FPRegs:$T, FPRegs:$F, i32imm:$Cond),
 333             "; SELECT_CC_FP_ICC PSEUDO!",
 334             [(set f32:$dst, (SPselecticc f32:$T, f32:$F, imm:$Cond))]>;
 335
 336   def SELECT_CC_DFP_ICC
 337    : Pseudo<(outs DFPRegs:$dst), (ins DFPRegs:$T, DFPRegs:$F, i32imm:$Cond),
 338             "; SELECT_CC_DFP_ICC PSEUDO!",
 339             [(set f64:$dst, (SPselecticc f64:$T, f64:$F, imm:$Cond))]>;
 340
 341   def SELECT_CC_QFP_ICC
 342    : Pseudo<(outs QFPRegs:$dst), (ins QFPRegs:$T, QFPRegs:$F, i32imm:$Cond),
 343             "; SELECT_CC_QFP_ICC PSEUDO!",
 344             [(set f128:$dst, (SPselecticc f128:$T, f128:$F, imm:$Cond))]>;
 345 }
 346
 347 let usesCustomInserter = 1, Uses = [FCC] in {
 348
 349   def SELECT_CC_Int_FCC
 350    : Pseudo<(outs IntRegs:$dst), (ins IntRegs:$T, IntRegs:$F, i32imm:$Cond),
 351             "; SELECT_CC_Int_FCC PSEUDO!",
 352             [(set i32:$dst, (SPselectfcc i32:$T, i32:$F, imm:$Cond))]>;
 353
 354   def SELECT_CC_FP_FCC
 355    : Pseudo<(outs FPRegs:$dst), (ins FPRegs:$T, FPRegs:$F, i32imm:$Cond),
 356             "; SELECT_CC_FP_FCC PSEUDO!",
 357             [(set f32:$dst, (SPselectfcc f32:$T, f32:$F, imm:$Cond))]>;
 358   def SELECT_CC_DFP_FCC
 359    : Pseudo<(outs DFPRegs:$dst), (ins DFPRegs:$T, DFPRegs:$F, i32imm:$Cond),
 360             "; SELECT_CC_DFP_FCC PSEUDO!",
 361             [(set f64:$dst, (SPselectfcc f64:$T, f64:$F, imm:$Cond))]>;
 362   def SELECT_CC_QFP_FCC
 363    : Pseudo<(outs QFPRegs:$dst), (ins QFPRegs:$T, QFPRegs:$F, i32imm:$Cond),
 364             "; SELECT_CC_QFP_FCC PSEUDO!",
 365             [(set f128:$dst, (SPselectfcc f128:$T, f128:$F, imm:$Cond))]>;
 366 }
 367
 368 // JMPL Instruction.
 369 let isTerminator = 1, hasDelaySlot = 1, isBarrier = 1 in {
 370   def JMPLrr: F3_1<2, 0b111000, (outs IntRegs:$dst), (ins MEMrr:$addr),
 371                   "jmpl $addr, $dst", []>;
 372   def JMPLri: F3_2<2, 0b111000, (outs IntRegs:$dst), (ins MEMri:$addr),
 373                   "jmpl $addr, $dst", []>;
 374 }
 375
 376 // Section A.3 - Synthetic Instructions, p. 85
 377 // special cases of JMPL:
 378 let isReturn = 1, isTerminator = 1, hasDelaySlot = 1, isBarrier = 1,
 379     isCodeGenOnly = 1 in {
 380   let rd = 0, rs1 = 15 in
 381     def RETL: F3_2<2, 0b111000, (outs), (ins i32imm:$val),
 382                    "jmp %o7+$val", [(retflag simm13:$val)]>;
 383
 384   let rd = 0, rs1 = 31 in
 385     def RET: F3_2<2, 0b111000, (outs), (ins i32imm:$val),
 386                   "jmp %i7+$val", []>;
 387 }
 388
 389 // Section B.1 - Load Integer Instructions, p. 90
 390 let DecoderMethod = "DecodeLoadInt" in {
 391   defm LDSB : Load<"ldsb", 0b001001, sextloadi8,  IntRegs, i32>;
 392   defm LDSH : Load<"ldsh", 0b001010, sextloadi16, IntRegs, i32>;
 393   defm LDUB : Load<"ldub", 0b000001, zextloadi8,  IntRegs, i32>;
 394   defm LDUH : Load<"lduh", 0b000010, zextloadi16, IntRegs, i32>;
 395   defm LD   : Load<"ld",   0b000000, load,        IntRegs, i32>;
 396 }
 397
 398 // Section B.2 - Load Floating-point Instructions, p. 92
 399 let DecoderMethod = "DecodeLoadFP" in
 400   defm LDF   : Load<"ld",  0b100000, load, FPRegs,  f32>;
 401 let DecoderMethod = "DecodeLoadDFP" in
 402   defm LDDF  : Load<"ldd", 0b100011, load, DFPRegs, f64>;
 403 let DecoderMethod = "DecodeLoadQFP" in
 404   defm LDQF  : Load<"ldq", 0b100010, load, QFPRegs, f128>,
 405                Requires<[HasV9, HasHardQuad]>;
 406
 407 // Section B.4 - Store Integer Instructions, p. 95
 408 let DecoderMethod = "DecodeStoreInt" in {
 409   defm STB   : Store<"stb", 0b000101, truncstorei8,  IntRegs, i32>;
 410   defm STH   : Store<"sth", 0b000110, truncstorei16, IntRegs, i32>;
 411   defm ST    : Store<"st",  0b000100, store,         IntRegs, i32>;
 412 }
 413
 414 // Section B.5 - Store Floating-point Instructions, p. 97
 415 let DecoderMethod = "DecodeStoreFP" in
 416   defm STF   : Store<"st",  0b100100, store,         FPRegs,  f32>;
 417 let DecoderMethod = "DecodeStoreDFP" in
 418   defm STDF  : Store<"std", 0b100111, store,         DFPRegs, f64>;
 419 let DecoderMethod = "DecodeStoreQFP" in
 420   defm STQF  : Store<"stq", 0b100110, store,         QFPRegs, f128>,
 421                Requires<[HasV9, HasHardQuad]>;
 422
 423 // Section B.9 - SETHI Instruction, p. 104
 424 def SETHIi: F2_1<0b100,
 425                  (outs IntRegs:$rd), (ins i32imm:$imm22),
 426                  "sethi $imm22, $rd",
 427                  [(set i32:$rd, SETHIimm:$imm22)]>;
 428
 429 // Section B.10 - NOP Instruction, p. 105
 430 // (It's a special case of SETHI)
 431 let rd = 0, imm22 = 0 in
 432   def NOP : F2_1<0b100, (outs), (ins), "nop", []>;
 433
 434 // Section B.11 - Logical Instructions, p. 106
 435 defm AND    : F3_12<"and", 0b000001, and, IntRegs, i32, i32imm>;
 436
 437 def ANDNrr  : F3_1<2, 0b000101,
 438                    (outs IntRegs:$rd), (ins IntRegs:$rs1, IntRegs:$rs2),
 439                    "andn $rs1, $rs2, $rd",
 440                    [(set i32:$rd, (and i32:$rs1, (not i32:$rs2)))]>;
 441 def ANDNri  : F3_2<2, 0b000101,
 442                    (outs IntRegs:$rd), (ins IntRegs:$rs1, i32imm:$simm13),
 443                    "andn $rs1, $simm13, $rd", []>;
 444
 445 defm OR     : F3_12<"or", 0b000010, or, IntRegs, i32, i32imm>;
 446
 447 def ORNrr   : F3_1<2, 0b000110,
 448                    (outs IntRegs:$rd), (ins IntRegs:$rs1, IntRegs:$rs2),
 449                    "orn $rs1, $rs2, $rd",
 450                    [(set i32:$rd, (or i32:$rs1, (not i32:$rs2)))]>;
 451 def ORNri   : F3_2<2, 0b000110,
 452                    (outs IntRegs:$rd), (ins IntRegs:$rs1, i32imm:$simm13),
 453                    "orn $rs1, $simm13, $rd", []>;
 454 defm XOR    : F3_12<"xor", 0b000011, xor, IntRegs, i32, i32imm>;
 455
 456 def XNORrr  : F3_1<2, 0b000111,
 457                    (outs IntRegs:$rd), (ins IntRegs:$rs1, IntRegs:$rs2),
 458                    "xnor $rs1, $rs2, $rd",
 459                    [(set i32:$rd, (not (xor i32:$rs1, i32:$rs2)))]>;
 460 def XNORri  : F3_2<2, 0b000111,
 461                    (outs IntRegs:$rd), (ins IntRegs:$rs1, i32imm:$simm13),
 462                    "xnor $rs1, $simm13, $rd", []>;
 463
 464 // Section B.12 - Shift Instructions, p. 107
 465 defm SLL : F3_12<"sll", 0b100101, shl, IntRegs, i32, i32imm>;
 466 defm SRL : F3_12<"srl", 0b100110, srl, IntRegs, i32, i32imm>;
 467 defm SRA : F3_12<"sra", 0b100111, sra, IntRegs, i32, i32imm>;
 468
 469 // Section B.13 - Add Instructions, p. 108
 470 defm ADD   : F3_12<"add", 0b000000, add, IntRegs, i32, i32imm>;
 471
 472 // "LEA" forms of add (patterns to make tblgen happy)
 473 let Predicates = [Is32Bit], isCodeGenOnly = 1 in
 474   def LEA_ADDri   : F3_2<2, 0b000000,
 475                      (outs IntRegs:$dst), (ins MEMri:$addr),
 476                      "add ${addr:arith}, $dst",
 477                      [(set iPTR:$dst, ADDRri:$addr)]>;
 478
 479 let Defs = [ICC] in
 480   defm ADDCC  : F3_12<"addcc", 0b010000, addc, IntRegs, i32, i32imm>;
 481
 482 let Uses = [ICC], Defs = [ICC] in
 483   defm ADDE  : F3_12<"addxcc", 0b011000, adde, IntRegs, i32, i32imm>;
 484
 485 // Section B.15 - Subtract Instructions, p. 110
 486 defm SUB    : F3_12  <"sub"  , 0b000100, sub, IntRegs, i32, i32imm>;
 487 let Uses = [ICC], Defs = [ICC] in
 488   defm SUBE   : F3_12  <"subxcc" , 0b011100, sube, IntRegs, i32, i32imm>;
 489
 490 let Defs = [ICC] in
 491   defm SUBCC  : F3_12  <"subcc", 0b010100, subc, IntRegs, i32, i32imm>;
 492
 493 let Defs = [ICC], rd = 0 in {
 494   def CMPrr   : F3_1<2, 0b010100,
 495                      (outs), (ins IntRegs:$rs1, IntRegs:$rs2),
 496                      "cmp $rs1, $rs2",
 497                      [(SPcmpicc i32:$rs1, i32:$rs2)]>;
 498   def CMPri   : F3_2<2, 0b010100,
 499                      (outs), (ins IntRegs:$rs1, i32imm:$simm13),
 500                      "cmp $rs1, $simm13",
 501                      [(SPcmpicc i32:$rs1, (i32 simm13:$simm13))]>;
 502 }
 503
 504 // Section B.18 - Multiply Instructions, p. 113
 505 let Defs = [Y] in {
 506   defm UMUL : F3_12np<"umul", 0b001010>;
 507   defm SMUL : F3_12  <"smul", 0b001011, mul, IntRegs, i32, i32imm>;
 508 }
 509
 510 // Section B.19 - Divide Instructions, p. 115
 511 let Defs = [Y] in {
 512   defm UDIV : F3_12np<"udiv", 0b001110>;
 513   defm SDIV : F3_12np<"sdiv", 0b001111>;
 514 }
 515
 516 // Section B.20 - SAVE and RESTORE, p. 117
 517 defm SAVE    : F3_12np<"save"   , 0b111100>;
 518 defm RESTORE : F3_12np<"restore", 0b111101>;
 519
 520 // Section B.21 - Branch on Integer Condition Codes Instructions, p. 119
 521
 522 // unconditional branch class.
 523 class BranchAlways<dag ins, string asmstr, list<dag> pattern>
 524   : F2_2<0b010, (outs), ins, asmstr, pattern> {
 525   let isBranch     = 1;
 526   let isTerminator = 1;
 527   let hasDelaySlot = 1;
 528   let isBarrier    = 1;
 529 }
 530
 531 let cond = 8 in
 532   def BA : BranchAlways<(ins brtarget:$imm22), "ba $imm22", [(br bb:$imm22)]>;
 533
 534 // conditional branch class:
 535 class BranchSP<dag ins, string asmstr, list<dag> pattern>
 536  : F2_2<0b010, (outs), ins, asmstr, pattern> {
 537   let isBranch = 1;
 538   let isTerminator = 1;
 539   let hasDelaySlot = 1;
 540 }
 541
 542 // Indirect branch instructions.
 543 let isTerminator = 1, isBarrier = 1,  hasDelaySlot = 1, isBranch =1,
 544      isIndirectBranch = 1, rd = 0, isCodeGenOnly = 1 in {
 545   def BINDrr  : F3_1<2, 0b111000,
 546                    (outs), (ins MEMrr:$ptr),
 547                    "jmp $ptr",
 548                    [(brind ADDRrr:$ptr)]>;
 549   def BINDri  : F3_2<2, 0b111000,
 550                    (outs), (ins MEMri:$ptr),
 551                    "jmp $ptr",
 552                    [(brind ADDRri:$ptr)]>;
 553 }
 554
 555 let Uses = [ICC] in
 556   def BCOND : BranchSP<(ins brtarget:$imm22, CCOp:$cond),
 557                          "b$cond $imm22",
 558                         [(SPbricc bb:$imm22, imm:$cond)]>;
 559
 560 // Section B.22 - Branch on Floating-point Condition Codes Instructions, p. 121
 561
 562 // floating-point conditional branch class:
 563 class FPBranchSP<dag ins, string asmstr, list<dag> pattern>
 564  : F2_2<0b110, (outs), ins, asmstr, pattern> {
 565   let isBranch = 1;
 566   let isTerminator = 1;
 567   let hasDelaySlot = 1;
 568 }
 569
 570 let Uses = [FCC] in
 571   def FBCOND  : FPBranchSP<(ins brtarget:$imm22, CCOp:$cond),
 572                               "fb$cond $imm22",
 573                               [(SPbrfcc bb:$imm22, imm:$cond)]>;
 574
 575
 576 // Section B.24 - Call and Link Instruction, p. 125
 577 // This is the only Format 1 instruction
 578 let Uses = [O6],
 579     hasDelaySlot = 1, isCall = 1 in {
 580   def CALL : InstSP<(outs), (ins calltarget:$dst, variable_ops),
 581                     "call $dst", []> {
 582     bits<30> disp;
 583     let op = 1;
 584     let Inst{29-0} = disp;
 585   }
 586
 587   // indirect calls: special cases of JMPL.
 588   let isCodeGenOnly = 1, rd = 15 in {
 589     def CALLrr : F3_1<2, 0b111000,
 590                       (outs), (ins MEMrr:$ptr, variable_ops),
 591                       "call $ptr",
 592                       [(call ADDRrr:$ptr)]>;
 593     def CALLri : F3_2<2, 0b111000,
 594                       (outs), (ins MEMri:$ptr, variable_ops),
 595                       "call $ptr",
 596                       [(call ADDRri:$ptr)]>;
 597   }
 598 }
 599
 600 // Section B.28 - Read State Register Instructions
 601 let Uses = [Y], rs1 = 0, rs2 = 0 in
 602   def RDY : F3_1<2, 0b101000,
 603                  (outs IntRegs:$dst), (ins),
 604                  "rd %y, $dst", []>;
 605
 606 // Section B.29 - Write State Register Instructions
 607 let Defs = [Y], rd = 0 in {
 608   def WRYrr : F3_1<2, 0b110000,
 609                    (outs), (ins IntRegs:$b, IntRegs:$c),
 610                    "wr $b, $c, %y", []>;
 611   def WRYri : F3_2<2, 0b110000,
 612                    (outs), (ins IntRegs:$b, i32imm:$c),
 613                    "wr $b, $c, %y", []>;
 614 }
 615 // Convert Integer to Floating-point Instructions, p. 141
 616 def FITOS : F3_3u<2, 0b110100, 0b011000100,
 617                  (outs FPRegs:$rd), (ins FPRegs:$rs2),
 618                  "fitos $rs2, $rd",
 619                  [(set FPRegs:$rd, (SPitof FPRegs:$rs2))]>;
 620 def FITOD : F3_3u<2, 0b110100, 0b011001000,
 621                  (outs DFPRegs:$rd), (ins FPRegs:$rs2),
 622                  "fitod $rs2, $rd",
 623                  [(set DFPRegs:$rd, (SPitof FPRegs:$rs2))]>;
 624 def FITOQ : F3_3u<2, 0b110100, 0b011001100,
 625                  (outs QFPRegs:$rd), (ins FPRegs:$rs2),
 626                  "fitoq $rs2, $rd",
 627                  [(set QFPRegs:$rd, (SPitof FPRegs:$rs2))]>,
 628                  Requires<[HasHardQuad]>;
 629
 630 // Convert Floating-point to Integer Instructions, p. 142
 631 def FSTOI : F3_3u<2, 0b110100, 0b011010001,
 632                  (outs FPRegs:$rd), (ins FPRegs:$rs2),
 633                  "fstoi $rs2, $rd",
 634                  [(set FPRegs:$rd, (SPftoi FPRegs:$rs2))]>;
 635 def FDTOI : F3_3u<2, 0b110100, 0b011010010,
 636                  (outs FPRegs:$rd), (ins DFPRegs:$rs2),
 637                  "fdtoi $rs2, $rd",
 638                  [(set FPRegs:$rd, (SPftoi DFPRegs:$rs2))]>;
 639 def FQTOI : F3_3u<2, 0b110100, 0b011010011,
 640                  (outs FPRegs:$rd), (ins QFPRegs:$rs2),
 641                  "fqtoi $rs2, $rd",
 642                  [(set FPRegs:$rd, (SPftoi QFPRegs:$rs2))]>,
 643                  Requires<[HasHardQuad]>;
 644
 645 // Convert between Floating-point Formats Instructions, p. 143
 646 def FSTOD : F3_3u<2, 0b110100, 0b011001001,
 647                  (outs DFPRegs:$rd), (ins FPRegs:$rs2),
 648                  "fstod $rs2, $rd",
 649                  [(set f64:$rd, (fextend f32:$rs2))]>;
 650 def FSTOQ : F3_3u<2, 0b110100, 0b011001101,
 651                  (outs QFPRegs:$rd), (ins FPRegs:$rs2),
 652                  "fstoq $rs2, $rd",
 653                  [(set f128:$rd, (fextend f32:$rs2))]>,
 654                  Requires<[HasHardQuad]>;
 655 def FDTOS : F3_3u<2, 0b110100, 0b011000110,
 656                  (outs FPRegs:$rd), (ins DFPRegs:$rs2),
 657                  "fdtos $rs2, $rd",
 658                  [(set f32:$rd, (fround f64:$rs2))]>;
 659 def FDTOQ : F3_3u<2, 0b110100, 0b011001110,
 660                  (outs QFPRegs:$rd), (ins DFPRegs:$rs2),
 661                  "fdtoq $rs2, $rd",
 662                  [(set f128:$rd, (fextend f64:$rs2))]>,
 663                  Requires<[HasHardQuad]>;
 664 def FQTOS : F3_3u<2, 0b110100, 0b011000111,
 665                  (outs FPRegs:$rd), (ins QFPRegs:$rs2),
 666                  "fqtos $rs2, $rd",
 667                  [(set f32:$rd, (fround f128:$rs2))]>,
 668                  Requires<[HasHardQuad]>;
 669 def FQTOD : F3_3u<2, 0b110100, 0b011001011,
 670                  (outs DFPRegs:$rd), (ins QFPRegs:$rs2),
 671                  "fqtod $rs2, $rd",
 672                  [(set f64:$rd, (fround f128:$rs2))]>,
 673                  Requires<[HasHardQuad]>;
 674
 675 // Floating-point Move Instructions, p. 144
 676 def FMOVS : F3_3u<2, 0b110100, 0b000000001,
 677                  (outs FPRegs:$rd), (ins FPRegs:$rs2),
 678                  "fmovs $rs2, $rd", []>;
 679 def FNEGS : F3_3u<2, 0b110100, 0b000000101,
 680                  (outs FPRegs:$rd), (ins FPRegs:$rs2),
 681                  "fnegs $rs2, $rd",
 682                  [(set f32:$rd, (fneg f32:$rs2))]>;
 683 def FABSS : F3_3u<2, 0b110100, 0b000001001,
 684                  (outs FPRegs:$rd), (ins FPRegs:$rs2),
 685                  "fabss $rs2, $rd",
 686                  [(set f32:$rd, (fabs f32:$rs2))]>;
 687
 688
 689 // Floating-point Square Root Instructions, p.145
 690 def FSQRTS : F3_3u<2, 0b110100, 0b000101001,
 691                   (outs FPRegs:$rd), (ins FPRegs:$rs2),
 692                   "fsqrts $rs2, $rd",
 693                   [(set f32:$rd, (fsqrt f32:$rs2))]>;
 694 def FSQRTD : F3_3u<2, 0b110100, 0b000101010,
 695                   (outs DFPRegs:$rd), (ins DFPRegs:$rs2),
 696                   "fsqrtd $rs2, $rd",
 697                   [(set f64:$rd, (fsqrt f64:$rs2))]>;
 698 def FSQRTQ : F3_3u<2, 0b110100, 0b000101011,
 699                   (outs QFPRegs:$rd), (ins QFPRegs:$rs2),
 700                   "fsqrtq $rs2, $rd",
 701                   [(set f128:$rd, (fsqrt f128:$rs2))]>,
 702                   Requires<[HasHardQuad]>;
 703
 704
 705
 706 // Floating-point Add and Subtract Instructions, p. 146
 707 def FADDS  : F3_3<2, 0b110100, 0b001000001,
 708                   (outs FPRegs:$rd), (ins FPRegs:$rs1, FPRegs:$rs2),
 709                   "fadds $rs1, $rs2, $rd",
 710                   [(set f32:$rd, (fadd f32:$rs1, f32:$rs2))]>;
 711 def FADDD  : F3_3<2, 0b110100, 0b001000010,
 712                   (outs DFPRegs:$rd), (ins DFPRegs:$rs1, DFPRegs:$rs2),
 713                   "faddd $rs1, $rs2, $rd",
 714                   [(set f64:$rd, (fadd f64:$rs1, f64:$rs2))]>;
 715 def FADDQ  : F3_3<2, 0b110100, 0b001000011,
 716                   (outs QFPRegs:$rd), (ins QFPRegs:$rs1, QFPRegs:$rs2),
 717                   "faddq $rs1, $rs2, $rd",
 718                   [(set f128:$rd, (fadd f128:$rs1, f128:$rs2))]>,
 719                   Requires<[HasHardQuad]>;
 720
 721 def FSUBS  : F3_3<2, 0b110100, 0b001000101,
 722                   (outs FPRegs:$rd), (ins FPRegs:$rs1, FPRegs:$rs2),
 723                   "fsubs $rs1, $rs2, $rd",
 724                   [(set f32:$rd, (fsub f32:$rs1, f32:$rs2))]>;
 725 def FSUBD  : F3_3<2, 0b110100, 0b001000110,
 726                   (outs DFPRegs:$rd), (ins DFPRegs:$rs1, DFPRegs:$rs2),
 727                   "fsubd $rs1, $rs2, $rd",
 728                   [(set f64:$rd, (fsub f64:$rs1, f64:$rs2))]>;
 729 def FSUBQ  : F3_3<2, 0b110100, 0b001000111,
 730                   (outs QFPRegs:$rd), (ins QFPRegs:$rs1, QFPRegs:$rs2),
 731                   "fsubq $rs1, $rs2, $rd",
 732                   [(set f128:$rd, (fsub f128:$rs1, f128:$rs2))]>,
 733                   Requires<[HasHardQuad]>;
 734
 735
 736 // Floating-point Multiply and Divide Instructions, p. 147
 737 def FMULS  : F3_3<2, 0b110100, 0b001001001,
 738                   (outs FPRegs:$rd), (ins FPRegs:$rs1, FPRegs:$rs2),
 739                   "fmuls $rs1, $rs2, $rd",
 740                   [(set f32:$rd, (fmul f32:$rs1, f32:$rs2))]>;
 741 def FMULD  : F3_3<2, 0b110100, 0b001001010,
 742                   (outs DFPRegs:$rd), (ins DFPRegs:$rs1, DFPRegs:$rs2),
 743                   "fmuld $rs1, $rs2, $rd",
 744                   [(set f64:$rd, (fmul f64:$rs1, f64:$rs2))]>;
 745 def FMULQ  : F3_3<2, 0b110100, 0b001001011,
 746                   (outs QFPRegs:$rd), (ins QFPRegs:$rs1, QFPRegs:$rs2),
 747                   "fmulq $rs1, $rs2, $rd",
 748                   [(set f128:$rd, (fmul f128:$rs1, f128:$rs2))]>,
 749                   Requires<[HasHardQuad]>;
 750
 751 def FSMULD : F3_3<2, 0b110100, 0b001101001,
 752                   (outs DFPRegs:$rd), (ins FPRegs:$rs1, FPRegs:$rs2),
 753                   "fsmuld $rs1, $rs2, $rd",
 754                   [(set f64:$rd, (fmul (fextend f32:$rs1),
 755                                         (fextend f32:$rs2)))]>;
 756 def FDMULQ : F3_3<2, 0b110100, 0b001101110,
 757                   (outs QFPRegs:$rd), (ins DFPRegs:$rs1, DFPRegs:$rs2),
 758                   "fdmulq $rs1, $rs2, $rd",
 759                   [(set f128:$rd, (fmul (fextend f64:$rs1),
 760                                          (fextend f64:$rs2)))]>,
 761                   Requires<[HasHardQuad]>;
 762
 763 def FDIVS  : F3_3<2, 0b110100, 0b001001101,
 764                  (outs FPRegs:$rd), (ins FPRegs:$rs1, FPRegs:$rs2),
 765                  "fdivs $rs1, $rs2, $rd",
 766                  [(set f32:$rd, (fdiv f32:$rs1, f32:$rs2))]>;
 767 def FDIVD  : F3_3<2, 0b110100, 0b001001110,
 768                  (outs DFPRegs:$rd), (ins DFPRegs:$rs1, DFPRegs:$rs2),
 769                  "fdivd $rs1, $rs2, $rd",
 770                  [(set f64:$rd, (fdiv f64:$rs1, f64:$rs2))]>;
 771 def FDIVQ  : F3_3<2, 0b110100, 0b001001111,
 772                  (outs QFPRegs:$rd), (ins QFPRegs:$rs1, QFPRegs:$rs2),
 773                  "fdivq $rs1, $rs2, $rd",
 774                  [(set f128:$rd, (fdiv f128:$rs1, f128:$rs2))]>,
 775                  Requires<[HasHardQuad]>;
 776
 777 // Floating-point Compare Instructions, p. 148
 778 // Note: the 2nd template arg is different for these guys.
 779 // Note 2: the result of a FCMP is not available until the 2nd cycle
 780 // after the instr is retired, but there is no interlock in Sparc V8.
 781 // This behavior is modeled with a forced noop after the instruction in
 782 // DelaySlotFiller.
 783
 784 let Defs = [FCC] in {
 785   def FCMPS  : F3_3c<2, 0b110101, 0b001010001,
 786                    (outs), (ins FPRegs:$rs1, FPRegs:$rs2),
 787                    "fcmps $rs1, $rs2",
 788                    [(SPcmpfcc f32:$rs1, f32:$rs2)]>;
 789   def FCMPD  : F3_3c<2, 0b110101, 0b001010010,
 790                    (outs), (ins DFPRegs:$rs1, DFPRegs:$rs2),
 791                    "fcmpd $rs1, $rs2",
 792                    [(SPcmpfcc f64:$rs1, f64:$rs2)]>;
 793   def FCMPQ  : F3_3c<2, 0b110101, 0b001010011,
 794                    (outs), (ins QFPRegs:$rs1, QFPRegs:$rs2),
 795                    "fcmpq $rs1, $rs2",
 796                    [(SPcmpfcc f128:$rs1, f128:$rs2)]>,
 797                    Requires<[HasHardQuad]>;
 798 }
 799
 800 //===----------------------------------------------------------------------===//
 801 // Instructions for Thread Local Storage(TLS).
 802 //===----------------------------------------------------------------------===//
 803 let isCodeGenOnly = 1, isAsmParserOnly = 1 in {
 804 def TLS_ADDrr : F3_1<2, 0b000000,
 805                     (outs IntRegs:$rd),
 806                     (ins IntRegs:$rs1, IntRegs:$rs2, TLSSym:$sym),
 807                     "add $rs1, $rs2, $rd, $sym",
 808                     [(set i32:$rd,
 809                         (tlsadd i32:$rs1, i32:$rs2, tglobaltlsaddr:$sym))]>;
 810
 811 let mayLoad = 1 in
 812   def TLS_LDrr : F3_1<3, 0b000000,
 813                       (outs IntRegs:$dst), (ins MEMrr:$addr, TLSSym:$sym),
 814                       "ld [$addr], $dst, $sym",
 815                       [(set i32:$dst,
 816                           (tlsld ADDRrr:$addr, tglobaltlsaddr:$sym))]>;
 817
 818 let Uses = [O6], isCall = 1, hasDelaySlot = 1 in
 819   def TLS_CALL : InstSP<(outs),
 820                         (ins calltarget:$disp, TLSSym:$sym, variable_ops),
 821                         "call $disp, $sym",
 822                         [(tlscall texternalsym:$disp, tglobaltlsaddr:$sym)]> {
 823   bits<30> disp;
 824   let op = 1;
 825   let Inst{29-0} = disp;
 826 }
 827 }
 828
 829 //===----------------------------------------------------------------------===//
 830 // V9 Instructions
 831 //===----------------------------------------------------------------------===//
 832
 833 // V9 Conditional Moves.
 834 let Predicates = [HasV9], Constraints = "$f = $rd" in {
 835   // Move Integer Register on Condition (MOVcc) p. 194 of the V9 manual.
 836   let Uses = [ICC], cc = 0b100 in {
 837     def MOVICCrr
 838       : F4_1<0b101100, (outs IntRegs:$rd),
 839              (ins IntRegs:$rs2, IntRegs:$f, CCOp:$cond),
 840              "mov$cond %icc, $rs2, $rd",
 841              [(set i32:$rd, (SPselecticc i32:$rs2, i32:$f, imm:$cond))]>;
 842
 843     def MOVICCri
 844       : F4_2<0b101100, (outs IntRegs:$rd),
 845              (ins i32imm:$simm11, IntRegs:$f, CCOp:$cond),
 846              "mov$cond %icc, $simm11, $rd",
 847              [(set i32:$rd,
 848                     (SPselecticc simm11:$simm11, i32:$f, imm:$cond))]>;
 849   }
 850
 851   let Uses = [FCC], cc = 0b000 in {
 852     def MOVFCCrr
 853       : F4_1<0b101100, (outs IntRegs:$rd),
 854              (ins IntRegs:$rs2, IntRegs:$f, CCOp:$cond),
 855              "mov$cond %fcc0, $rs2, $rd",
 856              [(set i32:$rd, (SPselectfcc i32:$rs2, i32:$f, imm:$cond))]>;
 857     def MOVFCCri
 858       : F4_2<0b101100, (outs IntRegs:$rd),
 859              (ins i32imm:$simm11, IntRegs:$f, CCOp:$cond),
 860              "mov$cond %fcc0, $simm11, $rd",
 861              [(set i32:$rd,
 862                     (SPselectfcc simm11:$simm11, i32:$f, imm:$cond))]>;
 863   }
 864
 865   let Uses = [ICC], opf_cc = 0b100 in {
 866     def FMOVS_ICC
 867       : F4_3<0b110101, 0b000001, (outs FPRegs:$rd),
 868              (ins FPRegs:$rs2, FPRegs:$f, CCOp:$cond),
 869              "fmovs$cond %icc, $rs2, $rd",
 870              [(set f32:$rd, (SPselecticc f32:$rs2, f32:$f, imm:$cond))]>;
 871     def FMOVD_ICC
 872       : F4_3<0b110101, 0b000010, (outs DFPRegs:$rd),
 873                (ins DFPRegs:$rs2, DFPRegs:$f, CCOp:$cond),
 874                "fmovd$cond %icc, $rs2, $rd",
 875                [(set f64:$rd, (SPselecticc f64:$rs2, f64:$f, imm:$cond))]>;
 876     def FMOVQ_ICC
 877       : F4_3<0b110101, 0b000011, (outs QFPRegs:$rd),
 878                (ins QFPRegs:$rs2, QFPRegs:$f, CCOp:$cond),
 879                "fmovq$cond %icc, $rs2, $rd",
 880                [(set f128:$rd, (SPselecticc f128:$rs2, f128:$f, imm:$cond))]>,
 881                Requires<[HasHardQuad]>;
 882   }
 883
 884   let Uses = [FCC], opf_cc = 0b000 in {
 885     def FMOVS_FCC
 886       : F4_3<0b110101, 0b000001, (outs FPRegs:$rd),
 887              (ins FPRegs:$rs2, FPRegs:$f, CCOp:$cond),
 888              "fmovs$cond %fcc0, $rs2, $rd",
 889              [(set f32:$rd, (SPselectfcc f32:$rs2, f32:$f, imm:$cond))]>;
 890     def FMOVD_FCC
 891       : F4_3<0b110101, 0b000010, (outs DFPRegs:$rd),
 892              (ins DFPRegs:$rs2, DFPRegs:$f, CCOp:$cond),
 893              "fmovd$cond %fcc0, $rs2, $rd",
 894              [(set f64:$rd, (SPselectfcc f64:$rs2, f64:$f, imm:$cond))]>;
 895     def FMOVQ_FCC
 896       : F4_3<0b110101, 0b000011, (outs QFPRegs:$rd),
 897              (ins QFPRegs:$rs2, QFPRegs:$f, CCOp:$cond),
 898              "fmovq$cond %fcc0, $rs2, $rd",
 899              [(set f128:$rd, (SPselectfcc f128:$rs2, f128:$f, imm:$cond))]>,
 900              Requires<[HasHardQuad]>;
 901   }
 902
 903 }
 904
 905 // Floating-Point Move Instructions, p. 164 of the V9 manual.
 906 let Predicates = [HasV9] in {
 907   def FMOVD : F3_3u<2, 0b110100, 0b000000010,
 908                    (outs DFPRegs:$rd), (ins DFPRegs:$rs2),
 909                    "fmovd $rs2, $rd", []>;
 910   def FMOVQ : F3_3u<2, 0b110100, 0b000000011,
 911                    (outs QFPRegs:$rd), (ins QFPRegs:$rs2),
 912                    "fmovq $rs2, $rd", []>,
 913                    Requires<[HasHardQuad]>;
 914   def FNEGD : F3_3u<2, 0b110100, 0b000000110,
 915                    (outs DFPRegs:$rd), (ins DFPRegs:$rs2),
 916                    "fnegd $rs2, $rd",
 917                    [(set f64:$rd, (fneg f64:$rs2))]>;
 918   def FNEGQ : F3_3u<2, 0b110100, 0b000000111,
 919                    (outs QFPRegs:$rd), (ins QFPRegs:$rs2),
 920                    "fnegq $rs2, $rd",
 921                    [(set f128:$rd, (fneg f128:$rs2))]>,
 922                    Requires<[HasHardQuad]>;
 923   def FABSD : F3_3u<2, 0b110100, 0b000001010,
 924                    (outs DFPRegs:$rd), (ins DFPRegs:$rs2),
 925                    "fabsd $rs2, $rd",
 926                    [(set f64:$rd, (fabs f64:$rs2))]>;
 927   def FABSQ : F3_3u<2, 0b110100, 0b000001011,
 928                    (outs QFPRegs:$rd), (ins QFPRegs:$rs2),
 929                    "fabsq $rs2, $rd",
 930                    [(set f128:$rd, (fabs f128:$rs2))]>,
 931                    Requires<[HasHardQuad]>;
 932 }
 933
 934 // POPCrr - This does a ctpop of a 64-bit register.  As such, we have to clear
 935 // the top 32-bits before using it.  To do this clearing, we use a SRLri X,0.
 936 let rs1 = 0 in
 937   def POPCrr : F3_1<2, 0b101110,
 938                     (outs IntRegs:$dst), (ins IntRegs:$src),
 939                     "popc $src, $dst", []>, Requires<[HasV9]>;
 940 def : Pat<(ctpop i32:$src),
 941           (POPCrr (SRLri $src, 0))>;
 942
 943 // Atomic swap.
 944 let hasSideEffects =1, rd = 0, rs1 = 0b01111, rs2 = 0 in
 945   def STBAR : F3_1<2, 0b101000, (outs), (ins), "stbar", []>;
 946
 947 let Predicates = [HasV9], hasSideEffects = 1, rd = 0, rs1 = 0b01111 in
 948  def MEMBARi : F3_2<2, 0b101000, (outs), (ins i32imm:$simm13),
 949                     "membar $simm13", []>;
 950
 951 let Constraints = "$val = $dst" in {
 952   def SWAPrr : F3_1<3, 0b001111,
 953                  (outs IntRegs:$dst), (ins MEMrr:$addr, IntRegs:$val),
 954                  "swap [$addr], $dst",
 955                  [(set i32:$dst, (atomic_swap_32 ADDRrr:$addr, i32:$val))]>;
 956   def SWAPri : F3_2<3, 0b001111,
 957                  (outs IntRegs:$dst), (ins MEMri:$addr, IntRegs:$val),
 958                  "swap [$addr], $dst",
 959                  [(set i32:$dst, (atomic_swap_32 ADDRri:$addr, i32:$val))]>;
 960 }
 961
 962 let Predicates = [HasV9], Constraints = "$swap = $rd" in
 963   def CASrr: F3_1_asi<3, 0b111100, 0b10000000,
 964                 (outs IntRegs:$rd), (ins IntRegs:$rs1, IntRegs:$rs2,
 965                                      IntRegs:$swap),
 966                  "cas [$rs1], $rs2, $rd",
 967                  [(set i32:$rd,
 968                      (atomic_cmp_swap iPTR:$rs1, i32:$rs2, i32:$swap))]>;
 969
 970 //===----------------------------------------------------------------------===//
 971 // Non-Instruction Patterns
 972 //===----------------------------------------------------------------------===//
 973
 974 // Small immediates.
 975 def : Pat<(i32 simm13:$val),
 976           (ORri (i32 G0), imm:$val)>;
 977 // Arbitrary immediates.
 978 def : Pat<(i32 imm:$val),
 979           (ORri (SETHIi (HI22 imm:$val)), (LO10 imm:$val))>;
 980
 981
 982 // Global addresses, constant pool entries
 983 let Predicates = [Is32Bit] in {
 984
 985 def : Pat<(SPhi tglobaladdr:$in), (SETHIi tglobaladdr:$in)>;
 986 def : Pat<(SPlo tglobaladdr:$in), (ORri (i32 G0), tglobaladdr:$in)>;
 987 def : Pat<(SPhi tconstpool:$in), (SETHIi tconstpool:$in)>;
 988 def : Pat<(SPlo tconstpool:$in), (ORri (i32 G0), tconstpool:$in)>;
 989
 990 // GlobalTLS addresses
 991 def : Pat<(SPhi tglobaltlsaddr:$in), (SETHIi tglobaltlsaddr:$in)>;
 992 def : Pat<(SPlo tglobaltlsaddr:$in), (ORri (i32 G0), tglobaltlsaddr:$in)>;
 993 def : Pat<(add (SPhi tglobaltlsaddr:$in1), (SPlo tglobaltlsaddr:$in2)),
 994           (ADDri (SETHIi tglobaltlsaddr:$in1), (tglobaltlsaddr:$in2))>;
 995 def : Pat<(xor (SPhi tglobaltlsaddr:$in1), (SPlo tglobaltlsaddr:$in2)),
 996           (XORri (SETHIi tglobaltlsaddr:$in1), (tglobaltlsaddr:$in2))>;
 997
 998 // Blockaddress
 999 def : Pat<(SPhi tblockaddress:$in), (SETHIi tblockaddress:$in)>;
1000 def : Pat<(SPlo tblockaddress:$in), (ORri (i32 G0), tblockaddress:$in)>;
1001
1002 // Add reg, lo.  This is used when taking the addr of a global/constpool entry.
1003 def : Pat<(add iPTR:$r, (SPlo tglobaladdr:$in)), (ADDri $r, tglobaladdr:$in)>;
1004 def : Pat<(add iPTR:$r, (SPlo tconstpool:$in)),  (ADDri $r, tconstpool:$in)>;
1005 def : Pat<(add iPTR:$r, (SPlo tblockaddress:$in)),
1006                         (ADDri $r, tblockaddress:$in)>;
1007 }
1008
1009 // Calls:
1010 def : Pat<(call tglobaladdr:$dst),
1011           (CALL tglobaladdr:$dst)>;
1012 def : Pat<(call texternalsym:$dst),
1013           (CALL texternalsym:$dst)>;
1014
1015 // Map integer extload's to zextloads.
1016 def : Pat<(i32 (extloadi1 ADDRrr:$src)), (LDUBrr ADDRrr:$src)>;
1017 def : Pat<(i32 (extloadi1 ADDRri:$src)), (LDUBri ADDRri:$src)>;
1018 def : Pat<(i32 (extloadi8 ADDRrr:$src)), (LDUBrr ADDRrr:$src)>;
1019 def : Pat<(i32 (extloadi8 ADDRri:$src)), (LDUBri ADDRri:$src)>;
1020 def : Pat<(i32 (extloadi16 ADDRrr:$src)), (LDUHrr ADDRrr:$src)>;
1021 def : Pat<(i32 (extloadi16 ADDRri:$src)), (LDUHri ADDRri:$src)>;
1022
1023 // zextload bool -> zextload byte
1024 def : Pat<(i32 (zextloadi1 ADDRrr:$src)), (LDUBrr ADDRrr:$src)>;
1025 def : Pat<(i32 (zextloadi1 ADDRri:$src)), (LDUBri ADDRri:$src)>;
1026
1027 // store 0, addr -> store %g0, addr
1028 def : Pat<(store (i32 0), ADDRrr:$dst), (STrr ADDRrr:$dst, (i32 G0))>;
1029 def : Pat<(store (i32 0), ADDRri:$dst), (STri ADDRri:$dst, (i32 G0))>;
1030
1031 // store bar for all atomic_fence in V8.
1032 let Predicates = [HasNoV9] in
1033   def : Pat<(atomic_fence imm, imm), (STBAR)>;
1034
1035 // atomic_load_32 addr -> load addr
1036 def : Pat<(i32 (atomic_load ADDRrr:$src)), (LDrr ADDRrr:$src)>;
1037 def : Pat<(i32 (atomic_load ADDRri:$src)), (LDri ADDRri:$src)>;
1038
1039 // atomic_store_32 val, addr -> store val, addr
1040 def : Pat<(atomic_store ADDRrr:$dst, i32:$val), (STrr ADDRrr:$dst, $val)>;
1041 def : Pat<(atomic_store ADDRri:$dst, i32:$val), (STri ADDRri:$dst, $val)>;
1042
1043
1044 include "SparcInstr64Bit.td"
1045 include "SparcInstrAliases.td"