lib/Target/Sparc/SparcInstrInfo.cpp

   1 //===-- SparcInstrInfo.cpp - Sparc Instruction Information ----------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Sparc implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "SparcInstrInfo.h"
  15 #include "Sparc.h"
  16 #include "SparcMachineFunctionInfo.h"
  17 #include "SparcSubtarget.h"
  18 #include "llvm/ADT/STLExtras.h"
  19 #include "llvm/ADT/SmallVector.h"
  20 #include "llvm/CodeGen/MachineInstrBuilder.h"
  21 #include "llvm/CodeGen/MachineRegisterInfo.h"
  22 #include "llvm/Support/ErrorHandling.h"
  23 #include "llvm/Support/TargetRegistry.h"
  24
  25 #define GET_INSTRINFO_CTOR
  26 #include "SparcGenInstrInfo.inc"
  27
  28 using namespace llvm;
  29
  30 SparcInstrInfo::SparcInstrInfo(SparcSubtarget &ST)
  31   : SparcGenInstrInfo(SP::ADJCALLSTACKDOWN, SP::ADJCALLSTACKUP),
  32     RI(ST), Subtarget(ST) {
  33 }
  34
  35 /// isLoadFromStackSlot - If the specified machine instruction is a direct
  36 /// load from a stack slot, return the virtual or physical register number of
  37 /// the destination along with the FrameIndex of the loaded stack slot.  If
  38 /// not, return 0.  This predicate must return 0 if the instruction has
  39 /// any side effects other than loading from the stack slot.
  40 unsigned SparcInstrInfo::isLoadFromStackSlot(const MachineInstr *MI,
  41                                              int &FrameIndex) const {
  42   if (MI->getOpcode() == SP::LDri ||
  43       MI->getOpcode() == SP::LDXri ||
  44       MI->getOpcode() == SP::LDFri ||
  45       MI->getOpcode() == SP::LDDFri) {
  46     if (MI->getOperand(1).isFI() && MI->getOperand(2).isImm() &&
  47         MI->getOperand(2).getImm() == 0) {
  48       FrameIndex = MI->getOperand(1).getIndex();
  49       return MI->getOperand(0).getReg();
  50     }
  51   }
  52   return 0;
  53 }
  54
  55 /// isStoreToStackSlot - If the specified machine instruction is a direct
  56 /// store to a stack slot, return the virtual or physical register number of
  57 /// the source reg along with the FrameIndex of the loaded stack slot.  If
  58 /// not, return 0.  This predicate must return 0 if the instruction has
  59 /// any side effects other than storing to the stack slot.
  60 unsigned SparcInstrInfo::isStoreToStackSlot(const MachineInstr *MI,
  61                                             int &FrameIndex) const {
  62   if (MI->getOpcode() == SP::STri ||
  63       MI->getOpcode() == SP::STXri ||
  64       MI->getOpcode() == SP::STFri ||
  65       MI->getOpcode() == SP::STDFri) {
  66     if (MI->getOperand(0).isFI() && MI->getOperand(1).isImm() &&
  67         MI->getOperand(1).getImm() == 0) {
  68       FrameIndex = MI->getOperand(0).getIndex();
  69       return MI->getOperand(2).getReg();
  70     }
  71   }
  72   return 0;
  73 }
  74
  75 static bool IsIntegerCC(unsigned CC)
  76 {
  77   return  (CC <= SPCC::ICC_VC);
  78 }
  79
  80
  81 static SPCC::CondCodes GetOppositeBranchCondition(SPCC::CondCodes CC)
  82 {
  83   switch(CC) {
  84   case SPCC::ICC_NE:   return SPCC::ICC_E;
  85   case SPCC::ICC_E:    return SPCC::ICC_NE;
  86   case SPCC::ICC_G:    return SPCC::ICC_LE;
  87   case SPCC::ICC_LE:   return SPCC::ICC_G;
  88   case SPCC::ICC_GE:   return SPCC::ICC_L;
  89   case SPCC::ICC_L:    return SPCC::ICC_GE;
  90   case SPCC::ICC_GU:   return SPCC::ICC_LEU;
  91   case SPCC::ICC_LEU:  return SPCC::ICC_GU;
  92   case SPCC::ICC_CC:   return SPCC::ICC_CS;
  93   case SPCC::ICC_CS:   return SPCC::ICC_CC;
  94   case SPCC::ICC_POS:  return SPCC::ICC_NEG;
  95   case SPCC::ICC_NEG:  return SPCC::ICC_POS;
  96   case SPCC::ICC_VC:   return SPCC::ICC_VS;
  97   case SPCC::ICC_VS:   return SPCC::ICC_VC;
  98
  99   case SPCC::FCC_U:    return SPCC::FCC_O;
 100   case SPCC::FCC_O:    return SPCC::FCC_U;
 101   case SPCC::FCC_G:    return SPCC::FCC_LE;
 102   case SPCC::FCC_LE:   return SPCC::FCC_G;
 103   case SPCC::FCC_UG:   return SPCC::FCC_ULE;
 104   case SPCC::FCC_ULE:  return SPCC::FCC_UG;
 105   case SPCC::FCC_L:    return SPCC::FCC_GE;
 106   case SPCC::FCC_GE:   return SPCC::FCC_L;
 107   case SPCC::FCC_UL:   return SPCC::FCC_UGE;
 108   case SPCC::FCC_UGE:  return SPCC::FCC_UL;
 109   case SPCC::FCC_LG:   return SPCC::FCC_UE;
 110   case SPCC::FCC_UE:   return SPCC::FCC_LG;
 111   case SPCC::FCC_NE:   return SPCC::FCC_E;
 112   case SPCC::FCC_E:    return SPCC::FCC_NE;
 113   }
 114   llvm_unreachable("Invalid cond code");
 115 }
 116
 117 bool SparcInstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,
 118                                    MachineBasicBlock *&TBB,
 119                                    MachineBasicBlock *&FBB,
 120                                    SmallVectorImpl<MachineOperand> &Cond,
 121                                    bool AllowModify) const
 122 {
 123
 124   MachineBasicBlock::iterator I = MBB.end();
 125   MachineBasicBlock::iterator UnCondBrIter = MBB.end();
 126   while (I != MBB.begin()) {
 127     --I;
 128
 129     if (I->isDebugValue())
 130       continue;
 131
 132     // When we see a non-terminator, we are done.
 133     if (!isUnpredicatedTerminator(I))
 134       break;
 135
 136     // Terminator is not a branch.
 137     if (!I->isBranch())
 138       return true;
 139
 140     // Handle Unconditional branches.
 141     if (I->getOpcode() == SP::BA) {
 142       UnCondBrIter = I;
 143
 144       if (!AllowModify) {
 145         TBB = I->getOperand(0).getMBB();
 146         continue;
 147       }
 148
 149       while (llvm::next(I) != MBB.end())
 150         llvm::next(I)->eraseFromParent();
 151
 152       Cond.clear();
 153       FBB = 0;
 154
 155       if (MBB.isLayoutSuccessor(I->getOperand(0).getMBB())) {
 156         TBB = 0;
 157         I->eraseFromParent();
 158         I = MBB.end();
 159         UnCondBrIter = MBB.end();
 160         continue;
 161       }
 162
 163       TBB = I->getOperand(0).getMBB();
 164       continue;
 165     }
 166
 167     unsigned Opcode = I->getOpcode();
 168     if (Opcode != SP::BCOND && Opcode != SP::FBCOND)
 169       return true; // Unknown Opcode.
 170
 171     SPCC::CondCodes BranchCode = (SPCC::CondCodes)I->getOperand(1).getImm();
 172
 173     if (Cond.empty()) {
 174       MachineBasicBlock *TargetBB = I->getOperand(0).getMBB();
 175       if (AllowModify && UnCondBrIter != MBB.end() &&
 176           MBB.isLayoutSuccessor(TargetBB)) {
 177
 178         // Transform the code
 179         //
 180         //    brCC L1
 181         //    ba L2
 182         // L1:
 183         //    ..
 184         // L2:
 185         //
 186         // into
 187         //
 188         //   brnCC L2
 189         // L1:
 190         //   ...
 191         // L2:
 192         //
 193         BranchCode = GetOppositeBranchCondition(BranchCode);
 194         MachineBasicBlock::iterator OldInst = I;
 195         BuildMI(MBB, UnCondBrIter, MBB.findDebugLoc(I), get(Opcode))
 196           .addMBB(UnCondBrIter->getOperand(0).getMBB()).addImm(BranchCode);
 197         BuildMI(MBB, UnCondBrIter, MBB.findDebugLoc(I), get(SP::BA))
 198           .addMBB(TargetBB);
 199
 200         OldInst->eraseFromParent();
 201         UnCondBrIter->eraseFromParent();
 202
 203         UnCondBrIter = MBB.end();
 204         I = MBB.end();
 205         continue;
 206       }
 207       FBB = TBB;
 208       TBB = I->getOperand(0).getMBB();
 209       Cond.push_back(MachineOperand::CreateImm(BranchCode));
 210       continue;
 211     }
 212     // FIXME: Handle subsequent conditional branches.
 213     // For now, we can't handle multiple conditional branches.
 214     return true;
 215   }
 216   return false;
 217 }
 218
 219 unsigned
 220 SparcInstrInfo::InsertBranch(MachineBasicBlock &MBB,MachineBasicBlock *TBB,
 221                              MachineBasicBlock *FBB,
 222                              const SmallVectorImpl<MachineOperand> &Cond,
 223                              DebugLoc DL) const {
 224   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
 225   assert((Cond.size() == 1 || Cond.size() == 0) &&
 226          "Sparc branch conditions should have one component!");
 227
 228   if (Cond.empty()) {
 229     assert(!FBB && "Unconditional branch with multiple successors!");
 230     BuildMI(&MBB, DL, get(SP::BA)).addMBB(TBB);
 231     return 1;
 232   }
 233
 234   // Conditional branch
 235   unsigned CC = Cond[0].getImm();
 236
 237   if (IsIntegerCC(CC))
 238     BuildMI(&MBB, DL, get(SP::BCOND)).addMBB(TBB).addImm(CC);
 239   else
 240     BuildMI(&MBB, DL, get(SP::FBCOND)).addMBB(TBB).addImm(CC);
 241   if (!FBB)
 242     return 1;
 243
 244   BuildMI(&MBB, DL, get(SP::BA)).addMBB(FBB);
 245   return 2;
 246 }
 247
 248 unsigned SparcInstrInfo::RemoveBranch(MachineBasicBlock &MBB) const
 249 {
 250   MachineBasicBlock::iterator I = MBB.end();
 251   unsigned Count = 0;
 252   while (I != MBB.begin()) {
 253     --I;
 254
 255     if (I->isDebugValue())
 256       continue;
 257
 258     if (I->getOpcode() != SP::BA
 259         && I->getOpcode() != SP::BCOND
 260         && I->getOpcode() != SP::FBCOND)
 261       break; // Not a branch
 262
 263     I->eraseFromParent();
 264     I = MBB.end();
 265     ++Count;
 266   }
 267   return Count;
 268 }
 269
 270 void SparcInstrInfo::copyPhysReg(MachineBasicBlock &MBB,
 271                                  MachineBasicBlock::iterator I, DebugLoc DL,
 272                                  unsigned DestReg, unsigned SrcReg,
 273                                  bool KillSrc) const {
 274   if (SP::IntRegsRegClass.contains(DestReg, SrcReg))
 275     BuildMI(MBB, I, DL, get(SP::ORrr), DestReg).addReg(SP::G0)
 276       .addReg(SrcReg, getKillRegState(KillSrc));
 277   else if (SP::FPRegsRegClass.contains(DestReg, SrcReg))
 278     BuildMI(MBB, I, DL, get(SP::FMOVS), DestReg)
 279       .addReg(SrcReg, getKillRegState(KillSrc));
 280   else if (SP::DFPRegsRegClass.contains(DestReg, SrcReg)) {
 281     if (Subtarget.isV9()) {
 282       BuildMI(MBB, I, DL, get(SP::FMOVD), DestReg)
 283         .addReg(SrcReg, getKillRegState(KillSrc));
 284     } else {
 285       // Use two FMOVS instructions.
 286       const TargetRegisterInfo *TRI = &getRegisterInfo();
 287       MachineInstr *MovMI = 0;
 288       unsigned subRegIdx[] = {SP::sub_even, SP::sub_odd};
 289       for (unsigned i = 0; i != 2; ++i) {
 290         unsigned Dst = TRI->getSubReg(DestReg, subRegIdx[i]);
 291         unsigned Src = TRI->getSubReg(SrcReg,  subRegIdx[i]);
 292         assert(Dst && Src && "Bad sub-register");
 293
 294         MovMI = BuildMI(MBB, I, DL, get(SP::FMOVS), Dst).addReg(Src);
 295       }
 296       // Add implicit super-register defs and kills to the last MovMI.
 297       MovMI->addRegisterDefined(DestReg, TRI);
 298       if (KillSrc)
 299         MovMI->addRegisterKilled(SrcReg, TRI);
 300     }
 301   } else
 302     llvm_unreachable("Impossible reg-to-reg copy");
 303 }
 304
 305 void SparcInstrInfo::
 306 storeRegToStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 307                     unsigned SrcReg, bool isKill, int FI,
 308                     const TargetRegisterClass *RC,
 309                     const TargetRegisterInfo *TRI) const {
 310   DebugLoc DL;
 311   if (I != MBB.end()) DL = I->getDebugLoc();
 312
 313   // On the order of operands here: think "[FrameIdx + 0] = SrcReg".
 314   if (RC == &SP::I64RegsRegClass)
 315     BuildMI(MBB, I, DL, get(SP::STXri)).addFrameIndex(FI).addImm(0)
 316       .addReg(SrcReg, getKillRegState(isKill));
 317   else if (RC == &SP::IntRegsRegClass)
 318     BuildMI(MBB, I, DL, get(SP::STri)).addFrameIndex(FI).addImm(0)
 319       .addReg(SrcReg, getKillRegState(isKill));
 320   else if (RC == &SP::FPRegsRegClass)
 321     BuildMI(MBB, I, DL, get(SP::STFri)).addFrameIndex(FI).addImm(0)
 322       .addReg(SrcReg,  getKillRegState(isKill));
 323   else if (RC == &SP::DFPRegsRegClass)
 324     BuildMI(MBB, I, DL, get(SP::STDFri)).addFrameIndex(FI).addImm(0)
 325       .addReg(SrcReg,  getKillRegState(isKill));
 326   else
 327     llvm_unreachable("Can't store this register to stack slot");
 328 }
 329
 330 void SparcInstrInfo::
 331 loadRegFromStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 332                      unsigned DestReg, int FI,
 333                      const TargetRegisterClass *RC,
 334                      const TargetRegisterInfo *TRI) const {
 335   DebugLoc DL;
 336   if (I != MBB.end()) DL = I->getDebugLoc();
 337
 338   if (RC == &SP::I64RegsRegClass)
 339     BuildMI(MBB, I, DL, get(SP::LDXri), DestReg).addFrameIndex(FI).addImm(0);
 340   else if (RC == &SP::IntRegsRegClass)
 341     BuildMI(MBB, I, DL, get(SP::LDri), DestReg).addFrameIndex(FI).addImm(0);
 342   else if (RC == &SP::FPRegsRegClass)
 343     BuildMI(MBB, I, DL, get(SP::LDFri), DestReg).addFrameIndex(FI).addImm(0);
 344   else if (RC == &SP::DFPRegsRegClass)
 345     BuildMI(MBB, I, DL, get(SP::LDDFri), DestReg).addFrameIndex(FI).addImm(0);
 346   else
 347     llvm_unreachable("Can't load this register from stack slot");
 348 }
 349
 350 unsigned SparcInstrInfo::getGlobalBaseReg(MachineFunction *MF) const
 351 {
 352   SparcMachineFunctionInfo *SparcFI = MF->getInfo<SparcMachineFunctionInfo>();
 353   unsigned GlobalBaseReg = SparcFI->getGlobalBaseReg();
 354   if (GlobalBaseReg != 0)
 355     return GlobalBaseReg;
 356
 357   // Insert the set of GlobalBaseReg into the first MBB of the function
 358   MachineBasicBlock &FirstMBB = MF->front();
 359   MachineBasicBlock::iterator MBBI = FirstMBB.begin();
 360   MachineRegisterInfo &RegInfo = MF->getRegInfo();
 361
 362   GlobalBaseReg = RegInfo.createVirtualRegister(&SP::IntRegsRegClass);
 363
 364
 365   DebugLoc dl;
 366
 367   BuildMI(FirstMBB, MBBI, dl, get(SP::GETPCX), GlobalBaseReg);
 368   SparcFI->setGlobalBaseReg(GlobalBaseReg);
 369   return GlobalBaseReg;
 370 }