lib/Target/Sparc/SparcInstr64Bit.td

   1 //===-- SparcInstr64Bit.td - 64-bit instructions for Sparc Target ---------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains instruction definitions and patterns needed for 64-bit
  11 // code generation on SPARC v9.
  12 //
  13 // Some SPARC v9 instructions are defined in SparcInstrInfo.td because they can
  14 // also be used in 32-bit code running on a SPARC v9 CPU.
  15 //
  16 //===----------------------------------------------------------------------===//
  17
  18 let Predicates = [Is64Bit] in {
  19 // The same integer registers are used for i32 and i64 values.
  20 // When registers hold i32 values, the high bits are don't care.
  21 // This give us free trunc and anyext.
  22 def : Pat<(i64 (anyext i32:$val)), (COPY_TO_REGCLASS $val, I64Regs)>;
  23 def : Pat<(i32 (trunc i64:$val)), (COPY_TO_REGCLASS $val, IntRegs)>;
  24
  25 } // Predicates = [Is64Bit]
  26
  27
  28 //===----------------------------------------------------------------------===//
  29 // 64-bit Shift Instructions.
  30 //===----------------------------------------------------------------------===//
  31 //
  32 // The 32-bit shift instructions are still available. The left shift srl
  33 // instructions shift all 64 bits, but it only accepts a 5-bit shift amount.
  34 //
  35 // The srl instructions only shift the low 32 bits and clear the high 32 bits.
  36 // Finally, sra shifts the low 32 bits and sign-extends to 64 bits.
  37
  38 let Predicates = [Is64Bit] in {
  39
  40 def : Pat<(i64 (zext i32:$val)), (SRLri $val, 0)>;
  41 def : Pat<(i64 (sext i32:$val)), (SRAri $val, 0)>;
  42
  43 def : Pat<(i64 (and i64:$val, 0xffffffff)), (SRLri $val, 0)>;
  44 def : Pat<(i64 (sext_inreg i64:$val, i32)), (SRAri $val, 0)>;
  45
  46 defm SLLX : F3_S<"sllx", 0b100101, 1, shl, i64, I64Regs>;
  47 defm SRLX : F3_S<"srlx", 0b100110, 1, srl, i64, I64Regs>;
  48 defm SRAX : F3_S<"srax", 0b100111, 1, sra, i64, I64Regs>;
  49
  50 } // Predicates = [Is64Bit]
  51
  52
  53 //===----------------------------------------------------------------------===//
  54 // 64-bit Immediates.
  55 //===----------------------------------------------------------------------===//
  56 //
  57 // All 32-bit immediates can be materialized with sethi+or, but 64-bit
  58 // immediates may require more code. There may be a point where it is
  59 // preferable to use a constant pool load instead, depending on the
  60 // microarchitecture.
  61
  62 // Single-instruction patterns.
  63
  64 // The ALU instructions want their simm13 operands as i32 immediates.
  65 def as_i32imm : SDNodeXForm<imm, [{
  66   return CurDAG->getTargetConstant(N->getSExtValue(), MVT::i32);
  67 }]>;
  68 def : Pat<(i64 simm13:$val), (ORri (i64 G0), (as_i32imm $val))>;
  69 def : Pat<(i64 SETHIimm:$val), (SETHIi (HI22 $val))>;
  70
  71 // Double-instruction patterns.
  72
  73 // All unsigned i32 immediates can be handled by sethi+or.
  74 def uimm32 : PatLeaf<(imm), [{ return isUInt<32>(N->getZExtValue()); }]>;
  75 def : Pat<(i64 uimm32:$val), (ORri (SETHIi (HI22 $val)), (LO10 $val))>,
  76       Requires<[Is64Bit]>;
  77
  78 // All negative i33 immediates can be handled by sethi+xor.
  79 def nimm33 : PatLeaf<(imm), [{
  80   int64_t Imm = N->getSExtValue();
  81   return Imm < 0 && isInt<33>(Imm);
  82 }]>;
  83 // Bits 10-31 inverted. Same as assembler's %hix.
  84 def HIX22 : SDNodeXForm<imm, [{
  85   uint64_t Val = (~N->getZExtValue() >> 10) & ((1u << 22) - 1);
  86   return CurDAG->getTargetConstant(Val, MVT::i32);
  87 }]>;
  88 // Bits 0-9 with ones in bits 10-31. Same as assembler's %lox.
  89 def LOX10 : SDNodeXForm<imm, [{
  90   return CurDAG->getTargetConstant(~(~N->getZExtValue() & 0x3ff), MVT::i32);
  91 }]>;
  92 def : Pat<(i64 nimm33:$val), (XORri (SETHIi (HIX22 $val)), (LOX10 $val))>,
  93       Requires<[Is64Bit]>;
  94
  95 // More possible patterns:
  96 //
  97 //   (sllx sethi, n)
  98 //   (sllx simm13, n)
  99 //
 100 // 3 instrs:
 101 //
 102 //   (xor (sllx sethi), simm13)
 103 //   (sllx (xor sethi, simm13))
 104 //
 105 // 4 instrs:
 106 //
 107 //   (or sethi, (sllx sethi))
 108 //   (xnor sethi, (sllx sethi))
 109 //
 110 // 5 instrs:
 111 //
 112 //   (or (sllx sethi), (or sethi, simm13))
 113 //   (xnor (sllx sethi), (or sethi, simm13))
 114 //   (or (sllx sethi), (sllx sethi))
 115 //   (xnor (sllx sethi), (sllx sethi))
 116 //
 117 // Worst case is 6 instrs:
 118 //
 119 //   (or (sllx (or sethi, simmm13)), (or sethi, simm13))
 120
 121 // Bits 42-63, same as assembler's %hh.
 122 def HH22 : SDNodeXForm<imm, [{
 123   uint64_t Val = (N->getZExtValue() >> 42) & ((1u << 22) - 1);
 124   return CurDAG->getTargetConstant(Val, MVT::i32);
 125 }]>;
 126 // Bits 32-41, same as assembler's %hm.
 127 def HM10 : SDNodeXForm<imm, [{
 128   uint64_t Val = (N->getZExtValue() >> 32) & ((1u << 10) - 1);
 129   return CurDAG->getTargetConstant(Val, MVT::i32);
 130 }]>;
 131 def : Pat<(i64 imm:$val),
 132           (ORrr (SLLXri (ORri (SETHIi (HH22 $val)), (HM10 $val)), (i32 32)),
 133                 (ORri (SETHIi (HI22 $val)), (LO10 $val)))>,
 134       Requires<[Is64Bit]>;
 135
 136
 137 //===----------------------------------------------------------------------===//
 138 // 64-bit Integer Arithmetic and Logic.
 139 //===----------------------------------------------------------------------===//
 140
 141 let Predicates = [Is64Bit] in {
 142
 143 // Register-register instructions.
 144
 145 def : Pat<(and i64:$a, i64:$b), (ANDrr $a, $b)>;
 146 def : Pat<(or  i64:$a, i64:$b), (ORrr  $a, $b)>;
 147 def : Pat<(xor i64:$a, i64:$b), (XORrr $a, $b)>;
 148
 149 def : Pat<(and i64:$a, (not i64:$b)), (ANDNrr $a, $b)>;
 150 def : Pat<(or  i64:$a, (not i64:$b)), (ORNrr  $a, $b)>;
 151 def : Pat<(xor i64:$a, (not i64:$b)), (XNORrr $a, $b)>;
 152
 153 def : Pat<(add i64:$a, i64:$b), (ADDrr $a, $b)>;
 154 def : Pat<(sub i64:$a, i64:$b), (SUBrr $a, $b)>;
 155
 156 def : Pat<(SPcmpicc i64:$a, i64:$b), (CMPrr $a, $b)>;
 157
 158 def : Pat<(tlsadd i64:$a, i64:$b, tglobaltlsaddr:$sym),
 159           (TLS_ADDrr $a, $b, $sym)>;
 160
 161 // Register-immediate instructions.
 162
 163 def : Pat<(and i64:$a, (i64 simm13:$b)), (ANDri $a, (as_i32imm $b))>;
 164 def : Pat<(or  i64:$a, (i64 simm13:$b)), (ORri  $a, (as_i32imm $b))>;
 165 def : Pat<(xor i64:$a, (i64 simm13:$b)), (XORri $a, (as_i32imm $b))>;
 166
 167 def : Pat<(add i64:$a, (i64 simm13:$b)), (ADDri $a, (as_i32imm $b))>;
 168 def : Pat<(sub i64:$a, (i64 simm13:$b)), (SUBri $a, (as_i32imm $b))>;
 169
 170 def : Pat<(SPcmpicc i64:$a, (i64 simm13:$b)), (CMPri $a, (as_i32imm $b))>;
 171
 172 def : Pat<(ctpop i64:$src), (POPCrr $src)>;
 173
 174 } // Predicates = [Is64Bit]
 175
 176
 177 //===----------------------------------------------------------------------===//
 178 // 64-bit Integer Multiply and Divide.
 179 //===----------------------------------------------------------------------===//
 180
 181 let Predicates = [Is64Bit] in {
 182
 183 def MULXrr : F3_1<2, 0b001001,
 184                   (outs I64Regs:$rd), (ins I64Regs:$rs1, I64Regs:$rs2),
 185                   "mulx $rs1, $rs2, $rd",
 186                   [(set i64:$rd, (mul i64:$rs1, i64:$rs2))]>;
 187 def MULXri : F3_2<2, 0b001001,
 188                   (outs IntRegs:$rd), (ins IntRegs:$rs1, i64imm:$i),
 189                   "mulx $rs1, $i, $rd",
 190                   [(set i64:$rd, (mul i64:$rs1, (i64 simm13:$i)))]>;
 191
 192 // Division can trap.
 193 let hasSideEffects = 1 in {
 194 def SDIVXrr : F3_1<2, 0b101101,
 195                    (outs I64Regs:$rd), (ins I64Regs:$rs1, I64Regs:$rs2),
 196                    "sdivx $rs1, $rs2, $rd",
 197                    [(set i64:$rd, (sdiv i64:$rs1, i64:$rs2))]>;
 198 def SDIVXri : F3_2<2, 0b101101,
 199                    (outs IntRegs:$rd), (ins IntRegs:$rs1, i64imm:$i),
 200                    "sdivx $rs1, $i, $rd",
 201                    [(set i64:$rd, (sdiv i64:$rs1, (i64 simm13:$i)))]>;
 202
 203 def UDIVXrr : F3_1<2, 0b001101,
 204                    (outs I64Regs:$rd), (ins I64Regs:$rs1, I64Regs:$rs2),
 205                    "udivx $rs1, $rs2, $rd",
 206                    [(set i64:$rd, (udiv i64:$rs1, i64:$rs2))]>;
 207 def UDIVXri : F3_2<2, 0b001101,
 208                    (outs IntRegs:$rd), (ins IntRegs:$rs1, i64imm:$i),
 209                    "udivx $rs1, $i, $rd",
 210                    [(set i64:$rd, (udiv i64:$rs1, (i64 simm13:$i)))]>;
 211 } // hasSideEffects = 1
 212
 213 } // Predicates = [Is64Bit]
 214
 215
 216 //===----------------------------------------------------------------------===//
 217 // 64-bit Loads and Stores.
 218 //===----------------------------------------------------------------------===//
 219 //
 220 // All the 32-bit loads and stores are available. The extending loads are sign
 221 // or zero-extending to 64 bits. The LDrr and LDri instructions load 32 bits
 222 // zero-extended to i64. Their mnemonic is lduw in SPARC v9 (Load Unsigned
 223 // Word).
 224 //
 225 // SPARC v9 adds 64-bit loads as well as a sign-extending ldsw i32 loads.
 226
 227 let Predicates = [Is64Bit] in {
 228
 229 // 64-bit loads.
 230 def LDXrr  : F3_1<3, 0b001011,
 231                   (outs I64Regs:$dst), (ins MEMrr:$addr),
 232                   "ldx [$addr], $dst",
 233                   [(set i64:$dst, (load ADDRrr:$addr))]>;
 234 def LDXri  : F3_2<3, 0b001011,
 235                   (outs I64Regs:$dst), (ins MEMri:$addr),
 236                   "ldx [$addr], $dst",
 237                   [(set i64:$dst, (load ADDRri:$addr))]>;
 238 let mayLoad = 1 in
 239   def TLS_LDXrr : F3_1<3, 0b001011,
 240                        (outs IntRegs:$dst), (ins MEMrr:$addr, TLSSym:$sym),
 241                        "ldx [$addr], $dst, $sym",
 242                        [(set i64:$dst,
 243                            (tlsld ADDRrr:$addr, tglobaltlsaddr:$sym))]>;
 244
 245 // Extending loads to i64.
 246 def : Pat<(i64 (zextloadi1 ADDRrr:$addr)), (LDUBrr ADDRrr:$addr)>;
 247 def : Pat<(i64 (zextloadi1 ADDRri:$addr)), (LDUBri ADDRri:$addr)>;
 248 def : Pat<(i64 (extloadi1 ADDRrr:$addr)), (LDUBrr ADDRrr:$addr)>;
 249 def : Pat<(i64 (extloadi1 ADDRri:$addr)), (LDUBri ADDRri:$addr)>;
 250
 251 def : Pat<(i64 (zextloadi8 ADDRrr:$addr)), (LDUBrr ADDRrr:$addr)>;
 252 def : Pat<(i64 (zextloadi8 ADDRri:$addr)), (LDUBri ADDRri:$addr)>;
 253 def : Pat<(i64 (extloadi8 ADDRrr:$addr)),  (LDUBrr ADDRrr:$addr)>;
 254 def : Pat<(i64 (extloadi8 ADDRri:$addr)),  (LDUBri ADDRri:$addr)>;
 255 def : Pat<(i64 (sextloadi8 ADDRrr:$addr)), (LDSBrr ADDRrr:$addr)>;
 256 def : Pat<(i64 (sextloadi8 ADDRri:$addr)), (LDSBri ADDRri:$addr)>;
 257
 258 def : Pat<(i64 (zextloadi16 ADDRrr:$addr)), (LDUHrr ADDRrr:$addr)>;
 259 def : Pat<(i64 (zextloadi16 ADDRri:$addr)), (LDUHri ADDRri:$addr)>;
 260 def : Pat<(i64 (extloadi16 ADDRrr:$addr)),  (LDUHrr ADDRrr:$addr)>;
 261 def : Pat<(i64 (extloadi16 ADDRri:$addr)),  (LDUHri ADDRri:$addr)>;
 262 def : Pat<(i64 (sextloadi16 ADDRrr:$addr)), (LDSHrr ADDRrr:$addr)>;
 263 def : Pat<(i64 (sextloadi16 ADDRri:$addr)), (LDSHri ADDRri:$addr)>;
 264
 265 def : Pat<(i64 (zextloadi32 ADDRrr:$addr)), (LDrr ADDRrr:$addr)>;
 266 def : Pat<(i64 (zextloadi32 ADDRri:$addr)), (LDri ADDRri:$addr)>;
 267 def : Pat<(i64 (extloadi32 ADDRrr:$addr)),  (LDrr ADDRrr:$addr)>;
 268 def : Pat<(i64 (extloadi32 ADDRri:$addr)),  (LDri ADDRri:$addr)>;
 269
 270 // Sign-extending load of i32 into i64 is a new SPARC v9 instruction.
 271 def LDSWrr : F3_1<3, 0b001011,
 272                  (outs I64Regs:$dst), (ins MEMrr:$addr),
 273                  "ldsw [$addr], $dst",
 274                  [(set i64:$dst, (sextloadi32 ADDRrr:$addr))]>;
 275 def LDSWri : F3_2<3, 0b001011,
 276                  (outs I64Regs:$dst), (ins MEMri:$addr),
 277                  "ldsw [$addr], $dst",
 278                  [(set i64:$dst, (sextloadi32 ADDRri:$addr))]>;
 279
 280 // 64-bit stores.
 281 def STXrr  : F3_1<3, 0b001110,
 282                  (outs), (ins MEMrr:$addr, I64Regs:$src),
 283                  "stx $src, [$addr]",
 284                  [(store i64:$src, ADDRrr:$addr)]>;
 285 def STXri  : F3_2<3, 0b001110,
 286                  (outs), (ins MEMri:$addr, I64Regs:$src),
 287                  "stx $src, [$addr]",
 288                  [(store i64:$src, ADDRri:$addr)]>;
 289
 290 // Truncating stores from i64 are identical to the i32 stores.
 291 def : Pat<(truncstorei8  i64:$src, ADDRrr:$addr), (STBrr ADDRrr:$addr, $src)>;
 292 def : Pat<(truncstorei8  i64:$src, ADDRri:$addr), (STBri ADDRri:$addr, $src)>;
 293 def : Pat<(truncstorei16 i64:$src, ADDRrr:$addr), (STHrr ADDRrr:$addr, $src)>;
 294 def : Pat<(truncstorei16 i64:$src, ADDRri:$addr), (STHri ADDRri:$addr, $src)>;
 295 def : Pat<(truncstorei32 i64:$src, ADDRrr:$addr), (STrr  ADDRrr:$addr, $src)>;
 296 def : Pat<(truncstorei32 i64:$src, ADDRri:$addr), (STri  ADDRri:$addr, $src)>;
 297
 298 // store 0, addr -> store %g0, addr
 299 def : Pat<(store (i64 0), ADDRrr:$dst), (STXrr ADDRrr:$dst, (i64 G0))>;
 300 def : Pat<(store (i64 0), ADDRri:$dst), (STXri ADDRri:$dst, (i64 G0))>;
 301
 302 } // Predicates = [Is64Bit]
 303
 304
 305 //===----------------------------------------------------------------------===//
 306 // 64-bit Conditionals.
 307 //===----------------------------------------------------------------------===//
 308 //
 309 // Flag-setting instructions like subcc and addcc set both icc and xcc flags.
 310 // The icc flags correspond to the 32-bit result, and the xcc are for the
 311 // full 64-bit result.
 312 //
 313 // We reuse CMPICC SDNodes for compares, but use new BRXCC branch nodes for
 314 // 64-bit compares. See LowerBR_CC.
 315
 316 let Predicates = [Is64Bit] in {
 317
 318 let Uses = [ICC] in
 319 def BPXCC : BranchSP<(ins brtarget:$imm22, CCOp:$cond),
 320                      "b$cond %xcc, $imm22",
 321                      [(SPbrxcc bb:$imm22, imm:$cond)]>;
 322
 323 // Conditional moves on %xcc.
 324 let Uses = [ICC], Constraints = "$f = $rd" in {
 325 def MOVXCCrr : Pseudo<(outs IntRegs:$rd),
 326                       (ins IntRegs:$rs2, IntRegs:$f, CCOp:$cond),
 327                       "mov$cond %xcc, $rs2, $rd",
 328                       [(set i32:$rd,
 329                        (SPselectxcc i32:$rs2, i32:$f, imm:$cond))]>;
 330 def MOVXCCri : Pseudo<(outs IntRegs:$rd),
 331                       (ins i32imm:$i, IntRegs:$f, CCOp:$cond),
 332                       "mov$cond %xcc, $i, $rd",
 333                       [(set i32:$rd,
 334                        (SPselectxcc simm11:$i, i32:$f, imm:$cond))]>;
 335 def FMOVS_XCC : Pseudo<(outs FPRegs:$rd),
 336                       (ins FPRegs:$rs2, FPRegs:$f, CCOp:$cond),
 337                       "fmovs$cond %xcc, $rs2, $rd",
 338                       [(set f32:$rd,
 339                        (SPselectxcc f32:$rs2, f32:$f, imm:$cond))]>;
 340 def FMOVD_XCC : Pseudo<(outs DFPRegs:$rd),
 341                       (ins DFPRegs:$rs2, DFPRegs:$f, CCOp:$cond),
 342                       "fmovd$cond %xcc, $rs2, $rd",
 343                       [(set f64:$rd,
 344                        (SPselectxcc f64:$rs2, f64:$f, imm:$cond))]>;
 345 } // Uses, Constraints
 346
 347 //===----------------------------------------------------------------------===//
 348 // 64-bit Floating Point Conversions.
 349 //===----------------------------------------------------------------------===//
 350
 351 let Predicates = [Is64Bit] in {
 352
 353 def FXTOS : F3_3u<2, 0b110100, 0b010000100,
 354                  (outs FPRegs:$dst), (ins DFPRegs:$src),
 355                  "fxtos $src, $dst",
 356                  [(set FPRegs:$dst, (SPxtof DFPRegs:$src))]>;
 357 def FXTOD : F3_3u<2, 0b110100, 0b010001000,
 358                  (outs DFPRegs:$dst), (ins DFPRegs:$src),
 359                  "fxtod $src, $dst",
 360                  [(set DFPRegs:$dst, (SPxtof DFPRegs:$src))]>;
 361 def FXTOQ : F3_3u<2, 0b110100, 0b010001100,
 362                  (outs QFPRegs:$dst), (ins DFPRegs:$src),
 363                  "fxtoq $src, $dst",
 364                  [(set QFPRegs:$dst, (SPxtof DFPRegs:$src))]>,
 365                  Requires<[HasHardQuad]>;
 366
 367 def FSTOX : F3_3u<2, 0b110100, 0b010000001,
 368                  (outs DFPRegs:$dst), (ins FPRegs:$src),
 369                  "fstox $src, $dst",
 370                  [(set DFPRegs:$dst, (SPftox FPRegs:$src))]>;
 371 def FDTOX : F3_3u<2, 0b110100, 0b010000010,
 372                  (outs DFPRegs:$dst), (ins DFPRegs:$src),
 373                  "fdtox $src, $dst",
 374                  [(set DFPRegs:$dst, (SPftox DFPRegs:$src))]>;
 375 def FQTOX : F3_3u<2, 0b110100, 0b010000011,
 376                  (outs DFPRegs:$dst), (ins QFPRegs:$src),
 377                  "fqtox $src, $dst",
 378                  [(set DFPRegs:$dst, (SPftox QFPRegs:$src))]>,
 379                  Requires<[HasHardQuad]>;
 380
 381 } // Predicates = [Is64Bit]
 382
 383 def : Pat<(SPselectxcc i64:$t, i64:$f, imm:$cond),
 384           (MOVXCCrr $t, $f, imm:$cond)>;
 385 def : Pat<(SPselectxcc (i64 simm11:$t), i64:$f, imm:$cond),
 386           (MOVXCCri (as_i32imm $t), $f, imm:$cond)>;
 387
 388 def : Pat<(SPselecticc i64:$t, i64:$f, imm:$cond),
 389           (MOVICCrr $t, $f, imm:$cond)>;
 390 def : Pat<(SPselecticc (i64 simm11:$t), i64:$f, imm:$cond),
 391           (MOVICCri (as_i32imm $t), $f, imm:$cond)>;
 392
 393 def : Pat<(SPselectfcc i64:$t, i64:$f, imm:$cond),
 394           (MOVFCCrr $t, $f, imm:$cond)>;
 395 def : Pat<(SPselectfcc (i64 simm11:$t), i64:$f, imm:$cond),
 396           (MOVFCCri (as_i32imm $t), $f, imm:$cond)>;
 397
 398 } // Predicates = [Is64Bit]