lib/Target/Sparc/SparcISelLowering.cpp

   1 //===-- SparcISelLowering.cpp - Sparc DAG Lowering Implementation ---------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the interfaces that Sparc uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "SparcISelLowering.h"
  16 #include "SparcTargetMachine.h"
  17 #include "llvm/Function.h"
  18 #include "llvm/CodeGen/CallingConvLower.h"
  19 #include "llvm/CodeGen/MachineFrameInfo.h"
  20 #include "llvm/CodeGen/MachineFunction.h"
  21 #include "llvm/CodeGen/MachineInstrBuilder.h"
  22 #include "llvm/CodeGen/MachineRegisterInfo.h"
  23 #include "llvm/CodeGen/SelectionDAG.h"
  24 #include "llvm/ADT/VectorExtras.h"
  25 using namespace llvm;
  26
  27
  28 //===----------------------------------------------------------------------===//
  29 // Calling Convention Implementation
  30 //===----------------------------------------------------------------------===//
  31
  32 #include "SparcGenCallingConv.inc"
  33
  34 static SDValue LowerRET(SDValue Op, SelectionDAG &DAG) {
  35   // CCValAssign - represent the assignment of the return value to locations.
  36   SmallVector<CCValAssign, 16> RVLocs;
  37   unsigned CC = DAG.getMachineFunction().getFunction()->getCallingConv();
  38   bool isVarArg = DAG.getMachineFunction().getFunction()->isVarArg();
  39
  40   // CCState - Info about the registers and stack slot.
  41   CCState CCInfo(CC, isVarArg, DAG.getTarget(), RVLocs);
  42
  43   // Analize return values of ISD::RET
  44   CCInfo.AnalyzeReturn(Op.getNode(), RetCC_Sparc32);
  45
  46   // If this is the first return lowered for this function, add the regs to the
  47   // liveout set for the function.
  48   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
  49     for (unsigned i = 0; i != RVLocs.size(); ++i)
  50       if (RVLocs[i].isRegLoc())
  51         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
  52   }
  53
  54   SDValue Chain = Op.getOperand(0);
  55   SDValue Flag;
  56
  57   // Copy the result values into the output registers.
  58   for (unsigned i = 0; i != RVLocs.size(); ++i) {
  59     CCValAssign &VA = RVLocs[i];
  60     assert(VA.isRegLoc() && "Can only return in registers!");
  61
  62     // ISD::RET => ret chain, (regnum1,val1), ...
  63     // So i*2+1 index only the regnums.
  64     Chain = DAG.getCopyToReg(Chain, VA.getLocReg(), Op.getOperand(i*2+1), Flag);
  65
  66     // Guarantee that all emitted copies are stuck together with flags.
  67     Flag = Chain.getValue(1);
  68   }
  69
  70   if (Flag.getNode())
  71     return DAG.getNode(SPISD::RET_FLAG, MVT::Other, Chain, Flag);
  72   return DAG.getNode(SPISD::RET_FLAG, MVT::Other, Chain);
  73 }
  74
  75 /// LowerArguments - V8 uses a very simple ABI, where all values are passed in
  76 /// either one or two GPRs, including FP values.  TODO: we should pass FP values
  77 /// in FP registers for fastcc functions.
  78 void
  79 SparcTargetLowering::LowerArguments(Function &F, SelectionDAG &DAG,
  80                                     SmallVectorImpl<SDValue> &ArgValues) {
  81   MachineFunction &MF = DAG.getMachineFunction();
  82   MachineRegisterInfo &RegInfo = MF.getRegInfo();
  83
  84   static const unsigned ArgRegs[] = {
  85     SP::I0, SP::I1, SP::I2, SP::I3, SP::I4, SP::I5
  86   };
  87
  88   const unsigned *CurArgReg = ArgRegs, *ArgRegEnd = ArgRegs+6;
  89   unsigned ArgOffset = 68;
  90
  91   SDValue Root = DAG.getRoot();
  92   std::vector<SDValue> OutChains;
  93
  94   for (Function::arg_iterator I = F.arg_begin(), E = F.arg_end(); I != E; ++I) {
  95     MVT ObjectVT = getValueType(I->getType());
  96
  97     switch (ObjectVT.getSimpleVT()) {
  98     default: assert(0 && "Unhandled argument type!");
  99     case MVT::i1:
 100     case MVT::i8:
 101     case MVT::i16:
 102     case MVT::i32:
 103       if (I->use_empty()) {                // Argument is dead.
 104         if (CurArgReg < ArgRegEnd) ++CurArgReg;
 105         ArgValues.push_back(DAG.getNode(ISD::UNDEF, ObjectVT));
 106       } else if (CurArgReg < ArgRegEnd) {  // Lives in an incoming GPR
 107         unsigned VReg = RegInfo.createVirtualRegister(&SP::IntRegsRegClass);
 108         MF.getRegInfo().addLiveIn(*CurArgReg++, VReg);
 109         SDValue Arg = DAG.getCopyFromReg(Root, VReg, MVT::i32);
 110         if (ObjectVT != MVT::i32) {
 111           unsigned AssertOp = ISD::AssertSext;
 112           Arg = DAG.getNode(AssertOp, MVT::i32, Arg,
 113                             DAG.getValueType(ObjectVT));
 114           Arg = DAG.getNode(ISD::TRUNCATE, ObjectVT, Arg);
 115         }
 116         ArgValues.push_back(Arg);
 117       } else {
 118         int FrameIdx = MF.getFrameInfo()->CreateFixedObject(4, ArgOffset);
 119         SDValue FIPtr = DAG.getFrameIndex(FrameIdx, MVT::i32);
 120         SDValue Load;
 121         if (ObjectVT == MVT::i32) {
 122           Load = DAG.getLoad(MVT::i32, Root, FIPtr, NULL, 0);
 123         } else {
 124           ISD::LoadExtType LoadOp = ISD::SEXTLOAD;
 125
 126           // Sparc is big endian, so add an offset based on the ObjectVT.
 127           unsigned Offset = 4-std::max(1U, ObjectVT.getSizeInBits()/8);
 128           FIPtr = DAG.getNode(ISD::ADD, MVT::i32, FIPtr,
 129                               DAG.getConstant(Offset, MVT::i32));
 130           Load = DAG.getExtLoad(LoadOp, MVT::i32, Root, FIPtr,
 131                                 NULL, 0, ObjectVT);
 132           Load = DAG.getNode(ISD::TRUNCATE, ObjectVT, Load);
 133         }
 134         ArgValues.push_back(Load);
 135       }
 136
 137       ArgOffset += 4;
 138       break;
 139     case MVT::f32:
 140       if (I->use_empty()) {                // Argument is dead.
 141         if (CurArgReg < ArgRegEnd) ++CurArgReg;
 142         ArgValues.push_back(DAG.getNode(ISD::UNDEF, ObjectVT));
 143       } else if (CurArgReg < ArgRegEnd) {  // Lives in an incoming GPR
 144         // FP value is passed in an integer register.
 145         unsigned VReg = RegInfo.createVirtualRegister(&SP::IntRegsRegClass);
 146         MF.getRegInfo().addLiveIn(*CurArgReg++, VReg);
 147         SDValue Arg = DAG.getCopyFromReg(Root, VReg, MVT::i32);
 148
 149         Arg = DAG.getNode(ISD::BIT_CONVERT, MVT::f32, Arg);
 150         ArgValues.push_back(Arg);
 151       } else {
 152         int FrameIdx = MF.getFrameInfo()->CreateFixedObject(4, ArgOffset);
 153         SDValue FIPtr = DAG.getFrameIndex(FrameIdx, MVT::i32);
 154         SDValue Load = DAG.getLoad(MVT::f32, Root, FIPtr, NULL, 0);
 155         ArgValues.push_back(Load);
 156       }
 157       ArgOffset += 4;
 158       break;
 159
 160     case MVT::i64:
 161     case MVT::f64:
 162       if (I->use_empty()) {                // Argument is dead.
 163         if (CurArgReg < ArgRegEnd) ++CurArgReg;
 164         if (CurArgReg < ArgRegEnd) ++CurArgReg;
 165         ArgValues.push_back(DAG.getNode(ISD::UNDEF, ObjectVT));
 166       } else {
 167         SDValue HiVal;
 168         if (CurArgReg < ArgRegEnd) {  // Lives in an incoming GPR
 169           unsigned VRegHi = RegInfo.createVirtualRegister(&SP::IntRegsRegClass);
 170           MF.getRegInfo().addLiveIn(*CurArgReg++, VRegHi);
 171           HiVal = DAG.getCopyFromReg(Root, VRegHi, MVT::i32);
 172         } else {
 173           int FrameIdx = MF.getFrameInfo()->CreateFixedObject(4, ArgOffset);
 174           SDValue FIPtr = DAG.getFrameIndex(FrameIdx, MVT::i32);
 175           HiVal = DAG.getLoad(MVT::i32, Root, FIPtr, NULL, 0);
 176         }
 177
 178         SDValue LoVal;
 179         if (CurArgReg < ArgRegEnd) {  // Lives in an incoming GPR
 180           unsigned VRegLo = RegInfo.createVirtualRegister(&SP::IntRegsRegClass);
 181           MF.getRegInfo().addLiveIn(*CurArgReg++, VRegLo);
 182           LoVal = DAG.getCopyFromReg(Root, VRegLo, MVT::i32);
 183         } else {
 184           int FrameIdx = MF.getFrameInfo()->CreateFixedObject(4, ArgOffset+4);
 185           SDValue FIPtr = DAG.getFrameIndex(FrameIdx, MVT::i32);
 186           LoVal = DAG.getLoad(MVT::i32, Root, FIPtr, NULL, 0);
 187         }
 188
 189         // Compose the two halves together into an i64 unit.
 190         SDValue WholeValue =
 191           DAG.getNode(ISD::BUILD_PAIR, MVT::i64, LoVal, HiVal);
 192
 193         // If we want a double, do a bit convert.
 194         if (ObjectVT == MVT::f64)
 195           WholeValue = DAG.getNode(ISD::BIT_CONVERT, MVT::f64, WholeValue);
 196
 197         ArgValues.push_back(WholeValue);
 198       }
 199       ArgOffset += 8;
 200       break;
 201     }
 202   }
 203
 204   // Store remaining ArgRegs to the stack if this is a varargs function.
 205   if (F.isVarArg()) {
 206     // Remember the vararg offset for the va_start implementation.
 207     VarArgsFrameOffset = ArgOffset;
 208
 209     for (; CurArgReg != ArgRegEnd; ++CurArgReg) {
 210       unsigned VReg = RegInfo.createVirtualRegister(&SP::IntRegsRegClass);
 211       MF.getRegInfo().addLiveIn(*CurArgReg, VReg);
 212       SDValue Arg = DAG.getCopyFromReg(DAG.getRoot(), VReg, MVT::i32);
 213
 214       int FrameIdx = MF.getFrameInfo()->CreateFixedObject(4, ArgOffset);
 215       SDValue FIPtr = DAG.getFrameIndex(FrameIdx, MVT::i32);
 216
 217       OutChains.push_back(DAG.getStore(DAG.getRoot(), Arg, FIPtr, NULL, 0));
 218       ArgOffset += 4;
 219     }
 220   }
 221
 222   if (!OutChains.empty())
 223     DAG.setRoot(DAG.getNode(ISD::TokenFactor, MVT::Other,
 224                             &OutChains[0], OutChains.size()));
 225 }
 226
 227 static SDValue LowerCALL(SDValue Op, SelectionDAG &DAG) {
 228   CallSDNode *TheCall = cast<CallSDNode>(Op.getNode());
 229   unsigned CallingConv = TheCall->getCallingConv();
 230   SDValue Chain = TheCall->getChain();
 231   SDValue Callee = TheCall->getCallee();
 232   bool isVarArg = TheCall->isVarArg();
 233
 234 #if 0
 235   // Analyze operands of the call, assigning locations to each operand.
 236   SmallVector<CCValAssign, 16> ArgLocs;
 237   CCState CCInfo(CallingConv, isVarArg, DAG.getTarget(), ArgLocs);
 238   CCInfo.AnalyzeCallOperands(Op.getNode(), CC_Sparc32);
 239
 240   // Get the size of the outgoing arguments stack space requirement.
 241   unsigned ArgsSize = CCInfo.getNextStackOffset();
 242   // FIXME: We can't use this until f64 is known to take two GPRs.
 243 #else
 244   (void)CC_Sparc32;
 245
 246   // Count the size of the outgoing arguments.
 247   unsigned ArgsSize = 0;
 248   for (unsigned i = 0, e = TheCall->getNumArgs(); i != e; ++i) {
 249     switch (TheCall->getArg(i).getValueType().getSimpleVT()) {
 250       default: assert(0 && "Unknown value type!");
 251       case MVT::i1:
 252       case MVT::i8:
 253       case MVT::i16:
 254       case MVT::i32:
 255       case MVT::f32:
 256         ArgsSize += 4;
 257         break;
 258       case MVT::i64:
 259       case MVT::f64:
 260         ArgsSize += 8;
 261         break;
 262     }
 263   }
 264   if (ArgsSize > 4*6)
 265     ArgsSize -= 4*6;    // Space for first 6 arguments is prereserved.
 266   else
 267     ArgsSize = 0;
 268 #endif
 269
 270   // Keep stack frames 8-byte aligned.
 271   ArgsSize = (ArgsSize+7) & ~7;
 272
 273   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(ArgsSize));
 274
 275   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
 276   SmallVector<SDValue, 8> MemOpChains;
 277
 278 #if 0
 279   // Walk the register/memloc assignments, inserting copies/loads.
 280   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
 281     CCValAssign &VA = ArgLocs[i];
 282
 283     // Arguments start after the 5 first operands of ISD::CALL
 284     SDValue Arg = TheCall->getArg(i);
 285
 286     // Promote the value if needed.
 287     switch (VA.getLocInfo()) {
 288     default: assert(0 && "Unknown loc info!");
 289     case CCValAssign::Full: break;
 290     case CCValAssign::SExt:
 291       Arg = DAG.getNode(ISD::SIGN_EXTEND, VA.getLocVT(), Arg);
 292       break;
 293     case CCValAssign::ZExt:
 294       Arg = DAG.getNode(ISD::ZERO_EXTEND, VA.getLocVT(), Arg);
 295       break;
 296     case CCValAssign::AExt:
 297       Arg = DAG.getNode(ISD::ANY_EXTEND, VA.getLocVT(), Arg);
 298       break;
 299     }
 300
 301     // Arguments that can be passed on register must be kept at
 302     // RegsToPass vector
 303     if (VA.isRegLoc()) {
 304       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
 305       continue;
 306     }
 307
 308     assert(VA.isMemLoc());
 309
 310     // Create a store off the stack pointer for this argument.
 311     SDValue StackPtr = DAG.getRegister(SP::O6, MVT::i32);
 312     // FIXME: VERIFY THAT 68 IS RIGHT.
 313     SDValue PtrOff = DAG.getIntPtrConstant(VA.getLocMemOffset()+68);
 314     PtrOff = DAG.getNode(ISD::ADD, MVT::i32, StackPtr, PtrOff);
 315     MemOpChains.push_back(DAG.getStore(Chain, Arg, PtrOff, NULL, 0));
 316   }
 317
 318 #else
 319   static const unsigned ArgRegs[] = {
 320     SP::I0, SP::I1, SP::I2, SP::I3, SP::I4, SP::I5
 321   };
 322   unsigned ArgOffset = 68;
 323
 324   for (unsigned i = 0, e = TheCall->getNumArgs(); i != e; ++i) {
 325     SDValue Val = TheCall->getArg(i);
 326     MVT ObjectVT = Val.getValueType();
 327     SDValue ValToStore(0, 0);
 328     unsigned ObjSize;
 329     switch (ObjectVT.getSimpleVT()) {
 330     default: assert(0 && "Unhandled argument type!");
 331     case MVT::i32:
 332       ObjSize = 4;
 333
 334       if (RegsToPass.size() >= 6) {
 335         ValToStore = Val;
 336       } else {
 337         RegsToPass.push_back(std::make_pair(ArgRegs[RegsToPass.size()], Val));
 338       }
 339       break;
 340     case MVT::f32:
 341       ObjSize = 4;
 342       if (RegsToPass.size() >= 6) {
 343         ValToStore = Val;
 344       } else {
 345         // Convert this to a FP value in an int reg.
 346         Val = DAG.getNode(ISD::BIT_CONVERT, MVT::i32, Val);
 347         RegsToPass.push_back(std::make_pair(ArgRegs[RegsToPass.size()], Val));
 348       }
 349       break;
 350     case MVT::f64:
 351       ObjSize = 8;
 352       // Otherwise, convert this to a FP value in int regs.
 353       Val = DAG.getNode(ISD::BIT_CONVERT, MVT::i64, Val);
 354       // FALL THROUGH
 355     case MVT::i64:
 356       ObjSize = 8;
 357       if (RegsToPass.size() >= 6) {
 358         ValToStore = Val;    // Whole thing is passed in memory.
 359         break;
 360       }
 361
 362       // Split the value into top and bottom part.  Top part goes in a reg.
 363       SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, MVT::i32, Val,
 364                                  DAG.getConstant(1, MVT::i32));
 365       SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, MVT::i32, Val,
 366                                  DAG.getConstant(0, MVT::i32));
 367       RegsToPass.push_back(std::make_pair(ArgRegs[RegsToPass.size()], Hi));
 368
 369       if (RegsToPass.size() >= 6) {
 370         ValToStore = Lo;
 371         ArgOffset += 4;
 372         ObjSize = 4;
 373       } else {
 374         RegsToPass.push_back(std::make_pair(ArgRegs[RegsToPass.size()], Lo));
 375       }
 376       break;
 377     }
 378
 379     if (ValToStore.getNode()) {
 380       SDValue StackPtr = DAG.getRegister(SP::O6, MVT::i32);
 381       SDValue PtrOff = DAG.getConstant(ArgOffset, MVT::i32);
 382       PtrOff = DAG.getNode(ISD::ADD, MVT::i32, StackPtr, PtrOff);
 383       MemOpChains.push_back(DAG.getStore(Chain, ValToStore, PtrOff, NULL, 0));
 384     }
 385     ArgOffset += ObjSize;
 386   }
 387 #endif
 388
 389   // Emit all stores, make sure the occur before any copies into physregs.
 390   if (!MemOpChains.empty())
 391     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other,
 392                         &MemOpChains[0], MemOpChains.size());
 393
 394   // Build a sequence of copy-to-reg nodes chained together with token
 395   // chain and flag operands which copy the outgoing args into registers.
 396   // The InFlag in necessary since all emited instructions must be
 397   // stuck together.
 398   SDValue InFlag;
 399   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
 400     unsigned Reg = RegsToPass[i].first;
 401     // Remap I0->I7 -> O0->O7.
 402     if (Reg >= SP::I0 && Reg <= SP::I7)
 403       Reg = Reg-SP::I0+SP::O0;
 404
 405     Chain = DAG.getCopyToReg(Chain, Reg, RegsToPass[i].second, InFlag);
 406     InFlag = Chain.getValue(1);
 407   }
 408
 409   // If the callee is a GlobalAddress node (quite common, every direct call is)
 410   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
 411   // Likewise ExternalSymbol -> TargetExternalSymbol.
 412   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
 413     Callee = DAG.getTargetGlobalAddress(G->getGlobal(), MVT::i32);
 414   else if (ExternalSymbolSDNode *E = dyn_cast<ExternalSymbolSDNode>(Callee))
 415     Callee = DAG.getTargetExternalSymbol(E->getSymbol(), MVT::i32);
 416
 417   std::vector<MVT> NodeTys;
 418   NodeTys.push_back(MVT::Other);   // Returns a chain
 419   NodeTys.push_back(MVT::Flag);    // Returns a flag for retval copy to use.
 420   SDValue Ops[] = { Chain, Callee, InFlag };
 421   Chain = DAG.getNode(SPISD::CALL, NodeTys, Ops, InFlag.getNode() ? 3 : 2);
 422   InFlag = Chain.getValue(1);
 423
 424   Chain = DAG.getCALLSEQ_END(Chain,
 425                              DAG.getConstant(ArgsSize, MVT::i32),
 426                              DAG.getConstant(0, MVT::i32), InFlag);
 427   InFlag = Chain.getValue(1);
 428
 429   // Assign locations to each value returned by this call.
 430   SmallVector<CCValAssign, 16> RVLocs;
 431   CCState RVInfo(CallingConv, isVarArg, DAG.getTarget(), RVLocs);
 432
 433   RVInfo.AnalyzeCallResult(TheCall, RetCC_Sparc32);
 434   SmallVector<SDValue, 8> ResultVals;
 435
 436   // Copy all of the result registers out of their specified physreg.
 437   for (unsigned i = 0; i != RVLocs.size(); ++i) {
 438     unsigned Reg = RVLocs[i].getLocReg();
 439
 440     // Remap I0->I7 -> O0->O7.
 441     if (Reg >= SP::I0 && Reg <= SP::I7)
 442       Reg = Reg-SP::I0+SP::O0;
 443
 444     Chain = DAG.getCopyFromReg(Chain, Reg,
 445                                RVLocs[i].getValVT(), InFlag).getValue(1);
 446     InFlag = Chain.getValue(2);
 447     ResultVals.push_back(Chain.getValue(0));
 448   }
 449
 450   ResultVals.push_back(Chain);
 451
 452   // Merge everything together with a MERGE_VALUES node.
 453   return DAG.getMergeValues(TheCall->getVTList(), &ResultVals[0],
 454                             ResultVals.size());
 455 }
 456
 457
 458
 459 //===----------------------------------------------------------------------===//
 460 // TargetLowering Implementation
 461 //===----------------------------------------------------------------------===//
 462
 463 /// IntCondCCodeToICC - Convert a DAG integer condition code to a SPARC ICC
 464 /// condition.
 465 static SPCC::CondCodes IntCondCCodeToICC(ISD::CondCode CC) {
 466   switch (CC) {
 467   default: assert(0 && "Unknown integer condition code!");
 468   case ISD::SETEQ:  return SPCC::ICC_E;
 469   case ISD::SETNE:  return SPCC::ICC_NE;
 470   case ISD::SETLT:  return SPCC::ICC_L;
 471   case ISD::SETGT:  return SPCC::ICC_G;
 472   case ISD::SETLE:  return SPCC::ICC_LE;
 473   case ISD::SETGE:  return SPCC::ICC_GE;
 474   case ISD::SETULT: return SPCC::ICC_CS;
 475   case ISD::SETULE: return SPCC::ICC_LEU;
 476   case ISD::SETUGT: return SPCC::ICC_GU;
 477   case ISD::SETUGE: return SPCC::ICC_CC;
 478   }
 479 }
 480
 481 /// FPCondCCodeToFCC - Convert a DAG floatingp oint condition code to a SPARC
 482 /// FCC condition.
 483 static SPCC::CondCodes FPCondCCodeToFCC(ISD::CondCode CC) {
 484   switch (CC) {
 485   default: assert(0 && "Unknown fp condition code!");
 486   case ISD::SETEQ:
 487   case ISD::SETOEQ: return SPCC::FCC_E;
 488   case ISD::SETNE:
 489   case ISD::SETUNE: return SPCC::FCC_NE;
 490   case ISD::SETLT:
 491   case ISD::SETOLT: return SPCC::FCC_L;
 492   case ISD::SETGT:
 493   case ISD::SETOGT: return SPCC::FCC_G;
 494   case ISD::SETLE:
 495   case ISD::SETOLE: return SPCC::FCC_LE;
 496   case ISD::SETGE:
 497   case ISD::SETOGE: return SPCC::FCC_GE;
 498   case ISD::SETULT: return SPCC::FCC_UL;
 499   case ISD::SETULE: return SPCC::FCC_ULE;
 500   case ISD::SETUGT: return SPCC::FCC_UG;
 501   case ISD::SETUGE: return SPCC::FCC_UGE;
 502   case ISD::SETUO:  return SPCC::FCC_U;
 503   case ISD::SETO:   return SPCC::FCC_O;
 504   case ISD::SETONE: return SPCC::FCC_LG;
 505   case ISD::SETUEQ: return SPCC::FCC_UE;
 506   }
 507 }
 508
 509
 510 SparcTargetLowering::SparcTargetLowering(TargetMachine &TM)
 511   : TargetLowering(TM) {
 512
 513   // Set up the register classes.
 514   addRegisterClass(MVT::i32, SP::IntRegsRegisterClass);
 515   addRegisterClass(MVT::f32, SP::FPRegsRegisterClass);
 516   addRegisterClass(MVT::f64, SP::DFPRegsRegisterClass);
 517
 518   // Turn FP extload into load/fextend
 519   setLoadXAction(ISD::EXTLOAD, MVT::f32, Expand);
 520   // Sparc doesn't have i1 sign extending load
 521   setLoadXAction(ISD::SEXTLOAD, MVT::i1, Promote);
 522   // Turn FP truncstore into trunc + store.
 523   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 524
 525   // Custom legalize GlobalAddress nodes into LO/HI parts.
 526   setOperationAction(ISD::GlobalAddress, MVT::i32, Custom);
 527   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 528   setOperationAction(ISD::ConstantPool , MVT::i32, Custom);
 529
 530   // Sparc doesn't have sext_inreg, replace them with shl/sra
 531   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16, Expand);
 532   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8 , Expand);
 533   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1 , Expand);
 534
 535   // Sparc has no REM or DIVREM operations.
 536   setOperationAction(ISD::UREM, MVT::i32, Expand);
 537   setOperationAction(ISD::SREM, MVT::i32, Expand);
 538   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 539   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 540
 541   // Custom expand fp<->sint
 542   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 543   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 544
 545   // Expand fp<->uint
 546   setOperationAction(ISD::FP_TO_UINT, MVT::i32, Expand);
 547   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Expand);
 548
 549   setOperationAction(ISD::BIT_CONVERT, MVT::f32, Expand);
 550   setOperationAction(ISD::BIT_CONVERT, MVT::i32, Expand);
 551
 552   // Sparc has no select or setcc: expand to SELECT_CC.
 553   setOperationAction(ISD::SELECT, MVT::i32, Expand);
 554   setOperationAction(ISD::SELECT, MVT::f32, Expand);
 555   setOperationAction(ISD::SELECT, MVT::f64, Expand);
 556   setOperationAction(ISD::SETCC, MVT::i32, Expand);
 557   setOperationAction(ISD::SETCC, MVT::f32, Expand);
 558   setOperationAction(ISD::SETCC, MVT::f64, Expand);
 559
 560   // Sparc doesn't have BRCOND either, it has BR_CC.
 561   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
 562   setOperationAction(ISD::BRIND, MVT::Other, Expand);
 563   setOperationAction(ISD::BR_JT, MVT::Other, Expand);
 564   setOperationAction(ISD::BR_CC, MVT::i32, Custom);
 565   setOperationAction(ISD::BR_CC, MVT::f32, Custom);
 566   setOperationAction(ISD::BR_CC, MVT::f64, Custom);
 567
 568   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
 569   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 570   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 571
 572   // SPARC has no intrinsics for these particular operations.
 573   setOperationAction(ISD::MEMBARRIER, MVT::Other, Expand);
 574
 575   setOperationAction(ISD::FSIN , MVT::f64, Expand);
 576   setOperationAction(ISD::FCOS , MVT::f64, Expand);
 577   setOperationAction(ISD::FREM , MVT::f64, Expand);
 578   setOperationAction(ISD::FSIN , MVT::f32, Expand);
 579   setOperationAction(ISD::FCOS , MVT::f32, Expand);
 580   setOperationAction(ISD::FREM , MVT::f32, Expand);
 581   setOperationAction(ISD::CTPOP, MVT::i32, Expand);
 582   setOperationAction(ISD::CTTZ , MVT::i32, Expand);
 583   setOperationAction(ISD::CTLZ , MVT::i32, Expand);
 584   setOperationAction(ISD::ROTL , MVT::i32, Expand);
 585   setOperationAction(ISD::ROTR , MVT::i32, Expand);
 586   setOperationAction(ISD::BSWAP, MVT::i32, Expand);
 587   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 588   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 589   setOperationAction(ISD::FPOW , MVT::f64, Expand);
 590   setOperationAction(ISD::FPOW , MVT::f32, Expand);
 591
 592   setOperationAction(ISD::SHL_PARTS, MVT::i32, Expand);
 593   setOperationAction(ISD::SRA_PARTS, MVT::i32, Expand);
 594   setOperationAction(ISD::SRL_PARTS, MVT::i32, Expand);
 595
 596   // FIXME: Sparc provides these multiplies, but we don't have them yet.
 597   setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
 598   setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
 599
 600   // We don't have line number support yet.
 601   setOperationAction(ISD::DBG_STOPPOINT, MVT::Other, Expand);
 602   setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
 603   setOperationAction(ISD::DBG_LABEL, MVT::Other, Expand);
 604   setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 605
 606   // RET must be custom lowered, to meet ABI requirements
 607   setOperationAction(ISD::RET               , MVT::Other, Custom);
 608
 609   // VASTART needs to be custom lowered to use the VarArgsFrameIndex.
 610   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 611   // VAARG needs to be lowered to not do unaligned accesses for doubles.
 612   setOperationAction(ISD::VAARG             , MVT::Other, Custom);
 613
 614   // Use the default implementation.
 615   setOperationAction(ISD::VACOPY            , MVT::Other, Expand);
 616   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 617   setOperationAction(ISD::STACKSAVE         , MVT::Other, Expand);
 618   setOperationAction(ISD::STACKRESTORE      , MVT::Other, Expand);
 619   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32  , Custom);
 620
 621   // No debug info support yet.
 622   setOperationAction(ISD::DBG_STOPPOINT, MVT::Other, Expand);
 623   setOperationAction(ISD::DBG_LABEL, MVT::Other, Expand);
 624   setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 625   setOperationAction(ISD::DECLARE, MVT::Other, Expand);
 626
 627   setStackPointerRegisterToSaveRestore(SP::O6);
 628
 629   if (TM.getSubtarget<SparcSubtarget>().isV9())
 630     setOperationAction(ISD::CTPOP, MVT::i32, Legal);
 631
 632   computeRegisterProperties();
 633 }
 634
 635 const char *SparcTargetLowering::getTargetNodeName(unsigned Opcode) const {
 636   switch (Opcode) {
 637   default: return 0;
 638   case SPISD::CMPICC:     return "SPISD::CMPICC";
 639   case SPISD::CMPFCC:     return "SPISD::CMPFCC";
 640   case SPISD::BRICC:      return "SPISD::BRICC";
 641   case SPISD::BRFCC:      return "SPISD::BRFCC";
 642   case SPISD::SELECT_ICC: return "SPISD::SELECT_ICC";
 643   case SPISD::SELECT_FCC: return "SPISD::SELECT_FCC";
 644   case SPISD::Hi:         return "SPISD::Hi";
 645   case SPISD::Lo:         return "SPISD::Lo";
 646   case SPISD::FTOI:       return "SPISD::FTOI";
 647   case SPISD::ITOF:       return "SPISD::ITOF";
 648   case SPISD::CALL:       return "SPISD::CALL";
 649   case SPISD::RET_FLAG:   return "SPISD::RET_FLAG";
 650   }
 651 }
 652
 653 /// isMaskedValueZeroForTargetNode - Return true if 'Op & Mask' is known to
 654 /// be zero. Op is expected to be a target specific node. Used by DAG
 655 /// combiner.
 656 void SparcTargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
 657                                                          const APInt &Mask,
 658                                                          APInt &KnownZero,
 659                                                          APInt &KnownOne,
 660                                                          const SelectionDAG &DAG,
 661                                                          unsigned Depth) const {
 662   APInt KnownZero2, KnownOne2;
 663   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);   // Don't know anything.
 664
 665   switch (Op.getOpcode()) {
 666   default: break;
 667   case SPISD::SELECT_ICC:
 668   case SPISD::SELECT_FCC:
 669     DAG.ComputeMaskedBits(Op.getOperand(1), Mask, KnownZero, KnownOne,
 670                           Depth+1);
 671     DAG.ComputeMaskedBits(Op.getOperand(0), Mask, KnownZero2, KnownOne2,
 672                           Depth+1);
 673     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 674     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
 675
 676     // Only known if known in both the LHS and RHS.
 677     KnownOne &= KnownOne2;
 678     KnownZero &= KnownZero2;
 679     break;
 680   }
 681 }
 682
 683 // Look at LHS/RHS/CC and see if they are a lowered setcc instruction.  If so
 684 // set LHS/RHS and SPCC to the LHS/RHS of the setcc and SPCC to the condition.
 685 static void LookThroughSetCC(SDValue &LHS, SDValue &RHS,
 686                              ISD::CondCode CC, unsigned &SPCC) {
 687   if (isa<ConstantSDNode>(RHS) &&
 688       cast<ConstantSDNode>(RHS)->getZExtValue() == 0 &&
 689       CC == ISD::SETNE &&
 690       ((LHS.getOpcode() == SPISD::SELECT_ICC &&
 691         LHS.getOperand(3).getOpcode() == SPISD::CMPICC) ||
 692        (LHS.getOpcode() == SPISD::SELECT_FCC &&
 693         LHS.getOperand(3).getOpcode() == SPISD::CMPFCC)) &&
 694       isa<ConstantSDNode>(LHS.getOperand(0)) &&
 695       isa<ConstantSDNode>(LHS.getOperand(1)) &&
 696       cast<ConstantSDNode>(LHS.getOperand(0))->getZExtValue() == 1 &&
 697       cast<ConstantSDNode>(LHS.getOperand(1))->getZExtValue() == 0) {
 698     SDValue CMPCC = LHS.getOperand(3);
 699     SPCC = cast<ConstantSDNode>(LHS.getOperand(2))->getZExtValue();
 700     LHS = CMPCC.getOperand(0);
 701     RHS = CMPCC.getOperand(1);
 702   }
 703 }
 704
 705 static SDValue LowerGLOBALADDRESS(SDValue Op, SelectionDAG &DAG) {
 706   GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
 707   SDValue GA = DAG.getTargetGlobalAddress(GV, MVT::i32);
 708   SDValue Hi = DAG.getNode(SPISD::Hi, MVT::i32, GA);
 709   SDValue Lo = DAG.getNode(SPISD::Lo, MVT::i32, GA);
 710   return DAG.getNode(ISD::ADD, MVT::i32, Lo, Hi);
 711 }
 712
 713 static SDValue LowerCONSTANTPOOL(SDValue Op, SelectionDAG &DAG) {
 714   ConstantPoolSDNode *N = cast<ConstantPoolSDNode>(Op);
 715   Constant *C = N->getConstVal();
 716   SDValue CP = DAG.getTargetConstantPool(C, MVT::i32, N->getAlignment());
 717   SDValue Hi = DAG.getNode(SPISD::Hi, MVT::i32, CP);
 718   SDValue Lo = DAG.getNode(SPISD::Lo, MVT::i32, CP);
 719   return DAG.getNode(ISD::ADD, MVT::i32, Lo, Hi);
 720 }
 721
 722 static SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) {
 723   // Convert the fp value to integer in an FP register.
 724   assert(Op.getValueType() == MVT::i32);
 725   Op = DAG.getNode(SPISD::FTOI, MVT::f32, Op.getOperand(0));
 726   return DAG.getNode(ISD::BIT_CONVERT, MVT::i32, Op);
 727 }
 728
 729 static SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
 730   assert(Op.getOperand(0).getValueType() == MVT::i32);
 731   SDValue Tmp = DAG.getNode(ISD::BIT_CONVERT, MVT::f32, Op.getOperand(0));
 732   // Convert the int value to FP in an FP register.
 733   return DAG.getNode(SPISD::ITOF, Op.getValueType(), Tmp);
 734 }
 735
 736 static SDValue LowerBR_CC(SDValue Op, SelectionDAG &DAG) {
 737   SDValue Chain = Op.getOperand(0);
 738   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
 739   SDValue LHS = Op.getOperand(2);
 740   SDValue RHS = Op.getOperand(3);
 741   SDValue Dest = Op.getOperand(4);
 742   unsigned Opc, SPCC = ~0U;
 743
 744   // If this is a br_cc of a "setcc", and if the setcc got lowered into
 745   // an CMP[IF]CC/SELECT_[IF]CC pair, find the original compared values.
 746   LookThroughSetCC(LHS, RHS, CC, SPCC);
 747
 748   // Get the condition flag.
 749   SDValue CompareFlag;
 750   if (LHS.getValueType() == MVT::i32) {
 751     std::vector<MVT> VTs;
 752     VTs.push_back(MVT::i32);
 753     VTs.push_back(MVT::Flag);
 754     SDValue Ops[2] = { LHS, RHS };
 755     CompareFlag = DAG.getNode(SPISD::CMPICC, VTs, Ops, 2).getValue(1);
 756     if (SPCC == ~0U) SPCC = IntCondCCodeToICC(CC);
 757     Opc = SPISD::BRICC;
 758   } else {
 759     CompareFlag = DAG.getNode(SPISD::CMPFCC, MVT::Flag, LHS, RHS);
 760     if (SPCC == ~0U) SPCC = FPCondCCodeToFCC(CC);
 761     Opc = SPISD::BRFCC;
 762   }
 763   return DAG.getNode(Opc, MVT::Other, Chain, Dest,
 764                      DAG.getConstant(SPCC, MVT::i32), CompareFlag);
 765 }
 766
 767 static SDValue LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) {
 768   SDValue LHS = Op.getOperand(0);
 769   SDValue RHS = Op.getOperand(1);
 770   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
 771   SDValue TrueVal = Op.getOperand(2);
 772   SDValue FalseVal = Op.getOperand(3);
 773   unsigned Opc, SPCC = ~0U;
 774
 775   // If this is a select_cc of a "setcc", and if the setcc got lowered into
 776   // an CMP[IF]CC/SELECT_[IF]CC pair, find the original compared values.
 777   LookThroughSetCC(LHS, RHS, CC, SPCC);
 778
 779   SDValue CompareFlag;
 780   if (LHS.getValueType() == MVT::i32) {
 781     std::vector<MVT> VTs;
 782     VTs.push_back(LHS.getValueType());   // subcc returns a value
 783     VTs.push_back(MVT::Flag);
 784     SDValue Ops[2] = { LHS, RHS };
 785     CompareFlag = DAG.getNode(SPISD::CMPICC, VTs, Ops, 2).getValue(1);
 786     Opc = SPISD::SELECT_ICC;
 787     if (SPCC == ~0U) SPCC = IntCondCCodeToICC(CC);
 788   } else {
 789     CompareFlag = DAG.getNode(SPISD::CMPFCC, MVT::Flag, LHS, RHS);
 790     Opc = SPISD::SELECT_FCC;
 791     if (SPCC == ~0U) SPCC = FPCondCCodeToFCC(CC);
 792   }
 793   return DAG.getNode(Opc, TrueVal.getValueType(), TrueVal, FalseVal,
 794                      DAG.getConstant(SPCC, MVT::i32), CompareFlag);
 795 }
 796
 797 static SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG,
 798                               SparcTargetLowering &TLI) {
 799   // vastart just stores the address of the VarArgsFrameIndex slot into the
 800   // memory location argument.
 801   SDValue Offset = DAG.getNode(ISD::ADD, MVT::i32,
 802                                  DAG.getRegister(SP::I6, MVT::i32),
 803                                  DAG.getConstant(TLI.getVarArgsFrameOffset(),
 804                                                  MVT::i32));
 805   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
 806   return DAG.getStore(Op.getOperand(0), Offset, Op.getOperand(1), SV, 0);
 807 }
 808
 809 static SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG) {
 810   SDNode *Node = Op.getNode();
 811   MVT VT = Node->getValueType(0);
 812   SDValue InChain = Node->getOperand(0);
 813   SDValue VAListPtr = Node->getOperand(1);
 814   const Value *SV = cast<SrcValueSDNode>(Node->getOperand(2))->getValue();
 815   SDValue VAList = DAG.getLoad(MVT::i32, InChain, VAListPtr, SV, 0);
 816   // Increment the pointer, VAList, to the next vaarg
 817   SDValue NextPtr = DAG.getNode(ISD::ADD, MVT::i32, VAList,
 818                                   DAG.getConstant(VT.getSizeInBits()/8,
 819                                                   MVT::i32));
 820   // Store the incremented VAList to the legalized pointer
 821   InChain = DAG.getStore(VAList.getValue(1), NextPtr,
 822                          VAListPtr, SV, 0);
 823   // Load the actual argument out of the pointer VAList, unless this is an
 824   // f64 load.
 825   if (VT != MVT::f64)
 826     return DAG.getLoad(VT, InChain, VAList, NULL, 0);
 827
 828   // Otherwise, load it as i64, then do a bitconvert.
 829   SDValue V = DAG.getLoad(MVT::i64, InChain, VAList, NULL, 0);
 830
 831   // Bit-Convert the value to f64.
 832   SDValue Ops[2] = {
 833     DAG.getNode(ISD::BIT_CONVERT, MVT::f64, V),
 834     V.getValue(1)
 835   };
 836   return DAG.getMergeValues(Ops, 2);
 837 }
 838
 839 static SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) {
 840   SDValue Chain = Op.getOperand(0);  // Legalize the chain.
 841   SDValue Size  = Op.getOperand(1);  // Legalize the size.
 842
 843   unsigned SPReg = SP::O6;
 844   SDValue SP = DAG.getCopyFromReg(Chain, SPReg, MVT::i32);
 845   SDValue NewSP = DAG.getNode(ISD::SUB, MVT::i32, SP, Size);    // Value
 846   Chain = DAG.getCopyToReg(SP.getValue(1), SPReg, NewSP);      // Output chain
 847
 848   // The resultant pointer is actually 16 words from the bottom of the stack,
 849   // to provide a register spill area.
 850   SDValue NewVal = DAG.getNode(ISD::ADD, MVT::i32, NewSP,
 851                                  DAG.getConstant(96, MVT::i32));
 852   SDValue Ops[2] = { NewVal, Chain };
 853   return DAG.getMergeValues(Ops, 2);
 854 }
 855
 856
 857 SDValue SparcTargetLowering::
 858 LowerOperation(SDValue Op, SelectionDAG &DAG) {
 859   switch (Op.getOpcode()) {
 860   default: assert(0 && "Should not custom lower this!");
 861   // Frame & Return address.  Currently unimplemented
 862   case ISD::RETURNADDR: return SDValue();
 863   case ISD::FRAMEADDR:  return SDValue();
 864   case ISD::GlobalTLSAddress:
 865     assert(0 && "TLS not implemented for Sparc.");
 866   case ISD::GlobalAddress:      return LowerGLOBALADDRESS(Op, DAG);
 867   case ISD::ConstantPool:       return LowerCONSTANTPOOL(Op, DAG);
 868   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
 869   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
 870   case ISD::BR_CC:              return LowerBR_CC(Op, DAG);
 871   case ISD::SELECT_CC:          return LowerSELECT_CC(Op, DAG);
 872   case ISD::VASTART:            return LowerVASTART(Op, DAG, *this);
 873   case ISD::VAARG:              return LowerVAARG(Op, DAG);
 874   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
 875   case ISD::CALL:               return LowerCALL(Op, DAG);
 876   case ISD::RET:                return LowerRET(Op, DAG);
 877   }
 878 }
 879
 880 MachineBasicBlock *
 881 SparcTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
 882                                                  MachineBasicBlock *BB) {
 883   const TargetInstrInfo &TII = *getTargetMachine().getInstrInfo();
 884   unsigned BROpcode;
 885   unsigned CC;
 886   // Figure out the conditional branch opcode to use for this select_cc.
 887   switch (MI->getOpcode()) {
 888   default: assert(0 && "Unknown SELECT_CC!");
 889   case SP::SELECT_CC_Int_ICC:
 890   case SP::SELECT_CC_FP_ICC:
 891   case SP::SELECT_CC_DFP_ICC:
 892     BROpcode = SP::BCOND;
 893     break;
 894   case SP::SELECT_CC_Int_FCC:
 895   case SP::SELECT_CC_FP_FCC:
 896   case SP::SELECT_CC_DFP_FCC:
 897     BROpcode = SP::FBCOND;
 898     break;
 899   }
 900
 901   CC = (SPCC::CondCodes)MI->getOperand(3).getImm();
 902
 903   // To "insert" a SELECT_CC instruction, we actually have to insert the diamond
 904   // control-flow pattern.  The incoming instruction knows the destination vreg
 905   // to set, the condition code register to branch on, the true/false values to
 906   // select between, and a branch opcode to use.
 907   const BasicBlock *LLVM_BB = BB->getBasicBlock();
 908   MachineFunction::iterator It = BB;
 909   ++It;
 910
 911   //  thisMBB:
 912   //  ...
 913   //   TrueVal = ...
 914   //   [f]bCC copy1MBB
 915   //   fallthrough --> copy0MBB
 916   MachineBasicBlock *thisMBB = BB;
 917   MachineFunction *F = BB->getParent();
 918   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
 919   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
 920   BuildMI(BB, TII.get(BROpcode)).addMBB(sinkMBB).addImm(CC);
 921   F->insert(It, copy0MBB);
 922   F->insert(It, sinkMBB);
 923   // Update machine-CFG edges by transferring all successors of the current
 924   // block to the new block which will contain the Phi node for the select.
 925   sinkMBB->transferSuccessors(BB);
 926   // Next, add the true and fallthrough blocks as its successors.
 927   BB->addSuccessor(copy0MBB);
 928   BB->addSuccessor(sinkMBB);
 929
 930   //  copy0MBB:
 931   //   %FalseValue = ...
 932   //   # fallthrough to sinkMBB
 933   BB = copy0MBB;
 934
 935   // Update machine-CFG edges
 936   BB->addSuccessor(sinkMBB);
 937
 938   //  sinkMBB:
 939   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
 940   //  ...
 941   BB = sinkMBB;
 942   BuildMI(BB, TII.get(SP::PHI), MI->getOperand(0).getReg())
 943     .addReg(MI->getOperand(2).getReg()).addMBB(copy0MBB)
 944     .addReg(MI->getOperand(1).getReg()).addMBB(thisMBB);
 945
 946   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
 947   return BB;
 948 }
 949
 950 //===----------------------------------------------------------------------===//
 951 //                         Sparc Inline Assembly Support
 952 //===----------------------------------------------------------------------===//
 953
 954 /// getConstraintType - Given a constraint letter, return the type of
 955 /// constraint it is for this target.
 956 SparcTargetLowering::ConstraintType
 957 SparcTargetLowering::getConstraintType(const std::string &Constraint) const {
 958   if (Constraint.size() == 1) {
 959     switch (Constraint[0]) {
 960     default:  break;
 961     case 'r': return C_RegisterClass;
 962     }
 963   }
 964
 965   return TargetLowering::getConstraintType(Constraint);
 966 }
 967
 968 std::pair<unsigned, const TargetRegisterClass*>
 969 SparcTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
 970                                                   MVT VT) const {
 971   if (Constraint.size() == 1) {
 972     switch (Constraint[0]) {
 973     case 'r':
 974       return std::make_pair(0U, SP::IntRegsRegisterClass);
 975     }
 976   }
 977
 978   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
 979 }
 980
 981 std::vector<unsigned> SparcTargetLowering::
 982 getRegClassForInlineAsmConstraint(const std::string &Constraint,
 983                                   MVT VT) const {
 984   if (Constraint.size() != 1)
 985     return std::vector<unsigned>();
 986
 987   switch (Constraint[0]) {
 988   default: break;
 989   case 'r':
 990     return make_vector<unsigned>(SP::L0, SP::L1, SP::L2, SP::L3,
 991                                  SP::L4, SP::L5, SP::L6, SP::L7,
 992                                  SP::I0, SP::I1, SP::I2, SP::I3,
 993                                  SP::I4, SP::I5,
 994                                  SP::O0, SP::O1, SP::O2, SP::O3,
 995                                  SP::O4, SP::O5, SP::O7, 0);
 996   }
 997
 998   return std::vector<unsigned>();
 999 }