lib/Target/Sparc/SparcISelLowering.cpp

   1 //===-- SparcISelLowering.cpp - Sparc DAG Lowering Implementation ---------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the interfaces that Sparc uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "SparcISelLowering.h"
  16 #include "SparcMachineFunctionInfo.h"
  17 #include "SparcRegisterInfo.h"
  18 #include "SparcTargetMachine.h"
  19 #include "MCTargetDesc/SparcBaseInfo.h"
  20 #include "llvm/CodeGen/CallingConvLower.h"
  21 #include "llvm/CodeGen/MachineFrameInfo.h"
  22 #include "llvm/CodeGen/MachineFunction.h"
  23 #include "llvm/CodeGen/MachineInstrBuilder.h"
  24 #include "llvm/CodeGen/MachineRegisterInfo.h"
  25 #include "llvm/CodeGen/SelectionDAG.h"
  26 #include "llvm/CodeGen/TargetLoweringObjectFileImpl.h"
  27 #include "llvm/IR/DerivedTypes.h"
  28 #include "llvm/IR/Function.h"
  29 #include "llvm/IR/Module.h"
  30 #include "llvm/Support/ErrorHandling.h"
  31 using namespace llvm;
  32
  33
  34 //===----------------------------------------------------------------------===//
  35 // Calling Convention Implementation
  36 //===----------------------------------------------------------------------===//
  37
  38 static bool CC_Sparc_Assign_SRet(unsigned &ValNo, MVT &ValVT,
  39                                  MVT &LocVT, CCValAssign::LocInfo &LocInfo,
  40                                  ISD::ArgFlagsTy &ArgFlags, CCState &State)
  41 {
  42   assert (ArgFlags.isSRet());
  43
  44   // Assign SRet argument.
  45   State.addLoc(CCValAssign::getCustomMem(ValNo, ValVT,
  46                                          0,
  47                                          LocVT, LocInfo));
  48   return true;
  49 }
  50
  51 static bool CC_Sparc_Assign_f64(unsigned &ValNo, MVT &ValVT,
  52                                 MVT &LocVT, CCValAssign::LocInfo &LocInfo,
  53                                 ISD::ArgFlagsTy &ArgFlags, CCState &State)
  54 {
  55   static const uint16_t RegList[] = {
  56     SP::I0, SP::I1, SP::I2, SP::I3, SP::I4, SP::I5
  57   };
  58   // Try to get first reg.
  59   if (unsigned Reg = State.AllocateReg(RegList, 6)) {
  60     State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
  61   } else {
  62     // Assign whole thing in stack.
  63     State.addLoc(CCValAssign::getCustomMem(ValNo, ValVT,
  64                                            State.AllocateStack(8,4),
  65                                            LocVT, LocInfo));
  66     return true;
  67   }
  68
  69   // Try to get second reg.
  70   if (unsigned Reg = State.AllocateReg(RegList, 6))
  71     State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
  72   else
  73     State.addLoc(CCValAssign::getCustomMem(ValNo, ValVT,
  74                                            State.AllocateStack(4,4),
  75                                            LocVT, LocInfo));
  76   return true;
  77 }
  78
  79 // Allocate a full-sized argument for the 64-bit ABI.
  80 static bool CC_Sparc64_Full(unsigned &ValNo, MVT &ValVT,
  81                             MVT &LocVT, CCValAssign::LocInfo &LocInfo,
  82                             ISD::ArgFlagsTy &ArgFlags, CCState &State) {
  83   assert((LocVT == MVT::f32 || LocVT == MVT::f128
  84           || LocVT.getSizeInBits() == 64) &&
  85          "Can't handle non-64 bits locations");
  86
  87   // Stack space is allocated for all arguments starting from [%fp+BIAS+128].
  88   unsigned size      = (LocVT == MVT::f128) ? 16 : 8;
  89   unsigned alignment = (LocVT == MVT::f128) ? 16 : 8;
  90   unsigned Offset = State.AllocateStack(size, alignment);
  91   unsigned Reg = 0;
  92
  93   if (LocVT == MVT::i64 && Offset < 6*8)
  94     // Promote integers to %i0-%i5.
  95     Reg = SP::I0 + Offset/8;
  96   else if (LocVT == MVT::f64 && Offset < 16*8)
  97     // Promote doubles to %d0-%d30. (Which LLVM calls D0-D15).
  98     Reg = SP::D0 + Offset/8;
  99   else if (LocVT == MVT::f32 && Offset < 16*8)
 100     // Promote floats to %f1, %f3, ...
 101     Reg = SP::F1 + Offset/4;
 102   else if (LocVT == MVT::f128 && Offset < 16*8)
 103     // Promote long doubles to %q0-%q28. (Which LLVM calls Q0-Q7).
 104     Reg = SP::Q0 + Offset/16;
 105
 106   // Promote to register when possible, otherwise use the stack slot.
 107   if (Reg) {
 108     State.addLoc(CCValAssign::getReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 109     return true;
 110   }
 111
 112   // This argument goes on the stack in an 8-byte slot.
 113   // When passing floats, LocVT is smaller than 8 bytes. Adjust the offset to
 114   // the right-aligned float. The first 4 bytes of the stack slot are undefined.
 115   if (LocVT == MVT::f32)
 116     Offset += 4;
 117
 118   State.addLoc(CCValAssign::getMem(ValNo, ValVT, Offset, LocVT, LocInfo));
 119   return true;
 120 }
 121
 122 // Allocate a half-sized argument for the 64-bit ABI.
 123 //
 124 // This is used when passing { float, int } structs by value in registers.
 125 static bool CC_Sparc64_Half(unsigned &ValNo, MVT &ValVT,
 126                             MVT &LocVT, CCValAssign::LocInfo &LocInfo,
 127                             ISD::ArgFlagsTy &ArgFlags, CCState &State) {
 128   assert(LocVT.getSizeInBits() == 32 && "Can't handle non-32 bits locations");
 129   unsigned Offset = State.AllocateStack(4, 4);
 130
 131   if (LocVT == MVT::f32 && Offset < 16*8) {
 132     // Promote floats to %f0-%f31.
 133     State.addLoc(CCValAssign::getReg(ValNo, ValVT, SP::F0 + Offset/4,
 134                                      LocVT, LocInfo));
 135     return true;
 136   }
 137
 138   if (LocVT == MVT::i32 && Offset < 6*8) {
 139     // Promote integers to %i0-%i5, using half the register.
 140     unsigned Reg = SP::I0 + Offset/8;
 141     LocVT = MVT::i64;
 142     LocInfo = CCValAssign::AExt;
 143
 144     // Set the Custom bit if this i32 goes in the high bits of a register.
 145     if (Offset % 8 == 0)
 146       State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg,
 147                                              LocVT, LocInfo));
 148     else
 149       State.addLoc(CCValAssign::getReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 150     return true;
 151   }
 152
 153   State.addLoc(CCValAssign::getMem(ValNo, ValVT, Offset, LocVT, LocInfo));
 154   return true;
 155 }
 156
 157 #include "SparcGenCallingConv.inc"
 158
 159 // The calling conventions in SparcCallingConv.td are described in terms of the
 160 // callee's register window. This function translates registers to the
 161 // corresponding caller window %o register.
 162 static unsigned toCallerWindow(unsigned Reg) {
 163   assert(SP::I0 + 7 == SP::I7 && SP::O0 + 7 == SP::O7 && "Unexpected enum");
 164   if (Reg >= SP::I0 && Reg <= SP::I7)
 165     return Reg - SP::I0 + SP::O0;
 166   return Reg;
 167 }
 168
 169 SDValue
 170 SparcTargetLowering::LowerReturn(SDValue Chain,
 171                                  CallingConv::ID CallConv, bool IsVarArg,
 172                                  const SmallVectorImpl<ISD::OutputArg> &Outs,
 173                                  const SmallVectorImpl<SDValue> &OutVals,
 174                                  SDLoc DL, SelectionDAG &DAG) const {
 175   if (Subtarget->is64Bit())
 176     return LowerReturn_64(Chain, CallConv, IsVarArg, Outs, OutVals, DL, DAG);
 177   return LowerReturn_32(Chain, CallConv, IsVarArg, Outs, OutVals, DL, DAG);
 178 }
 179
 180 SDValue
 181 SparcTargetLowering::LowerReturn_32(SDValue Chain,
 182                                     CallingConv::ID CallConv, bool IsVarArg,
 183                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 184                                     const SmallVectorImpl<SDValue> &OutVals,
 185                                     SDLoc DL, SelectionDAG &DAG) const {
 186   MachineFunction &MF = DAG.getMachineFunction();
 187
 188   // CCValAssign - represent the assignment of the return value to locations.
 189   SmallVector<CCValAssign, 16> RVLocs;
 190
 191   // CCState - Info about the registers and stack slot.
 192   CCState CCInfo(CallConv, IsVarArg, DAG.getMachineFunction(),
 193                  DAG.getTarget(), RVLocs, *DAG.getContext());
 194
 195   // Analyze return values.
 196   CCInfo.AnalyzeReturn(Outs, RetCC_Sparc32);
 197
 198   SDValue Flag;
 199   SmallVector<SDValue, 4> RetOps(1, Chain);
 200   // Make room for the return address offset.
 201   RetOps.push_back(SDValue());
 202
 203   // Copy the result values into the output registers.
 204   for (unsigned i = 0; i != RVLocs.size(); ++i) {
 205     CCValAssign &VA = RVLocs[i];
 206     assert(VA.isRegLoc() && "Can only return in registers!");
 207
 208     Chain = DAG.getCopyToReg(Chain, DL, VA.getLocReg(),
 209                              OutVals[i], Flag);
 210
 211     // Guarantee that all emitted copies are stuck together with flags.
 212     Flag = Chain.getValue(1);
 213     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
 214   }
 215
 216   unsigned RetAddrOffset = 8; // Call Inst + Delay Slot
 217   // If the function returns a struct, copy the SRetReturnReg to I0
 218   if (MF.getFunction()->hasStructRetAttr()) {
 219     SparcMachineFunctionInfo *SFI = MF.getInfo<SparcMachineFunctionInfo>();
 220     unsigned Reg = SFI->getSRetReturnReg();
 221     if (!Reg)
 222       llvm_unreachable("sret virtual register not created in the entry block");
 223     SDValue Val = DAG.getCopyFromReg(Chain, DL, Reg, getPointerTy());
 224     Chain = DAG.getCopyToReg(Chain, DL, SP::I0, Val, Flag);
 225     Flag = Chain.getValue(1);
 226     RetOps.push_back(DAG.getRegister(SP::I0, getPointerTy()));
 227     RetAddrOffset = 12; // CallInst + Delay Slot + Unimp
 228   }
 229
 230   RetOps[0] = Chain;  // Update chain.
 231   RetOps[1] = DAG.getConstant(RetAddrOffset, MVT::i32);
 232
 233   // Add the flag if we have it.
 234   if (Flag.getNode())
 235     RetOps.push_back(Flag);
 236
 237   return DAG.getNode(SPISD::RET_FLAG, DL, MVT::Other,
 238                      &RetOps[0], RetOps.size());
 239 }
 240
 241 // Lower return values for the 64-bit ABI.
 242 // Return values are passed the exactly the same way as function arguments.
 243 SDValue
 244 SparcTargetLowering::LowerReturn_64(SDValue Chain,
 245                                     CallingConv::ID CallConv, bool IsVarArg,
 246                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 247                                     const SmallVectorImpl<SDValue> &OutVals,
 248                                     SDLoc DL, SelectionDAG &DAG) const {
 249   // CCValAssign - represent the assignment of the return value to locations.
 250   SmallVector<CCValAssign, 16> RVLocs;
 251
 252   // CCState - Info about the registers and stack slot.
 253   CCState CCInfo(CallConv, IsVarArg, DAG.getMachineFunction(),
 254                  DAG.getTarget(), RVLocs, *DAG.getContext());
 255
 256   // Analyze return values.
 257   CCInfo.AnalyzeReturn(Outs, CC_Sparc64);
 258
 259   SDValue Flag;
 260   SmallVector<SDValue, 4> RetOps(1, Chain);
 261
 262   // The second operand on the return instruction is the return address offset.
 263   // The return address is always %i7+8 with the 64-bit ABI.
 264   RetOps.push_back(DAG.getConstant(8, MVT::i32));
 265
 266   // Copy the result values into the output registers.
 267   for (unsigned i = 0; i != RVLocs.size(); ++i) {
 268     CCValAssign &VA = RVLocs[i];
 269     assert(VA.isRegLoc() && "Can only return in registers!");
 270     SDValue OutVal = OutVals[i];
 271
 272     // Integer return values must be sign or zero extended by the callee.
 273     switch (VA.getLocInfo()) {
 274     case CCValAssign::SExt:
 275       OutVal = DAG.getNode(ISD::SIGN_EXTEND, DL, VA.getLocVT(), OutVal);
 276       break;
 277     case CCValAssign::ZExt:
 278       OutVal = DAG.getNode(ISD::ZERO_EXTEND, DL, VA.getLocVT(), OutVal);
 279       break;
 280     case CCValAssign::AExt:
 281       OutVal = DAG.getNode(ISD::ANY_EXTEND, DL, VA.getLocVT(), OutVal);
 282     default:
 283       break;
 284     }
 285
 286     // The custom bit on an i32 return value indicates that it should be passed
 287     // in the high bits of the register.
 288     if (VA.getValVT() == MVT::i32 && VA.needsCustom()) {
 289       OutVal = DAG.getNode(ISD::SHL, DL, MVT::i64, OutVal,
 290                            DAG.getConstant(32, MVT::i32));
 291
 292       // The next value may go in the low bits of the same register.
 293       // Handle both at once.
 294       if (i+1 < RVLocs.size() && RVLocs[i+1].getLocReg() == VA.getLocReg()) {
 295         SDValue NV = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i64, OutVals[i+1]);
 296         OutVal = DAG.getNode(ISD::OR, DL, MVT::i64, OutVal, NV);
 297         // Skip the next value, it's already done.
 298         ++i;
 299       }
 300     }
 301
 302     Chain = DAG.getCopyToReg(Chain, DL, VA.getLocReg(), OutVal, Flag);
 303
 304     // Guarantee that all emitted copies are stuck together with flags.
 305     Flag = Chain.getValue(1);
 306     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
 307   }
 308
 309   RetOps[0] = Chain;  // Update chain.
 310
 311   // Add the flag if we have it.
 312   if (Flag.getNode())
 313     RetOps.push_back(Flag);
 314
 315   return DAG.getNode(SPISD::RET_FLAG, DL, MVT::Other,
 316                      &RetOps[0], RetOps.size());
 317 }
 318
 319 SDValue SparcTargetLowering::
 320 LowerFormalArguments(SDValue Chain,
 321                      CallingConv::ID CallConv,
 322                      bool IsVarArg,
 323                      const SmallVectorImpl<ISD::InputArg> &Ins,
 324                      SDLoc DL,
 325                      SelectionDAG &DAG,
 326                      SmallVectorImpl<SDValue> &InVals) const {
 327   if (Subtarget->is64Bit())
 328     return LowerFormalArguments_64(Chain, CallConv, IsVarArg, Ins,
 329                                    DL, DAG, InVals);
 330   return LowerFormalArguments_32(Chain, CallConv, IsVarArg, Ins,
 331                                  DL, DAG, InVals);
 332 }
 333
 334 /// LowerFormalArguments32 - V8 uses a very simple ABI, where all values are
 335 /// passed in either one or two GPRs, including FP values.  TODO: we should
 336 /// pass FP values in FP registers for fastcc functions.
 337 SDValue SparcTargetLowering::
 338 LowerFormalArguments_32(SDValue Chain,
 339                         CallingConv::ID CallConv,
 340                         bool isVarArg,
 341                         const SmallVectorImpl<ISD::InputArg> &Ins,
 342                         SDLoc dl,
 343                         SelectionDAG &DAG,
 344                         SmallVectorImpl<SDValue> &InVals) const {
 345   MachineFunction &MF = DAG.getMachineFunction();
 346   MachineRegisterInfo &RegInfo = MF.getRegInfo();
 347   SparcMachineFunctionInfo *FuncInfo = MF.getInfo<SparcMachineFunctionInfo>();
 348
 349   // Assign locations to all of the incoming arguments.
 350   SmallVector<CCValAssign, 16> ArgLocs;
 351   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
 352                  getTargetMachine(), ArgLocs, *DAG.getContext());
 353   CCInfo.AnalyzeFormalArguments(Ins, CC_Sparc32);
 354
 355   const unsigned StackOffset = 92;
 356
 357   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
 358     CCValAssign &VA = ArgLocs[i];
 359
 360     if (i == 0  && Ins[i].Flags.isSRet()) {
 361       // Get SRet from [%fp+64].
 362       int FrameIdx = MF.getFrameInfo()->CreateFixedObject(4, 64, true);
 363       SDValue FIPtr = DAG.getFrameIndex(FrameIdx, MVT::i32);
 364       SDValue Arg = DAG.getLoad(MVT::i32, dl, Chain, FIPtr,
 365                                 MachinePointerInfo(),
 366                                 false, false, false, 0);
 367       InVals.push_back(Arg);
 368       continue;
 369     }
 370
 371     if (VA.isRegLoc()) {
 372       if (VA.needsCustom()) {
 373         assert(VA.getLocVT() == MVT::f64);
 374         unsigned VRegHi = RegInfo.createVirtualRegister(&SP::IntRegsRegClass);
 375         MF.getRegInfo().addLiveIn(VA.getLocReg(), VRegHi);
 376         SDValue HiVal = DAG.getCopyFromReg(Chain, dl, VRegHi, MVT::i32);
 377
 378         assert(i+1 < e);
 379         CCValAssign &NextVA = ArgLocs[++i];
 380
 381         SDValue LoVal;
 382         if (NextVA.isMemLoc()) {
 383           int FrameIdx = MF.getFrameInfo()->
 384             CreateFixedObject(4, StackOffset+NextVA.getLocMemOffset(),true);
 385           SDValue FIPtr = DAG.getFrameIndex(FrameIdx, MVT::i32);
 386           LoVal = DAG.getLoad(MVT::i32, dl, Chain, FIPtr,
 387                               MachinePointerInfo(),
 388                               false, false, false, 0);
 389         } else {
 390           unsigned loReg = MF.addLiveIn(NextVA.getLocReg(),
 391                                         &SP::IntRegsRegClass);
 392           LoVal = DAG.getCopyFromReg(Chain, dl, loReg, MVT::i32);
 393         }
 394         SDValue WholeValue =
 395           DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, LoVal, HiVal);
 396         WholeValue = DAG.getNode(ISD::BITCAST, dl, MVT::f64, WholeValue);
 397         InVals.push_back(WholeValue);
 398         continue;
 399       }
 400       unsigned VReg = RegInfo.createVirtualRegister(&SP::IntRegsRegClass);
 401       MF.getRegInfo().addLiveIn(VA.getLocReg(), VReg);
 402       SDValue Arg = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i32);
 403       if (VA.getLocVT() == MVT::f32)
 404         Arg = DAG.getNode(ISD::BITCAST, dl, MVT::f32, Arg);
 405       else if (VA.getLocVT() != MVT::i32) {
 406         Arg = DAG.getNode(ISD::AssertSext, dl, MVT::i32, Arg,
 407                           DAG.getValueType(VA.getLocVT()));
 408         Arg = DAG.getNode(ISD::TRUNCATE, dl, VA.getLocVT(), Arg);
 409       }
 410       InVals.push_back(Arg);
 411       continue;
 412     }
 413
 414     assert(VA.isMemLoc());
 415
 416     unsigned Offset = VA.getLocMemOffset()+StackOffset;
 417
 418     if (VA.needsCustom()) {
 419       assert(VA.getValVT() == MVT::f64);
 420       // If it is double-word aligned, just load.
 421       if (Offset % 8 == 0) {
 422         int FI = MF.getFrameInfo()->CreateFixedObject(8,
 423                                                       Offset,
 424                                                       true);
 425         SDValue FIPtr = DAG.getFrameIndex(FI, getPointerTy());
 426         SDValue Load = DAG.getLoad(VA.getValVT(), dl, Chain, FIPtr,
 427                                    MachinePointerInfo(),
 428                                    false,false, false, 0);
 429         InVals.push_back(Load);
 430         continue;
 431       }
 432
 433       int FI = MF.getFrameInfo()->CreateFixedObject(4,
 434                                                     Offset,
 435                                                     true);
 436       SDValue FIPtr = DAG.getFrameIndex(FI, getPointerTy());
 437       SDValue HiVal = DAG.getLoad(MVT::i32, dl, Chain, FIPtr,
 438                                   MachinePointerInfo(),
 439                                   false, false, false, 0);
 440       int FI2 = MF.getFrameInfo()->CreateFixedObject(4,
 441                                                      Offset+4,
 442                                                      true);
 443       SDValue FIPtr2 = DAG.getFrameIndex(FI2, getPointerTy());
 444
 445       SDValue LoVal = DAG.getLoad(MVT::i32, dl, Chain, FIPtr2,
 446                                   MachinePointerInfo(),
 447                                   false, false, false, 0);
 448
 449       SDValue WholeValue =
 450         DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, LoVal, HiVal);
 451       WholeValue = DAG.getNode(ISD::BITCAST, dl, MVT::f64, WholeValue);
 452       InVals.push_back(WholeValue);
 453       continue;
 454     }
 455
 456     int FI = MF.getFrameInfo()->CreateFixedObject(4,
 457                                                   Offset,
 458                                                   true);
 459     SDValue FIPtr = DAG.getFrameIndex(FI, getPointerTy());
 460     SDValue Load ;
 461     if (VA.getValVT() == MVT::i32 || VA.getValVT() == MVT::f32) {
 462       Load = DAG.getLoad(VA.getValVT(), dl, Chain, FIPtr,
 463                          MachinePointerInfo(),
 464                          false, false, false, 0);
 465     } else {
 466       ISD::LoadExtType LoadOp = ISD::SEXTLOAD;
 467       // Sparc is big endian, so add an offset based on the ObjectVT.
 468       unsigned Offset = 4-std::max(1U, VA.getValVT().getSizeInBits()/8);
 469       FIPtr = DAG.getNode(ISD::ADD, dl, MVT::i32, FIPtr,
 470                           DAG.getConstant(Offset, MVT::i32));
 471       Load = DAG.getExtLoad(LoadOp, dl, MVT::i32, Chain, FIPtr,
 472                             MachinePointerInfo(),
 473                             VA.getValVT(), false, false,0);
 474       Load = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), Load);
 475     }
 476     InVals.push_back(Load);
 477   }
 478
 479   if (MF.getFunction()->hasStructRetAttr()) {
 480     // Copy the SRet Argument to SRetReturnReg.
 481     SparcMachineFunctionInfo *SFI = MF.getInfo<SparcMachineFunctionInfo>();
 482     unsigned Reg = SFI->getSRetReturnReg();
 483     if (!Reg) {
 484       Reg = MF.getRegInfo().createVirtualRegister(&SP::IntRegsRegClass);
 485       SFI->setSRetReturnReg(Reg);
 486     }
 487     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[0]);
 488     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
 489   }
 490
 491   // Store remaining ArgRegs to the stack if this is a varargs function.
 492   if (isVarArg) {
 493     static const uint16_t ArgRegs[] = {
 494       SP::I0, SP::I1, SP::I2, SP::I3, SP::I4, SP::I5
 495     };
 496     unsigned NumAllocated = CCInfo.getFirstUnallocated(ArgRegs, 6);
 497     const uint16_t *CurArgReg = ArgRegs+NumAllocated, *ArgRegEnd = ArgRegs+6;
 498     unsigned ArgOffset = CCInfo.getNextStackOffset();
 499     if (NumAllocated == 6)
 500       ArgOffset += StackOffset;
 501     else {
 502       assert(!ArgOffset);
 503       ArgOffset = 68+4*NumAllocated;
 504     }
 505
 506     // Remember the vararg offset for the va_start implementation.
 507     FuncInfo->setVarArgsFrameOffset(ArgOffset);
 508
 509     std::vector<SDValue> OutChains;
 510
 511     for (; CurArgReg != ArgRegEnd; ++CurArgReg) {
 512       unsigned VReg = RegInfo.createVirtualRegister(&SP::IntRegsRegClass);
 513       MF.getRegInfo().addLiveIn(*CurArgReg, VReg);
 514       SDValue Arg = DAG.getCopyFromReg(DAG.getRoot(), dl, VReg, MVT::i32);
 515
 516       int FrameIdx = MF.getFrameInfo()->CreateFixedObject(4, ArgOffset,
 517                                                           true);
 518       SDValue FIPtr = DAG.getFrameIndex(FrameIdx, MVT::i32);
 519
 520       OutChains.push_back(DAG.getStore(DAG.getRoot(), dl, Arg, FIPtr,
 521                                        MachinePointerInfo(),
 522                                        false, false, 0));
 523       ArgOffset += 4;
 524     }
 525
 526     if (!OutChains.empty()) {
 527       OutChains.push_back(Chain);
 528       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
 529                           &OutChains[0], OutChains.size());
 530     }
 531   }
 532
 533   return Chain;
 534 }
 535
 536 // Lower formal arguments for the 64 bit ABI.
 537 SDValue SparcTargetLowering::
 538 LowerFormalArguments_64(SDValue Chain,
 539                         CallingConv::ID CallConv,
 540                         bool IsVarArg,
 541                         const SmallVectorImpl<ISD::InputArg> &Ins,
 542                         SDLoc DL,
 543                         SelectionDAG &DAG,
 544                         SmallVectorImpl<SDValue> &InVals) const {
 545   MachineFunction &MF = DAG.getMachineFunction();
 546
 547   // Analyze arguments according to CC_Sparc64.
 548   SmallVector<CCValAssign, 16> ArgLocs;
 549   CCState CCInfo(CallConv, IsVarArg, DAG.getMachineFunction(),
 550                  getTargetMachine(), ArgLocs, *DAG.getContext());
 551   CCInfo.AnalyzeFormalArguments(Ins, CC_Sparc64);
 552
 553   // The argument array begins at %fp+BIAS+128, after the register save area.
 554   const unsigned ArgArea = 128;
 555
 556   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
 557     CCValAssign &VA = ArgLocs[i];
 558     if (VA.isRegLoc()) {
 559       // This argument is passed in a register.
 560       // All integer register arguments are promoted by the caller to i64.
 561
 562       // Create a virtual register for the promoted live-in value.
 563       unsigned VReg = MF.addLiveIn(VA.getLocReg(),
 564                                    getRegClassFor(VA.getLocVT()));
 565       SDValue Arg = DAG.getCopyFromReg(Chain, DL, VReg, VA.getLocVT());
 566
 567       // Get the high bits for i32 struct elements.
 568       if (VA.getValVT() == MVT::i32 && VA.needsCustom())
 569         Arg = DAG.getNode(ISD::SRL, DL, VA.getLocVT(), Arg,
 570                           DAG.getConstant(32, MVT::i32));
 571
 572       // The caller promoted the argument, so insert an Assert?ext SDNode so we
 573       // won't promote the value again in this function.
 574       switch (VA.getLocInfo()) {
 575       case CCValAssign::SExt:
 576         Arg = DAG.getNode(ISD::AssertSext, DL, VA.getLocVT(), Arg,
 577                           DAG.getValueType(VA.getValVT()));
 578         break;
 579       case CCValAssign::ZExt:
 580         Arg = DAG.getNode(ISD::AssertZext, DL, VA.getLocVT(), Arg,
 581                           DAG.getValueType(VA.getValVT()));
 582         break;
 583       default:
 584         break;
 585       }
 586
 587       // Truncate the register down to the argument type.
 588       if (VA.isExtInLoc())
 589         Arg = DAG.getNode(ISD::TRUNCATE, DL, VA.getValVT(), Arg);
 590
 591       InVals.push_back(Arg);
 592       continue;
 593     }
 594
 595     // The registers are exhausted. This argument was passed on the stack.
 596     assert(VA.isMemLoc());
 597     // The CC_Sparc64_Full/Half functions compute stack offsets relative to the
 598     // beginning of the arguments area at %fp+BIAS+128.
 599     unsigned Offset = VA.getLocMemOffset() + ArgArea;
 600     unsigned ValSize = VA.getValVT().getSizeInBits() / 8;
 601     // Adjust offset for extended arguments, SPARC is big-endian.
 602     // The caller will have written the full slot with extended bytes, but we
 603     // prefer our own extending loads.
 604     if (VA.isExtInLoc())
 605       Offset += 8 - ValSize;
 606     int FI = MF.getFrameInfo()->CreateFixedObject(ValSize, Offset, true);
 607     InVals.push_back(DAG.getLoad(VA.getValVT(), DL, Chain,
 608                                  DAG.getFrameIndex(FI, getPointerTy()),
 609                                  MachinePointerInfo::getFixedStack(FI),
 610                                  false, false, false, 0));
 611   }
 612
 613   if (!IsVarArg)
 614     return Chain;
 615
 616   // This function takes variable arguments, some of which may have been passed
 617   // in registers %i0-%i5. Variable floating point arguments are never passed
 618   // in floating point registers. They go on %i0-%i5 or on the stack like
 619   // integer arguments.
 620   //
 621   // The va_start intrinsic needs to know the offset to the first variable
 622   // argument.
 623   unsigned ArgOffset = CCInfo.getNextStackOffset();
 624   SparcMachineFunctionInfo *FuncInfo = MF.getInfo<SparcMachineFunctionInfo>();
 625   // Skip the 128 bytes of register save area.
 626   FuncInfo->setVarArgsFrameOffset(ArgOffset + ArgArea +
 627                                   Subtarget->getStackPointerBias());
 628
 629   // Save the variable arguments that were passed in registers.
 630   // The caller is required to reserve stack space for 6 arguments regardless
 631   // of how many arguments were actually passed.
 632   SmallVector<SDValue, 8> OutChains;
 633   for (; ArgOffset < 6*8; ArgOffset += 8) {
 634     unsigned VReg = MF.addLiveIn(SP::I0 + ArgOffset/8, &SP::I64RegsRegClass);
 635     SDValue VArg = DAG.getCopyFromReg(Chain, DL, VReg, MVT::i64);
 636     int FI = MF.getFrameInfo()->CreateFixedObject(8, ArgOffset + ArgArea, true);
 637     OutChains.push_back(DAG.getStore(Chain, DL, VArg,
 638                                      DAG.getFrameIndex(FI, getPointerTy()),
 639                                      MachinePointerInfo::getFixedStack(FI),
 640                                      false, false, 0));
 641   }
 642
 643   if (!OutChains.empty())
 644     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
 645                         &OutChains[0], OutChains.size());
 646
 647   return Chain;
 648 }
 649
 650 SDValue
 651 SparcTargetLowering::LowerCall(TargetLowering::CallLoweringInfo &CLI,
 652                                SmallVectorImpl<SDValue> &InVals) const {
 653   if (Subtarget->is64Bit())
 654     return LowerCall_64(CLI, InVals);
 655   return LowerCall_32(CLI, InVals);
 656 }
 657
 658 static bool hasReturnsTwiceAttr(SelectionDAG &DAG, SDValue Callee,
 659                                      ImmutableCallSite *CS) {
 660   if (CS)
 661     return CS->hasFnAttr(Attribute::ReturnsTwice);
 662
 663   const Function *CalleeFn = 0;
 664   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
 665     CalleeFn = dyn_cast<Function>(G->getGlobal());
 666   } else if (ExternalSymbolSDNode *E =
 667              dyn_cast<ExternalSymbolSDNode>(Callee)) {
 668     const Function *Fn = DAG.getMachineFunction().getFunction();
 669     const Module *M = Fn->getParent();
 670     const char *CalleeName = E->getSymbol();
 671     CalleeFn = M->getFunction(CalleeName);
 672   }
 673
 674   if (!CalleeFn)
 675     return false;
 676   return CalleeFn->hasFnAttribute(Attribute::ReturnsTwice);
 677 }
 678
 679 // Lower a call for the 32-bit ABI.
 680 SDValue
 681 SparcTargetLowering::LowerCall_32(TargetLowering::CallLoweringInfo &CLI,
 682                                   SmallVectorImpl<SDValue> &InVals) const {
 683   SelectionDAG &DAG                     = CLI.DAG;
 684   SDLoc &dl                             = CLI.DL;
 685   SmallVectorImpl<ISD::OutputArg> &Outs = CLI.Outs;
 686   SmallVectorImpl<SDValue> &OutVals     = CLI.OutVals;
 687   SmallVectorImpl<ISD::InputArg> &Ins   = CLI.Ins;
 688   SDValue Chain                         = CLI.Chain;
 689   SDValue Callee                        = CLI.Callee;
 690   bool &isTailCall                      = CLI.IsTailCall;
 691   CallingConv::ID CallConv              = CLI.CallConv;
 692   bool isVarArg                         = CLI.IsVarArg;
 693
 694   // Sparc target does not yet support tail call optimization.
 695   isTailCall = false;
 696
 697   // Analyze operands of the call, assigning locations to each operand.
 698   SmallVector<CCValAssign, 16> ArgLocs;
 699   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
 700                  DAG.getTarget(), ArgLocs, *DAG.getContext());
 701   CCInfo.AnalyzeCallOperands(Outs, CC_Sparc32);
 702
 703   // Get the size of the outgoing arguments stack space requirement.
 704   unsigned ArgsSize = CCInfo.getNextStackOffset();
 705
 706   // Keep stack frames 8-byte aligned.
 707   ArgsSize = (ArgsSize+7) & ~7;
 708
 709   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
 710
 711   // Create local copies for byval args.
 712   SmallVector<SDValue, 8> ByValArgs;
 713   for (unsigned i = 0,  e = Outs.size(); i != e; ++i) {
 714     ISD::ArgFlagsTy Flags = Outs[i].Flags;
 715     if (!Flags.isByVal())
 716       continue;
 717
 718     SDValue Arg = OutVals[i];
 719     unsigned Size = Flags.getByValSize();
 720     unsigned Align = Flags.getByValAlign();
 721
 722     int FI = MFI->CreateStackObject(Size, Align, false);
 723     SDValue FIPtr = DAG.getFrameIndex(FI, getPointerTy());
 724     SDValue SizeNode = DAG.getConstant(Size, MVT::i32);
 725
 726     Chain = DAG.getMemcpy(Chain, dl, FIPtr, Arg, SizeNode, Align,
 727                           false,        // isVolatile,
 728                           (Size <= 32), // AlwaysInline if size <= 32
 729                           MachinePointerInfo(), MachinePointerInfo());
 730     ByValArgs.push_back(FIPtr);
 731   }
 732
 733   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(ArgsSize, true),
 734                                dl);
 735
 736   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
 737   SmallVector<SDValue, 8> MemOpChains;
 738
 739   const unsigned StackOffset = 92;
 740   bool hasStructRetAttr = false;
 741   // Walk the register/memloc assignments, inserting copies/loads.
 742   for (unsigned i = 0, realArgIdx = 0, byvalArgIdx = 0, e = ArgLocs.size();
 743        i != e;
 744        ++i, ++realArgIdx) {
 745     CCValAssign &VA = ArgLocs[i];
 746     SDValue Arg = OutVals[realArgIdx];
 747
 748     ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
 749
 750     // Use local copy if it is a byval arg.
 751     if (Flags.isByVal())
 752       Arg = ByValArgs[byvalArgIdx++];
 753
 754     // Promote the value if needed.
 755     switch (VA.getLocInfo()) {
 756     default: llvm_unreachable("Unknown loc info!");
 757     case CCValAssign::Full: break;
 758     case CCValAssign::SExt:
 759       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), Arg);
 760       break;
 761     case CCValAssign::ZExt:
 762       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), Arg);
 763       break;
 764     case CCValAssign::AExt:
 765       Arg = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), Arg);
 766       break;
 767     case CCValAssign::BCvt:
 768       Arg = DAG.getNode(ISD::BITCAST, dl, VA.getLocVT(), Arg);
 769       break;
 770     }
 771
 772     if (Flags.isSRet()) {
 773       assert(VA.needsCustom());
 774       // store SRet argument in %sp+64
 775       SDValue StackPtr = DAG.getRegister(SP::O6, MVT::i32);
 776       SDValue PtrOff = DAG.getIntPtrConstant(64);
 777       PtrOff = DAG.getNode(ISD::ADD, dl, MVT::i32, StackPtr, PtrOff);
 778       MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, PtrOff,
 779                                          MachinePointerInfo(),
 780                                          false, false, 0));
 781       hasStructRetAttr = true;
 782       continue;
 783     }
 784
 785     if (VA.needsCustom()) {
 786       assert(VA.getLocVT() == MVT::f64);
 787
 788       if (VA.isMemLoc()) {
 789         unsigned Offset = VA.getLocMemOffset() + StackOffset;
 790         // if it is double-word aligned, just store.
 791         if (Offset % 8 == 0) {
 792           SDValue StackPtr = DAG.getRegister(SP::O6, MVT::i32);
 793           SDValue PtrOff = DAG.getIntPtrConstant(Offset);
 794           PtrOff = DAG.getNode(ISD::ADD, dl, MVT::i32, StackPtr, PtrOff);
 795           MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, PtrOff,
 796                                              MachinePointerInfo(),
 797                                              false, false, 0));
 798           continue;
 799         }
 800       }
 801
 802       SDValue StackPtr = DAG.CreateStackTemporary(MVT::f64, MVT::i32);
 803       SDValue Store = DAG.getStore(DAG.getEntryNode(), dl,
 804                                    Arg, StackPtr, MachinePointerInfo(),
 805                                    false, false, 0);
 806       // Sparc is big-endian, so the high part comes first.
 807       SDValue Hi = DAG.getLoad(MVT::i32, dl, Store, StackPtr,
 808                                MachinePointerInfo(), false, false, false, 0);
 809       // Increment the pointer to the other half.
 810       StackPtr = DAG.getNode(ISD::ADD, dl, StackPtr.getValueType(), StackPtr,
 811                              DAG.getIntPtrConstant(4));
 812       // Load the low part.
 813       SDValue Lo = DAG.getLoad(MVT::i32, dl, Store, StackPtr,
 814                                MachinePointerInfo(), false, false, false, 0);
 815
 816       if (VA.isRegLoc()) {
 817         RegsToPass.push_back(std::make_pair(VA.getLocReg(), Hi));
 818         assert(i+1 != e);
 819         CCValAssign &NextVA = ArgLocs[++i];
 820         if (NextVA.isRegLoc()) {
 821           RegsToPass.push_back(std::make_pair(NextVA.getLocReg(), Lo));
 822         } else {
 823           // Store the low part in stack.
 824           unsigned Offset = NextVA.getLocMemOffset() + StackOffset;
 825           SDValue StackPtr = DAG.getRegister(SP::O6, MVT::i32);
 826           SDValue PtrOff = DAG.getIntPtrConstant(Offset);
 827           PtrOff = DAG.getNode(ISD::ADD, dl, MVT::i32, StackPtr, PtrOff);
 828           MemOpChains.push_back(DAG.getStore(Chain, dl, Lo, PtrOff,
 829                                              MachinePointerInfo(),
 830                                              false, false, 0));
 831         }
 832       } else {
 833         unsigned Offset = VA.getLocMemOffset() + StackOffset;
 834         // Store the high part.
 835         SDValue StackPtr = DAG.getRegister(SP::O6, MVT::i32);
 836         SDValue PtrOff = DAG.getIntPtrConstant(Offset);
 837         PtrOff = DAG.getNode(ISD::ADD, dl, MVT::i32, StackPtr, PtrOff);
 838         MemOpChains.push_back(DAG.getStore(Chain, dl, Hi, PtrOff,
 839                                            MachinePointerInfo(),
 840                                            false, false, 0));
 841         // Store the low part.
 842         PtrOff = DAG.getIntPtrConstant(Offset+4);
 843         PtrOff = DAG.getNode(ISD::ADD, dl, MVT::i32, StackPtr, PtrOff);
 844         MemOpChains.push_back(DAG.getStore(Chain, dl, Lo, PtrOff,
 845                                            MachinePointerInfo(),
 846                                            false, false, 0));
 847       }
 848       continue;
 849     }
 850
 851     // Arguments that can be passed on register must be kept at
 852     // RegsToPass vector
 853     if (VA.isRegLoc()) {
 854       if (VA.getLocVT() != MVT::f32) {
 855         RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
 856         continue;
 857       }
 858       Arg = DAG.getNode(ISD::BITCAST, dl, MVT::i32, Arg);
 859       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
 860       continue;
 861     }
 862
 863     assert(VA.isMemLoc());
 864
 865     // Create a store off the stack pointer for this argument.
 866     SDValue StackPtr = DAG.getRegister(SP::O6, MVT::i32);
 867     SDValue PtrOff = DAG.getIntPtrConstant(VA.getLocMemOffset()+StackOffset);
 868     PtrOff = DAG.getNode(ISD::ADD, dl, MVT::i32, StackPtr, PtrOff);
 869     MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, PtrOff,
 870                                        MachinePointerInfo(),
 871                                        false, false, 0));
 872   }
 873
 874
 875   // Emit all stores, make sure the occur before any copies into physregs.
 876   if (!MemOpChains.empty())
 877     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
 878                         &MemOpChains[0], MemOpChains.size());
 879
 880   // Build a sequence of copy-to-reg nodes chained together with token
 881   // chain and flag operands which copy the outgoing args into registers.
 882   // The InFlag in necessary since all emitted instructions must be
 883   // stuck together.
 884   SDValue InFlag;
 885   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
 886     unsigned Reg = toCallerWindow(RegsToPass[i].first);
 887     Chain = DAG.getCopyToReg(Chain, dl, Reg, RegsToPass[i].second, InFlag);
 888     InFlag = Chain.getValue(1);
 889   }
 890
 891   unsigned SRetArgSize = (hasStructRetAttr)? getSRetArgSize(DAG, Callee):0;
 892   bool hasReturnsTwice = hasReturnsTwiceAttr(DAG, Callee, CLI.CS);
 893
 894   // If the callee is a GlobalAddress node (quite common, every direct call is)
 895   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
 896   // Likewise ExternalSymbol -> TargetExternalSymbol.
 897   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
 898     Callee = DAG.getTargetGlobalAddress(G->getGlobal(), dl, MVT::i32);
 899   else if (ExternalSymbolSDNode *E = dyn_cast<ExternalSymbolSDNode>(Callee))
 900     Callee = DAG.getTargetExternalSymbol(E->getSymbol(), MVT::i32);
 901
 902   // Returns a chain & a flag for retval copy to use
 903   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
 904   SmallVector<SDValue, 8> Ops;
 905   Ops.push_back(Chain);
 906   Ops.push_back(Callee);
 907   if (hasStructRetAttr)
 908     Ops.push_back(DAG.getTargetConstant(SRetArgSize, MVT::i32));
 909   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
 910     Ops.push_back(DAG.getRegister(toCallerWindow(RegsToPass[i].first),
 911                                   RegsToPass[i].second.getValueType()));
 912
 913   // Add a register mask operand representing the call-preserved registers.
 914   const SparcRegisterInfo *TRI =
 915     ((const SparcTargetMachine&)getTargetMachine()).getRegisterInfo();
 916   const uint32_t *Mask = ((hasReturnsTwice)
 917                           ? TRI->getRTCallPreservedMask(CallConv)
 918                           : TRI->getCallPreservedMask(CallConv));
 919   assert(Mask && "Missing call preserved mask for calling convention");
 920   Ops.push_back(DAG.getRegisterMask(Mask));
 921
 922   if (InFlag.getNode())
 923     Ops.push_back(InFlag);
 924
 925   Chain = DAG.getNode(SPISD::CALL, dl, NodeTys, &Ops[0], Ops.size());
 926   InFlag = Chain.getValue(1);
 927
 928   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(ArgsSize, true),
 929                              DAG.getIntPtrConstant(0, true), InFlag, dl);
 930   InFlag = Chain.getValue(1);
 931
 932   // Assign locations to each value returned by this call.
 933   SmallVector<CCValAssign, 16> RVLocs;
 934   CCState RVInfo(CallConv, isVarArg, DAG.getMachineFunction(),
 935                  DAG.getTarget(), RVLocs, *DAG.getContext());
 936
 937   RVInfo.AnalyzeCallResult(Ins, RetCC_Sparc32);
 938
 939   // Copy all of the result registers out of their specified physreg.
 940   for (unsigned i = 0; i != RVLocs.size(); ++i) {
 941     Chain = DAG.getCopyFromReg(Chain, dl, toCallerWindow(RVLocs[i].getLocReg()),
 942                                RVLocs[i].getValVT(), InFlag).getValue(1);
 943     InFlag = Chain.getValue(2);
 944     InVals.push_back(Chain.getValue(0));
 945   }
 946
 947   return Chain;
 948 }
 949
 950 // This functions returns true if CalleeName is a ABI function that returns
 951 // a long double (fp128).
 952 static bool isFP128ABICall(const char *CalleeName)
 953 {
 954   static const char *const ABICalls[] =
 955     {  "_Q_add", "_Q_sub", "_Q_mul", "_Q_div",
 956        "_Q_sqrt", "_Q_neg",
 957        "_Q_itoq", "_Q_stoq", "_Q_dtoq", "_Q_utoq",
 958        "_Q_lltoq", "_Q_ulltoq",
 959        0
 960     };
 961   for (const char * const *I = ABICalls; *I != 0; ++I)
 962     if (strcmp(CalleeName, *I) == 0)
 963       return true;
 964   return false;
 965 }
 966
 967 unsigned
 968 SparcTargetLowering::getSRetArgSize(SelectionDAG &DAG, SDValue Callee) const
 969 {
 970   const Function *CalleeFn = 0;
 971   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
 972     CalleeFn = dyn_cast<Function>(G->getGlobal());
 973   } else if (ExternalSymbolSDNode *E =
 974              dyn_cast<ExternalSymbolSDNode>(Callee)) {
 975     const Function *Fn = DAG.getMachineFunction().getFunction();
 976     const Module *M = Fn->getParent();
 977     const char *CalleeName = E->getSymbol();
 978     CalleeFn = M->getFunction(CalleeName);
 979     if (!CalleeFn && isFP128ABICall(CalleeName))
 980       return 16; // Return sizeof(fp128)
 981   }
 982
 983   if (!CalleeFn)
 984     return 0;
 985
 986   assert(CalleeFn->hasStructRetAttr() &&
 987          "Callee does not have the StructRet attribute.");
 988
 989   PointerType *Ty = cast<PointerType>(CalleeFn->arg_begin()->getType());
 990   Type *ElementTy = Ty->getElementType();
 991   return getDataLayout()->getTypeAllocSize(ElementTy);
 992 }
 993
 994
 995 // Fixup floating point arguments in the ... part of a varargs call.
 996 //
 997 // The SPARC v9 ABI requires that floating point arguments are treated the same
 998 // as integers when calling a varargs function. This does not apply to the
 999 // fixed arguments that are part of the function's prototype.
1000 //
1001 // This function post-processes a CCValAssign array created by
1002 // AnalyzeCallOperands().
1003 static void fixupVariableFloatArgs(SmallVectorImpl<CCValAssign> &ArgLocs,
1004                                    ArrayRef<ISD::OutputArg> Outs) {
1005   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1006     const CCValAssign &VA = ArgLocs[i];
1007     MVT ValTy = VA.getLocVT();
1008     // FIXME: What about f32 arguments? C promotes them to f64 when calling
1009     // varargs functions.
1010     if (!VA.isRegLoc() || (ValTy != MVT::f64 && ValTy != MVT::f128))
1011       continue;
1012     // The fixed arguments to a varargs function still go in FP registers.
1013     if (Outs[VA.getValNo()].IsFixed)
1014       continue;
1015
1016     // This floating point argument should be reassigned.
1017     CCValAssign NewVA;
1018
1019     // Determine the offset into the argument array.
1020     unsigned firstReg = (ValTy == MVT::f64) ? SP::D0 : SP::Q0;
1021     unsigned argSize  = (ValTy == MVT::f64) ? 8 : 16;
1022     unsigned Offset = argSize * (VA.getLocReg() - firstReg);
1023     assert(Offset < 16*8 && "Offset out of range, bad register enum?");
1024
1025     if (Offset < 6*8) {
1026       // This argument should go in %i0-%i5.
1027       unsigned IReg = SP::I0 + Offset/8;
1028       if (ValTy == MVT::f64)
1029         // Full register, just bitconvert into i64.
1030         NewVA = CCValAssign::getReg(VA.getValNo(), VA.getValVT(),
1031                                     IReg, MVT::i64, CCValAssign::BCvt);
1032       else {
1033         assert(ValTy == MVT::f128 && "Unexpected type!");
1034         // Full register, just bitconvert into i128 -- We will lower this into
1035         // two i64s in LowerCall_64.
1036         NewVA = CCValAssign::getCustomReg(VA.getValNo(), VA.getValVT(),
1037                                           IReg, MVT::i128, CCValAssign::BCvt);
1038       }
1039     } else {
1040       // This needs to go to memory, we're out of integer registers.
1041       NewVA = CCValAssign::getMem(VA.getValNo(), VA.getValVT(),
1042                                   Offset, VA.getLocVT(), VA.getLocInfo());
1043     }
1044     ArgLocs[i] = NewVA;
1045   }
1046 }
1047
1048 // Lower a call for the 64-bit ABI.
1049 SDValue
1050 SparcTargetLowering::LowerCall_64(TargetLowering::CallLoweringInfo &CLI,
1051                                   SmallVectorImpl<SDValue> &InVals) const {
1052   SelectionDAG &DAG = CLI.DAG;
1053   SDLoc DL = CLI.DL;
1054   SDValue Chain = CLI.Chain;
1055
1056   // Sparc target does not yet support tail call optimization.
1057   CLI.IsTailCall = false;
1058
1059   // Analyze operands of the call, assigning locations to each operand.
1060   SmallVector<CCValAssign, 16> ArgLocs;
1061   CCState CCInfo(CLI.CallConv, CLI.IsVarArg, DAG.getMachineFunction(),
1062                  DAG.getTarget(), ArgLocs, *DAG.getContext());
1063   CCInfo.AnalyzeCallOperands(CLI.Outs, CC_Sparc64);
1064
1065   // Get the size of the outgoing arguments stack space requirement.
1066   // The stack offset computed by CC_Sparc64 includes all arguments.
1067   // Called functions expect 6 argument words to exist in the stack frame, used
1068   // or not.
1069   unsigned ArgsSize = std::max(6*8u, CCInfo.getNextStackOffset());
1070
1071   // Keep stack frames 16-byte aligned.
1072   ArgsSize = RoundUpToAlignment(ArgsSize, 16);
1073
1074   // Varargs calls require special treatment.
1075   if (CLI.IsVarArg)
1076     fixupVariableFloatArgs(ArgLocs, CLI.Outs);
1077
1078   // Adjust the stack pointer to make room for the arguments.
1079   // FIXME: Use hasReservedCallFrame to avoid %sp adjustments around all calls
1080   // with more than 6 arguments.
1081   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(ArgsSize, true),
1082                                DL);
1083
1084   // Collect the set of registers to pass to the function and their values.
1085   // This will be emitted as a sequence of CopyToReg nodes glued to the call
1086   // instruction.
1087   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
1088
1089   // Collect chains from all the memory opeations that copy arguments to the
1090   // stack. They must follow the stack pointer adjustment above and precede the
1091   // call instruction itself.
1092   SmallVector<SDValue, 8> MemOpChains;
1093
1094   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1095     const CCValAssign &VA = ArgLocs[i];
1096     SDValue Arg = CLI.OutVals[i];
1097
1098     // Promote the value if needed.
1099     switch (VA.getLocInfo()) {
1100     default:
1101       llvm_unreachable("Unknown location info!");
1102     case CCValAssign::Full:
1103       break;
1104     case CCValAssign::SExt:
1105       Arg = DAG.getNode(ISD::SIGN_EXTEND, DL, VA.getLocVT(), Arg);
1106       break;
1107     case CCValAssign::ZExt:
1108       Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, VA.getLocVT(), Arg);
1109       break;
1110     case CCValAssign::AExt:
1111       Arg = DAG.getNode(ISD::ANY_EXTEND, DL, VA.getLocVT(), Arg);
1112       break;
1113     case CCValAssign::BCvt:
1114       // fixupVariableFloatArgs() may create bitcasts from f128 to i128. But
1115       // SPARC does not support i128 natively. Lower it into two i64, see below.
1116       if (!VA.needsCustom() || VA.getValVT() != MVT::f128
1117           || VA.getLocVT() != MVT::i128)
1118         Arg = DAG.getNode(ISD::BITCAST, DL, VA.getLocVT(), Arg);
1119       break;
1120     }
1121
1122     if (VA.isRegLoc()) {
1123       if (VA.needsCustom() && VA.getValVT() == MVT::f128
1124           && VA.getLocVT() == MVT::i128) {
1125         // Store and reload into the interger register reg and reg+1.
1126         unsigned Offset = 8 * (VA.getLocReg() - SP::I0);
1127         unsigned StackOffset = Offset + Subtarget->getStackPointerBias() + 128;
1128         SDValue StackPtr = DAG.getRegister(SP::O6, getPointerTy());
1129         SDValue HiPtrOff = DAG.getIntPtrConstant(StackOffset);
1130         HiPtrOff         = DAG.getNode(ISD::ADD, DL, getPointerTy(), StackPtr,
1131                                        HiPtrOff);
1132         SDValue LoPtrOff = DAG.getIntPtrConstant(StackOffset + 8);
1133         LoPtrOff         = DAG.getNode(ISD::ADD, DL, getPointerTy(), StackPtr,
1134                                        LoPtrOff);
1135
1136         // Store to %sp+BIAS+128+Offset
1137         SDValue Store = DAG.getStore(Chain, DL, Arg, HiPtrOff,
1138                                      MachinePointerInfo(),
1139                                      false, false, 0);
1140         // Load into Reg and Reg+1
1141         SDValue Hi64 = DAG.getLoad(MVT::i64, DL, Store, HiPtrOff,
1142                                    MachinePointerInfo(),
1143                                    false, false, false, 0);
1144         SDValue Lo64 = DAG.getLoad(MVT::i64, DL, Store, LoPtrOff,
1145                                    MachinePointerInfo(),
1146                                    false, false, false, 0);
1147         RegsToPass.push_back(std::make_pair(toCallerWindow(VA.getLocReg()),
1148                                             Hi64));
1149         RegsToPass.push_back(std::make_pair(toCallerWindow(VA.getLocReg()+1),
1150                                             Lo64));
1151         continue;
1152       }
1153
1154       // The custom bit on an i32 return value indicates that it should be
1155       // passed in the high bits of the register.
1156       if (VA.getValVT() == MVT::i32 && VA.needsCustom()) {
1157         Arg = DAG.getNode(ISD::SHL, DL, MVT::i64, Arg,
1158                           DAG.getConstant(32, MVT::i32));
1159
1160         // The next value may go in the low bits of the same register.
1161         // Handle both at once.
1162         if (i+1 < ArgLocs.size() && ArgLocs[i+1].isRegLoc() &&
1163             ArgLocs[i+1].getLocReg() == VA.getLocReg()) {
1164           SDValue NV = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i64,
1165                                    CLI.OutVals[i+1]);
1166           Arg = DAG.getNode(ISD::OR, DL, MVT::i64, Arg, NV);
1167           // Skip the next value, it's already done.
1168           ++i;
1169         }
1170       }
1171       RegsToPass.push_back(std::make_pair(toCallerWindow(VA.getLocReg()), Arg));
1172       continue;
1173     }
1174
1175     assert(VA.isMemLoc());
1176
1177     // Create a store off the stack pointer for this argument.
1178     SDValue StackPtr = DAG.getRegister(SP::O6, getPointerTy());
1179     // The argument area starts at %fp+BIAS+128 in the callee frame,
1180     // %sp+BIAS+128 in ours.
1181     SDValue PtrOff = DAG.getIntPtrConstant(VA.getLocMemOffset() +
1182                                            Subtarget->getStackPointerBias() +
1183                                            128);
1184     PtrOff = DAG.getNode(ISD::ADD, DL, getPointerTy(), StackPtr, PtrOff);
1185     MemOpChains.push_back(DAG.getStore(Chain, DL, Arg, PtrOff,
1186                                        MachinePointerInfo(),
1187                                        false, false, 0));
1188   }
1189
1190   // Emit all stores, make sure they occur before the call.
1191   if (!MemOpChains.empty())
1192     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
1193                         &MemOpChains[0], MemOpChains.size());
1194
1195   // Build a sequence of CopyToReg nodes glued together with token chain and
1196   // glue operands which copy the outgoing args into registers. The InGlue is
1197   // necessary since all emitted instructions must be stuck together in order
1198   // to pass the live physical registers.
1199   SDValue InGlue;
1200   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1201     Chain = DAG.getCopyToReg(Chain, DL,
1202                              RegsToPass[i].first, RegsToPass[i].second, InGlue);
1203     InGlue = Chain.getValue(1);
1204   }
1205
1206   // If the callee is a GlobalAddress node (quite common, every direct call is)
1207   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
1208   // Likewise ExternalSymbol -> TargetExternalSymbol.
1209   SDValue Callee = CLI.Callee;
1210   bool hasReturnsTwice = hasReturnsTwiceAttr(DAG, Callee, CLI.CS);
1211   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
1212     Callee = DAG.getTargetGlobalAddress(G->getGlobal(), DL, getPointerTy());
1213   else if (ExternalSymbolSDNode *E = dyn_cast<ExternalSymbolSDNode>(Callee))
1214     Callee = DAG.getTargetExternalSymbol(E->getSymbol(), getPointerTy());
1215
1216   // Build the operands for the call instruction itself.
1217   SmallVector<SDValue, 8> Ops;
1218   Ops.push_back(Chain);
1219   Ops.push_back(Callee);
1220   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1221     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1222                                   RegsToPass[i].second.getValueType()));
1223
1224   // Add a register mask operand representing the call-preserved registers.
1225   const SparcRegisterInfo *TRI =
1226     ((const SparcTargetMachine&)getTargetMachine()).getRegisterInfo();
1227   const uint32_t *Mask = ((hasReturnsTwice)
1228                           ? TRI->getRTCallPreservedMask(CLI.CallConv)
1229                           : TRI->getCallPreservedMask(CLI.CallConv));
1230   assert(Mask && "Missing call preserved mask for calling convention");
1231   Ops.push_back(DAG.getRegisterMask(Mask));
1232
1233   // Make sure the CopyToReg nodes are glued to the call instruction which
1234   // consumes the registers.
1235   if (InGlue.getNode())
1236     Ops.push_back(InGlue);
1237
1238   // Now the call itself.
1239   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
1240   Chain = DAG.getNode(SPISD::CALL, DL, NodeTys, &Ops[0], Ops.size());
1241   InGlue = Chain.getValue(1);
1242
1243   // Revert the stack pointer immediately after the call.
1244   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(ArgsSize, true),
1245                              DAG.getIntPtrConstant(0, true), InGlue, DL);
1246   InGlue = Chain.getValue(1);
1247
1248   // Now extract the return values. This is more or less the same as
1249   // LowerFormalArguments_64.
1250
1251   // Assign locations to each value returned by this call.
1252   SmallVector<CCValAssign, 16> RVLocs;
1253   CCState RVInfo(CLI.CallConv, CLI.IsVarArg, DAG.getMachineFunction(),
1254                  DAG.getTarget(), RVLocs, *DAG.getContext());
1255
1256   // Set inreg flag manually for codegen generated library calls that
1257   // return float.
1258   if (CLI.Ins.size() == 1 && CLI.Ins[0].VT == MVT::f32 && CLI.CS == 0)
1259     CLI.Ins[0].Flags.setInReg();
1260
1261   RVInfo.AnalyzeCallResult(CLI.Ins, CC_Sparc64);
1262
1263   // Copy all of the result registers out of their specified physreg.
1264   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1265     CCValAssign &VA = RVLocs[i];
1266     unsigned Reg = toCallerWindow(VA.getLocReg());
1267
1268     // When returning 'inreg {i32, i32 }', two consecutive i32 arguments can
1269     // reside in the same register in the high and low bits. Reuse the
1270     // CopyFromReg previous node to avoid duplicate copies.
1271     SDValue RV;
1272     if (RegisterSDNode *SrcReg = dyn_cast<RegisterSDNode>(Chain.getOperand(1)))
1273       if (SrcReg->getReg() == Reg && Chain->getOpcode() == ISD::CopyFromReg)
1274         RV = Chain.getValue(0);
1275
1276     // But usually we'll create a new CopyFromReg for a different register.
1277     if (!RV.getNode()) {
1278       RV = DAG.getCopyFromReg(Chain, DL, Reg, RVLocs[i].getLocVT(), InGlue);
1279       Chain = RV.getValue(1);
1280       InGlue = Chain.getValue(2);
1281     }
1282
1283     // Get the high bits for i32 struct elements.
1284     if (VA.getValVT() == MVT::i32 && VA.needsCustom())
1285       RV = DAG.getNode(ISD::SRL, DL, VA.getLocVT(), RV,
1286                        DAG.getConstant(32, MVT::i32));
1287
1288     // The callee promoted the return value, so insert an Assert?ext SDNode so
1289     // we won't promote the value again in this function.
1290     switch (VA.getLocInfo()) {
1291     case CCValAssign::SExt:
1292       RV = DAG.getNode(ISD::AssertSext, DL, VA.getLocVT(), RV,
1293                        DAG.getValueType(VA.getValVT()));
1294       break;
1295     case CCValAssign::ZExt:
1296       RV = DAG.getNode(ISD::AssertZext, DL, VA.getLocVT(), RV,
1297                        DAG.getValueType(VA.getValVT()));
1298       break;
1299     default:
1300       break;
1301     }
1302
1303     // Truncate the register down to the return value type.
1304     if (VA.isExtInLoc())
1305       RV = DAG.getNode(ISD::TRUNCATE, DL, VA.getValVT(), RV);
1306
1307     InVals.push_back(RV);
1308   }
1309
1310   return Chain;
1311 }
1312
1313 //===----------------------------------------------------------------------===//
1314 // TargetLowering Implementation
1315 //===----------------------------------------------------------------------===//
1316
1317 /// IntCondCCodeToICC - Convert a DAG integer condition code to a SPARC ICC
1318 /// condition.
1319 static SPCC::CondCodes IntCondCCodeToICC(ISD::CondCode CC) {
1320   switch (CC) {
1321   default: llvm_unreachable("Unknown integer condition code!");
1322   case ISD::SETEQ:  return SPCC::ICC_E;
1323   case ISD::SETNE:  return SPCC::ICC_NE;
1324   case ISD::SETLT:  return SPCC::ICC_L;
1325   case ISD::SETGT:  return SPCC::ICC_G;
1326   case ISD::SETLE:  return SPCC::ICC_LE;
1327   case ISD::SETGE:  return SPCC::ICC_GE;
1328   case ISD::SETULT: return SPCC::ICC_CS;
1329   case ISD::SETULE: return SPCC::ICC_LEU;
1330   case ISD::SETUGT: return SPCC::ICC_GU;
1331   case ISD::SETUGE: return SPCC::ICC_CC;
1332   }
1333 }
1334
1335 /// FPCondCCodeToFCC - Convert a DAG floatingp oint condition code to a SPARC
1336 /// FCC condition.
1337 static SPCC::CondCodes FPCondCCodeToFCC(ISD::CondCode CC) {
1338   switch (CC) {
1339   default: llvm_unreachable("Unknown fp condition code!");
1340   case ISD::SETEQ:
1341   case ISD::SETOEQ: return SPCC::FCC_E;
1342   case ISD::SETNE:
1343   case ISD::SETUNE: return SPCC::FCC_NE;
1344   case ISD::SETLT:
1345   case ISD::SETOLT: return SPCC::FCC_L;
1346   case ISD::SETGT:
1347   case ISD::SETOGT: return SPCC::FCC_G;
1348   case ISD::SETLE:
1349   case ISD::SETOLE: return SPCC::FCC_LE;
1350   case ISD::SETGE:
1351   case ISD::SETOGE: return SPCC::FCC_GE;
1352   case ISD::SETULT: return SPCC::FCC_UL;
1353   case ISD::SETULE: return SPCC::FCC_ULE;
1354   case ISD::SETUGT: return SPCC::FCC_UG;
1355   case ISD::SETUGE: return SPCC::FCC_UGE;
1356   case ISD::SETUO:  return SPCC::FCC_U;
1357   case ISD::SETO:   return SPCC::FCC_O;
1358   case ISD::SETONE: return SPCC::FCC_LG;
1359   case ISD::SETUEQ: return SPCC::FCC_UE;
1360   }
1361 }
1362
1363 SparcTargetLowering::SparcTargetLowering(TargetMachine &TM)
1364   : TargetLowering(TM, new TargetLoweringObjectFileELF()) {
1365   Subtarget = &TM.getSubtarget<SparcSubtarget>();
1366
1367   // Set up the register classes.
1368   addRegisterClass(MVT::i32, &SP::IntRegsRegClass);
1369   addRegisterClass(MVT::f32, &SP::FPRegsRegClass);
1370   addRegisterClass(MVT::f64, &SP::DFPRegsRegClass);
1371   addRegisterClass(MVT::f128, &SP::QFPRegsRegClass);
1372   if (Subtarget->is64Bit())
1373     addRegisterClass(MVT::i64, &SP::I64RegsRegClass);
1374
1375   // Turn FP extload into load/fextend
1376   setLoadExtAction(ISD::EXTLOAD, MVT::f32, Expand);
1377   setLoadExtAction(ISD::EXTLOAD, MVT::f64, Expand);
1378
1379   // Sparc doesn't have i1 sign extending load
1380   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
1381
1382   // Turn FP truncstore into trunc + store.
1383   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
1384   setTruncStoreAction(MVT::f128, MVT::f32, Expand);
1385   setTruncStoreAction(MVT::f128, MVT::f64, Expand);
1386
1387   // Custom legalize GlobalAddress nodes into LO/HI parts.
1388   setOperationAction(ISD::GlobalAddress, getPointerTy(), Custom);
1389   setOperationAction(ISD::GlobalTLSAddress, getPointerTy(), Custom);
1390   setOperationAction(ISD::ConstantPool, getPointerTy(), Custom);
1391   setOperationAction(ISD::BlockAddress, getPointerTy(), Custom);
1392
1393   // Sparc doesn't have sext_inreg, replace them with shl/sra
1394   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16, Expand);
1395   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8 , Expand);
1396   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1 , Expand);
1397
1398   // Sparc has no REM or DIVREM operations.
1399   setOperationAction(ISD::UREM, MVT::i32, Expand);
1400   setOperationAction(ISD::SREM, MVT::i32, Expand);
1401   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
1402   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
1403
1404   // ... nor does SparcV9.
1405   if (Subtarget->is64Bit()) {
1406     setOperationAction(ISD::UREM, MVT::i64, Expand);
1407     setOperationAction(ISD::SREM, MVT::i64, Expand);
1408     setOperationAction(ISD::SDIVREM, MVT::i64, Expand);
1409     setOperationAction(ISD::UDIVREM, MVT::i64, Expand);
1410   }
1411
1412   // Custom expand fp<->sint
1413   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
1414   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
1415   setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
1416   setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
1417
1418   // Custom Expand fp<->uint
1419   setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
1420   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Custom);
1421   setOperationAction(ISD::FP_TO_UINT, MVT::i64, Custom);
1422   setOperationAction(ISD::UINT_TO_FP, MVT::i64, Custom);
1423
1424   setOperationAction(ISD::BITCAST, MVT::f32, Expand);
1425   setOperationAction(ISD::BITCAST, MVT::i32, Expand);
1426
1427   // Sparc has no select or setcc: expand to SELECT_CC.
1428   setOperationAction(ISD::SELECT, MVT::i32, Expand);
1429   setOperationAction(ISD::SELECT, MVT::f32, Expand);
1430   setOperationAction(ISD::SELECT, MVT::f64, Expand);
1431   setOperationAction(ISD::SELECT, MVT::f128, Expand);
1432
1433   setOperationAction(ISD::SETCC, MVT::i32, Expand);
1434   setOperationAction(ISD::SETCC, MVT::f32, Expand);
1435   setOperationAction(ISD::SETCC, MVT::f64, Expand);
1436   setOperationAction(ISD::SETCC, MVT::f128, Expand);
1437
1438   // Sparc doesn't have BRCOND either, it has BR_CC.
1439   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
1440   setOperationAction(ISD::BRIND, MVT::Other, Expand);
1441   setOperationAction(ISD::BR_JT, MVT::Other, Expand);
1442   setOperationAction(ISD::BR_CC, MVT::i32, Custom);
1443   setOperationAction(ISD::BR_CC, MVT::f32, Custom);
1444   setOperationAction(ISD::BR_CC, MVT::f64, Custom);
1445   setOperationAction(ISD::BR_CC, MVT::f128, Custom);
1446
1447   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
1448   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
1449   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
1450   setOperationAction(ISD::SELECT_CC, MVT::f128, Custom);
1451
1452   if (Subtarget->is64Bit()) {
1453     setOperationAction(ISD::ADDC, MVT::i64, Custom);
1454     setOperationAction(ISD::ADDE, MVT::i64, Custom);
1455     setOperationAction(ISD::SUBC, MVT::i64, Custom);
1456     setOperationAction(ISD::SUBE, MVT::i64, Custom);
1457     setOperationAction(ISD::BITCAST, MVT::f64, Expand);
1458     setOperationAction(ISD::BITCAST, MVT::i64, Expand);
1459     setOperationAction(ISD::SELECT, MVT::i64, Expand);
1460     setOperationAction(ISD::SETCC, MVT::i64, Expand);
1461     setOperationAction(ISD::BR_CC, MVT::i64, Custom);
1462     setOperationAction(ISD::SELECT_CC, MVT::i64, Custom);
1463
1464     setOperationAction(ISD::CTPOP, MVT::i64, Legal);
1465     setOperationAction(ISD::CTTZ , MVT::i64, Expand);
1466     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i64, Expand);
1467     setOperationAction(ISD::CTLZ , MVT::i64, Expand);
1468     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Expand);
1469     setOperationAction(ISD::BSWAP, MVT::i64, Expand);
1470     setOperationAction(ISD::ROTL , MVT::i64, Expand);
1471     setOperationAction(ISD::ROTR , MVT::i64, Expand);
1472     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Custom);
1473   }
1474
1475   // FIXME: There are instructions available for ATOMIC_FENCE
1476   // on SparcV8 and later.
1477   setOperationAction(ISD::ATOMIC_FENCE, MVT::Other, Expand);
1478
1479   if (!Subtarget->isV9()) {
1480     // SparcV8 does not have FNEGD and FABSD.
1481     setOperationAction(ISD::FNEG, MVT::f64, Custom);
1482     setOperationAction(ISD::FABS, MVT::f64, Custom);
1483   }
1484
1485   setOperationAction(ISD::FSIN , MVT::f128, Expand);
1486   setOperationAction(ISD::FCOS , MVT::f128, Expand);
1487   setOperationAction(ISD::FSINCOS, MVT::f128, Expand);
1488   setOperationAction(ISD::FREM , MVT::f128, Expand);
1489   setOperationAction(ISD::FMA  , MVT::f128, Expand);
1490   setOperationAction(ISD::FSIN , MVT::f64, Expand);
1491   setOperationAction(ISD::FCOS , MVT::f64, Expand);
1492   setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
1493   setOperationAction(ISD::FREM , MVT::f64, Expand);
1494   setOperationAction(ISD::FMA  , MVT::f64, Expand);
1495   setOperationAction(ISD::FSIN , MVT::f32, Expand);
1496   setOperationAction(ISD::FCOS , MVT::f32, Expand);
1497   setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
1498   setOperationAction(ISD::FREM , MVT::f32, Expand);
1499   setOperationAction(ISD::FMA  , MVT::f32, Expand);
1500   setOperationAction(ISD::CTPOP, MVT::i32, Expand);
1501   setOperationAction(ISD::CTTZ , MVT::i32, Expand);
1502   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32, Expand);
1503   setOperationAction(ISD::CTLZ , MVT::i32, Expand);
1504   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32, Expand);
1505   setOperationAction(ISD::ROTL , MVT::i32, Expand);
1506   setOperationAction(ISD::ROTR , MVT::i32, Expand);
1507   setOperationAction(ISD::BSWAP, MVT::i32, Expand);
1508   setOperationAction(ISD::FCOPYSIGN, MVT::f128, Expand);
1509   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
1510   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
1511   setOperationAction(ISD::FPOW , MVT::f128, Expand);
1512   setOperationAction(ISD::FPOW , MVT::f64, Expand);
1513   setOperationAction(ISD::FPOW , MVT::f32, Expand);
1514
1515   setOperationAction(ISD::SHL_PARTS, MVT::i32, Expand);
1516   setOperationAction(ISD::SRA_PARTS, MVT::i32, Expand);
1517   setOperationAction(ISD::SRL_PARTS, MVT::i32, Expand);
1518
1519   // FIXME: Sparc provides these multiplies, but we don't have them yet.
1520   setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
1521   setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
1522
1523   if (Subtarget->is64Bit()) {
1524     setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
1525     setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
1526     setOperationAction(ISD::MULHU,     MVT::i64, Expand);
1527     setOperationAction(ISD::MULHS,     MVT::i64, Expand);
1528
1529     setOperationAction(ISD::UMULO,     MVT::i64, Custom);
1530     setOperationAction(ISD::SMULO,     MVT::i64, Custom);
1531   }
1532
1533   // VASTART needs to be custom lowered to use the VarArgsFrameIndex.
1534   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
1535   // VAARG needs to be lowered to not do unaligned accesses for doubles.
1536   setOperationAction(ISD::VAARG             , MVT::Other, Custom);
1537
1538   // Use the default implementation.
1539   setOperationAction(ISD::VACOPY            , MVT::Other, Expand);
1540   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
1541   setOperationAction(ISD::STACKSAVE         , MVT::Other, Expand);
1542   setOperationAction(ISD::STACKRESTORE      , MVT::Other, Expand);
1543   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32  , Custom);
1544
1545   setExceptionPointerRegister(SP::I0);
1546   setExceptionSelectorRegister(SP::I1);
1547
1548   setStackPointerRegisterToSaveRestore(SP::O6);
1549
1550   if (Subtarget->isV9())
1551     setOperationAction(ISD::CTPOP, MVT::i32, Legal);
1552
1553   if (Subtarget->isV9() && Subtarget->hasHardQuad()) {
1554     setOperationAction(ISD::LOAD, MVT::f128, Legal);
1555     setOperationAction(ISD::STORE, MVT::f128, Legal);
1556   } else {
1557     setOperationAction(ISD::LOAD, MVT::f128, Custom);
1558     setOperationAction(ISD::STORE, MVT::f128, Custom);
1559   }
1560
1561   if (Subtarget->hasHardQuad()) {
1562     setOperationAction(ISD::FADD,  MVT::f128, Legal);
1563     setOperationAction(ISD::FSUB,  MVT::f128, Legal);
1564     setOperationAction(ISD::FMUL,  MVT::f128, Legal);
1565     setOperationAction(ISD::FDIV,  MVT::f128, Legal);
1566     setOperationAction(ISD::FSQRT, MVT::f128, Legal);
1567     setOperationAction(ISD::FP_EXTEND, MVT::f128, Legal);
1568     setOperationAction(ISD::FP_ROUND,  MVT::f64, Legal);
1569     if (Subtarget->isV9()) {
1570       setOperationAction(ISD::FNEG, MVT::f128, Legal);
1571       setOperationAction(ISD::FABS, MVT::f128, Legal);
1572     } else {
1573       setOperationAction(ISD::FNEG, MVT::f128, Custom);
1574       setOperationAction(ISD::FABS, MVT::f128, Custom);
1575     }
1576
1577     if (!Subtarget->is64Bit()) {
1578       setLibcallName(RTLIB::FPTOSINT_F128_I64, "_Q_qtoll");
1579       setLibcallName(RTLIB::FPTOUINT_F128_I64, "_Q_qtoull");
1580       setLibcallName(RTLIB::SINTTOFP_I64_F128, "_Q_lltoq");
1581       setLibcallName(RTLIB::UINTTOFP_I64_F128, "_Q_ulltoq");
1582     }
1583
1584   } else {
1585     // Custom legalize f128 operations.
1586
1587     setOperationAction(ISD::FADD,  MVT::f128, Custom);
1588     setOperationAction(ISD::FSUB,  MVT::f128, Custom);
1589     setOperationAction(ISD::FMUL,  MVT::f128, Custom);
1590     setOperationAction(ISD::FDIV,  MVT::f128, Custom);
1591     setOperationAction(ISD::FSQRT, MVT::f128, Custom);
1592     setOperationAction(ISD::FNEG,  MVT::f128, Custom);
1593     setOperationAction(ISD::FABS,  MVT::f128, Custom);
1594
1595     setOperationAction(ISD::FP_EXTEND, MVT::f128, Custom);
1596     setOperationAction(ISD::FP_ROUND,  MVT::f64, Custom);
1597     setOperationAction(ISD::FP_ROUND,  MVT::f32, Custom);
1598
1599     // Setup Runtime library names.
1600     if (Subtarget->is64Bit()) {
1601       setLibcallName(RTLIB::ADD_F128,  "_Qp_add");
1602       setLibcallName(RTLIB::SUB_F128,  "_Qp_sub");
1603       setLibcallName(RTLIB::MUL_F128,  "_Qp_mul");
1604       setLibcallName(RTLIB::DIV_F128,  "_Qp_div");
1605       setLibcallName(RTLIB::SQRT_F128, "_Qp_sqrt");
1606       setLibcallName(RTLIB::FPTOSINT_F128_I32, "_Qp_qtoi");
1607       setLibcallName(RTLIB::FPTOUINT_F128_I32, "_Qp_qtoui");
1608       setLibcallName(RTLIB::SINTTOFP_I32_F128, "_Qp_itoq");
1609       setLibcallName(RTLIB::UINTTOFP_I32_F128, "_Qp_uitoq");
1610       setLibcallName(RTLIB::FPTOSINT_F128_I64, "_Qp_qtox");
1611       setLibcallName(RTLIB::FPTOUINT_F128_I64, "_Qp_qtoux");
1612       setLibcallName(RTLIB::SINTTOFP_I64_F128, "_Qp_xtoq");
1613       setLibcallName(RTLIB::UINTTOFP_I64_F128, "_Qp_uxtoq");
1614       setLibcallName(RTLIB::FPEXT_F32_F128, "_Qp_stoq");
1615       setLibcallName(RTLIB::FPEXT_F64_F128, "_Qp_dtoq");
1616       setLibcallName(RTLIB::FPROUND_F128_F32, "_Qp_qtos");
1617       setLibcallName(RTLIB::FPROUND_F128_F64, "_Qp_qtod");
1618     } else {
1619       setLibcallName(RTLIB::ADD_F128,  "_Q_add");
1620       setLibcallName(RTLIB::SUB_F128,  "_Q_sub");
1621       setLibcallName(RTLIB::MUL_F128,  "_Q_mul");
1622       setLibcallName(RTLIB::DIV_F128,  "_Q_div");
1623       setLibcallName(RTLIB::SQRT_F128, "_Q_sqrt");
1624       setLibcallName(RTLIB::FPTOSINT_F128_I32, "_Q_qtoi");
1625       setLibcallName(RTLIB::FPTOUINT_F128_I32, "_Q_qtou");
1626       setLibcallName(RTLIB::SINTTOFP_I32_F128, "_Q_itoq");
1627       setLibcallName(RTLIB::UINTTOFP_I32_F128, "_Q_utoq");
1628       setLibcallName(RTLIB::FPTOSINT_F128_I64, "_Q_qtoll");
1629       setLibcallName(RTLIB::FPTOUINT_F128_I64, "_Q_qtoull");
1630       setLibcallName(RTLIB::SINTTOFP_I64_F128, "_Q_lltoq");
1631       setLibcallName(RTLIB::UINTTOFP_I64_F128, "_Q_ulltoq");
1632       setLibcallName(RTLIB::FPEXT_F32_F128, "_Q_stoq");
1633       setLibcallName(RTLIB::FPEXT_F64_F128, "_Q_dtoq");
1634       setLibcallName(RTLIB::FPROUND_F128_F32, "_Q_qtos");
1635       setLibcallName(RTLIB::FPROUND_F128_F64, "_Q_qtod");
1636     }
1637   }
1638
1639   setMinFunctionAlignment(2);
1640
1641   computeRegisterProperties();
1642 }
1643
1644 const char *SparcTargetLowering::getTargetNodeName(unsigned Opcode) const {
1645   switch (Opcode) {
1646   default: return 0;
1647   case SPISD::CMPICC:     return "SPISD::CMPICC";
1648   case SPISD::CMPFCC:     return "SPISD::CMPFCC";
1649   case SPISD::BRICC:      return "SPISD::BRICC";
1650   case SPISD::BRXCC:      return "SPISD::BRXCC";
1651   case SPISD::BRFCC:      return "SPISD::BRFCC";
1652   case SPISD::SELECT_ICC: return "SPISD::SELECT_ICC";
1653   case SPISD::SELECT_XCC: return "SPISD::SELECT_XCC";
1654   case SPISD::SELECT_FCC: return "SPISD::SELECT_FCC";
1655   case SPISD::Hi:         return "SPISD::Hi";
1656   case SPISD::Lo:         return "SPISD::Lo";
1657   case SPISD::FTOI:       return "SPISD::FTOI";
1658   case SPISD::ITOF:       return "SPISD::ITOF";
1659   case SPISD::FTOX:       return "SPISD::FTOX";
1660   case SPISD::XTOF:       return "SPISD::XTOF";
1661   case SPISD::CALL:       return "SPISD::CALL";
1662   case SPISD::RET_FLAG:   return "SPISD::RET_FLAG";
1663   case SPISD::GLOBAL_BASE_REG: return "SPISD::GLOBAL_BASE_REG";
1664   case SPISD::FLUSHW:     return "SPISD::FLUSHW";
1665   case SPISD::TLS_ADD:    return "SPISD::TLS_ADD";
1666   case SPISD::TLS_LD:     return "SPISD::TLS_LD";
1667   case SPISD::TLS_CALL:   return "SPISD::TLS_CALL";
1668   }
1669 }
1670
1671 EVT SparcTargetLowering::getSetCCResultType(LLVMContext &, EVT VT) const {
1672   if (!VT.isVector())
1673     return MVT::i32;
1674   return VT.changeVectorElementTypeToInteger();
1675 }
1676
1677 /// isMaskedValueZeroForTargetNode - Return true if 'Op & Mask' is known to
1678 /// be zero. Op is expected to be a target specific node. Used by DAG
1679 /// combiner.
1680 void SparcTargetLowering::computeMaskedBitsForTargetNode
1681                                 (const SDValue Op,
1682                                  APInt &KnownZero,
1683                                  APInt &KnownOne,
1684                                  const SelectionDAG &DAG,
1685                                  unsigned Depth) const {
1686   APInt KnownZero2, KnownOne2;
1687   KnownZero = KnownOne = APInt(KnownZero.getBitWidth(), 0);
1688
1689   switch (Op.getOpcode()) {
1690   default: break;
1691   case SPISD::SELECT_ICC:
1692   case SPISD::SELECT_XCC:
1693   case SPISD::SELECT_FCC:
1694     DAG.ComputeMaskedBits(Op.getOperand(1), KnownZero, KnownOne, Depth+1);
1695     DAG.ComputeMaskedBits(Op.getOperand(0), KnownZero2, KnownOne2, Depth+1);
1696     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1697     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
1698
1699     // Only known if known in both the LHS and RHS.
1700     KnownOne &= KnownOne2;
1701     KnownZero &= KnownZero2;
1702     break;
1703   }
1704 }
1705
1706 // Look at LHS/RHS/CC and see if they are a lowered setcc instruction.  If so
1707 // set LHS/RHS and SPCC to the LHS/RHS of the setcc and SPCC to the condition.
1708 static void LookThroughSetCC(SDValue &LHS, SDValue &RHS,
1709                              ISD::CondCode CC, unsigned &SPCC) {
1710   if (isa<ConstantSDNode>(RHS) &&
1711       cast<ConstantSDNode>(RHS)->isNullValue() &&
1712       CC == ISD::SETNE &&
1713       (((LHS.getOpcode() == SPISD::SELECT_ICC ||
1714          LHS.getOpcode() == SPISD::SELECT_XCC) &&
1715         LHS.getOperand(3).getOpcode() == SPISD::CMPICC) ||
1716        (LHS.getOpcode() == SPISD::SELECT_FCC &&
1717         LHS.getOperand(3).getOpcode() == SPISD::CMPFCC)) &&
1718       isa<ConstantSDNode>(LHS.getOperand(0)) &&
1719       isa<ConstantSDNode>(LHS.getOperand(1)) &&
1720       cast<ConstantSDNode>(LHS.getOperand(0))->isOne() &&
1721       cast<ConstantSDNode>(LHS.getOperand(1))->isNullValue()) {
1722     SDValue CMPCC = LHS.getOperand(3);
1723     SPCC = cast<ConstantSDNode>(LHS.getOperand(2))->getZExtValue();
1724     LHS = CMPCC.getOperand(0);
1725     RHS = CMPCC.getOperand(1);
1726   }
1727 }
1728
1729 // Convert to a target node and set target flags.
1730 SDValue SparcTargetLowering::withTargetFlags(SDValue Op, unsigned TF,
1731                                              SelectionDAG &DAG) const {
1732   if (const GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(Op))
1733     return DAG.getTargetGlobalAddress(GA->getGlobal(),
1734                                       SDLoc(GA),
1735                                       GA->getValueType(0),
1736                                       GA->getOffset(), TF);
1737
1738   if (const ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(Op))
1739     return DAG.getTargetConstantPool(CP->getConstVal(),
1740                                      CP->getValueType(0),
1741                                      CP->getAlignment(),
1742                                      CP->getOffset(), TF);
1743
1744   if (const BlockAddressSDNode *BA = dyn_cast<BlockAddressSDNode>(Op))
1745     return DAG.getTargetBlockAddress(BA->getBlockAddress(),
1746                                      Op.getValueType(),
1747                                      0,
1748                                      TF);
1749
1750   if (const ExternalSymbolSDNode *ES = dyn_cast<ExternalSymbolSDNode>(Op))
1751     return DAG.getTargetExternalSymbol(ES->getSymbol(),
1752                                        ES->getValueType(0), TF);
1753
1754   llvm_unreachable("Unhandled address SDNode");
1755 }
1756
1757 // Split Op into high and low parts according to HiTF and LoTF.
1758 // Return an ADD node combining the parts.
1759 SDValue SparcTargetLowering::makeHiLoPair(SDValue Op,
1760                                           unsigned HiTF, unsigned LoTF,
1761                                           SelectionDAG &DAG) const {
1762   SDLoc DL(Op);
1763   EVT VT = Op.getValueType();
1764   SDValue Hi = DAG.getNode(SPISD::Hi, DL, VT, withTargetFlags(Op, HiTF, DAG));
1765   SDValue Lo = DAG.getNode(SPISD::Lo, DL, VT, withTargetFlags(Op, LoTF, DAG));
1766   return DAG.getNode(ISD::ADD, DL, VT, Hi, Lo);
1767 }
1768
1769 // Build SDNodes for producing an address from a GlobalAddress, ConstantPool,
1770 // or ExternalSymbol SDNode.
1771 SDValue SparcTargetLowering::makeAddress(SDValue Op, SelectionDAG &DAG) const {
1772   SDLoc DL(Op);
1773   EVT VT = getPointerTy();
1774
1775   // Handle PIC mode first.
1776   if (getTargetMachine().getRelocationModel() == Reloc::PIC_) {
1777     // This is the pic32 code model, the GOT is known to be smaller than 4GB.
1778     SDValue HiLo = makeHiLoPair(Op, SPII::MO_HI, SPII::MO_LO, DAG);
1779     SDValue GlobalBase = DAG.getNode(SPISD::GLOBAL_BASE_REG, DL, VT);
1780     SDValue AbsAddr = DAG.getNode(ISD::ADD, DL, VT, GlobalBase, HiLo);
1781     // GLOBAL_BASE_REG codegen'ed with call. Inform MFI that this
1782     // function has calls.
1783     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
1784     MFI->setHasCalls(true);
1785     return DAG.getLoad(VT, DL, DAG.getEntryNode(), AbsAddr,
1786                        MachinePointerInfo::getGOT(), false, false, false, 0);
1787   }
1788
1789   // This is one of the absolute code models.
1790   switch(getTargetMachine().getCodeModel()) {
1791   default:
1792     llvm_unreachable("Unsupported absolute code model");
1793   case CodeModel::JITDefault:
1794   case CodeModel::Small:
1795     // abs32.
1796     return makeHiLoPair(Op, SPII::MO_HI, SPII::MO_LO, DAG);
1797   case CodeModel::Medium: {
1798     // abs44.
1799     SDValue H44 = makeHiLoPair(Op, SPII::MO_H44, SPII::MO_M44, DAG);
1800     H44 = DAG.getNode(ISD::SHL, DL, VT, H44, DAG.getConstant(12, MVT::i32));
1801     SDValue L44 = withTargetFlags(Op, SPII::MO_L44, DAG);
1802     L44 = DAG.getNode(SPISD::Lo, DL, VT, L44);
1803     return DAG.getNode(ISD::ADD, DL, VT, H44, L44);
1804   }
1805   case CodeModel::Large: {
1806     // abs64.
1807     SDValue Hi = makeHiLoPair(Op, SPII::MO_HH, SPII::MO_HM, DAG);
1808     Hi = DAG.getNode(ISD::SHL, DL, VT, Hi, DAG.getConstant(32, MVT::i32));
1809     SDValue Lo = makeHiLoPair(Op, SPII::MO_HI, SPII::MO_LO, DAG);
1810     return DAG.getNode(ISD::ADD, DL, VT, Hi, Lo);
1811   }
1812   }
1813 }
1814
1815 SDValue SparcTargetLowering::LowerGlobalAddress(SDValue Op,
1816                                                 SelectionDAG &DAG) const {
1817   return makeAddress(Op, DAG);
1818 }
1819
1820 SDValue SparcTargetLowering::LowerConstantPool(SDValue Op,
1821                                                SelectionDAG &DAG) const {
1822   return makeAddress(Op, DAG);
1823 }
1824
1825 SDValue SparcTargetLowering::LowerBlockAddress(SDValue Op,
1826                                                SelectionDAG &DAG) const {
1827   return makeAddress(Op, DAG);
1828 }
1829
1830 SDValue SparcTargetLowering::LowerGlobalTLSAddress(SDValue Op,
1831                                                    SelectionDAG &DAG) const {
1832
1833   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
1834   SDLoc DL(GA);
1835   const GlobalValue *GV = GA->getGlobal();
1836   EVT PtrVT = getPointerTy();
1837
1838   TLSModel::Model model = getTargetMachine().getTLSModel(GV);
1839
1840   if (model == TLSModel::GeneralDynamic || model == TLSModel::LocalDynamic) {
1841     unsigned HiTF = ((model == TLSModel::GeneralDynamic)? SPII::MO_TLS_GD_HI22
1842                      : SPII::MO_TLS_LDM_HI22);
1843     unsigned LoTF = ((model == TLSModel::GeneralDynamic)? SPII::MO_TLS_GD_LO10
1844                      : SPII::MO_TLS_LDM_LO10);
1845     unsigned addTF = ((model == TLSModel::GeneralDynamic)? SPII::MO_TLS_GD_ADD
1846                       : SPII::MO_TLS_LDM_ADD);
1847     unsigned callTF = ((model == TLSModel::GeneralDynamic)? SPII::MO_TLS_GD_CALL
1848                        : SPII::MO_TLS_LDM_CALL);
1849
1850     SDValue HiLo = makeHiLoPair(Op, HiTF, LoTF, DAG);
1851     SDValue Base = DAG.getNode(SPISD::GLOBAL_BASE_REG, DL, PtrVT);
1852     SDValue Argument = DAG.getNode(SPISD::TLS_ADD, DL, PtrVT, Base, HiLo,
1853                                withTargetFlags(Op, addTF, DAG));
1854
1855     SDValue Chain = DAG.getEntryNode();
1856     SDValue InFlag;
1857
1858     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(1, true), DL);
1859     Chain = DAG.getCopyToReg(Chain, DL, SP::O0, Argument, InFlag);
1860     InFlag = Chain.getValue(1);
1861     SDValue Callee = DAG.getTargetExternalSymbol("__tls_get_addr", PtrVT);
1862     SDValue Symbol = withTargetFlags(Op, callTF, DAG);
1863
1864     SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
1865     SmallVector<SDValue, 4> Ops;
1866     Ops.push_back(Chain);
1867     Ops.push_back(Callee);
1868     Ops.push_back(Symbol);
1869     Ops.push_back(DAG.getRegister(SP::O0, PtrVT));
1870     const uint32_t *Mask = getTargetMachine()
1871       .getRegisterInfo()->getCallPreservedMask(CallingConv::C);
1872     assert(Mask && "Missing call preserved mask for calling convention");
1873     Ops.push_back(DAG.getRegisterMask(Mask));
1874     Ops.push_back(InFlag);
1875     Chain = DAG.getNode(SPISD::TLS_CALL, DL, NodeTys, &Ops[0], Ops.size());
1876     InFlag = Chain.getValue(1);
1877     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(1, true),
1878                                DAG.getIntPtrConstant(0, true), InFlag, DL);
1879     InFlag = Chain.getValue(1);
1880     SDValue Ret = DAG.getCopyFromReg(Chain, DL, SP::O0, PtrVT, InFlag);
1881
1882     if (model != TLSModel::LocalDynamic)
1883       return Ret;
1884
1885     SDValue Hi = DAG.getNode(SPISD::Hi, DL, PtrVT,
1886                              withTargetFlags(Op, SPII::MO_TLS_LDO_HIX22, DAG));
1887     SDValue Lo = DAG.getNode(SPISD::Lo, DL, PtrVT,
1888                              withTargetFlags(Op, SPII::MO_TLS_LDO_LOX10, DAG));
1889     HiLo =  DAG.getNode(ISD::XOR, DL, PtrVT, Hi, Lo);
1890     return DAG.getNode(SPISD::TLS_ADD, DL, PtrVT, Ret, HiLo,
1891                        withTargetFlags(Op, SPII::MO_TLS_LDO_ADD, DAG));
1892   }
1893
1894   if (model == TLSModel::InitialExec) {
1895     unsigned ldTF     = ((PtrVT == MVT::i64)? SPII::MO_TLS_IE_LDX
1896                          : SPII::MO_TLS_IE_LD);
1897
1898     SDValue Base = DAG.getNode(SPISD::GLOBAL_BASE_REG, DL, PtrVT);
1899
1900     // GLOBAL_BASE_REG codegen'ed with call. Inform MFI that this
1901     // function has calls.
1902     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
1903     MFI->setHasCalls(true);
1904
1905     SDValue TGA = makeHiLoPair(Op,
1906                                SPII::MO_TLS_IE_HI22, SPII::MO_TLS_IE_LO10, DAG);
1907     SDValue Ptr = DAG.getNode(ISD::ADD, DL, PtrVT, Base, TGA);
1908     SDValue Offset = DAG.getNode(SPISD::TLS_LD,
1909                                  DL, PtrVT, Ptr,
1910                                  withTargetFlags(Op, ldTF, DAG));
1911     return DAG.getNode(SPISD::TLS_ADD, DL, PtrVT,
1912                        DAG.getRegister(SP::G7, PtrVT), Offset,
1913                        withTargetFlags(Op, SPII::MO_TLS_IE_ADD, DAG));
1914   }
1915
1916   assert(model == TLSModel::LocalExec);
1917   SDValue Hi = DAG.getNode(SPISD::Hi, DL, PtrVT,
1918                            withTargetFlags(Op, SPII::MO_TLS_LE_HIX22, DAG));
1919   SDValue Lo = DAG.getNode(SPISD::Lo, DL, PtrVT,
1920                            withTargetFlags(Op, SPII::MO_TLS_LE_LOX10, DAG));
1921   SDValue Offset =  DAG.getNode(ISD::XOR, DL, PtrVT, Hi, Lo);
1922
1923   return DAG.getNode(ISD::ADD, DL, PtrVT,
1924                      DAG.getRegister(SP::G7, PtrVT), Offset);
1925 }
1926
1927 SDValue
1928 SparcTargetLowering::LowerF128_LibCallArg(SDValue Chain, ArgListTy &Args,
1929                                           SDValue Arg, SDLoc DL,
1930                                           SelectionDAG &DAG) const {
1931   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
1932   EVT ArgVT = Arg.getValueType();
1933   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
1934
1935   ArgListEntry Entry;
1936   Entry.Node = Arg;
1937   Entry.Ty   = ArgTy;
1938
1939   if (ArgTy->isFP128Ty()) {
1940     // Create a stack object and pass the pointer to the library function.
1941     int FI = MFI->CreateStackObject(16, 8, false);
1942     SDValue FIPtr = DAG.getFrameIndex(FI, getPointerTy());
1943     Chain = DAG.getStore(Chain,
1944                          DL,
1945                          Entry.Node,
1946                          FIPtr,
1947                          MachinePointerInfo(),
1948                          false,
1949                          false,
1950                          8);
1951
1952     Entry.Node = FIPtr;
1953     Entry.Ty   = PointerType::getUnqual(ArgTy);
1954   }
1955   Args.push_back(Entry);
1956   return Chain;
1957 }
1958
1959 SDValue
1960 SparcTargetLowering::LowerF128Op(SDValue Op, SelectionDAG &DAG,
1961                                  const char *LibFuncName,
1962                                  unsigned numArgs) const {
1963
1964   ArgListTy Args;
1965
1966   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
1967
1968   SDValue Callee = DAG.getExternalSymbol(LibFuncName, getPointerTy());
1969   Type *RetTy = Op.getValueType().getTypeForEVT(*DAG.getContext());
1970   Type *RetTyABI = RetTy;
1971   SDValue Chain = DAG.getEntryNode();
1972   SDValue RetPtr;
1973
1974   if (RetTy->isFP128Ty()) {
1975     // Create a Stack Object to receive the return value of type f128.
1976     ArgListEntry Entry;
1977     int RetFI = MFI->CreateStackObject(16, 8, false);
1978     RetPtr = DAG.getFrameIndex(RetFI, getPointerTy());
1979     Entry.Node = RetPtr;
1980     Entry.Ty   = PointerType::getUnqual(RetTy);
1981     if (!Subtarget->is64Bit())
1982       Entry.isSRet = true;
1983     Entry.isReturned = false;
1984     Args.push_back(Entry);
1985     RetTyABI = Type::getVoidTy(*DAG.getContext());
1986   }
1987
1988   assert(Op->getNumOperands() >= numArgs && "Not enough operands!");
1989   for (unsigned i = 0, e = numArgs; i != e; ++i) {
1990     Chain = LowerF128_LibCallArg(Chain, Args, Op.getOperand(i), SDLoc(Op), DAG);
1991   }
1992   TargetLowering::
1993     CallLoweringInfo CLI(Chain,
1994                          RetTyABI,
1995                          false, false, false, false,
1996                          0, CallingConv::C,
1997                          false, false, true,
1998                          Callee, Args, DAG, SDLoc(Op));
1999   std::pair<SDValue, SDValue> CallInfo = LowerCallTo(CLI);
2000
2001   // chain is in second result.
2002   if (RetTyABI == RetTy)
2003     return CallInfo.first;
2004
2005   assert (RetTy->isFP128Ty() && "Unexpected return type!");
2006
2007   Chain = CallInfo.second;
2008
2009   // Load RetPtr to get the return value.
2010   return DAG.getLoad(Op.getValueType(),
2011                      SDLoc(Op),
2012                      Chain,
2013                      RetPtr,
2014                      MachinePointerInfo(),
2015                      false, false, false, 8);
2016 }
2017
2018 SDValue
2019 SparcTargetLowering::LowerF128Compare(SDValue LHS, SDValue RHS,
2020                                       unsigned &SPCC,
2021                                       SDLoc DL,
2022                                       SelectionDAG &DAG) const {
2023
2024   const char *LibCall = 0;
2025   bool is64Bit = Subtarget->is64Bit();
2026   switch(SPCC) {
2027   default: llvm_unreachable("Unhandled conditional code!");
2028   case SPCC::FCC_E  : LibCall = is64Bit? "_Qp_feq" : "_Q_feq"; break;
2029   case SPCC::FCC_NE : LibCall = is64Bit? "_Qp_fne" : "_Q_fne"; break;
2030   case SPCC::FCC_L  : LibCall = is64Bit? "_Qp_flt" : "_Q_flt"; break;
2031   case SPCC::FCC_G  : LibCall = is64Bit? "_Qp_fgt" : "_Q_fgt"; break;
2032   case SPCC::FCC_LE : LibCall = is64Bit? "_Qp_fle" : "_Q_fle"; break;
2033   case SPCC::FCC_GE : LibCall = is64Bit? "_Qp_fge" : "_Q_fge"; break;
2034   case SPCC::FCC_UL :
2035   case SPCC::FCC_ULE:
2036   case SPCC::FCC_UG :
2037   case SPCC::FCC_UGE:
2038   case SPCC::FCC_U  :
2039   case SPCC::FCC_O  :
2040   case SPCC::FCC_LG :
2041   case SPCC::FCC_UE : LibCall = is64Bit? "_Qp_cmp" : "_Q_cmp"; break;
2042   }
2043
2044   SDValue Callee = DAG.getExternalSymbol(LibCall, getPointerTy());
2045   Type *RetTy = Type::getInt32Ty(*DAG.getContext());
2046   ArgListTy Args;
2047   SDValue Chain = DAG.getEntryNode();
2048   Chain = LowerF128_LibCallArg(Chain, Args, LHS, DL, DAG);
2049   Chain = LowerF128_LibCallArg(Chain, Args, RHS, DL, DAG);
2050
2051   TargetLowering::
2052     CallLoweringInfo CLI(Chain,
2053                          RetTy,
2054                          false, false, false, false,
2055                          0, CallingConv::C,
2056                          false, false, true,
2057                          Callee, Args, DAG, DL);
2058
2059   std::pair<SDValue, SDValue> CallInfo = LowerCallTo(CLI);
2060
2061   // result is in first, and chain is in second result.
2062   SDValue Result =  CallInfo.first;
2063
2064   switch(SPCC) {
2065   default: {
2066     SDValue RHS = DAG.getTargetConstant(0, Result.getValueType());
2067     SPCC = SPCC::ICC_NE;
2068     return DAG.getNode(SPISD::CMPICC, DL, MVT::Glue, Result, RHS);
2069   }
2070   case SPCC::FCC_UL : {
2071     SDValue Mask   = DAG.getTargetConstant(1, Result.getValueType());
2072     Result = DAG.getNode(ISD::AND, DL, Result.getValueType(), Result, Mask);
2073     SDValue RHS    = DAG.getTargetConstant(0, Result.getValueType());
2074     SPCC = SPCC::ICC_NE;
2075     return DAG.getNode(SPISD::CMPICC, DL, MVT::Glue, Result, RHS);
2076   }
2077   case SPCC::FCC_ULE: {
2078     SDValue RHS = DAG.getTargetConstant(2, Result.getValueType());
2079     SPCC = SPCC::ICC_NE;
2080     return DAG.getNode(SPISD::CMPICC, DL, MVT::Glue, Result, RHS);
2081   }
2082   case SPCC::FCC_UG :  {
2083     SDValue RHS = DAG.getTargetConstant(1, Result.getValueType());
2084     SPCC = SPCC::ICC_G;
2085     return DAG.getNode(SPISD::CMPICC, DL, MVT::Glue, Result, RHS);
2086   }
2087   case SPCC::FCC_UGE: {
2088     SDValue RHS = DAG.getTargetConstant(1, Result.getValueType());
2089     SPCC = SPCC::ICC_NE;
2090     return DAG.getNode(SPISD::CMPICC, DL, MVT::Glue, Result, RHS);
2091   }
2092
2093   case SPCC::FCC_U  :  {
2094     SDValue RHS = DAG.getTargetConstant(3, Result.getValueType());
2095     SPCC = SPCC::ICC_E;
2096     return DAG.getNode(SPISD::CMPICC, DL, MVT::Glue, Result, RHS);
2097   }
2098   case SPCC::FCC_O  :  {
2099     SDValue RHS = DAG.getTargetConstant(3, Result.getValueType());
2100     SPCC = SPCC::ICC_NE;
2101     return DAG.getNode(SPISD::CMPICC, DL, MVT::Glue, Result, RHS);
2102   }
2103   case SPCC::FCC_LG :  {
2104     SDValue Mask   = DAG.getTargetConstant(3, Result.getValueType());
2105     Result = DAG.getNode(ISD::AND, DL, Result.getValueType(), Result, Mask);
2106     SDValue RHS    = DAG.getTargetConstant(0, Result.getValueType());
2107     SPCC = SPCC::ICC_NE;
2108     return DAG.getNode(SPISD::CMPICC, DL, MVT::Glue, Result, RHS);
2109   }
2110   case SPCC::FCC_UE : {
2111     SDValue Mask   = DAG.getTargetConstant(3, Result.getValueType());
2112     Result = DAG.getNode(ISD::AND, DL, Result.getValueType(), Result, Mask);
2113     SDValue RHS    = DAG.getTargetConstant(0, Result.getValueType());
2114     SPCC = SPCC::ICC_E;
2115     return DAG.getNode(SPISD::CMPICC, DL, MVT::Glue, Result, RHS);
2116   }
2117   }
2118 }
2119
2120 static SDValue
2121 LowerF128_FPEXTEND(SDValue Op, SelectionDAG &DAG,
2122                    const SparcTargetLowering &TLI) {
2123
2124   if (Op.getOperand(0).getValueType() == MVT::f64)
2125     return TLI.LowerF128Op(Op, DAG,
2126                            TLI.getLibcallName(RTLIB::FPEXT_F64_F128), 1);
2127
2128   if (Op.getOperand(0).getValueType() == MVT::f32)
2129     return TLI.LowerF128Op(Op, DAG,
2130                            TLI.getLibcallName(RTLIB::FPEXT_F32_F128), 1);
2131
2132   llvm_unreachable("fpextend with non-float operand!");
2133   return SDValue(0, 0);
2134 }
2135
2136 static SDValue
2137 LowerF128_FPROUND(SDValue Op, SelectionDAG &DAG,
2138                   const SparcTargetLowering &TLI) {
2139   // FP_ROUND on f64 and f32 are legal.
2140   if (Op.getOperand(0).getValueType() != MVT::f128)
2141     return Op;
2142
2143   if (Op.getValueType() == MVT::f64)
2144     return TLI.LowerF128Op(Op, DAG,
2145                            TLI.getLibcallName(RTLIB::FPROUND_F128_F64), 1);
2146   if (Op.getValueType() == MVT::f32)
2147     return TLI.LowerF128Op(Op, DAG,
2148                            TLI.getLibcallName(RTLIB::FPROUND_F128_F32), 1);
2149
2150   llvm_unreachable("fpround to non-float!");
2151   return SDValue(0, 0);
2152 }
2153
2154 static SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG,
2155                                const SparcTargetLowering &TLI,
2156                                bool hasHardQuad) {
2157   SDLoc dl(Op);
2158   EVT VT = Op.getValueType();
2159   assert(VT == MVT::i32 || VT == MVT::i64);
2160
2161   // Expand f128 operations to fp128 abi calls.
2162   if (Op.getOperand(0).getValueType() == MVT::f128
2163       && (!hasHardQuad || !TLI.isTypeLegal(VT))) {
2164     const char *libName = TLI.getLibcallName(VT == MVT::i32
2165                                              ? RTLIB::FPTOSINT_F128_I32
2166                                              : RTLIB::FPTOSINT_F128_I64);
2167     return TLI.LowerF128Op(Op, DAG, libName, 1);
2168   }
2169
2170   // Expand if the resulting type is illegal.
2171   if (!TLI.isTypeLegal(VT))
2172     return SDValue(0, 0);
2173
2174   // Otherwise, Convert the fp value to integer in an FP register.
2175   if (VT == MVT::i32)
2176     Op = DAG.getNode(SPISD::FTOI, dl, MVT::f32, Op.getOperand(0));
2177   else
2178     Op = DAG.getNode(SPISD::FTOX, dl, MVT::f64, Op.getOperand(0));
2179
2180   return DAG.getNode(ISD::BITCAST, dl, VT, Op);
2181 }
2182
2183 static SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG,
2184                                const SparcTargetLowering &TLI,
2185                                bool hasHardQuad) {
2186   SDLoc dl(Op);
2187   EVT OpVT = Op.getOperand(0).getValueType();
2188   assert(OpVT == MVT::i32 || (OpVT == MVT::i64));
2189
2190   EVT floatVT = (OpVT == MVT::i32) ? MVT::f32 : MVT::f64;
2191
2192   // Expand f128 operations to fp128 ABI calls.
2193   if (Op.getValueType() == MVT::f128
2194       && (!hasHardQuad || !TLI.isTypeLegal(OpVT))) {
2195     const char *libName = TLI.getLibcallName(OpVT == MVT::i32
2196                                              ? RTLIB::SINTTOFP_I32_F128
2197                                              : RTLIB::SINTTOFP_I64_F128);
2198     return TLI.LowerF128Op(Op, DAG, libName, 1);
2199   }
2200
2201   // Expand if the operand type is illegal.
2202   if (!TLI.isTypeLegal(OpVT))
2203     return SDValue(0, 0);
2204
2205   // Otherwise, Convert the int value to FP in an FP register.
2206   SDValue Tmp = DAG.getNode(ISD::BITCAST, dl, floatVT, Op.getOperand(0));
2207   unsigned opcode = (OpVT == MVT::i32)? SPISD::ITOF : SPISD::XTOF;
2208   return DAG.getNode(opcode, dl, Op.getValueType(), Tmp);
2209 }
2210
2211 static SDValue LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG,
2212                                const SparcTargetLowering &TLI,
2213                                bool hasHardQuad) {
2214   SDLoc dl(Op);
2215   EVT VT = Op.getValueType();
2216
2217   // Expand if it does not involve f128 or the target has support for
2218   // quad floating point instructions and the resulting type is legal.
2219   if (Op.getOperand(0).getValueType() != MVT::f128 ||
2220       (hasHardQuad && TLI.isTypeLegal(VT)))
2221     return SDValue(0, 0);
2222
2223   assert(VT == MVT::i32 || VT == MVT::i64);
2224
2225   return TLI.LowerF128Op(Op, DAG,
2226                          TLI.getLibcallName(VT == MVT::i32
2227                                             ? RTLIB::FPTOUINT_F128_I32
2228                                             : RTLIB::FPTOUINT_F128_I64),
2229                          1);
2230 }
2231
2232 static SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG,
2233                                const SparcTargetLowering &TLI,
2234                                bool hasHardQuad) {
2235   SDLoc dl(Op);
2236   EVT OpVT = Op.getOperand(0).getValueType();
2237   assert(OpVT == MVT::i32 || OpVT == MVT::i64);
2238
2239   // Expand if it does not involve f128 or the target has support for
2240   // quad floating point instructions and the operand type is legal.
2241   if (Op.getValueType() != MVT::f128 || (hasHardQuad && TLI.isTypeLegal(OpVT)))
2242     return SDValue(0, 0);
2243
2244   return TLI.LowerF128Op(Op, DAG,
2245                          TLI.getLibcallName(OpVT == MVT::i32
2246                                             ? RTLIB::UINTTOFP_I32_F128
2247                                             : RTLIB::UINTTOFP_I64_F128),
2248                          1);
2249 }
2250
2251 static SDValue LowerBR_CC(SDValue Op, SelectionDAG &DAG,
2252                           const SparcTargetLowering &TLI,
2253                           bool hasHardQuad) {
2254   SDValue Chain = Op.getOperand(0);
2255   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
2256   SDValue LHS = Op.getOperand(2);
2257   SDValue RHS = Op.getOperand(3);
2258   SDValue Dest = Op.getOperand(4);
2259   SDLoc dl(Op);
2260   unsigned Opc, SPCC = ~0U;
2261
2262   // If this is a br_cc of a "setcc", and if the setcc got lowered into
2263   // an CMP[IF]CC/SELECT_[IF]CC pair, find the original compared values.
2264   LookThroughSetCC(LHS, RHS, CC, SPCC);
2265
2266   // Get the condition flag.
2267   SDValue CompareFlag;
2268   if (LHS.getValueType().isInteger()) {
2269     CompareFlag = DAG.getNode(SPISD::CMPICC, dl, MVT::Glue, LHS, RHS);
2270     if (SPCC == ~0U) SPCC = IntCondCCodeToICC(CC);
2271     // 32-bit compares use the icc flags, 64-bit uses the xcc flags.
2272     Opc = LHS.getValueType() == MVT::i32 ? SPISD::BRICC : SPISD::BRXCC;
2273   } else {
2274     if (!hasHardQuad && LHS.getValueType() == MVT::f128) {
2275       if (SPCC == ~0U) SPCC = FPCondCCodeToFCC(CC);
2276       CompareFlag = TLI.LowerF128Compare(LHS, RHS, SPCC, dl, DAG);
2277       Opc = SPISD::BRICC;
2278     } else {
2279       CompareFlag = DAG.getNode(SPISD::CMPFCC, dl, MVT::Glue, LHS, RHS);
2280       if (SPCC == ~0U) SPCC = FPCondCCodeToFCC(CC);
2281       Opc = SPISD::BRFCC;
2282     }
2283   }
2284   return DAG.getNode(Opc, dl, MVT::Other, Chain, Dest,
2285                      DAG.getConstant(SPCC, MVT::i32), CompareFlag);
2286 }
2287
2288 static SDValue LowerSELECT_CC(SDValue Op, SelectionDAG &DAG,
2289                               const SparcTargetLowering &TLI,
2290                               bool hasHardQuad) {
2291   SDValue LHS = Op.getOperand(0);
2292   SDValue RHS = Op.getOperand(1);
2293   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
2294   SDValue TrueVal = Op.getOperand(2);
2295   SDValue FalseVal = Op.getOperand(3);
2296   SDLoc dl(Op);
2297   unsigned Opc, SPCC = ~0U;
2298
2299   // If this is a select_cc of a "setcc", and if the setcc got lowered into
2300   // an CMP[IF]CC/SELECT_[IF]CC pair, find the original compared values.
2301   LookThroughSetCC(LHS, RHS, CC, SPCC);
2302
2303   SDValue CompareFlag;
2304   if (LHS.getValueType().isInteger()) {
2305     CompareFlag = DAG.getNode(SPISD::CMPICC, dl, MVT::Glue, LHS, RHS);
2306     Opc = LHS.getValueType() == MVT::i32 ?
2307           SPISD::SELECT_ICC : SPISD::SELECT_XCC;
2308     if (SPCC == ~0U) SPCC = IntCondCCodeToICC(CC);
2309   } else {
2310     if (!hasHardQuad && LHS.getValueType() == MVT::f128) {
2311       if (SPCC == ~0U) SPCC = FPCondCCodeToFCC(CC);
2312       CompareFlag = TLI.LowerF128Compare(LHS, RHS, SPCC, dl, DAG);
2313       Opc = SPISD::SELECT_ICC;
2314     } else {
2315       CompareFlag = DAG.getNode(SPISD::CMPFCC, dl, MVT::Glue, LHS, RHS);
2316       Opc = SPISD::SELECT_FCC;
2317       if (SPCC == ~0U) SPCC = FPCondCCodeToFCC(CC);
2318     }
2319   }
2320   return DAG.getNode(Opc, dl, TrueVal.getValueType(), TrueVal, FalseVal,
2321                      DAG.getConstant(SPCC, MVT::i32), CompareFlag);
2322 }
2323
2324 static SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG,
2325                             const SparcTargetLowering &TLI) {
2326   MachineFunction &MF = DAG.getMachineFunction();
2327   SparcMachineFunctionInfo *FuncInfo = MF.getInfo<SparcMachineFunctionInfo>();
2328
2329   // Need frame address to find the address of VarArgsFrameIndex.
2330   MF.getFrameInfo()->setFrameAddressIsTaken(true);
2331
2332   // vastart just stores the address of the VarArgsFrameIndex slot into the
2333   // memory location argument.
2334   SDLoc DL(Op);
2335   SDValue Offset =
2336     DAG.getNode(ISD::ADD, DL, TLI.getPointerTy(),
2337                 DAG.getRegister(SP::I6, TLI.getPointerTy()),
2338                 DAG.getIntPtrConstant(FuncInfo->getVarArgsFrameOffset()));
2339   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
2340   return DAG.getStore(Op.getOperand(0), DL, Offset, Op.getOperand(1),
2341                       MachinePointerInfo(SV), false, false, 0);
2342 }
2343
2344 static SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG) {
2345   SDNode *Node = Op.getNode();
2346   EVT VT = Node->getValueType(0);
2347   SDValue InChain = Node->getOperand(0);
2348   SDValue VAListPtr = Node->getOperand(1);
2349   EVT PtrVT = VAListPtr.getValueType();
2350   const Value *SV = cast<SrcValueSDNode>(Node->getOperand(2))->getValue();
2351   SDLoc DL(Node);
2352   SDValue VAList = DAG.getLoad(PtrVT, DL, InChain, VAListPtr,
2353                                MachinePointerInfo(SV), false, false, false, 0);
2354   // Increment the pointer, VAList, to the next vaarg.
2355   SDValue NextPtr = DAG.getNode(ISD::ADD, DL, PtrVT, VAList,
2356                                 DAG.getIntPtrConstant(VT.getSizeInBits()/8));
2357   // Store the incremented VAList to the legalized pointer.
2358   InChain = DAG.getStore(VAList.getValue(1), DL, NextPtr,
2359                          VAListPtr, MachinePointerInfo(SV), false, false, 0);
2360   // Load the actual argument out of the pointer VAList.
2361   // We can't count on greater alignment than the word size.
2362   return DAG.getLoad(VT, DL, InChain, VAList, MachinePointerInfo(),
2363                      false, false, false,
2364                      std::min(PtrVT.getSizeInBits(), VT.getSizeInBits())/8);
2365 }
2366
2367 static SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG,
2368                                        const SparcSubtarget *Subtarget) {
2369   SDValue Chain = Op.getOperand(0);  // Legalize the chain.
2370   SDValue Size  = Op.getOperand(1);  // Legalize the size.
2371   EVT VT = Size->getValueType(0);
2372   SDLoc dl(Op);
2373
2374   unsigned SPReg = SP::O6;
2375   SDValue SP = DAG.getCopyFromReg(Chain, dl, SPReg, VT);
2376   SDValue NewSP = DAG.getNode(ISD::SUB, dl, VT, SP, Size); // Value
2377   Chain = DAG.getCopyToReg(SP.getValue(1), dl, SPReg, NewSP);    // Output chain
2378
2379   // The resultant pointer is actually 16 words from the bottom of the stack,
2380   // to provide a register spill area.
2381   unsigned regSpillArea = Subtarget->is64Bit() ? 128 : 96;
2382   regSpillArea += Subtarget->getStackPointerBias();
2383
2384   SDValue NewVal = DAG.getNode(ISD::ADD, dl, VT, NewSP,
2385                                DAG.getConstant(regSpillArea, VT));
2386   SDValue Ops[2] = { NewVal, Chain };
2387   return DAG.getMergeValues(Ops, 2, dl);
2388 }
2389
2390
2391 static SDValue getFLUSHW(SDValue Op, SelectionDAG &DAG) {
2392   SDLoc dl(Op);
2393   SDValue Chain = DAG.getNode(SPISD::FLUSHW,
2394                               dl, MVT::Other, DAG.getEntryNode());
2395   return Chain;
2396 }
2397
2398 static SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) {
2399   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
2400   MFI->setFrameAddressIsTaken(true);
2401
2402   EVT VT = Op.getValueType();
2403   SDLoc dl(Op);
2404   unsigned FrameReg = SP::I6;
2405
2406   uint64_t depth = Op.getConstantOperandVal(0);
2407
2408   SDValue FrameAddr;
2409   if (depth == 0)
2410     FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
2411   else {
2412     // flush first to make sure the windowed registers' values are in stack
2413     SDValue Chain = getFLUSHW(Op, DAG);
2414     FrameAddr = DAG.getCopyFromReg(Chain, dl, FrameReg, VT);
2415
2416     for (uint64_t i = 0; i != depth; ++i) {
2417       SDValue Ptr = DAG.getNode(ISD::ADD,
2418                                 dl, MVT::i32,
2419                                 FrameAddr, DAG.getIntPtrConstant(56));
2420       FrameAddr = DAG.getLoad(MVT::i32, dl,
2421                               Chain,
2422                               Ptr,
2423                               MachinePointerInfo(), false, false, false, 0);
2424     }
2425   }
2426   return FrameAddr;
2427 }
2428
2429 static SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG,
2430                                const SparcTargetLowering &TLI) {
2431   MachineFunction &MF = DAG.getMachineFunction();
2432   MachineFrameInfo *MFI = MF.getFrameInfo();
2433   MFI->setReturnAddressIsTaken(true);
2434
2435   EVT VT = Op.getValueType();
2436   SDLoc dl(Op);
2437   uint64_t depth = Op.getConstantOperandVal(0);
2438
2439   SDValue RetAddr;
2440   if (depth == 0) {
2441     unsigned RetReg = MF.addLiveIn(SP::I7,
2442                                    TLI.getRegClassFor(TLI.getPointerTy()));
2443     RetAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, RetReg, VT);
2444   } else {
2445     // Need frame address to find return address of the caller.
2446     MFI->setFrameAddressIsTaken(true);
2447
2448     // flush first to make sure the windowed registers' values are in stack
2449     SDValue Chain = getFLUSHW(Op, DAG);
2450     RetAddr = DAG.getCopyFromReg(Chain, dl, SP::I6, VT);
2451
2452     for (uint64_t i = 0; i != depth; ++i) {
2453       SDValue Ptr = DAG.getNode(ISD::ADD,
2454                                 dl, MVT::i32,
2455                                 RetAddr,
2456                                 DAG.getIntPtrConstant((i == depth-1)?60:56));
2457       RetAddr = DAG.getLoad(MVT::i32, dl,
2458                             Chain,
2459                             Ptr,
2460                             MachinePointerInfo(), false, false, false, 0);
2461     }
2462   }
2463   return RetAddr;
2464 }
2465
2466 static SDValue LowerF64Op(SDValue Op, SelectionDAG &DAG, unsigned opcode)
2467 {
2468   SDLoc dl(Op);
2469
2470   assert(Op.getValueType() == MVT::f64 && "LowerF64Op called on non-double!");
2471   assert(opcode == ISD::FNEG || opcode == ISD::FABS);
2472
2473   // Lower fneg/fabs on f64 to fneg/fabs on f32.
2474   // fneg f64 => fneg f32:sub_even, fmov f32:sub_odd.
2475   // fabs f64 => fabs f32:sub_even, fmov f32:sub_odd.
2476
2477   SDValue SrcReg64 = Op.getOperand(0);
2478   SDValue Hi32 = DAG.getTargetExtractSubreg(SP::sub_even, dl, MVT::f32,
2479                                             SrcReg64);
2480   SDValue Lo32 = DAG.getTargetExtractSubreg(SP::sub_odd, dl, MVT::f32,
2481                                             SrcReg64);
2482
2483   Hi32 = DAG.getNode(opcode, dl, MVT::f32, Hi32);
2484
2485   SDValue DstReg64 = SDValue(DAG.getMachineNode(TargetOpcode::IMPLICIT_DEF,
2486                                                 dl, MVT::f64), 0);
2487   DstReg64 = DAG.getTargetInsertSubreg(SP::sub_even, dl, MVT::f64,
2488                                        DstReg64, Hi32);
2489   DstReg64 = DAG.getTargetInsertSubreg(SP::sub_odd, dl, MVT::f64,
2490                                        DstReg64, Lo32);
2491   return DstReg64;
2492 }
2493
2494 // Lower a f128 load into two f64 loads.
2495 static SDValue LowerF128Load(SDValue Op, SelectionDAG &DAG)
2496 {
2497   SDLoc dl(Op);
2498   LoadSDNode *LdNode = dyn_cast<LoadSDNode>(Op.getNode());
2499   assert(LdNode && LdNode->getOffset().getOpcode() == ISD::UNDEF
2500          && "Unexpected node type");
2501
2502   unsigned alignment = LdNode->getAlignment();
2503   if (alignment > 8)
2504     alignment = 8;
2505
2506   SDValue Hi64 = DAG.getLoad(MVT::f64,
2507                              dl,
2508                              LdNode->getChain(),
2509                              LdNode->getBasePtr(),
2510                              LdNode->getPointerInfo(),
2511                              false, false, false, alignment);
2512   EVT addrVT = LdNode->getBasePtr().getValueType();
2513   SDValue LoPtr = DAG.getNode(ISD::ADD, dl, addrVT,
2514                               LdNode->getBasePtr(),
2515                               DAG.getConstant(8, addrVT));
2516   SDValue Lo64 = DAG.getLoad(MVT::f64,
2517                              dl,
2518                              LdNode->getChain(),
2519                              LoPtr,
2520                              LdNode->getPointerInfo(),
2521                              false, false, false, alignment);
2522
2523   SDValue SubRegEven = DAG.getTargetConstant(SP::sub_even64, MVT::i32);
2524   SDValue SubRegOdd  = DAG.getTargetConstant(SP::sub_odd64, MVT::i32);
2525
2526   SDNode *InFP128 = DAG.getMachineNode(TargetOpcode::IMPLICIT_DEF,
2527                                        dl, MVT::f128);
2528   InFP128 = DAG.getMachineNode(TargetOpcode::INSERT_SUBREG, dl,
2529                                MVT::f128,
2530                                SDValue(InFP128, 0),
2531                                Hi64,
2532                                SubRegEven);
2533   InFP128 = DAG.getMachineNode(TargetOpcode::INSERT_SUBREG, dl,
2534                                MVT::f128,
2535                                SDValue(InFP128, 0),
2536                                Lo64,
2537                                SubRegOdd);
2538   SDValue OutChains[2] = { SDValue(Hi64.getNode(), 1),
2539                            SDValue(Lo64.getNode(), 1) };
2540   SDValue OutChain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2541                                  &OutChains[0], 2);
2542   SDValue Ops[2] = {SDValue(InFP128,0), OutChain};
2543   return DAG.getMergeValues(Ops, 2, dl);
2544 }
2545
2546 // Lower a f128 store into two f64 stores.
2547 static SDValue LowerF128Store(SDValue Op, SelectionDAG &DAG) {
2548   SDLoc dl(Op);
2549   StoreSDNode *StNode = dyn_cast<StoreSDNode>(Op.getNode());
2550   assert(StNode && StNode->getOffset().getOpcode() == ISD::UNDEF
2551          && "Unexpected node type");
2552   SDValue SubRegEven = DAG.getTargetConstant(SP::sub_even64, MVT::i32);
2553   SDValue SubRegOdd  = DAG.getTargetConstant(SP::sub_odd64, MVT::i32);
2554
2555   SDNode *Hi64 = DAG.getMachineNode(TargetOpcode::EXTRACT_SUBREG,
2556                                     dl,
2557                                     MVT::f64,
2558                                     StNode->getValue(),
2559                                     SubRegEven);
2560   SDNode *Lo64 = DAG.getMachineNode(TargetOpcode::EXTRACT_SUBREG,
2561                                     dl,
2562                                     MVT::f64,
2563                                     StNode->getValue(),
2564                                     SubRegOdd);
2565
2566   unsigned alignment = StNode->getAlignment();
2567   if (alignment > 8)
2568     alignment = 8;
2569
2570   SDValue OutChains[2];
2571   OutChains[0] = DAG.getStore(StNode->getChain(),
2572                               dl,
2573                               SDValue(Hi64, 0),
2574                               StNode->getBasePtr(),
2575                               MachinePointerInfo(),
2576                               false, false, alignment);
2577   EVT addrVT = StNode->getBasePtr().getValueType();
2578   SDValue LoPtr = DAG.getNode(ISD::ADD, dl, addrVT,
2579                               StNode->getBasePtr(),
2580                               DAG.getConstant(8, addrVT));
2581   OutChains[1] = DAG.getStore(StNode->getChain(),
2582                              dl,
2583                              SDValue(Lo64, 0),
2584                              LoPtr,
2585                              MachinePointerInfo(),
2586                              false, false, alignment);
2587   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2588                      &OutChains[0], 2);
2589 }
2590
2591 static SDValue LowerFNEG(SDValue Op, SelectionDAG &DAG,
2592                          const SparcTargetLowering &TLI,
2593                          bool is64Bit) {
2594   if (Op.getValueType() == MVT::f64)
2595     return LowerF64Op(Op, DAG, ISD::FNEG);
2596   if (Op.getValueType() == MVT::f128)
2597     return TLI.LowerF128Op(Op, DAG, ((is64Bit) ? "_Qp_neg" : "_Q_neg"), 1);
2598   return Op;
2599 }
2600
2601 static SDValue LowerFABS(SDValue Op, SelectionDAG &DAG, bool isV9) {
2602   if (Op.getValueType() == MVT::f64)
2603     return LowerF64Op(Op, DAG, ISD::FABS);
2604   if (Op.getValueType() != MVT::f128)
2605     return Op;
2606
2607   // Lower fabs on f128 to fabs on f64
2608   // fabs f128 => fabs f64:sub_even64, fmov f64:sub_odd64
2609
2610   SDLoc dl(Op);
2611   SDValue SrcReg128 = Op.getOperand(0);
2612   SDValue Hi64 = DAG.getTargetExtractSubreg(SP::sub_even64, dl, MVT::f64,
2613                                             SrcReg128);
2614   SDValue Lo64 = DAG.getTargetExtractSubreg(SP::sub_odd64, dl, MVT::f64,
2615                                             SrcReg128);
2616   if (isV9)
2617     Hi64 = DAG.getNode(Op.getOpcode(), dl, MVT::f64, Hi64);
2618   else
2619     Hi64 = LowerF64Op(Hi64, DAG, ISD::FABS);
2620
2621   SDValue DstReg128 = SDValue(DAG.getMachineNode(TargetOpcode::IMPLICIT_DEF,
2622                                                  dl, MVT::f128), 0);
2623   DstReg128 = DAG.getTargetInsertSubreg(SP::sub_even64, dl, MVT::f128,
2624                                         DstReg128, Hi64);
2625   DstReg128 = DAG.getTargetInsertSubreg(SP::sub_odd64, dl, MVT::f128,
2626                                         DstReg128, Lo64);
2627   return DstReg128;
2628 }
2629
2630 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
2631
2632   if (Op.getValueType() != MVT::i64)
2633     return Op;
2634
2635   SDLoc dl(Op);
2636   SDValue Src1 = Op.getOperand(0);
2637   SDValue Src1Lo = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Src1);
2638   SDValue Src1Hi = DAG.getNode(ISD::SRL, dl, MVT::i64, Src1,
2639                                DAG.getConstant(32, MVT::i64));
2640   Src1Hi = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Src1Hi);
2641
2642   SDValue Src2 = Op.getOperand(1);
2643   SDValue Src2Lo = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Src2);
2644   SDValue Src2Hi = DAG.getNode(ISD::SRL, dl, MVT::i64, Src2,
2645                                DAG.getConstant(32, MVT::i64));
2646   Src2Hi = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Src2Hi);
2647
2648
2649   bool hasChain = false;
2650   unsigned hiOpc = Op.getOpcode();
2651   switch (Op.getOpcode()) {
2652   default: llvm_unreachable("Invalid opcode");
2653   case ISD::ADDC: hiOpc = ISD::ADDE; break;
2654   case ISD::ADDE: hasChain = true; break;
2655   case ISD::SUBC: hiOpc = ISD::SUBE; break;
2656   case ISD::SUBE: hasChain = true; break;
2657   }
2658   SDValue Lo;
2659   SDVTList VTs = DAG.getVTList(MVT::i32, MVT::Glue);
2660   if (hasChain) {
2661     Lo = DAG.getNode(Op.getOpcode(), dl, VTs, Src1Lo, Src2Lo,
2662                      Op.getOperand(2));
2663   } else {
2664     Lo = DAG.getNode(Op.getOpcode(), dl, VTs, Src1Lo, Src2Lo);
2665   }
2666   SDValue Hi = DAG.getNode(hiOpc, dl, VTs, Src1Hi, Src2Hi, Lo.getValue(1));
2667   SDValue Carry = Hi.getValue(1);
2668
2669   Lo = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i64, Lo);
2670   Hi = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i64, Hi);
2671   Hi = DAG.getNode(ISD::SHL, dl, MVT::i64, Hi,
2672                    DAG.getConstant(32, MVT::i64));
2673
2674   SDValue Dst = DAG.getNode(ISD::OR, dl, MVT::i64, Hi, Lo);
2675   SDValue Ops[2] = { Dst, Carry };
2676   return DAG.getMergeValues(Ops, 2, dl);
2677 }
2678
2679 // Custom lower UMULO/SMULO for SPARC. This code is similar to ExpandNode()
2680 // in LegalizeDAG.cpp except the order of arguments to the library function.
2681 static SDValue LowerUMULO_SMULO(SDValue Op, SelectionDAG &DAG,
2682                                 const SparcTargetLowering &TLI)
2683 {
2684   unsigned opcode = Op.getOpcode();
2685   assert((opcode == ISD::UMULO || opcode == ISD::SMULO) && "Invalid Opcode.");
2686
2687   bool isSigned = (opcode == ISD::SMULO);
2688   EVT VT = MVT::i64;
2689   EVT WideVT = MVT::i128;
2690   SDLoc dl(Op);
2691   SDValue LHS = Op.getOperand(0);
2692
2693   if (LHS.getValueType() != VT)
2694     return Op;
2695
2696   SDValue ShiftAmt = DAG.getConstant(63, VT);
2697
2698   SDValue RHS = Op.getOperand(1);
2699   SDValue HiLHS = DAG.getNode(ISD::SRA, dl, VT, LHS, ShiftAmt);
2700   SDValue HiRHS = DAG.getNode(ISD::SRA, dl, MVT::i64, RHS, ShiftAmt);
2701   SDValue Args[] = { HiLHS, LHS, HiRHS, RHS };
2702
2703   SDValue MulResult = TLI.makeLibCall(DAG,
2704                                       RTLIB::MUL_I128, WideVT,
2705                                       Args, 4, isSigned, dl).first;
2706   SDValue BottomHalf = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, VT,
2707                                    MulResult, DAG.getIntPtrConstant(0));
2708   SDValue TopHalf = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, VT,
2709                                 MulResult, DAG.getIntPtrConstant(1));
2710   if (isSigned) {
2711     SDValue Tmp1 = DAG.getNode(ISD::SRA, dl, VT, BottomHalf, ShiftAmt);
2712     TopHalf = DAG.getSetCC(dl, MVT::i32, TopHalf, Tmp1, ISD::SETNE);
2713   } else {
2714     TopHalf = DAG.getSetCC(dl, MVT::i32, TopHalf, DAG.getConstant(0, VT),
2715                            ISD::SETNE);
2716   }
2717   // MulResult is a node with an illegal type. Because such things are not
2718   // generally permitted during this phase of legalization, delete the
2719   // node. The above EXTRACT_ELEMENT nodes should have been folded.
2720   DAG.DeleteNode(MulResult.getNode());
2721
2722   SDValue Ops[2] = { BottomHalf, TopHalf } ;
2723   return DAG.getMergeValues(Ops, 2, dl);
2724 }
2725
2726 SDValue SparcTargetLowering::
2727 LowerOperation(SDValue Op, SelectionDAG &DAG) const {
2728
2729   bool hasHardQuad = Subtarget->hasHardQuad();
2730   bool is64Bit     = Subtarget->is64Bit();
2731   bool isV9        = Subtarget->isV9();
2732
2733   switch (Op.getOpcode()) {
2734   default: llvm_unreachable("Should not custom lower this!");
2735
2736   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG, *this);
2737   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
2738   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
2739   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
2740   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
2741   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
2742   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG, *this,
2743                                                        hasHardQuad);
2744   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG, *this,
2745                                                        hasHardQuad);
2746   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG, *this,
2747                                                        hasHardQuad);
2748   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG, *this,
2749                                                        hasHardQuad);
2750   case ISD::BR_CC:              return LowerBR_CC(Op, DAG, *this,
2751                                                   hasHardQuad);
2752   case ISD::SELECT_CC:          return LowerSELECT_CC(Op, DAG, *this,
2753                                                       hasHardQuad);
2754   case ISD::VASTART:            return LowerVASTART(Op, DAG, *this);
2755   case ISD::VAARG:              return LowerVAARG(Op, DAG);
2756   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG,
2757                                                                Subtarget);
2758
2759   case ISD::LOAD:               return LowerF128Load(Op, DAG);
2760   case ISD::STORE:              return LowerF128Store(Op, DAG);
2761   case ISD::FADD:               return LowerF128Op(Op, DAG,
2762                                        getLibcallName(RTLIB::ADD_F128), 2);
2763   case ISD::FSUB:               return LowerF128Op(Op, DAG,
2764                                        getLibcallName(RTLIB::SUB_F128), 2);
2765   case ISD::FMUL:               return LowerF128Op(Op, DAG,
2766                                        getLibcallName(RTLIB::MUL_F128), 2);
2767   case ISD::FDIV:               return LowerF128Op(Op, DAG,
2768                                        getLibcallName(RTLIB::DIV_F128), 2);
2769   case ISD::FSQRT:              return LowerF128Op(Op, DAG,
2770                                        getLibcallName(RTLIB::SQRT_F128),1);
2771   case ISD::FNEG:               return LowerFNEG(Op, DAG, *this, is64Bit);
2772   case ISD::FABS:               return LowerFABS(Op, DAG, isV9);
2773   case ISD::FP_EXTEND:          return LowerF128_FPEXTEND(Op, DAG, *this);
2774   case ISD::FP_ROUND:           return LowerF128_FPROUND(Op, DAG, *this);
2775   case ISD::ADDC:
2776   case ISD::ADDE:
2777   case ISD::SUBC:
2778   case ISD::SUBE:               return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
2779   case ISD::UMULO:
2780   case ISD::SMULO:              return LowerUMULO_SMULO(Op, DAG, *this);
2781   }
2782 }
2783
2784 MachineBasicBlock *
2785 SparcTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
2786                                                  MachineBasicBlock *BB) const {
2787   const TargetInstrInfo &TII = *getTargetMachine().getInstrInfo();
2788   unsigned BROpcode;
2789   unsigned CC;
2790   DebugLoc dl = MI->getDebugLoc();
2791   // Figure out the conditional branch opcode to use for this select_cc.
2792   switch (MI->getOpcode()) {
2793   default: llvm_unreachable("Unknown SELECT_CC!");
2794   case SP::SELECT_CC_Int_ICC:
2795   case SP::SELECT_CC_FP_ICC:
2796   case SP::SELECT_CC_DFP_ICC:
2797   case SP::SELECT_CC_QFP_ICC:
2798     BROpcode = SP::BCOND;
2799     break;
2800   case SP::SELECT_CC_Int_FCC:
2801   case SP::SELECT_CC_FP_FCC:
2802   case SP::SELECT_CC_DFP_FCC:
2803   case SP::SELECT_CC_QFP_FCC:
2804     BROpcode = SP::FBCOND;
2805     break;
2806   }
2807
2808   CC = (SPCC::CondCodes)MI->getOperand(3).getImm();
2809
2810   // To "insert" a SELECT_CC instruction, we actually have to insert the diamond
2811   // control-flow pattern.  The incoming instruction knows the destination vreg
2812   // to set, the condition code register to branch on, the true/false values to
2813   // select between, and a branch opcode to use.
2814   const BasicBlock *LLVM_BB = BB->getBasicBlock();
2815   MachineFunction::iterator It = BB;
2816   ++It;
2817
2818   //  thisMBB:
2819   //  ...
2820   //   TrueVal = ...
2821   //   [f]bCC copy1MBB
2822   //   fallthrough --> copy0MBB
2823   MachineBasicBlock *thisMBB = BB;
2824   MachineFunction *F = BB->getParent();
2825   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
2826   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
2827   F->insert(It, copy0MBB);
2828   F->insert(It, sinkMBB);
2829
2830   // Transfer the remainder of BB and its successor edges to sinkMBB.
2831   sinkMBB->splice(sinkMBB->begin(), BB,
2832                   llvm::next(MachineBasicBlock::iterator(MI)),
2833                   BB->end());
2834   sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
2835
2836   // Add the true and fallthrough blocks as its successors.
2837   BB->addSuccessor(copy0MBB);
2838   BB->addSuccessor(sinkMBB);
2839
2840   BuildMI(BB, dl, TII.get(BROpcode)).addMBB(sinkMBB).addImm(CC);
2841
2842   //  copy0MBB:
2843   //   %FalseValue = ...
2844   //   # fallthrough to sinkMBB
2845   BB = copy0MBB;
2846
2847   // Update machine-CFG edges
2848   BB->addSuccessor(sinkMBB);
2849
2850   //  sinkMBB:
2851   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
2852   //  ...
2853   BB = sinkMBB;
2854   BuildMI(*BB, BB->begin(), dl, TII.get(SP::PHI), MI->getOperand(0).getReg())
2855     .addReg(MI->getOperand(2).getReg()).addMBB(copy0MBB)
2856     .addReg(MI->getOperand(1).getReg()).addMBB(thisMBB);
2857
2858   MI->eraseFromParent();   // The pseudo instruction is gone now.
2859   return BB;
2860 }
2861
2862 //===----------------------------------------------------------------------===//
2863 //                         Sparc Inline Assembly Support
2864 //===----------------------------------------------------------------------===//
2865
2866 /// getConstraintType - Given a constraint letter, return the type of
2867 /// constraint it is for this target.
2868 SparcTargetLowering::ConstraintType
2869 SparcTargetLowering::getConstraintType(const std::string &Constraint) const {
2870   if (Constraint.size() == 1) {
2871     switch (Constraint[0]) {
2872     default:  break;
2873     case 'r': return C_RegisterClass;
2874     }
2875   }
2876
2877   return TargetLowering::getConstraintType(Constraint);
2878 }
2879
2880 std::pair<unsigned, const TargetRegisterClass*>
2881 SparcTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
2882                                                   MVT VT) const {
2883   if (Constraint.size() == 1) {
2884     switch (Constraint[0]) {
2885     case 'r':
2886       return std::make_pair(0U, &SP::IntRegsRegClass);
2887     }
2888   }
2889
2890   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
2891 }
2892
2893 bool
2894 SparcTargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
2895   // The Sparc target isn't yet aware of offsets.
2896   return false;
2897 }
2898
2899 void SparcTargetLowering::ReplaceNodeResults(SDNode *N,
2900                                              SmallVectorImpl<SDValue>& Results,
2901                                              SelectionDAG &DAG) const {
2902
2903   SDLoc dl(N);
2904
2905   RTLIB::Libcall libCall = RTLIB::UNKNOWN_LIBCALL;
2906
2907   switch (N->getOpcode()) {
2908   default:
2909     llvm_unreachable("Do not know how to custom type legalize this operation!");
2910
2911   case ISD::FP_TO_SINT:
2912   case ISD::FP_TO_UINT:
2913     // Custom lower only if it involves f128 or i64.
2914     if (N->getOperand(0).getValueType() != MVT::f128
2915         || N->getValueType(0) != MVT::i64)
2916       return;
2917     libCall = ((N->getOpcode() == ISD::FP_TO_SINT)
2918                ? RTLIB::FPTOSINT_F128_I64
2919                : RTLIB::FPTOUINT_F128_I64);
2920
2921     Results.push_back(LowerF128Op(SDValue(N, 0),
2922                                   DAG,
2923                                   getLibcallName(libCall),
2924                                   1));
2925     return;
2926
2927   case ISD::SINT_TO_FP:
2928   case ISD::UINT_TO_FP:
2929     // Custom lower only if it involves f128 or i64.
2930     if (N->getValueType(0) != MVT::f128
2931         || N->getOperand(0).getValueType() != MVT::i64)
2932       return;
2933
2934     libCall = ((N->getOpcode() == ISD::SINT_TO_FP)
2935                ? RTLIB::SINTTOFP_I64_F128
2936                : RTLIB::UINTTOFP_I64_F128);
2937
2938     Results.push_back(LowerF128Op(SDValue(N, 0),
2939                                   DAG,
2940                                   getLibcallName(libCall),
2941                                   1));
2942     return;
2943   }
2944 }