lib/Target/Sparc/SparcISelLowering.cpp

   1 //===-- SparcISelLowering.cpp - Sparc DAG Lowering Implementation ---------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the interfaces that Sparc uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "SparcISelLowering.h"
  16 #include "MCTargetDesc/SparcMCExpr.h"
  17 #include "SparcMachineFunctionInfo.h"
  18 #include "SparcRegisterInfo.h"
  19 #include "SparcTargetMachine.h"
  20 #include "SparcTargetObjectFile.h"
  21 #include "llvm/CodeGen/CallingConvLower.h"
  22 #include "llvm/CodeGen/MachineFrameInfo.h"
  23 #include "llvm/CodeGen/MachineFunction.h"
  24 #include "llvm/CodeGen/MachineInstrBuilder.h"
  25 #include "llvm/CodeGen/MachineRegisterInfo.h"
  26 #include "llvm/CodeGen/SelectionDAG.h"
  27 #include "llvm/CodeGen/TargetLoweringObjectFileImpl.h"
  28 #include "llvm/IR/DerivedTypes.h"
  29 #include "llvm/IR/Function.h"
  30 #include "llvm/IR/Module.h"
  31 #include "llvm/Support/ErrorHandling.h"
  32 using namespace llvm;
  33
  34
  35 //===----------------------------------------------------------------------===//
  36 // Calling Convention Implementation
  37 //===----------------------------------------------------------------------===//
  38
  39 static bool CC_Sparc_Assign_SRet(unsigned &ValNo, MVT &ValVT,
  40                                  MVT &LocVT, CCValAssign::LocInfo &LocInfo,
  41                                  ISD::ArgFlagsTy &ArgFlags, CCState &State)
  42 {
  43   assert (ArgFlags.isSRet());
  44
  45   // Assign SRet argument.
  46   State.addLoc(CCValAssign::getCustomMem(ValNo, ValVT,
  47                                          0,
  48                                          LocVT, LocInfo));
  49   return true;
  50 }
  51
  52 static bool CC_Sparc_Assign_f64(unsigned &ValNo, MVT &ValVT,
  53                                 MVT &LocVT, CCValAssign::LocInfo &LocInfo,
  54                                 ISD::ArgFlagsTy &ArgFlags, CCState &State)
  55 {
  56   static const uint16_t RegList[] = {
  57     SP::I0, SP::I1, SP::I2, SP::I3, SP::I4, SP::I5
  58   };
  59   // Try to get first reg.
  60   if (unsigned Reg = State.AllocateReg(RegList, 6)) {
  61     State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
  62   } else {
  63     // Assign whole thing in stack.
  64     State.addLoc(CCValAssign::getCustomMem(ValNo, ValVT,
  65                                            State.AllocateStack(8,4),
  66                                            LocVT, LocInfo));
  67     return true;
  68   }
  69
  70   // Try to get second reg.
  71   if (unsigned Reg = State.AllocateReg(RegList, 6))
  72     State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
  73   else
  74     State.addLoc(CCValAssign::getCustomMem(ValNo, ValVT,
  75                                            State.AllocateStack(4,4),
  76                                            LocVT, LocInfo));
  77   return true;
  78 }
  79
  80 // Allocate a full-sized argument for the 64-bit ABI.
  81 static bool CC_Sparc64_Full(unsigned &ValNo, MVT &ValVT,
  82                             MVT &LocVT, CCValAssign::LocInfo &LocInfo,
  83                             ISD::ArgFlagsTy &ArgFlags, CCState &State) {
  84   assert((LocVT == MVT::f32 || LocVT == MVT::f128
  85           || LocVT.getSizeInBits() == 64) &&
  86          "Can't handle non-64 bits locations");
  87
  88   // Stack space is allocated for all arguments starting from [%fp+BIAS+128].
  89   unsigned size      = (LocVT == MVT::f128) ? 16 : 8;
  90   unsigned alignment = (LocVT == MVT::f128) ? 16 : 8;
  91   unsigned Offset = State.AllocateStack(size, alignment);
  92   unsigned Reg = 0;
  93
  94   if (LocVT == MVT::i64 && Offset < 6*8)
  95     // Promote integers to %i0-%i5.
  96     Reg = SP::I0 + Offset/8;
  97   else if (LocVT == MVT::f64 && Offset < 16*8)
  98     // Promote doubles to %d0-%d30. (Which LLVM calls D0-D15).
  99     Reg = SP::D0 + Offset/8;
 100   else if (LocVT == MVT::f32 && Offset < 16*8)
 101     // Promote floats to %f1, %f3, ...
 102     Reg = SP::F1 + Offset/4;
 103   else if (LocVT == MVT::f128 && Offset < 16*8)
 104     // Promote long doubles to %q0-%q28. (Which LLVM calls Q0-Q7).
 105     Reg = SP::Q0 + Offset/16;
 106
 107   // Promote to register when possible, otherwise use the stack slot.
 108   if (Reg) {
 109     State.addLoc(CCValAssign::getReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 110     return true;
 111   }
 112
 113   // This argument goes on the stack in an 8-byte slot.
 114   // When passing floats, LocVT is smaller than 8 bytes. Adjust the offset to
 115   // the right-aligned float. The first 4 bytes of the stack slot are undefined.
 116   if (LocVT == MVT::f32)
 117     Offset += 4;
 118
 119   State.addLoc(CCValAssign::getMem(ValNo, ValVT, Offset, LocVT, LocInfo));
 120   return true;
 121 }
 122
 123 // Allocate a half-sized argument for the 64-bit ABI.
 124 //
 125 // This is used when passing { float, int } structs by value in registers.
 126 static bool CC_Sparc64_Half(unsigned &ValNo, MVT &ValVT,
 127                             MVT &LocVT, CCValAssign::LocInfo &LocInfo,
 128                             ISD::ArgFlagsTy &ArgFlags, CCState &State) {
 129   assert(LocVT.getSizeInBits() == 32 && "Can't handle non-32 bits locations");
 130   unsigned Offset = State.AllocateStack(4, 4);
 131
 132   if (LocVT == MVT::f32 && Offset < 16*8) {
 133     // Promote floats to %f0-%f31.
 134     State.addLoc(CCValAssign::getReg(ValNo, ValVT, SP::F0 + Offset/4,
 135                                      LocVT, LocInfo));
 136     return true;
 137   }
 138
 139   if (LocVT == MVT::i32 && Offset < 6*8) {
 140     // Promote integers to %i0-%i5, using half the register.
 141     unsigned Reg = SP::I0 + Offset/8;
 142     LocVT = MVT::i64;
 143     LocInfo = CCValAssign::AExt;
 144
 145     // Set the Custom bit if this i32 goes in the high bits of a register.
 146     if (Offset % 8 == 0)
 147       State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg,
 148                                              LocVT, LocInfo));
 149     else
 150       State.addLoc(CCValAssign::getReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 151     return true;
 152   }
 153
 154   State.addLoc(CCValAssign::getMem(ValNo, ValVT, Offset, LocVT, LocInfo));
 155   return true;
 156 }
 157
 158 #include "SparcGenCallingConv.inc"
 159
 160 // The calling conventions in SparcCallingConv.td are described in terms of the
 161 // callee's register window. This function translates registers to the
 162 // corresponding caller window %o register.
 163 static unsigned toCallerWindow(unsigned Reg) {
 164   assert(SP::I0 + 7 == SP::I7 && SP::O0 + 7 == SP::O7 && "Unexpected enum");
 165   if (Reg >= SP::I0 && Reg <= SP::I7)
 166     return Reg - SP::I0 + SP::O0;
 167   return Reg;
 168 }
 169
 170 SDValue
 171 SparcTargetLowering::LowerReturn(SDValue Chain,
 172                                  CallingConv::ID CallConv, bool IsVarArg,
 173                                  const SmallVectorImpl<ISD::OutputArg> &Outs,
 174                                  const SmallVectorImpl<SDValue> &OutVals,
 175                                  SDLoc DL, SelectionDAG &DAG) const {
 176   if (Subtarget->is64Bit())
 177     return LowerReturn_64(Chain, CallConv, IsVarArg, Outs, OutVals, DL, DAG);
 178   return LowerReturn_32(Chain, CallConv, IsVarArg, Outs, OutVals, DL, DAG);
 179 }
 180
 181 SDValue
 182 SparcTargetLowering::LowerReturn_32(SDValue Chain,
 183                                     CallingConv::ID CallConv, bool IsVarArg,
 184                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 185                                     const SmallVectorImpl<SDValue> &OutVals,
 186                                     SDLoc DL, SelectionDAG &DAG) const {
 187   MachineFunction &MF = DAG.getMachineFunction();
 188
 189   // CCValAssign - represent the assignment of the return value to locations.
 190   SmallVector<CCValAssign, 16> RVLocs;
 191
 192   // CCState - Info about the registers and stack slot.
 193   CCState CCInfo(CallConv, IsVarArg, DAG.getMachineFunction(),
 194                  DAG.getTarget(), RVLocs, *DAG.getContext());
 195
 196   // Analyze return values.
 197   CCInfo.AnalyzeReturn(Outs, RetCC_Sparc32);
 198
 199   SDValue Flag;
 200   SmallVector<SDValue, 4> RetOps(1, Chain);
 201   // Make room for the return address offset.
 202   RetOps.push_back(SDValue());
 203
 204   // Copy the result values into the output registers.
 205   for (unsigned i = 0; i != RVLocs.size(); ++i) {
 206     CCValAssign &VA = RVLocs[i];
 207     assert(VA.isRegLoc() && "Can only return in registers!");
 208
 209     Chain = DAG.getCopyToReg(Chain, DL, VA.getLocReg(),
 210                              OutVals[i], Flag);
 211
 212     // Guarantee that all emitted copies are stuck together with flags.
 213     Flag = Chain.getValue(1);
 214     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
 215   }
 216
 217   unsigned RetAddrOffset = 8; // Call Inst + Delay Slot
 218   // If the function returns a struct, copy the SRetReturnReg to I0
 219   if (MF.getFunction()->hasStructRetAttr()) {
 220     SparcMachineFunctionInfo *SFI = MF.getInfo<SparcMachineFunctionInfo>();
 221     unsigned Reg = SFI->getSRetReturnReg();
 222     if (!Reg)
 223       llvm_unreachable("sret virtual register not created in the entry block");
 224     SDValue Val = DAG.getCopyFromReg(Chain, DL, Reg, getPointerTy());
 225     Chain = DAG.getCopyToReg(Chain, DL, SP::I0, Val, Flag);
 226     Flag = Chain.getValue(1);
 227     RetOps.push_back(DAG.getRegister(SP::I0, getPointerTy()));
 228     RetAddrOffset = 12; // CallInst + Delay Slot + Unimp
 229   }
 230
 231   RetOps[0] = Chain;  // Update chain.
 232   RetOps[1] = DAG.getConstant(RetAddrOffset, MVT::i32);
 233
 234   // Add the flag if we have it.
 235   if (Flag.getNode())
 236     RetOps.push_back(Flag);
 237
 238   return DAG.getNode(SPISD::RET_FLAG, DL, MVT::Other,
 239                      &RetOps[0], RetOps.size());
 240 }
 241
 242 // Lower return values for the 64-bit ABI.
 243 // Return values are passed the exactly the same way as function arguments.
 244 SDValue
 245 SparcTargetLowering::LowerReturn_64(SDValue Chain,
 246                                     CallingConv::ID CallConv, bool IsVarArg,
 247                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 248                                     const SmallVectorImpl<SDValue> &OutVals,
 249                                     SDLoc DL, SelectionDAG &DAG) const {
 250   // CCValAssign - represent the assignment of the return value to locations.
 251   SmallVector<CCValAssign, 16> RVLocs;
 252
 253   // CCState - Info about the registers and stack slot.
 254   CCState CCInfo(CallConv, IsVarArg, DAG.getMachineFunction(),
 255                  DAG.getTarget(), RVLocs, *DAG.getContext());
 256
 257   // Analyze return values.
 258   CCInfo.AnalyzeReturn(Outs, RetCC_Sparc64);
 259
 260   SDValue Flag;
 261   SmallVector<SDValue, 4> RetOps(1, Chain);
 262
 263   // The second operand on the return instruction is the return address offset.
 264   // The return address is always %i7+8 with the 64-bit ABI.
 265   RetOps.push_back(DAG.getConstant(8, MVT::i32));
 266
 267   // Copy the result values into the output registers.
 268   for (unsigned i = 0; i != RVLocs.size(); ++i) {
 269     CCValAssign &VA = RVLocs[i];
 270     assert(VA.isRegLoc() && "Can only return in registers!");
 271     SDValue OutVal = OutVals[i];
 272
 273     // Integer return values must be sign or zero extended by the callee.
 274     switch (VA.getLocInfo()) {
 275     case CCValAssign::Full: break;
 276     case CCValAssign::SExt:
 277       OutVal = DAG.getNode(ISD::SIGN_EXTEND, DL, VA.getLocVT(), OutVal);
 278       break;
 279     case CCValAssign::ZExt:
 280       OutVal = DAG.getNode(ISD::ZERO_EXTEND, DL, VA.getLocVT(), OutVal);
 281       break;
 282     case CCValAssign::AExt:
 283       OutVal = DAG.getNode(ISD::ANY_EXTEND, DL, VA.getLocVT(), OutVal);
 284       break;
 285     default:
 286       llvm_unreachable("Unknown loc info!");
 287     }
 288
 289     // The custom bit on an i32 return value indicates that it should be passed
 290     // in the high bits of the register.
 291     if (VA.getValVT() == MVT::i32 && VA.needsCustom()) {
 292       OutVal = DAG.getNode(ISD::SHL, DL, MVT::i64, OutVal,
 293                            DAG.getConstant(32, MVT::i32));
 294
 295       // The next value may go in the low bits of the same register.
 296       // Handle both at once.
 297       if (i+1 < RVLocs.size() && RVLocs[i+1].getLocReg() == VA.getLocReg()) {
 298         SDValue NV = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i64, OutVals[i+1]);
 299         OutVal = DAG.getNode(ISD::OR, DL, MVT::i64, OutVal, NV);
 300         // Skip the next value, it's already done.
 301         ++i;
 302       }
 303     }
 304
 305     Chain = DAG.getCopyToReg(Chain, DL, VA.getLocReg(), OutVal, Flag);
 306
 307     // Guarantee that all emitted copies are stuck together with flags.
 308     Flag = Chain.getValue(1);
 309     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
 310   }
 311
 312   RetOps[0] = Chain;  // Update chain.
 313
 314   // Add the flag if we have it.
 315   if (Flag.getNode())
 316     RetOps.push_back(Flag);
 317
 318   return DAG.getNode(SPISD::RET_FLAG, DL, MVT::Other,
 319                      &RetOps[0], RetOps.size());
 320 }
 321
 322 SDValue SparcTargetLowering::
 323 LowerFormalArguments(SDValue Chain,
 324                      CallingConv::ID CallConv,
 325                      bool IsVarArg,
 326                      const SmallVectorImpl<ISD::InputArg> &Ins,
 327                      SDLoc DL,
 328                      SelectionDAG &DAG,
 329                      SmallVectorImpl<SDValue> &InVals) const {
 330   if (Subtarget->is64Bit())
 331     return LowerFormalArguments_64(Chain, CallConv, IsVarArg, Ins,
 332                                    DL, DAG, InVals);
 333   return LowerFormalArguments_32(Chain, CallConv, IsVarArg, Ins,
 334                                  DL, DAG, InVals);
 335 }
 336
 337 /// LowerFormalArguments32 - V8 uses a very simple ABI, where all values are
 338 /// passed in either one or two GPRs, including FP values.  TODO: we should
 339 /// pass FP values in FP registers for fastcc functions.
 340 SDValue SparcTargetLowering::
 341 LowerFormalArguments_32(SDValue Chain,
 342                         CallingConv::ID CallConv,
 343                         bool isVarArg,
 344                         const SmallVectorImpl<ISD::InputArg> &Ins,
 345                         SDLoc dl,
 346                         SelectionDAG &DAG,
 347                         SmallVectorImpl<SDValue> &InVals) const {
 348   MachineFunction &MF = DAG.getMachineFunction();
 349   MachineRegisterInfo &RegInfo = MF.getRegInfo();
 350   SparcMachineFunctionInfo *FuncInfo = MF.getInfo<SparcMachineFunctionInfo>();
 351
 352   // Assign locations to all of the incoming arguments.
 353   SmallVector<CCValAssign, 16> ArgLocs;
 354   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
 355                  getTargetMachine(), ArgLocs, *DAG.getContext());
 356   CCInfo.AnalyzeFormalArguments(Ins, CC_Sparc32);
 357
 358   const unsigned StackOffset = 92;
 359
 360   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
 361     CCValAssign &VA = ArgLocs[i];
 362
 363     if (i == 0  && Ins[i].Flags.isSRet()) {
 364       // Get SRet from [%fp+64].
 365       int FrameIdx = MF.getFrameInfo()->CreateFixedObject(4, 64, true);
 366       SDValue FIPtr = DAG.getFrameIndex(FrameIdx, MVT::i32);
 367       SDValue Arg = DAG.getLoad(MVT::i32, dl, Chain, FIPtr,
 368                                 MachinePointerInfo(),
 369                                 false, false, false, 0);
 370       InVals.push_back(Arg);
 371       continue;
 372     }
 373
 374     if (VA.isRegLoc()) {
 375       if (VA.needsCustom()) {
 376         assert(VA.getLocVT() == MVT::f64);
 377         unsigned VRegHi = RegInfo.createVirtualRegister(&SP::IntRegsRegClass);
 378         MF.getRegInfo().addLiveIn(VA.getLocReg(), VRegHi);
 379         SDValue HiVal = DAG.getCopyFromReg(Chain, dl, VRegHi, MVT::i32);
 380
 381         assert(i+1 < e);
 382         CCValAssign &NextVA = ArgLocs[++i];
 383
 384         SDValue LoVal;
 385         if (NextVA.isMemLoc()) {
 386           int FrameIdx = MF.getFrameInfo()->
 387             CreateFixedObject(4, StackOffset+NextVA.getLocMemOffset(),true);
 388           SDValue FIPtr = DAG.getFrameIndex(FrameIdx, MVT::i32);
 389           LoVal = DAG.getLoad(MVT::i32, dl, Chain, FIPtr,
 390                               MachinePointerInfo(),
 391                               false, false, false, 0);
 392         } else {
 393           unsigned loReg = MF.addLiveIn(NextVA.getLocReg(),
 394                                         &SP::IntRegsRegClass);
 395           LoVal = DAG.getCopyFromReg(Chain, dl, loReg, MVT::i32);
 396         }
 397         SDValue WholeValue =
 398           DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, LoVal, HiVal);
 399         WholeValue = DAG.getNode(ISD::BITCAST, dl, MVT::f64, WholeValue);
 400         InVals.push_back(WholeValue);
 401         continue;
 402       }
 403       unsigned VReg = RegInfo.createVirtualRegister(&SP::IntRegsRegClass);
 404       MF.getRegInfo().addLiveIn(VA.getLocReg(), VReg);
 405       SDValue Arg = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i32);
 406       if (VA.getLocVT() == MVT::f32)
 407         Arg = DAG.getNode(ISD::BITCAST, dl, MVT::f32, Arg);
 408       else if (VA.getLocVT() != MVT::i32) {
 409         Arg = DAG.getNode(ISD::AssertSext, dl, MVT::i32, Arg,
 410                           DAG.getValueType(VA.getLocVT()));
 411         Arg = DAG.getNode(ISD::TRUNCATE, dl, VA.getLocVT(), Arg);
 412       }
 413       InVals.push_back(Arg);
 414       continue;
 415     }
 416
 417     assert(VA.isMemLoc());
 418
 419     unsigned Offset = VA.getLocMemOffset()+StackOffset;
 420
 421     if (VA.needsCustom()) {
 422       assert(VA.getValVT() == MVT::f64);
 423       // If it is double-word aligned, just load.
 424       if (Offset % 8 == 0) {
 425         int FI = MF.getFrameInfo()->CreateFixedObject(8,
 426                                                       Offset,
 427                                                       true);
 428         SDValue FIPtr = DAG.getFrameIndex(FI, getPointerTy());
 429         SDValue Load = DAG.getLoad(VA.getValVT(), dl, Chain, FIPtr,
 430                                    MachinePointerInfo(),
 431                                    false,false, false, 0);
 432         InVals.push_back(Load);
 433         continue;
 434       }
 435
 436       int FI = MF.getFrameInfo()->CreateFixedObject(4,
 437                                                     Offset,
 438                                                     true);
 439       SDValue FIPtr = DAG.getFrameIndex(FI, getPointerTy());
 440       SDValue HiVal = DAG.getLoad(MVT::i32, dl, Chain, FIPtr,
 441                                   MachinePointerInfo(),
 442                                   false, false, false, 0);
 443       int FI2 = MF.getFrameInfo()->CreateFixedObject(4,
 444                                                      Offset+4,
 445                                                      true);
 446       SDValue FIPtr2 = DAG.getFrameIndex(FI2, getPointerTy());
 447
 448       SDValue LoVal = DAG.getLoad(MVT::i32, dl, Chain, FIPtr2,
 449                                   MachinePointerInfo(),
 450                                   false, false, false, 0);
 451
 452       SDValue WholeValue =
 453         DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, LoVal, HiVal);
 454       WholeValue = DAG.getNode(ISD::BITCAST, dl, MVT::f64, WholeValue);
 455       InVals.push_back(WholeValue);
 456       continue;
 457     }
 458
 459     int FI = MF.getFrameInfo()->CreateFixedObject(4,
 460                                                   Offset,
 461                                                   true);
 462     SDValue FIPtr = DAG.getFrameIndex(FI, getPointerTy());
 463     SDValue Load ;
 464     if (VA.getValVT() == MVT::i32 || VA.getValVT() == MVT::f32) {
 465       Load = DAG.getLoad(VA.getValVT(), dl, Chain, FIPtr,
 466                          MachinePointerInfo(),
 467                          false, false, false, 0);
 468     } else {
 469       ISD::LoadExtType LoadOp = ISD::SEXTLOAD;
 470       // Sparc is big endian, so add an offset based on the ObjectVT.
 471       unsigned Offset = 4-std::max(1U, VA.getValVT().getSizeInBits()/8);
 472       FIPtr = DAG.getNode(ISD::ADD, dl, MVT::i32, FIPtr,
 473                           DAG.getConstant(Offset, MVT::i32));
 474       Load = DAG.getExtLoad(LoadOp, dl, MVT::i32, Chain, FIPtr,
 475                             MachinePointerInfo(),
 476                             VA.getValVT(), false, false,0);
 477       Load = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), Load);
 478     }
 479     InVals.push_back(Load);
 480   }
 481
 482   if (MF.getFunction()->hasStructRetAttr()) {
 483     // Copy the SRet Argument to SRetReturnReg.
 484     SparcMachineFunctionInfo *SFI = MF.getInfo<SparcMachineFunctionInfo>();
 485     unsigned Reg = SFI->getSRetReturnReg();
 486     if (!Reg) {
 487       Reg = MF.getRegInfo().createVirtualRegister(&SP::IntRegsRegClass);
 488       SFI->setSRetReturnReg(Reg);
 489     }
 490     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[0]);
 491     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
 492   }
 493
 494   // Store remaining ArgRegs to the stack if this is a varargs function.
 495   if (isVarArg) {
 496     static const uint16_t ArgRegs[] = {
 497       SP::I0, SP::I1, SP::I2, SP::I3, SP::I4, SP::I5
 498     };
 499     unsigned NumAllocated = CCInfo.getFirstUnallocated(ArgRegs, 6);
 500     const uint16_t *CurArgReg = ArgRegs+NumAllocated, *ArgRegEnd = ArgRegs+6;
 501     unsigned ArgOffset = CCInfo.getNextStackOffset();
 502     if (NumAllocated == 6)
 503       ArgOffset += StackOffset;
 504     else {
 505       assert(!ArgOffset);
 506       ArgOffset = 68+4*NumAllocated;
 507     }
 508
 509     // Remember the vararg offset for the va_start implementation.
 510     FuncInfo->setVarArgsFrameOffset(ArgOffset);
 511
 512     std::vector<SDValue> OutChains;
 513
 514     for (; CurArgReg != ArgRegEnd; ++CurArgReg) {
 515       unsigned VReg = RegInfo.createVirtualRegister(&SP::IntRegsRegClass);
 516       MF.getRegInfo().addLiveIn(*CurArgReg, VReg);
 517       SDValue Arg = DAG.getCopyFromReg(DAG.getRoot(), dl, VReg, MVT::i32);
 518
 519       int FrameIdx = MF.getFrameInfo()->CreateFixedObject(4, ArgOffset,
 520                                                           true);
 521       SDValue FIPtr = DAG.getFrameIndex(FrameIdx, MVT::i32);
 522
 523       OutChains.push_back(DAG.getStore(DAG.getRoot(), dl, Arg, FIPtr,
 524                                        MachinePointerInfo(),
 525                                        false, false, 0));
 526       ArgOffset += 4;
 527     }
 528
 529     if (!OutChains.empty()) {
 530       OutChains.push_back(Chain);
 531       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
 532                           &OutChains[0], OutChains.size());
 533     }
 534   }
 535
 536   return Chain;
 537 }
 538
 539 // Lower formal arguments for the 64 bit ABI.
 540 SDValue SparcTargetLowering::
 541 LowerFormalArguments_64(SDValue Chain,
 542                         CallingConv::ID CallConv,
 543                         bool IsVarArg,
 544                         const SmallVectorImpl<ISD::InputArg> &Ins,
 545                         SDLoc DL,
 546                         SelectionDAG &DAG,
 547                         SmallVectorImpl<SDValue> &InVals) const {
 548   MachineFunction &MF = DAG.getMachineFunction();
 549
 550   // Analyze arguments according to CC_Sparc64.
 551   SmallVector<CCValAssign, 16> ArgLocs;
 552   CCState CCInfo(CallConv, IsVarArg, DAG.getMachineFunction(),
 553                  getTargetMachine(), ArgLocs, *DAG.getContext());
 554   CCInfo.AnalyzeFormalArguments(Ins, CC_Sparc64);
 555
 556   // The argument array begins at %fp+BIAS+128, after the register save area.
 557   const unsigned ArgArea = 128;
 558
 559   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
 560     CCValAssign &VA = ArgLocs[i];
 561     if (VA.isRegLoc()) {
 562       // This argument is passed in a register.
 563       // All integer register arguments are promoted by the caller to i64.
 564
 565       // Create a virtual register for the promoted live-in value.
 566       unsigned VReg = MF.addLiveIn(VA.getLocReg(),
 567                                    getRegClassFor(VA.getLocVT()));
 568       SDValue Arg = DAG.getCopyFromReg(Chain, DL, VReg, VA.getLocVT());
 569
 570       // Get the high bits for i32 struct elements.
 571       if (VA.getValVT() == MVT::i32 && VA.needsCustom())
 572         Arg = DAG.getNode(ISD::SRL, DL, VA.getLocVT(), Arg,
 573                           DAG.getConstant(32, MVT::i32));
 574
 575       // The caller promoted the argument, so insert an Assert?ext SDNode so we
 576       // won't promote the value again in this function.
 577       switch (VA.getLocInfo()) {
 578       case CCValAssign::SExt:
 579         Arg = DAG.getNode(ISD::AssertSext, DL, VA.getLocVT(), Arg,
 580                           DAG.getValueType(VA.getValVT()));
 581         break;
 582       case CCValAssign::ZExt:
 583         Arg = DAG.getNode(ISD::AssertZext, DL, VA.getLocVT(), Arg,
 584                           DAG.getValueType(VA.getValVT()));
 585         break;
 586       default:
 587         break;
 588       }
 589
 590       // Truncate the register down to the argument type.
 591       if (VA.isExtInLoc())
 592         Arg = DAG.getNode(ISD::TRUNCATE, DL, VA.getValVT(), Arg);
 593
 594       InVals.push_back(Arg);
 595       continue;
 596     }
 597
 598     // The registers are exhausted. This argument was passed on the stack.
 599     assert(VA.isMemLoc());
 600     // The CC_Sparc64_Full/Half functions compute stack offsets relative to the
 601     // beginning of the arguments area at %fp+BIAS+128.
 602     unsigned Offset = VA.getLocMemOffset() + ArgArea;
 603     unsigned ValSize = VA.getValVT().getSizeInBits() / 8;
 604     // Adjust offset for extended arguments, SPARC is big-endian.
 605     // The caller will have written the full slot with extended bytes, but we
 606     // prefer our own extending loads.
 607     if (VA.isExtInLoc())
 608       Offset += 8 - ValSize;
 609     int FI = MF.getFrameInfo()->CreateFixedObject(ValSize, Offset, true);
 610     InVals.push_back(DAG.getLoad(VA.getValVT(), DL, Chain,
 611                                  DAG.getFrameIndex(FI, getPointerTy()),
 612                                  MachinePointerInfo::getFixedStack(FI),
 613                                  false, false, false, 0));
 614   }
 615
 616   if (!IsVarArg)
 617     return Chain;
 618
 619   // This function takes variable arguments, some of which may have been passed
 620   // in registers %i0-%i5. Variable floating point arguments are never passed
 621   // in floating point registers. They go on %i0-%i5 or on the stack like
 622   // integer arguments.
 623   //
 624   // The va_start intrinsic needs to know the offset to the first variable
 625   // argument.
 626   unsigned ArgOffset = CCInfo.getNextStackOffset();
 627   SparcMachineFunctionInfo *FuncInfo = MF.getInfo<SparcMachineFunctionInfo>();
 628   // Skip the 128 bytes of register save area.
 629   FuncInfo->setVarArgsFrameOffset(ArgOffset + ArgArea +
 630                                   Subtarget->getStackPointerBias());
 631
 632   // Save the variable arguments that were passed in registers.
 633   // The caller is required to reserve stack space for 6 arguments regardless
 634   // of how many arguments were actually passed.
 635   SmallVector<SDValue, 8> OutChains;
 636   for (; ArgOffset < 6*8; ArgOffset += 8) {
 637     unsigned VReg = MF.addLiveIn(SP::I0 + ArgOffset/8, &SP::I64RegsRegClass);
 638     SDValue VArg = DAG.getCopyFromReg(Chain, DL, VReg, MVT::i64);
 639     int FI = MF.getFrameInfo()->CreateFixedObject(8, ArgOffset + ArgArea, true);
 640     OutChains.push_back(DAG.getStore(Chain, DL, VArg,
 641                                      DAG.getFrameIndex(FI, getPointerTy()),
 642                                      MachinePointerInfo::getFixedStack(FI),
 643                                      false, false, 0));
 644   }
 645
 646   if (!OutChains.empty())
 647     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
 648                         &OutChains[0], OutChains.size());
 649
 650   return Chain;
 651 }
 652
 653 SDValue
 654 SparcTargetLowering::LowerCall(TargetLowering::CallLoweringInfo &CLI,
 655                                SmallVectorImpl<SDValue> &InVals) const {
 656   if (Subtarget->is64Bit())
 657     return LowerCall_64(CLI, InVals);
 658   return LowerCall_32(CLI, InVals);
 659 }
 660
 661 static bool hasReturnsTwiceAttr(SelectionDAG &DAG, SDValue Callee,
 662                                      ImmutableCallSite *CS) {
 663   if (CS)
 664     return CS->hasFnAttr(Attribute::ReturnsTwice);
 665
 666   const Function *CalleeFn = 0;
 667   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
 668     CalleeFn = dyn_cast<Function>(G->getGlobal());
 669   } else if (ExternalSymbolSDNode *E =
 670              dyn_cast<ExternalSymbolSDNode>(Callee)) {
 671     const Function *Fn = DAG.getMachineFunction().getFunction();
 672     const Module *M = Fn->getParent();
 673     const char *CalleeName = E->getSymbol();
 674     CalleeFn = M->getFunction(CalleeName);
 675   }
 676
 677   if (!CalleeFn)
 678     return false;
 679   return CalleeFn->hasFnAttribute(Attribute::ReturnsTwice);
 680 }
 681
 682 // Lower a call for the 32-bit ABI.
 683 SDValue
 684 SparcTargetLowering::LowerCall_32(TargetLowering::CallLoweringInfo &CLI,
 685                                   SmallVectorImpl<SDValue> &InVals) const {
 686   SelectionDAG &DAG                     = CLI.DAG;
 687   SDLoc &dl                             = CLI.DL;
 688   SmallVectorImpl<ISD::OutputArg> &Outs = CLI.Outs;
 689   SmallVectorImpl<SDValue> &OutVals     = CLI.OutVals;
 690   SmallVectorImpl<ISD::InputArg> &Ins   = CLI.Ins;
 691   SDValue Chain                         = CLI.Chain;
 692   SDValue Callee                        = CLI.Callee;
 693   bool &isTailCall                      = CLI.IsTailCall;
 694   CallingConv::ID CallConv              = CLI.CallConv;
 695   bool isVarArg                         = CLI.IsVarArg;
 696
 697   // Sparc target does not yet support tail call optimization.
 698   isTailCall = false;
 699
 700   // Analyze operands of the call, assigning locations to each operand.
 701   SmallVector<CCValAssign, 16> ArgLocs;
 702   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
 703                  DAG.getTarget(), ArgLocs, *DAG.getContext());
 704   CCInfo.AnalyzeCallOperands(Outs, CC_Sparc32);
 705
 706   // Get the size of the outgoing arguments stack space requirement.
 707   unsigned ArgsSize = CCInfo.getNextStackOffset();
 708
 709   // Keep stack frames 8-byte aligned.
 710   ArgsSize = (ArgsSize+7) & ~7;
 711
 712   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
 713
 714   // Create local copies for byval args.
 715   SmallVector<SDValue, 8> ByValArgs;
 716   for (unsigned i = 0,  e = Outs.size(); i != e; ++i) {
 717     ISD::ArgFlagsTy Flags = Outs[i].Flags;
 718     if (!Flags.isByVal())
 719       continue;
 720
 721     SDValue Arg = OutVals[i];
 722     unsigned Size = Flags.getByValSize();
 723     unsigned Align = Flags.getByValAlign();
 724
 725     int FI = MFI->CreateStackObject(Size, Align, false);
 726     SDValue FIPtr = DAG.getFrameIndex(FI, getPointerTy());
 727     SDValue SizeNode = DAG.getConstant(Size, MVT::i32);
 728
 729     Chain = DAG.getMemcpy(Chain, dl, FIPtr, Arg, SizeNode, Align,
 730                           false,        // isVolatile,
 731                           (Size <= 32), // AlwaysInline if size <= 32
 732                           MachinePointerInfo(), MachinePointerInfo());
 733     ByValArgs.push_back(FIPtr);
 734   }
 735
 736   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(ArgsSize, true),
 737                                dl);
 738
 739   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
 740   SmallVector<SDValue, 8> MemOpChains;
 741
 742   const unsigned StackOffset = 92;
 743   bool hasStructRetAttr = false;
 744   // Walk the register/memloc assignments, inserting copies/loads.
 745   for (unsigned i = 0, realArgIdx = 0, byvalArgIdx = 0, e = ArgLocs.size();
 746        i != e;
 747        ++i, ++realArgIdx) {
 748     CCValAssign &VA = ArgLocs[i];
 749     SDValue Arg = OutVals[realArgIdx];
 750
 751     ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
 752
 753     // Use local copy if it is a byval arg.
 754     if (Flags.isByVal())
 755       Arg = ByValArgs[byvalArgIdx++];
 756
 757     // Promote the value if needed.
 758     switch (VA.getLocInfo()) {
 759     default: llvm_unreachable("Unknown loc info!");
 760     case CCValAssign::Full: break;
 761     case CCValAssign::SExt:
 762       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), Arg);
 763       break;
 764     case CCValAssign::ZExt:
 765       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), Arg);
 766       break;
 767     case CCValAssign::AExt:
 768       Arg = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), Arg);
 769       break;
 770     case CCValAssign::BCvt:
 771       Arg = DAG.getNode(ISD::BITCAST, dl, VA.getLocVT(), Arg);
 772       break;
 773     }
 774
 775     if (Flags.isSRet()) {
 776       assert(VA.needsCustom());
 777       // store SRet argument in %sp+64
 778       SDValue StackPtr = DAG.getRegister(SP::O6, MVT::i32);
 779       SDValue PtrOff = DAG.getIntPtrConstant(64);
 780       PtrOff = DAG.getNode(ISD::ADD, dl, MVT::i32, StackPtr, PtrOff);
 781       MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, PtrOff,
 782                                          MachinePointerInfo(),
 783                                          false, false, 0));
 784       hasStructRetAttr = true;
 785       continue;
 786     }
 787
 788     if (VA.needsCustom()) {
 789       assert(VA.getLocVT() == MVT::f64);
 790
 791       if (VA.isMemLoc()) {
 792         unsigned Offset = VA.getLocMemOffset() + StackOffset;
 793         // if it is double-word aligned, just store.
 794         if (Offset % 8 == 0) {
 795           SDValue StackPtr = DAG.getRegister(SP::O6, MVT::i32);
 796           SDValue PtrOff = DAG.getIntPtrConstant(Offset);
 797           PtrOff = DAG.getNode(ISD::ADD, dl, MVT::i32, StackPtr, PtrOff);
 798           MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, PtrOff,
 799                                              MachinePointerInfo(),
 800                                              false, false, 0));
 801           continue;
 802         }
 803       }
 804
 805       SDValue StackPtr = DAG.CreateStackTemporary(MVT::f64, MVT::i32);
 806       SDValue Store = DAG.getStore(DAG.getEntryNode(), dl,
 807                                    Arg, StackPtr, MachinePointerInfo(),
 808                                    false, false, 0);
 809       // Sparc is big-endian, so the high part comes first.
 810       SDValue Hi = DAG.getLoad(MVT::i32, dl, Store, StackPtr,
 811                                MachinePointerInfo(), false, false, false, 0);
 812       // Increment the pointer to the other half.
 813       StackPtr = DAG.getNode(ISD::ADD, dl, StackPtr.getValueType(), StackPtr,
 814                              DAG.getIntPtrConstant(4));
 815       // Load the low part.
 816       SDValue Lo = DAG.getLoad(MVT::i32, dl, Store, StackPtr,
 817                                MachinePointerInfo(), false, false, false, 0);
 818
 819       if (VA.isRegLoc()) {
 820         RegsToPass.push_back(std::make_pair(VA.getLocReg(), Hi));
 821         assert(i+1 != e);
 822         CCValAssign &NextVA = ArgLocs[++i];
 823         if (NextVA.isRegLoc()) {
 824           RegsToPass.push_back(std::make_pair(NextVA.getLocReg(), Lo));
 825         } else {
 826           // Store the low part in stack.
 827           unsigned Offset = NextVA.getLocMemOffset() + StackOffset;
 828           SDValue StackPtr = DAG.getRegister(SP::O6, MVT::i32);
 829           SDValue PtrOff = DAG.getIntPtrConstant(Offset);
 830           PtrOff = DAG.getNode(ISD::ADD, dl, MVT::i32, StackPtr, PtrOff);
 831           MemOpChains.push_back(DAG.getStore(Chain, dl, Lo, PtrOff,
 832                                              MachinePointerInfo(),
 833                                              false, false, 0));
 834         }
 835       } else {
 836         unsigned Offset = VA.getLocMemOffset() + StackOffset;
 837         // Store the high part.
 838         SDValue StackPtr = DAG.getRegister(SP::O6, MVT::i32);
 839         SDValue PtrOff = DAG.getIntPtrConstant(Offset);
 840         PtrOff = DAG.getNode(ISD::ADD, dl, MVT::i32, StackPtr, PtrOff);
 841         MemOpChains.push_back(DAG.getStore(Chain, dl, Hi, PtrOff,
 842                                            MachinePointerInfo(),
 843                                            false, false, 0));
 844         // Store the low part.
 845         PtrOff = DAG.getIntPtrConstant(Offset+4);
 846         PtrOff = DAG.getNode(ISD::ADD, dl, MVT::i32, StackPtr, PtrOff);
 847         MemOpChains.push_back(DAG.getStore(Chain, dl, Lo, PtrOff,
 848                                            MachinePointerInfo(),
 849                                            false, false, 0));
 850       }
 851       continue;
 852     }
 853
 854     // Arguments that can be passed on register must be kept at
 855     // RegsToPass vector
 856     if (VA.isRegLoc()) {
 857       if (VA.getLocVT() != MVT::f32) {
 858         RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
 859         continue;
 860       }
 861       Arg = DAG.getNode(ISD::BITCAST, dl, MVT::i32, Arg);
 862       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
 863       continue;
 864     }
 865
 866     assert(VA.isMemLoc());
 867
 868     // Create a store off the stack pointer for this argument.
 869     SDValue StackPtr = DAG.getRegister(SP::O6, MVT::i32);
 870     SDValue PtrOff = DAG.getIntPtrConstant(VA.getLocMemOffset()+StackOffset);
 871     PtrOff = DAG.getNode(ISD::ADD, dl, MVT::i32, StackPtr, PtrOff);
 872     MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, PtrOff,
 873                                        MachinePointerInfo(),
 874                                        false, false, 0));
 875   }
 876
 877
 878   // Emit all stores, make sure the occur before any copies into physregs.
 879   if (!MemOpChains.empty())
 880     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
 881                         &MemOpChains[0], MemOpChains.size());
 882
 883   // Build a sequence of copy-to-reg nodes chained together with token
 884   // chain and flag operands which copy the outgoing args into registers.
 885   // The InFlag in necessary since all emitted instructions must be
 886   // stuck together.
 887   SDValue InFlag;
 888   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
 889     unsigned Reg = toCallerWindow(RegsToPass[i].first);
 890     Chain = DAG.getCopyToReg(Chain, dl, Reg, RegsToPass[i].second, InFlag);
 891     InFlag = Chain.getValue(1);
 892   }
 893
 894   unsigned SRetArgSize = (hasStructRetAttr)? getSRetArgSize(DAG, Callee):0;
 895   bool hasReturnsTwice = hasReturnsTwiceAttr(DAG, Callee, CLI.CS);
 896
 897   // If the callee is a GlobalAddress node (quite common, every direct call is)
 898   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
 899   // Likewise ExternalSymbol -> TargetExternalSymbol.
 900   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
 901     Callee = DAG.getTargetGlobalAddress(G->getGlobal(), dl, MVT::i32);
 902   else if (ExternalSymbolSDNode *E = dyn_cast<ExternalSymbolSDNode>(Callee))
 903     Callee = DAG.getTargetExternalSymbol(E->getSymbol(), MVT::i32);
 904
 905   // Returns a chain & a flag for retval copy to use
 906   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
 907   SmallVector<SDValue, 8> Ops;
 908   Ops.push_back(Chain);
 909   Ops.push_back(Callee);
 910   if (hasStructRetAttr)
 911     Ops.push_back(DAG.getTargetConstant(SRetArgSize, MVT::i32));
 912   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
 913     Ops.push_back(DAG.getRegister(toCallerWindow(RegsToPass[i].first),
 914                                   RegsToPass[i].second.getValueType()));
 915
 916   // Add a register mask operand representing the call-preserved registers.
 917   const SparcRegisterInfo *TRI =
 918     ((const SparcTargetMachine&)getTargetMachine()).getRegisterInfo();
 919   const uint32_t *Mask = ((hasReturnsTwice)
 920                           ? TRI->getRTCallPreservedMask(CallConv)
 921                           : TRI->getCallPreservedMask(CallConv));
 922   assert(Mask && "Missing call preserved mask for calling convention");
 923   Ops.push_back(DAG.getRegisterMask(Mask));
 924
 925   if (InFlag.getNode())
 926     Ops.push_back(InFlag);
 927
 928   Chain = DAG.getNode(SPISD::CALL, dl, NodeTys, &Ops[0], Ops.size());
 929   InFlag = Chain.getValue(1);
 930
 931   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(ArgsSize, true),
 932                              DAG.getIntPtrConstant(0, true), InFlag, dl);
 933   InFlag = Chain.getValue(1);
 934
 935   // Assign locations to each value returned by this call.
 936   SmallVector<CCValAssign, 16> RVLocs;
 937   CCState RVInfo(CallConv, isVarArg, DAG.getMachineFunction(),
 938                  DAG.getTarget(), RVLocs, *DAG.getContext());
 939
 940   RVInfo.AnalyzeCallResult(Ins, RetCC_Sparc32);
 941
 942   // Copy all of the result registers out of their specified physreg.
 943   for (unsigned i = 0; i != RVLocs.size(); ++i) {
 944     Chain = DAG.getCopyFromReg(Chain, dl, toCallerWindow(RVLocs[i].getLocReg()),
 945                                RVLocs[i].getValVT(), InFlag).getValue(1);
 946     InFlag = Chain.getValue(2);
 947     InVals.push_back(Chain.getValue(0));
 948   }
 949
 950   return Chain;
 951 }
 952
 953 // This functions returns true if CalleeName is a ABI function that returns
 954 // a long double (fp128).
 955 static bool isFP128ABICall(const char *CalleeName)
 956 {
 957   static const char *const ABICalls[] =
 958     {  "_Q_add", "_Q_sub", "_Q_mul", "_Q_div",
 959        "_Q_sqrt", "_Q_neg",
 960        "_Q_itoq", "_Q_stoq", "_Q_dtoq", "_Q_utoq",
 961        "_Q_lltoq", "_Q_ulltoq",
 962        0
 963     };
 964   for (const char * const *I = ABICalls; *I != 0; ++I)
 965     if (strcmp(CalleeName, *I) == 0)
 966       return true;
 967   return false;
 968 }
 969
 970 unsigned
 971 SparcTargetLowering::getSRetArgSize(SelectionDAG &DAG, SDValue Callee) const
 972 {
 973   const Function *CalleeFn = 0;
 974   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
 975     CalleeFn = dyn_cast<Function>(G->getGlobal());
 976   } else if (ExternalSymbolSDNode *E =
 977              dyn_cast<ExternalSymbolSDNode>(Callee)) {
 978     const Function *Fn = DAG.getMachineFunction().getFunction();
 979     const Module *M = Fn->getParent();
 980     const char *CalleeName = E->getSymbol();
 981     CalleeFn = M->getFunction(CalleeName);
 982     if (!CalleeFn && isFP128ABICall(CalleeName))
 983       return 16; // Return sizeof(fp128)
 984   }
 985
 986   if (!CalleeFn)
 987     return 0;
 988
 989   assert(CalleeFn->hasStructRetAttr() &&
 990          "Callee does not have the StructRet attribute.");
 991
 992   PointerType *Ty = cast<PointerType>(CalleeFn->arg_begin()->getType());
 993   Type *ElementTy = Ty->getElementType();
 994   return getDataLayout()->getTypeAllocSize(ElementTy);
 995 }
 996
 997
 998 // Fixup floating point arguments in the ... part of a varargs call.
 999 //
1000 // The SPARC v9 ABI requires that floating point arguments are treated the same
1001 // as integers when calling a varargs function. This does not apply to the
1002 // fixed arguments that are part of the function's prototype.
1003 //
1004 // This function post-processes a CCValAssign array created by
1005 // AnalyzeCallOperands().
1006 static void fixupVariableFloatArgs(SmallVectorImpl<CCValAssign> &ArgLocs,
1007                                    ArrayRef<ISD::OutputArg> Outs) {
1008   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1009     const CCValAssign &VA = ArgLocs[i];
1010     MVT ValTy = VA.getLocVT();
1011     // FIXME: What about f32 arguments? C promotes them to f64 when calling
1012     // varargs functions.
1013     if (!VA.isRegLoc() || (ValTy != MVT::f64 && ValTy != MVT::f128))
1014       continue;
1015     // The fixed arguments to a varargs function still go in FP registers.
1016     if (Outs[VA.getValNo()].IsFixed)
1017       continue;
1018
1019     // This floating point argument should be reassigned.
1020     CCValAssign NewVA;
1021
1022     // Determine the offset into the argument array.
1023     unsigned firstReg = (ValTy == MVT::f64) ? SP::D0 : SP::Q0;
1024     unsigned argSize  = (ValTy == MVT::f64) ? 8 : 16;
1025     unsigned Offset = argSize * (VA.getLocReg() - firstReg);
1026     assert(Offset < 16*8 && "Offset out of range, bad register enum?");
1027
1028     if (Offset < 6*8) {
1029       // This argument should go in %i0-%i5.
1030       unsigned IReg = SP::I0 + Offset/8;
1031       if (ValTy == MVT::f64)
1032         // Full register, just bitconvert into i64.
1033         NewVA = CCValAssign::getReg(VA.getValNo(), VA.getValVT(),
1034                                     IReg, MVT::i64, CCValAssign::BCvt);
1035       else {
1036         assert(ValTy == MVT::f128 && "Unexpected type!");
1037         // Full register, just bitconvert into i128 -- We will lower this into
1038         // two i64s in LowerCall_64.
1039         NewVA = CCValAssign::getCustomReg(VA.getValNo(), VA.getValVT(),
1040                                           IReg, MVT::i128, CCValAssign::BCvt);
1041       }
1042     } else {
1043       // This needs to go to memory, we're out of integer registers.
1044       NewVA = CCValAssign::getMem(VA.getValNo(), VA.getValVT(),
1045                                   Offset, VA.getLocVT(), VA.getLocInfo());
1046     }
1047     ArgLocs[i] = NewVA;
1048   }
1049 }
1050
1051 // Lower a call for the 64-bit ABI.
1052 SDValue
1053 SparcTargetLowering::LowerCall_64(TargetLowering::CallLoweringInfo &CLI,
1054                                   SmallVectorImpl<SDValue> &InVals) const {
1055   SelectionDAG &DAG = CLI.DAG;
1056   SDLoc DL = CLI.DL;
1057   SDValue Chain = CLI.Chain;
1058
1059   // Sparc target does not yet support tail call optimization.
1060   CLI.IsTailCall = false;
1061
1062   // Analyze operands of the call, assigning locations to each operand.
1063   SmallVector<CCValAssign, 16> ArgLocs;
1064   CCState CCInfo(CLI.CallConv, CLI.IsVarArg, DAG.getMachineFunction(),
1065                  DAG.getTarget(), ArgLocs, *DAG.getContext());
1066   CCInfo.AnalyzeCallOperands(CLI.Outs, CC_Sparc64);
1067
1068   // Get the size of the outgoing arguments stack space requirement.
1069   // The stack offset computed by CC_Sparc64 includes all arguments.
1070   // Called functions expect 6 argument words to exist in the stack frame, used
1071   // or not.
1072   unsigned ArgsSize = std::max(6*8u, CCInfo.getNextStackOffset());
1073
1074   // Keep stack frames 16-byte aligned.
1075   ArgsSize = RoundUpToAlignment(ArgsSize, 16);
1076
1077   // Varargs calls require special treatment.
1078   if (CLI.IsVarArg)
1079     fixupVariableFloatArgs(ArgLocs, CLI.Outs);
1080
1081   // Adjust the stack pointer to make room for the arguments.
1082   // FIXME: Use hasReservedCallFrame to avoid %sp adjustments around all calls
1083   // with more than 6 arguments.
1084   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(ArgsSize, true),
1085                                DL);
1086
1087   // Collect the set of registers to pass to the function and their values.
1088   // This will be emitted as a sequence of CopyToReg nodes glued to the call
1089   // instruction.
1090   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
1091
1092   // Collect chains from all the memory opeations that copy arguments to the
1093   // stack. They must follow the stack pointer adjustment above and precede the
1094   // call instruction itself.
1095   SmallVector<SDValue, 8> MemOpChains;
1096
1097   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1098     const CCValAssign &VA = ArgLocs[i];
1099     SDValue Arg = CLI.OutVals[i];
1100
1101     // Promote the value if needed.
1102     switch (VA.getLocInfo()) {
1103     default:
1104       llvm_unreachable("Unknown location info!");
1105     case CCValAssign::Full:
1106       break;
1107     case CCValAssign::SExt:
1108       Arg = DAG.getNode(ISD::SIGN_EXTEND, DL, VA.getLocVT(), Arg);
1109       break;
1110     case CCValAssign::ZExt:
1111       Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, VA.getLocVT(), Arg);
1112       break;
1113     case CCValAssign::AExt:
1114       Arg = DAG.getNode(ISD::ANY_EXTEND, DL, VA.getLocVT(), Arg);
1115       break;
1116     case CCValAssign::BCvt:
1117       // fixupVariableFloatArgs() may create bitcasts from f128 to i128. But
1118       // SPARC does not support i128 natively. Lower it into two i64, see below.
1119       if (!VA.needsCustom() || VA.getValVT() != MVT::f128
1120           || VA.getLocVT() != MVT::i128)
1121         Arg = DAG.getNode(ISD::BITCAST, DL, VA.getLocVT(), Arg);
1122       break;
1123     }
1124
1125     if (VA.isRegLoc()) {
1126       if (VA.needsCustom() && VA.getValVT() == MVT::f128
1127           && VA.getLocVT() == MVT::i128) {
1128         // Store and reload into the interger register reg and reg+1.
1129         unsigned Offset = 8 * (VA.getLocReg() - SP::I0);
1130         unsigned StackOffset = Offset + Subtarget->getStackPointerBias() + 128;
1131         SDValue StackPtr = DAG.getRegister(SP::O6, getPointerTy());
1132         SDValue HiPtrOff = DAG.getIntPtrConstant(StackOffset);
1133         HiPtrOff         = DAG.getNode(ISD::ADD, DL, getPointerTy(), StackPtr,
1134                                        HiPtrOff);
1135         SDValue LoPtrOff = DAG.getIntPtrConstant(StackOffset + 8);
1136         LoPtrOff         = DAG.getNode(ISD::ADD, DL, getPointerTy(), StackPtr,
1137                                        LoPtrOff);
1138
1139         // Store to %sp+BIAS+128+Offset
1140         SDValue Store = DAG.getStore(Chain, DL, Arg, HiPtrOff,
1141                                      MachinePointerInfo(),
1142                                      false, false, 0);
1143         // Load into Reg and Reg+1
1144         SDValue Hi64 = DAG.getLoad(MVT::i64, DL, Store, HiPtrOff,
1145                                    MachinePointerInfo(),
1146                                    false, false, false, 0);
1147         SDValue Lo64 = DAG.getLoad(MVT::i64, DL, Store, LoPtrOff,
1148                                    MachinePointerInfo(),
1149                                    false, false, false, 0);
1150         RegsToPass.push_back(std::make_pair(toCallerWindow(VA.getLocReg()),
1151                                             Hi64));
1152         RegsToPass.push_back(std::make_pair(toCallerWindow(VA.getLocReg()+1),
1153                                             Lo64));
1154         continue;
1155       }
1156
1157       // The custom bit on an i32 return value indicates that it should be
1158       // passed in the high bits of the register.
1159       if (VA.getValVT() == MVT::i32 && VA.needsCustom()) {
1160         Arg = DAG.getNode(ISD::SHL, DL, MVT::i64, Arg,
1161                           DAG.getConstant(32, MVT::i32));
1162
1163         // The next value may go in the low bits of the same register.
1164         // Handle both at once.
1165         if (i+1 < ArgLocs.size() && ArgLocs[i+1].isRegLoc() &&
1166             ArgLocs[i+1].getLocReg() == VA.getLocReg()) {
1167           SDValue NV = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i64,
1168                                    CLI.OutVals[i+1]);
1169           Arg = DAG.getNode(ISD::OR, DL, MVT::i64, Arg, NV);
1170           // Skip the next value, it's already done.
1171           ++i;
1172         }
1173       }
1174       RegsToPass.push_back(std::make_pair(toCallerWindow(VA.getLocReg()), Arg));
1175       continue;
1176     }
1177
1178     assert(VA.isMemLoc());
1179
1180     // Create a store off the stack pointer for this argument.
1181     SDValue StackPtr = DAG.getRegister(SP::O6, getPointerTy());
1182     // The argument area starts at %fp+BIAS+128 in the callee frame,
1183     // %sp+BIAS+128 in ours.
1184     SDValue PtrOff = DAG.getIntPtrConstant(VA.getLocMemOffset() +
1185                                            Subtarget->getStackPointerBias() +
1186                                            128);
1187     PtrOff = DAG.getNode(ISD::ADD, DL, getPointerTy(), StackPtr, PtrOff);
1188     MemOpChains.push_back(DAG.getStore(Chain, DL, Arg, PtrOff,
1189                                        MachinePointerInfo(),
1190                                        false, false, 0));
1191   }
1192
1193   // Emit all stores, make sure they occur before the call.
1194   if (!MemOpChains.empty())
1195     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
1196                         &MemOpChains[0], MemOpChains.size());
1197
1198   // Build a sequence of CopyToReg nodes glued together with token chain and
1199   // glue operands which copy the outgoing args into registers. The InGlue is
1200   // necessary since all emitted instructions must be stuck together in order
1201   // to pass the live physical registers.
1202   SDValue InGlue;
1203   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1204     Chain = DAG.getCopyToReg(Chain, DL,
1205                              RegsToPass[i].first, RegsToPass[i].second, InGlue);
1206     InGlue = Chain.getValue(1);
1207   }
1208
1209   // If the callee is a GlobalAddress node (quite common, every direct call is)
1210   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
1211   // Likewise ExternalSymbol -> TargetExternalSymbol.
1212   SDValue Callee = CLI.Callee;
1213   bool hasReturnsTwice = hasReturnsTwiceAttr(DAG, Callee, CLI.CS);
1214   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
1215     Callee = DAG.getTargetGlobalAddress(G->getGlobal(), DL, getPointerTy());
1216   else if (ExternalSymbolSDNode *E = dyn_cast<ExternalSymbolSDNode>(Callee))
1217     Callee = DAG.getTargetExternalSymbol(E->getSymbol(), getPointerTy());
1218
1219   // Build the operands for the call instruction itself.
1220   SmallVector<SDValue, 8> Ops;
1221   Ops.push_back(Chain);
1222   Ops.push_back(Callee);
1223   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1224     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1225                                   RegsToPass[i].second.getValueType()));
1226
1227   // Add a register mask operand representing the call-preserved registers.
1228   const SparcRegisterInfo *TRI =
1229     ((const SparcTargetMachine&)getTargetMachine()).getRegisterInfo();
1230   const uint32_t *Mask = ((hasReturnsTwice)
1231                           ? TRI->getRTCallPreservedMask(CLI.CallConv)
1232                           : TRI->getCallPreservedMask(CLI.CallConv));
1233   assert(Mask && "Missing call preserved mask for calling convention");
1234   Ops.push_back(DAG.getRegisterMask(Mask));
1235
1236   // Make sure the CopyToReg nodes are glued to the call instruction which
1237   // consumes the registers.
1238   if (InGlue.getNode())
1239     Ops.push_back(InGlue);
1240
1241   // Now the call itself.
1242   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
1243   Chain = DAG.getNode(SPISD::CALL, DL, NodeTys, &Ops[0], Ops.size());
1244   InGlue = Chain.getValue(1);
1245
1246   // Revert the stack pointer immediately after the call.
1247   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(ArgsSize, true),
1248                              DAG.getIntPtrConstant(0, true), InGlue, DL);
1249   InGlue = Chain.getValue(1);
1250
1251   // Now extract the return values. This is more or less the same as
1252   // LowerFormalArguments_64.
1253
1254   // Assign locations to each value returned by this call.
1255   SmallVector<CCValAssign, 16> RVLocs;
1256   CCState RVInfo(CLI.CallConv, CLI.IsVarArg, DAG.getMachineFunction(),
1257                  DAG.getTarget(), RVLocs, *DAG.getContext());
1258
1259   // Set inreg flag manually for codegen generated library calls that
1260   // return float.
1261   if (CLI.Ins.size() == 1 && CLI.Ins[0].VT == MVT::f32 && CLI.CS == 0)
1262     CLI.Ins[0].Flags.setInReg();
1263
1264   RVInfo.AnalyzeCallResult(CLI.Ins, RetCC_Sparc64);
1265
1266   // Copy all of the result registers out of their specified physreg.
1267   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1268     CCValAssign &VA = RVLocs[i];
1269     unsigned Reg = toCallerWindow(VA.getLocReg());
1270
1271     // When returning 'inreg {i32, i32 }', two consecutive i32 arguments can
1272     // reside in the same register in the high and low bits. Reuse the
1273     // CopyFromReg previous node to avoid duplicate copies.
1274     SDValue RV;
1275     if (RegisterSDNode *SrcReg = dyn_cast<RegisterSDNode>(Chain.getOperand(1)))
1276       if (SrcReg->getReg() == Reg && Chain->getOpcode() == ISD::CopyFromReg)
1277         RV = Chain.getValue(0);
1278
1279     // But usually we'll create a new CopyFromReg for a different register.
1280     if (!RV.getNode()) {
1281       RV = DAG.getCopyFromReg(Chain, DL, Reg, RVLocs[i].getLocVT(), InGlue);
1282       Chain = RV.getValue(1);
1283       InGlue = Chain.getValue(2);
1284     }
1285
1286     // Get the high bits for i32 struct elements.
1287     if (VA.getValVT() == MVT::i32 && VA.needsCustom())
1288       RV = DAG.getNode(ISD::SRL, DL, VA.getLocVT(), RV,
1289                        DAG.getConstant(32, MVT::i32));
1290
1291     // The callee promoted the return value, so insert an Assert?ext SDNode so
1292     // we won't promote the value again in this function.
1293     switch (VA.getLocInfo()) {
1294     case CCValAssign::SExt:
1295       RV = DAG.getNode(ISD::AssertSext, DL, VA.getLocVT(), RV,
1296                        DAG.getValueType(VA.getValVT()));
1297       break;
1298     case CCValAssign::ZExt:
1299       RV = DAG.getNode(ISD::AssertZext, DL, VA.getLocVT(), RV,
1300                        DAG.getValueType(VA.getValVT()));
1301       break;
1302     default:
1303       break;
1304     }
1305
1306     // Truncate the register down to the return value type.
1307     if (VA.isExtInLoc())
1308       RV = DAG.getNode(ISD::TRUNCATE, DL, VA.getValVT(), RV);
1309
1310     InVals.push_back(RV);
1311   }
1312
1313   return Chain;
1314 }
1315
1316 //===----------------------------------------------------------------------===//
1317 // TargetLowering Implementation
1318 //===----------------------------------------------------------------------===//
1319
1320 /// IntCondCCodeToICC - Convert a DAG integer condition code to a SPARC ICC
1321 /// condition.
1322 static SPCC::CondCodes IntCondCCodeToICC(ISD::CondCode CC) {
1323   switch (CC) {
1324   default: llvm_unreachable("Unknown integer condition code!");
1325   case ISD::SETEQ:  return SPCC::ICC_E;
1326   case ISD::SETNE:  return SPCC::ICC_NE;
1327   case ISD::SETLT:  return SPCC::ICC_L;
1328   case ISD::SETGT:  return SPCC::ICC_G;
1329   case ISD::SETLE:  return SPCC::ICC_LE;
1330   case ISD::SETGE:  return SPCC::ICC_GE;
1331   case ISD::SETULT: return SPCC::ICC_CS;
1332   case ISD::SETULE: return SPCC::ICC_LEU;
1333   case ISD::SETUGT: return SPCC::ICC_GU;
1334   case ISD::SETUGE: return SPCC::ICC_CC;
1335   }
1336 }
1337
1338 /// FPCondCCodeToFCC - Convert a DAG floatingp oint condition code to a SPARC
1339 /// FCC condition.
1340 static SPCC::CondCodes FPCondCCodeToFCC(ISD::CondCode CC) {
1341   switch (CC) {
1342   default: llvm_unreachable("Unknown fp condition code!");
1343   case ISD::SETEQ:
1344   case ISD::SETOEQ: return SPCC::FCC_E;
1345   case ISD::SETNE:
1346   case ISD::SETUNE: return SPCC::FCC_NE;
1347   case ISD::SETLT:
1348   case ISD::SETOLT: return SPCC::FCC_L;
1349   case ISD::SETGT:
1350   case ISD::SETOGT: return SPCC::FCC_G;
1351   case ISD::SETLE:
1352   case ISD::SETOLE: return SPCC::FCC_LE;
1353   case ISD::SETGE:
1354   case ISD::SETOGE: return SPCC::FCC_GE;
1355   case ISD::SETULT: return SPCC::FCC_UL;
1356   case ISD::SETULE: return SPCC::FCC_ULE;
1357   case ISD::SETUGT: return SPCC::FCC_UG;
1358   case ISD::SETUGE: return SPCC::FCC_UGE;
1359   case ISD::SETUO:  return SPCC::FCC_U;
1360   case ISD::SETO:   return SPCC::FCC_O;
1361   case ISD::SETONE: return SPCC::FCC_LG;
1362   case ISD::SETUEQ: return SPCC::FCC_UE;
1363   }
1364 }
1365
1366 SparcTargetLowering::SparcTargetLowering(TargetMachine &TM)
1367   : TargetLowering(TM, new SparcELFTargetObjectFile()) {
1368   Subtarget = &TM.getSubtarget<SparcSubtarget>();
1369
1370   // Set up the register classes.
1371   addRegisterClass(MVT::i32, &SP::IntRegsRegClass);
1372   addRegisterClass(MVT::f32, &SP::FPRegsRegClass);
1373   addRegisterClass(MVT::f64, &SP::DFPRegsRegClass);
1374   addRegisterClass(MVT::f128, &SP::QFPRegsRegClass);
1375   if (Subtarget->is64Bit())
1376     addRegisterClass(MVT::i64, &SP::I64RegsRegClass);
1377
1378   // Turn FP extload into load/fextend
1379   setLoadExtAction(ISD::EXTLOAD, MVT::f32, Expand);
1380   setLoadExtAction(ISD::EXTLOAD, MVT::f64, Expand);
1381
1382   // Sparc doesn't have i1 sign extending load
1383   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
1384
1385   // Turn FP truncstore into trunc + store.
1386   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
1387   setTruncStoreAction(MVT::f128, MVT::f32, Expand);
1388   setTruncStoreAction(MVT::f128, MVT::f64, Expand);
1389
1390   // Custom legalize GlobalAddress nodes into LO/HI parts.
1391   setOperationAction(ISD::GlobalAddress, getPointerTy(), Custom);
1392   setOperationAction(ISD::GlobalTLSAddress, getPointerTy(), Custom);
1393   setOperationAction(ISD::ConstantPool, getPointerTy(), Custom);
1394   setOperationAction(ISD::BlockAddress, getPointerTy(), Custom);
1395
1396   // Sparc doesn't have sext_inreg, replace them with shl/sra
1397   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16, Expand);
1398   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8 , Expand);
1399   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1 , Expand);
1400
1401   // Sparc has no REM or DIVREM operations.
1402   setOperationAction(ISD::UREM, MVT::i32, Expand);
1403   setOperationAction(ISD::SREM, MVT::i32, Expand);
1404   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
1405   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
1406
1407   // ... nor does SparcV9.
1408   if (Subtarget->is64Bit()) {
1409     setOperationAction(ISD::UREM, MVT::i64, Expand);
1410     setOperationAction(ISD::SREM, MVT::i64, Expand);
1411     setOperationAction(ISD::SDIVREM, MVT::i64, Expand);
1412     setOperationAction(ISD::UDIVREM, MVT::i64, Expand);
1413   }
1414
1415   // Custom expand fp<->sint
1416   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
1417   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
1418   setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
1419   setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
1420
1421   // Custom Expand fp<->uint
1422   setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
1423   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Custom);
1424   setOperationAction(ISD::FP_TO_UINT, MVT::i64, Custom);
1425   setOperationAction(ISD::UINT_TO_FP, MVT::i64, Custom);
1426
1427   setOperationAction(ISD::BITCAST, MVT::f32, Expand);
1428   setOperationAction(ISD::BITCAST, MVT::i32, Expand);
1429
1430   // Sparc has no select or setcc: expand to SELECT_CC.
1431   setOperationAction(ISD::SELECT, MVT::i32, Expand);
1432   setOperationAction(ISD::SELECT, MVT::f32, Expand);
1433   setOperationAction(ISD::SELECT, MVT::f64, Expand);
1434   setOperationAction(ISD::SELECT, MVT::f128, Expand);
1435
1436   setOperationAction(ISD::SETCC, MVT::i32, Expand);
1437   setOperationAction(ISD::SETCC, MVT::f32, Expand);
1438   setOperationAction(ISD::SETCC, MVT::f64, Expand);
1439   setOperationAction(ISD::SETCC, MVT::f128, Expand);
1440
1441   // Sparc doesn't have BRCOND either, it has BR_CC.
1442   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
1443   setOperationAction(ISD::BRIND, MVT::Other, Expand);
1444   setOperationAction(ISD::BR_JT, MVT::Other, Expand);
1445   setOperationAction(ISD::BR_CC, MVT::i32, Custom);
1446   setOperationAction(ISD::BR_CC, MVT::f32, Custom);
1447   setOperationAction(ISD::BR_CC, MVT::f64, Custom);
1448   setOperationAction(ISD::BR_CC, MVT::f128, Custom);
1449
1450   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
1451   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
1452   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
1453   setOperationAction(ISD::SELECT_CC, MVT::f128, Custom);
1454
1455   if (Subtarget->is64Bit()) {
1456     setOperationAction(ISD::ADDC, MVT::i64, Custom);
1457     setOperationAction(ISD::ADDE, MVT::i64, Custom);
1458     setOperationAction(ISD::SUBC, MVT::i64, Custom);
1459     setOperationAction(ISD::SUBE, MVT::i64, Custom);
1460     setOperationAction(ISD::BITCAST, MVT::f64, Expand);
1461     setOperationAction(ISD::BITCAST, MVT::i64, Expand);
1462     setOperationAction(ISD::SELECT, MVT::i64, Expand);
1463     setOperationAction(ISD::SETCC, MVT::i64, Expand);
1464     setOperationAction(ISD::BR_CC, MVT::i64, Custom);
1465     setOperationAction(ISD::SELECT_CC, MVT::i64, Custom);
1466
1467     setOperationAction(ISD::CTPOP, MVT::i64,
1468                        Subtarget->usePopc() ? Legal : Expand);
1469     setOperationAction(ISD::CTTZ , MVT::i64, Expand);
1470     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i64, Expand);
1471     setOperationAction(ISD::CTLZ , MVT::i64, Expand);
1472     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Expand);
1473     setOperationAction(ISD::BSWAP, MVT::i64, Expand);
1474     setOperationAction(ISD::ROTL , MVT::i64, Expand);
1475     setOperationAction(ISD::ROTR , MVT::i64, Expand);
1476     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Custom);
1477   }
1478
1479   // ATOMICs.
1480   // FIXME: We insert fences for each atomics and generate sub-optimal code
1481   // for PSO/TSO. Also, implement other atomicrmw operations.
1482
1483   setInsertFencesForAtomic(true);
1484
1485   setOperationAction(ISD::ATOMIC_SWAP, MVT::i32, Legal);
1486   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i32,
1487                      (Subtarget->isV9() ? Legal: Expand));
1488
1489
1490   setOperationAction(ISD::ATOMIC_FENCE, MVT::Other, Legal);
1491
1492   // Custom Lower Atomic LOAD/STORE
1493   setOperationAction(ISD::ATOMIC_LOAD, MVT::i32, Custom);
1494   setOperationAction(ISD::ATOMIC_STORE, MVT::i32, Custom);
1495
1496   if (Subtarget->is64Bit()) {
1497     setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i64, Legal);
1498     setOperationAction(ISD::ATOMIC_SWAP, MVT::i64, Legal);
1499     setOperationAction(ISD::ATOMIC_LOAD, MVT::i64, Custom);
1500     setOperationAction(ISD::ATOMIC_STORE, MVT::i64, Custom);
1501   }
1502
1503   if (!Subtarget->isV9()) {
1504     // SparcV8 does not have FNEGD and FABSD.
1505     setOperationAction(ISD::FNEG, MVT::f64, Custom);
1506     setOperationAction(ISD::FABS, MVT::f64, Custom);
1507   }
1508
1509   setOperationAction(ISD::FSIN , MVT::f128, Expand);
1510   setOperationAction(ISD::FCOS , MVT::f128, Expand);
1511   setOperationAction(ISD::FSINCOS, MVT::f128, Expand);
1512   setOperationAction(ISD::FREM , MVT::f128, Expand);
1513   setOperationAction(ISD::FMA  , MVT::f128, Expand);
1514   setOperationAction(ISD::FSIN , MVT::f64, Expand);
1515   setOperationAction(ISD::FCOS , MVT::f64, Expand);
1516   setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
1517   setOperationAction(ISD::FREM , MVT::f64, Expand);
1518   setOperationAction(ISD::FMA  , MVT::f64, Expand);
1519   setOperationAction(ISD::FSIN , MVT::f32, Expand);
1520   setOperationAction(ISD::FCOS , MVT::f32, Expand);
1521   setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
1522   setOperationAction(ISD::FREM , MVT::f32, Expand);
1523   setOperationAction(ISD::FMA  , MVT::f32, Expand);
1524   setOperationAction(ISD::CTTZ , MVT::i32, Expand);
1525   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32, Expand);
1526   setOperationAction(ISD::CTLZ , MVT::i32, Expand);
1527   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32, Expand);
1528   setOperationAction(ISD::ROTL , MVT::i32, Expand);
1529   setOperationAction(ISD::ROTR , MVT::i32, Expand);
1530   setOperationAction(ISD::BSWAP, MVT::i32, Expand);
1531   setOperationAction(ISD::FCOPYSIGN, MVT::f128, Expand);
1532   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
1533   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
1534   setOperationAction(ISD::FPOW , MVT::f128, Expand);
1535   setOperationAction(ISD::FPOW , MVT::f64, Expand);
1536   setOperationAction(ISD::FPOW , MVT::f32, Expand);
1537
1538   setOperationAction(ISD::SHL_PARTS, MVT::i32, Expand);
1539   setOperationAction(ISD::SRA_PARTS, MVT::i32, Expand);
1540   setOperationAction(ISD::SRL_PARTS, MVT::i32, Expand);
1541
1542   // FIXME: Sparc provides these multiplies, but we don't have them yet.
1543   setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
1544   setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
1545
1546   if (Subtarget->is64Bit()) {
1547     setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
1548     setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
1549     setOperationAction(ISD::MULHU,     MVT::i64, Expand);
1550     setOperationAction(ISD::MULHS,     MVT::i64, Expand);
1551
1552     setOperationAction(ISD::UMULO,     MVT::i64, Custom);
1553     setOperationAction(ISD::SMULO,     MVT::i64, Custom);
1554   }
1555
1556   // VASTART needs to be custom lowered to use the VarArgsFrameIndex.
1557   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
1558   // VAARG needs to be lowered to not do unaligned accesses for doubles.
1559   setOperationAction(ISD::VAARG             , MVT::Other, Custom);
1560
1561   // Use the default implementation.
1562   setOperationAction(ISD::VACOPY            , MVT::Other, Expand);
1563   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
1564   setOperationAction(ISD::STACKSAVE         , MVT::Other, Expand);
1565   setOperationAction(ISD::STACKRESTORE      , MVT::Other, Expand);
1566   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32  , Custom);
1567
1568   setExceptionPointerRegister(SP::I0);
1569   setExceptionSelectorRegister(SP::I1);
1570
1571   setStackPointerRegisterToSaveRestore(SP::O6);
1572
1573   setOperationAction(ISD::CTPOP, MVT::i32,
1574                      Subtarget->usePopc() ? Legal : Expand);
1575
1576   if (Subtarget->isV9() && Subtarget->hasHardQuad()) {
1577     setOperationAction(ISD::LOAD, MVT::f128, Legal);
1578     setOperationAction(ISD::STORE, MVT::f128, Legal);
1579   } else {
1580     setOperationAction(ISD::LOAD, MVT::f128, Custom);
1581     setOperationAction(ISD::STORE, MVT::f128, Custom);
1582   }
1583
1584   if (Subtarget->hasHardQuad()) {
1585     setOperationAction(ISD::FADD,  MVT::f128, Legal);
1586     setOperationAction(ISD::FSUB,  MVT::f128, Legal);
1587     setOperationAction(ISD::FMUL,  MVT::f128, Legal);
1588     setOperationAction(ISD::FDIV,  MVT::f128, Legal);
1589     setOperationAction(ISD::FSQRT, MVT::f128, Legal);
1590     setOperationAction(ISD::FP_EXTEND, MVT::f128, Legal);
1591     setOperationAction(ISD::FP_ROUND,  MVT::f64, Legal);
1592     if (Subtarget->isV9()) {
1593       setOperationAction(ISD::FNEG, MVT::f128, Legal);
1594       setOperationAction(ISD::FABS, MVT::f128, Legal);
1595     } else {
1596       setOperationAction(ISD::FNEG, MVT::f128, Custom);
1597       setOperationAction(ISD::FABS, MVT::f128, Custom);
1598     }
1599
1600     if (!Subtarget->is64Bit()) {
1601       setLibcallName(RTLIB::FPTOSINT_F128_I64, "_Q_qtoll");
1602       setLibcallName(RTLIB::FPTOUINT_F128_I64, "_Q_qtoull");
1603       setLibcallName(RTLIB::SINTTOFP_I64_F128, "_Q_lltoq");
1604       setLibcallName(RTLIB::UINTTOFP_I64_F128, "_Q_ulltoq");
1605     }
1606
1607   } else {
1608     // Custom legalize f128 operations.
1609
1610     setOperationAction(ISD::FADD,  MVT::f128, Custom);
1611     setOperationAction(ISD::FSUB,  MVT::f128, Custom);
1612     setOperationAction(ISD::FMUL,  MVT::f128, Custom);
1613     setOperationAction(ISD::FDIV,  MVT::f128, Custom);
1614     setOperationAction(ISD::FSQRT, MVT::f128, Custom);
1615     setOperationAction(ISD::FNEG,  MVT::f128, Custom);
1616     setOperationAction(ISD::FABS,  MVT::f128, Custom);
1617
1618     setOperationAction(ISD::FP_EXTEND, MVT::f128, Custom);
1619     setOperationAction(ISD::FP_ROUND,  MVT::f64, Custom);
1620     setOperationAction(ISD::FP_ROUND,  MVT::f32, Custom);
1621
1622     // Setup Runtime library names.
1623     if (Subtarget->is64Bit()) {
1624       setLibcallName(RTLIB::ADD_F128,  "_Qp_add");
1625       setLibcallName(RTLIB::SUB_F128,  "_Qp_sub");
1626       setLibcallName(RTLIB::MUL_F128,  "_Qp_mul");
1627       setLibcallName(RTLIB::DIV_F128,  "_Qp_div");
1628       setLibcallName(RTLIB::SQRT_F128, "_Qp_sqrt");
1629       setLibcallName(RTLIB::FPTOSINT_F128_I32, "_Qp_qtoi");
1630       setLibcallName(RTLIB::FPTOUINT_F128_I32, "_Qp_qtoui");
1631       setLibcallName(RTLIB::SINTTOFP_I32_F128, "_Qp_itoq");
1632       setLibcallName(RTLIB::UINTTOFP_I32_F128, "_Qp_uitoq");
1633       setLibcallName(RTLIB::FPTOSINT_F128_I64, "_Qp_qtox");
1634       setLibcallName(RTLIB::FPTOUINT_F128_I64, "_Qp_qtoux");
1635       setLibcallName(RTLIB::SINTTOFP_I64_F128, "_Qp_xtoq");
1636       setLibcallName(RTLIB::UINTTOFP_I64_F128, "_Qp_uxtoq");
1637       setLibcallName(RTLIB::FPEXT_F32_F128, "_Qp_stoq");
1638       setLibcallName(RTLIB::FPEXT_F64_F128, "_Qp_dtoq");
1639       setLibcallName(RTLIB::FPROUND_F128_F32, "_Qp_qtos");
1640       setLibcallName(RTLIB::FPROUND_F128_F64, "_Qp_qtod");
1641     } else {
1642       setLibcallName(RTLIB::ADD_F128,  "_Q_add");
1643       setLibcallName(RTLIB::SUB_F128,  "_Q_sub");
1644       setLibcallName(RTLIB::MUL_F128,  "_Q_mul");
1645       setLibcallName(RTLIB::DIV_F128,  "_Q_div");
1646       setLibcallName(RTLIB::SQRT_F128, "_Q_sqrt");
1647       setLibcallName(RTLIB::FPTOSINT_F128_I32, "_Q_qtoi");
1648       setLibcallName(RTLIB::FPTOUINT_F128_I32, "_Q_qtou");
1649       setLibcallName(RTLIB::SINTTOFP_I32_F128, "_Q_itoq");
1650       setLibcallName(RTLIB::UINTTOFP_I32_F128, "_Q_utoq");
1651       setLibcallName(RTLIB::FPTOSINT_F128_I64, "_Q_qtoll");
1652       setLibcallName(RTLIB::FPTOUINT_F128_I64, "_Q_qtoull");
1653       setLibcallName(RTLIB::SINTTOFP_I64_F128, "_Q_lltoq");
1654       setLibcallName(RTLIB::UINTTOFP_I64_F128, "_Q_ulltoq");
1655       setLibcallName(RTLIB::FPEXT_F32_F128, "_Q_stoq");
1656       setLibcallName(RTLIB::FPEXT_F64_F128, "_Q_dtoq");
1657       setLibcallName(RTLIB::FPROUND_F128_F32, "_Q_qtos");
1658       setLibcallName(RTLIB::FPROUND_F128_F64, "_Q_qtod");
1659     }
1660   }
1661
1662   setMinFunctionAlignment(2);
1663
1664   computeRegisterProperties();
1665 }
1666
1667 const char *SparcTargetLowering::getTargetNodeName(unsigned Opcode) const {
1668   switch (Opcode) {
1669   default: return 0;
1670   case SPISD::CMPICC:     return "SPISD::CMPICC";
1671   case SPISD::CMPFCC:     return "SPISD::CMPFCC";
1672   case SPISD::BRICC:      return "SPISD::BRICC";
1673   case SPISD::BRXCC:      return "SPISD::BRXCC";
1674   case SPISD::BRFCC:      return "SPISD::BRFCC";
1675   case SPISD::SELECT_ICC: return "SPISD::SELECT_ICC";
1676   case SPISD::SELECT_XCC: return "SPISD::SELECT_XCC";
1677   case SPISD::SELECT_FCC: return "SPISD::SELECT_FCC";
1678   case SPISD::Hi:         return "SPISD::Hi";
1679   case SPISD::Lo:         return "SPISD::Lo";
1680   case SPISD::FTOI:       return "SPISD::FTOI";
1681   case SPISD::ITOF:       return "SPISD::ITOF";
1682   case SPISD::FTOX:       return "SPISD::FTOX";
1683   case SPISD::XTOF:       return "SPISD::XTOF";
1684   case SPISD::CALL:       return "SPISD::CALL";
1685   case SPISD::RET_FLAG:   return "SPISD::RET_FLAG";
1686   case SPISD::GLOBAL_BASE_REG: return "SPISD::GLOBAL_BASE_REG";
1687   case SPISD::FLUSHW:     return "SPISD::FLUSHW";
1688   case SPISD::TLS_ADD:    return "SPISD::TLS_ADD";
1689   case SPISD::TLS_LD:     return "SPISD::TLS_LD";
1690   case SPISD::TLS_CALL:   return "SPISD::TLS_CALL";
1691   }
1692 }
1693
1694 EVT SparcTargetLowering::getSetCCResultType(LLVMContext &, EVT VT) const {
1695   if (!VT.isVector())
1696     return MVT::i32;
1697   return VT.changeVectorElementTypeToInteger();
1698 }
1699
1700 /// isMaskedValueZeroForTargetNode - Return true if 'Op & Mask' is known to
1701 /// be zero. Op is expected to be a target specific node. Used by DAG
1702 /// combiner.
1703 void SparcTargetLowering::computeMaskedBitsForTargetNode
1704                                 (const SDValue Op,
1705                                  APInt &KnownZero,
1706                                  APInt &KnownOne,
1707                                  const SelectionDAG &DAG,
1708                                  unsigned Depth) const {
1709   APInt KnownZero2, KnownOne2;
1710   KnownZero = KnownOne = APInt(KnownZero.getBitWidth(), 0);
1711
1712   switch (Op.getOpcode()) {
1713   default: break;
1714   case SPISD::SELECT_ICC:
1715   case SPISD::SELECT_XCC:
1716   case SPISD::SELECT_FCC:
1717     DAG.ComputeMaskedBits(Op.getOperand(1), KnownZero, KnownOne, Depth+1);
1718     DAG.ComputeMaskedBits(Op.getOperand(0), KnownZero2, KnownOne2, Depth+1);
1719     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
1720     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
1721
1722     // Only known if known in both the LHS and RHS.
1723     KnownOne &= KnownOne2;
1724     KnownZero &= KnownZero2;
1725     break;
1726   }
1727 }
1728
1729 // Look at LHS/RHS/CC and see if they are a lowered setcc instruction.  If so
1730 // set LHS/RHS and SPCC to the LHS/RHS of the setcc and SPCC to the condition.
1731 static void LookThroughSetCC(SDValue &LHS, SDValue &RHS,
1732                              ISD::CondCode CC, unsigned &SPCC) {
1733   if (isa<ConstantSDNode>(RHS) &&
1734       cast<ConstantSDNode>(RHS)->isNullValue() &&
1735       CC == ISD::SETNE &&
1736       (((LHS.getOpcode() == SPISD::SELECT_ICC ||
1737          LHS.getOpcode() == SPISD::SELECT_XCC) &&
1738         LHS.getOperand(3).getOpcode() == SPISD::CMPICC) ||
1739        (LHS.getOpcode() == SPISD::SELECT_FCC &&
1740         LHS.getOperand(3).getOpcode() == SPISD::CMPFCC)) &&
1741       isa<ConstantSDNode>(LHS.getOperand(0)) &&
1742       isa<ConstantSDNode>(LHS.getOperand(1)) &&
1743       cast<ConstantSDNode>(LHS.getOperand(0))->isOne() &&
1744       cast<ConstantSDNode>(LHS.getOperand(1))->isNullValue()) {
1745     SDValue CMPCC = LHS.getOperand(3);
1746     SPCC = cast<ConstantSDNode>(LHS.getOperand(2))->getZExtValue();
1747     LHS = CMPCC.getOperand(0);
1748     RHS = CMPCC.getOperand(1);
1749   }
1750 }
1751
1752 // Convert to a target node and set target flags.
1753 SDValue SparcTargetLowering::withTargetFlags(SDValue Op, unsigned TF,
1754                                              SelectionDAG &DAG) const {
1755   if (const GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(Op))
1756     return DAG.getTargetGlobalAddress(GA->getGlobal(),
1757                                       SDLoc(GA),
1758                                       GA->getValueType(0),
1759                                       GA->getOffset(), TF);
1760
1761   if (const ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(Op))
1762     return DAG.getTargetConstantPool(CP->getConstVal(),
1763                                      CP->getValueType(0),
1764                                      CP->getAlignment(),
1765                                      CP->getOffset(), TF);
1766
1767   if (const BlockAddressSDNode *BA = dyn_cast<BlockAddressSDNode>(Op))
1768     return DAG.getTargetBlockAddress(BA->getBlockAddress(),
1769                                      Op.getValueType(),
1770                                      0,
1771                                      TF);
1772
1773   if (const ExternalSymbolSDNode *ES = dyn_cast<ExternalSymbolSDNode>(Op))
1774     return DAG.getTargetExternalSymbol(ES->getSymbol(),
1775                                        ES->getValueType(0), TF);
1776
1777   llvm_unreachable("Unhandled address SDNode");
1778 }
1779
1780 // Split Op into high and low parts according to HiTF and LoTF.
1781 // Return an ADD node combining the parts.
1782 SDValue SparcTargetLowering::makeHiLoPair(SDValue Op,
1783                                           unsigned HiTF, unsigned LoTF,
1784                                           SelectionDAG &DAG) const {
1785   SDLoc DL(Op);
1786   EVT VT = Op.getValueType();
1787   SDValue Hi = DAG.getNode(SPISD::Hi, DL, VT, withTargetFlags(Op, HiTF, DAG));
1788   SDValue Lo = DAG.getNode(SPISD::Lo, DL, VT, withTargetFlags(Op, LoTF, DAG));
1789   return DAG.getNode(ISD::ADD, DL, VT, Hi, Lo);
1790 }
1791
1792 // Build SDNodes for producing an address from a GlobalAddress, ConstantPool,
1793 // or ExternalSymbol SDNode.
1794 SDValue SparcTargetLowering::makeAddress(SDValue Op, SelectionDAG &DAG) const {
1795   SDLoc DL(Op);
1796   EVT VT = getPointerTy();
1797
1798   // Handle PIC mode first.
1799   if (getTargetMachine().getRelocationModel() == Reloc::PIC_) {
1800     // This is the pic32 code model, the GOT is known to be smaller than 4GB.
1801     SDValue HiLo = makeHiLoPair(Op, SparcMCExpr::VK_Sparc_HI,
1802                                 SparcMCExpr::VK_Sparc_LO, DAG);
1803     SDValue GlobalBase = DAG.getNode(SPISD::GLOBAL_BASE_REG, DL, VT);
1804     SDValue AbsAddr = DAG.getNode(ISD::ADD, DL, VT, GlobalBase, HiLo);
1805     // GLOBAL_BASE_REG codegen'ed with call. Inform MFI that this
1806     // function has calls.
1807     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
1808     MFI->setHasCalls(true);
1809     return DAG.getLoad(VT, DL, DAG.getEntryNode(), AbsAddr,
1810                        MachinePointerInfo::getGOT(), false, false, false, 0);
1811   }
1812
1813   // This is one of the absolute code models.
1814   switch(getTargetMachine().getCodeModel()) {
1815   default:
1816     llvm_unreachable("Unsupported absolute code model");
1817   case CodeModel::Small:
1818     // abs32.
1819     return makeHiLoPair(Op, SparcMCExpr::VK_Sparc_HI,
1820                         SparcMCExpr::VK_Sparc_LO, DAG);
1821   case CodeModel::Medium: {
1822     // abs44.
1823     SDValue H44 = makeHiLoPair(Op, SparcMCExpr::VK_Sparc_H44,
1824                                SparcMCExpr::VK_Sparc_M44, DAG);
1825     H44 = DAG.getNode(ISD::SHL, DL, VT, H44, DAG.getConstant(12, MVT::i32));
1826     SDValue L44 = withTargetFlags(Op, SparcMCExpr::VK_Sparc_L44, DAG);
1827     L44 = DAG.getNode(SPISD::Lo, DL, VT, L44);
1828     return DAG.getNode(ISD::ADD, DL, VT, H44, L44);
1829   }
1830   case CodeModel::Large: {
1831     // abs64.
1832     SDValue Hi = makeHiLoPair(Op, SparcMCExpr::VK_Sparc_HH,
1833                               SparcMCExpr::VK_Sparc_HM, DAG);
1834     Hi = DAG.getNode(ISD::SHL, DL, VT, Hi, DAG.getConstant(32, MVT::i32));
1835     SDValue Lo = makeHiLoPair(Op, SparcMCExpr::VK_Sparc_HI,
1836                               SparcMCExpr::VK_Sparc_LO, DAG);
1837     return DAG.getNode(ISD::ADD, DL, VT, Hi, Lo);
1838   }
1839   }
1840 }
1841
1842 SDValue SparcTargetLowering::LowerGlobalAddress(SDValue Op,
1843                                                 SelectionDAG &DAG) const {
1844   return makeAddress(Op, DAG);
1845 }
1846
1847 SDValue SparcTargetLowering::LowerConstantPool(SDValue Op,
1848                                                SelectionDAG &DAG) const {
1849   return makeAddress(Op, DAG);
1850 }
1851
1852 SDValue SparcTargetLowering::LowerBlockAddress(SDValue Op,
1853                                                SelectionDAG &DAG) const {
1854   return makeAddress(Op, DAG);
1855 }
1856
1857 SDValue SparcTargetLowering::LowerGlobalTLSAddress(SDValue Op,
1858                                                    SelectionDAG &DAG) const {
1859
1860   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
1861   SDLoc DL(GA);
1862   const GlobalValue *GV = GA->getGlobal();
1863   EVT PtrVT = getPointerTy();
1864
1865   TLSModel::Model model = getTargetMachine().getTLSModel(GV);
1866
1867   if (model == TLSModel::GeneralDynamic || model == TLSModel::LocalDynamic) {
1868     unsigned HiTF = ((model == TLSModel::GeneralDynamic)
1869                      ? SparcMCExpr::VK_Sparc_TLS_GD_HI22
1870                      : SparcMCExpr::VK_Sparc_TLS_LDM_HI22);
1871     unsigned LoTF = ((model == TLSModel::GeneralDynamic)
1872                      ? SparcMCExpr::VK_Sparc_TLS_GD_LO10
1873                      : SparcMCExpr::VK_Sparc_TLS_LDM_LO10);
1874     unsigned addTF = ((model == TLSModel::GeneralDynamic)
1875                       ? SparcMCExpr::VK_Sparc_TLS_GD_ADD
1876                       : SparcMCExpr::VK_Sparc_TLS_LDM_ADD);
1877     unsigned callTF = ((model == TLSModel::GeneralDynamic)
1878                        ? SparcMCExpr::VK_Sparc_TLS_GD_CALL
1879                        : SparcMCExpr::VK_Sparc_TLS_LDM_CALL);
1880
1881     SDValue HiLo = makeHiLoPair(Op, HiTF, LoTF, DAG);
1882     SDValue Base = DAG.getNode(SPISD::GLOBAL_BASE_REG, DL, PtrVT);
1883     SDValue Argument = DAG.getNode(SPISD::TLS_ADD, DL, PtrVT, Base, HiLo,
1884                                withTargetFlags(Op, addTF, DAG));
1885
1886     SDValue Chain = DAG.getEntryNode();
1887     SDValue InFlag;
1888
1889     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(1, true), DL);
1890     Chain = DAG.getCopyToReg(Chain, DL, SP::O0, Argument, InFlag);
1891     InFlag = Chain.getValue(1);
1892     SDValue Callee = DAG.getTargetExternalSymbol("__tls_get_addr", PtrVT);
1893     SDValue Symbol = withTargetFlags(Op, callTF, DAG);
1894
1895     SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
1896     SmallVector<SDValue, 4> Ops;
1897     Ops.push_back(Chain);
1898     Ops.push_back(Callee);
1899     Ops.push_back(Symbol);
1900     Ops.push_back(DAG.getRegister(SP::O0, PtrVT));
1901     const uint32_t *Mask = getTargetMachine()
1902       .getRegisterInfo()->getCallPreservedMask(CallingConv::C);
1903     assert(Mask && "Missing call preserved mask for calling convention");
1904     Ops.push_back(DAG.getRegisterMask(Mask));
1905     Ops.push_back(InFlag);
1906     Chain = DAG.getNode(SPISD::TLS_CALL, DL, NodeTys, &Ops[0], Ops.size());
1907     InFlag = Chain.getValue(1);
1908     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(1, true),
1909                                DAG.getIntPtrConstant(0, true), InFlag, DL);
1910     InFlag = Chain.getValue(1);
1911     SDValue Ret = DAG.getCopyFromReg(Chain, DL, SP::O0, PtrVT, InFlag);
1912
1913     if (model != TLSModel::LocalDynamic)
1914       return Ret;
1915
1916     SDValue Hi = DAG.getNode(SPISD::Hi, DL, PtrVT,
1917                  withTargetFlags(Op, SparcMCExpr::VK_Sparc_TLS_LDO_HIX22, DAG));
1918     SDValue Lo = DAG.getNode(SPISD::Lo, DL, PtrVT,
1919                  withTargetFlags(Op, SparcMCExpr::VK_Sparc_TLS_LDO_LOX10, DAG));
1920     HiLo =  DAG.getNode(ISD::XOR, DL, PtrVT, Hi, Lo);
1921     return DAG.getNode(SPISD::TLS_ADD, DL, PtrVT, Ret, HiLo,
1922                    withTargetFlags(Op, SparcMCExpr::VK_Sparc_TLS_LDO_ADD, DAG));
1923   }
1924
1925   if (model == TLSModel::InitialExec) {
1926     unsigned ldTF     = ((PtrVT == MVT::i64)? SparcMCExpr::VK_Sparc_TLS_IE_LDX
1927                          : SparcMCExpr::VK_Sparc_TLS_IE_LD);
1928
1929     SDValue Base = DAG.getNode(SPISD::GLOBAL_BASE_REG, DL, PtrVT);
1930
1931     // GLOBAL_BASE_REG codegen'ed with call. Inform MFI that this
1932     // function has calls.
1933     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
1934     MFI->setHasCalls(true);
1935
1936     SDValue TGA = makeHiLoPair(Op,
1937                                SparcMCExpr::VK_Sparc_TLS_IE_HI22,
1938                                SparcMCExpr::VK_Sparc_TLS_IE_LO10, DAG);
1939     SDValue Ptr = DAG.getNode(ISD::ADD, DL, PtrVT, Base, TGA);
1940     SDValue Offset = DAG.getNode(SPISD::TLS_LD,
1941                                  DL, PtrVT, Ptr,
1942                                  withTargetFlags(Op, ldTF, DAG));
1943     return DAG.getNode(SPISD::TLS_ADD, DL, PtrVT,
1944                        DAG.getRegister(SP::G7, PtrVT), Offset,
1945                        withTargetFlags(Op,
1946                                        SparcMCExpr::VK_Sparc_TLS_IE_ADD, DAG));
1947   }
1948
1949   assert(model == TLSModel::LocalExec);
1950   SDValue Hi = DAG.getNode(SPISD::Hi, DL, PtrVT,
1951                   withTargetFlags(Op, SparcMCExpr::VK_Sparc_TLS_LE_HIX22, DAG));
1952   SDValue Lo = DAG.getNode(SPISD::Lo, DL, PtrVT,
1953                   withTargetFlags(Op, SparcMCExpr::VK_Sparc_TLS_LE_LOX10, DAG));
1954   SDValue Offset =  DAG.getNode(ISD::XOR, DL, PtrVT, Hi, Lo);
1955
1956   return DAG.getNode(ISD::ADD, DL, PtrVT,
1957                      DAG.getRegister(SP::G7, PtrVT), Offset);
1958 }
1959
1960 SDValue
1961 SparcTargetLowering::LowerF128_LibCallArg(SDValue Chain, ArgListTy &Args,
1962                                           SDValue Arg, SDLoc DL,
1963                                           SelectionDAG &DAG) const {
1964   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
1965   EVT ArgVT = Arg.getValueType();
1966   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
1967
1968   ArgListEntry Entry;
1969   Entry.Node = Arg;
1970   Entry.Ty   = ArgTy;
1971
1972   if (ArgTy->isFP128Ty()) {
1973     // Create a stack object and pass the pointer to the library function.
1974     int FI = MFI->CreateStackObject(16, 8, false);
1975     SDValue FIPtr = DAG.getFrameIndex(FI, getPointerTy());
1976     Chain = DAG.getStore(Chain,
1977                          DL,
1978                          Entry.Node,
1979                          FIPtr,
1980                          MachinePointerInfo(),
1981                          false,
1982                          false,
1983                          8);
1984
1985     Entry.Node = FIPtr;
1986     Entry.Ty   = PointerType::getUnqual(ArgTy);
1987   }
1988   Args.push_back(Entry);
1989   return Chain;
1990 }
1991
1992 SDValue
1993 SparcTargetLowering::LowerF128Op(SDValue Op, SelectionDAG &DAG,
1994                                  const char *LibFuncName,
1995                                  unsigned numArgs) const {
1996
1997   ArgListTy Args;
1998
1999   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
2000
2001   SDValue Callee = DAG.getExternalSymbol(LibFuncName, getPointerTy());
2002   Type *RetTy = Op.getValueType().getTypeForEVT(*DAG.getContext());
2003   Type *RetTyABI = RetTy;
2004   SDValue Chain = DAG.getEntryNode();
2005   SDValue RetPtr;
2006
2007   if (RetTy->isFP128Ty()) {
2008     // Create a Stack Object to receive the return value of type f128.
2009     ArgListEntry Entry;
2010     int RetFI = MFI->CreateStackObject(16, 8, false);
2011     RetPtr = DAG.getFrameIndex(RetFI, getPointerTy());
2012     Entry.Node = RetPtr;
2013     Entry.Ty   = PointerType::getUnqual(RetTy);
2014     if (!Subtarget->is64Bit())
2015       Entry.isSRet = true;
2016     Entry.isReturned = false;
2017     Args.push_back(Entry);
2018     RetTyABI = Type::getVoidTy(*DAG.getContext());
2019   }
2020
2021   assert(Op->getNumOperands() >= numArgs && "Not enough operands!");
2022   for (unsigned i = 0, e = numArgs; i != e; ++i) {
2023     Chain = LowerF128_LibCallArg(Chain, Args, Op.getOperand(i), SDLoc(Op), DAG);
2024   }
2025   TargetLowering::
2026     CallLoweringInfo CLI(Chain,
2027                          RetTyABI,
2028                          false, false, false, false,
2029                          0, CallingConv::C,
2030                          false, false, true,
2031                          Callee, Args, DAG, SDLoc(Op));
2032   std::pair<SDValue, SDValue> CallInfo = LowerCallTo(CLI);
2033
2034   // chain is in second result.
2035   if (RetTyABI == RetTy)
2036     return CallInfo.first;
2037
2038   assert (RetTy->isFP128Ty() && "Unexpected return type!");
2039
2040   Chain = CallInfo.second;
2041
2042   // Load RetPtr to get the return value.
2043   return DAG.getLoad(Op.getValueType(),
2044                      SDLoc(Op),
2045                      Chain,
2046                      RetPtr,
2047                      MachinePointerInfo(),
2048                      false, false, false, 8);
2049 }
2050
2051 SDValue
2052 SparcTargetLowering::LowerF128Compare(SDValue LHS, SDValue RHS,
2053                                       unsigned &SPCC,
2054                                       SDLoc DL,
2055                                       SelectionDAG &DAG) const {
2056
2057   const char *LibCall = 0;
2058   bool is64Bit = Subtarget->is64Bit();
2059   switch(SPCC) {
2060   default: llvm_unreachable("Unhandled conditional code!");
2061   case SPCC::FCC_E  : LibCall = is64Bit? "_Qp_feq" : "_Q_feq"; break;
2062   case SPCC::FCC_NE : LibCall = is64Bit? "_Qp_fne" : "_Q_fne"; break;
2063   case SPCC::FCC_L  : LibCall = is64Bit? "_Qp_flt" : "_Q_flt"; break;
2064   case SPCC::FCC_G  : LibCall = is64Bit? "_Qp_fgt" : "_Q_fgt"; break;
2065   case SPCC::FCC_LE : LibCall = is64Bit? "_Qp_fle" : "_Q_fle"; break;
2066   case SPCC::FCC_GE : LibCall = is64Bit? "_Qp_fge" : "_Q_fge"; break;
2067   case SPCC::FCC_UL :
2068   case SPCC::FCC_ULE:
2069   case SPCC::FCC_UG :
2070   case SPCC::FCC_UGE:
2071   case SPCC::FCC_U  :
2072   case SPCC::FCC_O  :
2073   case SPCC::FCC_LG :
2074   case SPCC::FCC_UE : LibCall = is64Bit? "_Qp_cmp" : "_Q_cmp"; break;
2075   }
2076
2077   SDValue Callee = DAG.getExternalSymbol(LibCall, getPointerTy());
2078   Type *RetTy = Type::getInt32Ty(*DAG.getContext());
2079   ArgListTy Args;
2080   SDValue Chain = DAG.getEntryNode();
2081   Chain = LowerF128_LibCallArg(Chain, Args, LHS, DL, DAG);
2082   Chain = LowerF128_LibCallArg(Chain, Args, RHS, DL, DAG);
2083
2084   TargetLowering::
2085     CallLoweringInfo CLI(Chain,
2086                          RetTy,
2087                          false, false, false, false,
2088                          0, CallingConv::C,
2089                          false, false, true,
2090                          Callee, Args, DAG, DL);
2091
2092   std::pair<SDValue, SDValue> CallInfo = LowerCallTo(CLI);
2093
2094   // result is in first, and chain is in second result.
2095   SDValue Result =  CallInfo.first;
2096
2097   switch(SPCC) {
2098   default: {
2099     SDValue RHS = DAG.getTargetConstant(0, Result.getValueType());
2100     SPCC = SPCC::ICC_NE;
2101     return DAG.getNode(SPISD::CMPICC, DL, MVT::Glue, Result, RHS);
2102   }
2103   case SPCC::FCC_UL : {
2104     SDValue Mask   = DAG.getTargetConstant(1, Result.getValueType());
2105     Result = DAG.getNode(ISD::AND, DL, Result.getValueType(), Result, Mask);
2106     SDValue RHS    = DAG.getTargetConstant(0, Result.getValueType());
2107     SPCC = SPCC::ICC_NE;
2108     return DAG.getNode(SPISD::CMPICC, DL, MVT::Glue, Result, RHS);
2109   }
2110   case SPCC::FCC_ULE: {
2111     SDValue RHS = DAG.getTargetConstant(2, Result.getValueType());
2112     SPCC = SPCC::ICC_NE;
2113     return DAG.getNode(SPISD::CMPICC, DL, MVT::Glue, Result, RHS);
2114   }
2115   case SPCC::FCC_UG :  {
2116     SDValue RHS = DAG.getTargetConstant(1, Result.getValueType());
2117     SPCC = SPCC::ICC_G;
2118     return DAG.getNode(SPISD::CMPICC, DL, MVT::Glue, Result, RHS);
2119   }
2120   case SPCC::FCC_UGE: {
2121     SDValue RHS = DAG.getTargetConstant(1, Result.getValueType());
2122     SPCC = SPCC::ICC_NE;
2123     return DAG.getNode(SPISD::CMPICC, DL, MVT::Glue, Result, RHS);
2124   }
2125
2126   case SPCC::FCC_U  :  {
2127     SDValue RHS = DAG.getTargetConstant(3, Result.getValueType());
2128     SPCC = SPCC::ICC_E;
2129     return DAG.getNode(SPISD::CMPICC, DL, MVT::Glue, Result, RHS);
2130   }
2131   case SPCC::FCC_O  :  {
2132     SDValue RHS = DAG.getTargetConstant(3, Result.getValueType());
2133     SPCC = SPCC::ICC_NE;
2134     return DAG.getNode(SPISD::CMPICC, DL, MVT::Glue, Result, RHS);
2135   }
2136   case SPCC::FCC_LG :  {
2137     SDValue Mask   = DAG.getTargetConstant(3, Result.getValueType());
2138     Result = DAG.getNode(ISD::AND, DL, Result.getValueType(), Result, Mask);
2139     SDValue RHS    = DAG.getTargetConstant(0, Result.getValueType());
2140     SPCC = SPCC::ICC_NE;
2141     return DAG.getNode(SPISD::CMPICC, DL, MVT::Glue, Result, RHS);
2142   }
2143   case SPCC::FCC_UE : {
2144     SDValue Mask   = DAG.getTargetConstant(3, Result.getValueType());
2145     Result = DAG.getNode(ISD::AND, DL, Result.getValueType(), Result, Mask);
2146     SDValue RHS    = DAG.getTargetConstant(0, Result.getValueType());
2147     SPCC = SPCC::ICC_E;
2148     return DAG.getNode(SPISD::CMPICC, DL, MVT::Glue, Result, RHS);
2149   }
2150   }
2151 }
2152
2153 static SDValue
2154 LowerF128_FPEXTEND(SDValue Op, SelectionDAG &DAG,
2155                    const SparcTargetLowering &TLI) {
2156
2157   if (Op.getOperand(0).getValueType() == MVT::f64)
2158     return TLI.LowerF128Op(Op, DAG,
2159                            TLI.getLibcallName(RTLIB::FPEXT_F64_F128), 1);
2160
2161   if (Op.getOperand(0).getValueType() == MVT::f32)
2162     return TLI.LowerF128Op(Op, DAG,
2163                            TLI.getLibcallName(RTLIB::FPEXT_F32_F128), 1);
2164
2165   llvm_unreachable("fpextend with non-float operand!");
2166   return SDValue(0, 0);
2167 }
2168
2169 static SDValue
2170 LowerF128_FPROUND(SDValue Op, SelectionDAG &DAG,
2171                   const SparcTargetLowering &TLI) {
2172   // FP_ROUND on f64 and f32 are legal.
2173   if (Op.getOperand(0).getValueType() != MVT::f128)
2174     return Op;
2175
2176   if (Op.getValueType() == MVT::f64)
2177     return TLI.LowerF128Op(Op, DAG,
2178                            TLI.getLibcallName(RTLIB::FPROUND_F128_F64), 1);
2179   if (Op.getValueType() == MVT::f32)
2180     return TLI.LowerF128Op(Op, DAG,
2181                            TLI.getLibcallName(RTLIB::FPROUND_F128_F32), 1);
2182
2183   llvm_unreachable("fpround to non-float!");
2184   return SDValue(0, 0);
2185 }
2186
2187 static SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG,
2188                                const SparcTargetLowering &TLI,
2189                                bool hasHardQuad) {
2190   SDLoc dl(Op);
2191   EVT VT = Op.getValueType();
2192   assert(VT == MVT::i32 || VT == MVT::i64);
2193
2194   // Expand f128 operations to fp128 abi calls.
2195   if (Op.getOperand(0).getValueType() == MVT::f128
2196       && (!hasHardQuad || !TLI.isTypeLegal(VT))) {
2197     const char *libName = TLI.getLibcallName(VT == MVT::i32
2198                                              ? RTLIB::FPTOSINT_F128_I32
2199                                              : RTLIB::FPTOSINT_F128_I64);
2200     return TLI.LowerF128Op(Op, DAG, libName, 1);
2201   }
2202
2203   // Expand if the resulting type is illegal.
2204   if (!TLI.isTypeLegal(VT))
2205     return SDValue(0, 0);
2206
2207   // Otherwise, Convert the fp value to integer in an FP register.
2208   if (VT == MVT::i32)
2209     Op = DAG.getNode(SPISD::FTOI, dl, MVT::f32, Op.getOperand(0));
2210   else
2211     Op = DAG.getNode(SPISD::FTOX, dl, MVT::f64, Op.getOperand(0));
2212
2213   return DAG.getNode(ISD::BITCAST, dl, VT, Op);
2214 }
2215
2216 static SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG,
2217                                const SparcTargetLowering &TLI,
2218                                bool hasHardQuad) {
2219   SDLoc dl(Op);
2220   EVT OpVT = Op.getOperand(0).getValueType();
2221   assert(OpVT == MVT::i32 || (OpVT == MVT::i64));
2222
2223   EVT floatVT = (OpVT == MVT::i32) ? MVT::f32 : MVT::f64;
2224
2225   // Expand f128 operations to fp128 ABI calls.
2226   if (Op.getValueType() == MVT::f128
2227       && (!hasHardQuad || !TLI.isTypeLegal(OpVT))) {
2228     const char *libName = TLI.getLibcallName(OpVT == MVT::i32
2229                                              ? RTLIB::SINTTOFP_I32_F128
2230                                              : RTLIB::SINTTOFP_I64_F128);
2231     return TLI.LowerF128Op(Op, DAG, libName, 1);
2232   }
2233
2234   // Expand if the operand type is illegal.
2235   if (!TLI.isTypeLegal(OpVT))
2236     return SDValue(0, 0);
2237
2238   // Otherwise, Convert the int value to FP in an FP register.
2239   SDValue Tmp = DAG.getNode(ISD::BITCAST, dl, floatVT, Op.getOperand(0));
2240   unsigned opcode = (OpVT == MVT::i32)? SPISD::ITOF : SPISD::XTOF;
2241   return DAG.getNode(opcode, dl, Op.getValueType(), Tmp);
2242 }
2243
2244 static SDValue LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG,
2245                                const SparcTargetLowering &TLI,
2246                                bool hasHardQuad) {
2247   SDLoc dl(Op);
2248   EVT VT = Op.getValueType();
2249
2250   // Expand if it does not involve f128 or the target has support for
2251   // quad floating point instructions and the resulting type is legal.
2252   if (Op.getOperand(0).getValueType() != MVT::f128 ||
2253       (hasHardQuad && TLI.isTypeLegal(VT)))
2254     return SDValue(0, 0);
2255
2256   assert(VT == MVT::i32 || VT == MVT::i64);
2257
2258   return TLI.LowerF128Op(Op, DAG,
2259                          TLI.getLibcallName(VT == MVT::i32
2260                                             ? RTLIB::FPTOUINT_F128_I32
2261                                             : RTLIB::FPTOUINT_F128_I64),
2262                          1);
2263 }
2264
2265 static SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG,
2266                                const SparcTargetLowering &TLI,
2267                                bool hasHardQuad) {
2268   SDLoc dl(Op);
2269   EVT OpVT = Op.getOperand(0).getValueType();
2270   assert(OpVT == MVT::i32 || OpVT == MVT::i64);
2271
2272   // Expand if it does not involve f128 or the target has support for
2273   // quad floating point instructions and the operand type is legal.
2274   if (Op.getValueType() != MVT::f128 || (hasHardQuad && TLI.isTypeLegal(OpVT)))
2275     return SDValue(0, 0);
2276
2277   return TLI.LowerF128Op(Op, DAG,
2278                          TLI.getLibcallName(OpVT == MVT::i32
2279                                             ? RTLIB::UINTTOFP_I32_F128
2280                                             : RTLIB::UINTTOFP_I64_F128),
2281                          1);
2282 }
2283
2284 static SDValue LowerBR_CC(SDValue Op, SelectionDAG &DAG,
2285                           const SparcTargetLowering &TLI,
2286                           bool hasHardQuad) {
2287   SDValue Chain = Op.getOperand(0);
2288   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
2289   SDValue LHS = Op.getOperand(2);
2290   SDValue RHS = Op.getOperand(3);
2291   SDValue Dest = Op.getOperand(4);
2292   SDLoc dl(Op);
2293   unsigned Opc, SPCC = ~0U;
2294
2295   // If this is a br_cc of a "setcc", and if the setcc got lowered into
2296   // an CMP[IF]CC/SELECT_[IF]CC pair, find the original compared values.
2297   LookThroughSetCC(LHS, RHS, CC, SPCC);
2298
2299   // Get the condition flag.
2300   SDValue CompareFlag;
2301   if (LHS.getValueType().isInteger()) {
2302     CompareFlag = DAG.getNode(SPISD::CMPICC, dl, MVT::Glue, LHS, RHS);
2303     if (SPCC == ~0U) SPCC = IntCondCCodeToICC(CC);
2304     // 32-bit compares use the icc flags, 64-bit uses the xcc flags.
2305     Opc = LHS.getValueType() == MVT::i32 ? SPISD::BRICC : SPISD::BRXCC;
2306   } else {
2307     if (!hasHardQuad && LHS.getValueType() == MVT::f128) {
2308       if (SPCC == ~0U) SPCC = FPCondCCodeToFCC(CC);
2309       CompareFlag = TLI.LowerF128Compare(LHS, RHS, SPCC, dl, DAG);
2310       Opc = SPISD::BRICC;
2311     } else {
2312       CompareFlag = DAG.getNode(SPISD::CMPFCC, dl, MVT::Glue, LHS, RHS);
2313       if (SPCC == ~0U) SPCC = FPCondCCodeToFCC(CC);
2314       Opc = SPISD::BRFCC;
2315     }
2316   }
2317   return DAG.getNode(Opc, dl, MVT::Other, Chain, Dest,
2318                      DAG.getConstant(SPCC, MVT::i32), CompareFlag);
2319 }
2320
2321 static SDValue LowerSELECT_CC(SDValue Op, SelectionDAG &DAG,
2322                               const SparcTargetLowering &TLI,
2323                               bool hasHardQuad) {
2324   SDValue LHS = Op.getOperand(0);
2325   SDValue RHS = Op.getOperand(1);
2326   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
2327   SDValue TrueVal = Op.getOperand(2);
2328   SDValue FalseVal = Op.getOperand(3);
2329   SDLoc dl(Op);
2330   unsigned Opc, SPCC = ~0U;
2331
2332   // If this is a select_cc of a "setcc", and if the setcc got lowered into
2333   // an CMP[IF]CC/SELECT_[IF]CC pair, find the original compared values.
2334   LookThroughSetCC(LHS, RHS, CC, SPCC);
2335
2336   SDValue CompareFlag;
2337   if (LHS.getValueType().isInteger()) {
2338     CompareFlag = DAG.getNode(SPISD::CMPICC, dl, MVT::Glue, LHS, RHS);
2339     Opc = LHS.getValueType() == MVT::i32 ?
2340           SPISD::SELECT_ICC : SPISD::SELECT_XCC;
2341     if (SPCC == ~0U) SPCC = IntCondCCodeToICC(CC);
2342   } else {
2343     if (!hasHardQuad && LHS.getValueType() == MVT::f128) {
2344       if (SPCC == ~0U) SPCC = FPCondCCodeToFCC(CC);
2345       CompareFlag = TLI.LowerF128Compare(LHS, RHS, SPCC, dl, DAG);
2346       Opc = SPISD::SELECT_ICC;
2347     } else {
2348       CompareFlag = DAG.getNode(SPISD::CMPFCC, dl, MVT::Glue, LHS, RHS);
2349       Opc = SPISD::SELECT_FCC;
2350       if (SPCC == ~0U) SPCC = FPCondCCodeToFCC(CC);
2351     }
2352   }
2353   return DAG.getNode(Opc, dl, TrueVal.getValueType(), TrueVal, FalseVal,
2354                      DAG.getConstant(SPCC, MVT::i32), CompareFlag);
2355 }
2356
2357 static SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG,
2358                             const SparcTargetLowering &TLI) {
2359   MachineFunction &MF = DAG.getMachineFunction();
2360   SparcMachineFunctionInfo *FuncInfo = MF.getInfo<SparcMachineFunctionInfo>();
2361
2362   // Need frame address to find the address of VarArgsFrameIndex.
2363   MF.getFrameInfo()->setFrameAddressIsTaken(true);
2364
2365   // vastart just stores the address of the VarArgsFrameIndex slot into the
2366   // memory location argument.
2367   SDLoc DL(Op);
2368   SDValue Offset =
2369     DAG.getNode(ISD::ADD, DL, TLI.getPointerTy(),
2370                 DAG.getRegister(SP::I6, TLI.getPointerTy()),
2371                 DAG.getIntPtrConstant(FuncInfo->getVarArgsFrameOffset()));
2372   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
2373   return DAG.getStore(Op.getOperand(0), DL, Offset, Op.getOperand(1),
2374                       MachinePointerInfo(SV), false, false, 0);
2375 }
2376
2377 static SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG) {
2378   SDNode *Node = Op.getNode();
2379   EVT VT = Node->getValueType(0);
2380   SDValue InChain = Node->getOperand(0);
2381   SDValue VAListPtr = Node->getOperand(1);
2382   EVT PtrVT = VAListPtr.getValueType();
2383   const Value *SV = cast<SrcValueSDNode>(Node->getOperand(2))->getValue();
2384   SDLoc DL(Node);
2385   SDValue VAList = DAG.getLoad(PtrVT, DL, InChain, VAListPtr,
2386                                MachinePointerInfo(SV), false, false, false, 0);
2387   // Increment the pointer, VAList, to the next vaarg.
2388   SDValue NextPtr = DAG.getNode(ISD::ADD, DL, PtrVT, VAList,
2389                                 DAG.getIntPtrConstant(VT.getSizeInBits()/8));
2390   // Store the incremented VAList to the legalized pointer.
2391   InChain = DAG.getStore(VAList.getValue(1), DL, NextPtr,
2392                          VAListPtr, MachinePointerInfo(SV), false, false, 0);
2393   // Load the actual argument out of the pointer VAList.
2394   // We can't count on greater alignment than the word size.
2395   return DAG.getLoad(VT, DL, InChain, VAList, MachinePointerInfo(),
2396                      false, false, false,
2397                      std::min(PtrVT.getSizeInBits(), VT.getSizeInBits())/8);
2398 }
2399
2400 static SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG,
2401                                        const SparcSubtarget *Subtarget) {
2402   SDValue Chain = Op.getOperand(0);  // Legalize the chain.
2403   SDValue Size  = Op.getOperand(1);  // Legalize the size.
2404   EVT VT = Size->getValueType(0);
2405   SDLoc dl(Op);
2406
2407   unsigned SPReg = SP::O6;
2408   SDValue SP = DAG.getCopyFromReg(Chain, dl, SPReg, VT);
2409   SDValue NewSP = DAG.getNode(ISD::SUB, dl, VT, SP, Size); // Value
2410   Chain = DAG.getCopyToReg(SP.getValue(1), dl, SPReg, NewSP);    // Output chain
2411
2412   // The resultant pointer is actually 16 words from the bottom of the stack,
2413   // to provide a register spill area.
2414   unsigned regSpillArea = Subtarget->is64Bit() ? 128 : 96;
2415   regSpillArea += Subtarget->getStackPointerBias();
2416
2417   SDValue NewVal = DAG.getNode(ISD::ADD, dl, VT, NewSP,
2418                                DAG.getConstant(regSpillArea, VT));
2419   SDValue Ops[2] = { NewVal, Chain };
2420   return DAG.getMergeValues(Ops, 2, dl);
2421 }
2422
2423
2424 static SDValue getFLUSHW(SDValue Op, SelectionDAG &DAG) {
2425   SDLoc dl(Op);
2426   SDValue Chain = DAG.getNode(SPISD::FLUSHW,
2427                               dl, MVT::Other, DAG.getEntryNode());
2428   return Chain;
2429 }
2430
2431 static SDValue getFRAMEADDR(uint64_t depth, SDValue Op, SelectionDAG &DAG,
2432                             const SparcSubtarget *Subtarget) {
2433   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
2434   MFI->setFrameAddressIsTaken(true);
2435
2436   EVT VT = Op.getValueType();
2437   SDLoc dl(Op);
2438   unsigned FrameReg = SP::I6;
2439   unsigned stackBias = Subtarget->getStackPointerBias();
2440
2441   SDValue FrameAddr;
2442
2443   if (depth == 0) {
2444     FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
2445     if (Subtarget->is64Bit())
2446       FrameAddr = DAG.getNode(ISD::ADD, dl, VT, FrameAddr,
2447                               DAG.getIntPtrConstant(stackBias));
2448     return FrameAddr;
2449   }
2450
2451   // flush first to make sure the windowed registers' values are in stack
2452   SDValue Chain = getFLUSHW(Op, DAG);
2453   FrameAddr = DAG.getCopyFromReg(Chain, dl, FrameReg, VT);
2454
2455   unsigned Offset = (Subtarget->is64Bit()) ? (stackBias + 112) : 56;
2456
2457   while (depth--) {
2458     SDValue Ptr = DAG.getNode(ISD::ADD, dl, VT, FrameAddr,
2459                               DAG.getIntPtrConstant(Offset));
2460     FrameAddr = DAG.getLoad(VT, dl, Chain, Ptr, MachinePointerInfo(),
2461                             false, false, false, 0);
2462   }
2463   if (Subtarget->is64Bit())
2464     FrameAddr = DAG.getNode(ISD::ADD, dl, VT, FrameAddr,
2465                             DAG.getIntPtrConstant(stackBias));
2466   return FrameAddr;
2467 }
2468
2469
2470 static SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG,
2471                               const SparcSubtarget *Subtarget) {
2472
2473   uint64_t depth = Op.getConstantOperandVal(0);
2474
2475   return getFRAMEADDR(depth, Op, DAG, Subtarget);
2476
2477 }
2478
2479 static SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG,
2480                                const SparcTargetLowering &TLI,
2481                                const SparcSubtarget *Subtarget) {
2482   MachineFunction &MF = DAG.getMachineFunction();
2483   MachineFrameInfo *MFI = MF.getFrameInfo();
2484   MFI->setReturnAddressIsTaken(true);
2485
2486   if (TLI.verifyReturnAddressArgumentIsConstant(Op, DAG))
2487     return SDValue();
2488
2489   EVT VT = Op.getValueType();
2490   SDLoc dl(Op);
2491   uint64_t depth = Op.getConstantOperandVal(0);
2492
2493   SDValue RetAddr;
2494   if (depth == 0) {
2495     unsigned RetReg = MF.addLiveIn(SP::I7,
2496                                    TLI.getRegClassFor(TLI.getPointerTy()));
2497     RetAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, RetReg, VT);
2498     return RetAddr;
2499   }
2500
2501   // Need frame address to find return address of the caller.
2502   SDValue FrameAddr = getFRAMEADDR(depth - 1, Op, DAG, Subtarget);
2503
2504   unsigned Offset = (Subtarget->is64Bit()) ? 120 : 60;
2505   SDValue Ptr = DAG.getNode(ISD::ADD,
2506                             dl, VT,
2507                             FrameAddr,
2508                             DAG.getIntPtrConstant(Offset));
2509   RetAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), Ptr,
2510                         MachinePointerInfo(), false, false, false, 0);
2511
2512   return RetAddr;
2513 }
2514
2515 static SDValue LowerF64Op(SDValue Op, SelectionDAG &DAG, unsigned opcode)
2516 {
2517   SDLoc dl(Op);
2518
2519   assert(Op.getValueType() == MVT::f64 && "LowerF64Op called on non-double!");
2520   assert(opcode == ISD::FNEG || opcode == ISD::FABS);
2521
2522   // Lower fneg/fabs on f64 to fneg/fabs on f32.
2523   // fneg f64 => fneg f32:sub_even, fmov f32:sub_odd.
2524   // fabs f64 => fabs f32:sub_even, fmov f32:sub_odd.
2525
2526   SDValue SrcReg64 = Op.getOperand(0);
2527   SDValue Hi32 = DAG.getTargetExtractSubreg(SP::sub_even, dl, MVT::f32,
2528                                             SrcReg64);
2529   SDValue Lo32 = DAG.getTargetExtractSubreg(SP::sub_odd, dl, MVT::f32,
2530                                             SrcReg64);
2531
2532   Hi32 = DAG.getNode(opcode, dl, MVT::f32, Hi32);
2533
2534   SDValue DstReg64 = SDValue(DAG.getMachineNode(TargetOpcode::IMPLICIT_DEF,
2535                                                 dl, MVT::f64), 0);
2536   DstReg64 = DAG.getTargetInsertSubreg(SP::sub_even, dl, MVT::f64,
2537                                        DstReg64, Hi32);
2538   DstReg64 = DAG.getTargetInsertSubreg(SP::sub_odd, dl, MVT::f64,
2539                                        DstReg64, Lo32);
2540   return DstReg64;
2541 }
2542
2543 // Lower a f128 load into two f64 loads.
2544 static SDValue LowerF128Load(SDValue Op, SelectionDAG &DAG)
2545 {
2546   SDLoc dl(Op);
2547   LoadSDNode *LdNode = dyn_cast<LoadSDNode>(Op.getNode());
2548   assert(LdNode && LdNode->getOffset().getOpcode() == ISD::UNDEF
2549          && "Unexpected node type");
2550
2551   unsigned alignment = LdNode->getAlignment();
2552   if (alignment > 8)
2553     alignment = 8;
2554
2555   SDValue Hi64 = DAG.getLoad(MVT::f64,
2556                              dl,
2557                              LdNode->getChain(),
2558                              LdNode->getBasePtr(),
2559                              LdNode->getPointerInfo(),
2560                              false, false, false, alignment);
2561   EVT addrVT = LdNode->getBasePtr().getValueType();
2562   SDValue LoPtr = DAG.getNode(ISD::ADD, dl, addrVT,
2563                               LdNode->getBasePtr(),
2564                               DAG.getConstant(8, addrVT));
2565   SDValue Lo64 = DAG.getLoad(MVT::f64,
2566                              dl,
2567                              LdNode->getChain(),
2568                              LoPtr,
2569                              LdNode->getPointerInfo(),
2570                              false, false, false, alignment);
2571
2572   SDValue SubRegEven = DAG.getTargetConstant(SP::sub_even64, MVT::i32);
2573   SDValue SubRegOdd  = DAG.getTargetConstant(SP::sub_odd64, MVT::i32);
2574
2575   SDNode *InFP128 = DAG.getMachineNode(TargetOpcode::IMPLICIT_DEF,
2576                                        dl, MVT::f128);
2577   InFP128 = DAG.getMachineNode(TargetOpcode::INSERT_SUBREG, dl,
2578                                MVT::f128,
2579                                SDValue(InFP128, 0),
2580                                Hi64,
2581                                SubRegEven);
2582   InFP128 = DAG.getMachineNode(TargetOpcode::INSERT_SUBREG, dl,
2583                                MVT::f128,
2584                                SDValue(InFP128, 0),
2585                                Lo64,
2586                                SubRegOdd);
2587   SDValue OutChains[2] = { SDValue(Hi64.getNode(), 1),
2588                            SDValue(Lo64.getNode(), 1) };
2589   SDValue OutChain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2590                                  &OutChains[0], 2);
2591   SDValue Ops[2] = {SDValue(InFP128,0), OutChain};
2592   return DAG.getMergeValues(Ops, 2, dl);
2593 }
2594
2595 // Lower a f128 store into two f64 stores.
2596 static SDValue LowerF128Store(SDValue Op, SelectionDAG &DAG) {
2597   SDLoc dl(Op);
2598   StoreSDNode *StNode = dyn_cast<StoreSDNode>(Op.getNode());
2599   assert(StNode && StNode->getOffset().getOpcode() == ISD::UNDEF
2600          && "Unexpected node type");
2601   SDValue SubRegEven = DAG.getTargetConstant(SP::sub_even64, MVT::i32);
2602   SDValue SubRegOdd  = DAG.getTargetConstant(SP::sub_odd64, MVT::i32);
2603
2604   SDNode *Hi64 = DAG.getMachineNode(TargetOpcode::EXTRACT_SUBREG,
2605                                     dl,
2606                                     MVT::f64,
2607                                     StNode->getValue(),
2608                                     SubRegEven);
2609   SDNode *Lo64 = DAG.getMachineNode(TargetOpcode::EXTRACT_SUBREG,
2610                                     dl,
2611                                     MVT::f64,
2612                                     StNode->getValue(),
2613                                     SubRegOdd);
2614
2615   unsigned alignment = StNode->getAlignment();
2616   if (alignment > 8)
2617     alignment = 8;
2618
2619   SDValue OutChains[2];
2620   OutChains[0] = DAG.getStore(StNode->getChain(),
2621                               dl,
2622                               SDValue(Hi64, 0),
2623                               StNode->getBasePtr(),
2624                               MachinePointerInfo(),
2625                               false, false, alignment);
2626   EVT addrVT = StNode->getBasePtr().getValueType();
2627   SDValue LoPtr = DAG.getNode(ISD::ADD, dl, addrVT,
2628                               StNode->getBasePtr(),
2629                               DAG.getConstant(8, addrVT));
2630   OutChains[1] = DAG.getStore(StNode->getChain(),
2631                              dl,
2632                              SDValue(Lo64, 0),
2633                              LoPtr,
2634                              MachinePointerInfo(),
2635                              false, false, alignment);
2636   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2637                      &OutChains[0], 2);
2638 }
2639
2640 static SDValue LowerFNEG(SDValue Op, SelectionDAG &DAG,
2641                          const SparcTargetLowering &TLI,
2642                          bool is64Bit) {
2643   if (Op.getValueType() == MVT::f64)
2644     return LowerF64Op(Op, DAG, ISD::FNEG);
2645   if (Op.getValueType() == MVT::f128)
2646     return TLI.LowerF128Op(Op, DAG, ((is64Bit) ? "_Qp_neg" : "_Q_neg"), 1);
2647   return Op;
2648 }
2649
2650 static SDValue LowerFABS(SDValue Op, SelectionDAG &DAG, bool isV9) {
2651   if (Op.getValueType() == MVT::f64)
2652     return LowerF64Op(Op, DAG, ISD::FABS);
2653   if (Op.getValueType() != MVT::f128)
2654     return Op;
2655
2656   // Lower fabs on f128 to fabs on f64
2657   // fabs f128 => fabs f64:sub_even64, fmov f64:sub_odd64
2658
2659   SDLoc dl(Op);
2660   SDValue SrcReg128 = Op.getOperand(0);
2661   SDValue Hi64 = DAG.getTargetExtractSubreg(SP::sub_even64, dl, MVT::f64,
2662                                             SrcReg128);
2663   SDValue Lo64 = DAG.getTargetExtractSubreg(SP::sub_odd64, dl, MVT::f64,
2664                                             SrcReg128);
2665   if (isV9)
2666     Hi64 = DAG.getNode(Op.getOpcode(), dl, MVT::f64, Hi64);
2667   else
2668     Hi64 = LowerF64Op(Hi64, DAG, ISD::FABS);
2669
2670   SDValue DstReg128 = SDValue(DAG.getMachineNode(TargetOpcode::IMPLICIT_DEF,
2671                                                  dl, MVT::f128), 0);
2672   DstReg128 = DAG.getTargetInsertSubreg(SP::sub_even64, dl, MVT::f128,
2673                                         DstReg128, Hi64);
2674   DstReg128 = DAG.getTargetInsertSubreg(SP::sub_odd64, dl, MVT::f128,
2675                                         DstReg128, Lo64);
2676   return DstReg128;
2677 }
2678
2679 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
2680
2681   if (Op.getValueType() != MVT::i64)
2682     return Op;
2683
2684   SDLoc dl(Op);
2685   SDValue Src1 = Op.getOperand(0);
2686   SDValue Src1Lo = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Src1);
2687   SDValue Src1Hi = DAG.getNode(ISD::SRL, dl, MVT::i64, Src1,
2688                                DAG.getConstant(32, MVT::i64));
2689   Src1Hi = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Src1Hi);
2690
2691   SDValue Src2 = Op.getOperand(1);
2692   SDValue Src2Lo = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Src2);
2693   SDValue Src2Hi = DAG.getNode(ISD::SRL, dl, MVT::i64, Src2,
2694                                DAG.getConstant(32, MVT::i64));
2695   Src2Hi = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Src2Hi);
2696
2697
2698   bool hasChain = false;
2699   unsigned hiOpc = Op.getOpcode();
2700   switch (Op.getOpcode()) {
2701   default: llvm_unreachable("Invalid opcode");
2702   case ISD::ADDC: hiOpc = ISD::ADDE; break;
2703   case ISD::ADDE: hasChain = true; break;
2704   case ISD::SUBC: hiOpc = ISD::SUBE; break;
2705   case ISD::SUBE: hasChain = true; break;
2706   }
2707   SDValue Lo;
2708   SDVTList VTs = DAG.getVTList(MVT::i32, MVT::Glue);
2709   if (hasChain) {
2710     Lo = DAG.getNode(Op.getOpcode(), dl, VTs, Src1Lo, Src2Lo,
2711                      Op.getOperand(2));
2712   } else {
2713     Lo = DAG.getNode(Op.getOpcode(), dl, VTs, Src1Lo, Src2Lo);
2714   }
2715   SDValue Hi = DAG.getNode(hiOpc, dl, VTs, Src1Hi, Src2Hi, Lo.getValue(1));
2716   SDValue Carry = Hi.getValue(1);
2717
2718   Lo = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i64, Lo);
2719   Hi = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i64, Hi);
2720   Hi = DAG.getNode(ISD::SHL, dl, MVT::i64, Hi,
2721                    DAG.getConstant(32, MVT::i64));
2722
2723   SDValue Dst = DAG.getNode(ISD::OR, dl, MVT::i64, Hi, Lo);
2724   SDValue Ops[2] = { Dst, Carry };
2725   return DAG.getMergeValues(Ops, 2, dl);
2726 }
2727
2728 // Custom lower UMULO/SMULO for SPARC. This code is similar to ExpandNode()
2729 // in LegalizeDAG.cpp except the order of arguments to the library function.
2730 static SDValue LowerUMULO_SMULO(SDValue Op, SelectionDAG &DAG,
2731                                 const SparcTargetLowering &TLI)
2732 {
2733   unsigned opcode = Op.getOpcode();
2734   assert((opcode == ISD::UMULO || opcode == ISD::SMULO) && "Invalid Opcode.");
2735
2736   bool isSigned = (opcode == ISD::SMULO);
2737   EVT VT = MVT::i64;
2738   EVT WideVT = MVT::i128;
2739   SDLoc dl(Op);
2740   SDValue LHS = Op.getOperand(0);
2741
2742   if (LHS.getValueType() != VT)
2743     return Op;
2744
2745   SDValue ShiftAmt = DAG.getConstant(63, VT);
2746
2747   SDValue RHS = Op.getOperand(1);
2748   SDValue HiLHS = DAG.getNode(ISD::SRA, dl, VT, LHS, ShiftAmt);
2749   SDValue HiRHS = DAG.getNode(ISD::SRA, dl, MVT::i64, RHS, ShiftAmt);
2750   SDValue Args[] = { HiLHS, LHS, HiRHS, RHS };
2751
2752   SDValue MulResult = TLI.makeLibCall(DAG,
2753                                       RTLIB::MUL_I128, WideVT,
2754                                       Args, 4, isSigned, dl).first;
2755   SDValue BottomHalf = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, VT,
2756                                    MulResult, DAG.getIntPtrConstant(0));
2757   SDValue TopHalf = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, VT,
2758                                 MulResult, DAG.getIntPtrConstant(1));
2759   if (isSigned) {
2760     SDValue Tmp1 = DAG.getNode(ISD::SRA, dl, VT, BottomHalf, ShiftAmt);
2761     TopHalf = DAG.getSetCC(dl, MVT::i32, TopHalf, Tmp1, ISD::SETNE);
2762   } else {
2763     TopHalf = DAG.getSetCC(dl, MVT::i32, TopHalf, DAG.getConstant(0, VT),
2764                            ISD::SETNE);
2765   }
2766   // MulResult is a node with an illegal type. Because such things are not
2767   // generally permitted during this phase of legalization, delete the
2768   // node. The above EXTRACT_ELEMENT nodes should have been folded.
2769   DAG.DeleteNode(MulResult.getNode());
2770
2771   SDValue Ops[2] = { BottomHalf, TopHalf } ;
2772   return DAG.getMergeValues(Ops, 2, dl);
2773 }
2774
2775 static SDValue LowerATOMIC_LOAD_STORE(SDValue Op, SelectionDAG &DAG) {
2776   // Monotonic load/stores are legal.
2777   if (cast<AtomicSDNode>(Op)->getOrdering() <= Monotonic)
2778     return Op;
2779
2780   // Otherwise, expand with a fence.
2781   return SDValue();
2782 }
2783
2784
2785 SDValue SparcTargetLowering::
2786 LowerOperation(SDValue Op, SelectionDAG &DAG) const {
2787
2788   bool hasHardQuad = Subtarget->hasHardQuad();
2789   bool is64Bit     = Subtarget->is64Bit();
2790   bool isV9        = Subtarget->isV9();
2791
2792   switch (Op.getOpcode()) {
2793   default: llvm_unreachable("Should not custom lower this!");
2794
2795   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG, *this,
2796                                                        Subtarget);
2797   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG,
2798                                                       Subtarget);
2799   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
2800   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
2801   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
2802   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
2803   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG, *this,
2804                                                        hasHardQuad);
2805   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG, *this,
2806                                                        hasHardQuad);
2807   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG, *this,
2808                                                        hasHardQuad);
2809   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG, *this,
2810                                                        hasHardQuad);
2811   case ISD::BR_CC:              return LowerBR_CC(Op, DAG, *this,
2812                                                   hasHardQuad);
2813   case ISD::SELECT_CC:          return LowerSELECT_CC(Op, DAG, *this,
2814                                                       hasHardQuad);
2815   case ISD::VASTART:            return LowerVASTART(Op, DAG, *this);
2816   case ISD::VAARG:              return LowerVAARG(Op, DAG);
2817   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG,
2818                                                                Subtarget);
2819
2820   case ISD::LOAD:               return LowerF128Load(Op, DAG);
2821   case ISD::STORE:              return LowerF128Store(Op, DAG);
2822   case ISD::FADD:               return LowerF128Op(Op, DAG,
2823                                        getLibcallName(RTLIB::ADD_F128), 2);
2824   case ISD::FSUB:               return LowerF128Op(Op, DAG,
2825                                        getLibcallName(RTLIB::SUB_F128), 2);
2826   case ISD::FMUL:               return LowerF128Op(Op, DAG,
2827                                        getLibcallName(RTLIB::MUL_F128), 2);
2828   case ISD::FDIV:               return LowerF128Op(Op, DAG,
2829                                        getLibcallName(RTLIB::DIV_F128), 2);
2830   case ISD::FSQRT:              return LowerF128Op(Op, DAG,
2831                                        getLibcallName(RTLIB::SQRT_F128),1);
2832   case ISD::FNEG:               return LowerFNEG(Op, DAG, *this, is64Bit);
2833   case ISD::FABS:               return LowerFABS(Op, DAG, isV9);
2834   case ISD::FP_EXTEND:          return LowerF128_FPEXTEND(Op, DAG, *this);
2835   case ISD::FP_ROUND:           return LowerF128_FPROUND(Op, DAG, *this);
2836   case ISD::ADDC:
2837   case ISD::ADDE:
2838   case ISD::SUBC:
2839   case ISD::SUBE:               return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
2840   case ISD::UMULO:
2841   case ISD::SMULO:              return LowerUMULO_SMULO(Op, DAG, *this);
2842   case ISD::ATOMIC_LOAD:
2843   case ISD::ATOMIC_STORE:       return LowerATOMIC_LOAD_STORE(Op, DAG);
2844   }
2845 }
2846
2847 MachineBasicBlock *
2848 SparcTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
2849                                                  MachineBasicBlock *BB) const {
2850   switch (MI->getOpcode()) {
2851   default: llvm_unreachable("Unknown SELECT_CC!");
2852   case SP::SELECT_CC_Int_ICC:
2853   case SP::SELECT_CC_FP_ICC:
2854   case SP::SELECT_CC_DFP_ICC:
2855   case SP::SELECT_CC_QFP_ICC:
2856     return expandSelectCC(MI, BB, SP::BCOND);
2857   case SP::SELECT_CC_Int_FCC:
2858   case SP::SELECT_CC_FP_FCC:
2859   case SP::SELECT_CC_DFP_FCC:
2860   case SP::SELECT_CC_QFP_FCC:
2861     return expandSelectCC(MI, BB, SP::FBCOND);
2862
2863   case SP::ATOMIC_LOAD_ADD_32:
2864     return expandAtomicRMW(MI, BB, SP::ADDrr);
2865   case SP::ATOMIC_LOAD_ADD_64:
2866     return expandAtomicRMW(MI, BB, SP::ADDXrr);
2867   case SP::ATOMIC_LOAD_SUB_32:
2868     return expandAtomicRMW(MI, BB, SP::SUBrr);
2869   case SP::ATOMIC_LOAD_SUB_64:
2870     return expandAtomicRMW(MI, BB, SP::SUBXrr);
2871   case SP::ATOMIC_LOAD_AND_32:
2872     return expandAtomicRMW(MI, BB, SP::ANDrr);
2873   case SP::ATOMIC_LOAD_AND_64:
2874     return expandAtomicRMW(MI, BB, SP::ANDXrr);
2875   case SP::ATOMIC_LOAD_OR_32:
2876     return expandAtomicRMW(MI, BB, SP::ORrr);
2877   case SP::ATOMIC_LOAD_OR_64:
2878     return expandAtomicRMW(MI, BB, SP::ORXrr);
2879   case SP::ATOMIC_LOAD_XOR_32:
2880     return expandAtomicRMW(MI, BB, SP::XORrr);
2881   case SP::ATOMIC_LOAD_XOR_64:
2882     return expandAtomicRMW(MI, BB, SP::XORXrr);
2883   case SP::ATOMIC_LOAD_NAND_32:
2884     return expandAtomicRMW(MI, BB, SP::ANDrr);
2885   case SP::ATOMIC_LOAD_NAND_64:
2886     return expandAtomicRMW(MI, BB, SP::ANDXrr);
2887
2888   case SP::ATOMIC_SWAP_64:
2889     return expandAtomicRMW(MI, BB, 0);
2890
2891   case SP::ATOMIC_LOAD_MAX_32:
2892     return expandAtomicRMW(MI, BB, SP::MOVICCrr, SPCC::ICC_G);
2893   case SP::ATOMIC_LOAD_MAX_64:
2894     return expandAtomicRMW(MI, BB, SP::MOVXCCrr, SPCC::ICC_G);
2895   case SP::ATOMIC_LOAD_MIN_32:
2896     return expandAtomicRMW(MI, BB, SP::MOVICCrr, SPCC::ICC_LE);
2897   case SP::ATOMIC_LOAD_MIN_64:
2898     return expandAtomicRMW(MI, BB, SP::MOVXCCrr, SPCC::ICC_LE);
2899   case SP::ATOMIC_LOAD_UMAX_32:
2900     return expandAtomicRMW(MI, BB, SP::MOVICCrr, SPCC::ICC_GU);
2901   case SP::ATOMIC_LOAD_UMAX_64:
2902     return expandAtomicRMW(MI, BB, SP::MOVXCCrr, SPCC::ICC_GU);
2903   case SP::ATOMIC_LOAD_UMIN_32:
2904     return expandAtomicRMW(MI, BB, SP::MOVICCrr, SPCC::ICC_LEU);
2905   case SP::ATOMIC_LOAD_UMIN_64:
2906     return expandAtomicRMW(MI, BB, SP::MOVXCCrr, SPCC::ICC_LEU);
2907   }
2908 }
2909
2910 MachineBasicBlock*
2911 SparcTargetLowering::expandSelectCC(MachineInstr *MI,
2912                                     MachineBasicBlock *BB,
2913                                     unsigned BROpcode) const {
2914   const TargetInstrInfo &TII = *getTargetMachine().getInstrInfo();
2915   DebugLoc dl = MI->getDebugLoc();
2916   unsigned CC = (SPCC::CondCodes)MI->getOperand(3).getImm();
2917
2918   // To "insert" a SELECT_CC instruction, we actually have to insert the diamond
2919   // control-flow pattern.  The incoming instruction knows the destination vreg
2920   // to set, the condition code register to branch on, the true/false values to
2921   // select between, and a branch opcode to use.
2922   const BasicBlock *LLVM_BB = BB->getBasicBlock();
2923   MachineFunction::iterator It = BB;
2924   ++It;
2925
2926   //  thisMBB:
2927   //  ...
2928   //   TrueVal = ...
2929   //   [f]bCC copy1MBB
2930   //   fallthrough --> copy0MBB
2931   MachineBasicBlock *thisMBB = BB;
2932   MachineFunction *F = BB->getParent();
2933   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
2934   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
2935   F->insert(It, copy0MBB);
2936   F->insert(It, sinkMBB);
2937
2938   // Transfer the remainder of BB and its successor edges to sinkMBB.
2939   sinkMBB->splice(sinkMBB->begin(), BB,
2940                   llvm::next(MachineBasicBlock::iterator(MI)),
2941                   BB->end());
2942   sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
2943
2944   // Add the true and fallthrough blocks as its successors.
2945   BB->addSuccessor(copy0MBB);
2946   BB->addSuccessor(sinkMBB);
2947
2948   BuildMI(BB, dl, TII.get(BROpcode)).addMBB(sinkMBB).addImm(CC);
2949
2950   //  copy0MBB:
2951   //   %FalseValue = ...
2952   //   # fallthrough to sinkMBB
2953   BB = copy0MBB;
2954
2955   // Update machine-CFG edges
2956   BB->addSuccessor(sinkMBB);
2957
2958   //  sinkMBB:
2959   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
2960   //  ...
2961   BB = sinkMBB;
2962   BuildMI(*BB, BB->begin(), dl, TII.get(SP::PHI), MI->getOperand(0).getReg())
2963     .addReg(MI->getOperand(2).getReg()).addMBB(copy0MBB)
2964     .addReg(MI->getOperand(1).getReg()).addMBB(thisMBB);
2965
2966   MI->eraseFromParent();   // The pseudo instruction is gone now.
2967   return BB;
2968 }
2969
2970 MachineBasicBlock*
2971 SparcTargetLowering::expandAtomicRMW(MachineInstr *MI,
2972                                      MachineBasicBlock *MBB,
2973                                      unsigned Opcode,
2974                                      unsigned CondCode) const {
2975   const TargetInstrInfo &TII = *getTargetMachine().getInstrInfo();
2976   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
2977   DebugLoc DL = MI->getDebugLoc();
2978
2979   // MI is an atomic read-modify-write instruction of the form:
2980   //
2981   //   rd = atomicrmw<op> addr, rs2
2982   //
2983   // All three operands are registers.
2984   unsigned DestReg = MI->getOperand(0).getReg();
2985   unsigned AddrReg = MI->getOperand(1).getReg();
2986   unsigned Rs2Reg  = MI->getOperand(2).getReg();
2987
2988   // SelectionDAG has already inserted memory barriers before and after MI, so
2989   // we simply have to implement the operatiuon in terms of compare-and-swap.
2990   //
2991   //   %val0 = load %addr
2992   // loop:
2993   //   %val = phi %val0, %dest
2994   //   %upd = op %val, %rs2
2995   //   %dest = cas %addr, %val, %upd
2996   //   cmp %val, %dest
2997   //   bne loop
2998   // done:
2999   //
3000   bool is64Bit = SP::I64RegsRegClass.hasSubClassEq(MRI.getRegClass(DestReg));
3001   const TargetRegisterClass *ValueRC =
3002     is64Bit ? &SP::I64RegsRegClass : &SP::IntRegsRegClass;
3003   unsigned Val0Reg = MRI.createVirtualRegister(ValueRC);
3004
3005   BuildMI(*MBB, MI, DL, TII.get(is64Bit ? SP::LDXri : SP::LDri), Val0Reg)
3006     .addReg(AddrReg).addImm(0);
3007
3008   // Split the basic block MBB before MI and insert the loop block in the hole.
3009   MachineFunction::iterator MFI = MBB;
3010   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
3011   MachineFunction *MF = MBB->getParent();
3012   MachineBasicBlock *LoopMBB = MF->CreateMachineBasicBlock(LLVM_BB);
3013   MachineBasicBlock *DoneMBB = MF->CreateMachineBasicBlock(LLVM_BB);
3014   ++MFI;
3015   MF->insert(MFI, LoopMBB);
3016   MF->insert(MFI, DoneMBB);
3017
3018   // Move MI and following instructions to DoneMBB.
3019   DoneMBB->splice(DoneMBB->begin(), MBB, MI, MBB->end());
3020   DoneMBB->transferSuccessorsAndUpdatePHIs(MBB);
3021
3022   // Connect the CFG again.
3023   MBB->addSuccessor(LoopMBB);
3024   LoopMBB->addSuccessor(LoopMBB);
3025   LoopMBB->addSuccessor(DoneMBB);
3026
3027   // Build the loop block.
3028   unsigned ValReg = MRI.createVirtualRegister(ValueRC);
3029   // Opcode == 0 means try to write Rs2Reg directly (ATOMIC_SWAP).
3030   unsigned UpdReg = (Opcode ? MRI.createVirtualRegister(ValueRC) : Rs2Reg);
3031
3032   BuildMI(LoopMBB, DL, TII.get(SP::PHI), ValReg)
3033     .addReg(Val0Reg).addMBB(MBB)
3034     .addReg(DestReg).addMBB(LoopMBB);
3035
3036   if (CondCode) {
3037     // This is one of the min/max operations. We need a CMPrr followed by a
3038     // MOVXCC/MOVICC.
3039     BuildMI(LoopMBB, DL, TII.get(SP::CMPrr)).addReg(ValReg).addReg(Rs2Reg);
3040     BuildMI(LoopMBB, DL, TII.get(Opcode), UpdReg)
3041       .addReg(ValReg).addReg(Rs2Reg).addImm(CondCode);
3042   } else if (Opcode) {
3043     BuildMI(LoopMBB, DL, TII.get(Opcode), UpdReg)
3044       .addReg(ValReg).addReg(Rs2Reg);
3045   }
3046
3047   if (MI->getOpcode() == SP::ATOMIC_LOAD_NAND_32 ||
3048       MI->getOpcode() == SP::ATOMIC_LOAD_NAND_64) {
3049     unsigned TmpReg = UpdReg;
3050     UpdReg = MRI.createVirtualRegister(ValueRC);
3051     BuildMI(LoopMBB, DL, TII.get(SP::XORri), UpdReg).addReg(TmpReg).addImm(-1);
3052   }
3053
3054   BuildMI(LoopMBB, DL, TII.get(is64Bit ? SP::CASXrr : SP::CASrr), DestReg)
3055     .addReg(AddrReg).addReg(ValReg).addReg(UpdReg)
3056     .setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
3057   BuildMI(LoopMBB, DL, TII.get(SP::CMPrr)).addReg(ValReg).addReg(DestReg);
3058   BuildMI(LoopMBB, DL, TII.get(is64Bit ? SP::BPXCC : SP::BCOND))
3059     .addMBB(LoopMBB).addImm(SPCC::ICC_NE);
3060
3061   MI->eraseFromParent();
3062   return DoneMBB;
3063 }
3064
3065 //===----------------------------------------------------------------------===//
3066 //                         Sparc Inline Assembly Support
3067 //===----------------------------------------------------------------------===//
3068
3069 /// getConstraintType - Given a constraint letter, return the type of
3070 /// constraint it is for this target.
3071 SparcTargetLowering::ConstraintType
3072 SparcTargetLowering::getConstraintType(const std::string &Constraint) const {
3073   if (Constraint.size() == 1) {
3074     switch (Constraint[0]) {
3075     default:  break;
3076     case 'r': return C_RegisterClass;
3077     case 'I': // SIMM13
3078       return C_Other;
3079     }
3080   }
3081
3082   return TargetLowering::getConstraintType(Constraint);
3083 }
3084
3085 TargetLowering::ConstraintWeight SparcTargetLowering::
3086 getSingleConstraintMatchWeight(AsmOperandInfo &info,
3087                                const char *constraint) const {
3088   ConstraintWeight weight = CW_Invalid;
3089   Value *CallOperandVal = info.CallOperandVal;
3090   // If we don't have a value, we can't do a match,
3091   // but allow it at the lowest weight.
3092   if (CallOperandVal == NULL)
3093     return CW_Default;
3094
3095   // Look at the constraint type.
3096   switch (*constraint) {
3097   default:
3098     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
3099     break;
3100   case 'I': // SIMM13
3101     if (ConstantInt *C = dyn_cast<ConstantInt>(info.CallOperandVal)) {
3102       if (isInt<13>(C->getSExtValue()))
3103         weight = CW_Constant;
3104     }
3105     break;
3106   }
3107   return weight;
3108 }
3109
3110 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
3111 /// vector.  If it is invalid, don't add anything to Ops.
3112 void SparcTargetLowering::
3113 LowerAsmOperandForConstraint(SDValue Op,
3114                              std::string &Constraint,
3115                              std::vector<SDValue> &Ops,
3116                              SelectionDAG &DAG) const {
3117   SDValue Result(0, 0);
3118
3119   // Only support length 1 constraints for now.
3120   if (Constraint.length() > 1)
3121     return;
3122
3123   char ConstraintLetter = Constraint[0];
3124   switch (ConstraintLetter) {
3125   default: break;
3126   case 'I':
3127     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
3128       if (isInt<13>(C->getSExtValue())) {
3129         Result = DAG.getTargetConstant(C->getSExtValue(), Op.getValueType());
3130         break;
3131       }
3132       return;
3133     }
3134   }
3135
3136   if (Result.getNode()) {
3137     Ops.push_back(Result);
3138     return;
3139   }
3140   TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
3141 }
3142
3143 std::pair<unsigned, const TargetRegisterClass*>
3144 SparcTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
3145                                                   MVT VT) const {
3146   if (Constraint.size() == 1) {
3147     switch (Constraint[0]) {
3148     case 'r':
3149       return std::make_pair(0U, &SP::IntRegsRegClass);
3150     }
3151   } else  if (!Constraint.empty() && Constraint.size() <= 5
3152               && Constraint[0] == '{' && *(Constraint.end()-1) == '}') {
3153     // constraint = '{r<d>}'
3154     // Remove the braces from around the name.
3155     StringRef name(Constraint.data()+1, Constraint.size()-2);
3156     // Handle register aliases:
3157     //       r0-r7   -> g0-g7
3158     //       r8-r15  -> o0-o7
3159     //       r16-r23 -> l0-l7
3160     //       r24-r31 -> i0-i7
3161     uint64_t intVal = 0;
3162     if (name.substr(0, 1).equals("r")
3163         && !name.substr(1).getAsInteger(10, intVal) && intVal <= 31) {
3164       const char regTypes[] = { 'g', 'o', 'l', 'i' };
3165       char regType = regTypes[intVal/8];
3166       char regIdx = '0' + (intVal % 8);
3167       char tmp[] = { '{', regType, regIdx, '}', 0 };
3168       std::string newConstraint = std::string(tmp);
3169       return TargetLowering::getRegForInlineAsmConstraint(newConstraint, VT);
3170     }
3171   }
3172
3173   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
3174 }
3175
3176 bool
3177 SparcTargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
3178   // The Sparc target isn't yet aware of offsets.
3179   return false;
3180 }
3181
3182 void SparcTargetLowering::ReplaceNodeResults(SDNode *N,
3183                                              SmallVectorImpl<SDValue>& Results,
3184                                              SelectionDAG &DAG) const {
3185
3186   SDLoc dl(N);
3187
3188   RTLIB::Libcall libCall = RTLIB::UNKNOWN_LIBCALL;
3189
3190   switch (N->getOpcode()) {
3191   default:
3192     llvm_unreachable("Do not know how to custom type legalize this operation!");
3193
3194   case ISD::FP_TO_SINT:
3195   case ISD::FP_TO_UINT:
3196     // Custom lower only if it involves f128 or i64.
3197     if (N->getOperand(0).getValueType() != MVT::f128
3198         || N->getValueType(0) != MVT::i64)
3199       return;
3200     libCall = ((N->getOpcode() == ISD::FP_TO_SINT)
3201                ? RTLIB::FPTOSINT_F128_I64
3202                : RTLIB::FPTOUINT_F128_I64);
3203
3204     Results.push_back(LowerF128Op(SDValue(N, 0),
3205                                   DAG,
3206                                   getLibcallName(libCall),
3207                                   1));
3208     return;
3209
3210   case ISD::SINT_TO_FP:
3211   case ISD::UINT_TO_FP:
3212     // Custom lower only if it involves f128 or i64.
3213     if (N->getValueType(0) != MVT::f128
3214         || N->getOperand(0).getValueType() != MVT::i64)
3215       return;
3216
3217     libCall = ((N->getOpcode() == ISD::SINT_TO_FP)
3218                ? RTLIB::SINTTOFP_I64_F128
3219                : RTLIB::UINTTOFP_I64_F128);
3220
3221     Results.push_back(LowerF128Op(SDValue(N, 0),
3222                                   DAG,
3223                                   getLibcallName(libCall),
3224                                   1));
3225     return;
3226   }
3227 }