lib/Target/Sparc/SparcISelDAGToDAG.cpp

   1 //===-- SparcISelDAGToDAG.cpp - A dag to dag inst selector for Sparc ------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by Chris Lattner and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines an instruction selector for the SPARC target.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "Sparc.h"
  15 #include "SparcTargetMachine.h"
  16 #include "llvm/DerivedTypes.h"
  17 #include "llvm/Function.h"
  18 #include "llvm/Intrinsics.h"
  19 #include "llvm/CodeGen/MachineFrameInfo.h"
  20 #include "llvm/CodeGen/MachineFunction.h"
  21 #include "llvm/CodeGen/MachineInstrBuilder.h"
  22 #include "llvm/CodeGen/SelectionDAG.h"
  23 #include "llvm/CodeGen/SelectionDAGISel.h"
  24 #include "llvm/CodeGen/SSARegMap.h"
  25 #include "llvm/Target/TargetLowering.h"
  26 #include "llvm/Support/Debug.h"
  27 #include <queue>
  28 #include <set>
  29 using namespace llvm;
  30
  31 //===----------------------------------------------------------------------===//
  32 // TargetLowering Implementation
  33 //===----------------------------------------------------------------------===//
  34
  35 namespace SPISD {
  36   enum {
  37     FIRST_NUMBER = ISD::BUILTIN_OP_END+SP::INSTRUCTION_LIST_END,
  38     CMPICC,      // Compare two GPR operands, set icc.
  39     CMPFCC,      // Compare two FP operands, set fcc.
  40     BRICC,       // Branch to dest on icc condition
  41     BRFCC,       // Branch to dest on fcc condition
  42     SELECT_ICC,  // Select between two values using the current ICC flags.
  43     SELECT_FCC,  // Select between two values using the current FCC flags.
  44
  45     Hi, Lo,      // Hi/Lo operations, typically on a global address.
  46
  47     FTOI,        // FP to Int within a FP register.
  48     ITOF,        // Int to FP within a FP register.
  49
  50     CALL,        // A call instruction.
  51     RET_FLAG     // Return with a flag operand.
  52   };
  53 }
  54
  55 /// IntCondCCodeToICC - Convert a DAG integer condition code to a SPARC ICC
  56 /// condition.
  57 static SPCC::CondCodes IntCondCCodeToICC(ISD::CondCode CC) {
  58   switch (CC) {
  59   default: assert(0 && "Unknown integer condition code!");
  60   case ISD::SETEQ:  return SPCC::ICC_E;
  61   case ISD::SETNE:  return SPCC::ICC_NE;
  62   case ISD::SETLT:  return SPCC::ICC_L;
  63   case ISD::SETGT:  return SPCC::ICC_G;
  64   case ISD::SETLE:  return SPCC::ICC_LE;
  65   case ISD::SETGE:  return SPCC::ICC_GE;
  66   case ISD::SETULT: return SPCC::ICC_CS;
  67   case ISD::SETULE: return SPCC::ICC_LEU;
  68   case ISD::SETUGT: return SPCC::ICC_GU;
  69   case ISD::SETUGE: return SPCC::ICC_CC;
  70   }
  71 }
  72
  73 /// FPCondCCodeToFCC - Convert a DAG floatingp oint condition code to a SPARC
  74 /// FCC condition.
  75 static SPCC::CondCodes FPCondCCodeToFCC(ISD::CondCode CC) {
  76   switch (CC) {
  77   default: assert(0 && "Unknown fp condition code!");
  78   case ISD::SETEQ:
  79   case ISD::SETOEQ: return SPCC::FCC_E;
  80   case ISD::SETNE:
  81   case ISD::SETUNE: return SPCC::FCC_NE;
  82   case ISD::SETLT:
  83   case ISD::SETOLT: return SPCC::FCC_L;
  84   case ISD::SETGT:
  85   case ISD::SETOGT: return SPCC::FCC_G;
  86   case ISD::SETLE:
  87   case ISD::SETOLE: return SPCC::FCC_LE;
  88   case ISD::SETGE:
  89   case ISD::SETOGE: return SPCC::FCC_GE;
  90   case ISD::SETULT: return SPCC::FCC_UL;
  91   case ISD::SETULE: return SPCC::FCC_ULE;
  92   case ISD::SETUGT: return SPCC::FCC_UG;
  93   case ISD::SETUGE: return SPCC::FCC_UGE;
  94   case ISD::SETUO:  return SPCC::FCC_U;
  95   case ISD::SETO:   return SPCC::FCC_O;
  96   case ISD::SETONE: return SPCC::FCC_LG;
  97   case ISD::SETUEQ: return SPCC::FCC_UE;
  98   }
  99 }
 100
 101 namespace {
 102   class SparcTargetLowering : public TargetLowering {
 103     int VarArgsFrameOffset;   // Frame offset to start of varargs area.
 104   public:
 105     SparcTargetLowering(TargetMachine &TM);
 106     virtual SDOperand LowerOperation(SDOperand Op, SelectionDAG &DAG);
 107
 108     /// computeMaskedBitsForTargetNode - Determine which of the bits specified
 109     /// in Mask are known to be either zero or one and return them in the
 110     /// KnownZero/KnownOne bitsets.
 111     virtual void computeMaskedBitsForTargetNode(const SDOperand Op,
 112                                                 uint64_t Mask,
 113                                                 uint64_t &KnownZero,
 114                                                 uint64_t &KnownOne,
 115                                                 const SelectionDAG &DAG,
 116                                                 unsigned Depth = 0) const;
 117
 118     virtual std::vector<SDOperand>
 119       LowerArguments(Function &F, SelectionDAG &DAG);
 120     virtual std::pair<SDOperand, SDOperand>
 121       LowerCallTo(SDOperand Chain, const Type *RetTy, bool RetTyIsSigned,
 122                   bool isVarArg, unsigned CC, bool isTailCall, SDOperand Callee,
 123                   ArgListTy &Args, SelectionDAG &DAG);
 124     virtual MachineBasicBlock *InsertAtEndOfBasicBlock(MachineInstr *MI,
 125                                                        MachineBasicBlock *MBB);
 126
 127     virtual const char *getTargetNodeName(unsigned Opcode) const;
 128   };
 129 }
 130
 131 SparcTargetLowering::SparcTargetLowering(TargetMachine &TM)
 132   : TargetLowering(TM) {
 133
 134   // Set up the register classes.
 135   addRegisterClass(MVT::i32, SP::IntRegsRegisterClass);
 136   addRegisterClass(MVT::f32, SP::FPRegsRegisterClass);
 137   addRegisterClass(MVT::f64, SP::DFPRegsRegisterClass);
 138
 139   // Turn FP extload into load/fextend
 140   setLoadXAction(ISD::EXTLOAD, MVT::f32, Expand);
 141
 142   // Custom legalize GlobalAddress nodes into LO/HI parts.
 143   setOperationAction(ISD::GlobalAddress, MVT::i32, Custom);
 144   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 145   setOperationAction(ISD::ConstantPool , MVT::i32, Custom);
 146
 147   // Sparc doesn't have sext_inreg, replace them with shl/sra
 148   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16, Expand);
 149   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8 , Expand);
 150   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1 , Expand);
 151
 152   // Sparc has no REM operation.
 153   setOperationAction(ISD::UREM, MVT::i32, Expand);
 154   setOperationAction(ISD::SREM, MVT::i32, Expand);
 155
 156   // Custom expand fp<->sint
 157   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 158   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 159
 160   // Expand fp<->uint
 161   setOperationAction(ISD::FP_TO_UINT, MVT::i32, Expand);
 162   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Expand);
 163
 164   setOperationAction(ISD::BIT_CONVERT, MVT::f32, Expand);
 165   setOperationAction(ISD::BIT_CONVERT, MVT::i32, Expand);
 166
 167   // Sparc has no select or setcc: expand to SELECT_CC.
 168   setOperationAction(ISD::SELECT, MVT::i32, Expand);
 169   setOperationAction(ISD::SELECT, MVT::f32, Expand);
 170   setOperationAction(ISD::SELECT, MVT::f64, Expand);
 171   setOperationAction(ISD::SETCC, MVT::i32, Expand);
 172   setOperationAction(ISD::SETCC, MVT::f32, Expand);
 173   setOperationAction(ISD::SETCC, MVT::f64, Expand);
 174
 175   // Sparc doesn't have BRCOND either, it has BR_CC.
 176   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
 177   setOperationAction(ISD::BRIND, MVT::Other, Expand);
 178   setOperationAction(ISD::BR_JT, MVT::Other, Expand);
 179   setOperationAction(ISD::BR_CC, MVT::i32, Custom);
 180   setOperationAction(ISD::BR_CC, MVT::f32, Custom);
 181   setOperationAction(ISD::BR_CC, MVT::f64, Custom);
 182
 183   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
 184   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 185   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 186
 187   // SPARC has no intrinsics for these particular operations.
 188   setOperationAction(ISD::MEMMOVE, MVT::Other, Expand);
 189   setOperationAction(ISD::MEMSET, MVT::Other, Expand);
 190   setOperationAction(ISD::MEMCPY, MVT::Other, Expand);
 191
 192   setOperationAction(ISD::FSIN , MVT::f64, Expand);
 193   setOperationAction(ISD::FCOS , MVT::f64, Expand);
 194   setOperationAction(ISD::FREM , MVT::f64, Expand);
 195   setOperationAction(ISD::FSIN , MVT::f32, Expand);
 196   setOperationAction(ISD::FCOS , MVT::f32, Expand);
 197   setOperationAction(ISD::FREM , MVT::f32, Expand);
 198   setOperationAction(ISD::CTPOP, MVT::i32, Expand);
 199   setOperationAction(ISD::CTTZ , MVT::i32, Expand);
 200   setOperationAction(ISD::CTLZ , MVT::i32, Expand);
 201   setOperationAction(ISD::ROTL , MVT::i32, Expand);
 202   setOperationAction(ISD::ROTR , MVT::i32, Expand);
 203   setOperationAction(ISD::BSWAP, MVT::i32, Expand);
 204   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 205   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 206
 207   setOperationAction(ISD::SHL_PARTS, MVT::i32, Expand);
 208   setOperationAction(ISD::SRA_PARTS, MVT::i32, Expand);
 209   setOperationAction(ISD::SRL_PARTS, MVT::i32, Expand);
 210
 211   // We don't have line number support yet.
 212   setOperationAction(ISD::LOCATION, MVT::Other, Expand);
 213   setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
 214   setOperationAction(ISD::LABEL, MVT::Other, Expand);
 215
 216   // RET must be custom lowered, to meet ABI requirements
 217   setOperationAction(ISD::RET               , MVT::Other, Custom);
 218
 219   setOperationAction(ISD::ADJUST_TRAMP, MVT::i32, Expand);
 220
 221   // VASTART needs to be custom lowered to use the VarArgsFrameIndex.
 222   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 223   // VAARG needs to be lowered to not do unaligned accesses for doubles.
 224   setOperationAction(ISD::VAARG             , MVT::Other, Custom);
 225
 226   // Use the default implementation.
 227   setOperationAction(ISD::VACOPY            , MVT::Other, Expand);
 228   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 229   setOperationAction(ISD::STACKSAVE         , MVT::Other, Expand);
 230   setOperationAction(ISD::STACKRESTORE      , MVT::Other, Expand);
 231   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32  , Custom);
 232
 233   setOperationAction(ISD::ConstantFP, MVT::f64, Expand);
 234   setOperationAction(ISD::ConstantFP, MVT::f32, Expand);
 235
 236   setStackPointerRegisterToSaveRestore(SP::O6);
 237
 238   if (TM.getSubtarget<SparcSubtarget>().isV9()) {
 239     setOperationAction(ISD::CTPOP, MVT::i32, Legal);
 240   }
 241
 242   computeRegisterProperties();
 243 }
 244
 245 const char *SparcTargetLowering::getTargetNodeName(unsigned Opcode) const {
 246   switch (Opcode) {
 247   default: return 0;
 248   case SPISD::CMPICC:     return "SPISD::CMPICC";
 249   case SPISD::CMPFCC:     return "SPISD::CMPFCC";
 250   case SPISD::BRICC:      return "SPISD::BRICC";
 251   case SPISD::BRFCC:      return "SPISD::BRFCC";
 252   case SPISD::SELECT_ICC: return "SPISD::SELECT_ICC";
 253   case SPISD::SELECT_FCC: return "SPISD::SELECT_FCC";
 254   case SPISD::Hi:         return "SPISD::Hi";
 255   case SPISD::Lo:         return "SPISD::Lo";
 256   case SPISD::FTOI:       return "SPISD::FTOI";
 257   case SPISD::ITOF:       return "SPISD::ITOF";
 258   case SPISD::CALL:       return "SPISD::CALL";
 259   case SPISD::RET_FLAG:   return "SPISD::RET_FLAG";
 260   }
 261 }
 262
 263 /// isMaskedValueZeroForTargetNode - Return true if 'Op & Mask' is known to
 264 /// be zero. Op is expected to be a target specific node. Used by DAG
 265 /// combiner.
 266 void SparcTargetLowering::computeMaskedBitsForTargetNode(const SDOperand Op,
 267                                                          uint64_t Mask,
 268                                                          uint64_t &KnownZero,
 269                                                          uint64_t &KnownOne,
 270                                                          const SelectionDAG &DAG,
 271                                                          unsigned Depth) const {
 272   uint64_t KnownZero2, KnownOne2;
 273   KnownZero = KnownOne = 0;   // Don't know anything.
 274
 275   switch (Op.getOpcode()) {
 276   default: break;
 277   case SPISD::SELECT_ICC:
 278   case SPISD::SELECT_FCC:
 279     DAG.ComputeMaskedBits(Op.getOperand(1), Mask, KnownZero, KnownOne,
 280                           Depth+1);
 281     DAG.ComputeMaskedBits(Op.getOperand(0), Mask, KnownZero2, KnownOne2,
 282                           Depth+1);
 283     assert((KnownZero & KnownOne) == 0 && "Bits known to be one AND zero?");
 284     assert((KnownZero2 & KnownOne2) == 0 && "Bits known to be one AND zero?");
 285
 286     // Only known if known in both the LHS and RHS.
 287     KnownOne &= KnownOne2;
 288     KnownZero &= KnownZero2;
 289     break;
 290   }
 291 }
 292
 293 /// LowerArguments - V8 uses a very simple ABI, where all values are passed in
 294 /// either one or two GPRs, including FP values.  TODO: we should pass FP values
 295 /// in FP registers for fastcc functions.
 296 std::vector<SDOperand>
 297 SparcTargetLowering::LowerArguments(Function &F, SelectionDAG &DAG) {
 298   MachineFunction &MF = DAG.getMachineFunction();
 299   SSARegMap *RegMap = MF.getSSARegMap();
 300   std::vector<SDOperand> ArgValues;
 301
 302   static const unsigned ArgRegs[] = {
 303     SP::I0, SP::I1, SP::I2, SP::I3, SP::I4, SP::I5
 304   };
 305
 306   const unsigned *CurArgReg = ArgRegs, *ArgRegEnd = ArgRegs+6;
 307   unsigned ArgOffset = 68;
 308
 309   SDOperand Root = DAG.getRoot();
 310   std::vector<SDOperand> OutChains;
 311
 312   for (Function::arg_iterator I = F.arg_begin(), E = F.arg_end(); I != E; ++I) {
 313     MVT::ValueType ObjectVT = getValueType(I->getType());
 314
 315     switch (ObjectVT) {
 316     default: assert(0 && "Unhandled argument type!");
 317     case MVT::i1:
 318     case MVT::i8:
 319     case MVT::i16:
 320     case MVT::i32:
 321       if (I->use_empty()) {                // Argument is dead.
 322         if (CurArgReg < ArgRegEnd) ++CurArgReg;
 323         ArgValues.push_back(DAG.getNode(ISD::UNDEF, ObjectVT));
 324       } else if (CurArgReg < ArgRegEnd) {  // Lives in an incoming GPR
 325         unsigned VReg = RegMap->createVirtualRegister(&SP::IntRegsRegClass);
 326         MF.addLiveIn(*CurArgReg++, VReg);
 327         SDOperand Arg = DAG.getCopyFromReg(Root, VReg, MVT::i32);
 328         if (ObjectVT != MVT::i32) {
 329           unsigned AssertOp = ISD::AssertSext;
 330           Arg = DAG.getNode(AssertOp, MVT::i32, Arg,
 331                             DAG.getValueType(ObjectVT));
 332           Arg = DAG.getNode(ISD::TRUNCATE, ObjectVT, Arg);
 333         }
 334         ArgValues.push_back(Arg);
 335       } else {
 336         int FrameIdx = MF.getFrameInfo()->CreateFixedObject(4, ArgOffset);
 337         SDOperand FIPtr = DAG.getFrameIndex(FrameIdx, MVT::i32);
 338         SDOperand Load;
 339         if (ObjectVT == MVT::i32) {
 340           Load = DAG.getLoad(MVT::i32, Root, FIPtr, NULL, 0);
 341         } else {
 342           ISD::LoadExtType LoadOp = ISD::SEXTLOAD;
 343
 344           // Sparc is big endian, so add an offset based on the ObjectVT.
 345           unsigned Offset = 4-std::max(1U, MVT::getSizeInBits(ObjectVT)/8);
 346           FIPtr = DAG.getNode(ISD::ADD, MVT::i32, FIPtr,
 347                               DAG.getConstant(Offset, MVT::i32));
 348           Load = DAG.getExtLoad(LoadOp, MVT::i32, Root, FIPtr,
 349                                 NULL, 0, ObjectVT);
 350           Load = DAG.getNode(ISD::TRUNCATE, ObjectVT, Load);
 351         }
 352         ArgValues.push_back(Load);
 353       }
 354
 355       ArgOffset += 4;
 356       break;
 357     case MVT::f32:
 358       if (I->use_empty()) {                // Argument is dead.
 359         if (CurArgReg < ArgRegEnd) ++CurArgReg;
 360         ArgValues.push_back(DAG.getNode(ISD::UNDEF, ObjectVT));
 361       } else if (CurArgReg < ArgRegEnd) {  // Lives in an incoming GPR
 362         // FP value is passed in an integer register.
 363         unsigned VReg = RegMap->createVirtualRegister(&SP::IntRegsRegClass);
 364         MF.addLiveIn(*CurArgReg++, VReg);
 365         SDOperand Arg = DAG.getCopyFromReg(Root, VReg, MVT::i32);
 366
 367         Arg = DAG.getNode(ISD::BIT_CONVERT, MVT::f32, Arg);
 368         ArgValues.push_back(Arg);
 369       } else {
 370         int FrameIdx = MF.getFrameInfo()->CreateFixedObject(4, ArgOffset);
 371         SDOperand FIPtr = DAG.getFrameIndex(FrameIdx, MVT::i32);
 372         SDOperand Load = DAG.getLoad(MVT::f32, Root, FIPtr, NULL, 0);
 373         ArgValues.push_back(Load);
 374       }
 375       ArgOffset += 4;
 376       break;
 377
 378     case MVT::i64:
 379     case MVT::f64:
 380       if (I->use_empty()) {                // Argument is dead.
 381         if (CurArgReg < ArgRegEnd) ++CurArgReg;
 382         if (CurArgReg < ArgRegEnd) ++CurArgReg;
 383         ArgValues.push_back(DAG.getNode(ISD::UNDEF, ObjectVT));
 384       } else if (/* FIXME: Apparently this isn't safe?? */
 385                  0 && CurArgReg == ArgRegEnd && ObjectVT == MVT::f64 &&
 386                  ((CurArgReg-ArgRegs) & 1) == 0) {
 387         // If this is a double argument and the whole thing lives on the stack,
 388         // and the argument is aligned, load the double straight from the stack.
 389         // We can't do a load in cases like void foo([6ints], int,double),
 390         // because the double wouldn't be aligned!
 391         int FrameIdx = MF.getFrameInfo()->CreateFixedObject(8, ArgOffset);
 392         SDOperand FIPtr = DAG.getFrameIndex(FrameIdx, MVT::i32);
 393         ArgValues.push_back(DAG.getLoad(MVT::f64, Root, FIPtr, NULL, 0));
 394       } else {
 395         SDOperand HiVal;
 396         if (CurArgReg < ArgRegEnd) {  // Lives in an incoming GPR
 397           unsigned VRegHi = RegMap->createVirtualRegister(&SP::IntRegsRegClass);
 398           MF.addLiveIn(*CurArgReg++, VRegHi);
 399           HiVal = DAG.getCopyFromReg(Root, VRegHi, MVT::i32);
 400         } else {
 401           int FrameIdx = MF.getFrameInfo()->CreateFixedObject(4, ArgOffset);
 402           SDOperand FIPtr = DAG.getFrameIndex(FrameIdx, MVT::i32);
 403           HiVal = DAG.getLoad(MVT::i32, Root, FIPtr, NULL, 0);
 404         }
 405
 406         SDOperand LoVal;
 407         if (CurArgReg < ArgRegEnd) {  // Lives in an incoming GPR
 408           unsigned VRegLo = RegMap->createVirtualRegister(&SP::IntRegsRegClass);
 409           MF.addLiveIn(*CurArgReg++, VRegLo);
 410           LoVal = DAG.getCopyFromReg(Root, VRegLo, MVT::i32);
 411         } else {
 412           int FrameIdx = MF.getFrameInfo()->CreateFixedObject(4, ArgOffset+4);
 413           SDOperand FIPtr = DAG.getFrameIndex(FrameIdx, MVT::i32);
 414           LoVal = DAG.getLoad(MVT::i32, Root, FIPtr, NULL, 0);
 415         }
 416
 417         // Compose the two halves together into an i64 unit.
 418         SDOperand WholeValue =
 419           DAG.getNode(ISD::BUILD_PAIR, MVT::i64, LoVal, HiVal);
 420
 421         // If we want a double, do a bit convert.
 422         if (ObjectVT == MVT::f64)
 423           WholeValue = DAG.getNode(ISD::BIT_CONVERT, MVT::f64, WholeValue);
 424
 425         ArgValues.push_back(WholeValue);
 426       }
 427       ArgOffset += 8;
 428       break;
 429     }
 430   }
 431
 432   // Store remaining ArgRegs to the stack if this is a varargs function.
 433   if (F.getFunctionType()->isVarArg()) {
 434     // Remember the vararg offset for the va_start implementation.
 435     VarArgsFrameOffset = ArgOffset;
 436
 437     for (; CurArgReg != ArgRegEnd; ++CurArgReg) {
 438       unsigned VReg = RegMap->createVirtualRegister(&SP::IntRegsRegClass);
 439       MF.addLiveIn(*CurArgReg, VReg);
 440       SDOperand Arg = DAG.getCopyFromReg(DAG.getRoot(), VReg, MVT::i32);
 441
 442       int FrameIdx = MF.getFrameInfo()->CreateFixedObject(4, ArgOffset);
 443       SDOperand FIPtr = DAG.getFrameIndex(FrameIdx, MVT::i32);
 444
 445       OutChains.push_back(DAG.getStore(DAG.getRoot(), Arg, FIPtr, NULL, 0));
 446       ArgOffset += 4;
 447     }
 448   }
 449
 450   if (!OutChains.empty())
 451     DAG.setRoot(DAG.getNode(ISD::TokenFactor, MVT::Other,
 452                             &OutChains[0], OutChains.size()));
 453
 454   // Finally, inform the code generator which regs we return values in.
 455   switch (getValueType(F.getReturnType())) {
 456   default: assert(0 && "Unknown type!");
 457   case MVT::isVoid: break;
 458   case MVT::i1:
 459   case MVT::i8:
 460   case MVT::i16:
 461   case MVT::i32:
 462     MF.addLiveOut(SP::I0);
 463     break;
 464   case MVT::i64:
 465     MF.addLiveOut(SP::I0);
 466     MF.addLiveOut(SP::I1);
 467     break;
 468   case MVT::f32:
 469     MF.addLiveOut(SP::F0);
 470     break;
 471   case MVT::f64:
 472     MF.addLiveOut(SP::D0);
 473     break;
 474   }
 475
 476   return ArgValues;
 477 }
 478
 479 std::pair<SDOperand, SDOperand>
 480 SparcTargetLowering::LowerCallTo(SDOperand Chain, const Type *RetTy,
 481                                  bool RetTyIsSigned, bool isVarArg, unsigned CC,
 482                                  bool isTailCall, SDOperand Callee,
 483                                  ArgListTy &Args, SelectionDAG &DAG) {
 484   // Count the size of the outgoing arguments.
 485   unsigned ArgsSize = 0;
 486   for (unsigned i = 0, e = Args.size(); i != e; ++i) {
 487     switch (getValueType(Args[i].Ty)) {
 488     default: assert(0 && "Unknown value type!");
 489     case MVT::i1:
 490     case MVT::i8:
 491     case MVT::i16:
 492     case MVT::i32:
 493     case MVT::f32:
 494       ArgsSize += 4;
 495       break;
 496     case MVT::i64:
 497     case MVT::f64:
 498       ArgsSize += 8;
 499       break;
 500     }
 501   }
 502   if (ArgsSize > 4*6)
 503     ArgsSize -= 4*6;    // Space for first 6 arguments is prereserved.
 504   else
 505     ArgsSize = 0;
 506
 507   // Keep stack frames 8-byte aligned.
 508   ArgsSize = (ArgsSize+7) & ~7;
 509
 510   Chain = DAG.getCALLSEQ_START(Chain,DAG.getConstant(ArgsSize, getPointerTy()));
 511
 512   SDOperand StackPtr;
 513   std::vector<SDOperand> Stores;
 514   std::vector<SDOperand> RegValuesToPass;
 515   unsigned ArgOffset = 68;
 516   for (unsigned i = 0, e = Args.size(); i != e; ++i) {
 517     SDOperand Val = Args[i].Node;
 518     MVT::ValueType ObjectVT = Val.getValueType();
 519     SDOperand ValToStore(0, 0);
 520     unsigned ObjSize;
 521     switch (ObjectVT) {
 522     default: assert(0 && "Unhandled argument type!");
 523     case MVT::i1:
 524     case MVT::i8:
 525     case MVT::i16: {
 526       // Promote the integer to 32-bits.  If the input type is signed, use a
 527       // sign extend, otherwise use a zero extend.
 528       ISD::NodeType ExtendKind = ISD::ANY_EXTEND;
 529       if (Args[i].isSExt)
 530         ExtendKind = ISD::SIGN_EXTEND;
 531       else if (Args[i].isZExt)
 532         ExtendKind = ISD::ZERO_EXTEND;
 533       Val = DAG.getNode(ExtendKind, MVT::i32, Val);
 534       // FALL THROUGH
 535     }
 536     case MVT::i32:
 537       ObjSize = 4;
 538
 539       if (RegValuesToPass.size() >= 6) {
 540         ValToStore = Val;
 541       } else {
 542         RegValuesToPass.push_back(Val);
 543       }
 544       break;
 545     case MVT::f32:
 546       ObjSize = 4;
 547       if (RegValuesToPass.size() >= 6) {
 548         ValToStore = Val;
 549       } else {
 550         // Convert this to a FP value in an int reg.
 551         Val = DAG.getNode(ISD::BIT_CONVERT, MVT::i32, Val);
 552         RegValuesToPass.push_back(Val);
 553       }
 554       break;
 555     case MVT::f64:
 556       ObjSize = 8;
 557       // If we can store this directly into the outgoing slot, do so.  We can
 558       // do this when all ArgRegs are used and if the outgoing slot is aligned.
 559       // FIXME: McGill/misr fails with this.
 560       if (0 && RegValuesToPass.size() >= 6 && ((ArgOffset-68) & 7) == 0) {
 561         ValToStore = Val;
 562         break;
 563       }
 564
 565       // Otherwise, convert this to a FP value in int regs.
 566       Val = DAG.getNode(ISD::BIT_CONVERT, MVT::i64, Val);
 567       // FALL THROUGH
 568     case MVT::i64:
 569       ObjSize = 8;
 570       if (RegValuesToPass.size() >= 6) {
 571         ValToStore = Val;    // Whole thing is passed in memory.
 572         break;
 573       }
 574
 575       // Split the value into top and bottom part.  Top part goes in a reg.
 576       SDOperand Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, getPointerTy(), Val,
 577                                  DAG.getConstant(1, MVT::i32));
 578       SDOperand Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, getPointerTy(), Val,
 579                                  DAG.getConstant(0, MVT::i32));
 580       RegValuesToPass.push_back(Hi);
 581
 582       if (RegValuesToPass.size() >= 6) {
 583         ValToStore = Lo;
 584         ArgOffset += 4;
 585         ObjSize = 4;
 586       } else {
 587         RegValuesToPass.push_back(Lo);
 588       }
 589       break;
 590     }
 591
 592     if (ValToStore.Val) {
 593       if (!StackPtr.Val) {
 594         StackPtr = DAG.getRegister(SP::O6, MVT::i32);
 595       }
 596       SDOperand PtrOff = DAG.getConstant(ArgOffset, getPointerTy());
 597       PtrOff = DAG.getNode(ISD::ADD, MVT::i32, StackPtr, PtrOff);
 598       Stores.push_back(DAG.getStore(Chain, ValToStore, PtrOff, NULL, 0));
 599     }
 600     ArgOffset += ObjSize;
 601   }
 602
 603   // Emit all stores, make sure the occur before any copies into physregs.
 604   if (!Stores.empty())
 605     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other, &Stores[0],Stores.size());
 606
 607   static const unsigned ArgRegs[] = {
 608     SP::O0, SP::O1, SP::O2, SP::O3, SP::O4, SP::O5
 609   };
 610
 611   // Build a sequence of copy-to-reg nodes chained together with token chain
 612   // and flag operands which copy the outgoing args into O[0-5].
 613   SDOperand InFlag;
 614   for (unsigned i = 0, e = RegValuesToPass.size(); i != e; ++i) {
 615     Chain = DAG.getCopyToReg(Chain, ArgRegs[i], RegValuesToPass[i], InFlag);
 616     InFlag = Chain.getValue(1);
 617   }
 618
 619   // If the callee is a GlobalAddress node (quite common, every direct call is)
 620   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
 621   // Likewise ExternalSymbol -> TargetExternalSymbol.
 622   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
 623     Callee = DAG.getTargetGlobalAddress(G->getGlobal(), MVT::i32);
 624   else if (ExternalSymbolSDNode *E = dyn_cast<ExternalSymbolSDNode>(Callee))
 625     Callee = DAG.getTargetExternalSymbol(E->getSymbol(), MVT::i32);
 626
 627   std::vector<MVT::ValueType> NodeTys;
 628   NodeTys.push_back(MVT::Other);   // Returns a chain
 629   NodeTys.push_back(MVT::Flag);    // Returns a flag for retval copy to use.
 630   SDOperand Ops[] = { Chain, Callee, InFlag };
 631   Chain = DAG.getNode(SPISD::CALL, NodeTys, Ops, InFlag.Val ? 3 : 2);
 632   InFlag = Chain.getValue(1);
 633
 634   MVT::ValueType RetTyVT = getValueType(RetTy);
 635   SDOperand RetVal;
 636   if (RetTyVT != MVT::isVoid) {
 637     switch (RetTyVT) {
 638     default: assert(0 && "Unknown value type to return!");
 639     case MVT::i1:
 640     case MVT::i8:
 641     case MVT::i16: {
 642       RetVal = DAG.getCopyFromReg(Chain, SP::O0, MVT::i32, InFlag);
 643       Chain = RetVal.getValue(1);
 644
 645       // Add a note to keep track of whether it is sign or zero extended.
 646       ISD::NodeType AssertKind = ISD::AssertZext;
 647       if (RetTyIsSigned)
 648         AssertKind = ISD::AssertSext;
 649       RetVal = DAG.getNode(AssertKind, MVT::i32, RetVal,
 650                            DAG.getValueType(RetTyVT));
 651       RetVal = DAG.getNode(ISD::TRUNCATE, RetTyVT, RetVal);
 652       break;
 653     }
 654     case MVT::i32:
 655       RetVal = DAG.getCopyFromReg(Chain, SP::O0, MVT::i32, InFlag);
 656       Chain = RetVal.getValue(1);
 657       break;
 658     case MVT::f32:
 659       RetVal = DAG.getCopyFromReg(Chain, SP::F0, MVT::f32, InFlag);
 660       Chain = RetVal.getValue(1);
 661       break;
 662     case MVT::f64:
 663       RetVal = DAG.getCopyFromReg(Chain, SP::D0, MVT::f64, InFlag);
 664       Chain = RetVal.getValue(1);
 665       break;
 666     case MVT::i64:
 667       SDOperand Lo = DAG.getCopyFromReg(Chain, SP::O1, MVT::i32, InFlag);
 668       SDOperand Hi = DAG.getCopyFromReg(Lo.getValue(1), SP::O0, MVT::i32,
 669                                         Lo.getValue(2));
 670       RetVal = DAG.getNode(ISD::BUILD_PAIR, MVT::i64, Lo, Hi);
 671       Chain = Hi.getValue(1);
 672       break;
 673     }
 674   }
 675
 676   Chain = DAG.getNode(ISD::CALLSEQ_END, MVT::Other, Chain,
 677                       DAG.getConstant(ArgsSize, getPointerTy()));
 678
 679   return std::make_pair(RetVal, Chain);
 680 }
 681
 682 // Look at LHS/RHS/CC and see if they are a lowered setcc instruction.  If so
 683 // set LHS/RHS and SPCC to the LHS/RHS of the setcc and SPCC to the condition.
 684 static void LookThroughSetCC(SDOperand &LHS, SDOperand &RHS,
 685                              ISD::CondCode CC, unsigned &SPCC) {
 686   if (isa<ConstantSDNode>(RHS) && cast<ConstantSDNode>(RHS)->getValue() == 0 &&
 687       CC == ISD::SETNE &&
 688       ((LHS.getOpcode() == SPISD::SELECT_ICC &&
 689         LHS.getOperand(3).getOpcode() == SPISD::CMPICC) ||
 690        (LHS.getOpcode() == SPISD::SELECT_FCC &&
 691         LHS.getOperand(3).getOpcode() == SPISD::CMPFCC)) &&
 692       isa<ConstantSDNode>(LHS.getOperand(0)) &&
 693       isa<ConstantSDNode>(LHS.getOperand(1)) &&
 694       cast<ConstantSDNode>(LHS.getOperand(0))->getValue() == 1 &&
 695       cast<ConstantSDNode>(LHS.getOperand(1))->getValue() == 0) {
 696     SDOperand CMPCC = LHS.getOperand(3);
 697     SPCC = cast<ConstantSDNode>(LHS.getOperand(2))->getValue();
 698     LHS = CMPCC.getOperand(0);
 699     RHS = CMPCC.getOperand(1);
 700   }
 701 }
 702
 703
 704 SDOperand SparcTargetLowering::
 705 LowerOperation(SDOperand Op, SelectionDAG &DAG) {
 706   switch (Op.getOpcode()) {
 707   default: assert(0 && "Should not custom lower this!");
 708   case ISD::GlobalTLSAddress:
 709     assert(0 && "TLS not implemented for Sparc.");
 710   case ISD::GlobalAddress: {
 711     GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
 712     SDOperand GA = DAG.getTargetGlobalAddress(GV, MVT::i32);
 713     SDOperand Hi = DAG.getNode(SPISD::Hi, MVT::i32, GA);
 714     SDOperand Lo = DAG.getNode(SPISD::Lo, MVT::i32, GA);
 715     return DAG.getNode(ISD::ADD, MVT::i32, Lo, Hi);
 716   }
 717   case ISD::ConstantPool: {
 718     Constant *C = cast<ConstantPoolSDNode>(Op)->getConstVal();
 719     SDOperand CP = DAG.getTargetConstantPool(C, MVT::i32,
 720                                   cast<ConstantPoolSDNode>(Op)->getAlignment());
 721     SDOperand Hi = DAG.getNode(SPISD::Hi, MVT::i32, CP);
 722     SDOperand Lo = DAG.getNode(SPISD::Lo, MVT::i32, CP);
 723     return DAG.getNode(ISD::ADD, MVT::i32, Lo, Hi);
 724   }
 725   case ISD::FP_TO_SINT:
 726     // Convert the fp value to integer in an FP register.
 727     assert(Op.getValueType() == MVT::i32);
 728     Op = DAG.getNode(SPISD::FTOI, MVT::f32, Op.getOperand(0));
 729     return DAG.getNode(ISD::BIT_CONVERT, MVT::i32, Op);
 730   case ISD::SINT_TO_FP: {
 731     assert(Op.getOperand(0).getValueType() == MVT::i32);
 732     SDOperand Tmp = DAG.getNode(ISD::BIT_CONVERT, MVT::f32, Op.getOperand(0));
 733     // Convert the int value to FP in an FP register.
 734     return DAG.getNode(SPISD::ITOF, Op.getValueType(), Tmp);
 735   }
 736   case ISD::BR_CC: {
 737     SDOperand Chain = Op.getOperand(0);
 738     ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
 739     SDOperand LHS = Op.getOperand(2);
 740     SDOperand RHS = Op.getOperand(3);
 741     SDOperand Dest = Op.getOperand(4);
 742     unsigned Opc, SPCC = ~0U;
 743
 744     // If this is a br_cc of a "setcc", and if the setcc got lowered into
 745     // an CMP[IF]CC/SELECT_[IF]CC pair, find the original compared values.
 746     LookThroughSetCC(LHS, RHS, CC, SPCC);
 747
 748     // Get the condition flag.
 749     SDOperand CompareFlag;
 750     if (LHS.getValueType() == MVT::i32) {
 751       std::vector<MVT::ValueType> VTs;
 752       VTs.push_back(MVT::i32);
 753       VTs.push_back(MVT::Flag);
 754       SDOperand Ops[2] = { LHS, RHS };
 755       CompareFlag = DAG.getNode(SPISD::CMPICC, VTs, Ops, 2).getValue(1);
 756       if (SPCC == ~0U) SPCC = IntCondCCodeToICC(CC);
 757       Opc = SPISD::BRICC;
 758     } else {
 759       CompareFlag = DAG.getNode(SPISD::CMPFCC, MVT::Flag, LHS, RHS);
 760       if (SPCC == ~0U) SPCC = FPCondCCodeToFCC(CC);
 761       Opc = SPISD::BRFCC;
 762     }
 763     return DAG.getNode(Opc, MVT::Other, Chain, Dest,
 764                        DAG.getConstant(SPCC, MVT::i32), CompareFlag);
 765   }
 766   case ISD::SELECT_CC: {
 767     SDOperand LHS = Op.getOperand(0);
 768     SDOperand RHS = Op.getOperand(1);
 769     ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
 770     SDOperand TrueVal = Op.getOperand(2);
 771     SDOperand FalseVal = Op.getOperand(3);
 772     unsigned Opc, SPCC = ~0U;
 773
 774     // If this is a select_cc of a "setcc", and if the setcc got lowered into
 775     // an CMP[IF]CC/SELECT_[IF]CC pair, find the original compared values.
 776     LookThroughSetCC(LHS, RHS, CC, SPCC);
 777
 778     SDOperand CompareFlag;
 779     if (LHS.getValueType() == MVT::i32) {
 780       std::vector<MVT::ValueType> VTs;
 781       VTs.push_back(LHS.getValueType());   // subcc returns a value
 782       VTs.push_back(MVT::Flag);
 783       SDOperand Ops[2] = { LHS, RHS };
 784       CompareFlag = DAG.getNode(SPISD::CMPICC, VTs, Ops, 2).getValue(1);
 785       Opc = SPISD::SELECT_ICC;
 786       if (SPCC == ~0U) SPCC = IntCondCCodeToICC(CC);
 787     } else {
 788       CompareFlag = DAG.getNode(SPISD::CMPFCC, MVT::Flag, LHS, RHS);
 789       Opc = SPISD::SELECT_FCC;
 790       if (SPCC == ~0U) SPCC = FPCondCCodeToFCC(CC);
 791     }
 792     return DAG.getNode(Opc, TrueVal.getValueType(), TrueVal, FalseVal,
 793                        DAG.getConstant(SPCC, MVT::i32), CompareFlag);
 794   }
 795   case ISD::VASTART: {
 796     // vastart just stores the address of the VarArgsFrameIndex slot into the
 797     // memory location argument.
 798     SDOperand Offset = DAG.getNode(ISD::ADD, MVT::i32,
 799                                    DAG.getRegister(SP::I6, MVT::i32),
 800                                 DAG.getConstant(VarArgsFrameOffset, MVT::i32));
 801     SrcValueSDNode *SV = cast<SrcValueSDNode>(Op.getOperand(2));
 802     return DAG.getStore(Op.getOperand(0), Offset,
 803                         Op.getOperand(1), SV->getValue(), SV->getOffset());
 804   }
 805   case ISD::VAARG: {
 806     SDNode *Node = Op.Val;
 807     MVT::ValueType VT = Node->getValueType(0);
 808     SDOperand InChain = Node->getOperand(0);
 809     SDOperand VAListPtr = Node->getOperand(1);
 810     SrcValueSDNode *SV = cast<SrcValueSDNode>(Node->getOperand(2));
 811     SDOperand VAList = DAG.getLoad(getPointerTy(), InChain, VAListPtr,
 812                                    SV->getValue(), SV->getOffset());
 813     // Increment the pointer, VAList, to the next vaarg
 814     SDOperand NextPtr = DAG.getNode(ISD::ADD, getPointerTy(), VAList,
 815                                     DAG.getConstant(MVT::getSizeInBits(VT)/8,
 816                                                     getPointerTy()));
 817     // Store the incremented VAList to the legalized pointer
 818     InChain = DAG.getStore(VAList.getValue(1), NextPtr,
 819                            VAListPtr, SV->getValue(), SV->getOffset());
 820     // Load the actual argument out of the pointer VAList, unless this is an
 821     // f64 load.
 822     if (VT != MVT::f64) {
 823       return DAG.getLoad(VT, InChain, VAList, NULL, 0);
 824     } else {
 825       // Otherwise, load it as i64, then do a bitconvert.
 826       SDOperand V = DAG.getLoad(MVT::i64, InChain, VAList, NULL, 0);
 827       std::vector<MVT::ValueType> Tys;
 828       Tys.push_back(MVT::f64);
 829       Tys.push_back(MVT::Other);
 830       // Bit-Convert the value to f64.
 831       SDOperand Ops[2] = { DAG.getNode(ISD::BIT_CONVERT, MVT::f64, V),
 832                            V.getValue(1) };
 833       return DAG.getNode(ISD::MERGE_VALUES, Tys, Ops, 2);
 834     }
 835   }
 836   case ISD::DYNAMIC_STACKALLOC: {
 837     SDOperand Chain = Op.getOperand(0);  // Legalize the chain.
 838     SDOperand Size  = Op.getOperand(1);  // Legalize the size.
 839
 840     unsigned SPReg = SP::O6;
 841     SDOperand SP = DAG.getCopyFromReg(Chain, SPReg, MVT::i32);
 842     SDOperand NewSP = DAG.getNode(ISD::SUB, MVT::i32, SP, Size);    // Value
 843     Chain = DAG.getCopyToReg(SP.getValue(1), SPReg, NewSP);      // Output chain
 844
 845     // The resultant pointer is actually 16 words from the bottom of the stack,
 846     // to provide a register spill area.
 847     SDOperand NewVal = DAG.getNode(ISD::ADD, MVT::i32, NewSP,
 848                                    DAG.getConstant(96, MVT::i32));
 849     std::vector<MVT::ValueType> Tys;
 850     Tys.push_back(MVT::i32);
 851     Tys.push_back(MVT::Other);
 852     SDOperand Ops[2] = { NewVal, Chain };
 853     return DAG.getNode(ISD::MERGE_VALUES, Tys, Ops, 2);
 854   }
 855   case ISD::RET: {
 856     SDOperand Copy;
 857
 858     switch(Op.getNumOperands()) {
 859     default:
 860       assert(0 && "Do not know how to return this many arguments!");
 861       abort();
 862     case 1:
 863       return SDOperand(); // ret void is legal
 864     case 3: {
 865       unsigned ArgReg;
 866       switch(Op.getOperand(1).getValueType()) {
 867       default: assert(0 && "Unknown type to return!");
 868       case MVT::i32: ArgReg = SP::I0; break;
 869       case MVT::f32: ArgReg = SP::F0; break;
 870       case MVT::f64: ArgReg = SP::D0; break;
 871       }
 872       Copy = DAG.getCopyToReg(Op.getOperand(0), ArgReg, Op.getOperand(1),
 873                               SDOperand());
 874       break;
 875     }
 876     case 5:
 877       Copy = DAG.getCopyToReg(Op.getOperand(0), SP::I0, Op.getOperand(3),
 878                               SDOperand());
 879       Copy = DAG.getCopyToReg(Copy, SP::I1, Op.getOperand(1), Copy.getValue(1));
 880       break;
 881     }
 882     return DAG.getNode(SPISD::RET_FLAG, MVT::Other, Copy, Copy.getValue(1));
 883   }
 884   // Frame & Return address.  Currently unimplemented
 885   case ISD::RETURNADDR:         break;
 886   case ISD::FRAMEADDR:          break;
 887   }
 888   return SDOperand();
 889 }
 890
 891 MachineBasicBlock *
 892 SparcTargetLowering::InsertAtEndOfBasicBlock(MachineInstr *MI,
 893                                              MachineBasicBlock *BB) {
 894   const TargetInstrInfo &TII = *getTargetMachine().getInstrInfo();
 895   unsigned BROpcode;
 896   unsigned CC;
 897   // Figure out the conditional branch opcode to use for this select_cc.
 898   switch (MI->getOpcode()) {
 899   default: assert(0 && "Unknown SELECT_CC!");
 900   case SP::SELECT_CC_Int_ICC:
 901   case SP::SELECT_CC_FP_ICC:
 902   case SP::SELECT_CC_DFP_ICC:
 903     BROpcode = SP::BCOND;
 904     break;
 905   case SP::SELECT_CC_Int_FCC:
 906   case SP::SELECT_CC_FP_FCC:
 907   case SP::SELECT_CC_DFP_FCC:
 908     BROpcode = SP::FBCOND;
 909     break;
 910   }
 911
 912   CC = (SPCC::CondCodes)MI->getOperand(3).getImmedValue();
 913
 914   // To "insert" a SELECT_CC instruction, we actually have to insert the diamond
 915   // control-flow pattern.  The incoming instruction knows the destination vreg
 916   // to set, the condition code register to branch on, the true/false values to
 917   // select between, and a branch opcode to use.
 918   const BasicBlock *LLVM_BB = BB->getBasicBlock();
 919   ilist<MachineBasicBlock>::iterator It = BB;
 920   ++It;
 921
 922   //  thisMBB:
 923   //  ...
 924   //   TrueVal = ...
 925   //   [f]bCC copy1MBB
 926   //   fallthrough --> copy0MBB
 927   MachineBasicBlock *thisMBB = BB;
 928   MachineBasicBlock *copy0MBB = new MachineBasicBlock(LLVM_BB);
 929   MachineBasicBlock *sinkMBB = new MachineBasicBlock(LLVM_BB);
 930   BuildMI(BB, TII.get(BROpcode)).addMBB(sinkMBB).addImm(CC);
 931   MachineFunction *F = BB->getParent();
 932   F->getBasicBlockList().insert(It, copy0MBB);
 933   F->getBasicBlockList().insert(It, sinkMBB);
 934   // Update machine-CFG edges by first adding all successors of the current
 935   // block to the new block which will contain the Phi node for the select.
 936   for(MachineBasicBlock::succ_iterator i = BB->succ_begin(),
 937       e = BB->succ_end(); i != e; ++i)
 938     sinkMBB->addSuccessor(*i);
 939   // Next, remove all successors of the current block, and add the true
 940   // and fallthrough blocks as its successors.
 941   while(!BB->succ_empty())
 942     BB->removeSuccessor(BB->succ_begin());
 943   BB->addSuccessor(copy0MBB);
 944   BB->addSuccessor(sinkMBB);
 945
 946   //  copy0MBB:
 947   //   %FalseValue = ...
 948   //   # fallthrough to sinkMBB
 949   BB = copy0MBB;
 950
 951   // Update machine-CFG edges
 952   BB->addSuccessor(sinkMBB);
 953
 954   //  sinkMBB:
 955   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
 956   //  ...
 957   BB = sinkMBB;
 958   BuildMI(BB, TII.get(SP::PHI), MI->getOperand(0).getReg())
 959     .addReg(MI->getOperand(2).getReg()).addMBB(copy0MBB)
 960     .addReg(MI->getOperand(1).getReg()).addMBB(thisMBB);
 961
 962   delete MI;   // The pseudo instruction is gone now.
 963   return BB;
 964 }
 965
 966 //===----------------------------------------------------------------------===//
 967 // Instruction Selector Implementation
 968 //===----------------------------------------------------------------------===//
 969
 970 //===--------------------------------------------------------------------===//
 971 /// SparcDAGToDAGISel - SPARC specific code to select SPARC machine
 972 /// instructions for SelectionDAG operations.
 973 ///
 974 namespace {
 975 class SparcDAGToDAGISel : public SelectionDAGISel {
 976   SparcTargetLowering Lowering;
 977
 978   /// Subtarget - Keep a pointer to the Sparc Subtarget around so that we can
 979   /// make the right decision when generating code for different targets.
 980   const SparcSubtarget &Subtarget;
 981 public:
 982   SparcDAGToDAGISel(TargetMachine &TM)
 983     : SelectionDAGISel(Lowering), Lowering(TM),
 984       Subtarget(TM.getSubtarget<SparcSubtarget>()) {
 985   }
 986
 987   SDNode *Select(SDOperand Op);
 988
 989   // Complex Pattern Selectors.
 990   bool SelectADDRrr(SDOperand Op, SDOperand N, SDOperand &R1, SDOperand &R2);
 991   bool SelectADDRri(SDOperand Op, SDOperand N, SDOperand &Base,
 992                     SDOperand &Offset);
 993
 994   /// InstructionSelectBasicBlock - This callback is invoked by
 995   /// SelectionDAGISel when it has created a SelectionDAG for us to codegen.
 996   virtual void InstructionSelectBasicBlock(SelectionDAG &DAG);
 997
 998   virtual const char *getPassName() const {
 999     return "SPARC DAG->DAG Pattern Instruction Selection";
1000   }
1001
1002   // Include the pieces autogenerated from the target description.
1003 #include "SparcGenDAGISel.inc"
1004 };
1005 }  // end anonymous namespace
1006
1007 /// InstructionSelectBasicBlock - This callback is invoked by
1008 /// SelectionDAGISel when it has created a SelectionDAG for us to codegen.
1009 void SparcDAGToDAGISel::InstructionSelectBasicBlock(SelectionDAG &DAG) {
1010   DEBUG(BB->dump());
1011
1012   // Select target instructions for the DAG.
1013   DAG.setRoot(SelectRoot(DAG.getRoot()));
1014   DAG.RemoveDeadNodes();
1015
1016   // Emit machine code to BB.
1017   ScheduleAndEmitDAG(DAG);
1018 }
1019
1020 bool SparcDAGToDAGISel::SelectADDRri(SDOperand Op, SDOperand Addr,
1021                                      SDOperand &Base, SDOperand &Offset) {
1022   if (FrameIndexSDNode *FIN = dyn_cast<FrameIndexSDNode>(Addr)) {
1023     Base = CurDAG->getTargetFrameIndex(FIN->getIndex(), MVT::i32);
1024     Offset = CurDAG->getTargetConstant(0, MVT::i32);
1025     return true;
1026   }
1027   if (Addr.getOpcode() == ISD::TargetExternalSymbol ||
1028       Addr.getOpcode() == ISD::TargetGlobalAddress)
1029     return false;  // direct calls.
1030
1031   if (Addr.getOpcode() == ISD::ADD) {
1032     if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(Addr.getOperand(1))) {
1033       if (Predicate_simm13(CN)) {
1034         if (FrameIndexSDNode *FIN =
1035                 dyn_cast<FrameIndexSDNode>(Addr.getOperand(0))) {
1036           // Constant offset from frame ref.
1037           Base = CurDAG->getTargetFrameIndex(FIN->getIndex(), MVT::i32);
1038         } else {
1039           Base = Addr.getOperand(0);
1040         }
1041         Offset = CurDAG->getTargetConstant(CN->getValue(), MVT::i32);
1042         return true;
1043       }
1044     }
1045     if (Addr.getOperand(0).getOpcode() == SPISD::Lo) {
1046       Base = Addr.getOperand(1);
1047       Offset = Addr.getOperand(0).getOperand(0);
1048       return true;
1049     }
1050     if (Addr.getOperand(1).getOpcode() == SPISD::Lo) {
1051       Base = Addr.getOperand(0);
1052       Offset = Addr.getOperand(1).getOperand(0);
1053       return true;
1054     }
1055   }
1056   Base = Addr;
1057   Offset = CurDAG->getTargetConstant(0, MVT::i32);
1058   return true;
1059 }
1060
1061 bool SparcDAGToDAGISel::SelectADDRrr(SDOperand Op, SDOperand Addr,
1062                                      SDOperand &R1,  SDOperand &R2) {
1063   if (Addr.getOpcode() == ISD::FrameIndex) return false;
1064   if (Addr.getOpcode() == ISD::TargetExternalSymbol ||
1065       Addr.getOpcode() == ISD::TargetGlobalAddress)
1066     return false;  // direct calls.
1067
1068   if (Addr.getOpcode() == ISD::ADD) {
1069     if (isa<ConstantSDNode>(Addr.getOperand(1)) &&
1070         Predicate_simm13(Addr.getOperand(1).Val))
1071       return false;  // Let the reg+imm pattern catch this!
1072     if (Addr.getOperand(0).getOpcode() == SPISD::Lo ||
1073         Addr.getOperand(1).getOpcode() == SPISD::Lo)
1074       return false;  // Let the reg+imm pattern catch this!
1075     R1 = Addr.getOperand(0);
1076     R2 = Addr.getOperand(1);
1077     return true;
1078   }
1079
1080   R1 = Addr;
1081   R2 = CurDAG->getRegister(SP::G0, MVT::i32);
1082   return true;
1083 }
1084
1085 SDNode *SparcDAGToDAGISel::Select(SDOperand Op) {
1086   SDNode *N = Op.Val;
1087   if (N->getOpcode() >= ISD::BUILTIN_OP_END &&
1088       N->getOpcode() < SPISD::FIRST_NUMBER)
1089     return NULL;   // Already selected.
1090
1091   switch (N->getOpcode()) {
1092   default: break;
1093   case ISD::SDIV:
1094   case ISD::UDIV: {
1095     // FIXME: should use a custom expander to expose the SRA to the dag.
1096     SDOperand DivLHS = N->getOperand(0);
1097     SDOperand DivRHS = N->getOperand(1);
1098     AddToISelQueue(DivLHS);
1099     AddToISelQueue(DivRHS);
1100
1101     // Set the Y register to the high-part.
1102     SDOperand TopPart;
1103     if (N->getOpcode() == ISD::SDIV) {
1104       TopPart = SDOperand(CurDAG->getTargetNode(SP::SRAri, MVT::i32, DivLHS,
1105                                    CurDAG->getTargetConstant(31, MVT::i32)), 0);
1106     } else {
1107       TopPart = CurDAG->getRegister(SP::G0, MVT::i32);
1108     }
1109     TopPart = SDOperand(CurDAG->getTargetNode(SP::WRYrr, MVT::Flag, TopPart,
1110                                      CurDAG->getRegister(SP::G0, MVT::i32)), 0);
1111
1112     // FIXME: Handle div by immediate.
1113     unsigned Opcode = N->getOpcode() == ISD::SDIV ? SP::SDIVrr : SP::UDIVrr;
1114     return CurDAG->SelectNodeTo(N, Opcode, MVT::i32, DivLHS, DivRHS,
1115                                 TopPart);
1116   }
1117   case ISD::MULHU:
1118   case ISD::MULHS: {
1119     // FIXME: Handle mul by immediate.
1120     SDOperand MulLHS = N->getOperand(0);
1121     SDOperand MulRHS = N->getOperand(1);
1122     AddToISelQueue(MulLHS);
1123     AddToISelQueue(MulRHS);
1124     unsigned Opcode = N->getOpcode() == ISD::MULHU ? SP::UMULrr : SP::SMULrr;
1125     SDNode *Mul = CurDAG->getTargetNode(Opcode, MVT::i32, MVT::Flag,
1126                                         MulLHS, MulRHS);
1127     // The high part is in the Y register.
1128     return CurDAG->SelectNodeTo(N, SP::RDY, MVT::i32, SDOperand(Mul, 1));
1129     return NULL;
1130   }
1131   }
1132
1133   return SelectCode(Op);
1134 }
1135
1136
1137 /// createSparcISelDag - This pass converts a legalized DAG into a
1138 /// SPARC-specific DAG, ready for instruction scheduling.
1139 ///
1140 FunctionPass *llvm::createSparcISelDag(TargetMachine &TM) {
1141   return new SparcDAGToDAGISel(TM);
1142 }