lib/Target/R600/SILowerControlFlow.cpp

   1 //===-- SILowerControlFlow.cpp - Use predicates for control flow ----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief This pass lowers the pseudo control flow instructions to real
  12 /// machine instructions.
  13 ///
  14 /// All control flow is handled using predicated instructions and
  15 /// a predicate stack.  Each Scalar ALU controls the operations of 64 Vector
  16 /// ALUs.  The Scalar ALU can update the predicate for any of the Vector ALUs
  17 /// by writting to the 64-bit EXEC register (each bit corresponds to a
  18 /// single vector ALU).  Typically, for predicates, a vector ALU will write
  19 /// to its bit of the VCC register (like EXEC VCC is 64-bits, one for each
  20 /// Vector ALU) and then the ScalarALU will AND the VCC register with the
  21 /// EXEC to update the predicates.
  22 ///
  23 /// For example:
  24 /// %VCC = V_CMP_GT_F32 %VGPR1, %VGPR2
  25 /// %SGPR0 = SI_IF %VCC
  26 ///   %VGPR0 = V_ADD_F32 %VGPR0, %VGPR0
  27 /// %SGPR0 = SI_ELSE %SGPR0
  28 ///   %VGPR0 = V_SUB_F32 %VGPR0, %VGPR0
  29 /// SI_END_CF %SGPR0
  30 ///
  31 /// becomes:
  32 ///
  33 /// %SGPR0 = S_AND_SAVEEXEC_B64 %VCC  // Save and update the exec mask
  34 /// %SGPR0 = S_XOR_B64 %SGPR0, %EXEC  // Clear live bits from saved exec mask
  35 /// S_CBRANCH_EXECZ label0            // This instruction is an optional
  36 ///                                   // optimization which allows us to
  37 ///                                   // branch if all the bits of
  38 ///                                   // EXEC are zero.
  39 /// %VGPR0 = V_ADD_F32 %VGPR0, %VGPR0 // Do the IF block of the branch
  40 ///
  41 /// label0:
  42 /// %SGPR0 = S_OR_SAVEEXEC_B64 %EXEC   // Restore the exec mask for the Then block
  43 /// %EXEC = S_XOR_B64 %SGPR0, %EXEC    // Clear live bits from saved exec mask
  44 /// S_BRANCH_EXECZ label1              // Use our branch optimization
  45 ///                                    // instruction again.
  46 /// %VGPR0 = V_SUB_F32 %VGPR0, %VGPR   // Do the THEN block
  47 /// label1:
  48 /// %EXEC = S_OR_B64 %EXEC, %SGPR0     // Re-enable saved exec mask bits
  49 //===----------------------------------------------------------------------===//
  50
  51 #include "AMDGPU.h"
  52 #include "SIInstrInfo.h"
  53 #include "SIMachineFunctionInfo.h"
  54 #include "llvm/CodeGen/MachineFunction.h"
  55 #include "llvm/CodeGen/MachineFunctionPass.h"
  56 #include "llvm/CodeGen/MachineInstrBuilder.h"
  57 #include "llvm/CodeGen/MachineRegisterInfo.h"
  58
  59 using namespace llvm;
  60
  61 namespace {
  62
  63 class SILowerControlFlowPass : public MachineFunctionPass {
  64
  65 private:
  66   static const unsigned SkipThreshold = 12;
  67
  68   static char ID;
  69   const TargetRegisterInfo *TRI;
  70   const SIInstrInfo *TII;
  71
  72   bool shouldSkip(MachineBasicBlock *From, MachineBasicBlock *To);
  73
  74   void Skip(MachineInstr &From, MachineOperand &To);
  75   void SkipIfDead(MachineInstr &MI);
  76
  77   void If(MachineInstr &MI);
  78   void Else(MachineInstr &MI);
  79   void Break(MachineInstr &MI);
  80   void IfBreak(MachineInstr &MI);
  81   void ElseBreak(MachineInstr &MI);
  82   void Loop(MachineInstr &MI);
  83   void EndCf(MachineInstr &MI);
  84
  85   void Kill(MachineInstr &MI);
  86   void Branch(MachineInstr &MI);
  87
  88   void LoadM0(MachineInstr &MI, MachineInstr *MovRel);
  89   void IndirectSrc(MachineInstr &MI);
  90   void IndirectDst(MachineInstr &MI);
  91
  92 public:
  93   SILowerControlFlowPass(TargetMachine &tm) :
  94     MachineFunctionPass(ID), TRI(0), TII(0) { }
  95
  96   virtual bool runOnMachineFunction(MachineFunction &MF);
  97
  98   const char *getPassName() const {
  99     return "SI Lower control flow instructions";
 100   }
 101
 102 };
 103
 104 } // End anonymous namespace
 105
 106 char SILowerControlFlowPass::ID = 0;
 107
 108 FunctionPass *llvm::createSILowerControlFlowPass(TargetMachine &tm) {
 109   return new SILowerControlFlowPass(tm);
 110 }
 111
 112 bool SILowerControlFlowPass::shouldSkip(MachineBasicBlock *From,
 113                                         MachineBasicBlock *To) {
 114
 115   unsigned NumInstr = 0;
 116
 117   for (MachineBasicBlock *MBB = From; MBB != To && !MBB->succ_empty();
 118        MBB = *MBB->succ_begin()) {
 119
 120     for (MachineBasicBlock::iterator I = MBB->begin(), E = MBB->end();
 121          NumInstr < SkipThreshold && I != E; ++I) {
 122
 123       if (I->isBundle() || !I->isBundled())
 124         if (++NumInstr >= SkipThreshold)
 125           return true;
 126     }
 127   }
 128
 129   return false;
 130 }
 131
 132 void SILowerControlFlowPass::Skip(MachineInstr &From, MachineOperand &To) {
 133
 134   if (!shouldSkip(*From.getParent()->succ_begin(), To.getMBB()))
 135     return;
 136
 137   DebugLoc DL = From.getDebugLoc();
 138   BuildMI(*From.getParent(), &From, DL, TII->get(AMDGPU::S_CBRANCH_EXECZ))
 139           .addOperand(To)
 140           .addReg(AMDGPU::EXEC);
 141 }
 142
 143 void SILowerControlFlowPass::SkipIfDead(MachineInstr &MI) {
 144
 145   MachineBasicBlock &MBB = *MI.getParent();
 146   DebugLoc DL = MI.getDebugLoc();
 147
 148   if (MBB.getParent()->getInfo<SIMachineFunctionInfo>()->ShaderType !=
 149       ShaderType::PIXEL ||
 150       !shouldSkip(&MBB, &MBB.getParent()->back()))
 151     return;
 152
 153   MachineBasicBlock::iterator Insert = &MI;
 154   ++Insert;
 155
 156   // If the exec mask is non-zero, skip the next two instructions
 157   BuildMI(MBB, Insert, DL, TII->get(AMDGPU::S_CBRANCH_EXECNZ))
 158           .addImm(3)
 159           .addReg(AMDGPU::EXEC);
 160
 161   // Exec mask is zero: Export to NULL target...
 162   BuildMI(MBB, Insert, DL, TII->get(AMDGPU::EXP))
 163           .addImm(0)
 164           .addImm(0x09) // V_008DFC_SQ_EXP_NULL
 165           .addImm(0)
 166           .addImm(1)
 167           .addImm(1)
 168           .addReg(AMDGPU::VGPR0)
 169           .addReg(AMDGPU::VGPR0)
 170           .addReg(AMDGPU::VGPR0)
 171           .addReg(AMDGPU::VGPR0);
 172
 173   // ... and terminate wavefront
 174   BuildMI(MBB, Insert, DL, TII->get(AMDGPU::S_ENDPGM));
 175 }
 176
 177 void SILowerControlFlowPass::If(MachineInstr &MI) {
 178   MachineBasicBlock &MBB = *MI.getParent();
 179   DebugLoc DL = MI.getDebugLoc();
 180   unsigned Reg = MI.getOperand(0).getReg();
 181   unsigned Vcc = MI.getOperand(1).getReg();
 182
 183   BuildMI(MBB, &MI, DL, TII->get(AMDGPU::S_AND_SAVEEXEC_B64), Reg)
 184           .addReg(Vcc);
 185
 186   BuildMI(MBB, &MI, DL, TII->get(AMDGPU::S_XOR_B64), Reg)
 187           .addReg(AMDGPU::EXEC)
 188           .addReg(Reg);
 189
 190   Skip(MI, MI.getOperand(2));
 191
 192   MI.eraseFromParent();
 193 }
 194
 195 void SILowerControlFlowPass::Else(MachineInstr &MI) {
 196   MachineBasicBlock &MBB = *MI.getParent();
 197   DebugLoc DL = MI.getDebugLoc();
 198   unsigned Dst = MI.getOperand(0).getReg();
 199   unsigned Src = MI.getOperand(1).getReg();
 200
 201   BuildMI(MBB, MBB.getFirstNonPHI(), DL,
 202           TII->get(AMDGPU::S_OR_SAVEEXEC_B64), Dst)
 203           .addReg(Src); // Saved EXEC
 204
 205   BuildMI(MBB, &MI, DL, TII->get(AMDGPU::S_XOR_B64), AMDGPU::EXEC)
 206           .addReg(AMDGPU::EXEC)
 207           .addReg(Dst);
 208
 209   Skip(MI, MI.getOperand(2));
 210
 211   MI.eraseFromParent();
 212 }
 213
 214 void SILowerControlFlowPass::Break(MachineInstr &MI) {
 215   MachineBasicBlock &MBB = *MI.getParent();
 216   DebugLoc DL = MI.getDebugLoc();
 217
 218   unsigned Dst = MI.getOperand(0).getReg();
 219   unsigned Src = MI.getOperand(1).getReg();
 220
 221   BuildMI(MBB, &MI, DL, TII->get(AMDGPU::S_OR_B64), Dst)
 222           .addReg(AMDGPU::EXEC)
 223           .addReg(Src);
 224
 225   MI.eraseFromParent();
 226 }
 227
 228 void SILowerControlFlowPass::IfBreak(MachineInstr &MI) {
 229   MachineBasicBlock &MBB = *MI.getParent();
 230   DebugLoc DL = MI.getDebugLoc();
 231
 232   unsigned Dst = MI.getOperand(0).getReg();
 233   unsigned Vcc = MI.getOperand(1).getReg();
 234   unsigned Src = MI.getOperand(2).getReg();
 235
 236   BuildMI(MBB, &MI, DL, TII->get(AMDGPU::S_OR_B64), Dst)
 237           .addReg(Vcc)
 238           .addReg(Src);
 239
 240   MI.eraseFromParent();
 241 }
 242
 243 void SILowerControlFlowPass::ElseBreak(MachineInstr &MI) {
 244   MachineBasicBlock &MBB = *MI.getParent();
 245   DebugLoc DL = MI.getDebugLoc();
 246
 247   unsigned Dst = MI.getOperand(0).getReg();
 248   unsigned Saved = MI.getOperand(1).getReg();
 249   unsigned Src = MI.getOperand(2).getReg();
 250
 251   BuildMI(MBB, &MI, DL, TII->get(AMDGPU::S_OR_B64), Dst)
 252           .addReg(Saved)
 253           .addReg(Src);
 254
 255   MI.eraseFromParent();
 256 }
 257
 258 void SILowerControlFlowPass::Loop(MachineInstr &MI) {
 259   MachineBasicBlock &MBB = *MI.getParent();
 260   DebugLoc DL = MI.getDebugLoc();
 261   unsigned Src = MI.getOperand(0).getReg();
 262
 263   BuildMI(MBB, &MI, DL, TII->get(AMDGPU::S_ANDN2_B64), AMDGPU::EXEC)
 264           .addReg(AMDGPU::EXEC)
 265           .addReg(Src);
 266
 267   BuildMI(MBB, &MI, DL, TII->get(AMDGPU::S_CBRANCH_EXECNZ))
 268           .addOperand(MI.getOperand(1))
 269           .addReg(AMDGPU::EXEC);
 270
 271   MI.eraseFromParent();
 272 }
 273
 274 void SILowerControlFlowPass::EndCf(MachineInstr &MI) {
 275   MachineBasicBlock &MBB = *MI.getParent();
 276   DebugLoc DL = MI.getDebugLoc();
 277   unsigned Reg = MI.getOperand(0).getReg();
 278
 279   BuildMI(MBB, MBB.getFirstNonPHI(), DL,
 280           TII->get(AMDGPU::S_OR_B64), AMDGPU::EXEC)
 281           .addReg(AMDGPU::EXEC)
 282           .addReg(Reg);
 283
 284   MI.eraseFromParent();
 285 }
 286
 287 void SILowerControlFlowPass::Branch(MachineInstr &MI) {
 288   if (MI.getOperand(0).getMBB() == MI.getParent()->getNextNode())
 289     MI.eraseFromParent();
 290
 291   // If these aren't equal, this is probably an infinite loop.
 292 }
 293
 294 void SILowerControlFlowPass::Kill(MachineInstr &MI) {
 295   MachineBasicBlock &MBB = *MI.getParent();
 296   DebugLoc DL = MI.getDebugLoc();
 297
 298   // Kill is only allowed in pixel / geometry shaders
 299   assert(MBB.getParent()->getInfo<SIMachineFunctionInfo>()->ShaderType ==
 300          ShaderType::PIXEL ||
 301          MBB.getParent()->getInfo<SIMachineFunctionInfo>()->ShaderType ==
 302          ShaderType::GEOMETRY);
 303
 304   // Clear this pixel from the exec mask if the operand is negative
 305   BuildMI(MBB, &MI, DL, TII->get(AMDGPU::V_CMPX_LE_F32_e32), AMDGPU::VCC)
 306           .addImm(0)
 307           .addOperand(MI.getOperand(0));
 308
 309   MI.eraseFromParent();
 310 }
 311
 312 void SILowerControlFlowPass::LoadM0(MachineInstr &MI, MachineInstr *MovRel) {
 313
 314   MachineBasicBlock &MBB = *MI.getParent();
 315   DebugLoc DL = MI.getDebugLoc();
 316   MachineBasicBlock::iterator I = MI;
 317
 318   unsigned Save = MI.getOperand(1).getReg();
 319   unsigned Idx = MI.getOperand(3).getReg();
 320
 321   if (AMDGPU::SReg_32RegClass.contains(Idx)) {
 322     BuildMI(MBB, &MI, DL, TII->get(AMDGPU::S_MOV_B32), AMDGPU::M0)
 323             .addReg(Idx);
 324     MBB.insert(I, MovRel);
 325     MI.eraseFromParent();
 326     return;
 327   }
 328
 329   assert(AMDGPU::SReg_64RegClass.contains(Save));
 330   assert(AMDGPU::VReg_32RegClass.contains(Idx));
 331
 332   // Save the EXEC mask
 333   BuildMI(MBB, &MI, DL, TII->get(AMDGPU::S_MOV_B64), Save)
 334           .addReg(AMDGPU::EXEC);
 335
 336   // Read the next variant into VCC (lower 32 bits) <- also loop target
 337   BuildMI(MBB, &MI, DL, TII->get(AMDGPU::V_READFIRSTLANE_B32_e32), AMDGPU::VCC)
 338           .addReg(Idx);
 339
 340   // Move index from VCC into M0
 341   BuildMI(MBB, &MI, DL, TII->get(AMDGPU::S_MOV_B32), AMDGPU::M0)
 342           .addReg(AMDGPU::VCC);
 343
 344   // Compare the just read M0 value to all possible Idx values
 345   BuildMI(MBB, &MI, DL, TII->get(AMDGPU::V_CMP_EQ_U32_e32), AMDGPU::VCC)
 346           .addReg(AMDGPU::M0)
 347           .addReg(Idx);
 348
 349   // Update EXEC, save the original EXEC value to VCC
 350   BuildMI(MBB, &MI, DL, TII->get(AMDGPU::S_AND_SAVEEXEC_B64), AMDGPU::VCC)
 351           .addReg(AMDGPU::VCC);
 352
 353   // Do the actual move
 354   MBB.insert(I, MovRel);
 355
 356   // Update EXEC, switch all done bits to 0 and all todo bits to 1
 357   BuildMI(MBB, &MI, DL, TII->get(AMDGPU::S_XOR_B64), AMDGPU::EXEC)
 358           .addReg(AMDGPU::EXEC)
 359           .addReg(AMDGPU::VCC);
 360
 361   // Loop back to V_READFIRSTLANE_B32 if there are still variants to cover
 362   BuildMI(MBB, &MI, DL, TII->get(AMDGPU::S_CBRANCH_EXECNZ))
 363           .addImm(-7)
 364           .addReg(AMDGPU::EXEC);
 365
 366   // Restore EXEC
 367   BuildMI(MBB, &MI, DL, TII->get(AMDGPU::S_MOV_B64), AMDGPU::EXEC)
 368           .addReg(Save);
 369
 370   MI.eraseFromParent();
 371 }
 372
 373 void SILowerControlFlowPass::IndirectSrc(MachineInstr &MI) {
 374
 375   MachineBasicBlock &MBB = *MI.getParent();
 376   DebugLoc DL = MI.getDebugLoc();
 377
 378   unsigned Dst = MI.getOperand(0).getReg();
 379   unsigned Vec = MI.getOperand(2).getReg();
 380   unsigned Off = MI.getOperand(4).getImm();
 381   unsigned SubReg = TRI->getSubReg(Vec, AMDGPU::sub0);
 382   if (!SubReg)
 383     SubReg = Vec;
 384
 385   MachineInstr *MovRel =
 386     BuildMI(*MBB.getParent(), DL, TII->get(AMDGPU::V_MOVRELS_B32_e32), Dst)
 387             .addReg(SubReg + Off)
 388             .addReg(AMDGPU::M0, RegState::Implicit)
 389             .addReg(Vec, RegState::Implicit);
 390
 391   LoadM0(MI, MovRel);
 392 }
 393
 394 void SILowerControlFlowPass::IndirectDst(MachineInstr &MI) {
 395
 396   MachineBasicBlock &MBB = *MI.getParent();
 397   DebugLoc DL = MI.getDebugLoc();
 398
 399   unsigned Dst = MI.getOperand(0).getReg();
 400   unsigned Off = MI.getOperand(4).getImm();
 401   unsigned Val = MI.getOperand(5).getReg();
 402   unsigned SubReg = TRI->getSubReg(Dst, AMDGPU::sub0);
 403   if (!SubReg)
 404     SubReg = Dst;
 405
 406   MachineInstr *MovRel =
 407     BuildMI(*MBB.getParent(), DL, TII->get(AMDGPU::V_MOVRELD_B32_e32))
 408             .addReg(SubReg + Off, RegState::Define)
 409             .addReg(Val)
 410             .addReg(AMDGPU::M0, RegState::Implicit)
 411             .addReg(Dst, RegState::Implicit);
 412
 413   LoadM0(MI, MovRel);
 414 }
 415
 416 bool SILowerControlFlowPass::runOnMachineFunction(MachineFunction &MF) {
 417   TII = static_cast<const SIInstrInfo*>(MF.getTarget().getInstrInfo());
 418   TRI = MF.getTarget().getRegisterInfo();
 419   SIMachineFunctionInfo *MFI = MF.getInfo<SIMachineFunctionInfo>();
 420
 421   bool HaveKill = false;
 422   bool NeedM0 = false;
 423   bool NeedWQM = false;
 424   unsigned Depth = 0;
 425
 426   for (MachineFunction::iterator BI = MF.begin(), BE = MF.end();
 427        BI != BE; ++BI) {
 428
 429     MachineBasicBlock &MBB = *BI;
 430     for (MachineBasicBlock::iterator I = MBB.begin(), Next = llvm::next(I);
 431          I != MBB.end(); I = Next) {
 432
 433       Next = llvm::next(I);
 434       MachineInstr &MI = *I;
 435       if (TII->isDS(MI.getOpcode())) {
 436         NeedM0 = true;
 437         NeedWQM = true;
 438       }
 439
 440       switch (MI.getOpcode()) {
 441         default: break;
 442         case AMDGPU::SI_IF:
 443           ++Depth;
 444           If(MI);
 445           break;
 446
 447         case AMDGPU::SI_ELSE:
 448           Else(MI);
 449           break;
 450
 451         case AMDGPU::SI_BREAK:
 452           Break(MI);
 453           break;
 454
 455         case AMDGPU::SI_IF_BREAK:
 456           IfBreak(MI);
 457           break;
 458
 459         case AMDGPU::SI_ELSE_BREAK:
 460           ElseBreak(MI);
 461           break;
 462
 463         case AMDGPU::SI_LOOP:
 464           ++Depth;
 465           Loop(MI);
 466           break;
 467
 468         case AMDGPU::SI_END_CF:
 469           if (--Depth == 0 && HaveKill) {
 470             SkipIfDead(MI);
 471             HaveKill = false;
 472           }
 473           EndCf(MI);
 474           break;
 475
 476         case AMDGPU::SI_KILL:
 477           if (Depth == 0)
 478             SkipIfDead(MI);
 479           else
 480             HaveKill = true;
 481           Kill(MI);
 482           break;
 483
 484         case AMDGPU::S_BRANCH:
 485           Branch(MI);
 486           break;
 487
 488         case AMDGPU::SI_INDIRECT_SRC:
 489           IndirectSrc(MI);
 490           break;
 491
 492         case AMDGPU::SI_INDIRECT_DST_V1:
 493         case AMDGPU::SI_INDIRECT_DST_V2:
 494         case AMDGPU::SI_INDIRECT_DST_V4:
 495         case AMDGPU::SI_INDIRECT_DST_V8:
 496         case AMDGPU::SI_INDIRECT_DST_V16:
 497           IndirectDst(MI);
 498           break;
 499
 500         case AMDGPU::V_INTERP_P1_F32:
 501         case AMDGPU::V_INTERP_P2_F32:
 502         case AMDGPU::V_INTERP_MOV_F32:
 503           NeedWQM = true;
 504           break;
 505
 506       }
 507     }
 508   }
 509
 510   if (NeedM0) {
 511     MachineBasicBlock &MBB = MF.front();
 512     // Initialize M0 to a value that won't cause LDS access to be discarded
 513     // due to offset clamping
 514     BuildMI(MBB, MBB.getFirstNonPHI(), DebugLoc(), TII->get(AMDGPU::S_MOV_B32),
 515             AMDGPU::M0).addImm(0xffffffff);
 516   }
 517
 518   if (NeedWQM && MFI->ShaderType == ShaderType::PIXEL) {
 519     MachineBasicBlock &MBB = MF.front();
 520     BuildMI(MBB, MBB.getFirstNonPHI(), DebugLoc(), TII->get(AMDGPU::S_WQM_B64),
 521             AMDGPU::EXEC).addReg(AMDGPU::EXEC);
 522   }
 523
 524   return true;
 525 }