lib/Target/R600/SILowerControlFlow.cpp

   1 //===-- SILowerControlFlow.cpp - Use predicates for control flow ----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief This pass lowers the pseudo control flow instructions to real
  12 /// machine instructions.
  13 ///
  14 /// All control flow is handled using predicated instructions and
  15 /// a predicate stack.  Each Scalar ALU controls the operations of 64 Vector
  16 /// ALUs.  The Scalar ALU can update the predicate for any of the Vector ALUs
  17 /// by writting to the 64-bit EXEC register (each bit corresponds to a
  18 /// single vector ALU).  Typically, for predicates, a vector ALU will write
  19 /// to its bit of the VCC register (like EXEC VCC is 64-bits, one for each
  20 /// Vector ALU) and then the ScalarALU will AND the VCC register with the
  21 /// EXEC to update the predicates.
  22 ///
  23 /// For example:
  24 /// %VCC = V_CMP_GT_F32 %VGPR1, %VGPR2
  25 /// %SGPR0 = SI_IF %VCC
  26 ///   %VGPR0 = V_ADD_F32 %VGPR0, %VGPR0
  27 /// %SGPR0 = SI_ELSE %SGPR0
  28 ///   %VGPR0 = V_SUB_F32 %VGPR0, %VGPR0
  29 /// SI_END_CF %SGPR0
  30 ///
  31 /// becomes:
  32 ///
  33 /// %SGPR0 = S_AND_SAVEEXEC_B64 %VCC  // Save and update the exec mask
  34 /// %SGPR0 = S_XOR_B64 %SGPR0, %EXEC  // Clear live bits from saved exec mask
  35 /// S_CBRANCH_EXECZ label0            // This instruction is an optional
  36 ///                                   // optimization which allows us to
  37 ///                                   // branch if all the bits of
  38 ///                                   // EXEC are zero.
  39 /// %VGPR0 = V_ADD_F32 %VGPR0, %VGPR0 // Do the IF block of the branch
  40 ///
  41 /// label0:
  42 /// %SGPR0 = S_OR_SAVEEXEC_B64 %EXEC   // Restore the exec mask for the Then block
  43 /// %EXEC = S_XOR_B64 %SGPR0, %EXEC    // Clear live bits from saved exec mask
  44 /// S_BRANCH_EXECZ label1              // Use our branch optimization
  45 ///                                    // instruction again.
  46 /// %VGPR0 = V_SUB_F32 %VGPR0, %VGPR   // Do the THEN block
  47 /// label1:
  48 /// %EXEC = S_OR_B64 %EXEC, %SGPR0     // Re-enable saved exec mask bits
  49 //===----------------------------------------------------------------------===//
  50
  51 #include "AMDGPU.h"
  52 #include "AMDGPUSubtarget.h"
  53 #include "SIInstrInfo.h"
  54 #include "SIMachineFunctionInfo.h"
  55 #include "llvm/CodeGen/MachineFunction.h"
  56 #include "llvm/CodeGen/MachineFunctionPass.h"
  57 #include "llvm/CodeGen/MachineInstrBuilder.h"
  58 #include "llvm/CodeGen/MachineRegisterInfo.h"
  59 #include "llvm/IR/Constants.h"
  60
  61 using namespace llvm;
  62
  63 namespace {
  64
  65 class SILowerControlFlowPass : public MachineFunctionPass {
  66
  67 private:
  68   static const unsigned SkipThreshold = 12;
  69
  70   static char ID;
  71   const SIRegisterInfo *TRI;
  72   const SIInstrInfo *TII;
  73
  74   bool shouldSkip(MachineBasicBlock *From, MachineBasicBlock *To);
  75
  76   void Skip(MachineInstr &From, MachineOperand &To);
  77   void SkipIfDead(MachineInstr &MI);
  78
  79   void If(MachineInstr &MI);
  80   void Else(MachineInstr &MI);
  81   void Break(MachineInstr &MI);
  82   void IfBreak(MachineInstr &MI);
  83   void ElseBreak(MachineInstr &MI);
  84   void Loop(MachineInstr &MI);
  85   void EndCf(MachineInstr &MI);
  86
  87   void Kill(MachineInstr &MI);
  88   void Branch(MachineInstr &MI);
  89
  90   void InitM0ForLDS(MachineBasicBlock::iterator MI);
  91   void LoadM0(MachineInstr &MI, MachineInstr *MovRel);
  92   void IndirectSrc(MachineInstr &MI);
  93   void IndirectDst(MachineInstr &MI);
  94
  95 public:
  96   SILowerControlFlowPass(TargetMachine &tm) :
  97     MachineFunctionPass(ID), TRI(nullptr), TII(nullptr) { }
  98
  99   bool runOnMachineFunction(MachineFunction &MF) override;
 100
 101   const char *getPassName() const override {
 102     return "SI Lower control flow instructions";
 103   }
 104
 105 };
 106
 107 } // End anonymous namespace
 108
 109 char SILowerControlFlowPass::ID = 0;
 110
 111 FunctionPass *llvm::createSILowerControlFlowPass(TargetMachine &tm) {
 112   return new SILowerControlFlowPass(tm);
 113 }
 114
 115 bool SILowerControlFlowPass::shouldSkip(MachineBasicBlock *From,
 116                                         MachineBasicBlock *To) {
 117
 118   unsigned NumInstr = 0;
 119
 120   for (MachineBasicBlock *MBB = From; MBB != To && !MBB->succ_empty();
 121        MBB = *MBB->succ_begin()) {
 122
 123     for (MachineBasicBlock::iterator I = MBB->begin(), E = MBB->end();
 124          NumInstr < SkipThreshold && I != E; ++I) {
 125
 126       if (I->isBundle() || !I->isBundled())
 127         if (++NumInstr >= SkipThreshold)
 128           return true;
 129     }
 130   }
 131
 132   return false;
 133 }
 134
 135 void SILowerControlFlowPass::Skip(MachineInstr &From, MachineOperand &To) {
 136
 137   if (!shouldSkip(*From.getParent()->succ_begin(), To.getMBB()))
 138     return;
 139
 140   DebugLoc DL = From.getDebugLoc();
 141   BuildMI(*From.getParent(), &From, DL, TII->get(AMDGPU::S_CBRANCH_EXECZ))
 142           .addOperand(To)
 143           .addReg(AMDGPU::EXEC);
 144 }
 145
 146 void SILowerControlFlowPass::SkipIfDead(MachineInstr &MI) {
 147
 148   MachineBasicBlock &MBB = *MI.getParent();
 149   DebugLoc DL = MI.getDebugLoc();
 150
 151   if (MBB.getParent()->getInfo<SIMachineFunctionInfo>()->getShaderType() !=
 152       ShaderType::PIXEL ||
 153       !shouldSkip(&MBB, &MBB.getParent()->back()))
 154     return;
 155
 156   MachineBasicBlock::iterator Insert = &MI;
 157   ++Insert;
 158
 159   // If the exec mask is non-zero, skip the next two instructions
 160   BuildMI(MBB, Insert, DL, TII->get(AMDGPU::S_CBRANCH_EXECNZ))
 161           .addImm(3)
 162           .addReg(AMDGPU::EXEC);
 163
 164   // Exec mask is zero: Export to NULL target...
 165   BuildMI(MBB, Insert, DL, TII->get(AMDGPU::EXP))
 166           .addImm(0)
 167           .addImm(0x09) // V_008DFC_SQ_EXP_NULL
 168           .addImm(0)
 169           .addImm(1)
 170           .addImm(1)
 171           .addReg(AMDGPU::VGPR0)
 172           .addReg(AMDGPU::VGPR0)
 173           .addReg(AMDGPU::VGPR0)
 174           .addReg(AMDGPU::VGPR0);
 175
 176   // ... and terminate wavefront
 177   BuildMI(MBB, Insert, DL, TII->get(AMDGPU::S_ENDPGM));
 178 }
 179
 180 void SILowerControlFlowPass::If(MachineInstr &MI) {
 181   MachineBasicBlock &MBB = *MI.getParent();
 182   DebugLoc DL = MI.getDebugLoc();
 183   unsigned Reg = MI.getOperand(0).getReg();
 184   unsigned Vcc = MI.getOperand(1).getReg();
 185
 186   BuildMI(MBB, &MI, DL, TII->get(AMDGPU::S_AND_SAVEEXEC_B64), Reg)
 187           .addReg(Vcc);
 188
 189   BuildMI(MBB, &MI, DL, TII->get(AMDGPU::S_XOR_B64), Reg)
 190           .addReg(AMDGPU::EXEC)
 191           .addReg(Reg);
 192
 193   Skip(MI, MI.getOperand(2));
 194
 195   MI.eraseFromParent();
 196 }
 197
 198 void SILowerControlFlowPass::Else(MachineInstr &MI) {
 199   MachineBasicBlock &MBB = *MI.getParent();
 200   DebugLoc DL = MI.getDebugLoc();
 201   unsigned Dst = MI.getOperand(0).getReg();
 202   unsigned Src = MI.getOperand(1).getReg();
 203
 204   BuildMI(MBB, MBB.getFirstNonPHI(), DL,
 205           TII->get(AMDGPU::S_OR_SAVEEXEC_B64), Dst)
 206           .addReg(Src); // Saved EXEC
 207
 208   BuildMI(MBB, &MI, DL, TII->get(AMDGPU::S_XOR_B64), AMDGPU::EXEC)
 209           .addReg(AMDGPU::EXEC)
 210           .addReg(Dst);
 211
 212   Skip(MI, MI.getOperand(2));
 213
 214   MI.eraseFromParent();
 215 }
 216
 217 void SILowerControlFlowPass::Break(MachineInstr &MI) {
 218   MachineBasicBlock &MBB = *MI.getParent();
 219   DebugLoc DL = MI.getDebugLoc();
 220
 221   unsigned Dst = MI.getOperand(0).getReg();
 222   unsigned Src = MI.getOperand(1).getReg();
 223
 224   BuildMI(MBB, &MI, DL, TII->get(AMDGPU::S_OR_B64), Dst)
 225           .addReg(AMDGPU::EXEC)
 226           .addReg(Src);
 227
 228   MI.eraseFromParent();
 229 }
 230
 231 void SILowerControlFlowPass::IfBreak(MachineInstr &MI) {
 232   MachineBasicBlock &MBB = *MI.getParent();
 233   DebugLoc DL = MI.getDebugLoc();
 234
 235   unsigned Dst = MI.getOperand(0).getReg();
 236   unsigned Vcc = MI.getOperand(1).getReg();
 237   unsigned Src = MI.getOperand(2).getReg();
 238
 239   BuildMI(MBB, &MI, DL, TII->get(AMDGPU::S_OR_B64), Dst)
 240           .addReg(Vcc)
 241           .addReg(Src);
 242
 243   MI.eraseFromParent();
 244 }
 245
 246 void SILowerControlFlowPass::ElseBreak(MachineInstr &MI) {
 247   MachineBasicBlock &MBB = *MI.getParent();
 248   DebugLoc DL = MI.getDebugLoc();
 249
 250   unsigned Dst = MI.getOperand(0).getReg();
 251   unsigned Saved = MI.getOperand(1).getReg();
 252   unsigned Src = MI.getOperand(2).getReg();
 253
 254   BuildMI(MBB, &MI, DL, TII->get(AMDGPU::S_OR_B64), Dst)
 255           .addReg(Saved)
 256           .addReg(Src);
 257
 258   MI.eraseFromParent();
 259 }
 260
 261 void SILowerControlFlowPass::Loop(MachineInstr &MI) {
 262   MachineBasicBlock &MBB = *MI.getParent();
 263   DebugLoc DL = MI.getDebugLoc();
 264   unsigned Src = MI.getOperand(0).getReg();
 265
 266   BuildMI(MBB, &MI, DL, TII->get(AMDGPU::S_ANDN2_B64), AMDGPU::EXEC)
 267           .addReg(AMDGPU::EXEC)
 268           .addReg(Src);
 269
 270   BuildMI(MBB, &MI, DL, TII->get(AMDGPU::S_CBRANCH_EXECNZ))
 271           .addOperand(MI.getOperand(1))
 272           .addReg(AMDGPU::EXEC);
 273
 274   MI.eraseFromParent();
 275 }
 276
 277 void SILowerControlFlowPass::EndCf(MachineInstr &MI) {
 278   MachineBasicBlock &MBB = *MI.getParent();
 279   DebugLoc DL = MI.getDebugLoc();
 280   unsigned Reg = MI.getOperand(0).getReg();
 281
 282   BuildMI(MBB, MBB.getFirstNonPHI(), DL,
 283           TII->get(AMDGPU::S_OR_B64), AMDGPU::EXEC)
 284           .addReg(AMDGPU::EXEC)
 285           .addReg(Reg);
 286
 287   MI.eraseFromParent();
 288 }
 289
 290 void SILowerControlFlowPass::Branch(MachineInstr &MI) {
 291   if (MI.getOperand(0).getMBB() == MI.getParent()->getNextNode())
 292     MI.eraseFromParent();
 293
 294   // If these aren't equal, this is probably an infinite loop.
 295 }
 296
 297 void SILowerControlFlowPass::Kill(MachineInstr &MI) {
 298   MachineBasicBlock &MBB = *MI.getParent();
 299   DebugLoc DL = MI.getDebugLoc();
 300   const MachineOperand &Op = MI.getOperand(0);
 301
 302 #ifndef NDEBUG
 303   const SIMachineFunctionInfo *MFI
 304     = MBB.getParent()->getInfo<SIMachineFunctionInfo>();
 305   // Kill is only allowed in pixel / geometry shaders.
 306   assert(MFI->getShaderType() == ShaderType::PIXEL ||
 307          MFI->getShaderType() == ShaderType::GEOMETRY);
 308 #endif
 309
 310   // Clear this thread from the exec mask if the operand is negative
 311   if ((Op.isImm() || Op.isFPImm())) {
 312     // Constant operand: Set exec mask to 0 or do nothing
 313     if (Op.isImm() ? (Op.getImm() & 0x80000000) :
 314         Op.getFPImm()->isNegative()) {
 315       BuildMI(MBB, &MI, DL, TII->get(AMDGPU::S_MOV_B64), AMDGPU::EXEC)
 316               .addImm(0);
 317     }
 318   } else {
 319     BuildMI(MBB, &MI, DL, TII->get(AMDGPU::V_CMPX_LE_F32_e32), AMDGPU::VCC)
 320            .addImm(0)
 321            .addOperand(Op);
 322   }
 323
 324   MI.eraseFromParent();
 325 }
 326
 327 /// The m0 register stores the maximum allowable address for LDS reads and
 328 /// writes.  Its value must be at least the size in bytes of LDS allocated by
 329 /// the shader.  For simplicity, we set it to the maximum possible value.
 330 void SILowerControlFlowPass::InitM0ForLDS(MachineBasicBlock::iterator MI) {
 331     BuildMI(*MI->getParent(), MI, MI->getDebugLoc(),  TII->get(AMDGPU::S_MOV_B32),
 332             AMDGPU::M0).addImm(0xffffffff);
 333 }
 334
 335 void SILowerControlFlowPass::LoadM0(MachineInstr &MI, MachineInstr *MovRel) {
 336
 337   MachineBasicBlock &MBB = *MI.getParent();
 338   DebugLoc DL = MI.getDebugLoc();
 339   MachineBasicBlock::iterator I = MI;
 340
 341   unsigned Save = MI.getOperand(1).getReg();
 342   unsigned Idx = MI.getOperand(3).getReg();
 343
 344   if (AMDGPU::SReg_32RegClass.contains(Idx)) {
 345     BuildMI(MBB, &MI, DL, TII->get(AMDGPU::S_MOV_B32), AMDGPU::M0)
 346             .addReg(Idx);
 347     MBB.insert(I, MovRel);
 348   } else {
 349
 350     assert(AMDGPU::SReg_64RegClass.contains(Save));
 351     assert(AMDGPU::VReg_32RegClass.contains(Idx));
 352
 353     // Save the EXEC mask
 354     BuildMI(MBB, &MI, DL, TII->get(AMDGPU::S_MOV_B64), Save)
 355             .addReg(AMDGPU::EXEC);
 356
 357     // Read the next variant into VCC (lower 32 bits) <- also loop target
 358     BuildMI(MBB, &MI, DL, TII->get(AMDGPU::V_READFIRSTLANE_B32),
 359             AMDGPU::VCC_LO)
 360             .addReg(Idx);
 361
 362     // Move index from VCC into M0
 363     BuildMI(MBB, &MI, DL, TII->get(AMDGPU::S_MOV_B32), AMDGPU::M0)
 364             .addReg(AMDGPU::VCC_LO);
 365
 366     // Compare the just read M0 value to all possible Idx values
 367     BuildMI(MBB, &MI, DL, TII->get(AMDGPU::V_CMP_EQ_U32_e32), AMDGPU::VCC)
 368             .addReg(AMDGPU::M0)
 369             .addReg(Idx);
 370
 371     // Update EXEC, save the original EXEC value to VCC
 372     BuildMI(MBB, &MI, DL, TII->get(AMDGPU::S_AND_SAVEEXEC_B64), AMDGPU::VCC)
 373             .addReg(AMDGPU::VCC);
 374
 375     // Do the actual move
 376     MBB.insert(I, MovRel);
 377
 378     // Update EXEC, switch all done bits to 0 and all todo bits to 1
 379     BuildMI(MBB, &MI, DL, TII->get(AMDGPU::S_XOR_B64), AMDGPU::EXEC)
 380             .addReg(AMDGPU::EXEC)
 381             .addReg(AMDGPU::VCC);
 382
 383     // Loop back to V_READFIRSTLANE_B32 if there are still variants to cover
 384     BuildMI(MBB, &MI, DL, TII->get(AMDGPU::S_CBRANCH_EXECNZ))
 385             .addImm(-7)
 386             .addReg(AMDGPU::EXEC);
 387
 388     // Restore EXEC
 389     BuildMI(MBB, &MI, DL, TII->get(AMDGPU::S_MOV_B64), AMDGPU::EXEC)
 390             .addReg(Save);
 391
 392   }
 393   // FIXME: Are there any values other than the LDS address clamp that need to
 394   // be stored in the m0 register and may be live for more than a few
 395   // instructions?  If so, we should save the m0 register at the beginning
 396   // of this function and restore it here.
 397   // FIXME: Add support for LDS direct loads.
 398   InitM0ForLDS(&MI);
 399   MI.eraseFromParent();
 400 }
 401
 402 void SILowerControlFlowPass::IndirectSrc(MachineInstr &MI) {
 403
 404   MachineBasicBlock &MBB = *MI.getParent();
 405   DebugLoc DL = MI.getDebugLoc();
 406
 407   unsigned Dst = MI.getOperand(0).getReg();
 408   unsigned Vec = MI.getOperand(2).getReg();
 409   unsigned Off = MI.getOperand(4).getImm();
 410   unsigned SubReg = TRI->getSubReg(Vec, AMDGPU::sub0);
 411   if (!SubReg)
 412     SubReg = Vec;
 413
 414   MachineInstr *MovRel =
 415     BuildMI(*MBB.getParent(), DL, TII->get(AMDGPU::V_MOVRELS_B32_e32), Dst)
 416             .addReg(SubReg + Off)
 417             .addReg(AMDGPU::M0, RegState::Implicit)
 418             .addReg(Vec, RegState::Implicit);
 419
 420   LoadM0(MI, MovRel);
 421 }
 422
 423 void SILowerControlFlowPass::IndirectDst(MachineInstr &MI) {
 424
 425   MachineBasicBlock &MBB = *MI.getParent();
 426   DebugLoc DL = MI.getDebugLoc();
 427
 428   unsigned Dst = MI.getOperand(0).getReg();
 429   unsigned Off = MI.getOperand(4).getImm();
 430   unsigned Val = MI.getOperand(5).getReg();
 431   unsigned SubReg = TRI->getSubReg(Dst, AMDGPU::sub0);
 432   if (!SubReg)
 433     SubReg = Dst;
 434
 435   MachineInstr *MovRel =
 436     BuildMI(*MBB.getParent(), DL, TII->get(AMDGPU::V_MOVRELD_B32_e32))
 437             .addReg(SubReg + Off, RegState::Define)
 438             .addReg(Val)
 439             .addReg(AMDGPU::M0, RegState::Implicit)
 440             .addReg(Dst, RegState::Implicit);
 441
 442   LoadM0(MI, MovRel);
 443 }
 444
 445 bool SILowerControlFlowPass::runOnMachineFunction(MachineFunction &MF) {
 446   TII = static_cast<const SIInstrInfo *>(MF.getSubtarget().getInstrInfo());
 447   TRI =
 448       static_cast<const SIRegisterInfo *>(MF.getSubtarget().getRegisterInfo());
 449   SIMachineFunctionInfo *MFI = MF.getInfo<SIMachineFunctionInfo>();
 450
 451   bool HaveKill = false;
 452   bool NeedM0 = false;
 453   bool NeedWQM = false;
 454   unsigned Depth = 0;
 455
 456   for (MachineFunction::iterator BI = MF.begin(), BE = MF.end();
 457        BI != BE; ++BI) {
 458
 459     MachineBasicBlock &MBB = *BI;
 460     MachineBasicBlock::iterator I, Next;
 461     for (I = MBB.begin(); I != MBB.end(); I = Next) {
 462       Next = std::next(I);
 463
 464       MachineInstr &MI = *I;
 465       if (TII->isDS(MI.getOpcode())) {
 466         NeedM0 = true;
 467         NeedWQM = true;
 468       }
 469
 470       switch (MI.getOpcode()) {
 471         default: break;
 472         case AMDGPU::SI_IF:
 473           ++Depth;
 474           If(MI);
 475           break;
 476
 477         case AMDGPU::SI_ELSE:
 478           Else(MI);
 479           break;
 480
 481         case AMDGPU::SI_BREAK:
 482           Break(MI);
 483           break;
 484
 485         case AMDGPU::SI_IF_BREAK:
 486           IfBreak(MI);
 487           break;
 488
 489         case AMDGPU::SI_ELSE_BREAK:
 490           ElseBreak(MI);
 491           break;
 492
 493         case AMDGPU::SI_LOOP:
 494           ++Depth;
 495           Loop(MI);
 496           break;
 497
 498         case AMDGPU::SI_END_CF:
 499           if (--Depth == 0 && HaveKill) {
 500             SkipIfDead(MI);
 501             HaveKill = false;
 502           }
 503           EndCf(MI);
 504           break;
 505
 506         case AMDGPU::SI_KILL:
 507           if (Depth == 0)
 508             SkipIfDead(MI);
 509           else
 510             HaveKill = true;
 511           Kill(MI);
 512           break;
 513
 514         case AMDGPU::S_BRANCH:
 515           Branch(MI);
 516           break;
 517
 518         case AMDGPU::SI_INDIRECT_SRC:
 519           IndirectSrc(MI);
 520           break;
 521
 522         case AMDGPU::SI_INDIRECT_DST_V1:
 523         case AMDGPU::SI_INDIRECT_DST_V2:
 524         case AMDGPU::SI_INDIRECT_DST_V4:
 525         case AMDGPU::SI_INDIRECT_DST_V8:
 526         case AMDGPU::SI_INDIRECT_DST_V16:
 527           IndirectDst(MI);
 528           break;
 529
 530         case AMDGPU::V_INTERP_P1_F32:
 531         case AMDGPU::V_INTERP_P2_F32:
 532         case AMDGPU::V_INTERP_MOV_F32:
 533           NeedWQM = true;
 534           break;
 535
 536       }
 537     }
 538   }
 539
 540   if (NeedM0) {
 541     MachineBasicBlock &MBB = MF.front();
 542     // Initialize M0 to a value that won't cause LDS access to be discarded
 543     // due to offset clamping
 544     InitM0ForLDS(MBB.getFirstNonPHI());
 545   }
 546
 547   if (NeedWQM && MFI->getShaderType() == ShaderType::PIXEL) {
 548     MachineBasicBlock &MBB = MF.front();
 549     BuildMI(MBB, MBB.getFirstNonPHI(), DebugLoc(), TII->get(AMDGPU::S_WQM_B64),
 550             AMDGPU::EXEC).addReg(AMDGPU::EXEC);
 551   }
 552
 553   return true;
 554 }