lib/Target/R600/SILowerControlFlow.cpp

   1 //===-- SILowerControlFlow.cpp - Use predicates for control flow ----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief This pass lowers the pseudo control flow instructions to real
  12 /// machine instructions.
  13 ///
  14 /// All control flow is handled using predicated instructions and
  15 /// a predicate stack.  Each Scalar ALU controls the operations of 64 Vector
  16 /// ALUs.  The Scalar ALU can update the predicate for any of the Vector ALUs
  17 /// by writting to the 64-bit EXEC register (each bit corresponds to a
  18 /// single vector ALU).  Typically, for predicates, a vector ALU will write
  19 /// to its bit of the VCC register (like EXEC VCC is 64-bits, one for each
  20 /// Vector ALU) and then the ScalarALU will AND the VCC register with the
  21 /// EXEC to update the predicates.
  22 ///
  23 /// For example:
  24 /// %VCC = V_CMP_GT_F32 %VGPR1, %VGPR2
  25 /// %SGPR0 = SI_IF %VCC
  26 ///   %VGPR0 = V_ADD_F32 %VGPR0, %VGPR0
  27 /// %SGPR0 = SI_ELSE %SGPR0
  28 ///   %VGPR0 = V_SUB_F32 %VGPR0, %VGPR0
  29 /// SI_END_CF %SGPR0
  30 ///
  31 /// becomes:
  32 ///
  33 /// %SGPR0 = S_AND_SAVEEXEC_B64 %VCC  // Save and update the exec mask
  34 /// %SGPR0 = S_XOR_B64 %SGPR0, %EXEC  // Clear live bits from saved exec mask
  35 /// S_CBRANCH_EXECZ label0            // This instruction is an optional
  36 ///                                   // optimization which allows us to
  37 ///                                   // branch if all the bits of
  38 ///                                   // EXEC are zero.
  39 /// %VGPR0 = V_ADD_F32 %VGPR0, %VGPR0 // Do the IF block of the branch
  40 ///
  41 /// label0:
  42 /// %SGPR0 = S_OR_SAVEEXEC_B64 %EXEC   // Restore the exec mask for the Then block
  43 /// %EXEC = S_XOR_B64 %SGPR0, %EXEC    // Clear live bits from saved exec mask
  44 /// S_BRANCH_EXECZ label1              // Use our branch optimization
  45 ///                                    // instruction again.
  46 /// %VGPR0 = V_SUB_F32 %VGPR0, %VGPR   // Do the THEN block
  47 /// label1:
  48 /// %EXEC = S_OR_B64 %EXEC, %SGPR0     // Re-enable saved exec mask bits
  49 //===----------------------------------------------------------------------===//
  50
  51 #include "AMDGPU.h"
  52 #include "SIInstrInfo.h"
  53 #include "SIMachineFunctionInfo.h"
  54 #include "llvm/CodeGen/MachineFunction.h"
  55 #include "llvm/CodeGen/MachineFunctionPass.h"
  56 #include "llvm/CodeGen/MachineInstrBuilder.h"
  57 #include "llvm/CodeGen/MachineRegisterInfo.h"
  58
  59 using namespace llvm;
  60
  61 namespace {
  62
  63 class SILowerControlFlowPass : public MachineFunctionPass {
  64
  65 private:
  66   static char ID;
  67   const TargetInstrInfo *TII;
  68
  69   void If(MachineInstr &MI);
  70   void Else(MachineInstr &MI);
  71   void Break(MachineInstr &MI);
  72   void IfBreak(MachineInstr &MI);
  73   void ElseBreak(MachineInstr &MI);
  74   void Loop(MachineInstr &MI);
  75   void EndCf(MachineInstr &MI);
  76
  77 public:
  78   SILowerControlFlowPass(TargetMachine &tm) :
  79     MachineFunctionPass(ID), TII(tm.getInstrInfo()) { }
  80
  81   virtual bool runOnMachineFunction(MachineFunction &MF);
  82
  83   const char *getPassName() const {
  84     return "SI Lower control flow instructions";
  85   }
  86
  87 };
  88
  89 } // End anonymous namespace
  90
  91 char SILowerControlFlowPass::ID = 0;
  92
  93 FunctionPass *llvm::createSILowerControlFlowPass(TargetMachine &tm) {
  94   return new SILowerControlFlowPass(tm);
  95 }
  96
  97 void SILowerControlFlowPass::If(MachineInstr &MI) {
  98
  99   MachineBasicBlock &MBB = *MI.getParent();
 100   DebugLoc DL = MI.getDebugLoc();
 101   unsigned Reg = MI.getOperand(0).getReg();
 102   unsigned Vcc = MI.getOperand(1).getReg();
 103
 104   BuildMI(MBB, &MI, DL, TII->get(AMDGPU::S_AND_SAVEEXEC_B64), Reg)
 105           .addReg(Vcc);
 106
 107   BuildMI(MBB, &MI, DL, TII->get(AMDGPU::S_XOR_B64), Reg)
 108           .addReg(AMDGPU::EXEC)
 109           .addReg(Reg);
 110
 111   MI.eraseFromParent();
 112 }
 113
 114 void SILowerControlFlowPass::Else(MachineInstr &MI) {
 115
 116   MachineBasicBlock &MBB = *MI.getParent();
 117   DebugLoc DL = MI.getDebugLoc();
 118   unsigned Dst = MI.getOperand(0).getReg();
 119   unsigned Src = MI.getOperand(1).getReg();
 120
 121   BuildMI(MBB, &MI, DL, TII->get(AMDGPU::S_OR_SAVEEXEC_B64), Dst)
 122           .addReg(Src); // Saved EXEC
 123
 124   BuildMI(MBB, &MI, DL, TII->get(AMDGPU::S_XOR_B64), AMDGPU::EXEC)
 125           .addReg(AMDGPU::EXEC)
 126           .addReg(Dst);
 127
 128   MI.eraseFromParent();
 129 }
 130
 131 void SILowerControlFlowPass::Break(MachineInstr &MI) {
 132
 133   MachineBasicBlock &MBB = *MI.getParent();
 134   DebugLoc DL = MI.getDebugLoc();
 135
 136   unsigned Dst = MI.getOperand(0).getReg();
 137   unsigned Src = MI.getOperand(1).getReg();
 138
 139   BuildMI(MBB, &MI, DL, TII->get(AMDGPU::S_OR_B64), Dst)
 140           .addReg(AMDGPU::EXEC)
 141           .addReg(Src);
 142
 143   MI.eraseFromParent();
 144 }
 145
 146 void SILowerControlFlowPass::IfBreak(MachineInstr &MI) {
 147
 148   MachineBasicBlock &MBB = *MI.getParent();
 149   DebugLoc DL = MI.getDebugLoc();
 150
 151   unsigned Dst = MI.getOperand(0).getReg();
 152   unsigned Vcc = MI.getOperand(1).getReg();
 153   unsigned Src = MI.getOperand(2).getReg();
 154
 155   BuildMI(MBB, &MI, DL, TII->get(AMDGPU::S_OR_B64), Dst)
 156           .addReg(Vcc)
 157           .addReg(Src);
 158
 159   MI.eraseFromParent();
 160 }
 161
 162 void SILowerControlFlowPass::ElseBreak(MachineInstr &MI) {
 163
 164   MachineBasicBlock &MBB = *MI.getParent();
 165   DebugLoc DL = MI.getDebugLoc();
 166
 167   unsigned Dst = MI.getOperand(0).getReg();
 168   unsigned Saved = MI.getOperand(1).getReg();
 169   unsigned Src = MI.getOperand(2).getReg();
 170
 171   BuildMI(MBB, &MI, DL, TII->get(AMDGPU::S_OR_B64), Dst)
 172           .addReg(Saved)
 173           .addReg(Src);
 174
 175   MI.eraseFromParent();
 176 }
 177
 178 void SILowerControlFlowPass::Loop(MachineInstr &MI) {
 179
 180   MachineBasicBlock &MBB = *MI.getParent();
 181   DebugLoc DL = MI.getDebugLoc();
 182   unsigned Src = MI.getOperand(0).getReg();
 183
 184   BuildMI(MBB, &MI, DL, TII->get(AMDGPU::S_ANDN2_B64), AMDGPU::EXEC)
 185           .addReg(AMDGPU::EXEC)
 186           .addReg(Src);
 187
 188   BuildMI(MBB, &MI, DL, TII->get(AMDGPU::S_CBRANCH_EXECNZ))
 189           .addOperand(MI.getOperand(1))
 190           .addReg(AMDGPU::EXEC);
 191
 192   MI.eraseFromParent();
 193 }
 194
 195 void SILowerControlFlowPass::EndCf(MachineInstr &MI) {
 196
 197   MachineBasicBlock &MBB = *MI.getParent();
 198   DebugLoc DL = MI.getDebugLoc();
 199   unsigned Reg = MI.getOperand(0).getReg();
 200
 201   BuildMI(MBB, MBB.getFirstNonPHI(), DL,
 202           TII->get(AMDGPU::S_OR_B64), AMDGPU::EXEC)
 203           .addReg(AMDGPU::EXEC)
 204           .addReg(Reg);
 205
 206   MI.eraseFromParent();
 207 }
 208
 209 bool SILowerControlFlowPass::runOnMachineFunction(MachineFunction &MF) {
 210
 211   bool HaveCf = false;
 212
 213   for (MachineFunction::iterator BI = MF.begin(), BE = MF.end();
 214        BI != BE; ++BI) {
 215
 216     MachineBasicBlock &MBB = *BI;
 217     for (MachineBasicBlock::iterator I = MBB.begin(), Next = llvm::next(I);
 218          I != MBB.end(); I = Next) {
 219
 220       Next = llvm::next(I);
 221       MachineInstr &MI = *I;
 222       switch (MI.getOpcode()) {
 223         default: break;
 224         case AMDGPU::SI_IF:
 225           If(MI);
 226           break;
 227
 228         case AMDGPU::SI_ELSE:
 229           Else(MI);
 230           break;
 231
 232         case AMDGPU::SI_BREAK:
 233           Break(MI);
 234           break;
 235
 236         case AMDGPU::SI_IF_BREAK:
 237           IfBreak(MI);
 238           break;
 239
 240         case AMDGPU::SI_ELSE_BREAK:
 241           ElseBreak(MI);
 242           break;
 243
 244         case AMDGPU::SI_LOOP:
 245           Loop(MI);
 246           break;
 247
 248         case AMDGPU::SI_END_CF:
 249           HaveCf = true;
 250           EndCf(MI);
 251           break;
 252       }
 253     }
 254   }
 255
 256   // TODO: What is this good for?
 257   unsigned ShaderType = MF.getInfo<SIMachineFunctionInfo>()->ShaderType;
 258   if (HaveCf && ShaderType == ShaderType::PIXEL) {
 259     for (MachineFunction::iterator BI = MF.begin(), BE = MF.end();
 260          BI != BE; ++BI) {
 261
 262       MachineBasicBlock &MBB = *BI;
 263       if (MBB.succ_empty()) {
 264
 265         MachineInstr &MI = *MBB.getFirstNonPHI();
 266         DebugLoc DL = MI.getDebugLoc();
 267
 268         // If the exec mask is non-zero, skip the next two instructions
 269         BuildMI(MBB, &MI, DL, TII->get(AMDGPU::S_CBRANCH_EXECNZ))
 270                .addImm(3)
 271                .addReg(AMDGPU::EXEC);
 272
 273         // Exec mask is zero: Export to NULL target...
 274         BuildMI(MBB, &MI, DL, TII->get(AMDGPU::EXP))
 275                 .addImm(0)
 276                 .addImm(0x09) // V_008DFC_SQ_EXP_NULL
 277                 .addImm(0)
 278                 .addImm(1)
 279                 .addImm(1)
 280                 .addReg(AMDGPU::SREG_LIT_0)
 281                 .addReg(AMDGPU::SREG_LIT_0)
 282                 .addReg(AMDGPU::SREG_LIT_0)
 283                 .addReg(AMDGPU::SREG_LIT_0);
 284
 285         // ... and terminate wavefront
 286         BuildMI(MBB, &MI, DL, TII->get(AMDGPU::S_ENDPGM));
 287       }
 288     }
 289   }
 290
 291   return true;
 292 }