lib/Target/R600/SIInstructions.td

   1 //===-- SIInstructions.td - SI Instruction Defintions ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 // This file was originally auto-generated from a GPU register header file and
  10 // all the instruction definitions were originally commented out.  Instructions
  11 // that are not yet supported remain commented out.
  12 //===----------------------------------------------------------------------===//
  13
  14 class InterpSlots {
  15 int P0 = 2;
  16 int P10 = 0;
  17 int P20 = 1;
  18 }
  19 def INTERP : InterpSlots;
  20
  21 def InterpSlot : Operand<i32> {
  22   let PrintMethod = "printInterpSlot";
  23 }
  24
  25 def isSI : Predicate<"Subtarget.device()"
  26                             "->getGeneration() == AMDGPUDeviceInfo::HD7XXX">;
  27
  28 let Predicates = [isSI] in {
  29
  30 let neverHasSideEffects = 1 in {
  31 def S_MOV_B32 : SOP1_32 <0x00000003, "S_MOV_B32", []>;
  32 def S_MOV_B64 : SOP1_64 <0x00000004, "S_MOV_B64", []>;
  33 def S_CMOV_B32 : SOP1_32 <0x00000005, "S_CMOV_B32", []>;
  34 def S_CMOV_B64 : SOP1_64 <0x00000006, "S_CMOV_B64", []>;
  35 def S_NOT_B32 : SOP1_32 <0x00000007, "S_NOT_B32", []>;
  36 def S_NOT_B64 : SOP1_64 <0x00000008, "S_NOT_B64", []>;
  37 def S_WQM_B32 : SOP1_32 <0x00000009, "S_WQM_B32", []>;
  38 def S_WQM_B64 : SOP1_64 <0x0000000a, "S_WQM_B64", []>;
  39 def S_BREV_B32 : SOP1_32 <0x0000000b, "S_BREV_B32", []>;
  40 def S_BREV_B64 : SOP1_64 <0x0000000c, "S_BREV_B64", []>;
  41 } // End neverHasSideEffects = 1
  42 ////def S_BCNT0_I32_B32 : SOP1_BCNT0 <0x0000000d, "S_BCNT0_I32_B32", []>;
  43 ////def S_BCNT0_I32_B64 : SOP1_BCNT0 <0x0000000e, "S_BCNT0_I32_B64", []>;
  44 ////def S_BCNT1_I32_B32 : SOP1_BCNT1 <0x0000000f, "S_BCNT1_I32_B32", []>;
  45 ////def S_BCNT1_I32_B64 : SOP1_BCNT1 <0x00000010, "S_BCNT1_I32_B64", []>;
  46 ////def S_FF0_I32_B32 : SOP1_FF0 <0x00000011, "S_FF0_I32_B32", []>;
  47 ////def S_FF0_I32_B64 : SOP1_FF0 <0x00000012, "S_FF0_I32_B64", []>;
  48 ////def S_FF1_I32_B32 : SOP1_FF1 <0x00000013, "S_FF1_I32_B32", []>;
  49 ////def S_FF1_I32_B64 : SOP1_FF1 <0x00000014, "S_FF1_I32_B64", []>;
  50 //def S_FLBIT_I32_B32 : SOP1_32 <0x00000015, "S_FLBIT_I32_B32", []>;
  51 //def S_FLBIT_I32_B64 : SOP1_32 <0x00000016, "S_FLBIT_I32_B64", []>;
  52 def S_FLBIT_I32 : SOP1_32 <0x00000017, "S_FLBIT_I32", []>;
  53 //def S_FLBIT_I32_I64 : SOP1_32 <0x00000018, "S_FLBIT_I32_I64", []>;
  54 //def S_SEXT_I32_I8 : SOP1_32 <0x00000019, "S_SEXT_I32_I8", []>;
  55 //def S_SEXT_I32_I16 : SOP1_32 <0x0000001a, "S_SEXT_I32_I16", []>;
  56 ////def S_BITSET0_B32 : SOP1_BITSET0 <0x0000001b, "S_BITSET0_B32", []>;
  57 ////def S_BITSET0_B64 : SOP1_BITSET0 <0x0000001c, "S_BITSET0_B64", []>;
  58 ////def S_BITSET1_B32 : SOP1_BITSET1 <0x0000001d, "S_BITSET1_B32", []>;
  59 ////def S_BITSET1_B64 : SOP1_BITSET1 <0x0000001e, "S_BITSET1_B64", []>;
  60 def S_GETPC_B64 : SOP1_64 <0x0000001f, "S_GETPC_B64", []>;
  61 def S_SETPC_B64 : SOP1_64 <0x00000020, "S_SETPC_B64", []>;
  62 def S_SWAPPC_B64 : SOP1_64 <0x00000021, "S_SWAPPC_B64", []>;
  63 def S_RFE_B64 : SOP1_64 <0x00000022, "S_RFE_B64", []>;
  64
  65 let hasSideEffects = 1, Uses = [EXEC], Defs = [EXEC] in {
  66
  67 def S_AND_SAVEEXEC_B64 : SOP1_64 <0x00000024, "S_AND_SAVEEXEC_B64", []>;
  68 def S_OR_SAVEEXEC_B64 : SOP1_64 <0x00000025, "S_OR_SAVEEXEC_B64", []>;
  69 def S_XOR_SAVEEXEC_B64 : SOP1_64 <0x00000026, "S_XOR_SAVEEXEC_B64", []>;
  70 def S_ANDN2_SAVEEXEC_B64 : SOP1_64 <0x00000027, "S_ANDN2_SAVEEXEC_B64", []>;
  71 def S_ORN2_SAVEEXEC_B64 : SOP1_64 <0x00000028, "S_ORN2_SAVEEXEC_B64", []>;
  72 def S_NAND_SAVEEXEC_B64 : SOP1_64 <0x00000029, "S_NAND_SAVEEXEC_B64", []>;
  73 def S_NOR_SAVEEXEC_B64 : SOP1_64 <0x0000002a, "S_NOR_SAVEEXEC_B64", []>;
  74 def S_XNOR_SAVEEXEC_B64 : SOP1_64 <0x0000002b, "S_XNOR_SAVEEXEC_B64", []>;
  75
  76 } // End hasSideEffects = 1
  77
  78 def S_QUADMASK_B32 : SOP1_32 <0x0000002c, "S_QUADMASK_B32", []>;
  79 def S_QUADMASK_B64 : SOP1_64 <0x0000002d, "S_QUADMASK_B64", []>;
  80 def S_MOVRELS_B32 : SOP1_32 <0x0000002e, "S_MOVRELS_B32", []>;
  81 def S_MOVRELS_B64 : SOP1_64 <0x0000002f, "S_MOVRELS_B64", []>;
  82 def S_MOVRELD_B32 : SOP1_32 <0x00000030, "S_MOVRELD_B32", []>;
  83 def S_MOVRELD_B64 : SOP1_64 <0x00000031, "S_MOVRELD_B64", []>;
  84 //def S_CBRANCH_JOIN : SOP1_ <0x00000032, "S_CBRANCH_JOIN", []>;
  85 def S_MOV_REGRD_B32 : SOP1_32 <0x00000033, "S_MOV_REGRD_B32", []>;
  86 def S_ABS_I32 : SOP1_32 <0x00000034, "S_ABS_I32", []>;
  87 def S_MOV_FED_B32 : SOP1_32 <0x00000035, "S_MOV_FED_B32", []>;
  88 def S_MOVK_I32 : SOPK_32 <0x00000000, "S_MOVK_I32", []>;
  89 def S_CMOVK_I32 : SOPK_32 <0x00000002, "S_CMOVK_I32", []>;
  90
  91 /*
  92 This instruction is disabled for now until we can figure out how to teach
  93 the instruction selector to correctly use the  S_CMP* vs V_CMP*
  94 instructions.
  95
  96 When this instruction is enabled the code generator sometimes produces this
  97 invalid sequence:
  98
  99 SCC = S_CMPK_EQ_I32 SGPR0, imm
 100 VCC = COPY SCC
 101 VGPR0 = V_CNDMASK VCC, VGPR0, VGPR1
 102
 103 def S_CMPK_EQ_I32 : SOPK <
 104   0x00000003, (outs SCCReg:$dst), (ins SReg_32:$src0, i32imm:$src1),
 105   "S_CMPK_EQ_I32",
 106   [(set SCCReg:$dst, (setcc SReg_32:$src0, imm:$src1, SETEQ))]
 107 >;
 108 */
 109
 110 def S_CMPK_LG_I32 : SOPK_32 <0x00000004, "S_CMPK_LG_I32", []>;
 111 def S_CMPK_GT_I32 : SOPK_32 <0x00000005, "S_CMPK_GT_I32", []>;
 112 def S_CMPK_GE_I32 : SOPK_32 <0x00000006, "S_CMPK_GE_I32", []>;
 113 def S_CMPK_LT_I32 : SOPK_32 <0x00000007, "S_CMPK_LT_I32", []>;
 114 def S_CMPK_LE_I32 : SOPK_32 <0x00000008, "S_CMPK_LE_I32", []>;
 115 def S_CMPK_EQ_U32 : SOPK_32 <0x00000009, "S_CMPK_EQ_U32", []>;
 116 def S_CMPK_LG_U32 : SOPK_32 <0x0000000a, "S_CMPK_LG_U32", []>;
 117 def S_CMPK_GT_U32 : SOPK_32 <0x0000000b, "S_CMPK_GT_U32", []>;
 118 def S_CMPK_GE_U32 : SOPK_32 <0x0000000c, "S_CMPK_GE_U32", []>;
 119 def S_CMPK_LT_U32 : SOPK_32 <0x0000000d, "S_CMPK_LT_U32", []>;
 120 def S_CMPK_LE_U32 : SOPK_32 <0x0000000e, "S_CMPK_LE_U32", []>;
 121 def S_ADDK_I32 : SOPK_32 <0x0000000f, "S_ADDK_I32", []>;
 122 def S_MULK_I32 : SOPK_32 <0x00000010, "S_MULK_I32", []>;
 123 //def S_CBRANCH_I_FORK : SOPK_ <0x00000011, "S_CBRANCH_I_FORK", []>;
 124 def S_GETREG_B32 : SOPK_32 <0x00000012, "S_GETREG_B32", []>;
 125 def S_SETREG_B32 : SOPK_32 <0x00000013, "S_SETREG_B32", []>;
 126 def S_GETREG_REGRD_B32 : SOPK_32 <0x00000014, "S_GETREG_REGRD_B32", []>;
 127 //def S_SETREG_IMM32_B32 : SOPK_32 <0x00000015, "S_SETREG_IMM32_B32", []>;
 128 //def EXP : EXP_ <0x00000000, "EXP", []>;
 129
 130 defm V_CMP_F_F32 : VOPC_32 <0x00000000, "V_CMP_F_F32", []>;
 131 defm V_CMP_LT_F32 : VOPC_32 <0x00000001, "V_CMP_LT_F32", []>;
 132 def : Pat <
 133   (i1 (setcc (f32 VSrc_32:$src0), VReg_32:$src1, COND_LT)),
 134   (V_CMP_LT_F32_e64 VSrc_32:$src0, VReg_32:$src1)
 135 >;
 136 defm V_CMP_EQ_F32 : VOPC_32 <0x00000002, "V_CMP_EQ_F32", []>;
 137 def : Pat <
 138   (i1 (setcc (f32 VSrc_32:$src0), VReg_32:$src1, COND_EQ)),
 139   (V_CMP_EQ_F32_e64 VSrc_32:$src0, VReg_32:$src1)
 140 >;
 141 defm V_CMP_LE_F32 : VOPC_32 <0x00000003, "V_CMP_LE_F32", []>;
 142 def : Pat <
 143   (i1 (setcc (f32 VSrc_32:$src0), VReg_32:$src1, COND_LE)),
 144   (V_CMP_LE_F32_e64 VSrc_32:$src0, VReg_32:$src1)
 145 >;
 146 defm V_CMP_GT_F32 : VOPC_32 <0x00000004, "V_CMP_GT_F32", []>;
 147 def : Pat <
 148   (i1 (setcc (f32 VSrc_32:$src0), VReg_32:$src1, COND_GT)),
 149   (V_CMP_GT_F32_e64 VSrc_32:$src0, VReg_32:$src1)
 150 >;
 151 defm V_CMP_LG_F32 : VOPC_32 <0x00000005, "V_CMP_LG_F32", []>;
 152 def : Pat <
 153   (i1 (setcc (f32 VSrc_32:$src0), VReg_32:$src1, COND_NE)),
 154   (V_CMP_LG_F32_e64 VSrc_32:$src0, VReg_32:$src1)
 155 >;
 156 defm V_CMP_GE_F32 : VOPC_32 <0x00000006, "V_CMP_GE_F32", []>;
 157 def : Pat <
 158   (i1 (setcc (f32 VSrc_32:$src0), VReg_32:$src1, COND_GE)),
 159   (V_CMP_GE_F32_e64 VSrc_32:$src0, VReg_32:$src1)
 160 >;
 161 defm V_CMP_O_F32 : VOPC_32 <0x00000007, "V_CMP_O_F32", []>;
 162 defm V_CMP_U_F32 : VOPC_32 <0x00000008, "V_CMP_U_F32", []>;
 163 defm V_CMP_NGE_F32 : VOPC_32 <0x00000009, "V_CMP_NGE_F32", []>;
 164 defm V_CMP_NLG_F32 : VOPC_32 <0x0000000a, "V_CMP_NLG_F32", []>;
 165 defm V_CMP_NGT_F32 : VOPC_32 <0x0000000b, "V_CMP_NGT_F32", []>;
 166 defm V_CMP_NLE_F32 : VOPC_32 <0x0000000c, "V_CMP_NLE_F32", []>;
 167 defm V_CMP_NEQ_F32 : VOPC_32 <0x0000000d, "V_CMP_NEQ_F32", []>;
 168 def : Pat <
 169   (i1 (setcc (f32 VSrc_32:$src0), VReg_32:$src1, COND_NE)),
 170   (V_CMP_NEQ_F32_e64 VSrc_32:$src0, VReg_32:$src1)
 171 >;
 172 defm V_CMP_NLT_F32 : VOPC_32 <0x0000000e, "V_CMP_NLT_F32", []>;
 173 defm V_CMP_TRU_F32 : VOPC_32 <0x0000000f, "V_CMP_TRU_F32", []>;
 174
 175 //Side effect is writing to EXEC
 176 let hasSideEffects = 1 in {
 177
 178 defm V_CMPX_F_F32 : VOPC_32 <0x00000010, "V_CMPX_F_F32", []>;
 179 defm V_CMPX_LT_F32 : VOPC_32 <0x00000011, "V_CMPX_LT_F32", []>;
 180 defm V_CMPX_EQ_F32 : VOPC_32 <0x00000012, "V_CMPX_EQ_F32", []>;
 181 defm V_CMPX_LE_F32 : VOPC_32 <0x00000013, "V_CMPX_LE_F32", []>;
 182 defm V_CMPX_GT_F32 : VOPC_32 <0x00000014, "V_CMPX_GT_F32", []>;
 183 defm V_CMPX_LG_F32 : VOPC_32 <0x00000015, "V_CMPX_LG_F32", []>;
 184 defm V_CMPX_GE_F32 : VOPC_32 <0x00000016, "V_CMPX_GE_F32", []>;
 185 defm V_CMPX_O_F32 : VOPC_32 <0x00000017, "V_CMPX_O_F32", []>;
 186 defm V_CMPX_U_F32 : VOPC_32 <0x00000018, "V_CMPX_U_F32", []>;
 187 defm V_CMPX_NGE_F32 : VOPC_32 <0x00000019, "V_CMPX_NGE_F32", []>;
 188 defm V_CMPX_NLG_F32 : VOPC_32 <0x0000001a, "V_CMPX_NLG_F32", []>;
 189 defm V_CMPX_NGT_F32 : VOPC_32 <0x0000001b, "V_CMPX_NGT_F32", []>;
 190 defm V_CMPX_NLE_F32 : VOPC_32 <0x0000001c, "V_CMPX_NLE_F32", []>;
 191 defm V_CMPX_NEQ_F32 : VOPC_32 <0x0000001d, "V_CMPX_NEQ_F32", []>;
 192 defm V_CMPX_NLT_F32 : VOPC_32 <0x0000001e, "V_CMPX_NLT_F32", []>;
 193 defm V_CMPX_TRU_F32 : VOPC_32 <0x0000001f, "V_CMPX_TRU_F32", []>;
 194
 195 } // End hasSideEffects = 1
 196
 197 defm V_CMP_F_F64 : VOPC_64 <0x00000020, "V_CMP_F_F64", []>;
 198 defm V_CMP_LT_F64 : VOPC_64 <0x00000021, "V_CMP_LT_F64", []>;
 199 defm V_CMP_EQ_F64 : VOPC_64 <0x00000022, "V_CMP_EQ_F64", []>;
 200 defm V_CMP_LE_F64 : VOPC_64 <0x00000023, "V_CMP_LE_F64", []>;
 201 defm V_CMP_GT_F64 : VOPC_64 <0x00000024, "V_CMP_GT_F64", []>;
 202 defm V_CMP_LG_F64 : VOPC_64 <0x00000025, "V_CMP_LG_F64", []>;
 203 defm V_CMP_GE_F64 : VOPC_64 <0x00000026, "V_CMP_GE_F64", []>;
 204 defm V_CMP_O_F64 : VOPC_64 <0x00000027, "V_CMP_O_F64", []>;
 205 defm V_CMP_U_F64 : VOPC_64 <0x00000028, "V_CMP_U_F64", []>;
 206 defm V_CMP_NGE_F64 : VOPC_64 <0x00000029, "V_CMP_NGE_F64", []>;
 207 defm V_CMP_NLG_F64 : VOPC_64 <0x0000002a, "V_CMP_NLG_F64", []>;
 208 defm V_CMP_NGT_F64 : VOPC_64 <0x0000002b, "V_CMP_NGT_F64", []>;
 209 defm V_CMP_NLE_F64 : VOPC_64 <0x0000002c, "V_CMP_NLE_F64", []>;
 210 defm V_CMP_NEQ_F64 : VOPC_64 <0x0000002d, "V_CMP_NEQ_F64", []>;
 211 defm V_CMP_NLT_F64 : VOPC_64 <0x0000002e, "V_CMP_NLT_F64", []>;
 212 defm V_CMP_TRU_F64 : VOPC_64 <0x0000002f, "V_CMP_TRU_F64", []>;
 213
 214 //Side effect is writing to EXEC
 215 let hasSideEffects = 1 in {
 216
 217 defm V_CMPX_F_F64 : VOPC_64 <0x00000030, "V_CMPX_F_F64", []>;
 218 defm V_CMPX_LT_F64 : VOPC_64 <0x00000031, "V_CMPX_LT_F64", []>;
 219 defm V_CMPX_EQ_F64 : VOPC_64 <0x00000032, "V_CMPX_EQ_F64", []>;
 220 defm V_CMPX_LE_F64 : VOPC_64 <0x00000033, "V_CMPX_LE_F64", []>;
 221 defm V_CMPX_GT_F64 : VOPC_64 <0x00000034, "V_CMPX_GT_F64", []>;
 222 defm V_CMPX_LG_F64 : VOPC_64 <0x00000035, "V_CMPX_LG_F64", []>;
 223 defm V_CMPX_GE_F64 : VOPC_64 <0x00000036, "V_CMPX_GE_F64", []>;
 224 defm V_CMPX_O_F64 : VOPC_64 <0x00000037, "V_CMPX_O_F64", []>;
 225 defm V_CMPX_U_F64 : VOPC_64 <0x00000038, "V_CMPX_U_F64", []>;
 226 defm V_CMPX_NGE_F64 : VOPC_64 <0x00000039, "V_CMPX_NGE_F64", []>;
 227 defm V_CMPX_NLG_F64 : VOPC_64 <0x0000003a, "V_CMPX_NLG_F64", []>;
 228 defm V_CMPX_NGT_F64 : VOPC_64 <0x0000003b, "V_CMPX_NGT_F64", []>;
 229 defm V_CMPX_NLE_F64 : VOPC_64 <0x0000003c, "V_CMPX_NLE_F64", []>;
 230 defm V_CMPX_NEQ_F64 : VOPC_64 <0x0000003d, "V_CMPX_NEQ_F64", []>;
 231 defm V_CMPX_NLT_F64 : VOPC_64 <0x0000003e, "V_CMPX_NLT_F64", []>;
 232 defm V_CMPX_TRU_F64 : VOPC_64 <0x0000003f, "V_CMPX_TRU_F64", []>;
 233
 234 } // End hasSideEffects = 1
 235
 236 defm V_CMPS_F_F32 : VOPC_32 <0x00000040, "V_CMPS_F_F32", []>;
 237 defm V_CMPS_LT_F32 : VOPC_32 <0x00000041, "V_CMPS_LT_F32", []>;
 238 defm V_CMPS_EQ_F32 : VOPC_32 <0x00000042, "V_CMPS_EQ_F32", []>;
 239 defm V_CMPS_LE_F32 : VOPC_32 <0x00000043, "V_CMPS_LE_F32", []>;
 240 defm V_CMPS_GT_F32 : VOPC_32 <0x00000044, "V_CMPS_GT_F32", []>;
 241 defm V_CMPS_LG_F32 : VOPC_32 <0x00000045, "V_CMPS_LG_F32", []>;
 242 defm V_CMPS_GE_F32 : VOPC_32 <0x00000046, "V_CMPS_GE_F32", []>;
 243 defm V_CMPS_O_F32 : VOPC_32 <0x00000047, "V_CMPS_O_F32", []>;
 244 defm V_CMPS_U_F32 : VOPC_32 <0x00000048, "V_CMPS_U_F32", []>;
 245 defm V_CMPS_NGE_F32 : VOPC_32 <0x00000049, "V_CMPS_NGE_F32", []>;
 246 defm V_CMPS_NLG_F32 : VOPC_32 <0x0000004a, "V_CMPS_NLG_F32", []>;
 247 defm V_CMPS_NGT_F32 : VOPC_32 <0x0000004b, "V_CMPS_NGT_F32", []>;
 248 defm V_CMPS_NLE_F32 : VOPC_32 <0x0000004c, "V_CMPS_NLE_F32", []>;
 249 defm V_CMPS_NEQ_F32 : VOPC_32 <0x0000004d, "V_CMPS_NEQ_F32", []>;
 250 defm V_CMPS_NLT_F32 : VOPC_32 <0x0000004e, "V_CMPS_NLT_F32", []>;
 251 defm V_CMPS_TRU_F32 : VOPC_32 <0x0000004f, "V_CMPS_TRU_F32", []>;
 252 defm V_CMPSX_F_F32 : VOPC_32 <0x00000050, "V_CMPSX_F_F32", []>;
 253 defm V_CMPSX_LT_F32 : VOPC_32 <0x00000051, "V_CMPSX_LT_F32", []>;
 254 defm V_CMPSX_EQ_F32 : VOPC_32 <0x00000052, "V_CMPSX_EQ_F32", []>;
 255 defm V_CMPSX_LE_F32 : VOPC_32 <0x00000053, "V_CMPSX_LE_F32", []>;
 256 defm V_CMPSX_GT_F32 : VOPC_32 <0x00000054, "V_CMPSX_GT_F32", []>;
 257 defm V_CMPSX_LG_F32 : VOPC_32 <0x00000055, "V_CMPSX_LG_F32", []>;
 258 defm V_CMPSX_GE_F32 : VOPC_32 <0x00000056, "V_CMPSX_GE_F32", []>;
 259 defm V_CMPSX_O_F32 : VOPC_32 <0x00000057, "V_CMPSX_O_F32", []>;
 260 defm V_CMPSX_U_F32 : VOPC_32 <0x00000058, "V_CMPSX_U_F32", []>;
 261 defm V_CMPSX_NGE_F32 : VOPC_32 <0x00000059, "V_CMPSX_NGE_F32", []>;
 262 defm V_CMPSX_NLG_F32 : VOPC_32 <0x0000005a, "V_CMPSX_NLG_F32", []>;
 263 defm V_CMPSX_NGT_F32 : VOPC_32 <0x0000005b, "V_CMPSX_NGT_F32", []>;
 264 defm V_CMPSX_NLE_F32 : VOPC_32 <0x0000005c, "V_CMPSX_NLE_F32", []>;
 265 defm V_CMPSX_NEQ_F32 : VOPC_32 <0x0000005d, "V_CMPSX_NEQ_F32", []>;
 266 defm V_CMPSX_NLT_F32 : VOPC_32 <0x0000005e, "V_CMPSX_NLT_F32", []>;
 267 defm V_CMPSX_TRU_F32 : VOPC_32 <0x0000005f, "V_CMPSX_TRU_F32", []>;
 268 defm V_CMPS_F_F64 : VOPC_64 <0x00000060, "V_CMPS_F_F64", []>;
 269 defm V_CMPS_LT_F64 : VOPC_64 <0x00000061, "V_CMPS_LT_F64", []>;
 270 defm V_CMPS_EQ_F64 : VOPC_64 <0x00000062, "V_CMPS_EQ_F64", []>;
 271 defm V_CMPS_LE_F64 : VOPC_64 <0x00000063, "V_CMPS_LE_F64", []>;
 272 defm V_CMPS_GT_F64 : VOPC_64 <0x00000064, "V_CMPS_GT_F64", []>;
 273 defm V_CMPS_LG_F64 : VOPC_64 <0x00000065, "V_CMPS_LG_F64", []>;
 274 defm V_CMPS_GE_F64 : VOPC_64 <0x00000066, "V_CMPS_GE_F64", []>;
 275 defm V_CMPS_O_F64 : VOPC_64 <0x00000067, "V_CMPS_O_F64", []>;
 276 defm V_CMPS_U_F64 : VOPC_64 <0x00000068, "V_CMPS_U_F64", []>;
 277 defm V_CMPS_NGE_F64 : VOPC_64 <0x00000069, "V_CMPS_NGE_F64", []>;
 278 defm V_CMPS_NLG_F64 : VOPC_64 <0x0000006a, "V_CMPS_NLG_F64", []>;
 279 defm V_CMPS_NGT_F64 : VOPC_64 <0x0000006b, "V_CMPS_NGT_F64", []>;
 280 defm V_CMPS_NLE_F64 : VOPC_64 <0x0000006c, "V_CMPS_NLE_F64", []>;
 281 defm V_CMPS_NEQ_F64 : VOPC_64 <0x0000006d, "V_CMPS_NEQ_F64", []>;
 282 defm V_CMPS_NLT_F64 : VOPC_64 <0x0000006e, "V_CMPS_NLT_F64", []>;
 283 defm V_CMPS_TRU_F64 : VOPC_64 <0x0000006f, "V_CMPS_TRU_F64", []>;
 284 defm V_CMPSX_F_F64 : VOPC_64 <0x00000070, "V_CMPSX_F_F64", []>;
 285 defm V_CMPSX_LT_F64 : VOPC_64 <0x00000071, "V_CMPSX_LT_F64", []>;
 286 defm V_CMPSX_EQ_F64 : VOPC_64 <0x00000072, "V_CMPSX_EQ_F64", []>;
 287 defm V_CMPSX_LE_F64 : VOPC_64 <0x00000073, "V_CMPSX_LE_F64", []>;
 288 defm V_CMPSX_GT_F64 : VOPC_64 <0x00000074, "V_CMPSX_GT_F64", []>;
 289 defm V_CMPSX_LG_F64 : VOPC_64 <0x00000075, "V_CMPSX_LG_F64", []>;
 290 defm V_CMPSX_GE_F64 : VOPC_64 <0x00000076, "V_CMPSX_GE_F64", []>;
 291 defm V_CMPSX_O_F64 : VOPC_64 <0x00000077, "V_CMPSX_O_F64", []>;
 292 defm V_CMPSX_U_F64 : VOPC_64 <0x00000078, "V_CMPSX_U_F64", []>;
 293 defm V_CMPSX_NGE_F64 : VOPC_64 <0x00000079, "V_CMPSX_NGE_F64", []>;
 294 defm V_CMPSX_NLG_F64 : VOPC_64 <0x0000007a, "V_CMPSX_NLG_F64", []>;
 295 defm V_CMPSX_NGT_F64 : VOPC_64 <0x0000007b, "V_CMPSX_NGT_F64", []>;
 296 defm V_CMPSX_NLE_F64 : VOPC_64 <0x0000007c, "V_CMPSX_NLE_F64", []>;
 297 defm V_CMPSX_NEQ_F64 : VOPC_64 <0x0000007d, "V_CMPSX_NEQ_F64", []>;
 298 defm V_CMPSX_NLT_F64 : VOPC_64 <0x0000007e, "V_CMPSX_NLT_F64", []>;
 299 defm V_CMPSX_TRU_F64 : VOPC_64 <0x0000007f, "V_CMPSX_TRU_F64", []>;
 300 defm V_CMP_F_I32 : VOPC_32 <0x00000080, "V_CMP_F_I32", []>;
 301 defm V_CMP_LT_I32 : VOPC_32 <0x00000081, "V_CMP_LT_I32", []>;
 302 def : Pat <
 303   (i1 (setcc (i32 VSrc_32:$src0), VReg_32:$src1, COND_LT)),
 304   (V_CMP_LT_I32_e64 VSrc_32:$src0, VReg_32:$src1)
 305 >;
 306 defm V_CMP_EQ_I32 : VOPC_32 <0x00000082, "V_CMP_EQ_I32", []>;
 307 def : Pat <
 308   (i1 (setcc (i32 VSrc_32:$src0), VReg_32:$src1, COND_EQ)),
 309   (V_CMP_EQ_I32_e64 VSrc_32:$src0, VReg_32:$src1)
 310 >;
 311 defm V_CMP_LE_I32 : VOPC_32 <0x00000083, "V_CMP_LE_I32", []>;
 312 def : Pat <
 313   (i1 (setcc (i32 VSrc_32:$src0), VReg_32:$src1, COND_LE)),
 314   (V_CMP_LE_I32_e64 VSrc_32:$src0, VReg_32:$src1)
 315 >;
 316 defm V_CMP_GT_I32 : VOPC_32 <0x00000084, "V_CMP_GT_I32", []>;
 317 def : Pat <
 318   (i1 (setcc (i32 VSrc_32:$src0), VReg_32:$src1, COND_GT)),
 319   (V_CMP_GT_I32_e64 VSrc_32:$src0, VReg_32:$src1)
 320 >;
 321 defm V_CMP_NE_I32 : VOPC_32 <0x00000085, "V_CMP_NE_I32", []>;
 322 def : Pat <
 323   (i1 (setcc (i32 VSrc_32:$src0), VReg_32:$src1, COND_NE)),
 324   (V_CMP_NE_I32_e64 VSrc_32:$src0, VReg_32:$src1)
 325 >;
 326 defm V_CMP_GE_I32 : VOPC_32 <0x00000086, "V_CMP_GE_I32", []>;
 327 def : Pat <
 328   (i1 (setcc (i32 VSrc_32:$src0), VReg_32:$src1, COND_GE)),
 329   (V_CMP_GE_I32_e64 VSrc_32:$src0, VReg_32:$src1)
 330 >;
 331 defm V_CMP_T_I32 : VOPC_32 <0x00000087, "V_CMP_T_I32", []>;
 332
 333 let hasSideEffects = 1 in {
 334
 335 defm V_CMPX_F_I32 : VOPC_32 <0x00000090, "V_CMPX_F_I32", []>;
 336 defm V_CMPX_LT_I32 : VOPC_32 <0x00000091, "V_CMPX_LT_I32", []>;
 337 defm V_CMPX_EQ_I32 : VOPC_32 <0x00000092, "V_CMPX_EQ_I32", []>;
 338 defm V_CMPX_LE_I32 : VOPC_32 <0x00000093, "V_CMPX_LE_I32", []>;
 339 defm V_CMPX_GT_I32 : VOPC_32 <0x00000094, "V_CMPX_GT_I32", []>;
 340 defm V_CMPX_NE_I32 : VOPC_32 <0x00000095, "V_CMPX_NE_I32", []>;
 341 defm V_CMPX_GE_I32 : VOPC_32 <0x00000096, "V_CMPX_GE_I32", []>;
 342 defm V_CMPX_T_I32 : VOPC_32 <0x00000097, "V_CMPX_T_I32", []>;
 343
 344 } // End hasSideEffects
 345
 346 defm V_CMP_F_I64 : VOPC_64 <0x000000a0, "V_CMP_F_I64", []>;
 347 defm V_CMP_LT_I64 : VOPC_64 <0x000000a1, "V_CMP_LT_I64", []>;
 348 defm V_CMP_EQ_I64 : VOPC_64 <0x000000a2, "V_CMP_EQ_I64", []>;
 349 defm V_CMP_LE_I64 : VOPC_64 <0x000000a3, "V_CMP_LE_I64", []>;
 350 defm V_CMP_GT_I64 : VOPC_64 <0x000000a4, "V_CMP_GT_I64", []>;
 351 defm V_CMP_NE_I64 : VOPC_64 <0x000000a5, "V_CMP_NE_I64", []>;
 352 defm V_CMP_GE_I64 : VOPC_64 <0x000000a6, "V_CMP_GE_I64", []>;
 353 defm V_CMP_T_I64 : VOPC_64 <0x000000a7, "V_CMP_T_I64", []>;
 354
 355 let hasSideEffects = 1 in {
 356
 357 defm V_CMPX_F_I64 : VOPC_64 <0x000000b0, "V_CMPX_F_I64", []>;
 358 defm V_CMPX_LT_I64 : VOPC_64 <0x000000b1, "V_CMPX_LT_I64", []>;
 359 defm V_CMPX_EQ_I64 : VOPC_64 <0x000000b2, "V_CMPX_EQ_I64", []>;
 360 defm V_CMPX_LE_I64 : VOPC_64 <0x000000b3, "V_CMPX_LE_I64", []>;
 361 defm V_CMPX_GT_I64 : VOPC_64 <0x000000b4, "V_CMPX_GT_I64", []>;
 362 defm V_CMPX_NE_I64 : VOPC_64 <0x000000b5, "V_CMPX_NE_I64", []>;
 363 defm V_CMPX_GE_I64 : VOPC_64 <0x000000b6, "V_CMPX_GE_I64", []>;
 364 defm V_CMPX_T_I64 : VOPC_64 <0x000000b7, "V_CMPX_T_I64", []>;
 365
 366 } // End hasSideEffects
 367
 368 defm V_CMP_F_U32 : VOPC_32 <0x000000c0, "V_CMP_F_U32", []>;
 369 defm V_CMP_LT_U32 : VOPC_32 <0x000000c1, "V_CMP_LT_U32", []>;
 370 defm V_CMP_EQ_U32 : VOPC_32 <0x000000c2, "V_CMP_EQ_U32", []>;
 371 defm V_CMP_LE_U32 : VOPC_32 <0x000000c3, "V_CMP_LE_U32", []>;
 372 defm V_CMP_GT_U32 : VOPC_32 <0x000000c4, "V_CMP_GT_U32", []>;
 373 defm V_CMP_NE_U32 : VOPC_32 <0x000000c5, "V_CMP_NE_U32", []>;
 374 defm V_CMP_GE_U32 : VOPC_32 <0x000000c6, "V_CMP_GE_U32", []>;
 375 defm V_CMP_T_U32 : VOPC_32 <0x000000c7, "V_CMP_T_U32", []>;
 376
 377 let hasSideEffects = 1 in {
 378
 379 defm V_CMPX_F_U32 : VOPC_32 <0x000000d0, "V_CMPX_F_U32", []>;
 380 defm V_CMPX_LT_U32 : VOPC_32 <0x000000d1, "V_CMPX_LT_U32", []>;
 381 defm V_CMPX_EQ_U32 : VOPC_32 <0x000000d2, "V_CMPX_EQ_U32", []>;
 382 defm V_CMPX_LE_U32 : VOPC_32 <0x000000d3, "V_CMPX_LE_U32", []>;
 383 defm V_CMPX_GT_U32 : VOPC_32 <0x000000d4, "V_CMPX_GT_U32", []>;
 384 defm V_CMPX_NE_U32 : VOPC_32 <0x000000d5, "V_CMPX_NE_U32", []>;
 385 defm V_CMPX_GE_U32 : VOPC_32 <0x000000d6, "V_CMPX_GE_U32", []>;
 386 defm V_CMPX_T_U32 : VOPC_32 <0x000000d7, "V_CMPX_T_U32", []>;
 387
 388 } // End hasSideEffects
 389
 390 defm V_CMP_F_U64 : VOPC_64 <0x000000e0, "V_CMP_F_U64", []>;
 391 defm V_CMP_LT_U64 : VOPC_64 <0x000000e1, "V_CMP_LT_U64", []>;
 392 defm V_CMP_EQ_U64 : VOPC_64 <0x000000e2, "V_CMP_EQ_U64", []>;
 393 defm V_CMP_LE_U64 : VOPC_64 <0x000000e3, "V_CMP_LE_U64", []>;
 394 defm V_CMP_GT_U64 : VOPC_64 <0x000000e4, "V_CMP_GT_U64", []>;
 395 defm V_CMP_NE_U64 : VOPC_64 <0x000000e5, "V_CMP_NE_U64", []>;
 396 defm V_CMP_GE_U64 : VOPC_64 <0x000000e6, "V_CMP_GE_U64", []>;
 397 defm V_CMP_T_U64 : VOPC_64 <0x000000e7, "V_CMP_T_U64", []>;
 398 defm V_CMPX_F_U64 : VOPC_64 <0x000000f0, "V_CMPX_F_U64", []>;
 399 defm V_CMPX_LT_U64 : VOPC_64 <0x000000f1, "V_CMPX_LT_U64", []>;
 400 defm V_CMPX_EQ_U64 : VOPC_64 <0x000000f2, "V_CMPX_EQ_U64", []>;
 401 defm V_CMPX_LE_U64 : VOPC_64 <0x000000f3, "V_CMPX_LE_U64", []>;
 402 defm V_CMPX_GT_U64 : VOPC_64 <0x000000f4, "V_CMPX_GT_U64", []>;
 403 defm V_CMPX_NE_U64 : VOPC_64 <0x000000f5, "V_CMPX_NE_U64", []>;
 404 defm V_CMPX_GE_U64 : VOPC_64 <0x000000f6, "V_CMPX_GE_U64", []>;
 405 defm V_CMPX_T_U64 : VOPC_64 <0x000000f7, "V_CMPX_T_U64", []>;
 406 defm V_CMP_CLASS_F32 : VOPC_32 <0x00000088, "V_CMP_CLASS_F32", []>;
 407 defm V_CMPX_CLASS_F32 : VOPC_32 <0x00000098, "V_CMPX_CLASS_F32", []>;
 408 defm V_CMP_CLASS_F64 : VOPC_64 <0x000000a8, "V_CMP_CLASS_F64", []>;
 409 defm V_CMPX_CLASS_F64 : VOPC_64 <0x000000b8, "V_CMPX_CLASS_F64", []>;
 410 //def BUFFER_LOAD_FORMAT_X : MUBUF_ <0x00000000, "BUFFER_LOAD_FORMAT_X", []>;
 411 //def BUFFER_LOAD_FORMAT_XY : MUBUF_ <0x00000001, "BUFFER_LOAD_FORMAT_XY", []>;
 412 //def BUFFER_LOAD_FORMAT_XYZ : MUBUF_ <0x00000002, "BUFFER_LOAD_FORMAT_XYZ", []>;
 413 def BUFFER_LOAD_FORMAT_XYZW : MUBUF_Load_Helper <0x00000003, "BUFFER_LOAD_FORMAT_XYZW", VReg_128>;
 414 //def BUFFER_STORE_FORMAT_X : MUBUF_ <0x00000004, "BUFFER_STORE_FORMAT_X", []>;
 415 //def BUFFER_STORE_FORMAT_XY : MUBUF_ <0x00000005, "BUFFER_STORE_FORMAT_XY", []>;
 416 //def BUFFER_STORE_FORMAT_XYZ : MUBUF_ <0x00000006, "BUFFER_STORE_FORMAT_XYZ", []>;
 417 //def BUFFER_STORE_FORMAT_XYZW : MUBUF_ <0x00000007, "BUFFER_STORE_FORMAT_XYZW", []>;
 418 //def BUFFER_LOAD_UBYTE : MUBUF_ <0x00000008, "BUFFER_LOAD_UBYTE", []>;
 419 //def BUFFER_LOAD_SBYTE : MUBUF_ <0x00000009, "BUFFER_LOAD_SBYTE", []>;
 420 //def BUFFER_LOAD_USHORT : MUBUF_ <0x0000000a, "BUFFER_LOAD_USHORT", []>;
 421 //def BUFFER_LOAD_SSHORT : MUBUF_ <0x0000000b, "BUFFER_LOAD_SSHORT", []>;
 422 //def BUFFER_LOAD_DWORD : MUBUF_ <0x0000000c, "BUFFER_LOAD_DWORD", []>;
 423 //def BUFFER_LOAD_DWORDX2 : MUBUF_DWORDX2 <0x0000000d, "BUFFER_LOAD_DWORDX2", []>;
 424 //def BUFFER_LOAD_DWORDX4 : MUBUF_DWORDX4 <0x0000000e, "BUFFER_LOAD_DWORDX4", []>;
 425 //def BUFFER_STORE_BYTE : MUBUF_ <0x00000018, "BUFFER_STORE_BYTE", []>;
 426 //def BUFFER_STORE_SHORT : MUBUF_ <0x0000001a, "BUFFER_STORE_SHORT", []>;
 427 //def BUFFER_STORE_DWORD : MUBUF_ <0x0000001c, "BUFFER_STORE_DWORD", []>;
 428 //def BUFFER_STORE_DWORDX2 : MUBUF_DWORDX2 <0x0000001d, "BUFFER_STORE_DWORDX2", []>;
 429 //def BUFFER_STORE_DWORDX4 : MUBUF_DWORDX4 <0x0000001e, "BUFFER_STORE_DWORDX4", []>;
 430 //def BUFFER_ATOMIC_SWAP : MUBUF_ <0x00000030, "BUFFER_ATOMIC_SWAP", []>;
 431 //def BUFFER_ATOMIC_CMPSWAP : MUBUF_ <0x00000031, "BUFFER_ATOMIC_CMPSWAP", []>;
 432 //def BUFFER_ATOMIC_ADD : MUBUF_ <0x00000032, "BUFFER_ATOMIC_ADD", []>;
 433 //def BUFFER_ATOMIC_SUB : MUBUF_ <0x00000033, "BUFFER_ATOMIC_SUB", []>;
 434 //def BUFFER_ATOMIC_RSUB : MUBUF_ <0x00000034, "BUFFER_ATOMIC_RSUB", []>;
 435 //def BUFFER_ATOMIC_SMIN : MUBUF_ <0x00000035, "BUFFER_ATOMIC_SMIN", []>;
 436 //def BUFFER_ATOMIC_UMIN : MUBUF_ <0x00000036, "BUFFER_ATOMIC_UMIN", []>;
 437 //def BUFFER_ATOMIC_SMAX : MUBUF_ <0x00000037, "BUFFER_ATOMIC_SMAX", []>;
 438 //def BUFFER_ATOMIC_UMAX : MUBUF_ <0x00000038, "BUFFER_ATOMIC_UMAX", []>;
 439 //def BUFFER_ATOMIC_AND : MUBUF_ <0x00000039, "BUFFER_ATOMIC_AND", []>;
 440 //def BUFFER_ATOMIC_OR : MUBUF_ <0x0000003a, "BUFFER_ATOMIC_OR", []>;
 441 //def BUFFER_ATOMIC_XOR : MUBUF_ <0x0000003b, "BUFFER_ATOMIC_XOR", []>;
 442 //def BUFFER_ATOMIC_INC : MUBUF_ <0x0000003c, "BUFFER_ATOMIC_INC", []>;
 443 //def BUFFER_ATOMIC_DEC : MUBUF_ <0x0000003d, "BUFFER_ATOMIC_DEC", []>;
 444 //def BUFFER_ATOMIC_FCMPSWAP : MUBUF_ <0x0000003e, "BUFFER_ATOMIC_FCMPSWAP", []>;
 445 //def BUFFER_ATOMIC_FMIN : MUBUF_ <0x0000003f, "BUFFER_ATOMIC_FMIN", []>;
 446 //def BUFFER_ATOMIC_FMAX : MUBUF_ <0x00000040, "BUFFER_ATOMIC_FMAX", []>;
 447 //def BUFFER_ATOMIC_SWAP_X2 : MUBUF_X2 <0x00000050, "BUFFER_ATOMIC_SWAP_X2", []>;
 448 //def BUFFER_ATOMIC_CMPSWAP_X2 : MUBUF_X2 <0x00000051, "BUFFER_ATOMIC_CMPSWAP_X2", []>;
 449 //def BUFFER_ATOMIC_ADD_X2 : MUBUF_X2 <0x00000052, "BUFFER_ATOMIC_ADD_X2", []>;
 450 //def BUFFER_ATOMIC_SUB_X2 : MUBUF_X2 <0x00000053, "BUFFER_ATOMIC_SUB_X2", []>;
 451 //def BUFFER_ATOMIC_RSUB_X2 : MUBUF_X2 <0x00000054, "BUFFER_ATOMIC_RSUB_X2", []>;
 452 //def BUFFER_ATOMIC_SMIN_X2 : MUBUF_X2 <0x00000055, "BUFFER_ATOMIC_SMIN_X2", []>;
 453 //def BUFFER_ATOMIC_UMIN_X2 : MUBUF_X2 <0x00000056, "BUFFER_ATOMIC_UMIN_X2", []>;
 454 //def BUFFER_ATOMIC_SMAX_X2 : MUBUF_X2 <0x00000057, "BUFFER_ATOMIC_SMAX_X2", []>;
 455 //def BUFFER_ATOMIC_UMAX_X2 : MUBUF_X2 <0x00000058, "BUFFER_ATOMIC_UMAX_X2", []>;
 456 //def BUFFER_ATOMIC_AND_X2 : MUBUF_X2 <0x00000059, "BUFFER_ATOMIC_AND_X2", []>;
 457 //def BUFFER_ATOMIC_OR_X2 : MUBUF_X2 <0x0000005a, "BUFFER_ATOMIC_OR_X2", []>;
 458 //def BUFFER_ATOMIC_XOR_X2 : MUBUF_X2 <0x0000005b, "BUFFER_ATOMIC_XOR_X2", []>;
 459 //def BUFFER_ATOMIC_INC_X2 : MUBUF_X2 <0x0000005c, "BUFFER_ATOMIC_INC_X2", []>;
 460 //def BUFFER_ATOMIC_DEC_X2 : MUBUF_X2 <0x0000005d, "BUFFER_ATOMIC_DEC_X2", []>;
 461 //def BUFFER_ATOMIC_FCMPSWAP_X2 : MUBUF_X2 <0x0000005e, "BUFFER_ATOMIC_FCMPSWAP_X2", []>;
 462 //def BUFFER_ATOMIC_FMIN_X2 : MUBUF_X2 <0x0000005f, "BUFFER_ATOMIC_FMIN_X2", []>;
 463 //def BUFFER_ATOMIC_FMAX_X2 : MUBUF_X2 <0x00000060, "BUFFER_ATOMIC_FMAX_X2", []>;
 464 //def BUFFER_WBINVL1_SC : MUBUF_WBINVL1 <0x00000070, "BUFFER_WBINVL1_SC", []>;
 465 //def BUFFER_WBINVL1 : MUBUF_WBINVL1 <0x00000071, "BUFFER_WBINVL1", []>;
 466 //def TBUFFER_LOAD_FORMAT_X : MTBUF_ <0x00000000, "TBUFFER_LOAD_FORMAT_X", []>;
 467 //def TBUFFER_LOAD_FORMAT_XY : MTBUF_ <0x00000001, "TBUFFER_LOAD_FORMAT_XY", []>;
 468 //def TBUFFER_LOAD_FORMAT_XYZ : MTBUF_ <0x00000002, "TBUFFER_LOAD_FORMAT_XYZ", []>;
 469 def TBUFFER_LOAD_FORMAT_XYZW : MTBUF_Load_Helper <0x00000003, "TBUFFER_LOAD_FORMAT_XYZW", VReg_128>;
 470 //def TBUFFER_STORE_FORMAT_X : MTBUF_ <0x00000004, "TBUFFER_STORE_FORMAT_X", []>;
 471 //def TBUFFER_STORE_FORMAT_XY : MTBUF_ <0x00000005, "TBUFFER_STORE_FORMAT_XY", []>;
 472 //def TBUFFER_STORE_FORMAT_XYZ : MTBUF_ <0x00000006, "TBUFFER_STORE_FORMAT_XYZ", []>;
 473 //def TBUFFER_STORE_FORMAT_XYZW : MTBUF_ <0x00000007, "TBUFFER_STORE_FORMAT_XYZW", []>;
 474
 475 let mayLoad = 1 in {
 476
 477 defm S_LOAD_DWORD : SMRD_Helper <0x00000000, "S_LOAD_DWORD", SReg_32>;
 478
 479 //def S_LOAD_DWORDX2 : SMRD_DWORDX2 <0x00000001, "S_LOAD_DWORDX2", []>;
 480 defm S_LOAD_DWORDX4 : SMRD_Helper <0x00000002, "S_LOAD_DWORDX4", SReg_128>;
 481 defm S_LOAD_DWORDX8 : SMRD_Helper <0x00000003, "S_LOAD_DWORDX8", SReg_256>;
 482 //def S_LOAD_DWORDX16 : SMRD_DWORDX16 <0x00000004, "S_LOAD_DWORDX16", []>;
 483 //def S_BUFFER_LOAD_DWORD : SMRD_ <0x00000008, "S_BUFFER_LOAD_DWORD", []>;
 484 //def S_BUFFER_LOAD_DWORDX2 : SMRD_DWORDX2 <0x00000009, "S_BUFFER_LOAD_DWORDX2", []>;
 485 //def S_BUFFER_LOAD_DWORDX4 : SMRD_DWORDX4 <0x0000000a, "S_BUFFER_LOAD_DWORDX4", []>;
 486 //def S_BUFFER_LOAD_DWORDX8 : SMRD_DWORDX8 <0x0000000b, "S_BUFFER_LOAD_DWORDX8", []>;
 487 //def S_BUFFER_LOAD_DWORDX16 : SMRD_DWORDX16 <0x0000000c, "S_BUFFER_LOAD_DWORDX16", []>;
 488
 489 } // mayLoad = 1
 490
 491 //def S_MEMTIME : SMRD_ <0x0000001e, "S_MEMTIME", []>;
 492 //def S_DCACHE_INV : SMRD_ <0x0000001f, "S_DCACHE_INV", []>;
 493 //def IMAGE_LOAD : MIMG_NoPattern_ <"IMAGE_LOAD", 0x00000000>;
 494 //def IMAGE_LOAD_MIP : MIMG_NoPattern_ <"IMAGE_LOAD_MIP", 0x00000001>;
 495 //def IMAGE_LOAD_PCK : MIMG_NoPattern_ <"IMAGE_LOAD_PCK", 0x00000002>;
 496 //def IMAGE_LOAD_PCK_SGN : MIMG_NoPattern_ <"IMAGE_LOAD_PCK_SGN", 0x00000003>;
 497 //def IMAGE_LOAD_MIP_PCK : MIMG_NoPattern_ <"IMAGE_LOAD_MIP_PCK", 0x00000004>;
 498 //def IMAGE_LOAD_MIP_PCK_SGN : MIMG_NoPattern_ <"IMAGE_LOAD_MIP_PCK_SGN", 0x00000005>;
 499 //def IMAGE_STORE : MIMG_NoPattern_ <"IMAGE_STORE", 0x00000008>;
 500 //def IMAGE_STORE_MIP : MIMG_NoPattern_ <"IMAGE_STORE_MIP", 0x00000009>;
 501 //def IMAGE_STORE_PCK : MIMG_NoPattern_ <"IMAGE_STORE_PCK", 0x0000000a>;
 502 //def IMAGE_STORE_MIP_PCK : MIMG_NoPattern_ <"IMAGE_STORE_MIP_PCK", 0x0000000b>;
 503 //def IMAGE_GET_RESINFO : MIMG_NoPattern_ <"IMAGE_GET_RESINFO", 0x0000000e>;
 504 //def IMAGE_ATOMIC_SWAP : MIMG_NoPattern_ <"IMAGE_ATOMIC_SWAP", 0x0000000f>;
 505 //def IMAGE_ATOMIC_CMPSWAP : MIMG_NoPattern_ <"IMAGE_ATOMIC_CMPSWAP", 0x00000010>;
 506 //def IMAGE_ATOMIC_ADD : MIMG_NoPattern_ <"IMAGE_ATOMIC_ADD", 0x00000011>;
 507 //def IMAGE_ATOMIC_SUB : MIMG_NoPattern_ <"IMAGE_ATOMIC_SUB", 0x00000012>;
 508 //def IMAGE_ATOMIC_RSUB : MIMG_NoPattern_ <"IMAGE_ATOMIC_RSUB", 0x00000013>;
 509 //def IMAGE_ATOMIC_SMIN : MIMG_NoPattern_ <"IMAGE_ATOMIC_SMIN", 0x00000014>;
 510 //def IMAGE_ATOMIC_UMIN : MIMG_NoPattern_ <"IMAGE_ATOMIC_UMIN", 0x00000015>;
 511 //def IMAGE_ATOMIC_SMAX : MIMG_NoPattern_ <"IMAGE_ATOMIC_SMAX", 0x00000016>;
 512 //def IMAGE_ATOMIC_UMAX : MIMG_NoPattern_ <"IMAGE_ATOMIC_UMAX", 0x00000017>;
 513 //def IMAGE_ATOMIC_AND : MIMG_NoPattern_ <"IMAGE_ATOMIC_AND", 0x00000018>;
 514 //def IMAGE_ATOMIC_OR : MIMG_NoPattern_ <"IMAGE_ATOMIC_OR", 0x00000019>;
 515 //def IMAGE_ATOMIC_XOR : MIMG_NoPattern_ <"IMAGE_ATOMIC_XOR", 0x0000001a>;
 516 //def IMAGE_ATOMIC_INC : MIMG_NoPattern_ <"IMAGE_ATOMIC_INC", 0x0000001b>;
 517 //def IMAGE_ATOMIC_DEC : MIMG_NoPattern_ <"IMAGE_ATOMIC_DEC", 0x0000001c>;
 518 //def IMAGE_ATOMIC_FCMPSWAP : MIMG_NoPattern_ <"IMAGE_ATOMIC_FCMPSWAP", 0x0000001d>;
 519 //def IMAGE_ATOMIC_FMIN : MIMG_NoPattern_ <"IMAGE_ATOMIC_FMIN", 0x0000001e>;
 520 //def IMAGE_ATOMIC_FMAX : MIMG_NoPattern_ <"IMAGE_ATOMIC_FMAX", 0x0000001f>;
 521 def IMAGE_SAMPLE : MIMG_Load_Helper <0x00000020, "IMAGE_SAMPLE">;
 522 //def IMAGE_SAMPLE_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_CL", 0x00000021>;
 523 def IMAGE_SAMPLE_D : MIMG_Load_Helper <0x00000022, "IMAGE_SAMPLE_D">;
 524 //def IMAGE_SAMPLE_D_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_D_CL", 0x00000023>;
 525 def IMAGE_SAMPLE_L : MIMG_Load_Helper <0x00000024, "IMAGE_SAMPLE_L">;
 526 def IMAGE_SAMPLE_B : MIMG_Load_Helper <0x00000025, "IMAGE_SAMPLE_B">;
 527 //def IMAGE_SAMPLE_B_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_B_CL", 0x00000026>;
 528 //def IMAGE_SAMPLE_LZ : MIMG_NoPattern_ <"IMAGE_SAMPLE_LZ", 0x00000027>;
 529 def IMAGE_SAMPLE_C : MIMG_Load_Helper <0x00000028, "IMAGE_SAMPLE_C">;
 530 //def IMAGE_SAMPLE_C_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CL", 0x00000029>;
 531 //def IMAGE_SAMPLE_C_D : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_D", 0x0000002a>;
 532 //def IMAGE_SAMPLE_C_D_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_D_CL", 0x0000002b>;
 533 def IMAGE_SAMPLE_C_L : MIMG_Load_Helper <0x0000002c, "IMAGE_SAMPLE_C_L">;
 534 def IMAGE_SAMPLE_C_B : MIMG_Load_Helper <0x0000002d, "IMAGE_SAMPLE_C_B">;
 535 //def IMAGE_SAMPLE_C_B_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_B_CL", 0x0000002e>;
 536 //def IMAGE_SAMPLE_C_LZ : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_LZ", 0x0000002f>;
 537 //def IMAGE_SAMPLE_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_O", 0x00000030>;
 538 //def IMAGE_SAMPLE_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_CL_O", 0x00000031>;
 539 //def IMAGE_SAMPLE_D_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_D_O", 0x00000032>;
 540 //def IMAGE_SAMPLE_D_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_D_CL_O", 0x00000033>;
 541 //def IMAGE_SAMPLE_L_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_L_O", 0x00000034>;
 542 //def IMAGE_SAMPLE_B_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_B_O", 0x00000035>;
 543 //def IMAGE_SAMPLE_B_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_B_CL_O", 0x00000036>;
 544 //def IMAGE_SAMPLE_LZ_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_LZ_O", 0x00000037>;
 545 //def IMAGE_SAMPLE_C_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_O", 0x00000038>;
 546 //def IMAGE_SAMPLE_C_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CL_O", 0x00000039>;
 547 //def IMAGE_SAMPLE_C_D_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_D_O", 0x0000003a>;
 548 //def IMAGE_SAMPLE_C_D_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_D_CL_O", 0x0000003b>;
 549 //def IMAGE_SAMPLE_C_L_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_L_O", 0x0000003c>;
 550 //def IMAGE_SAMPLE_C_B_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_B_O", 0x0000003d>;
 551 //def IMAGE_SAMPLE_C_B_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_B_CL_O", 0x0000003e>;
 552 //def IMAGE_SAMPLE_C_LZ_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_LZ_O", 0x0000003f>;
 553 //def IMAGE_GATHER4 : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4", 0x00000040>;
 554 //def IMAGE_GATHER4_CL : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_CL", 0x00000041>;
 555 //def IMAGE_GATHER4_L : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_L", 0x00000044>;
 556 //def IMAGE_GATHER4_B : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_B", 0x00000045>;
 557 //def IMAGE_GATHER4_B_CL : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_B_CL", 0x00000046>;
 558 //def IMAGE_GATHER4_LZ : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_LZ", 0x00000047>;
 559 //def IMAGE_GATHER4_C : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C", 0x00000048>;
 560 //def IMAGE_GATHER4_C_CL : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_CL", 0x00000049>;
 561 //def IMAGE_GATHER4_C_L : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_L", 0x0000004c>;
 562 //def IMAGE_GATHER4_C_B : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_B", 0x0000004d>;
 563 //def IMAGE_GATHER4_C_B_CL : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_B_CL", 0x0000004e>;
 564 //def IMAGE_GATHER4_C_LZ : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_LZ", 0x0000004f>;
 565 //def IMAGE_GATHER4_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_O", 0x00000050>;
 566 //def IMAGE_GATHER4_CL_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_CL_O", 0x00000051>;
 567 //def IMAGE_GATHER4_L_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_L_O", 0x00000054>;
 568 //def IMAGE_GATHER4_B_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_B_O", 0x00000055>;
 569 //def IMAGE_GATHER4_B_CL_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_B_CL_O", 0x00000056>;
 570 //def IMAGE_GATHER4_LZ_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_LZ_O", 0x00000057>;
 571 //def IMAGE_GATHER4_C_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_O", 0x00000058>;
 572 //def IMAGE_GATHER4_C_CL_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_CL_O", 0x00000059>;
 573 //def IMAGE_GATHER4_C_L_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_L_O", 0x0000005c>;
 574 //def IMAGE_GATHER4_C_B_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_B_O", 0x0000005d>;
 575 //def IMAGE_GATHER4_C_B_CL_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_B_CL_O", 0x0000005e>;
 576 //def IMAGE_GATHER4_C_LZ_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_LZ_O", 0x0000005f>;
 577 //def IMAGE_GET_LOD : MIMG_NoPattern_ <"IMAGE_GET_LOD", 0x00000060>;
 578 //def IMAGE_SAMPLE_CD : MIMG_NoPattern_ <"IMAGE_SAMPLE_CD", 0x00000068>;
 579 //def IMAGE_SAMPLE_CD_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_CD_CL", 0x00000069>;
 580 //def IMAGE_SAMPLE_C_CD : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CD", 0x0000006a>;
 581 //def IMAGE_SAMPLE_C_CD_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CD_CL", 0x0000006b>;
 582 //def IMAGE_SAMPLE_CD_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_CD_O", 0x0000006c>;
 583 //def IMAGE_SAMPLE_CD_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_CD_CL_O", 0x0000006d>;
 584 //def IMAGE_SAMPLE_C_CD_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CD_O", 0x0000006e>;
 585 //def IMAGE_SAMPLE_C_CD_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CD_CL_O", 0x0000006f>;
 586 //def IMAGE_RSRC256 : MIMG_NoPattern_RSRC256 <"IMAGE_RSRC256", 0x0000007e>;
 587 //def IMAGE_SAMPLER : MIMG_NoPattern_ <"IMAGE_SAMPLER", 0x0000007f>;
 588 //def V_NOP : VOP1_ <0x00000000, "V_NOP", []>;
 589
 590 let neverHasSideEffects = 1 in {
 591 defm V_MOV_B32 : VOP1_32 <0x00000001, "V_MOV_B32", []>;
 592 }  // End neverHasSideEffects
 593 defm V_READFIRSTLANE_B32 : VOP1_32 <0x00000002, "V_READFIRSTLANE_B32", []>;
 594 //defm V_CVT_I32_F64 : VOP1_32 <0x00000003, "V_CVT_I32_F64", []>;
 595 //defm V_CVT_F64_I32 : VOP1_64 <0x00000004, "V_CVT_F64_I32", []>;
 596 defm V_CVT_F32_I32 : VOP1_32 <0x00000005, "V_CVT_F32_I32",
 597   [(set VReg_32:$dst, (sint_to_fp VSrc_32:$src0))]
 598 >;
 599 //defm V_CVT_F32_U32 : VOP1_32 <0x00000006, "V_CVT_F32_U32", []>;
 600 //defm V_CVT_U32_F32 : VOP1_32 <0x00000007, "V_CVT_U32_F32", []>;
 601 defm V_CVT_I32_F32 : VOP1_32 <0x00000008, "V_CVT_I32_F32",
 602   [(set (i32 VReg_32:$dst), (fp_to_sint VSrc_32:$src0))]
 603 >;
 604 defm V_MOV_FED_B32 : VOP1_32 <0x00000009, "V_MOV_FED_B32", []>;
 605 ////def V_CVT_F16_F32 : VOP1_F16 <0x0000000a, "V_CVT_F16_F32", []>;
 606 //defm V_CVT_F32_F16 : VOP1_32 <0x0000000b, "V_CVT_F32_F16", []>;
 607 //defm V_CVT_RPI_I32_F32 : VOP1_32 <0x0000000c, "V_CVT_RPI_I32_F32", []>;
 608 //defm V_CVT_FLR_I32_F32 : VOP1_32 <0x0000000d, "V_CVT_FLR_I32_F32", []>;
 609 //defm V_CVT_OFF_F32_I4 : VOP1_32 <0x0000000e, "V_CVT_OFF_F32_I4", []>;
 610 //defm V_CVT_F32_F64 : VOP1_32 <0x0000000f, "V_CVT_F32_F64", []>;
 611 //defm V_CVT_F64_F32 : VOP1_64 <0x00000010, "V_CVT_F64_F32", []>;
 612 //defm V_CVT_F32_UBYTE0 : VOP1_32 <0x00000011, "V_CVT_F32_UBYTE0", []>;
 613 //defm V_CVT_F32_UBYTE1 : VOP1_32 <0x00000012, "V_CVT_F32_UBYTE1", []>;
 614 //defm V_CVT_F32_UBYTE2 : VOP1_32 <0x00000013, "V_CVT_F32_UBYTE2", []>;
 615 //defm V_CVT_F32_UBYTE3 : VOP1_32 <0x00000014, "V_CVT_F32_UBYTE3", []>;
 616 //defm V_CVT_U32_F64 : VOP1_32 <0x00000015, "V_CVT_U32_F64", []>;
 617 //defm V_CVT_F64_U32 : VOP1_64 <0x00000016, "V_CVT_F64_U32", []>;
 618 defm V_FRACT_F32 : VOP1_32 <0x00000020, "V_FRACT_F32",
 619   [(set VReg_32:$dst, (AMDGPUfract VSrc_32:$src0))]
 620 >;
 621 defm V_TRUNC_F32 : VOP1_32 <0x00000021, "V_TRUNC_F32", []>;
 622 defm V_CEIL_F32 : VOP1_32 <0x00000022, "V_CEIL_F32", []>;
 623 defm V_RNDNE_F32 : VOP1_32 <0x00000023, "V_RNDNE_F32",
 624   [(set VReg_32:$dst, (frint VSrc_32:$src0))]
 625 >;
 626 defm V_FLOOR_F32 : VOP1_32 <0x00000024, "V_FLOOR_F32",
 627   [(set VReg_32:$dst, (ffloor VSrc_32:$src0))]
 628 >;
 629 defm V_EXP_F32 : VOP1_32 <0x00000025, "V_EXP_F32",
 630   [(set VReg_32:$dst, (fexp2 VSrc_32:$src0))]
 631 >;
 632 defm V_LOG_CLAMP_F32 : VOP1_32 <0x00000026, "V_LOG_CLAMP_F32", []>;
 633 defm V_LOG_F32 : VOP1_32 <0x00000027, "V_LOG_F32",
 634   [(set VReg_32:$dst, (flog2 VSrc_32:$src0))]
 635 >;
 636 defm V_RCP_CLAMP_F32 : VOP1_32 <0x00000028, "V_RCP_CLAMP_F32", []>;
 637 defm V_RCP_LEGACY_F32 : VOP1_32 <0x00000029, "V_RCP_LEGACY_F32", []>;
 638 defm V_RCP_F32 : VOP1_32 <0x0000002a, "V_RCP_F32",
 639   [(set VReg_32:$dst, (fdiv FP_ONE, VSrc_32:$src0))]
 640 >;
 641 defm V_RCP_IFLAG_F32 : VOP1_32 <0x0000002b, "V_RCP_IFLAG_F32", []>;
 642 defm V_RSQ_CLAMP_F32 : VOP1_32 <0x0000002c, "V_RSQ_CLAMP_F32", []>;
 643 defm V_RSQ_LEGACY_F32 : VOP1_32 <
 644   0x0000002d, "V_RSQ_LEGACY_F32",
 645   [(set VReg_32:$dst, (int_AMDGPU_rsq VSrc_32:$src0))]
 646 >;
 647 defm V_RSQ_F32 : VOP1_32 <0x0000002e, "V_RSQ_F32", []>;
 648 defm V_RCP_F64 : VOP1_64 <0x0000002f, "V_RCP_F64", []>;
 649 defm V_RCP_CLAMP_F64 : VOP1_64 <0x00000030, "V_RCP_CLAMP_F64", []>;
 650 defm V_RSQ_F64 : VOP1_64 <0x00000031, "V_RSQ_F64", []>;
 651 defm V_RSQ_CLAMP_F64 : VOP1_64 <0x00000032, "V_RSQ_CLAMP_F64", []>;
 652 defm V_SQRT_F32 : VOP1_32 <0x00000033, "V_SQRT_F32", []>;
 653 defm V_SQRT_F64 : VOP1_64 <0x00000034, "V_SQRT_F64", []>;
 654 defm V_SIN_F32 : VOP1_32 <0x00000035, "V_SIN_F32", []>;
 655 defm V_COS_F32 : VOP1_32 <0x00000036, "V_COS_F32", []>;
 656 defm V_NOT_B32 : VOP1_32 <0x00000037, "V_NOT_B32", []>;
 657 defm V_BFREV_B32 : VOP1_32 <0x00000038, "V_BFREV_B32", []>;
 658 defm V_FFBH_U32 : VOP1_32 <0x00000039, "V_FFBH_U32", []>;
 659 defm V_FFBL_B32 : VOP1_32 <0x0000003a, "V_FFBL_B32", []>;
 660 defm V_FFBH_I32 : VOP1_32 <0x0000003b, "V_FFBH_I32", []>;
 661 //defm V_FREXP_EXP_I32_F64 : VOP1_32 <0x0000003c, "V_FREXP_EXP_I32_F64", []>;
 662 defm V_FREXP_MANT_F64 : VOP1_64 <0x0000003d, "V_FREXP_MANT_F64", []>;
 663 defm V_FRACT_F64 : VOP1_64 <0x0000003e, "V_FRACT_F64", []>;
 664 //defm V_FREXP_EXP_I32_F32 : VOP1_32 <0x0000003f, "V_FREXP_EXP_I32_F32", []>;
 665 defm V_FREXP_MANT_F32 : VOP1_32 <0x00000040, "V_FREXP_MANT_F32", []>;
 666 //def V_CLREXCP : VOP1_ <0x00000041, "V_CLREXCP", []>;
 667 defm V_MOVRELD_B32 : VOP1_32 <0x00000042, "V_MOVRELD_B32", []>;
 668 defm V_MOVRELS_B32 : VOP1_32 <0x00000043, "V_MOVRELS_B32", []>;
 669 defm V_MOVRELSD_B32 : VOP1_32 <0x00000044, "V_MOVRELSD_B32", []>;
 670
 671 def V_INTERP_P1_F32 : VINTRP <
 672   0x00000000,
 673   (outs VReg_32:$dst),
 674   (ins VReg_32:$i, i32imm:$attr_chan, i32imm:$attr, M0Reg:$m0),
 675   "V_INTERP_P1_F32",
 676   []> {
 677   let DisableEncoding = "$m0";
 678 }
 679
 680 def V_INTERP_P2_F32 : VINTRP <
 681   0x00000001,
 682   (outs VReg_32:$dst),
 683   (ins VReg_32:$src0, VReg_32:$j, i32imm:$attr_chan, i32imm:$attr, M0Reg:$m0),
 684   "V_INTERP_P2_F32",
 685   []> {
 686
 687   let Constraints = "$src0 = $dst";
 688   let DisableEncoding = "$src0,$m0";
 689
 690 }
 691
 692 def V_INTERP_MOV_F32 : VINTRP <
 693   0x00000002,
 694   (outs VReg_32:$dst),
 695   (ins InterpSlot:$src0, i32imm:$attr_chan, i32imm:$attr, M0Reg:$m0),
 696   "V_INTERP_MOV_F32 $dst, $src0, $attr_chan, $attr",
 697   []> {
 698   let DisableEncoding = "$m0";
 699 }
 700
 701 //def S_NOP : SOPP_ <0x00000000, "S_NOP", []>;
 702
 703 let isTerminator = 1 in {
 704
 705 def S_ENDPGM : SOPP <0x00000001, (ins), "S_ENDPGM",
 706   [(IL_retflag)]> {
 707   let SIMM16 = 0;
 708   let isBarrier = 1;
 709   let hasCtrlDep = 1;
 710 }
 711
 712 let isBranch = 1 in {
 713 def S_BRANCH : SOPP <
 714   0x00000002, (ins brtarget:$target), "S_BRANCH",
 715   [(br bb:$target)]> {
 716   let isBarrier = 1;
 717 }
 718
 719 let DisableEncoding = "$scc" in {
 720 def S_CBRANCH_SCC0 : SOPP <
 721   0x00000004, (ins brtarget:$target, SCCReg:$scc),
 722   "S_CBRANCH_SCC0", []
 723 >;
 724 def S_CBRANCH_SCC1 : SOPP <
 725   0x00000005, (ins brtarget:$target, SCCReg:$scc),
 726   "S_CBRANCH_SCC1",
 727   []
 728 >;
 729 } // End DisableEncoding = "$scc"
 730
 731 def S_CBRANCH_VCCZ : SOPP <
 732   0x00000006, (ins brtarget:$target, VCCReg:$vcc),
 733   "S_CBRANCH_VCCZ",
 734   []
 735 >;
 736 def S_CBRANCH_VCCNZ : SOPP <
 737   0x00000007, (ins brtarget:$target, VCCReg:$vcc),
 738   "S_CBRANCH_VCCNZ",
 739   []
 740 >;
 741
 742 let DisableEncoding = "$exec" in {
 743 def S_CBRANCH_EXECZ : SOPP <
 744   0x00000008, (ins brtarget:$target, EXECReg:$exec),
 745   "S_CBRANCH_EXECZ",
 746   []
 747 >;
 748 def S_CBRANCH_EXECNZ : SOPP <
 749   0x00000009, (ins brtarget:$target, EXECReg:$exec),
 750   "S_CBRANCH_EXECNZ",
 751   []
 752 >;
 753 } // End DisableEncoding = "$exec"
 754
 755
 756 } // End isBranch = 1
 757 } // End isTerminator = 1
 758
 759 //def S_BARRIER : SOPP_ <0x0000000a, "S_BARRIER", []>;
 760 let hasSideEffects = 1 in {
 761 def S_WAITCNT : SOPP <0x0000000c, (ins i32imm:$simm16), "S_WAITCNT $simm16",
 762   []
 763 >;
 764 } // End hasSideEffects
 765 //def S_SETHALT : SOPP_ <0x0000000d, "S_SETHALT", []>;
 766 //def S_SLEEP : SOPP_ <0x0000000e, "S_SLEEP", []>;
 767 //def S_SETPRIO : SOPP_ <0x0000000f, "S_SETPRIO", []>;
 768 //def S_SENDMSG : SOPP_ <0x00000010, "S_SENDMSG", []>;
 769 //def S_SENDMSGHALT : SOPP_ <0x00000011, "S_SENDMSGHALT", []>;
 770 //def S_TRAP : SOPP_ <0x00000012, "S_TRAP", []>;
 771 //def S_ICACHE_INV : SOPP_ <0x00000013, "S_ICACHE_INV", []>;
 772 //def S_INCPERFLEVEL : SOPP_ <0x00000014, "S_INCPERFLEVEL", []>;
 773 //def S_DECPERFLEVEL : SOPP_ <0x00000015, "S_DECPERFLEVEL", []>;
 774 //def S_TTRACEDATA : SOPP_ <0x00000016, "S_TTRACEDATA", []>;
 775
 776 def V_CNDMASK_B32_e32 : VOP2 <0x00000000, (outs VReg_32:$dst),
 777   (ins VSrc_32:$src0, VReg_32:$src1, VCCReg:$vcc), "V_CNDMASK_B32_e32",
 778   []
 779 >{
 780   let DisableEncoding = "$vcc";
 781 }
 782
 783 def V_CNDMASK_B32_e64 : VOP3 <0x00000100, (outs VReg_32:$dst),
 784   (ins VReg_32:$src0, VReg_32:$src1, SReg_1:$src2, InstFlag:$abs, InstFlag:$clamp, InstFlag:$omod, InstFlag:$neg),
 785   "V_CNDMASK_B32_e64",
 786   [(set (i32 VReg_32:$dst), (select SReg_1:$src2, VReg_32:$src1, VReg_32:$src0))]
 787 >;
 788
 789 //f32 pattern for V_CNDMASK_B32_e64
 790 def : Pat <
 791   (f32 (select SReg_1:$src2, VReg_32:$src1, VReg_32:$src0)),
 792   (V_CNDMASK_B32_e64 VReg_32:$src0, VReg_32:$src1, SReg_1:$src2)
 793 >;
 794
 795 defm V_READLANE_B32 : VOP2_32 <0x00000001, "V_READLANE_B32", []>;
 796 defm V_WRITELANE_B32 : VOP2_32 <0x00000002, "V_WRITELANE_B32", []>;
 797
 798 defm V_ADD_F32 : VOP2_32 <0x00000003, "V_ADD_F32", []>;
 799 def : Pat <
 800   (f32 (fadd VSrc_32:$src0, VReg_32:$src1)),
 801   (V_ADD_F32_e32  VSrc_32:$src0, VReg_32:$src1)
 802 >;
 803
 804 defm V_SUB_F32 : VOP2_32 <0x00000004, "V_SUB_F32", []>;
 805 def : Pat <
 806   (f32 (fsub VSrc_32:$src0, VReg_32:$src1)),
 807   (V_SUB_F32_e32  VSrc_32:$src0, VReg_32:$src1)
 808 >;
 809 defm V_SUBREV_F32 : VOP2_32 <0x00000005, "V_SUBREV_F32", []>;
 810 defm V_MAC_LEGACY_F32 : VOP2_32 <0x00000006, "V_MAC_LEGACY_F32", []>;
 811 defm V_MUL_LEGACY_F32 : VOP2_32 <
 812   0x00000007, "V_MUL_LEGACY_F32",
 813   [(set VReg_32:$dst, (int_AMDGPU_mul VSrc_32:$src0, VReg_32:$src1))]
 814 >;
 815
 816 defm V_MUL_F32 : VOP2_32 <0x00000008, "V_MUL_F32",
 817   [(set VReg_32:$dst, (fmul VSrc_32:$src0, VReg_32:$src1))]
 818 >;
 819 //defm V_MUL_I32_I24 : VOP2_32 <0x00000009, "V_MUL_I32_I24", []>;
 820 //defm V_MUL_HI_I32_I24 : VOP2_32 <0x0000000a, "V_MUL_HI_I32_I24", []>;
 821 //defm V_MUL_U32_U24 : VOP2_32 <0x0000000b, "V_MUL_U32_U24", []>;
 822 //defm V_MUL_HI_U32_U24 : VOP2_32 <0x0000000c, "V_MUL_HI_U32_U24", []>;
 823 defm V_MIN_LEGACY_F32 : VOP2_32 <0x0000000d, "V_MIN_LEGACY_F32",
 824   [(set VReg_32:$dst, (AMDGPUfmin VSrc_32:$src0, VReg_32:$src1))]
 825 >;
 826
 827 defm V_MAX_LEGACY_F32 : VOP2_32 <0x0000000e, "V_MAX_LEGACY_F32",
 828   [(set VReg_32:$dst, (AMDGPUfmax VSrc_32:$src0, VReg_32:$src1))]
 829 >;
 830 defm V_MIN_F32 : VOP2_32 <0x0000000f, "V_MIN_F32", []>;
 831 defm V_MAX_F32 : VOP2_32 <0x00000010, "V_MAX_F32", []>;
 832 defm V_MIN_I32 : VOP2_32 <0x00000011, "V_MIN_I32", []>;
 833 defm V_MAX_I32 : VOP2_32 <0x00000012, "V_MAX_I32", []>;
 834 defm V_MIN_U32 : VOP2_32 <0x00000013, "V_MIN_U32", []>;
 835 defm V_MAX_U32 : VOP2_32 <0x00000014, "V_MAX_U32", []>;
 836 defm V_LSHR_B32 : VOP2_32 <0x00000015, "V_LSHR_B32", []>;
 837 defm V_LSHRREV_B32 : VOP2_32 <0x00000016, "V_LSHRREV_B32", []>;
 838 defm V_ASHR_I32 : VOP2_32 <0x00000017, "V_ASHR_I32", []>;
 839 defm V_ASHRREV_I32 : VOP2_32 <0x00000018, "V_ASHRREV_I32", []>;
 840 defm V_LSHL_B32 : VOP2_32 <0x00000019, "V_LSHL_B32", []>;
 841 defm V_LSHLREV_B32 : VOP2_32 <0x0000001a, "V_LSHLREV_B32", []>;
 842 defm V_AND_B32 : VOP2_32 <0x0000001b, "V_AND_B32",
 843   [(set VReg_32:$dst, (and VSrc_32:$src0, VReg_32:$src1))]
 844 >;
 845 defm V_OR_B32 : VOP2_32 <0x0000001c, "V_OR_B32",
 846   [(set VReg_32:$dst, (or VSrc_32:$src0, VReg_32:$src1))]
 847 >;
 848 defm V_XOR_B32 : VOP2_32 <0x0000001d, "V_XOR_B32",
 849   [(set VReg_32:$dst, (xor VSrc_32:$src0, VReg_32:$src1))]
 850 >;
 851 defm V_BFM_B32 : VOP2_32 <0x0000001e, "V_BFM_B32", []>;
 852 defm V_MAC_F32 : VOP2_32 <0x0000001f, "V_MAC_F32", []>;
 853 defm V_MADMK_F32 : VOP2_32 <0x00000020, "V_MADMK_F32", []>;
 854 defm V_MADAK_F32 : VOP2_32 <0x00000021, "V_MADAK_F32", []>;
 855 //defm V_BCNT_U32_B32 : VOP2_32 <0x00000022, "V_BCNT_U32_B32", []>;
 856 //defm V_MBCNT_LO_U32_B32 : VOP2_32 <0x00000023, "V_MBCNT_LO_U32_B32", []>;
 857 //defm V_MBCNT_HI_U32_B32 : VOP2_32 <0x00000024, "V_MBCNT_HI_U32_B32", []>;
 858 let Defs = [VCC] in { // Carry-out goes to VCC
 859 defm V_ADD_I32 : VOP2_32 <0x00000025, "V_ADD_I32",
 860   [(set VReg_32:$dst, (add (i32 VSrc_32:$src0), (i32 VReg_32:$src1)))]
 861 >;
 862 defm V_SUB_I32 : VOP2_32 <0x00000026, "V_SUB_I32",
 863   [(set VReg_32:$dst, (sub (i32 VSrc_32:$src0), (i32 VReg_32:$src1)))]
 864 >;
 865 } // End Defs = [VCC]
 866 defm V_SUBREV_I32 : VOP2_32 <0x00000027, "V_SUBREV_I32", []>;
 867 defm V_ADDC_U32 : VOP2_32 <0x00000028, "V_ADDC_U32", []>;
 868 defm V_SUBB_U32 : VOP2_32 <0x00000029, "V_SUBB_U32", []>;
 869 defm V_SUBBREV_U32 : VOP2_32 <0x0000002a, "V_SUBBREV_U32", []>;
 870 defm V_LDEXP_F32 : VOP2_32 <0x0000002b, "V_LDEXP_F32", []>;
 871 ////def V_CVT_PKACCUM_U8_F32 : VOP2_U8 <0x0000002c, "V_CVT_PKACCUM_U8_F32", []>;
 872 ////def V_CVT_PKNORM_I16_F32 : VOP2_I16 <0x0000002d, "V_CVT_PKNORM_I16_F32", []>;
 873 ////def V_CVT_PKNORM_U16_F32 : VOP2_U16 <0x0000002e, "V_CVT_PKNORM_U16_F32", []>;
 874 defm V_CVT_PKRTZ_F16_F32 : VOP2_32 <0x0000002f, "V_CVT_PKRTZ_F16_F32",
 875  [(set VReg_32:$dst, (int_SI_packf16 VSrc_32:$src0, VReg_32:$src1))]
 876 >;
 877 ////def V_CVT_PK_U16_U32 : VOP2_U16 <0x00000030, "V_CVT_PK_U16_U32", []>;
 878 ////def V_CVT_PK_I16_I32 : VOP2_I16 <0x00000031, "V_CVT_PK_I16_I32", []>;
 879 def S_CMP_EQ_I32 : SOPC_32 <0x00000000, "S_CMP_EQ_I32", []>;
 880 def S_CMP_LG_I32 : SOPC_32 <0x00000001, "S_CMP_LG_I32", []>;
 881 def S_CMP_GT_I32 : SOPC_32 <0x00000002, "S_CMP_GT_I32", []>;
 882 def S_CMP_GE_I32 : SOPC_32 <0x00000003, "S_CMP_GE_I32", []>;
 883 def S_CMP_LT_I32 : SOPC_32 <0x00000004, "S_CMP_LT_I32", []>;
 884 def S_CMP_LE_I32 : SOPC_32 <0x00000005, "S_CMP_LE_I32", []>;
 885 def S_CMP_EQ_U32 : SOPC_32 <0x00000006, "S_CMP_EQ_U32", []>;
 886 def S_CMP_LG_U32 : SOPC_32 <0x00000007, "S_CMP_LG_U32", []>;
 887 def S_CMP_GT_U32 : SOPC_32 <0x00000008, "S_CMP_GT_U32", []>;
 888 def S_CMP_GE_U32 : SOPC_32 <0x00000009, "S_CMP_GE_U32", []>;
 889 def S_CMP_LT_U32 : SOPC_32 <0x0000000a, "S_CMP_LT_U32", []>;
 890 def S_CMP_LE_U32 : SOPC_32 <0x0000000b, "S_CMP_LE_U32", []>;
 891 ////def S_BITCMP0_B32 : SOPC_BITCMP0 <0x0000000c, "S_BITCMP0_B32", []>;
 892 ////def S_BITCMP1_B32 : SOPC_BITCMP1 <0x0000000d, "S_BITCMP1_B32", []>;
 893 ////def S_BITCMP0_B64 : SOPC_BITCMP0 <0x0000000e, "S_BITCMP0_B64", []>;
 894 ////def S_BITCMP1_B64 : SOPC_BITCMP1 <0x0000000f, "S_BITCMP1_B64", []>;
 895 //def S_SETVSKIP : SOPC_ <0x00000010, "S_SETVSKIP", []>;
 896
 897 let neverHasSideEffects = 1 in {
 898
 899 def V_MAD_LEGACY_F32 : VOP3_32 <0x00000140, "V_MAD_LEGACY_F32", []>;
 900 def V_MAD_F32 : VOP3_32 <0x00000141, "V_MAD_F32", []>;
 901 //def V_MAD_I32_I24 : VOP3_32 <0x00000142, "V_MAD_I32_I24", []>;
 902 //def V_MAD_U32_U24 : VOP3_32 <0x00000143, "V_MAD_U32_U24", []>;
 903
 904 } // End neverHasSideEffects
 905 def V_CUBEID_F32 : VOP3_32 <0x00000144, "V_CUBEID_F32", []>;
 906 def V_CUBESC_F32 : VOP3_32 <0x00000145, "V_CUBESC_F32", []>;
 907 def V_CUBETC_F32 : VOP3_32 <0x00000146, "V_CUBETC_F32", []>;
 908 def V_CUBEMA_F32 : VOP3_32 <0x00000147, "V_CUBEMA_F32", []>;
 909 def V_BFE_U32 : VOP3_32 <0x00000148, "V_BFE_U32", []>;
 910 def V_BFE_I32 : VOP3_32 <0x00000149, "V_BFE_I32", []>;
 911 def V_BFI_B32 : VOP3_32 <0x0000014a, "V_BFI_B32", []>;
 912 def V_FMA_F32 : VOP3_32 <0x0000014b, "V_FMA_F32", []>;
 913 def V_FMA_F64 : VOP3_64 <0x0000014c, "V_FMA_F64", []>;
 914 //def V_LERP_U8 : VOP3_U8 <0x0000014d, "V_LERP_U8", []>;
 915 def V_ALIGNBIT_B32 : VOP3_32 <0x0000014e, "V_ALIGNBIT_B32", []>;
 916 def V_ALIGNBYTE_B32 : VOP3_32 <0x0000014f, "V_ALIGNBYTE_B32", []>;
 917 def V_MULLIT_F32 : VOP3_32 <0x00000150, "V_MULLIT_F32", []>;
 918 ////def V_MIN3_F32 : VOP3_MIN3 <0x00000151, "V_MIN3_F32", []>;
 919 ////def V_MIN3_I32 : VOP3_MIN3 <0x00000152, "V_MIN3_I32", []>;
 920 ////def V_MIN3_U32 : VOP3_MIN3 <0x00000153, "V_MIN3_U32", []>;
 921 ////def V_MAX3_F32 : VOP3_MAX3 <0x00000154, "V_MAX3_F32", []>;
 922 ////def V_MAX3_I32 : VOP3_MAX3 <0x00000155, "V_MAX3_I32", []>;
 923 ////def V_MAX3_U32 : VOP3_MAX3 <0x00000156, "V_MAX3_U32", []>;
 924 ////def V_MED3_F32 : VOP3_MED3 <0x00000157, "V_MED3_F32", []>;
 925 ////def V_MED3_I32 : VOP3_MED3 <0x00000158, "V_MED3_I32", []>;
 926 ////def V_MED3_U32 : VOP3_MED3 <0x00000159, "V_MED3_U32", []>;
 927 //def V_SAD_U8 : VOP3_U8 <0x0000015a, "V_SAD_U8", []>;
 928 //def V_SAD_HI_U8 : VOP3_U8 <0x0000015b, "V_SAD_HI_U8", []>;
 929 //def V_SAD_U16 : VOP3_U16 <0x0000015c, "V_SAD_U16", []>;
 930 def V_SAD_U32 : VOP3_32 <0x0000015d, "V_SAD_U32", []>;
 931 ////def V_CVT_PK_U8_F32 : VOP3_U8 <0x0000015e, "V_CVT_PK_U8_F32", []>;
 932 def V_DIV_FIXUP_F32 : VOP3_32 <0x0000015f, "V_DIV_FIXUP_F32", []>;
 933 def V_DIV_FIXUP_F64 : VOP3_64 <0x00000160, "V_DIV_FIXUP_F64", []>;
 934 def V_LSHL_B64 : VOP3_64 <0x00000161, "V_LSHL_B64", []>;
 935 def V_LSHR_B64 : VOP3_64 <0x00000162, "V_LSHR_B64", []>;
 936 def V_ASHR_I64 : VOP3_64 <0x00000163, "V_ASHR_I64", []>;
 937 def V_ADD_F64 : VOP3_64 <0x00000164, "V_ADD_F64", []>;
 938 def V_MUL_F64 : VOP3_64 <0x00000165, "V_MUL_F64", []>;
 939 def V_MIN_F64 : VOP3_64 <0x00000166, "V_MIN_F64", []>;
 940 def V_MAX_F64 : VOP3_64 <0x00000167, "V_MAX_F64", []>;
 941 def V_LDEXP_F64 : VOP3_64 <0x00000168, "V_LDEXP_F64", []>;
 942 def V_MUL_LO_U32 : VOP3_32 <0x00000169, "V_MUL_LO_U32", []>;
 943 def V_MUL_HI_U32 : VOP3_32 <0x0000016a, "V_MUL_HI_U32", []>;
 944 def V_MUL_LO_I32 : VOP3_32 <0x0000016b, "V_MUL_LO_I32", []>;
 945 def : Pat <
 946   (mul VSrc_32:$src0, VReg_32:$src1),
 947   (V_MUL_LO_I32 VSrc_32:$src0, VReg_32:$src1, (IMPLICIT_DEF), 0, 0, 0, 0)
 948 >;
 949 def V_MUL_HI_I32 : VOP3_32 <0x0000016c, "V_MUL_HI_I32", []>;
 950 def V_DIV_SCALE_F32 : VOP3_32 <0x0000016d, "V_DIV_SCALE_F32", []>;
 951 def V_DIV_SCALE_F64 : VOP3_64 <0x0000016e, "V_DIV_SCALE_F64", []>;
 952 def V_DIV_FMAS_F32 : VOP3_32 <0x0000016f, "V_DIV_FMAS_F32", []>;
 953 def V_DIV_FMAS_F64 : VOP3_64 <0x00000170, "V_DIV_FMAS_F64", []>;
 954 //def V_MSAD_U8 : VOP3_U8 <0x00000171, "V_MSAD_U8", []>;
 955 //def V_QSAD_U8 : VOP3_U8 <0x00000172, "V_QSAD_U8", []>;
 956 //def V_MQSAD_U8 : VOP3_U8 <0x00000173, "V_MQSAD_U8", []>;
 957 def V_TRIG_PREOP_F64 : VOP3_64 <0x00000174, "V_TRIG_PREOP_F64", []>;
 958 def S_ADD_U32 : SOP2_32 <0x00000000, "S_ADD_U32", []>;
 959 def S_SUB_U32 : SOP2_32 <0x00000001, "S_SUB_U32", []>;
 960 def S_ADD_I32 : SOP2_32 <0x00000002, "S_ADD_I32", []>;
 961 def S_SUB_I32 : SOP2_32 <0x00000003, "S_SUB_I32", []>;
 962 def S_ADDC_U32 : SOP2_32 <0x00000004, "S_ADDC_U32", []>;
 963 def S_SUBB_U32 : SOP2_32 <0x00000005, "S_SUBB_U32", []>;
 964 def S_MIN_I32 : SOP2_32 <0x00000006, "S_MIN_I32", []>;
 965 def S_MIN_U32 : SOP2_32 <0x00000007, "S_MIN_U32", []>;
 966 def S_MAX_I32 : SOP2_32 <0x00000008, "S_MAX_I32", []>;
 967 def S_MAX_U32 : SOP2_32 <0x00000009, "S_MAX_U32", []>;
 968
 969 def S_CSELECT_B32 : SOP2 <
 970   0x0000000a, (outs SReg_32:$dst),
 971   (ins SReg_32:$src0, SReg_32:$src1, SCCReg:$scc), "S_CSELECT_B32",
 972   [(set (i32 SReg_32:$dst), (select SCCReg:$scc, SReg_32:$src0, SReg_32:$src1))]
 973 >;
 974
 975 def S_CSELECT_B64 : SOP2_64 <0x0000000b, "S_CSELECT_B64", []>;
 976
 977 // f32 pattern for S_CSELECT_B32
 978 def : Pat <
 979   (f32 (select SCCReg:$scc, SReg_32:$src0, SReg_32:$src1)),
 980   (S_CSELECT_B32 SReg_32:$src0, SReg_32:$src1, SCCReg:$scc)
 981 >;
 982
 983 def S_AND_B32 : SOP2_32 <0x0000000e, "S_AND_B32", []>;
 984
 985 def S_AND_B64 : SOP2_64 <0x0000000f, "S_AND_B64",
 986   [(set SReg_64:$dst, (and SSrc_64:$src0, SSrc_64:$src1))]
 987 >;
 988 def S_AND_VCC : SOP2_VCC <0x0000000f, "S_AND_B64",
 989   [(set SReg_1:$vcc, (SIvcc_and SSrc_64:$src0, SSrc_64:$src1))]
 990 >;
 991 def S_OR_B32 : SOP2_32 <0x00000010, "S_OR_B32", []>;
 992 def S_OR_B64 : SOP2_64 <0x00000011, "S_OR_B64", []>;
 993 def S_XOR_B32 : SOP2_32 <0x00000012, "S_XOR_B32", []>;
 994 def S_XOR_B64 : SOP2_64 <0x00000013, "S_XOR_B64", []>;
 995 def S_ANDN2_B32 : SOP2_32 <0x00000014, "S_ANDN2_B32", []>;
 996 def S_ANDN2_B64 : SOP2_64 <0x00000015, "S_ANDN2_B64", []>;
 997 def S_ORN2_B32 : SOP2_32 <0x00000016, "S_ORN2_B32", []>;
 998 def S_ORN2_B64 : SOP2_64 <0x00000017, "S_ORN2_B64", []>;
 999 def S_NAND_B32 : SOP2_32 <0x00000018, "S_NAND_B32", []>;
1000 def S_NAND_B64 : SOP2_64 <0x00000019, "S_NAND_B64", []>;
1001 def S_NOR_B32 : SOP2_32 <0x0000001a, "S_NOR_B32", []>;
1002 def S_NOR_B64 : SOP2_64 <0x0000001b, "S_NOR_B64", []>;
1003 def S_XNOR_B32 : SOP2_32 <0x0000001c, "S_XNOR_B32", []>;
1004 def S_XNOR_B64 : SOP2_64 <0x0000001d, "S_XNOR_B64", []>;
1005 def S_LSHL_B32 : SOP2_32 <0x0000001e, "S_LSHL_B32", []>;
1006 def S_LSHL_B64 : SOP2_64 <0x0000001f, "S_LSHL_B64", []>;
1007 def S_LSHR_B32 : SOP2_32 <0x00000020, "S_LSHR_B32", []>;
1008 def S_LSHR_B64 : SOP2_64 <0x00000021, "S_LSHR_B64", []>;
1009 def S_ASHR_I32 : SOP2_32 <0x00000022, "S_ASHR_I32", []>;
1010 def S_ASHR_I64 : SOP2_64 <0x00000023, "S_ASHR_I64", []>;
1011 def S_BFM_B32 : SOP2_32 <0x00000024, "S_BFM_B32", []>;
1012 def S_BFM_B64 : SOP2_64 <0x00000025, "S_BFM_B64", []>;
1013 def S_MUL_I32 : SOP2_32 <0x00000026, "S_MUL_I32", []>;
1014 def S_BFE_U32 : SOP2_32 <0x00000027, "S_BFE_U32", []>;
1015 def S_BFE_I32 : SOP2_32 <0x00000028, "S_BFE_I32", []>;
1016 def S_BFE_U64 : SOP2_64 <0x00000029, "S_BFE_U64", []>;
1017 def S_BFE_I64 : SOP2_64 <0x0000002a, "S_BFE_I64", []>;
1018 //def S_CBRANCH_G_FORK : SOP2_ <0x0000002b, "S_CBRANCH_G_FORK", []>;
1019 def S_ABSDIFF_I32 : SOP2_32 <0x0000002c, "S_ABSDIFF_I32", []>;
1020
1021 class V_MOV_IMM <ValueType type, Operand immType, SDNode immNode> : InstSI <
1022   (outs VReg_32:$dst),
1023   (ins immType:$src0),
1024   "V_MOV_IMM",
1025    [(set VReg_32:$dst, (type immNode:$src0))]
1026 >;
1027
1028 let isCodeGenOnly = 1, isPseudo = 1 in {
1029
1030 def V_MOV_IMM_I32 : V_MOV_IMM<i32, i32imm, imm>;
1031 def V_MOV_IMM_F32 : V_MOV_IMM<f32, f32imm, fpimm>;
1032
1033 def S_MOV_IMM_I32 : InstSI <
1034   (outs SReg_32:$dst),
1035   (ins i32imm:$src0),
1036   "S_MOV_IMM_I32",
1037   [(set SReg_32:$dst, (imm:$src0))]
1038 >;
1039
1040 } // End isCodeGenOnly, isPseudo = 1
1041
1042 // i64 immediates aren't supported in hardware, split it into two 32bit values
1043 def : Pat <
1044   (i64 imm:$imm),
1045   (INSERT_SUBREG (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
1046     (S_MOV_IMM_I32 (LO32 imm:$imm)), sub0),
1047     (S_MOV_IMM_I32 (HI32 imm:$imm)), sub1)
1048 >;
1049
1050 class SI_LOAD_LITERAL<Operand ImmType> :
1051     Enc32 <(outs), (ins ImmType:$imm), "LOAD_LITERAL $imm", []> {
1052
1053   bits<32> imm;
1054   let Inst{31-0} = imm;
1055 }
1056
1057 def SI_LOAD_LITERAL_I32 : SI_LOAD_LITERAL<i32imm>;
1058 def SI_LOAD_LITERAL_F32 : SI_LOAD_LITERAL<f32imm>;
1059
1060 let isCodeGenOnly = 1, isPseudo = 1 in {
1061
1062 def SET_M0 : InstSI <
1063   (outs SReg_32:$dst),
1064   (ins i32imm:$src0),
1065   "SET_M0",
1066   [(set SReg_32:$dst, (int_SI_set_M0 imm:$src0))]
1067 >;
1068
1069 def LOAD_CONST : AMDGPUShaderInst <
1070   (outs GPRF32:$dst),
1071   (ins i32imm:$src),
1072   "LOAD_CONST $dst, $src",
1073   [(set GPRF32:$dst, (int_AMDGPU_load_const imm:$src))]
1074 >;
1075
1076 let usesCustomInserter = 1 in {
1077
1078 def SI_V_CNDLT : InstSI <
1079   (outs VReg_32:$dst),
1080   (ins VReg_32:$src0, VReg_32:$src1, VReg_32:$src2),
1081   "SI_V_CNDLT $dst, $src0, $src1, $src2",
1082   [(set VReg_32:$dst, (int_AMDGPU_cndlt VReg_32:$src0, VReg_32:$src1, VReg_32:$src2))]
1083 >;
1084
1085 def SI_INTERP : InstSI <
1086   (outs VReg_32:$dst),
1087   (ins VReg_32:$i, VReg_32:$j, i32imm:$attr_chan, i32imm:$attr, SReg_32:$params),
1088   "SI_INTERP $dst, $i, $j, $attr_chan, $attr, $params",
1089   []
1090 >;
1091
1092 def SI_WQM : InstSI <
1093   (outs),
1094   (ins),
1095   "SI_WQM",
1096   [(int_SI_wqm)]
1097 >;
1098
1099 } // end usesCustomInserter
1100
1101 // SI Psuedo instructions. These are used by the CFG structurizer pass
1102 // and should be lowered to ISA instructions prior to codegen.
1103
1104 let mayLoad = 1, mayStore = 1, hasSideEffects = 1,
1105     Uses = [EXEC], Defs = [EXEC] in {
1106
1107 let isBranch = 1, isTerminator = 1 in {
1108
1109 def SI_IF : InstSI <
1110   (outs SReg_64:$dst),
1111   (ins SReg_1:$vcc, brtarget:$target),
1112   "SI_IF",
1113   [(set SReg_64:$dst, (int_SI_if SReg_1:$vcc, bb:$target))]
1114 >;
1115
1116 def SI_ELSE : InstSI <
1117   (outs SReg_64:$dst),
1118   (ins SReg_64:$src, brtarget:$target),
1119   "SI_ELSE",
1120   [(set SReg_64:$dst, (int_SI_else SReg_64:$src, bb:$target))]> {
1121
1122   let Constraints = "$src = $dst";
1123 }
1124
1125 def SI_LOOP : InstSI <
1126   (outs),
1127   (ins SReg_64:$saved, brtarget:$target),
1128   "SI_LOOP",
1129   [(int_SI_loop SReg_64:$saved, bb:$target)]
1130 >;
1131
1132 } // end isBranch = 1, isTerminator = 1
1133
1134 def SI_BREAK : InstSI <
1135   (outs SReg_64:$dst),
1136   (ins SReg_64:$src),
1137   "SI_ELSE",
1138   [(set SReg_64:$dst, (int_SI_break SReg_64:$src))]
1139 >;
1140
1141 def SI_IF_BREAK : InstSI <
1142   (outs SReg_64:$dst),
1143   (ins SReg_1:$vcc, SReg_64:$src),
1144   "SI_IF_BREAK",
1145   [(set SReg_64:$dst, (int_SI_if_break SReg_1:$vcc, SReg_64:$src))]
1146 >;
1147
1148 def SI_ELSE_BREAK : InstSI <
1149   (outs SReg_64:$dst),
1150   (ins SReg_64:$src0, SReg_64:$src1),
1151   "SI_ELSE_BREAK",
1152   [(set SReg_64:$dst, (int_SI_else_break SReg_64:$src0, SReg_64:$src1))]
1153 >;
1154
1155 def SI_END_CF : InstSI <
1156   (outs),
1157   (ins SReg_64:$saved),
1158   "SI_END_CF",
1159   [(int_SI_end_cf SReg_64:$saved)]
1160 >;
1161
1162 def SI_KILL : InstSI <
1163   (outs),
1164   (ins VReg_32:$src),
1165   "SI_KIL $src",
1166   [(int_AMDGPU_kill VReg_32:$src)]
1167 >;
1168
1169 } // end mayLoad = 1, mayStore = 1, hasSideEffects = 1
1170   // Uses = [EXEC], Defs = [EXEC]
1171
1172 } // end IsCodeGenOnly, isPseudo
1173
1174 def : Pat <
1175   (int_AMDGPU_kilp),
1176   (SI_KILL (V_MOV_IMM_I32 0xbf800000))
1177 >;
1178
1179 /* int_SI_vs_load_input */
1180 def : Pat<
1181   (int_SI_vs_load_input SReg_128:$tlst, IMM12bit:$attr_offset,
1182                         VReg_32:$buf_idx_vgpr),
1183   (BUFFER_LOAD_FORMAT_XYZW imm:$attr_offset, 0, 1, 0, 0, 0,
1184                            VReg_32:$buf_idx_vgpr, SReg_128:$tlst,
1185                            0, 0, (i32 SREG_LIT_0))
1186 >;
1187
1188 /* int_SI_export */
1189 def : Pat <
1190   (int_SI_export imm:$en, imm:$vm, imm:$done, imm:$tgt, imm:$compr,
1191                  VReg_32:$src0,VReg_32:$src1, VReg_32:$src2, VReg_32:$src3),
1192   (EXP imm:$en, imm:$tgt, imm:$compr, imm:$done, imm:$vm,
1193        VReg_32:$src0, VReg_32:$src1, VReg_32:$src2, VReg_32:$src3)
1194 >;
1195
1196
1197 /* int_SI_sample for simple 1D texture lookup */
1198 def : Pat <
1199   (int_SI_sample imm:$writemask, (v1i32 VReg_32:$addr),
1200                  SReg_256:$rsrc, SReg_128:$sampler, imm),
1201   (IMAGE_SAMPLE imm:$writemask, 0, 0, 0, 0, 0, 0, 0,
1202                 (i32 (COPY_TO_REGCLASS VReg_32:$addr, VReg_32)),
1203                 SReg_256:$rsrc, SReg_128:$sampler)
1204 >;
1205
1206 class SamplePattern<Intrinsic name, MIMG opcode, RegisterClass addr_class,
1207                     ValueType addr_type> : Pat <
1208     (name imm:$writemask, (addr_type addr_class:$addr),
1209           SReg_256:$rsrc, SReg_128:$sampler, imm),
1210     (opcode imm:$writemask, 0, 0, 0, 0, 0, 0, 0,
1211           (EXTRACT_SUBREG addr_class:$addr, sub0),
1212           SReg_256:$rsrc, SReg_128:$sampler)
1213 >;
1214
1215 class SampleRectPattern<Intrinsic name, MIMG opcode, RegisterClass addr_class,
1216                         ValueType addr_type> : Pat <
1217     (name imm:$writemask, (addr_type addr_class:$addr),
1218           SReg_256:$rsrc, SReg_128:$sampler, TEX_RECT),
1219     (opcode imm:$writemask, 1, 0, 0, 0, 0, 0, 0,
1220           (EXTRACT_SUBREG addr_class:$addr, sub0),
1221           SReg_256:$rsrc, SReg_128:$sampler)
1222 >;
1223
1224 class SampleArrayPattern<Intrinsic name, MIMG opcode, RegisterClass addr_class,
1225                          ValueType addr_type> : Pat <
1226     (name imm:$writemask, (addr_type addr_class:$addr),
1227           SReg_256:$rsrc, SReg_128:$sampler, TEX_ARRAY),
1228     (opcode imm:$writemask, 0, 0, 1, 0, 0, 0, 0,
1229           (EXTRACT_SUBREG addr_class:$addr, sub0),
1230           SReg_256:$rsrc, SReg_128:$sampler)
1231 >;
1232
1233 class SampleShadowPattern<Intrinsic name, MIMG opcode,
1234                           RegisterClass addr_class, ValueType addr_type> : Pat <
1235     (name imm:$writemask, (addr_type addr_class:$addr),
1236           SReg_256:$rsrc, SReg_128:$sampler, TEX_SHADOW),
1237     (opcode imm:$writemask, 0, 0, 0, 0, 0, 0, 0,
1238           (EXTRACT_SUBREG addr_class:$addr, sub0),
1239           SReg_256:$rsrc, SReg_128:$sampler)
1240 >;
1241
1242 class SampleShadowArrayPattern<Intrinsic name, MIMG opcode,
1243                                RegisterClass addr_class, ValueType addr_type> : Pat <
1244     (name imm:$writemask, (addr_type addr_class:$addr),
1245           SReg_256:$rsrc, SReg_128:$sampler, TEX_SHADOW_ARRAY),
1246     (opcode imm:$writemask, 0, 0, 1, 0, 0, 0, 0,
1247           (EXTRACT_SUBREG addr_class:$addr, sub0),
1248           SReg_256:$rsrc, SReg_128:$sampler)
1249 >;
1250
1251 /* int_SI_sample* for texture lookups consuming more address parameters */
1252 multiclass SamplePatterns<RegisterClass addr_class, ValueType addr_type> {
1253   def : SamplePattern <int_SI_sample, IMAGE_SAMPLE, addr_class, addr_type>;
1254   def : SampleRectPattern <int_SI_sample, IMAGE_SAMPLE, addr_class, addr_type>;
1255   def : SampleArrayPattern <int_SI_sample, IMAGE_SAMPLE, addr_class, addr_type>;
1256   def : SampleShadowPattern <int_SI_sample, IMAGE_SAMPLE_C, addr_class, addr_type>;
1257   def : SampleShadowArrayPattern <int_SI_sample, IMAGE_SAMPLE_C, addr_class, addr_type>;
1258
1259   def : SamplePattern <int_SI_samplel, IMAGE_SAMPLE_L, addr_class, addr_type>;
1260   def : SampleArrayPattern <int_SI_samplel, IMAGE_SAMPLE_L, addr_class, addr_type>;
1261   def : SampleShadowPattern <int_SI_samplel, IMAGE_SAMPLE_C_L, addr_class, addr_type>;
1262   def : SampleShadowArrayPattern <int_SI_samplel, IMAGE_SAMPLE_C_L, addr_class, addr_type>;
1263
1264   def : SamplePattern <int_SI_sampleb, IMAGE_SAMPLE_B, addr_class, addr_type>;
1265   def : SampleArrayPattern <int_SI_sampleb, IMAGE_SAMPLE_B, addr_class, addr_type>;
1266   def : SampleShadowPattern <int_SI_sampleb, IMAGE_SAMPLE_C_B, addr_class, addr_type>;
1267   def : SampleShadowArrayPattern <int_SI_sampleb, IMAGE_SAMPLE_C_B, addr_class, addr_type>;
1268 }
1269
1270 defm : SamplePatterns<VReg_64, v2i32>;
1271 defm : SamplePatterns<VReg_128, v4i32>;
1272 defm : SamplePatterns<VReg_256, v8i32>;
1273 defm : SamplePatterns<VReg_512, v16i32>;
1274
1275 def CLAMP_SI : CLAMP<VReg_32>;
1276 def FABS_SI : FABS<VReg_32>;
1277 def FNEG_SI : FNEG<VReg_32>;
1278
1279 def : Extract_Element <f32, v4f32, VReg_128, 0, sub0>;
1280 def : Extract_Element <f32, v4f32, VReg_128, 1, sub1>;
1281 def : Extract_Element <f32, v4f32, VReg_128, 2, sub2>;
1282 def : Extract_Element <f32, v4f32, VReg_128, 3, sub3>;
1283
1284 def : Insert_Element <f32, v4f32, VReg_32, VReg_128, 4, sub0>;
1285 def : Insert_Element <f32, v4f32, VReg_32, VReg_128, 5, sub1>;
1286 def : Insert_Element <f32, v4f32, VReg_32, VReg_128, 6, sub2>;
1287 def : Insert_Element <f32, v4f32, VReg_32, VReg_128, 7, sub3>;
1288
1289 def : Vector1_Build <v1i32, VReg_32, i32, VReg_32>;
1290 def : Vector2_Build <v2i32, VReg_64, i32, VReg_32>;
1291 def : Vector_Build <v4f32, VReg_128, f32, VReg_32>;
1292 def : Vector_Build <v4i32, VReg_128, i32, VReg_32>;
1293 def : Vector8_Build <v8i32, VReg_256, i32, VReg_32>;
1294 def : Vector16_Build <v16i32, VReg_512, i32, VReg_32>;
1295
1296 def : BitConvert <i32, f32, SReg_32>;
1297 def : BitConvert <i32, f32, VReg_32>;
1298
1299 def : BitConvert <f32, i32, SReg_32>;
1300 def : BitConvert <f32, i32, VReg_32>;
1301
1302 def : Pat <
1303   (i64 (SIsreg1_bitcast SReg_1:$vcc)),
1304   (S_MOV_B64 (COPY_TO_REGCLASS SReg_1:$vcc, SReg_64))
1305 >;
1306
1307 def : Pat <
1308   (i1 (SIsreg1_bitcast SReg_64:$vcc)),
1309   (COPY_TO_REGCLASS SReg_64:$vcc, SReg_1)
1310 >;
1311
1312 def : Pat <
1313   (i64 (SIvcc_bitcast VCCReg:$vcc)),
1314   (S_MOV_B64 (COPY_TO_REGCLASS VCCReg:$vcc, SReg_64))
1315 >;
1316
1317 def : Pat <
1318   (i1 (SIvcc_bitcast SReg_64:$vcc)),
1319   (COPY_TO_REGCLASS SReg_64:$vcc, VCCReg)
1320 >;
1321
1322 /********** ===================== **********/
1323 /********** Interpolation Paterns **********/
1324 /********** ===================== **********/
1325
1326 def : Pat <
1327   (int_SI_fs_interp_constant imm:$attr_chan, imm:$attr, SReg_32:$params),
1328   (V_INTERP_MOV_F32 INTERP.P0, imm:$attr_chan, imm:$attr, SReg_32:$params)
1329 >;
1330
1331 def : Pat <
1332   (int_SI_fs_interp_linear_center imm:$attr_chan, imm:$attr, SReg_32:$params),
1333   (SI_INTERP (f32 LINEAR_CENTER_I), (f32 LINEAR_CENTER_J), imm:$attr_chan,
1334              imm:$attr, SReg_32:$params)
1335 >;
1336
1337 def : Pat <
1338   (int_SI_fs_interp_linear_centroid imm:$attr_chan, imm:$attr, SReg_32:$params),
1339   (SI_INTERP (f32 LINEAR_CENTROID_I), (f32 LINEAR_CENTROID_J), imm:$attr_chan,
1340              imm:$attr, SReg_32:$params)
1341 >;
1342
1343 def : Pat <
1344   (int_SI_fs_interp_persp_center imm:$attr_chan, imm:$attr, SReg_32:$params),
1345   (SI_INTERP (f32 PERSP_CENTER_I), (f32 PERSP_CENTER_J), imm:$attr_chan,
1346              imm:$attr, SReg_32:$params)
1347 >;
1348
1349 def : Pat <
1350   (int_SI_fs_interp_persp_centroid imm:$attr_chan, imm:$attr, SReg_32:$params),
1351   (SI_INTERP (f32 PERSP_CENTROID_I), (f32 PERSP_CENTROID_J), imm:$attr_chan,
1352              imm:$attr, SReg_32:$params)
1353 >;
1354
1355 def : Pat <
1356   (int_SI_fs_read_face),
1357   (f32 FRONT_FACE)
1358 >;
1359
1360 def : Pat <
1361   (int_SI_fs_read_pos 0),
1362   (f32 POS_X_FLOAT)
1363 >;
1364
1365 def : Pat <
1366   (int_SI_fs_read_pos 1),
1367   (f32 POS_Y_FLOAT)
1368 >;
1369
1370 def : Pat <
1371   (int_SI_fs_read_pos 2),
1372   (f32 POS_Z_FLOAT)
1373 >;
1374
1375 def : Pat <
1376   (int_SI_fs_read_pos 3),
1377   (f32 POS_W_FLOAT)
1378 >;
1379
1380 /********** ================== **********/
1381 /********** Intrinsic Patterns **********/
1382 /********** ================== **********/
1383
1384 /* llvm.AMDGPU.pow */
1385 /* XXX: We are using IEEE MUL, not the 0 * anything = 0 MUL, is this correct? */
1386 def : POW_Common <V_LOG_F32_e32, V_EXP_F32_e32, V_MUL_F32_e32, VReg_32>;
1387
1388 def : Pat <
1389   (int_AMDGPU_div VSrc_32:$src0, VSrc_32:$src1),
1390   (V_MUL_LEGACY_F32_e32 VSrc_32:$src0, (V_RCP_LEGACY_F32_e32 VSrc_32:$src1))
1391 >;
1392
1393 def : Pat<
1394   (fdiv VSrc_32:$src0, VSrc_32:$src1),
1395   (V_MUL_F32_e32 VSrc_32:$src0, (V_RCP_F32_e32 VSrc_32:$src1))
1396 >;
1397
1398 def : Pat <
1399   (fcos VSrc_32:$src0),
1400   (V_COS_F32_e32 (V_MUL_F32_e32 VSrc_32:$src0, (V_MOV_IMM_I32 CONST.TWO_PI_INV)))
1401 >;
1402
1403 def : Pat <
1404   (fsin VSrc_32:$src0),
1405   (V_SIN_F32_e32 (V_MUL_F32_e32 VSrc_32:$src0, (V_MOV_IMM_I32 CONST.TWO_PI_INV)))
1406 >;
1407
1408 def : Pat <
1409   (int_AMDGPU_cube VReg_128:$src),
1410   (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
1411     (V_CUBETC_F32 (EXTRACT_SUBREG VReg_128:$src, sub0),
1412                   (EXTRACT_SUBREG VReg_128:$src, sub1),
1413                   (EXTRACT_SUBREG VReg_128:$src, sub2),
1414                   0, 0, 0, 0), sub0),
1415     (V_CUBESC_F32 (EXTRACT_SUBREG VReg_128:$src, sub0),
1416                   (EXTRACT_SUBREG VReg_128:$src, sub1),
1417                   (EXTRACT_SUBREG VReg_128:$src, sub2),
1418                   0, 0, 0, 0), sub1),
1419     (V_CUBEMA_F32 (EXTRACT_SUBREG VReg_128:$src, sub0),
1420                   (EXTRACT_SUBREG VReg_128:$src, sub1),
1421                   (EXTRACT_SUBREG VReg_128:$src, sub2),
1422                   0, 0, 0, 0), sub2),
1423     (V_CUBEID_F32 (EXTRACT_SUBREG VReg_128:$src, sub0),
1424                   (EXTRACT_SUBREG VReg_128:$src, sub1),
1425                   (EXTRACT_SUBREG VReg_128:$src, sub2),
1426                   0, 0, 0, 0), sub3)
1427 >;
1428
1429 /********** ================== **********/
1430 /**********   VOP3 Patterns    **********/
1431 /********** ================== **********/
1432
1433 def : Pat <(f32 (IL_mad VSrc_32:$src0, VReg_32:$src1, VReg_32:$src2)),
1434            (V_MAD_LEGACY_F32 VSrc_32:$src0, VReg_32:$src1, VReg_32:$src2,
1435             0, 0, 0, 0)>;
1436
1437 /********** ================== **********/
1438 /**********   SMRD Patterns    **********/
1439 /********** ================== **********/
1440
1441 multiclass SMRD_Pattern <SMRD Instr_IMM, SMRD Instr_SGPR, ValueType vt> {
1442   // 1. Offset as 8bit DWORD immediate
1443   def : Pat <
1444     (constant_load (SIadd64bit32bit SReg_64:$sbase, IMM8bitDWORD:$offset)),
1445     (vt (Instr_IMM SReg_64:$sbase, IMM8bitDWORD:$offset))
1446   >;
1447
1448   // 2. Offset loaded in an 32bit SGPR
1449   def : Pat <
1450     (constant_load (SIadd64bit32bit SReg_64:$sbase, imm:$offset)),
1451     (vt (Instr_SGPR SReg_64:$sbase, (S_MOV_IMM_I32 imm:$offset)))
1452   >;
1453
1454   // 3. No offset at all
1455   def : Pat <
1456     (constant_load SReg_64:$sbase),
1457     (vt (Instr_IMM SReg_64:$sbase, 0))
1458   >;
1459 }
1460
1461 defm : SMRD_Pattern <S_LOAD_DWORD_IMM, S_LOAD_DWORD_SGPR, f32>;
1462 defm : SMRD_Pattern <S_LOAD_DWORD_IMM, S_LOAD_DWORD_SGPR, i32>;
1463 defm : SMRD_Pattern <S_LOAD_DWORDX4_IMM, S_LOAD_DWORDX4_SGPR, v4i32>;
1464 defm : SMRD_Pattern <S_LOAD_DWORDX8_IMM, S_LOAD_DWORDX8_SGPR, v8i32>;
1465
1466 } // End isSI predicate