lib/Target/R600/SIInstructions.td

   1 //===-- SIInstructions.td - SI Instruction Defintions ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 // This file was originally auto-generated from a GPU register header file and
  10 // all the instruction definitions were originally commented out.  Instructions
  11 // that are not yet supported remain commented out.
  12 //===----------------------------------------------------------------------===//
  13
  14 class InterpSlots {
  15 int P0 = 2;
  16 int P10 = 0;
  17 int P20 = 1;
  18 }
  19 def INTERP : InterpSlots;
  20
  21 def InterpSlot : Operand<i32> {
  22   let PrintMethod = "printInterpSlot";
  23 }
  24
  25 def isSI : Predicate<"Subtarget.device()"
  26                             "->getGeneration() == AMDGPUDeviceInfo::HD7XXX">;
  27
  28 let Predicates = [isSI] in {
  29
  30 let neverHasSideEffects = 1 in {
  31 def S_MOV_B32 : SOP1_32 <0x00000003, "S_MOV_B32", []>;
  32 def S_MOV_B64 : SOP1_64 <0x00000004, "S_MOV_B64", []>;
  33 def S_CMOV_B32 : SOP1_32 <0x00000005, "S_CMOV_B32", []>;
  34 def S_CMOV_B64 : SOP1_64 <0x00000006, "S_CMOV_B64", []>;
  35 def S_NOT_B32 : SOP1_32 <0x00000007, "S_NOT_B32", []>;
  36 def S_NOT_B64 : SOP1_64 <0x00000008, "S_NOT_B64", []>;
  37 def S_WQM_B32 : SOP1_32 <0x00000009, "S_WQM_B32", []>;
  38 def S_WQM_B64 : SOP1_64 <0x0000000a, "S_WQM_B64", []>;
  39 def S_BREV_B32 : SOP1_32 <0x0000000b, "S_BREV_B32", []>;
  40 def S_BREV_B64 : SOP1_64 <0x0000000c, "S_BREV_B64", []>;
  41 } // End neverHasSideEffects = 1
  42 ////def S_BCNT0_I32_B32 : SOP1_BCNT0 <0x0000000d, "S_BCNT0_I32_B32", []>;
  43 ////def S_BCNT0_I32_B64 : SOP1_BCNT0 <0x0000000e, "S_BCNT0_I32_B64", []>;
  44 ////def S_BCNT1_I32_B32 : SOP1_BCNT1 <0x0000000f, "S_BCNT1_I32_B32", []>;
  45 ////def S_BCNT1_I32_B64 : SOP1_BCNT1 <0x00000010, "S_BCNT1_I32_B64", []>;
  46 ////def S_FF0_I32_B32 : SOP1_FF0 <0x00000011, "S_FF0_I32_B32", []>;
  47 ////def S_FF0_I32_B64 : SOP1_FF0 <0x00000012, "S_FF0_I32_B64", []>;
  48 ////def S_FF1_I32_B32 : SOP1_FF1 <0x00000013, "S_FF1_I32_B32", []>;
  49 ////def S_FF1_I32_B64 : SOP1_FF1 <0x00000014, "S_FF1_I32_B64", []>;
  50 //def S_FLBIT_I32_B32 : SOP1_32 <0x00000015, "S_FLBIT_I32_B32", []>;
  51 //def S_FLBIT_I32_B64 : SOP1_32 <0x00000016, "S_FLBIT_I32_B64", []>;
  52 def S_FLBIT_I32 : SOP1_32 <0x00000017, "S_FLBIT_I32", []>;
  53 //def S_FLBIT_I32_I64 : SOP1_32 <0x00000018, "S_FLBIT_I32_I64", []>;
  54 //def S_SEXT_I32_I8 : SOP1_32 <0x00000019, "S_SEXT_I32_I8", []>;
  55 //def S_SEXT_I32_I16 : SOP1_32 <0x0000001a, "S_SEXT_I32_I16", []>;
  56 ////def S_BITSET0_B32 : SOP1_BITSET0 <0x0000001b, "S_BITSET0_B32", []>;
  57 ////def S_BITSET0_B64 : SOP1_BITSET0 <0x0000001c, "S_BITSET0_B64", []>;
  58 ////def S_BITSET1_B32 : SOP1_BITSET1 <0x0000001d, "S_BITSET1_B32", []>;
  59 ////def S_BITSET1_B64 : SOP1_BITSET1 <0x0000001e, "S_BITSET1_B64", []>;
  60 def S_GETPC_B64 : SOP1_64 <0x0000001f, "S_GETPC_B64", []>;
  61 def S_SETPC_B64 : SOP1_64 <0x00000020, "S_SETPC_B64", []>;
  62 def S_SWAPPC_B64 : SOP1_64 <0x00000021, "S_SWAPPC_B64", []>;
  63 def S_RFE_B64 : SOP1_64 <0x00000022, "S_RFE_B64", []>;
  64
  65 let hasSideEffects = 1, Uses = [EXEC], Defs = [EXEC] in {
  66
  67 def S_AND_SAVEEXEC_B64 : SOP1_64 <0x00000024, "S_AND_SAVEEXEC_B64", []>;
  68 def S_OR_SAVEEXEC_B64 : SOP1_64 <0x00000025, "S_OR_SAVEEXEC_B64", []>;
  69 def S_XOR_SAVEEXEC_B64 : SOP1_64 <0x00000026, "S_XOR_SAVEEXEC_B64", []>;
  70 def S_ANDN2_SAVEEXEC_B64 : SOP1_64 <0x00000027, "S_ANDN2_SAVEEXEC_B64", []>;
  71 def S_ORN2_SAVEEXEC_B64 : SOP1_64 <0x00000028, "S_ORN2_SAVEEXEC_B64", []>;
  72 def S_NAND_SAVEEXEC_B64 : SOP1_64 <0x00000029, "S_NAND_SAVEEXEC_B64", []>;
  73 def S_NOR_SAVEEXEC_B64 : SOP1_64 <0x0000002a, "S_NOR_SAVEEXEC_B64", []>;
  74 def S_XNOR_SAVEEXEC_B64 : SOP1_64 <0x0000002b, "S_XNOR_SAVEEXEC_B64", []>;
  75
  76 } // End hasSideEffects = 1
  77
  78 def S_QUADMASK_B32 : SOP1_32 <0x0000002c, "S_QUADMASK_B32", []>;
  79 def S_QUADMASK_B64 : SOP1_64 <0x0000002d, "S_QUADMASK_B64", []>;
  80 def S_MOVRELS_B32 : SOP1_32 <0x0000002e, "S_MOVRELS_B32", []>;
  81 def S_MOVRELS_B64 : SOP1_64 <0x0000002f, "S_MOVRELS_B64", []>;
  82 def S_MOVRELD_B32 : SOP1_32 <0x00000030, "S_MOVRELD_B32", []>;
  83 def S_MOVRELD_B64 : SOP1_64 <0x00000031, "S_MOVRELD_B64", []>;
  84 //def S_CBRANCH_JOIN : SOP1_ <0x00000032, "S_CBRANCH_JOIN", []>;
  85 def S_MOV_REGRD_B32 : SOP1_32 <0x00000033, "S_MOV_REGRD_B32", []>;
  86 def S_ABS_I32 : SOP1_32 <0x00000034, "S_ABS_I32", []>;
  87 def S_MOV_FED_B32 : SOP1_32 <0x00000035, "S_MOV_FED_B32", []>;
  88 def S_MOVK_I32 : SOPK_32 <0x00000000, "S_MOVK_I32", []>;
  89 def S_CMOVK_I32 : SOPK_32 <0x00000002, "S_CMOVK_I32", []>;
  90
  91 /*
  92 This instruction is disabled for now until we can figure out how to teach
  93 the instruction selector to correctly use the  S_CMP* vs V_CMP*
  94 instructions.
  95
  96 When this instruction is enabled the code generator sometimes produces this
  97 invalid sequence:
  98
  99 SCC = S_CMPK_EQ_I32 SGPR0, imm
 100 VCC = COPY SCC
 101 VGPR0 = V_CNDMASK VCC, VGPR0, VGPR1
 102
 103 def S_CMPK_EQ_I32 : SOPK <
 104   0x00000003, (outs SCCReg:$dst), (ins SReg_32:$src0, i32imm:$src1),
 105   "S_CMPK_EQ_I32",
 106   [(set SCCReg:$dst, (setcc SReg_32:$src0, imm:$src1, SETEQ))]
 107 >;
 108 */
 109
 110 def S_CMPK_LG_I32 : SOPK_32 <0x00000004, "S_CMPK_LG_I32", []>;
 111 def S_CMPK_GT_I32 : SOPK_32 <0x00000005, "S_CMPK_GT_I32", []>;
 112 def S_CMPK_GE_I32 : SOPK_32 <0x00000006, "S_CMPK_GE_I32", []>;
 113 def S_CMPK_LT_I32 : SOPK_32 <0x00000007, "S_CMPK_LT_I32", []>;
 114 def S_CMPK_LE_I32 : SOPK_32 <0x00000008, "S_CMPK_LE_I32", []>;
 115 def S_CMPK_EQ_U32 : SOPK_32 <0x00000009, "S_CMPK_EQ_U32", []>;
 116 def S_CMPK_LG_U32 : SOPK_32 <0x0000000a, "S_CMPK_LG_U32", []>;
 117 def S_CMPK_GT_U32 : SOPK_32 <0x0000000b, "S_CMPK_GT_U32", []>;
 118 def S_CMPK_GE_U32 : SOPK_32 <0x0000000c, "S_CMPK_GE_U32", []>;
 119 def S_CMPK_LT_U32 : SOPK_32 <0x0000000d, "S_CMPK_LT_U32", []>;
 120 def S_CMPK_LE_U32 : SOPK_32 <0x0000000e, "S_CMPK_LE_U32", []>;
 121 def S_ADDK_I32 : SOPK_32 <0x0000000f, "S_ADDK_I32", []>;
 122 def S_MULK_I32 : SOPK_32 <0x00000010, "S_MULK_I32", []>;
 123 //def S_CBRANCH_I_FORK : SOPK_ <0x00000011, "S_CBRANCH_I_FORK", []>;
 124 def S_GETREG_B32 : SOPK_32 <0x00000012, "S_GETREG_B32", []>;
 125 def S_SETREG_B32 : SOPK_32 <0x00000013, "S_SETREG_B32", []>;
 126 def S_GETREG_REGRD_B32 : SOPK_32 <0x00000014, "S_GETREG_REGRD_B32", []>;
 127 //def S_SETREG_IMM32_B32 : SOPK_32 <0x00000015, "S_SETREG_IMM32_B32", []>;
 128 //def EXP : EXP_ <0x00000000, "EXP", []>;
 129
 130 defm V_CMP_F_F32 : VOPC_32 <0x00000000, "V_CMP_F_F32">;
 131 defm V_CMP_LT_F32 : VOPC_32 <0x00000001, "V_CMP_LT_F32", f32, COND_LT>;
 132 defm V_CMP_EQ_F32 : VOPC_32 <0x00000002, "V_CMP_EQ_F32", f32, COND_EQ>;
 133 defm V_CMP_LE_F32 : VOPC_32 <0x00000003, "V_CMP_LE_F32", f32, COND_LE>;
 134 defm V_CMP_GT_F32 : VOPC_32 <0x00000004, "V_CMP_GT_F32", f32, COND_GT>;
 135 defm V_CMP_LG_F32 : VOPC_32 <0x00000005, "V_CMP_LG_F32", f32, COND_NE>;
 136 defm V_CMP_GE_F32 : VOPC_32 <0x00000006, "V_CMP_GE_F32", f32, COND_GE>;
 137 defm V_CMP_O_F32 : VOPC_32 <0x00000007, "V_CMP_O_F32">;
 138 defm V_CMP_U_F32 : VOPC_32 <0x00000008, "V_CMP_U_F32">;
 139 defm V_CMP_NGE_F32 : VOPC_32 <0x00000009, "V_CMP_NGE_F32">;
 140 defm V_CMP_NLG_F32 : VOPC_32 <0x0000000a, "V_CMP_NLG_F32">;
 141 defm V_CMP_NGT_F32 : VOPC_32 <0x0000000b, "V_CMP_NGT_F32">;
 142 defm V_CMP_NLE_F32 : VOPC_32 <0x0000000c, "V_CMP_NLE_F32">;
 143 defm V_CMP_NEQ_F32 : VOPC_32 <0x0000000d, "V_CMP_NEQ_F32", f32, COND_NE>;
 144 defm V_CMP_NLT_F32 : VOPC_32 <0x0000000e, "V_CMP_NLT_F32">;
 145 defm V_CMP_TRU_F32 : VOPC_32 <0x0000000f, "V_CMP_TRU_F32">;
 146
 147 //Side effect is writing to EXEC
 148 let hasSideEffects = 1 in {
 149
 150 defm V_CMPX_F_F32 : VOPC_32 <0x00000010, "V_CMPX_F_F32">;
 151 defm V_CMPX_LT_F32 : VOPC_32 <0x00000011, "V_CMPX_LT_F32">;
 152 defm V_CMPX_EQ_F32 : VOPC_32 <0x00000012, "V_CMPX_EQ_F32">;
 153 defm V_CMPX_LE_F32 : VOPC_32 <0x00000013, "V_CMPX_LE_F32">;
 154 defm V_CMPX_GT_F32 : VOPC_32 <0x00000014, "V_CMPX_GT_F32">;
 155 defm V_CMPX_LG_F32 : VOPC_32 <0x00000015, "V_CMPX_LG_F32">;
 156 defm V_CMPX_GE_F32 : VOPC_32 <0x00000016, "V_CMPX_GE_F32">;
 157 defm V_CMPX_O_F32 : VOPC_32 <0x00000017, "V_CMPX_O_F32">;
 158 defm V_CMPX_U_F32 : VOPC_32 <0x00000018, "V_CMPX_U_F32">;
 159 defm V_CMPX_NGE_F32 : VOPC_32 <0x00000019, "V_CMPX_NGE_F32">;
 160 defm V_CMPX_NLG_F32 : VOPC_32 <0x0000001a, "V_CMPX_NLG_F32">;
 161 defm V_CMPX_NGT_F32 : VOPC_32 <0x0000001b, "V_CMPX_NGT_F32">;
 162 defm V_CMPX_NLE_F32 : VOPC_32 <0x0000001c, "V_CMPX_NLE_F32">;
 163 defm V_CMPX_NEQ_F32 : VOPC_32 <0x0000001d, "V_CMPX_NEQ_F32">;
 164 defm V_CMPX_NLT_F32 : VOPC_32 <0x0000001e, "V_CMPX_NLT_F32">;
 165 defm V_CMPX_TRU_F32 : VOPC_32 <0x0000001f, "V_CMPX_TRU_F32">;
 166
 167 } // End hasSideEffects = 1
 168
 169 defm V_CMP_F_F64 : VOPC_64 <0x00000020, "V_CMP_F_F64">;
 170 defm V_CMP_LT_F64 : VOPC_64 <0x00000021, "V_CMP_LT_F64">;
 171 defm V_CMP_EQ_F64 : VOPC_64 <0x00000022, "V_CMP_EQ_F64">;
 172 defm V_CMP_LE_F64 : VOPC_64 <0x00000023, "V_CMP_LE_F64">;
 173 defm V_CMP_GT_F64 : VOPC_64 <0x00000024, "V_CMP_GT_F64">;
 174 defm V_CMP_LG_F64 : VOPC_64 <0x00000025, "V_CMP_LG_F64">;
 175 defm V_CMP_GE_F64 : VOPC_64 <0x00000026, "V_CMP_GE_F64">;
 176 defm V_CMP_O_F64 : VOPC_64 <0x00000027, "V_CMP_O_F64">;
 177 defm V_CMP_U_F64 : VOPC_64 <0x00000028, "V_CMP_U_F64">;
 178 defm V_CMP_NGE_F64 : VOPC_64 <0x00000029, "V_CMP_NGE_F64">;
 179 defm V_CMP_NLG_F64 : VOPC_64 <0x0000002a, "V_CMP_NLG_F64">;
 180 defm V_CMP_NGT_F64 : VOPC_64 <0x0000002b, "V_CMP_NGT_F64">;
 181 defm V_CMP_NLE_F64 : VOPC_64 <0x0000002c, "V_CMP_NLE_F64">;
 182 defm V_CMP_NEQ_F64 : VOPC_64 <0x0000002d, "V_CMP_NEQ_F64">;
 183 defm V_CMP_NLT_F64 : VOPC_64 <0x0000002e, "V_CMP_NLT_F64">;
 184 defm V_CMP_TRU_F64 : VOPC_64 <0x0000002f, "V_CMP_TRU_F64">;
 185
 186 //Side effect is writing to EXEC
 187 let hasSideEffects = 1 in {
 188
 189 defm V_CMPX_F_F64 : VOPC_64 <0x00000030, "V_CMPX_F_F64">;
 190 defm V_CMPX_LT_F64 : VOPC_64 <0x00000031, "V_CMPX_LT_F64">;
 191 defm V_CMPX_EQ_F64 : VOPC_64 <0x00000032, "V_CMPX_EQ_F64">;
 192 defm V_CMPX_LE_F64 : VOPC_64 <0x00000033, "V_CMPX_LE_F64">;
 193 defm V_CMPX_GT_F64 : VOPC_64 <0x00000034, "V_CMPX_GT_F64">;
 194 defm V_CMPX_LG_F64 : VOPC_64 <0x00000035, "V_CMPX_LG_F64">;
 195 defm V_CMPX_GE_F64 : VOPC_64 <0x00000036, "V_CMPX_GE_F64">;
 196 defm V_CMPX_O_F64 : VOPC_64 <0x00000037, "V_CMPX_O_F64">;
 197 defm V_CMPX_U_F64 : VOPC_64 <0x00000038, "V_CMPX_U_F64">;
 198 defm V_CMPX_NGE_F64 : VOPC_64 <0x00000039, "V_CMPX_NGE_F64">;
 199 defm V_CMPX_NLG_F64 : VOPC_64 <0x0000003a, "V_CMPX_NLG_F64">;
 200 defm V_CMPX_NGT_F64 : VOPC_64 <0x0000003b, "V_CMPX_NGT_F64">;
 201 defm V_CMPX_NLE_F64 : VOPC_64 <0x0000003c, "V_CMPX_NLE_F64">;
 202 defm V_CMPX_NEQ_F64 : VOPC_64 <0x0000003d, "V_CMPX_NEQ_F64">;
 203 defm V_CMPX_NLT_F64 : VOPC_64 <0x0000003e, "V_CMPX_NLT_F64">;
 204 defm V_CMPX_TRU_F64 : VOPC_64 <0x0000003f, "V_CMPX_TRU_F64">;
 205
 206 } // End hasSideEffects = 1
 207
 208 defm V_CMPS_F_F32 : VOPC_32 <0x00000040, "V_CMPS_F_F32">;
 209 defm V_CMPS_LT_F32 : VOPC_32 <0x00000041, "V_CMPS_LT_F32">;
 210 defm V_CMPS_EQ_F32 : VOPC_32 <0x00000042, "V_CMPS_EQ_F32">;
 211 defm V_CMPS_LE_F32 : VOPC_32 <0x00000043, "V_CMPS_LE_F32">;
 212 defm V_CMPS_GT_F32 : VOPC_32 <0x00000044, "V_CMPS_GT_F32">;
 213 defm V_CMPS_LG_F32 : VOPC_32 <0x00000045, "V_CMPS_LG_F32">;
 214 defm V_CMPS_GE_F32 : VOPC_32 <0x00000046, "V_CMPS_GE_F32">;
 215 defm V_CMPS_O_F32 : VOPC_32 <0x00000047, "V_CMPS_O_F32">;
 216 defm V_CMPS_U_F32 : VOPC_32 <0x00000048, "V_CMPS_U_F32">;
 217 defm V_CMPS_NGE_F32 : VOPC_32 <0x00000049, "V_CMPS_NGE_F32">;
 218 defm V_CMPS_NLG_F32 : VOPC_32 <0x0000004a, "V_CMPS_NLG_F32">;
 219 defm V_CMPS_NGT_F32 : VOPC_32 <0x0000004b, "V_CMPS_NGT_F32">;
 220 defm V_CMPS_NLE_F32 : VOPC_32 <0x0000004c, "V_CMPS_NLE_F32">;
 221 defm V_CMPS_NEQ_F32 : VOPC_32 <0x0000004d, "V_CMPS_NEQ_F32">;
 222 defm V_CMPS_NLT_F32 : VOPC_32 <0x0000004e, "V_CMPS_NLT_F32">;
 223 defm V_CMPS_TRU_F32 : VOPC_32 <0x0000004f, "V_CMPS_TRU_F32">;
 224 defm V_CMPSX_F_F32 : VOPC_32 <0x00000050, "V_CMPSX_F_F32">;
 225 defm V_CMPSX_LT_F32 : VOPC_32 <0x00000051, "V_CMPSX_LT_F32">;
 226 defm V_CMPSX_EQ_F32 : VOPC_32 <0x00000052, "V_CMPSX_EQ_F32">;
 227 defm V_CMPSX_LE_F32 : VOPC_32 <0x00000053, "V_CMPSX_LE_F32">;
 228 defm V_CMPSX_GT_F32 : VOPC_32 <0x00000054, "V_CMPSX_GT_F32">;
 229 defm V_CMPSX_LG_F32 : VOPC_32 <0x00000055, "V_CMPSX_LG_F32">;
 230 defm V_CMPSX_GE_F32 : VOPC_32 <0x00000056, "V_CMPSX_GE_F32">;
 231 defm V_CMPSX_O_F32 : VOPC_32 <0x00000057, "V_CMPSX_O_F32">;
 232 defm V_CMPSX_U_F32 : VOPC_32 <0x00000058, "V_CMPSX_U_F32">;
 233 defm V_CMPSX_NGE_F32 : VOPC_32 <0x00000059, "V_CMPSX_NGE_F32">;
 234 defm V_CMPSX_NLG_F32 : VOPC_32 <0x0000005a, "V_CMPSX_NLG_F32">;
 235 defm V_CMPSX_NGT_F32 : VOPC_32 <0x0000005b, "V_CMPSX_NGT_F32">;
 236 defm V_CMPSX_NLE_F32 : VOPC_32 <0x0000005c, "V_CMPSX_NLE_F32">;
 237 defm V_CMPSX_NEQ_F32 : VOPC_32 <0x0000005d, "V_CMPSX_NEQ_F32">;
 238 defm V_CMPSX_NLT_F32 : VOPC_32 <0x0000005e, "V_CMPSX_NLT_F32">;
 239 defm V_CMPSX_TRU_F32 : VOPC_32 <0x0000005f, "V_CMPSX_TRU_F32">;
 240 defm V_CMPS_F_F64 : VOPC_64 <0x00000060, "V_CMPS_F_F64">;
 241 defm V_CMPS_LT_F64 : VOPC_64 <0x00000061, "V_CMPS_LT_F64">;
 242 defm V_CMPS_EQ_F64 : VOPC_64 <0x00000062, "V_CMPS_EQ_F64">;
 243 defm V_CMPS_LE_F64 : VOPC_64 <0x00000063, "V_CMPS_LE_F64">;
 244 defm V_CMPS_GT_F64 : VOPC_64 <0x00000064, "V_CMPS_GT_F64">;
 245 defm V_CMPS_LG_F64 : VOPC_64 <0x00000065, "V_CMPS_LG_F64">;
 246 defm V_CMPS_GE_F64 : VOPC_64 <0x00000066, "V_CMPS_GE_F64">;
 247 defm V_CMPS_O_F64 : VOPC_64 <0x00000067, "V_CMPS_O_F64">;
 248 defm V_CMPS_U_F64 : VOPC_64 <0x00000068, "V_CMPS_U_F64">;
 249 defm V_CMPS_NGE_F64 : VOPC_64 <0x00000069, "V_CMPS_NGE_F64">;
 250 defm V_CMPS_NLG_F64 : VOPC_64 <0x0000006a, "V_CMPS_NLG_F64">;
 251 defm V_CMPS_NGT_F64 : VOPC_64 <0x0000006b, "V_CMPS_NGT_F64">;
 252 defm V_CMPS_NLE_F64 : VOPC_64 <0x0000006c, "V_CMPS_NLE_F64">;
 253 defm V_CMPS_NEQ_F64 : VOPC_64 <0x0000006d, "V_CMPS_NEQ_F64">;
 254 defm V_CMPS_NLT_F64 : VOPC_64 <0x0000006e, "V_CMPS_NLT_F64">;
 255 defm V_CMPS_TRU_F64 : VOPC_64 <0x0000006f, "V_CMPS_TRU_F64">;
 256 defm V_CMPSX_F_F64 : VOPC_64 <0x00000070, "V_CMPSX_F_F64">;
 257 defm V_CMPSX_LT_F64 : VOPC_64 <0x00000071, "V_CMPSX_LT_F64">;
 258 defm V_CMPSX_EQ_F64 : VOPC_64 <0x00000072, "V_CMPSX_EQ_F64">;
 259 defm V_CMPSX_LE_F64 : VOPC_64 <0x00000073, "V_CMPSX_LE_F64">;
 260 defm V_CMPSX_GT_F64 : VOPC_64 <0x00000074, "V_CMPSX_GT_F64">;
 261 defm V_CMPSX_LG_F64 : VOPC_64 <0x00000075, "V_CMPSX_LG_F64">;
 262 defm V_CMPSX_GE_F64 : VOPC_64 <0x00000076, "V_CMPSX_GE_F64">;
 263 defm V_CMPSX_O_F64 : VOPC_64 <0x00000077, "V_CMPSX_O_F64">;
 264 defm V_CMPSX_U_F64 : VOPC_64 <0x00000078, "V_CMPSX_U_F64">;
 265 defm V_CMPSX_NGE_F64 : VOPC_64 <0x00000079, "V_CMPSX_NGE_F64">;
 266 defm V_CMPSX_NLG_F64 : VOPC_64 <0x0000007a, "V_CMPSX_NLG_F64">;
 267 defm V_CMPSX_NGT_F64 : VOPC_64 <0x0000007b, "V_CMPSX_NGT_F64">;
 268 defm V_CMPSX_NLE_F64 : VOPC_64 <0x0000007c, "V_CMPSX_NLE_F64">;
 269 defm V_CMPSX_NEQ_F64 : VOPC_64 <0x0000007d, "V_CMPSX_NEQ_F64">;
 270 defm V_CMPSX_NLT_F64 : VOPC_64 <0x0000007e, "V_CMPSX_NLT_F64">;
 271 defm V_CMPSX_TRU_F64 : VOPC_64 <0x0000007f, "V_CMPSX_TRU_F64">;
 272 defm V_CMP_F_I32 : VOPC_32 <0x00000080, "V_CMP_F_I32">;
 273 defm V_CMP_LT_I32 : VOPC_32 <0x00000081, "V_CMP_LT_I32", i32, COND_LT>;
 274 defm V_CMP_EQ_I32 : VOPC_32 <0x00000082, "V_CMP_EQ_I32", i32, COND_EQ>;
 275 defm V_CMP_LE_I32 : VOPC_32 <0x00000083, "V_CMP_LE_I32", i32, COND_LE>;
 276 defm V_CMP_GT_I32 : VOPC_32 <0x00000084, "V_CMP_GT_I32", i32, COND_GT>;
 277 defm V_CMP_NE_I32 : VOPC_32 <0x00000085, "V_CMP_NE_I32", i32, COND_NE>;
 278 defm V_CMP_GE_I32 : VOPC_32 <0x00000086, "V_CMP_GE_I32", i32, COND_GE>;
 279 defm V_CMP_T_I32 : VOPC_32 <0x00000087, "V_CMP_T_I32">;
 280
 281 let hasSideEffects = 1 in {
 282
 283 defm V_CMPX_F_I32 : VOPC_32 <0x00000090, "V_CMPX_F_I32">;
 284 defm V_CMPX_LT_I32 : VOPC_32 <0x00000091, "V_CMPX_LT_I32">;
 285 defm V_CMPX_EQ_I32 : VOPC_32 <0x00000092, "V_CMPX_EQ_I32">;
 286 defm V_CMPX_LE_I32 : VOPC_32 <0x00000093, "V_CMPX_LE_I32">;
 287 defm V_CMPX_GT_I32 : VOPC_32 <0x00000094, "V_CMPX_GT_I32">;
 288 defm V_CMPX_NE_I32 : VOPC_32 <0x00000095, "V_CMPX_NE_I32">;
 289 defm V_CMPX_GE_I32 : VOPC_32 <0x00000096, "V_CMPX_GE_I32">;
 290 defm V_CMPX_T_I32 : VOPC_32 <0x00000097, "V_CMPX_T_I32">;
 291
 292 } // End hasSideEffects
 293
 294 defm V_CMP_F_I64 : VOPC_64 <0x000000a0, "V_CMP_F_I64">;
 295 defm V_CMP_LT_I64 : VOPC_64 <0x000000a1, "V_CMP_LT_I64">;
 296 defm V_CMP_EQ_I64 : VOPC_64 <0x000000a2, "V_CMP_EQ_I64">;
 297 defm V_CMP_LE_I64 : VOPC_64 <0x000000a3, "V_CMP_LE_I64">;
 298 defm V_CMP_GT_I64 : VOPC_64 <0x000000a4, "V_CMP_GT_I64">;
 299 defm V_CMP_NE_I64 : VOPC_64 <0x000000a5, "V_CMP_NE_I64">;
 300 defm V_CMP_GE_I64 : VOPC_64 <0x000000a6, "V_CMP_GE_I64">;
 301 defm V_CMP_T_I64 : VOPC_64 <0x000000a7, "V_CMP_T_I64">;
 302
 303 let hasSideEffects = 1 in {
 304
 305 defm V_CMPX_F_I64 : VOPC_64 <0x000000b0, "V_CMPX_F_I64">;
 306 defm V_CMPX_LT_I64 : VOPC_64 <0x000000b1, "V_CMPX_LT_I64">;
 307 defm V_CMPX_EQ_I64 : VOPC_64 <0x000000b2, "V_CMPX_EQ_I64">;
 308 defm V_CMPX_LE_I64 : VOPC_64 <0x000000b3, "V_CMPX_LE_I64">;
 309 defm V_CMPX_GT_I64 : VOPC_64 <0x000000b4, "V_CMPX_GT_I64">;
 310 defm V_CMPX_NE_I64 : VOPC_64 <0x000000b5, "V_CMPX_NE_I64">;
 311 defm V_CMPX_GE_I64 : VOPC_64 <0x000000b6, "V_CMPX_GE_I64">;
 312 defm V_CMPX_T_I64 : VOPC_64 <0x000000b7, "V_CMPX_T_I64">;
 313
 314 } // End hasSideEffects
 315
 316 defm V_CMP_F_U32 : VOPC_32 <0x000000c0, "V_CMP_F_U32">;
 317 defm V_CMP_LT_U32 : VOPC_32 <0x000000c1, "V_CMP_LT_U32">;
 318 defm V_CMP_EQ_U32 : VOPC_32 <0x000000c2, "V_CMP_EQ_U32">;
 319 defm V_CMP_LE_U32 : VOPC_32 <0x000000c3, "V_CMP_LE_U32">;
 320 defm V_CMP_GT_U32 : VOPC_32 <0x000000c4, "V_CMP_GT_U32">;
 321 defm V_CMP_NE_U32 : VOPC_32 <0x000000c5, "V_CMP_NE_U32">;
 322 defm V_CMP_GE_U32 : VOPC_32 <0x000000c6, "V_CMP_GE_U32">;
 323 defm V_CMP_T_U32 : VOPC_32 <0x000000c7, "V_CMP_T_U32">;
 324
 325 let hasSideEffects = 1 in {
 326
 327 defm V_CMPX_F_U32 : VOPC_32 <0x000000d0, "V_CMPX_F_U32">;
 328 defm V_CMPX_LT_U32 : VOPC_32 <0x000000d1, "V_CMPX_LT_U32">;
 329 defm V_CMPX_EQ_U32 : VOPC_32 <0x000000d2, "V_CMPX_EQ_U32">;
 330 defm V_CMPX_LE_U32 : VOPC_32 <0x000000d3, "V_CMPX_LE_U32">;
 331 defm V_CMPX_GT_U32 : VOPC_32 <0x000000d4, "V_CMPX_GT_U32">;
 332 defm V_CMPX_NE_U32 : VOPC_32 <0x000000d5, "V_CMPX_NE_U32">;
 333 defm V_CMPX_GE_U32 : VOPC_32 <0x000000d6, "V_CMPX_GE_U32">;
 334 defm V_CMPX_T_U32 : VOPC_32 <0x000000d7, "V_CMPX_T_U32">;
 335
 336 } // End hasSideEffects
 337
 338 defm V_CMP_F_U64 : VOPC_64 <0x000000e0, "V_CMP_F_U64">;
 339 defm V_CMP_LT_U64 : VOPC_64 <0x000000e1, "V_CMP_LT_U64">;
 340 defm V_CMP_EQ_U64 : VOPC_64 <0x000000e2, "V_CMP_EQ_U64">;
 341 defm V_CMP_LE_U64 : VOPC_64 <0x000000e3, "V_CMP_LE_U64">;
 342 defm V_CMP_GT_U64 : VOPC_64 <0x000000e4, "V_CMP_GT_U64">;
 343 defm V_CMP_NE_U64 : VOPC_64 <0x000000e5, "V_CMP_NE_U64">;
 344 defm V_CMP_GE_U64 : VOPC_64 <0x000000e6, "V_CMP_GE_U64">;
 345 defm V_CMP_T_U64 : VOPC_64 <0x000000e7, "V_CMP_T_U64">;
 346 defm V_CMPX_F_U64 : VOPC_64 <0x000000f0, "V_CMPX_F_U64">;
 347 defm V_CMPX_LT_U64 : VOPC_64 <0x000000f1, "V_CMPX_LT_U64">;
 348 defm V_CMPX_EQ_U64 : VOPC_64 <0x000000f2, "V_CMPX_EQ_U64">;
 349 defm V_CMPX_LE_U64 : VOPC_64 <0x000000f3, "V_CMPX_LE_U64">;
 350 defm V_CMPX_GT_U64 : VOPC_64 <0x000000f4, "V_CMPX_GT_U64">;
 351 defm V_CMPX_NE_U64 : VOPC_64 <0x000000f5, "V_CMPX_NE_U64">;
 352 defm V_CMPX_GE_U64 : VOPC_64 <0x000000f6, "V_CMPX_GE_U64">;
 353 defm V_CMPX_T_U64 : VOPC_64 <0x000000f7, "V_CMPX_T_U64">;
 354 defm V_CMP_CLASS_F32 : VOPC_32 <0x00000088, "V_CMP_CLASS_F32">;
 355 defm V_CMPX_CLASS_F32 : VOPC_32 <0x00000098, "V_CMPX_CLASS_F32">;
 356 defm V_CMP_CLASS_F64 : VOPC_64 <0x000000a8, "V_CMP_CLASS_F64">;
 357 defm V_CMPX_CLASS_F64 : VOPC_64 <0x000000b8, "V_CMPX_CLASS_F64">;
 358 //def BUFFER_LOAD_FORMAT_X : MUBUF_ <0x00000000, "BUFFER_LOAD_FORMAT_X", []>;
 359 //def BUFFER_LOAD_FORMAT_XY : MUBUF_ <0x00000001, "BUFFER_LOAD_FORMAT_XY", []>;
 360 //def BUFFER_LOAD_FORMAT_XYZ : MUBUF_ <0x00000002, "BUFFER_LOAD_FORMAT_XYZ", []>;
 361 def BUFFER_LOAD_FORMAT_XYZW : MUBUF_Load_Helper <0x00000003, "BUFFER_LOAD_FORMAT_XYZW", VReg_128>;
 362 //def BUFFER_STORE_FORMAT_X : MUBUF_ <0x00000004, "BUFFER_STORE_FORMAT_X", []>;
 363 //def BUFFER_STORE_FORMAT_XY : MUBUF_ <0x00000005, "BUFFER_STORE_FORMAT_XY", []>;
 364 //def BUFFER_STORE_FORMAT_XYZ : MUBUF_ <0x00000006, "BUFFER_STORE_FORMAT_XYZ", []>;
 365 //def BUFFER_STORE_FORMAT_XYZW : MUBUF_ <0x00000007, "BUFFER_STORE_FORMAT_XYZW", []>;
 366 //def BUFFER_LOAD_UBYTE : MUBUF_ <0x00000008, "BUFFER_LOAD_UBYTE", []>;
 367 //def BUFFER_LOAD_SBYTE : MUBUF_ <0x00000009, "BUFFER_LOAD_SBYTE", []>;
 368 //def BUFFER_LOAD_USHORT : MUBUF_ <0x0000000a, "BUFFER_LOAD_USHORT", []>;
 369 //def BUFFER_LOAD_SSHORT : MUBUF_ <0x0000000b, "BUFFER_LOAD_SSHORT", []>;
 370 //def BUFFER_LOAD_DWORD : MUBUF_ <0x0000000c, "BUFFER_LOAD_DWORD", []>;
 371 //def BUFFER_LOAD_DWORDX2 : MUBUF_DWORDX2 <0x0000000d, "BUFFER_LOAD_DWORDX2", []>;
 372 //def BUFFER_LOAD_DWORDX4 : MUBUF_DWORDX4 <0x0000000e, "BUFFER_LOAD_DWORDX4", []>;
 373 //def BUFFER_STORE_BYTE : MUBUF_ <0x00000018, "BUFFER_STORE_BYTE", []>;
 374 //def BUFFER_STORE_SHORT : MUBUF_ <0x0000001a, "BUFFER_STORE_SHORT", []>;
 375 //def BUFFER_STORE_DWORD : MUBUF_ <0x0000001c, "BUFFER_STORE_DWORD", []>;
 376 //def BUFFER_STORE_DWORDX2 : MUBUF_DWORDX2 <0x0000001d, "BUFFER_STORE_DWORDX2", []>;
 377 //def BUFFER_STORE_DWORDX4 : MUBUF_DWORDX4 <0x0000001e, "BUFFER_STORE_DWORDX4", []>;
 378 //def BUFFER_ATOMIC_SWAP : MUBUF_ <0x00000030, "BUFFER_ATOMIC_SWAP", []>;
 379 //def BUFFER_ATOMIC_CMPSWAP : MUBUF_ <0x00000031, "BUFFER_ATOMIC_CMPSWAP", []>;
 380 //def BUFFER_ATOMIC_ADD : MUBUF_ <0x00000032, "BUFFER_ATOMIC_ADD", []>;
 381 //def BUFFER_ATOMIC_SUB : MUBUF_ <0x00000033, "BUFFER_ATOMIC_SUB", []>;
 382 //def BUFFER_ATOMIC_RSUB : MUBUF_ <0x00000034, "BUFFER_ATOMIC_RSUB", []>;
 383 //def BUFFER_ATOMIC_SMIN : MUBUF_ <0x00000035, "BUFFER_ATOMIC_SMIN", []>;
 384 //def BUFFER_ATOMIC_UMIN : MUBUF_ <0x00000036, "BUFFER_ATOMIC_UMIN", []>;
 385 //def BUFFER_ATOMIC_SMAX : MUBUF_ <0x00000037, "BUFFER_ATOMIC_SMAX", []>;
 386 //def BUFFER_ATOMIC_UMAX : MUBUF_ <0x00000038, "BUFFER_ATOMIC_UMAX", []>;
 387 //def BUFFER_ATOMIC_AND : MUBUF_ <0x00000039, "BUFFER_ATOMIC_AND", []>;
 388 //def BUFFER_ATOMIC_OR : MUBUF_ <0x0000003a, "BUFFER_ATOMIC_OR", []>;
 389 //def BUFFER_ATOMIC_XOR : MUBUF_ <0x0000003b, "BUFFER_ATOMIC_XOR", []>;
 390 //def BUFFER_ATOMIC_INC : MUBUF_ <0x0000003c, "BUFFER_ATOMIC_INC", []>;
 391 //def BUFFER_ATOMIC_DEC : MUBUF_ <0x0000003d, "BUFFER_ATOMIC_DEC", []>;
 392 //def BUFFER_ATOMIC_FCMPSWAP : MUBUF_ <0x0000003e, "BUFFER_ATOMIC_FCMPSWAP", []>;
 393 //def BUFFER_ATOMIC_FMIN : MUBUF_ <0x0000003f, "BUFFER_ATOMIC_FMIN", []>;
 394 //def BUFFER_ATOMIC_FMAX : MUBUF_ <0x00000040, "BUFFER_ATOMIC_FMAX", []>;
 395 //def BUFFER_ATOMIC_SWAP_X2 : MUBUF_X2 <0x00000050, "BUFFER_ATOMIC_SWAP_X2", []>;
 396 //def BUFFER_ATOMIC_CMPSWAP_X2 : MUBUF_X2 <0x00000051, "BUFFER_ATOMIC_CMPSWAP_X2", []>;
 397 //def BUFFER_ATOMIC_ADD_X2 : MUBUF_X2 <0x00000052, "BUFFER_ATOMIC_ADD_X2", []>;
 398 //def BUFFER_ATOMIC_SUB_X2 : MUBUF_X2 <0x00000053, "BUFFER_ATOMIC_SUB_X2", []>;
 399 //def BUFFER_ATOMIC_RSUB_X2 : MUBUF_X2 <0x00000054, "BUFFER_ATOMIC_RSUB_X2", []>;
 400 //def BUFFER_ATOMIC_SMIN_X2 : MUBUF_X2 <0x00000055, "BUFFER_ATOMIC_SMIN_X2", []>;
 401 //def BUFFER_ATOMIC_UMIN_X2 : MUBUF_X2 <0x00000056, "BUFFER_ATOMIC_UMIN_X2", []>;
 402 //def BUFFER_ATOMIC_SMAX_X2 : MUBUF_X2 <0x00000057, "BUFFER_ATOMIC_SMAX_X2", []>;
 403 //def BUFFER_ATOMIC_UMAX_X2 : MUBUF_X2 <0x00000058, "BUFFER_ATOMIC_UMAX_X2", []>;
 404 //def BUFFER_ATOMIC_AND_X2 : MUBUF_X2 <0x00000059, "BUFFER_ATOMIC_AND_X2", []>;
 405 //def BUFFER_ATOMIC_OR_X2 : MUBUF_X2 <0x0000005a, "BUFFER_ATOMIC_OR_X2", []>;
 406 //def BUFFER_ATOMIC_XOR_X2 : MUBUF_X2 <0x0000005b, "BUFFER_ATOMIC_XOR_X2", []>;
 407 //def BUFFER_ATOMIC_INC_X2 : MUBUF_X2 <0x0000005c, "BUFFER_ATOMIC_INC_X2", []>;
 408 //def BUFFER_ATOMIC_DEC_X2 : MUBUF_X2 <0x0000005d, "BUFFER_ATOMIC_DEC_X2", []>;
 409 //def BUFFER_ATOMIC_FCMPSWAP_X2 : MUBUF_X2 <0x0000005e, "BUFFER_ATOMIC_FCMPSWAP_X2", []>;
 410 //def BUFFER_ATOMIC_FMIN_X2 : MUBUF_X2 <0x0000005f, "BUFFER_ATOMIC_FMIN_X2", []>;
 411 //def BUFFER_ATOMIC_FMAX_X2 : MUBUF_X2 <0x00000060, "BUFFER_ATOMIC_FMAX_X2", []>;
 412 //def BUFFER_WBINVL1_SC : MUBUF_WBINVL1 <0x00000070, "BUFFER_WBINVL1_SC", []>;
 413 //def BUFFER_WBINVL1 : MUBUF_WBINVL1 <0x00000071, "BUFFER_WBINVL1", []>;
 414 //def TBUFFER_LOAD_FORMAT_X : MTBUF_ <0x00000000, "TBUFFER_LOAD_FORMAT_X", []>;
 415 //def TBUFFER_LOAD_FORMAT_XY : MTBUF_ <0x00000001, "TBUFFER_LOAD_FORMAT_XY", []>;
 416 //def TBUFFER_LOAD_FORMAT_XYZ : MTBUF_ <0x00000002, "TBUFFER_LOAD_FORMAT_XYZ", []>;
 417 def TBUFFER_LOAD_FORMAT_XYZW : MTBUF_Load_Helper <0x00000003, "TBUFFER_LOAD_FORMAT_XYZW", VReg_128>;
 418 //def TBUFFER_STORE_FORMAT_X : MTBUF_ <0x00000004, "TBUFFER_STORE_FORMAT_X", []>;
 419 //def TBUFFER_STORE_FORMAT_XY : MTBUF_ <0x00000005, "TBUFFER_STORE_FORMAT_XY", []>;
 420 //def TBUFFER_STORE_FORMAT_XYZ : MTBUF_ <0x00000006, "TBUFFER_STORE_FORMAT_XYZ", []>;
 421 //def TBUFFER_STORE_FORMAT_XYZW : MTBUF_ <0x00000007, "TBUFFER_STORE_FORMAT_XYZW", []>;
 422
 423 let mayLoad = 1 in {
 424
 425 defm S_LOAD_DWORD : SMRD_Helper <0x00000000, "S_LOAD_DWORD", SReg_32>;
 426
 427 //def S_LOAD_DWORDX2 : SMRD_DWORDX2 <0x00000001, "S_LOAD_DWORDX2", []>;
 428 defm S_LOAD_DWORDX4 : SMRD_Helper <0x00000002, "S_LOAD_DWORDX4", SReg_128>;
 429 defm S_LOAD_DWORDX8 : SMRD_Helper <0x00000003, "S_LOAD_DWORDX8", SReg_256>;
 430 //def S_LOAD_DWORDX16 : SMRD_DWORDX16 <0x00000004, "S_LOAD_DWORDX16", []>;
 431 //def S_BUFFER_LOAD_DWORD : SMRD_ <0x00000008, "S_BUFFER_LOAD_DWORD", []>;
 432 //def S_BUFFER_LOAD_DWORDX2 : SMRD_DWORDX2 <0x00000009, "S_BUFFER_LOAD_DWORDX2", []>;
 433 //def S_BUFFER_LOAD_DWORDX4 : SMRD_DWORDX4 <0x0000000a, "S_BUFFER_LOAD_DWORDX4", []>;
 434 //def S_BUFFER_LOAD_DWORDX8 : SMRD_DWORDX8 <0x0000000b, "S_BUFFER_LOAD_DWORDX8", []>;
 435 //def S_BUFFER_LOAD_DWORDX16 : SMRD_DWORDX16 <0x0000000c, "S_BUFFER_LOAD_DWORDX16", []>;
 436
 437 } // mayLoad = 1
 438
 439 //def S_MEMTIME : SMRD_ <0x0000001e, "S_MEMTIME", []>;
 440 //def S_DCACHE_INV : SMRD_ <0x0000001f, "S_DCACHE_INV", []>;
 441 //def IMAGE_LOAD : MIMG_NoPattern_ <"IMAGE_LOAD", 0x00000000>;
 442 //def IMAGE_LOAD_MIP : MIMG_NoPattern_ <"IMAGE_LOAD_MIP", 0x00000001>;
 443 //def IMAGE_LOAD_PCK : MIMG_NoPattern_ <"IMAGE_LOAD_PCK", 0x00000002>;
 444 //def IMAGE_LOAD_PCK_SGN : MIMG_NoPattern_ <"IMAGE_LOAD_PCK_SGN", 0x00000003>;
 445 //def IMAGE_LOAD_MIP_PCK : MIMG_NoPattern_ <"IMAGE_LOAD_MIP_PCK", 0x00000004>;
 446 //def IMAGE_LOAD_MIP_PCK_SGN : MIMG_NoPattern_ <"IMAGE_LOAD_MIP_PCK_SGN", 0x00000005>;
 447 //def IMAGE_STORE : MIMG_NoPattern_ <"IMAGE_STORE", 0x00000008>;
 448 //def IMAGE_STORE_MIP : MIMG_NoPattern_ <"IMAGE_STORE_MIP", 0x00000009>;
 449 //def IMAGE_STORE_PCK : MIMG_NoPattern_ <"IMAGE_STORE_PCK", 0x0000000a>;
 450 //def IMAGE_STORE_MIP_PCK : MIMG_NoPattern_ <"IMAGE_STORE_MIP_PCK", 0x0000000b>;
 451 //def IMAGE_GET_RESINFO : MIMG_NoPattern_ <"IMAGE_GET_RESINFO", 0x0000000e>;
 452 //def IMAGE_ATOMIC_SWAP : MIMG_NoPattern_ <"IMAGE_ATOMIC_SWAP", 0x0000000f>;
 453 //def IMAGE_ATOMIC_CMPSWAP : MIMG_NoPattern_ <"IMAGE_ATOMIC_CMPSWAP", 0x00000010>;
 454 //def IMAGE_ATOMIC_ADD : MIMG_NoPattern_ <"IMAGE_ATOMIC_ADD", 0x00000011>;
 455 //def IMAGE_ATOMIC_SUB : MIMG_NoPattern_ <"IMAGE_ATOMIC_SUB", 0x00000012>;
 456 //def IMAGE_ATOMIC_RSUB : MIMG_NoPattern_ <"IMAGE_ATOMIC_RSUB", 0x00000013>;
 457 //def IMAGE_ATOMIC_SMIN : MIMG_NoPattern_ <"IMAGE_ATOMIC_SMIN", 0x00000014>;
 458 //def IMAGE_ATOMIC_UMIN : MIMG_NoPattern_ <"IMAGE_ATOMIC_UMIN", 0x00000015>;
 459 //def IMAGE_ATOMIC_SMAX : MIMG_NoPattern_ <"IMAGE_ATOMIC_SMAX", 0x00000016>;
 460 //def IMAGE_ATOMIC_UMAX : MIMG_NoPattern_ <"IMAGE_ATOMIC_UMAX", 0x00000017>;
 461 //def IMAGE_ATOMIC_AND : MIMG_NoPattern_ <"IMAGE_ATOMIC_AND", 0x00000018>;
 462 //def IMAGE_ATOMIC_OR : MIMG_NoPattern_ <"IMAGE_ATOMIC_OR", 0x00000019>;
 463 //def IMAGE_ATOMIC_XOR : MIMG_NoPattern_ <"IMAGE_ATOMIC_XOR", 0x0000001a>;
 464 //def IMAGE_ATOMIC_INC : MIMG_NoPattern_ <"IMAGE_ATOMIC_INC", 0x0000001b>;
 465 //def IMAGE_ATOMIC_DEC : MIMG_NoPattern_ <"IMAGE_ATOMIC_DEC", 0x0000001c>;
 466 //def IMAGE_ATOMIC_FCMPSWAP : MIMG_NoPattern_ <"IMAGE_ATOMIC_FCMPSWAP", 0x0000001d>;
 467 //def IMAGE_ATOMIC_FMIN : MIMG_NoPattern_ <"IMAGE_ATOMIC_FMIN", 0x0000001e>;
 468 //def IMAGE_ATOMIC_FMAX : MIMG_NoPattern_ <"IMAGE_ATOMIC_FMAX", 0x0000001f>;
 469 def IMAGE_SAMPLE : MIMG_Load_Helper <0x00000020, "IMAGE_SAMPLE">;
 470 //def IMAGE_SAMPLE_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_CL", 0x00000021>;
 471 def IMAGE_SAMPLE_D : MIMG_Load_Helper <0x00000022, "IMAGE_SAMPLE_D">;
 472 //def IMAGE_SAMPLE_D_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_D_CL", 0x00000023>;
 473 def IMAGE_SAMPLE_L : MIMG_Load_Helper <0x00000024, "IMAGE_SAMPLE_L">;
 474 def IMAGE_SAMPLE_B : MIMG_Load_Helper <0x00000025, "IMAGE_SAMPLE_B">;
 475 //def IMAGE_SAMPLE_B_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_B_CL", 0x00000026>;
 476 //def IMAGE_SAMPLE_LZ : MIMG_NoPattern_ <"IMAGE_SAMPLE_LZ", 0x00000027>;
 477 def IMAGE_SAMPLE_C : MIMG_Load_Helper <0x00000028, "IMAGE_SAMPLE_C">;
 478 //def IMAGE_SAMPLE_C_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CL", 0x00000029>;
 479 //def IMAGE_SAMPLE_C_D : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_D", 0x0000002a>;
 480 //def IMAGE_SAMPLE_C_D_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_D_CL", 0x0000002b>;
 481 def IMAGE_SAMPLE_C_L : MIMG_Load_Helper <0x0000002c, "IMAGE_SAMPLE_C_L">;
 482 def IMAGE_SAMPLE_C_B : MIMG_Load_Helper <0x0000002d, "IMAGE_SAMPLE_C_B">;
 483 //def IMAGE_SAMPLE_C_B_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_B_CL", 0x0000002e>;
 484 //def IMAGE_SAMPLE_C_LZ : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_LZ", 0x0000002f>;
 485 //def IMAGE_SAMPLE_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_O", 0x00000030>;
 486 //def IMAGE_SAMPLE_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_CL_O", 0x00000031>;
 487 //def IMAGE_SAMPLE_D_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_D_O", 0x00000032>;
 488 //def IMAGE_SAMPLE_D_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_D_CL_O", 0x00000033>;
 489 //def IMAGE_SAMPLE_L_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_L_O", 0x00000034>;
 490 //def IMAGE_SAMPLE_B_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_B_O", 0x00000035>;
 491 //def IMAGE_SAMPLE_B_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_B_CL_O", 0x00000036>;
 492 //def IMAGE_SAMPLE_LZ_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_LZ_O", 0x00000037>;
 493 //def IMAGE_SAMPLE_C_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_O", 0x00000038>;
 494 //def IMAGE_SAMPLE_C_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CL_O", 0x00000039>;
 495 //def IMAGE_SAMPLE_C_D_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_D_O", 0x0000003a>;
 496 //def IMAGE_SAMPLE_C_D_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_D_CL_O", 0x0000003b>;
 497 //def IMAGE_SAMPLE_C_L_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_L_O", 0x0000003c>;
 498 //def IMAGE_SAMPLE_C_B_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_B_O", 0x0000003d>;
 499 //def IMAGE_SAMPLE_C_B_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_B_CL_O", 0x0000003e>;
 500 //def IMAGE_SAMPLE_C_LZ_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_LZ_O", 0x0000003f>;
 501 //def IMAGE_GATHER4 : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4", 0x00000040>;
 502 //def IMAGE_GATHER4_CL : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_CL", 0x00000041>;
 503 //def IMAGE_GATHER4_L : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_L", 0x00000044>;
 504 //def IMAGE_GATHER4_B : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_B", 0x00000045>;
 505 //def IMAGE_GATHER4_B_CL : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_B_CL", 0x00000046>;
 506 //def IMAGE_GATHER4_LZ : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_LZ", 0x00000047>;
 507 //def IMAGE_GATHER4_C : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C", 0x00000048>;
 508 //def IMAGE_GATHER4_C_CL : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_CL", 0x00000049>;
 509 //def IMAGE_GATHER4_C_L : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_L", 0x0000004c>;
 510 //def IMAGE_GATHER4_C_B : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_B", 0x0000004d>;
 511 //def IMAGE_GATHER4_C_B_CL : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_B_CL", 0x0000004e>;
 512 //def IMAGE_GATHER4_C_LZ : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_LZ", 0x0000004f>;
 513 //def IMAGE_GATHER4_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_O", 0x00000050>;
 514 //def IMAGE_GATHER4_CL_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_CL_O", 0x00000051>;
 515 //def IMAGE_GATHER4_L_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_L_O", 0x00000054>;
 516 //def IMAGE_GATHER4_B_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_B_O", 0x00000055>;
 517 //def IMAGE_GATHER4_B_CL_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_B_CL_O", 0x00000056>;
 518 //def IMAGE_GATHER4_LZ_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_LZ_O", 0x00000057>;
 519 //def IMAGE_GATHER4_C_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_O", 0x00000058>;
 520 //def IMAGE_GATHER4_C_CL_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_CL_O", 0x00000059>;
 521 //def IMAGE_GATHER4_C_L_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_L_O", 0x0000005c>;
 522 //def IMAGE_GATHER4_C_B_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_B_O", 0x0000005d>;
 523 //def IMAGE_GATHER4_C_B_CL_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_B_CL_O", 0x0000005e>;
 524 //def IMAGE_GATHER4_C_LZ_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_LZ_O", 0x0000005f>;
 525 //def IMAGE_GET_LOD : MIMG_NoPattern_ <"IMAGE_GET_LOD", 0x00000060>;
 526 //def IMAGE_SAMPLE_CD : MIMG_NoPattern_ <"IMAGE_SAMPLE_CD", 0x00000068>;
 527 //def IMAGE_SAMPLE_CD_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_CD_CL", 0x00000069>;
 528 //def IMAGE_SAMPLE_C_CD : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CD", 0x0000006a>;
 529 //def IMAGE_SAMPLE_C_CD_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CD_CL", 0x0000006b>;
 530 //def IMAGE_SAMPLE_CD_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_CD_O", 0x0000006c>;
 531 //def IMAGE_SAMPLE_CD_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_CD_CL_O", 0x0000006d>;
 532 //def IMAGE_SAMPLE_C_CD_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CD_O", 0x0000006e>;
 533 //def IMAGE_SAMPLE_C_CD_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CD_CL_O", 0x0000006f>;
 534 //def IMAGE_RSRC256 : MIMG_NoPattern_RSRC256 <"IMAGE_RSRC256", 0x0000007e>;
 535 //def IMAGE_SAMPLER : MIMG_NoPattern_ <"IMAGE_SAMPLER", 0x0000007f>;
 536 //def V_NOP : VOP1_ <0x00000000, "V_NOP", []>;
 537
 538 let neverHasSideEffects = 1 in {
 539 defm V_MOV_B32 : VOP1_32 <0x00000001, "V_MOV_B32", []>;
 540 }  // End neverHasSideEffects
 541 defm V_READFIRSTLANE_B32 : VOP1_32 <0x00000002, "V_READFIRSTLANE_B32", []>;
 542 //defm V_CVT_I32_F64 : VOP1_32 <0x00000003, "V_CVT_I32_F64", []>;
 543 //defm V_CVT_F64_I32 : VOP1_64 <0x00000004, "V_CVT_F64_I32", []>;
 544 defm V_CVT_F32_I32 : VOP1_32 <0x00000005, "V_CVT_F32_I32",
 545   [(set VReg_32:$dst, (sint_to_fp VSrc_32:$src0))]
 546 >;
 547 //defm V_CVT_F32_U32 : VOP1_32 <0x00000006, "V_CVT_F32_U32", []>;
 548 //defm V_CVT_U32_F32 : VOP1_32 <0x00000007, "V_CVT_U32_F32", []>;
 549 defm V_CVT_I32_F32 : VOP1_32 <0x00000008, "V_CVT_I32_F32",
 550   [(set (i32 VReg_32:$dst), (fp_to_sint VSrc_32:$src0))]
 551 >;
 552 defm V_MOV_FED_B32 : VOP1_32 <0x00000009, "V_MOV_FED_B32", []>;
 553 ////def V_CVT_F16_F32 : VOP1_F16 <0x0000000a, "V_CVT_F16_F32", []>;
 554 //defm V_CVT_F32_F16 : VOP1_32 <0x0000000b, "V_CVT_F32_F16", []>;
 555 //defm V_CVT_RPI_I32_F32 : VOP1_32 <0x0000000c, "V_CVT_RPI_I32_F32", []>;
 556 //defm V_CVT_FLR_I32_F32 : VOP1_32 <0x0000000d, "V_CVT_FLR_I32_F32", []>;
 557 //defm V_CVT_OFF_F32_I4 : VOP1_32 <0x0000000e, "V_CVT_OFF_F32_I4", []>;
 558 //defm V_CVT_F32_F64 : VOP1_32 <0x0000000f, "V_CVT_F32_F64", []>;
 559 //defm V_CVT_F64_F32 : VOP1_64 <0x00000010, "V_CVT_F64_F32", []>;
 560 //defm V_CVT_F32_UBYTE0 : VOP1_32 <0x00000011, "V_CVT_F32_UBYTE0", []>;
 561 //defm V_CVT_F32_UBYTE1 : VOP1_32 <0x00000012, "V_CVT_F32_UBYTE1", []>;
 562 //defm V_CVT_F32_UBYTE2 : VOP1_32 <0x00000013, "V_CVT_F32_UBYTE2", []>;
 563 //defm V_CVT_F32_UBYTE3 : VOP1_32 <0x00000014, "V_CVT_F32_UBYTE3", []>;
 564 //defm V_CVT_U32_F64 : VOP1_32 <0x00000015, "V_CVT_U32_F64", []>;
 565 //defm V_CVT_F64_U32 : VOP1_64 <0x00000016, "V_CVT_F64_U32", []>;
 566 defm V_FRACT_F32 : VOP1_32 <0x00000020, "V_FRACT_F32",
 567   [(set VReg_32:$dst, (AMDGPUfract VSrc_32:$src0))]
 568 >;
 569 defm V_TRUNC_F32 : VOP1_32 <0x00000021, "V_TRUNC_F32", []>;
 570 defm V_CEIL_F32 : VOP1_32 <0x00000022, "V_CEIL_F32",
 571   [(set VReg_32:$dst, (fceil VSrc_32:$src0))]
 572 >;
 573 defm V_RNDNE_F32 : VOP1_32 <0x00000023, "V_RNDNE_F32",
 574   [(set VReg_32:$dst, (frint VSrc_32:$src0))]
 575 >;
 576 defm V_FLOOR_F32 : VOP1_32 <0x00000024, "V_FLOOR_F32",
 577   [(set VReg_32:$dst, (ffloor VSrc_32:$src0))]
 578 >;
 579 defm V_EXP_F32 : VOP1_32 <0x00000025, "V_EXP_F32",
 580   [(set VReg_32:$dst, (fexp2 VSrc_32:$src0))]
 581 >;
 582 defm V_LOG_CLAMP_F32 : VOP1_32 <0x00000026, "V_LOG_CLAMP_F32", []>;
 583 defm V_LOG_F32 : VOP1_32 <0x00000027, "V_LOG_F32",
 584   [(set VReg_32:$dst, (flog2 VSrc_32:$src0))]
 585 >;
 586 defm V_RCP_CLAMP_F32 : VOP1_32 <0x00000028, "V_RCP_CLAMP_F32", []>;
 587 defm V_RCP_LEGACY_F32 : VOP1_32 <0x00000029, "V_RCP_LEGACY_F32", []>;
 588 defm V_RCP_F32 : VOP1_32 <0x0000002a, "V_RCP_F32",
 589   [(set VReg_32:$dst, (fdiv FP_ONE, VSrc_32:$src0))]
 590 >;
 591 defm V_RCP_IFLAG_F32 : VOP1_32 <0x0000002b, "V_RCP_IFLAG_F32", []>;
 592 defm V_RSQ_CLAMP_F32 : VOP1_32 <0x0000002c, "V_RSQ_CLAMP_F32", []>;
 593 defm V_RSQ_LEGACY_F32 : VOP1_32 <
 594   0x0000002d, "V_RSQ_LEGACY_F32",
 595   [(set VReg_32:$dst, (int_AMDGPU_rsq VSrc_32:$src0))]
 596 >;
 597 defm V_RSQ_F32 : VOP1_32 <0x0000002e, "V_RSQ_F32", []>;
 598 defm V_RCP_F64 : VOP1_64 <0x0000002f, "V_RCP_F64", []>;
 599 defm V_RCP_CLAMP_F64 : VOP1_64 <0x00000030, "V_RCP_CLAMP_F64", []>;
 600 defm V_RSQ_F64 : VOP1_64 <0x00000031, "V_RSQ_F64", []>;
 601 defm V_RSQ_CLAMP_F64 : VOP1_64 <0x00000032, "V_RSQ_CLAMP_F64", []>;
 602 defm V_SQRT_F32 : VOP1_32 <0x00000033, "V_SQRT_F32", []>;
 603 defm V_SQRT_F64 : VOP1_64 <0x00000034, "V_SQRT_F64", []>;
 604 defm V_SIN_F32 : VOP1_32 <0x00000035, "V_SIN_F32", []>;
 605 defm V_COS_F32 : VOP1_32 <0x00000036, "V_COS_F32", []>;
 606 defm V_NOT_B32 : VOP1_32 <0x00000037, "V_NOT_B32", []>;
 607 defm V_BFREV_B32 : VOP1_32 <0x00000038, "V_BFREV_B32", []>;
 608 defm V_FFBH_U32 : VOP1_32 <0x00000039, "V_FFBH_U32", []>;
 609 defm V_FFBL_B32 : VOP1_32 <0x0000003a, "V_FFBL_B32", []>;
 610 defm V_FFBH_I32 : VOP1_32 <0x0000003b, "V_FFBH_I32", []>;
 611 //defm V_FREXP_EXP_I32_F64 : VOP1_32 <0x0000003c, "V_FREXP_EXP_I32_F64", []>;
 612 defm V_FREXP_MANT_F64 : VOP1_64 <0x0000003d, "V_FREXP_MANT_F64", []>;
 613 defm V_FRACT_F64 : VOP1_64 <0x0000003e, "V_FRACT_F64", []>;
 614 //defm V_FREXP_EXP_I32_F32 : VOP1_32 <0x0000003f, "V_FREXP_EXP_I32_F32", []>;
 615 defm V_FREXP_MANT_F32 : VOP1_32 <0x00000040, "V_FREXP_MANT_F32", []>;
 616 //def V_CLREXCP : VOP1_ <0x00000041, "V_CLREXCP", []>;
 617 defm V_MOVRELD_B32 : VOP1_32 <0x00000042, "V_MOVRELD_B32", []>;
 618 defm V_MOVRELS_B32 : VOP1_32 <0x00000043, "V_MOVRELS_B32", []>;
 619 defm V_MOVRELSD_B32 : VOP1_32 <0x00000044, "V_MOVRELSD_B32", []>;
 620
 621 def V_INTERP_P1_F32 : VINTRP <
 622   0x00000000,
 623   (outs VReg_32:$dst),
 624   (ins VReg_32:$i, i32imm:$attr_chan, i32imm:$attr, M0Reg:$m0),
 625   "V_INTERP_P1_F32 $dst, $i, $attr_chan, $attr, [$m0]",
 626   []> {
 627   let DisableEncoding = "$m0";
 628 }
 629
 630 def V_INTERP_P2_F32 : VINTRP <
 631   0x00000001,
 632   (outs VReg_32:$dst),
 633   (ins VReg_32:$src0, VReg_32:$j, i32imm:$attr_chan, i32imm:$attr, M0Reg:$m0),
 634   "V_INTERP_P2_F32 $dst, [$src0], $j, $attr_chan, $attr, [$m0]",
 635   []> {
 636
 637   let Constraints = "$src0 = $dst";
 638   let DisableEncoding = "$src0,$m0";
 639
 640 }
 641
 642 def V_INTERP_MOV_F32 : VINTRP <
 643   0x00000002,
 644   (outs VReg_32:$dst),
 645   (ins InterpSlot:$src0, i32imm:$attr_chan, i32imm:$attr, M0Reg:$m0),
 646   "V_INTERP_MOV_F32 $dst, $src0, $attr_chan, $attr, [$m0]",
 647   []> {
 648   let DisableEncoding = "$m0";
 649 }
 650
 651 //def S_NOP : SOPP_ <0x00000000, "S_NOP", []>;
 652
 653 let isTerminator = 1 in {
 654
 655 def S_ENDPGM : SOPP <0x00000001, (ins), "S_ENDPGM",
 656   [(IL_retflag)]> {
 657   let SIMM16 = 0;
 658   let isBarrier = 1;
 659   let hasCtrlDep = 1;
 660 }
 661
 662 let isBranch = 1 in {
 663 def S_BRANCH : SOPP <
 664   0x00000002, (ins brtarget:$target), "S_BRANCH $target",
 665   [(br bb:$target)]> {
 666   let isBarrier = 1;
 667 }
 668
 669 let DisableEncoding = "$scc" in {
 670 def S_CBRANCH_SCC0 : SOPP <
 671   0x00000004, (ins brtarget:$target, SCCReg:$scc),
 672   "S_CBRANCH_SCC0 $target", []
 673 >;
 674 def S_CBRANCH_SCC1 : SOPP <
 675   0x00000005, (ins brtarget:$target, SCCReg:$scc),
 676   "S_CBRANCH_SCC1 $target",
 677   []
 678 >;
 679 } // End DisableEncoding = "$scc"
 680
 681 def S_CBRANCH_VCCZ : SOPP <
 682   0x00000006, (ins brtarget:$target, VCCReg:$vcc),
 683   "S_CBRANCH_VCCZ $target",
 684   []
 685 >;
 686 def S_CBRANCH_VCCNZ : SOPP <
 687   0x00000007, (ins brtarget:$target, VCCReg:$vcc),
 688   "S_CBRANCH_VCCNZ $target",
 689   []
 690 >;
 691
 692 let DisableEncoding = "$exec" in {
 693 def S_CBRANCH_EXECZ : SOPP <
 694   0x00000008, (ins brtarget:$target, EXECReg:$exec),
 695   "S_CBRANCH_EXECZ $target",
 696   []
 697 >;
 698 def S_CBRANCH_EXECNZ : SOPP <
 699   0x00000009, (ins brtarget:$target, EXECReg:$exec),
 700   "S_CBRANCH_EXECNZ $target",
 701   []
 702 >;
 703 } // End DisableEncoding = "$exec"
 704
 705
 706 } // End isBranch = 1
 707 } // End isTerminator = 1
 708
 709 //def S_BARRIER : SOPP_ <0x0000000a, "S_BARRIER", []>;
 710 let hasSideEffects = 1 in {
 711 def S_WAITCNT : SOPP <0x0000000c, (ins i32imm:$simm16), "S_WAITCNT $simm16",
 712   []
 713 >;
 714 } // End hasSideEffects
 715 //def S_SETHALT : SOPP_ <0x0000000d, "S_SETHALT", []>;
 716 //def S_SLEEP : SOPP_ <0x0000000e, "S_SLEEP", []>;
 717 //def S_SETPRIO : SOPP_ <0x0000000f, "S_SETPRIO", []>;
 718 //def S_SENDMSG : SOPP_ <0x00000010, "S_SENDMSG", []>;
 719 //def S_SENDMSGHALT : SOPP_ <0x00000011, "S_SENDMSGHALT", []>;
 720 //def S_TRAP : SOPP_ <0x00000012, "S_TRAP", []>;
 721 //def S_ICACHE_INV : SOPP_ <0x00000013, "S_ICACHE_INV", []>;
 722 //def S_INCPERFLEVEL : SOPP_ <0x00000014, "S_INCPERFLEVEL", []>;
 723 //def S_DECPERFLEVEL : SOPP_ <0x00000015, "S_DECPERFLEVEL", []>;
 724 //def S_TTRACEDATA : SOPP_ <0x00000016, "S_TTRACEDATA", []>;
 725
 726 def V_CNDMASK_B32_e32 : VOP2 <0x00000000, (outs VReg_32:$dst),
 727   (ins VSrc_32:$src0, VReg_32:$src1, VCCReg:$vcc),
 728   "V_CNDMASK_B32_e32 $dst, $src0, $src1, [$vcc]",
 729   []
 730 >{
 731   let DisableEncoding = "$vcc";
 732 }
 733
 734 def V_CNDMASK_B32_e64 : VOP3 <0x00000100, (outs VReg_32:$dst),
 735   (ins VReg_32:$src0, VReg_32:$src1, SReg_64:$src2,
 736    InstFlag:$abs, InstFlag:$clamp, InstFlag:$omod, InstFlag:$neg),
 737   "V_CNDMASK_B32_e64 $dst, $src0, $src1, $src2, $abs, $clamp, $omod, $neg",
 738   [(set (i32 VReg_32:$dst), (select (i1 SReg_64:$src2),
 739    VReg_32:$src1, VReg_32:$src0))]
 740 >;
 741
 742 //f32 pattern for V_CNDMASK_B32_e64
 743 def : Pat <
 744   (f32 (select (i1 SReg_64:$src2), VReg_32:$src1, VReg_32:$src0)),
 745   (V_CNDMASK_B32_e64 VReg_32:$src0, VReg_32:$src1, SReg_64:$src2)
 746 >;
 747
 748 defm V_READLANE_B32 : VOP2_32 <0x00000001, "V_READLANE_B32", []>;
 749 defm V_WRITELANE_B32 : VOP2_32 <0x00000002, "V_WRITELANE_B32", []>;
 750
 751 defm V_ADD_F32 : VOP2_32 <0x00000003, "V_ADD_F32",
 752   [(set VReg_32:$dst, (fadd VSrc_32:$src0, VReg_32:$src1))]
 753 >;
 754 defm V_SUB_F32 : VOP2_32 <0x00000004, "V_SUB_F32",
 755   [(set VReg_32:$dst, (fsub VSrc_32:$src0, VReg_32:$src1))]
 756 >;
 757
 758 defm V_SUBREV_F32 : VOP2_32 <0x00000005, "V_SUBREV_F32", []>;
 759 defm V_MAC_LEGACY_F32 : VOP2_32 <0x00000006, "V_MAC_LEGACY_F32", []>;
 760 defm V_MUL_LEGACY_F32 : VOP2_32 <
 761   0x00000007, "V_MUL_LEGACY_F32",
 762   [(set VReg_32:$dst, (int_AMDGPU_mul VSrc_32:$src0, VReg_32:$src1))]
 763 >;
 764
 765 defm V_MUL_F32 : VOP2_32 <0x00000008, "V_MUL_F32",
 766   [(set VReg_32:$dst, (fmul VSrc_32:$src0, VReg_32:$src1))]
 767 >;
 768 //defm V_MUL_I32_I24 : VOP2_32 <0x00000009, "V_MUL_I32_I24", []>;
 769 //defm V_MUL_HI_I32_I24 : VOP2_32 <0x0000000a, "V_MUL_HI_I32_I24", []>;
 770 //defm V_MUL_U32_U24 : VOP2_32 <0x0000000b, "V_MUL_U32_U24", []>;
 771 //defm V_MUL_HI_U32_U24 : VOP2_32 <0x0000000c, "V_MUL_HI_U32_U24", []>;
 772 defm V_MIN_LEGACY_F32 : VOP2_32 <0x0000000d, "V_MIN_LEGACY_F32",
 773   [(set VReg_32:$dst, (AMDGPUfmin VSrc_32:$src0, VReg_32:$src1))]
 774 >;
 775
 776 defm V_MAX_LEGACY_F32 : VOP2_32 <0x0000000e, "V_MAX_LEGACY_F32",
 777   [(set VReg_32:$dst, (AMDGPUfmax VSrc_32:$src0, VReg_32:$src1))]
 778 >;
 779 defm V_MIN_F32 : VOP2_32 <0x0000000f, "V_MIN_F32", []>;
 780 defm V_MAX_F32 : VOP2_32 <0x00000010, "V_MAX_F32", []>;
 781 defm V_MIN_I32 : VOP2_32 <0x00000011, "V_MIN_I32", []>;
 782 defm V_MAX_I32 : VOP2_32 <0x00000012, "V_MAX_I32", []>;
 783 defm V_MIN_U32 : VOP2_32 <0x00000013, "V_MIN_U32", []>;
 784 defm V_MAX_U32 : VOP2_32 <0x00000014, "V_MAX_U32", []>;
 785 defm V_LSHR_B32 : VOP2_32 <0x00000015, "V_LSHR_B32", []>;
 786 defm V_LSHRREV_B32 : VOP2_32 <0x00000016, "V_LSHRREV_B32", []>;
 787 defm V_ASHR_I32 : VOP2_32 <0x00000017, "V_ASHR_I32", []>;
 788 defm V_ASHRREV_I32 : VOP2_32 <0x00000018, "V_ASHRREV_I32", []>;
 789 defm V_LSHL_B32 : VOP2_32 <0x00000019, "V_LSHL_B32", []>;
 790 defm V_LSHLREV_B32 : VOP2_32 <0x0000001a, "V_LSHLREV_B32", []>;
 791 defm V_AND_B32 : VOP2_32 <0x0000001b, "V_AND_B32",
 792   [(set VReg_32:$dst, (and VSrc_32:$src0, VReg_32:$src1))]
 793 >;
 794 defm V_OR_B32 : VOP2_32 <0x0000001c, "V_OR_B32",
 795   [(set VReg_32:$dst, (or VSrc_32:$src0, VReg_32:$src1))]
 796 >;
 797 defm V_XOR_B32 : VOP2_32 <0x0000001d, "V_XOR_B32",
 798   [(set VReg_32:$dst, (xor VSrc_32:$src0, VReg_32:$src1))]
 799 >;
 800 defm V_BFM_B32 : VOP2_32 <0x0000001e, "V_BFM_B32", []>;
 801 defm V_MAC_F32 : VOP2_32 <0x0000001f, "V_MAC_F32", []>;
 802 defm V_MADMK_F32 : VOP2_32 <0x00000020, "V_MADMK_F32", []>;
 803 defm V_MADAK_F32 : VOP2_32 <0x00000021, "V_MADAK_F32", []>;
 804 //defm V_BCNT_U32_B32 : VOP2_32 <0x00000022, "V_BCNT_U32_B32", []>;
 805 //defm V_MBCNT_LO_U32_B32 : VOP2_32 <0x00000023, "V_MBCNT_LO_U32_B32", []>;
 806 //defm V_MBCNT_HI_U32_B32 : VOP2_32 <0x00000024, "V_MBCNT_HI_U32_B32", []>;
 807 let Defs = [VCC] in { // Carry-out goes to VCC
 808 defm V_ADD_I32 : VOP2_32 <0x00000025, "V_ADD_I32",
 809   [(set VReg_32:$dst, (add (i32 VSrc_32:$src0), (i32 VReg_32:$src1)))]
 810 >;
 811 defm V_SUB_I32 : VOP2_32 <0x00000026, "V_SUB_I32",
 812   [(set VReg_32:$dst, (sub (i32 VSrc_32:$src0), (i32 VReg_32:$src1)))]
 813 >;
 814 } // End Defs = [VCC]
 815 defm V_SUBREV_I32 : VOP2_32 <0x00000027, "V_SUBREV_I32", []>;
 816 defm V_ADDC_U32 : VOP2_32 <0x00000028, "V_ADDC_U32", []>;
 817 defm V_SUBB_U32 : VOP2_32 <0x00000029, "V_SUBB_U32", []>;
 818 defm V_SUBBREV_U32 : VOP2_32 <0x0000002a, "V_SUBBREV_U32", []>;
 819 defm V_LDEXP_F32 : VOP2_32 <0x0000002b, "V_LDEXP_F32", []>;
 820 ////def V_CVT_PKACCUM_U8_F32 : VOP2_U8 <0x0000002c, "V_CVT_PKACCUM_U8_F32", []>;
 821 ////def V_CVT_PKNORM_I16_F32 : VOP2_I16 <0x0000002d, "V_CVT_PKNORM_I16_F32", []>;
 822 ////def V_CVT_PKNORM_U16_F32 : VOP2_U16 <0x0000002e, "V_CVT_PKNORM_U16_F32", []>;
 823 defm V_CVT_PKRTZ_F16_F32 : VOP2_32 <0x0000002f, "V_CVT_PKRTZ_F16_F32",
 824  [(set VReg_32:$dst, (int_SI_packf16 VSrc_32:$src0, VReg_32:$src1))]
 825 >;
 826 ////def V_CVT_PK_U16_U32 : VOP2_U16 <0x00000030, "V_CVT_PK_U16_U32", []>;
 827 ////def V_CVT_PK_I16_I32 : VOP2_I16 <0x00000031, "V_CVT_PK_I16_I32", []>;
 828 def S_CMP_EQ_I32 : SOPC_32 <0x00000000, "S_CMP_EQ_I32", []>;
 829 def S_CMP_LG_I32 : SOPC_32 <0x00000001, "S_CMP_LG_I32", []>;
 830 def S_CMP_GT_I32 : SOPC_32 <0x00000002, "S_CMP_GT_I32", []>;
 831 def S_CMP_GE_I32 : SOPC_32 <0x00000003, "S_CMP_GE_I32", []>;
 832 def S_CMP_LT_I32 : SOPC_32 <0x00000004, "S_CMP_LT_I32", []>;
 833 def S_CMP_LE_I32 : SOPC_32 <0x00000005, "S_CMP_LE_I32", []>;
 834 def S_CMP_EQ_U32 : SOPC_32 <0x00000006, "S_CMP_EQ_U32", []>;
 835 def S_CMP_LG_U32 : SOPC_32 <0x00000007, "S_CMP_LG_U32", []>;
 836 def S_CMP_GT_U32 : SOPC_32 <0x00000008, "S_CMP_GT_U32", []>;
 837 def S_CMP_GE_U32 : SOPC_32 <0x00000009, "S_CMP_GE_U32", []>;
 838 def S_CMP_LT_U32 : SOPC_32 <0x0000000a, "S_CMP_LT_U32", []>;
 839 def S_CMP_LE_U32 : SOPC_32 <0x0000000b, "S_CMP_LE_U32", []>;
 840 ////def S_BITCMP0_B32 : SOPC_BITCMP0 <0x0000000c, "S_BITCMP0_B32", []>;
 841 ////def S_BITCMP1_B32 : SOPC_BITCMP1 <0x0000000d, "S_BITCMP1_B32", []>;
 842 ////def S_BITCMP0_B64 : SOPC_BITCMP0 <0x0000000e, "S_BITCMP0_B64", []>;
 843 ////def S_BITCMP1_B64 : SOPC_BITCMP1 <0x0000000f, "S_BITCMP1_B64", []>;
 844 //def S_SETVSKIP : SOPC_ <0x00000010, "S_SETVSKIP", []>;
 845
 846 let neverHasSideEffects = 1 in {
 847
 848 def V_MAD_LEGACY_F32 : VOP3_32 <0x00000140, "V_MAD_LEGACY_F32", []>;
 849 def V_MAD_F32 : VOP3_32 <0x00000141, "V_MAD_F32", []>;
 850 //def V_MAD_I32_I24 : VOP3_32 <0x00000142, "V_MAD_I32_I24", []>;
 851 //def V_MAD_U32_U24 : VOP3_32 <0x00000143, "V_MAD_U32_U24", []>;
 852
 853 } // End neverHasSideEffects
 854 def V_CUBEID_F32 : VOP3_32 <0x00000144, "V_CUBEID_F32", []>;
 855 def V_CUBESC_F32 : VOP3_32 <0x00000145, "V_CUBESC_F32", []>;
 856 def V_CUBETC_F32 : VOP3_32 <0x00000146, "V_CUBETC_F32", []>;
 857 def V_CUBEMA_F32 : VOP3_32 <0x00000147, "V_CUBEMA_F32", []>;
 858 def V_BFE_U32 : VOP3_32 <0x00000148, "V_BFE_U32", []>;
 859 def V_BFE_I32 : VOP3_32 <0x00000149, "V_BFE_I32", []>;
 860 def V_BFI_B32 : VOP3_32 <0x0000014a, "V_BFI_B32", []>;
 861 def V_FMA_F32 : VOP3_32 <0x0000014b, "V_FMA_F32", []>;
 862 def V_FMA_F64 : VOP3_64 <0x0000014c, "V_FMA_F64", []>;
 863 //def V_LERP_U8 : VOP3_U8 <0x0000014d, "V_LERP_U8", []>;
 864 def V_ALIGNBIT_B32 : VOP3_32 <0x0000014e, "V_ALIGNBIT_B32", []>;
 865 def V_ALIGNBYTE_B32 : VOP3_32 <0x0000014f, "V_ALIGNBYTE_B32", []>;
 866 def V_MULLIT_F32 : VOP3_32 <0x00000150, "V_MULLIT_F32", []>;
 867 ////def V_MIN3_F32 : VOP3_MIN3 <0x00000151, "V_MIN3_F32", []>;
 868 ////def V_MIN3_I32 : VOP3_MIN3 <0x00000152, "V_MIN3_I32", []>;
 869 ////def V_MIN3_U32 : VOP3_MIN3 <0x00000153, "V_MIN3_U32", []>;
 870 ////def V_MAX3_F32 : VOP3_MAX3 <0x00000154, "V_MAX3_F32", []>;
 871 ////def V_MAX3_I32 : VOP3_MAX3 <0x00000155, "V_MAX3_I32", []>;
 872 ////def V_MAX3_U32 : VOP3_MAX3 <0x00000156, "V_MAX3_U32", []>;
 873 ////def V_MED3_F32 : VOP3_MED3 <0x00000157, "V_MED3_F32", []>;
 874 ////def V_MED3_I32 : VOP3_MED3 <0x00000158, "V_MED3_I32", []>;
 875 ////def V_MED3_U32 : VOP3_MED3 <0x00000159, "V_MED3_U32", []>;
 876 //def V_SAD_U8 : VOP3_U8 <0x0000015a, "V_SAD_U8", []>;
 877 //def V_SAD_HI_U8 : VOP3_U8 <0x0000015b, "V_SAD_HI_U8", []>;
 878 //def V_SAD_U16 : VOP3_U16 <0x0000015c, "V_SAD_U16", []>;
 879 def V_SAD_U32 : VOP3_32 <0x0000015d, "V_SAD_U32", []>;
 880 ////def V_CVT_PK_U8_F32 : VOP3_U8 <0x0000015e, "V_CVT_PK_U8_F32", []>;
 881 def V_DIV_FIXUP_F32 : VOP3_32 <0x0000015f, "V_DIV_FIXUP_F32", []>;
 882 def V_DIV_FIXUP_F64 : VOP3_64 <0x00000160, "V_DIV_FIXUP_F64", []>;
 883 def V_LSHL_B64 : VOP3_64 <0x00000161, "V_LSHL_B64", []>;
 884 def V_LSHR_B64 : VOP3_64 <0x00000162, "V_LSHR_B64", []>;
 885 def V_ASHR_I64 : VOP3_64 <0x00000163, "V_ASHR_I64", []>;
 886 def V_ADD_F64 : VOP3_64 <0x00000164, "V_ADD_F64", []>;
 887 def V_MUL_F64 : VOP3_64 <0x00000165, "V_MUL_F64", []>;
 888 def V_MIN_F64 : VOP3_64 <0x00000166, "V_MIN_F64", []>;
 889 def V_MAX_F64 : VOP3_64 <0x00000167, "V_MAX_F64", []>;
 890 def V_LDEXP_F64 : VOP3_64 <0x00000168, "V_LDEXP_F64", []>;
 891 def V_MUL_LO_U32 : VOP3_32 <0x00000169, "V_MUL_LO_U32", []>;
 892 def V_MUL_HI_U32 : VOP3_32 <0x0000016a, "V_MUL_HI_U32", []>;
 893 def V_MUL_LO_I32 : VOP3_32 <0x0000016b, "V_MUL_LO_I32", []>;
 894 def : Pat <
 895   (mul VSrc_32:$src0, VReg_32:$src1),
 896   (V_MUL_LO_I32 VSrc_32:$src0, VReg_32:$src1, (i32 SIOperand.ZERO), 0, 0, 0, 0)
 897 >;
 898 def V_MUL_HI_I32 : VOP3_32 <0x0000016c, "V_MUL_HI_I32", []>;
 899 def V_DIV_SCALE_F32 : VOP3_32 <0x0000016d, "V_DIV_SCALE_F32", []>;
 900 def V_DIV_SCALE_F64 : VOP3_64 <0x0000016e, "V_DIV_SCALE_F64", []>;
 901 def V_DIV_FMAS_F32 : VOP3_32 <0x0000016f, "V_DIV_FMAS_F32", []>;
 902 def V_DIV_FMAS_F64 : VOP3_64 <0x00000170, "V_DIV_FMAS_F64", []>;
 903 //def V_MSAD_U8 : VOP3_U8 <0x00000171, "V_MSAD_U8", []>;
 904 //def V_QSAD_U8 : VOP3_U8 <0x00000172, "V_QSAD_U8", []>;
 905 //def V_MQSAD_U8 : VOP3_U8 <0x00000173, "V_MQSAD_U8", []>;
 906 def V_TRIG_PREOP_F64 : VOP3_64 <0x00000174, "V_TRIG_PREOP_F64", []>;
 907 def S_ADD_U32 : SOP2_32 <0x00000000, "S_ADD_U32", []>;
 908 def S_SUB_U32 : SOP2_32 <0x00000001, "S_SUB_U32", []>;
 909 def S_ADD_I32 : SOP2_32 <0x00000002, "S_ADD_I32", []>;
 910 def S_SUB_I32 : SOP2_32 <0x00000003, "S_SUB_I32", []>;
 911 def S_ADDC_U32 : SOP2_32 <0x00000004, "S_ADDC_U32", []>;
 912 def S_SUBB_U32 : SOP2_32 <0x00000005, "S_SUBB_U32", []>;
 913 def S_MIN_I32 : SOP2_32 <0x00000006, "S_MIN_I32", []>;
 914 def S_MIN_U32 : SOP2_32 <0x00000007, "S_MIN_U32", []>;
 915 def S_MAX_I32 : SOP2_32 <0x00000008, "S_MAX_I32", []>;
 916 def S_MAX_U32 : SOP2_32 <0x00000009, "S_MAX_U32", []>;
 917
 918 def S_CSELECT_B32 : SOP2 <
 919   0x0000000a, (outs SReg_32:$dst),
 920   (ins SReg_32:$src0, SReg_32:$src1, SCCReg:$scc), "S_CSELECT_B32",
 921   [(set (i32 SReg_32:$dst), (select SCCReg:$scc, SReg_32:$src0, SReg_32:$src1))]
 922 >;
 923
 924 def S_CSELECT_B64 : SOP2_64 <0x0000000b, "S_CSELECT_B64", []>;
 925
 926 // f32 pattern for S_CSELECT_B32
 927 def : Pat <
 928   (f32 (select SCCReg:$scc, SReg_32:$src0, SReg_32:$src1)),
 929   (S_CSELECT_B32 SReg_32:$src0, SReg_32:$src1, SCCReg:$scc)
 930 >;
 931
 932 def S_AND_B32 : SOP2_32 <0x0000000e, "S_AND_B32", []>;
 933
 934 def S_AND_B64 : SOP2_64 <0x0000000f, "S_AND_B64",
 935   [(set SReg_64:$dst, (i64 (and SSrc_64:$src0, SSrc_64:$src1)))]
 936 >;
 937
 938 def : Pat <
 939   (i1 (and SSrc_64:$src0, SSrc_64:$src1)),
 940   (S_AND_B64 SSrc_64:$src0, SSrc_64:$src1)
 941 >;
 942
 943 def S_OR_B32 : SOP2_32 <0x00000010, "S_OR_B32", []>;
 944 def S_OR_B64 : SOP2_64 <0x00000011, "S_OR_B64", []>;
 945 def S_XOR_B32 : SOP2_32 <0x00000012, "S_XOR_B32", []>;
 946 def S_XOR_B64 : SOP2_64 <0x00000013, "S_XOR_B64", []>;
 947 def S_ANDN2_B32 : SOP2_32 <0x00000014, "S_ANDN2_B32", []>;
 948 def S_ANDN2_B64 : SOP2_64 <0x00000015, "S_ANDN2_B64", []>;
 949 def S_ORN2_B32 : SOP2_32 <0x00000016, "S_ORN2_B32", []>;
 950 def S_ORN2_B64 : SOP2_64 <0x00000017, "S_ORN2_B64", []>;
 951 def S_NAND_B32 : SOP2_32 <0x00000018, "S_NAND_B32", []>;
 952 def S_NAND_B64 : SOP2_64 <0x00000019, "S_NAND_B64", []>;
 953 def S_NOR_B32 : SOP2_32 <0x0000001a, "S_NOR_B32", []>;
 954 def S_NOR_B64 : SOP2_64 <0x0000001b, "S_NOR_B64", []>;
 955 def S_XNOR_B32 : SOP2_32 <0x0000001c, "S_XNOR_B32", []>;
 956 def S_XNOR_B64 : SOP2_64 <0x0000001d, "S_XNOR_B64", []>;
 957 def S_LSHL_B32 : SOP2_32 <0x0000001e, "S_LSHL_B32", []>;
 958 def S_LSHL_B64 : SOP2_64 <0x0000001f, "S_LSHL_B64", []>;
 959 def S_LSHR_B32 : SOP2_32 <0x00000020, "S_LSHR_B32", []>;
 960 def S_LSHR_B64 : SOP2_64 <0x00000021, "S_LSHR_B64", []>;
 961 def S_ASHR_I32 : SOP2_32 <0x00000022, "S_ASHR_I32", []>;
 962 def S_ASHR_I64 : SOP2_64 <0x00000023, "S_ASHR_I64", []>;
 963 def S_BFM_B32 : SOP2_32 <0x00000024, "S_BFM_B32", []>;
 964 def S_BFM_B64 : SOP2_64 <0x00000025, "S_BFM_B64", []>;
 965 def S_MUL_I32 : SOP2_32 <0x00000026, "S_MUL_I32", []>;
 966 def S_BFE_U32 : SOP2_32 <0x00000027, "S_BFE_U32", []>;
 967 def S_BFE_I32 : SOP2_32 <0x00000028, "S_BFE_I32", []>;
 968 def S_BFE_U64 : SOP2_64 <0x00000029, "S_BFE_U64", []>;
 969 def S_BFE_I64 : SOP2_64 <0x0000002a, "S_BFE_I64", []>;
 970 //def S_CBRANCH_G_FORK : SOP2_ <0x0000002b, "S_CBRANCH_G_FORK", []>;
 971 def S_ABSDIFF_I32 : SOP2_32 <0x0000002c, "S_ABSDIFF_I32", []>;
 972
 973 let isCodeGenOnly = 1, isPseudo = 1 in {
 974
 975 def SET_M0 : InstSI <
 976   (outs SReg_32:$dst),
 977   (ins i32imm:$src0),
 978   "SET_M0 $dst, $src0",
 979   [(set SReg_32:$dst, (int_SI_set_M0 imm:$src0))]
 980 >;
 981
 982 def LOAD_CONST : AMDGPUShaderInst <
 983   (outs GPRF32:$dst),
 984   (ins i32imm:$src),
 985   "LOAD_CONST $dst, $src",
 986   [(set GPRF32:$dst, (int_AMDGPU_load_const imm:$src))]
 987 >;
 988
 989 let usesCustomInserter = 1 in {
 990
 991 def SI_INTERP : InstSI <
 992   (outs VReg_32:$dst),
 993   (ins VReg_32:$i, VReg_32:$j, i32imm:$attr_chan, i32imm:$attr, SReg_32:$params),
 994   "SI_INTERP $dst, $i, $j, $attr_chan, $attr, $params",
 995   []
 996 >;
 997
 998 def SI_WQM : InstSI <
 999   (outs),
1000   (ins),
1001   "SI_WQM",
1002   [(int_SI_wqm)]
1003 >;
1004
1005 } // end usesCustomInserter
1006
1007 // SI Psuedo instructions. These are used by the CFG structurizer pass
1008 // and should be lowered to ISA instructions prior to codegen.
1009
1010 let mayLoad = 1, mayStore = 1, hasSideEffects = 1,
1011     Uses = [EXEC], Defs = [EXEC] in {
1012
1013 let isBranch = 1, isTerminator = 1 in {
1014
1015 def SI_IF : InstSI <
1016   (outs SReg_64:$dst),
1017   (ins SReg_64:$vcc, brtarget:$target),
1018   "SI_IF $dst, $vcc, $target",
1019   [(set SReg_64:$dst, (int_SI_if SReg_64:$vcc, bb:$target))]
1020 >;
1021
1022 def SI_ELSE : InstSI <
1023   (outs SReg_64:$dst),
1024   (ins SReg_64:$src, brtarget:$target),
1025   "SI_ELSE $dst, $src, $target",
1026   [(set SReg_64:$dst, (int_SI_else SReg_64:$src, bb:$target))]> {
1027
1028   let Constraints = "$src = $dst";
1029 }
1030
1031 def SI_LOOP : InstSI <
1032   (outs),
1033   (ins SReg_64:$saved, brtarget:$target),
1034   "SI_LOOP $saved, $target",
1035   [(int_SI_loop SReg_64:$saved, bb:$target)]
1036 >;
1037
1038 } // end isBranch = 1, isTerminator = 1
1039
1040 def SI_BREAK : InstSI <
1041   (outs SReg_64:$dst),
1042   (ins SReg_64:$src),
1043   "SI_ELSE $dst, $src",
1044   [(set SReg_64:$dst, (int_SI_break SReg_64:$src))]
1045 >;
1046
1047 def SI_IF_BREAK : InstSI <
1048   (outs SReg_64:$dst),
1049   (ins SReg_64:$vcc, SReg_64:$src),
1050   "SI_IF_BREAK $dst, $vcc, $src",
1051   [(set SReg_64:$dst, (int_SI_if_break SReg_64:$vcc, SReg_64:$src))]
1052 >;
1053
1054 def SI_ELSE_BREAK : InstSI <
1055   (outs SReg_64:$dst),
1056   (ins SReg_64:$src0, SReg_64:$src1),
1057   "SI_ELSE_BREAK $dst, $src0, $src1",
1058   [(set SReg_64:$dst, (int_SI_else_break SReg_64:$src0, SReg_64:$src1))]
1059 >;
1060
1061 def SI_END_CF : InstSI <
1062   (outs),
1063   (ins SReg_64:$saved),
1064   "SI_END_CF $saved",
1065   [(int_SI_end_cf SReg_64:$saved)]
1066 >;
1067
1068 def SI_KILL : InstSI <
1069   (outs),
1070   (ins VReg_32:$src),
1071   "SI_KIL $src",
1072   [(int_AMDGPU_kill VReg_32:$src)]
1073 >;
1074
1075 } // end mayLoad = 1, mayStore = 1, hasSideEffects = 1
1076   // Uses = [EXEC], Defs = [EXEC]
1077
1078 } // end IsCodeGenOnly, isPseudo
1079
1080 def : Pat<
1081   (int_AMDGPU_cndlt VReg_32:$src0, VReg_32:$src1, VReg_32:$src2),
1082   (V_CNDMASK_B32_e64 VReg_32:$src2, VReg_32:$src1, (V_CMP_GT_F32_e64 0, VReg_32:$src0))
1083 >;
1084
1085 def : Pat <
1086   (int_AMDGPU_kilp),
1087   (SI_KILL (V_MOV_B32_e32 0xbf800000))
1088 >;
1089
1090 /* int_SI_vs_load_input */
1091 def : Pat<
1092   (int_SI_vs_load_input SReg_128:$tlst, IMM12bit:$attr_offset,
1093                         VReg_32:$buf_idx_vgpr),
1094   (BUFFER_LOAD_FORMAT_XYZW imm:$attr_offset, 0, 1, 0, 0, 0,
1095                            VReg_32:$buf_idx_vgpr, SReg_128:$tlst,
1096                            0, 0, 0)
1097 >;
1098
1099 /* int_SI_export */
1100 def : Pat <
1101   (int_SI_export imm:$en, imm:$vm, imm:$done, imm:$tgt, imm:$compr,
1102                  VReg_32:$src0,VReg_32:$src1, VReg_32:$src2, VReg_32:$src3),
1103   (EXP imm:$en, imm:$tgt, imm:$compr, imm:$done, imm:$vm,
1104        VReg_32:$src0, VReg_32:$src1, VReg_32:$src2, VReg_32:$src3)
1105 >;
1106
1107
1108 /* int_SI_sample for simple 1D texture lookup */
1109 def : Pat <
1110   (int_SI_sample imm:$writemask, (v1i32 VReg_32:$addr),
1111                  SReg_256:$rsrc, SReg_128:$sampler, imm),
1112   (IMAGE_SAMPLE imm:$writemask, 0, 0, 0, 0, 0, 0, 0,
1113                 (i32 (COPY_TO_REGCLASS VReg_32:$addr, VReg_32)),
1114                 SReg_256:$rsrc, SReg_128:$sampler)
1115 >;
1116
1117 class SamplePattern<Intrinsic name, MIMG opcode, RegisterClass addr_class,
1118                     ValueType addr_type> : Pat <
1119     (name imm:$writemask, (addr_type addr_class:$addr),
1120           SReg_256:$rsrc, SReg_128:$sampler, imm),
1121     (opcode imm:$writemask, 0, 0, 0, 0, 0, 0, 0,
1122           (EXTRACT_SUBREG addr_class:$addr, sub0),
1123           SReg_256:$rsrc, SReg_128:$sampler)
1124 >;
1125
1126 class SampleRectPattern<Intrinsic name, MIMG opcode, RegisterClass addr_class,
1127                         ValueType addr_type> : Pat <
1128     (name imm:$writemask, (addr_type addr_class:$addr),
1129           SReg_256:$rsrc, SReg_128:$sampler, TEX_RECT),
1130     (opcode imm:$writemask, 1, 0, 0, 0, 0, 0, 0,
1131           (EXTRACT_SUBREG addr_class:$addr, sub0),
1132           SReg_256:$rsrc, SReg_128:$sampler)
1133 >;
1134
1135 class SampleArrayPattern<Intrinsic name, MIMG opcode, RegisterClass addr_class,
1136                          ValueType addr_type> : Pat <
1137     (name imm:$writemask, (addr_type addr_class:$addr),
1138           SReg_256:$rsrc, SReg_128:$sampler, TEX_ARRAY),
1139     (opcode imm:$writemask, 0, 0, 1, 0, 0, 0, 0,
1140           (EXTRACT_SUBREG addr_class:$addr, sub0),
1141           SReg_256:$rsrc, SReg_128:$sampler)
1142 >;
1143
1144 class SampleShadowPattern<Intrinsic name, MIMG opcode,
1145                           RegisterClass addr_class, ValueType addr_type> : Pat <
1146     (name imm:$writemask, (addr_type addr_class:$addr),
1147           SReg_256:$rsrc, SReg_128:$sampler, TEX_SHADOW),
1148     (opcode imm:$writemask, 0, 0, 0, 0, 0, 0, 0,
1149           (EXTRACT_SUBREG addr_class:$addr, sub0),
1150           SReg_256:$rsrc, SReg_128:$sampler)
1151 >;
1152
1153 class SampleShadowArrayPattern<Intrinsic name, MIMG opcode,
1154                                RegisterClass addr_class, ValueType addr_type> : Pat <
1155     (name imm:$writemask, (addr_type addr_class:$addr),
1156           SReg_256:$rsrc, SReg_128:$sampler, TEX_SHADOW_ARRAY),
1157     (opcode imm:$writemask, 0, 0, 1, 0, 0, 0, 0,
1158           (EXTRACT_SUBREG addr_class:$addr, sub0),
1159           SReg_256:$rsrc, SReg_128:$sampler)
1160 >;
1161
1162 /* int_SI_sample* for texture lookups consuming more address parameters */
1163 multiclass SamplePatterns<RegisterClass addr_class, ValueType addr_type> {
1164   def : SamplePattern <int_SI_sample, IMAGE_SAMPLE, addr_class, addr_type>;
1165   def : SampleRectPattern <int_SI_sample, IMAGE_SAMPLE, addr_class, addr_type>;
1166   def : SampleArrayPattern <int_SI_sample, IMAGE_SAMPLE, addr_class, addr_type>;
1167   def : SampleShadowPattern <int_SI_sample, IMAGE_SAMPLE_C, addr_class, addr_type>;
1168   def : SampleShadowArrayPattern <int_SI_sample, IMAGE_SAMPLE_C, addr_class, addr_type>;
1169
1170   def : SamplePattern <int_SI_samplel, IMAGE_SAMPLE_L, addr_class, addr_type>;
1171   def : SampleArrayPattern <int_SI_samplel, IMAGE_SAMPLE_L, addr_class, addr_type>;
1172   def : SampleShadowPattern <int_SI_samplel, IMAGE_SAMPLE_C_L, addr_class, addr_type>;
1173   def : SampleShadowArrayPattern <int_SI_samplel, IMAGE_SAMPLE_C_L, addr_class, addr_type>;
1174
1175   def : SamplePattern <int_SI_sampleb, IMAGE_SAMPLE_B, addr_class, addr_type>;
1176   def : SampleArrayPattern <int_SI_sampleb, IMAGE_SAMPLE_B, addr_class, addr_type>;
1177   def : SampleShadowPattern <int_SI_sampleb, IMAGE_SAMPLE_C_B, addr_class, addr_type>;
1178   def : SampleShadowArrayPattern <int_SI_sampleb, IMAGE_SAMPLE_C_B, addr_class, addr_type>;
1179 }
1180
1181 defm : SamplePatterns<VReg_64, v2i32>;
1182 defm : SamplePatterns<VReg_128, v4i32>;
1183 defm : SamplePatterns<VReg_256, v8i32>;
1184 defm : SamplePatterns<VReg_512, v16i32>;
1185
1186 def : Extract_Element <f32, v4f32, VReg_128, 0, sub0>;
1187 def : Extract_Element <f32, v4f32, VReg_128, 1, sub1>;
1188 def : Extract_Element <f32, v4f32, VReg_128, 2, sub2>;
1189 def : Extract_Element <f32, v4f32, VReg_128, 3, sub3>;
1190
1191 def : Insert_Element <f32, v4f32, VReg_32, VReg_128, 4, sub0>;
1192 def : Insert_Element <f32, v4f32, VReg_32, VReg_128, 5, sub1>;
1193 def : Insert_Element <f32, v4f32, VReg_32, VReg_128, 6, sub2>;
1194 def : Insert_Element <f32, v4f32, VReg_32, VReg_128, 7, sub3>;
1195
1196 def : Vector1_Build <v1i32, VReg_32, i32, VReg_32>;
1197 def : Vector2_Build <v2i32, VReg_64, i32, VReg_32>;
1198 def : Vector_Build <v4f32, VReg_128, f32, VReg_32>;
1199 def : Vector_Build <v4i32, VReg_128, i32, VReg_32>;
1200 def : Vector8_Build <v8i32, VReg_256, i32, VReg_32>;
1201 def : Vector16_Build <v16i32, VReg_512, i32, VReg_32>;
1202
1203 def : BitConvert <i32, f32, SReg_32>;
1204 def : BitConvert <i32, f32, VReg_32>;
1205
1206 def : BitConvert <f32, i32, SReg_32>;
1207 def : BitConvert <f32, i32, VReg_32>;
1208
1209 /********** =================== **********/
1210 /********** Src & Dst modifiers **********/
1211 /********** =================== **********/
1212
1213 def : Pat <
1214   (int_AMDIL_clamp VReg_32:$src, (f32 FP_ZERO), (f32 FP_ONE)),
1215   (V_ADD_F32_e64 VReg_32:$src, (i32 0x80 /* SRC1 */),
1216    0 /* ABS */, 1 /* CLAMP */, 0 /* OMOD */, 0 /* NEG */)
1217 >;
1218
1219 def : Pat <
1220   (fabs VReg_32:$src),
1221   (V_ADD_F32_e64 VReg_32:$src, (i32 0x80 /* SRC1 */),
1222    1 /* ABS */, 0 /* CLAMP */, 0 /* OMOD */, 0 /* NEG */)
1223 >;
1224
1225 def : Pat <
1226   (fneg VReg_32:$src),
1227   (V_ADD_F32_e64 VReg_32:$src, (i32 0x80 /* SRC1 */),
1228    0 /* ABS */, 0 /* CLAMP */, 0 /* OMOD */, 1 /* NEG */)
1229 >;
1230
1231 /********** ================== **********/
1232 /********** Immediate Patterns **********/
1233 /********** ================== **********/
1234
1235 def : Pat <
1236   (i1 imm:$imm),
1237   (S_MOV_B64 imm:$imm)
1238 >;
1239
1240 def : Pat <
1241   (i32 imm:$imm),
1242   (V_MOV_B32_e32 imm:$imm)
1243 >;
1244
1245 def : Pat <
1246   (f32 fpimm:$imm),
1247   (V_MOV_B32_e32 fpimm:$imm)
1248 >;
1249
1250 def : Pat <
1251   (i32 imm:$imm),
1252   (S_MOV_B32 imm:$imm)
1253 >;
1254
1255 def : Pat <
1256   (f32 fpimm:$imm),
1257   (S_MOV_B32 fpimm:$imm)
1258 >;
1259
1260 def : Pat <
1261   (i64 InlineImm<i64>:$imm),
1262   (S_MOV_B64 InlineImm<i64>:$imm)
1263 >;
1264
1265 // i64 immediates aren't supported in hardware, split it into two 32bit values
1266 def : Pat <
1267   (i64 imm:$imm),
1268   (INSERT_SUBREG (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
1269     (S_MOV_B32 (i32 (LO32 imm:$imm))), sub0),
1270     (S_MOV_B32 (i32 (HI32 imm:$imm))), sub1)
1271 >;
1272
1273 /********** ===================== **********/
1274 /********** Interpolation Paterns **********/
1275 /********** ===================== **********/
1276
1277 def : Pat <
1278   (int_SI_fs_interp_constant imm:$attr_chan, imm:$attr, SReg_32:$params),
1279   (V_INTERP_MOV_F32 INTERP.P0, imm:$attr_chan, imm:$attr,
1280                     (S_MOV_B32 SReg_32:$params))
1281 >;
1282
1283 def : Pat <
1284   (int_SI_fs_interp_linear_center imm:$attr_chan, imm:$attr, SReg_32:$params),
1285   (SI_INTERP (f32 LINEAR_CENTER_I), (f32 LINEAR_CENTER_J), imm:$attr_chan,
1286              imm:$attr, SReg_32:$params)
1287 >;
1288
1289 def : Pat <
1290   (int_SI_fs_interp_linear_centroid imm:$attr_chan, imm:$attr, SReg_32:$params),
1291   (SI_INTERP (f32 LINEAR_CENTROID_I), (f32 LINEAR_CENTROID_J), imm:$attr_chan,
1292              imm:$attr, SReg_32:$params)
1293 >;
1294
1295 def : Pat <
1296   (int_SI_fs_interp_persp_center imm:$attr_chan, imm:$attr, SReg_32:$params),
1297   (SI_INTERP (f32 PERSP_CENTER_I), (f32 PERSP_CENTER_J), imm:$attr_chan,
1298              imm:$attr, SReg_32:$params)
1299 >;
1300
1301 def : Pat <
1302   (int_SI_fs_interp_persp_centroid imm:$attr_chan, imm:$attr, SReg_32:$params),
1303   (SI_INTERP (f32 PERSP_CENTROID_I), (f32 PERSP_CENTROID_J), imm:$attr_chan,
1304              imm:$attr, SReg_32:$params)
1305 >;
1306
1307 def : Pat <
1308   (int_SI_fs_read_face),
1309   (f32 FRONT_FACE)
1310 >;
1311
1312 def : Pat <
1313   (int_SI_fs_read_pos 0),
1314   (f32 POS_X_FLOAT)
1315 >;
1316
1317 def : Pat <
1318   (int_SI_fs_read_pos 1),
1319   (f32 POS_Y_FLOAT)
1320 >;
1321
1322 def : Pat <
1323   (int_SI_fs_read_pos 2),
1324   (f32 POS_Z_FLOAT)
1325 >;
1326
1327 def : Pat <
1328   (int_SI_fs_read_pos 3),
1329   (f32 POS_W_FLOAT)
1330 >;
1331
1332 /********** ================== **********/
1333 /********** Intrinsic Patterns **********/
1334 /********** ================== **********/
1335
1336 /* llvm.AMDGPU.pow */
1337 /* XXX: We are using IEEE MUL, not the 0 * anything = 0 MUL, is this correct? */
1338 def : POW_Common <V_LOG_F32_e32, V_EXP_F32_e32, V_MUL_F32_e32, VReg_32>;
1339
1340 def : Pat <
1341   (int_AMDGPU_div VSrc_32:$src0, VSrc_32:$src1),
1342   (V_MUL_LEGACY_F32_e32 VSrc_32:$src0, (V_RCP_LEGACY_F32_e32 VSrc_32:$src1))
1343 >;
1344
1345 def : Pat<
1346   (fdiv VSrc_32:$src0, VSrc_32:$src1),
1347   (V_MUL_F32_e32 VSrc_32:$src0, (V_RCP_F32_e32 VSrc_32:$src1))
1348 >;
1349
1350 def : Pat <
1351   (fcos VSrc_32:$src0),
1352   (V_COS_F32_e32 (V_MUL_F32_e32 VSrc_32:$src0, (V_MOV_B32_e32 CONST.TWO_PI_INV)))
1353 >;
1354
1355 def : Pat <
1356   (fsin VSrc_32:$src0),
1357   (V_SIN_F32_e32 (V_MUL_F32_e32 VSrc_32:$src0, (V_MOV_B32_e32 CONST.TWO_PI_INV)))
1358 >;
1359
1360 def : Pat <
1361   (int_AMDGPU_cube VReg_128:$src),
1362   (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
1363     (V_CUBETC_F32 (EXTRACT_SUBREG VReg_128:$src, sub0),
1364                   (EXTRACT_SUBREG VReg_128:$src, sub1),
1365                   (EXTRACT_SUBREG VReg_128:$src, sub2),
1366                   0, 0, 0, 0), sub0),
1367     (V_CUBESC_F32 (EXTRACT_SUBREG VReg_128:$src, sub0),
1368                   (EXTRACT_SUBREG VReg_128:$src, sub1),
1369                   (EXTRACT_SUBREG VReg_128:$src, sub2),
1370                   0, 0, 0, 0), sub1),
1371     (V_CUBEMA_F32 (EXTRACT_SUBREG VReg_128:$src, sub0),
1372                   (EXTRACT_SUBREG VReg_128:$src, sub1),
1373                   (EXTRACT_SUBREG VReg_128:$src, sub2),
1374                   0, 0, 0, 0), sub2),
1375     (V_CUBEID_F32 (EXTRACT_SUBREG VReg_128:$src, sub0),
1376                   (EXTRACT_SUBREG VReg_128:$src, sub1),
1377                   (EXTRACT_SUBREG VReg_128:$src, sub2),
1378                   0, 0, 0, 0), sub3)
1379 >;
1380
1381 /********** ================== **********/
1382 /**********   VOP3 Patterns    **********/
1383 /********** ================== **********/
1384
1385 def : Pat <(f32 (fadd (fmul VSrc_32:$src0, VReg_32:$src1), VReg_32:$src2)),
1386            (V_MAD_F32 VSrc_32:$src0, VReg_32:$src1, VReg_32:$src2,
1387             0, 0, 0, 0)>;
1388
1389 /********** ================== **********/
1390 /**********   SMRD Patterns    **********/
1391 /********** ================== **********/
1392
1393 multiclass SMRD_Pattern <SMRD Instr_IMM, SMRD Instr_SGPR, ValueType vt> {
1394   // 1. Offset as 8bit DWORD immediate
1395   def : Pat <
1396     (constant_load (SIadd64bit32bit SReg_64:$sbase, IMM8bitDWORD:$offset)),
1397     (vt (Instr_IMM SReg_64:$sbase, IMM8bitDWORD:$offset))
1398   >;
1399
1400   // 2. Offset loaded in an 32bit SGPR
1401   def : Pat <
1402     (constant_load (SIadd64bit32bit SReg_64:$sbase, imm:$offset)),
1403     (vt (Instr_SGPR SReg_64:$sbase, (S_MOV_B32 imm:$offset)))
1404   >;
1405
1406   // 3. No offset at all
1407   def : Pat <
1408     (constant_load SReg_64:$sbase),
1409     (vt (Instr_IMM SReg_64:$sbase, 0))
1410   >;
1411 }
1412
1413 defm : SMRD_Pattern <S_LOAD_DWORD_IMM, S_LOAD_DWORD_SGPR, f32>;
1414 defm : SMRD_Pattern <S_LOAD_DWORD_IMM, S_LOAD_DWORD_SGPR, i32>;
1415 defm : SMRD_Pattern <S_LOAD_DWORDX4_IMM, S_LOAD_DWORDX4_SGPR, v4i32>;
1416 defm : SMRD_Pattern <S_LOAD_DWORDX8_IMM, S_LOAD_DWORDX8_SGPR, v8i32>;
1417
1418 } // End isSI predicate