lib/Target/R600/SIInstructions.td

   1 //===-- SIInstructions.td - SI Instruction Defintions ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 // This file was originally auto-generated from a GPU register header file and
  10 // all the instruction definitions were originally commented out.  Instructions
  11 // that are not yet supported remain commented out.
  12 //===----------------------------------------------------------------------===//
  13
  14 class InterpSlots {
  15 int P0 = 2;
  16 int P10 = 0;
  17 int P20 = 1;
  18 }
  19 def INTERP : InterpSlots;
  20
  21 def InterpSlot : Operand<i32> {
  22   let PrintMethod = "printInterpSlot";
  23 }
  24
  25 def SendMsgImm : Operand<i32> {
  26   let PrintMethod = "printSendMsg";
  27 }
  28
  29 def isSI : Predicate<"Subtarget.getGeneration() "
  30                       ">= AMDGPUSubtarget::SOUTHERN_ISLANDS">;
  31
  32 def isCI : Predicate<"Subtarget.getGeneration() "
  33                       ">= AMDGPUSubtarget::SEA_ISLANDS">;
  34
  35 def WAIT_FLAG : InstFlag<"printWaitFlag">;
  36
  37 let Predicates = [isSI] in {
  38
  39 let neverHasSideEffects = 1 in {
  40
  41 let isMoveImm = 1 in {
  42 def S_MOV_B32 : SOP1_32 <0x00000003, "S_MOV_B32", []>;
  43 def S_MOV_B64 : SOP1_64 <0x00000004, "S_MOV_B64", []>;
  44 def S_CMOV_B32 : SOP1_32 <0x00000005, "S_CMOV_B32", []>;
  45 def S_CMOV_B64 : SOP1_64 <0x00000006, "S_CMOV_B64", []>;
  46 } // End isMoveImm = 1
  47
  48 def S_NOT_B32 : SOP1_32 <0x00000007, "S_NOT_B32", []>;
  49 def S_NOT_B64 : SOP1_64 <0x00000008, "S_NOT_B64", []>;
  50 def S_WQM_B32 : SOP1_32 <0x00000009, "S_WQM_B32", []>;
  51 def S_WQM_B64 : SOP1_64 <0x0000000a, "S_WQM_B64", []>;
  52 def S_BREV_B32 : SOP1_32 <0x0000000b, "S_BREV_B32", []>;
  53 def S_BREV_B64 : SOP1_64 <0x0000000c, "S_BREV_B64", []>;
  54 } // End neverHasSideEffects = 1
  55
  56 ////def S_BCNT0_I32_B32 : SOP1_BCNT0 <0x0000000d, "S_BCNT0_I32_B32", []>;
  57 ////def S_BCNT0_I32_B64 : SOP1_BCNT0 <0x0000000e, "S_BCNT0_I32_B64", []>;
  58 ////def S_BCNT1_I32_B32 : SOP1_BCNT1 <0x0000000f, "S_BCNT1_I32_B32", []>;
  59 ////def S_BCNT1_I32_B64 : SOP1_BCNT1 <0x00000010, "S_BCNT1_I32_B64", []>;
  60 ////def S_FF0_I32_B32 : SOP1_FF0 <0x00000011, "S_FF0_I32_B32", []>;
  61 ////def S_FF0_I32_B64 : SOP1_FF0 <0x00000012, "S_FF0_I32_B64", []>;
  62 ////def S_FF1_I32_B32 : SOP1_FF1 <0x00000013, "S_FF1_I32_B32", []>;
  63 ////def S_FF1_I32_B64 : SOP1_FF1 <0x00000014, "S_FF1_I32_B64", []>;
  64 //def S_FLBIT_I32_B32 : SOP1_32 <0x00000015, "S_FLBIT_I32_B32", []>;
  65 //def S_FLBIT_I32_B64 : SOP1_32 <0x00000016, "S_FLBIT_I32_B64", []>;
  66 def S_FLBIT_I32 : SOP1_32 <0x00000017, "S_FLBIT_I32", []>;
  67 //def S_FLBIT_I32_I64 : SOP1_32 <0x00000018, "S_FLBIT_I32_I64", []>;
  68 //def S_SEXT_I32_I8 : SOP1_32 <0x00000019, "S_SEXT_I32_I8", []>;
  69 //def S_SEXT_I32_I16 : SOP1_32 <0x0000001a, "S_SEXT_I32_I16", []>;
  70 ////def S_BITSET0_B32 : SOP1_BITSET0 <0x0000001b, "S_BITSET0_B32", []>;
  71 ////def S_BITSET0_B64 : SOP1_BITSET0 <0x0000001c, "S_BITSET0_B64", []>;
  72 ////def S_BITSET1_B32 : SOP1_BITSET1 <0x0000001d, "S_BITSET1_B32", []>;
  73 ////def S_BITSET1_B64 : SOP1_BITSET1 <0x0000001e, "S_BITSET1_B64", []>;
  74 def S_GETPC_B64 : SOP1_64 <0x0000001f, "S_GETPC_B64", []>;
  75 def S_SETPC_B64 : SOP1_64 <0x00000020, "S_SETPC_B64", []>;
  76 def S_SWAPPC_B64 : SOP1_64 <0x00000021, "S_SWAPPC_B64", []>;
  77 def S_RFE_B64 : SOP1_64 <0x00000022, "S_RFE_B64", []>;
  78
  79 let hasSideEffects = 1, Uses = [EXEC], Defs = [EXEC] in {
  80
  81 def S_AND_SAVEEXEC_B64 : SOP1_64 <0x00000024, "S_AND_SAVEEXEC_B64", []>;
  82 def S_OR_SAVEEXEC_B64 : SOP1_64 <0x00000025, "S_OR_SAVEEXEC_B64", []>;
  83 def S_XOR_SAVEEXEC_B64 : SOP1_64 <0x00000026, "S_XOR_SAVEEXEC_B64", []>;
  84 def S_ANDN2_SAVEEXEC_B64 : SOP1_64 <0x00000027, "S_ANDN2_SAVEEXEC_B64", []>;
  85 def S_ORN2_SAVEEXEC_B64 : SOP1_64 <0x00000028, "S_ORN2_SAVEEXEC_B64", []>;
  86 def S_NAND_SAVEEXEC_B64 : SOP1_64 <0x00000029, "S_NAND_SAVEEXEC_B64", []>;
  87 def S_NOR_SAVEEXEC_B64 : SOP1_64 <0x0000002a, "S_NOR_SAVEEXEC_B64", []>;
  88 def S_XNOR_SAVEEXEC_B64 : SOP1_64 <0x0000002b, "S_XNOR_SAVEEXEC_B64", []>;
  89
  90 } // End hasSideEffects = 1
  91
  92 def S_QUADMASK_B32 : SOP1_32 <0x0000002c, "S_QUADMASK_B32", []>;
  93 def S_QUADMASK_B64 : SOP1_64 <0x0000002d, "S_QUADMASK_B64", []>;
  94 def S_MOVRELS_B32 : SOP1_32 <0x0000002e, "S_MOVRELS_B32", []>;
  95 def S_MOVRELS_B64 : SOP1_64 <0x0000002f, "S_MOVRELS_B64", []>;
  96 def S_MOVRELD_B32 : SOP1_32 <0x00000030, "S_MOVRELD_B32", []>;
  97 def S_MOVRELD_B64 : SOP1_64 <0x00000031, "S_MOVRELD_B64", []>;
  98 //def S_CBRANCH_JOIN : SOP1_ <0x00000032, "S_CBRANCH_JOIN", []>;
  99 def S_MOV_REGRD_B32 : SOP1_32 <0x00000033, "S_MOV_REGRD_B32", []>;
 100 def S_ABS_I32 : SOP1_32 <0x00000034, "S_ABS_I32", []>;
 101 def S_MOV_FED_B32 : SOP1_32 <0x00000035, "S_MOV_FED_B32", []>;
 102 def S_MOVK_I32 : SOPK_32 <0x00000000, "S_MOVK_I32", []>;
 103 def S_CMOVK_I32 : SOPK_32 <0x00000002, "S_CMOVK_I32", []>;
 104
 105 /*
 106 This instruction is disabled for now until we can figure out how to teach
 107 the instruction selector to correctly use the  S_CMP* vs V_CMP*
 108 instructions.
 109
 110 When this instruction is enabled the code generator sometimes produces this
 111 invalid sequence:
 112
 113 SCC = S_CMPK_EQ_I32 SGPR0, imm
 114 VCC = COPY SCC
 115 VGPR0 = V_CNDMASK VCC, VGPR0, VGPR1
 116
 117 def S_CMPK_EQ_I32 : SOPK <
 118   0x00000003, (outs SCCReg:$dst), (ins SReg_32:$src0, i32imm:$src1),
 119   "S_CMPK_EQ_I32",
 120   [(set i1:$dst, (setcc i32:$src0, imm:$src1, SETEQ))]
 121 >;
 122 */
 123
 124 let isCompare = 1 in {
 125 def S_CMPK_LG_I32 : SOPK_32 <0x00000004, "S_CMPK_LG_I32", []>;
 126 def S_CMPK_GT_I32 : SOPK_32 <0x00000005, "S_CMPK_GT_I32", []>;
 127 def S_CMPK_GE_I32 : SOPK_32 <0x00000006, "S_CMPK_GE_I32", []>;
 128 def S_CMPK_LT_I32 : SOPK_32 <0x00000007, "S_CMPK_LT_I32", []>;
 129 def S_CMPK_LE_I32 : SOPK_32 <0x00000008, "S_CMPK_LE_I32", []>;
 130 def S_CMPK_EQ_U32 : SOPK_32 <0x00000009, "S_CMPK_EQ_U32", []>;
 131 def S_CMPK_LG_U32 : SOPK_32 <0x0000000a, "S_CMPK_LG_U32", []>;
 132 def S_CMPK_GT_U32 : SOPK_32 <0x0000000b, "S_CMPK_GT_U32", []>;
 133 def S_CMPK_GE_U32 : SOPK_32 <0x0000000c, "S_CMPK_GE_U32", []>;
 134 def S_CMPK_LT_U32 : SOPK_32 <0x0000000d, "S_CMPK_LT_U32", []>;
 135 def S_CMPK_LE_U32 : SOPK_32 <0x0000000e, "S_CMPK_LE_U32", []>;
 136 } // End isCompare = 1
 137
 138 let Defs = [SCC], isCommutable = 1 in {
 139   def S_ADDK_I32 : SOPK_32 <0x0000000f, "S_ADDK_I32", []>;
 140   def S_MULK_I32 : SOPK_32 <0x00000010, "S_MULK_I32", []>;
 141 }
 142
 143 //def S_CBRANCH_I_FORK : SOPK_ <0x00000011, "S_CBRANCH_I_FORK", []>;
 144 def S_GETREG_B32 : SOPK_32 <0x00000012, "S_GETREG_B32", []>;
 145 def S_SETREG_B32 : SOPK_32 <0x00000013, "S_SETREG_B32", []>;
 146 def S_GETREG_REGRD_B32 : SOPK_32 <0x00000014, "S_GETREG_REGRD_B32", []>;
 147 //def S_SETREG_IMM32_B32 : SOPK_32 <0x00000015, "S_SETREG_IMM32_B32", []>;
 148 //def EXP : EXP_ <0x00000000, "EXP", []>;
 149
 150 let isCompare = 1 in {
 151
 152 defm V_CMP_F_F32 : VOPC_32 <0x00000000, "V_CMP_F_F32">;
 153 defm V_CMP_LT_F32 : VOPC_32 <0x00000001, "V_CMP_LT_F32", f32, COND_OLT>;
 154 defm V_CMP_EQ_F32 : VOPC_32 <0x00000002, "V_CMP_EQ_F32", f32, COND_OEQ>;
 155 defm V_CMP_LE_F32 : VOPC_32 <0x00000003, "V_CMP_LE_F32", f32, COND_OLE>;
 156 defm V_CMP_GT_F32 : VOPC_32 <0x00000004, "V_CMP_GT_F32", f32, COND_OGT>;
 157 defm V_CMP_LG_F32 : VOPC_32 <0x00000005, "V_CMP_LG_F32">;
 158 defm V_CMP_GE_F32 : VOPC_32 <0x00000006, "V_CMP_GE_F32", f32, COND_OGE>;
 159 defm V_CMP_O_F32 : VOPC_32 <0x00000007, "V_CMP_O_F32", f32, COND_O>;
 160 defm V_CMP_U_F32 : VOPC_32 <0x00000008, "V_CMP_U_F32", f32, COND_UO>;
 161 defm V_CMP_NGE_F32 : VOPC_32 <0x00000009, "V_CMP_NGE_F32">;
 162 defm V_CMP_NLG_F32 : VOPC_32 <0x0000000a, "V_CMP_NLG_F32">;
 163 defm V_CMP_NGT_F32 : VOPC_32 <0x0000000b, "V_CMP_NGT_F32">;
 164 defm V_CMP_NLE_F32 : VOPC_32 <0x0000000c, "V_CMP_NLE_F32">;
 165 defm V_CMP_NEQ_F32 : VOPC_32 <0x0000000d, "V_CMP_NEQ_F32", f32, COND_UNE>;
 166 defm V_CMP_NLT_F32 : VOPC_32 <0x0000000e, "V_CMP_NLT_F32">;
 167 defm V_CMP_TRU_F32 : VOPC_32 <0x0000000f, "V_CMP_TRU_F32">;
 168
 169 let hasSideEffects = 1, Defs = [EXEC] in {
 170
 171 defm V_CMPX_F_F32 : VOPC_32 <0x00000010, "V_CMPX_F_F32">;
 172 defm V_CMPX_LT_F32 : VOPC_32 <0x00000011, "V_CMPX_LT_F32">;
 173 defm V_CMPX_EQ_F32 : VOPC_32 <0x00000012, "V_CMPX_EQ_F32">;
 174 defm V_CMPX_LE_F32 : VOPC_32 <0x00000013, "V_CMPX_LE_F32">;
 175 defm V_CMPX_GT_F32 : VOPC_32 <0x00000014, "V_CMPX_GT_F32">;
 176 defm V_CMPX_LG_F32 : VOPC_32 <0x00000015, "V_CMPX_LG_F32">;
 177 defm V_CMPX_GE_F32 : VOPC_32 <0x00000016, "V_CMPX_GE_F32">;
 178 defm V_CMPX_O_F32 : VOPC_32 <0x00000017, "V_CMPX_O_F32">;
 179 defm V_CMPX_U_F32 : VOPC_32 <0x00000018, "V_CMPX_U_F32">;
 180 defm V_CMPX_NGE_F32 : VOPC_32 <0x00000019, "V_CMPX_NGE_F32">;
 181 defm V_CMPX_NLG_F32 : VOPC_32 <0x0000001a, "V_CMPX_NLG_F32">;
 182 defm V_CMPX_NGT_F32 : VOPC_32 <0x0000001b, "V_CMPX_NGT_F32">;
 183 defm V_CMPX_NLE_F32 : VOPC_32 <0x0000001c, "V_CMPX_NLE_F32">;
 184 defm V_CMPX_NEQ_F32 : VOPC_32 <0x0000001d, "V_CMPX_NEQ_F32">;
 185 defm V_CMPX_NLT_F32 : VOPC_32 <0x0000001e, "V_CMPX_NLT_F32">;
 186 defm V_CMPX_TRU_F32 : VOPC_32 <0x0000001f, "V_CMPX_TRU_F32">;
 187
 188 } // End hasSideEffects = 1, Defs = [EXEC]
 189
 190 defm V_CMP_F_F64 : VOPC_64 <0x00000020, "V_CMP_F_F64">;
 191 defm V_CMP_LT_F64 : VOPC_64 <0x00000021, "V_CMP_LT_F64", f64, COND_OLT>;
 192 defm V_CMP_EQ_F64 : VOPC_64 <0x00000022, "V_CMP_EQ_F64", f64, COND_OEQ>;
 193 defm V_CMP_LE_F64 : VOPC_64 <0x00000023, "V_CMP_LE_F64", f64, COND_OLE>;
 194 defm V_CMP_GT_F64 : VOPC_64 <0x00000024, "V_CMP_GT_F64", f64, COND_OGT>;
 195 defm V_CMP_LG_F64 : VOPC_64 <0x00000025, "V_CMP_LG_F64">;
 196 defm V_CMP_GE_F64 : VOPC_64 <0x00000026, "V_CMP_GE_F64", f64, COND_OGE>;
 197 defm V_CMP_O_F64 : VOPC_64 <0x00000027, "V_CMP_O_F64", f64, COND_O>;
 198 defm V_CMP_U_F64 : VOPC_64 <0x00000028, "V_CMP_U_F64", f64, COND_UO>;
 199 defm V_CMP_NGE_F64 : VOPC_64 <0x00000029, "V_CMP_NGE_F64">;
 200 defm V_CMP_NLG_F64 : VOPC_64 <0x0000002a, "V_CMP_NLG_F64">;
 201 defm V_CMP_NGT_F64 : VOPC_64 <0x0000002b, "V_CMP_NGT_F64">;
 202 defm V_CMP_NLE_F64 : VOPC_64 <0x0000002c, "V_CMP_NLE_F64">;
 203 defm V_CMP_NEQ_F64 : VOPC_64 <0x0000002d, "V_CMP_NEQ_F64", f64, COND_UNE>;
 204 defm V_CMP_NLT_F64 : VOPC_64 <0x0000002e, "V_CMP_NLT_F64">;
 205 defm V_CMP_TRU_F64 : VOPC_64 <0x0000002f, "V_CMP_TRU_F64">;
 206
 207 let hasSideEffects = 1, Defs = [EXEC] in {
 208
 209 defm V_CMPX_F_F64 : VOPC_64 <0x00000030, "V_CMPX_F_F64">;
 210 defm V_CMPX_LT_F64 : VOPC_64 <0x00000031, "V_CMPX_LT_F64">;
 211 defm V_CMPX_EQ_F64 : VOPC_64 <0x00000032, "V_CMPX_EQ_F64">;
 212 defm V_CMPX_LE_F64 : VOPC_64 <0x00000033, "V_CMPX_LE_F64">;
 213 defm V_CMPX_GT_F64 : VOPC_64 <0x00000034, "V_CMPX_GT_F64">;
 214 defm V_CMPX_LG_F64 : VOPC_64 <0x00000035, "V_CMPX_LG_F64">;
 215 defm V_CMPX_GE_F64 : VOPC_64 <0x00000036, "V_CMPX_GE_F64">;
 216 defm V_CMPX_O_F64 : VOPC_64 <0x00000037, "V_CMPX_O_F64">;
 217 defm V_CMPX_U_F64 : VOPC_64 <0x00000038, "V_CMPX_U_F64">;
 218 defm V_CMPX_NGE_F64 : VOPC_64 <0x00000039, "V_CMPX_NGE_F64">;
 219 defm V_CMPX_NLG_F64 : VOPC_64 <0x0000003a, "V_CMPX_NLG_F64">;
 220 defm V_CMPX_NGT_F64 : VOPC_64 <0x0000003b, "V_CMPX_NGT_F64">;
 221 defm V_CMPX_NLE_F64 : VOPC_64 <0x0000003c, "V_CMPX_NLE_F64">;
 222 defm V_CMPX_NEQ_F64 : VOPC_64 <0x0000003d, "V_CMPX_NEQ_F64">;
 223 defm V_CMPX_NLT_F64 : VOPC_64 <0x0000003e, "V_CMPX_NLT_F64">;
 224 defm V_CMPX_TRU_F64 : VOPC_64 <0x0000003f, "V_CMPX_TRU_F64">;
 225
 226 } // End hasSideEffects = 1, Defs = [EXEC]
 227
 228 defm V_CMPS_F_F32 : VOPC_32 <0x00000040, "V_CMPS_F_F32">;
 229 defm V_CMPS_LT_F32 : VOPC_32 <0x00000041, "V_CMPS_LT_F32">;
 230 defm V_CMPS_EQ_F32 : VOPC_32 <0x00000042, "V_CMPS_EQ_F32">;
 231 defm V_CMPS_LE_F32 : VOPC_32 <0x00000043, "V_CMPS_LE_F32">;
 232 defm V_CMPS_GT_F32 : VOPC_32 <0x00000044, "V_CMPS_GT_F32">;
 233 defm V_CMPS_LG_F32 : VOPC_32 <0x00000045, "V_CMPS_LG_F32">;
 234 defm V_CMPS_GE_F32 : VOPC_32 <0x00000046, "V_CMPS_GE_F32">;
 235 defm V_CMPS_O_F32 : VOPC_32 <0x00000047, "V_CMPS_O_F32">;
 236 defm V_CMPS_U_F32 : VOPC_32 <0x00000048, "V_CMPS_U_F32">;
 237 defm V_CMPS_NGE_F32 : VOPC_32 <0x00000049, "V_CMPS_NGE_F32">;
 238 defm V_CMPS_NLG_F32 : VOPC_32 <0x0000004a, "V_CMPS_NLG_F32">;
 239 defm V_CMPS_NGT_F32 : VOPC_32 <0x0000004b, "V_CMPS_NGT_F32">;
 240 defm V_CMPS_NLE_F32 : VOPC_32 <0x0000004c, "V_CMPS_NLE_F32">;
 241 defm V_CMPS_NEQ_F32 : VOPC_32 <0x0000004d, "V_CMPS_NEQ_F32">;
 242 defm V_CMPS_NLT_F32 : VOPC_32 <0x0000004e, "V_CMPS_NLT_F32">;
 243 defm V_CMPS_TRU_F32 : VOPC_32 <0x0000004f, "V_CMPS_TRU_F32">;
 244
 245 let hasSideEffects = 1, Defs = [EXEC] in {
 246
 247 defm V_CMPSX_F_F32 : VOPC_32 <0x00000050, "V_CMPSX_F_F32">;
 248 defm V_CMPSX_LT_F32 : VOPC_32 <0x00000051, "V_CMPSX_LT_F32">;
 249 defm V_CMPSX_EQ_F32 : VOPC_32 <0x00000052, "V_CMPSX_EQ_F32">;
 250 defm V_CMPSX_LE_F32 : VOPC_32 <0x00000053, "V_CMPSX_LE_F32">;
 251 defm V_CMPSX_GT_F32 : VOPC_32 <0x00000054, "V_CMPSX_GT_F32">;
 252 defm V_CMPSX_LG_F32 : VOPC_32 <0x00000055, "V_CMPSX_LG_F32">;
 253 defm V_CMPSX_GE_F32 : VOPC_32 <0x00000056, "V_CMPSX_GE_F32">;
 254 defm V_CMPSX_O_F32 : VOPC_32 <0x00000057, "V_CMPSX_O_F32">;
 255 defm V_CMPSX_U_F32 : VOPC_32 <0x00000058, "V_CMPSX_U_F32">;
 256 defm V_CMPSX_NGE_F32 : VOPC_32 <0x00000059, "V_CMPSX_NGE_F32">;
 257 defm V_CMPSX_NLG_F32 : VOPC_32 <0x0000005a, "V_CMPSX_NLG_F32">;
 258 defm V_CMPSX_NGT_F32 : VOPC_32 <0x0000005b, "V_CMPSX_NGT_F32">;
 259 defm V_CMPSX_NLE_F32 : VOPC_32 <0x0000005c, "V_CMPSX_NLE_F32">;
 260 defm V_CMPSX_NEQ_F32 : VOPC_32 <0x0000005d, "V_CMPSX_NEQ_F32">;
 261 defm V_CMPSX_NLT_F32 : VOPC_32 <0x0000005e, "V_CMPSX_NLT_F32">;
 262 defm V_CMPSX_TRU_F32 : VOPC_32 <0x0000005f, "V_CMPSX_TRU_F32">;
 263
 264 } // End hasSideEffects = 1, Defs = [EXEC]
 265
 266 defm V_CMPS_F_F64 : VOPC_64 <0x00000060, "V_CMPS_F_F64">;
 267 defm V_CMPS_LT_F64 : VOPC_64 <0x00000061, "V_CMPS_LT_F64">;
 268 defm V_CMPS_EQ_F64 : VOPC_64 <0x00000062, "V_CMPS_EQ_F64">;
 269 defm V_CMPS_LE_F64 : VOPC_64 <0x00000063, "V_CMPS_LE_F64">;
 270 defm V_CMPS_GT_F64 : VOPC_64 <0x00000064, "V_CMPS_GT_F64">;
 271 defm V_CMPS_LG_F64 : VOPC_64 <0x00000065, "V_CMPS_LG_F64">;
 272 defm V_CMPS_GE_F64 : VOPC_64 <0x00000066, "V_CMPS_GE_F64">;
 273 defm V_CMPS_O_F64 : VOPC_64 <0x00000067, "V_CMPS_O_F64">;
 274 defm V_CMPS_U_F64 : VOPC_64 <0x00000068, "V_CMPS_U_F64">;
 275 defm V_CMPS_NGE_F64 : VOPC_64 <0x00000069, "V_CMPS_NGE_F64">;
 276 defm V_CMPS_NLG_F64 : VOPC_64 <0x0000006a, "V_CMPS_NLG_F64">;
 277 defm V_CMPS_NGT_F64 : VOPC_64 <0x0000006b, "V_CMPS_NGT_F64">;
 278 defm V_CMPS_NLE_F64 : VOPC_64 <0x0000006c, "V_CMPS_NLE_F64">;
 279 defm V_CMPS_NEQ_F64 : VOPC_64 <0x0000006d, "V_CMPS_NEQ_F64">;
 280 defm V_CMPS_NLT_F64 : VOPC_64 <0x0000006e, "V_CMPS_NLT_F64">;
 281 defm V_CMPS_TRU_F64 : VOPC_64 <0x0000006f, "V_CMPS_TRU_F64">;
 282
 283 let hasSideEffects = 1, Defs = [EXEC] in {
 284
 285 defm V_CMPSX_F_F64 : VOPC_64 <0x00000070, "V_CMPSX_F_F64">;
 286 defm V_CMPSX_LT_F64 : VOPC_64 <0x00000071, "V_CMPSX_LT_F64">;
 287 defm V_CMPSX_EQ_F64 : VOPC_64 <0x00000072, "V_CMPSX_EQ_F64">;
 288 defm V_CMPSX_LE_F64 : VOPC_64 <0x00000073, "V_CMPSX_LE_F64">;
 289 defm V_CMPSX_GT_F64 : VOPC_64 <0x00000074, "V_CMPSX_GT_F64">;
 290 defm V_CMPSX_LG_F64 : VOPC_64 <0x00000075, "V_CMPSX_LG_F64">;
 291 defm V_CMPSX_GE_F64 : VOPC_64 <0x00000076, "V_CMPSX_GE_F64">;
 292 defm V_CMPSX_O_F64 : VOPC_64 <0x00000077, "V_CMPSX_O_F64">;
 293 defm V_CMPSX_U_F64 : VOPC_64 <0x00000078, "V_CMPSX_U_F64">;
 294 defm V_CMPSX_NGE_F64 : VOPC_64 <0x00000079, "V_CMPSX_NGE_F64">;
 295 defm V_CMPSX_NLG_F64 : VOPC_64 <0x0000007a, "V_CMPSX_NLG_F64">;
 296 defm V_CMPSX_NGT_F64 : VOPC_64 <0x0000007b, "V_CMPSX_NGT_F64">;
 297 defm V_CMPSX_NLE_F64 : VOPC_64 <0x0000007c, "V_CMPSX_NLE_F64">;
 298 defm V_CMPSX_NEQ_F64 : VOPC_64 <0x0000007d, "V_CMPSX_NEQ_F64">;
 299 defm V_CMPSX_NLT_F64 : VOPC_64 <0x0000007e, "V_CMPSX_NLT_F64">;
 300 defm V_CMPSX_TRU_F64 : VOPC_64 <0x0000007f, "V_CMPSX_TRU_F64">;
 301
 302 } // End hasSideEffects = 1, Defs = [EXEC]
 303
 304 defm V_CMP_F_I32 : VOPC_32 <0x00000080, "V_CMP_F_I32">;
 305 defm V_CMP_LT_I32 : VOPC_32 <0x00000081, "V_CMP_LT_I32", i32, COND_SLT>;
 306 defm V_CMP_EQ_I32 : VOPC_32 <0x00000082, "V_CMP_EQ_I32", i32, COND_EQ>;
 307 defm V_CMP_LE_I32 : VOPC_32 <0x00000083, "V_CMP_LE_I32", i32, COND_SLE>;
 308 defm V_CMP_GT_I32 : VOPC_32 <0x00000084, "V_CMP_GT_I32", i32, COND_SGT>;
 309 defm V_CMP_NE_I32 : VOPC_32 <0x00000085, "V_CMP_NE_I32", i32, COND_NE>;
 310 defm V_CMP_GE_I32 : VOPC_32 <0x00000086, "V_CMP_GE_I32", i32, COND_SGE>;
 311 defm V_CMP_T_I32 : VOPC_32 <0x00000087, "V_CMP_T_I32">;
 312
 313 let hasSideEffects = 1, Defs = [EXEC] in {
 314
 315 defm V_CMPX_F_I32 : VOPC_32 <0x00000090, "V_CMPX_F_I32">;
 316 defm V_CMPX_LT_I32 : VOPC_32 <0x00000091, "V_CMPX_LT_I32">;
 317 defm V_CMPX_EQ_I32 : VOPC_32 <0x00000092, "V_CMPX_EQ_I32">;
 318 defm V_CMPX_LE_I32 : VOPC_32 <0x00000093, "V_CMPX_LE_I32">;
 319 defm V_CMPX_GT_I32 : VOPC_32 <0x00000094, "V_CMPX_GT_I32">;
 320 defm V_CMPX_NE_I32 : VOPC_32 <0x00000095, "V_CMPX_NE_I32">;
 321 defm V_CMPX_GE_I32 : VOPC_32 <0x00000096, "V_CMPX_GE_I32">;
 322 defm V_CMPX_T_I32 : VOPC_32 <0x00000097, "V_CMPX_T_I32">;
 323
 324 } // End hasSideEffects = 1, Defs = [EXEC]
 325
 326 defm V_CMP_F_I64 : VOPC_64 <0x000000a0, "V_CMP_F_I64">;
 327 defm V_CMP_LT_I64 : VOPC_64 <0x000000a1, "V_CMP_LT_I64", i64, COND_SLT>;
 328 defm V_CMP_EQ_I64 : VOPC_64 <0x000000a2, "V_CMP_EQ_I64", i64, COND_EQ>;
 329 defm V_CMP_LE_I64 : VOPC_64 <0x000000a3, "V_CMP_LE_I64", i64, COND_SLE>;
 330 defm V_CMP_GT_I64 : VOPC_64 <0x000000a4, "V_CMP_GT_I64", i64, COND_SGT>;
 331 defm V_CMP_NE_I64 : VOPC_64 <0x000000a5, "V_CMP_NE_I64", i64, COND_NE>;
 332 defm V_CMP_GE_I64 : VOPC_64 <0x000000a6, "V_CMP_GE_I64", i64, COND_SGE>;
 333 defm V_CMP_T_I64 : VOPC_64 <0x000000a7, "V_CMP_T_I64">;
 334
 335 let hasSideEffects = 1, Defs = [EXEC] in {
 336
 337 defm V_CMPX_F_I64 : VOPC_64 <0x000000b0, "V_CMPX_F_I64">;
 338 defm V_CMPX_LT_I64 : VOPC_64 <0x000000b1, "V_CMPX_LT_I64">;
 339 defm V_CMPX_EQ_I64 : VOPC_64 <0x000000b2, "V_CMPX_EQ_I64">;
 340 defm V_CMPX_LE_I64 : VOPC_64 <0x000000b3, "V_CMPX_LE_I64">;
 341 defm V_CMPX_GT_I64 : VOPC_64 <0x000000b4, "V_CMPX_GT_I64">;
 342 defm V_CMPX_NE_I64 : VOPC_64 <0x000000b5, "V_CMPX_NE_I64">;
 343 defm V_CMPX_GE_I64 : VOPC_64 <0x000000b6, "V_CMPX_GE_I64">;
 344 defm V_CMPX_T_I64 : VOPC_64 <0x000000b7, "V_CMPX_T_I64">;
 345
 346 } // End hasSideEffects = 1, Defs = [EXEC]
 347
 348 defm V_CMP_F_U32 : VOPC_32 <0x000000c0, "V_CMP_F_U32">;
 349 defm V_CMP_LT_U32 : VOPC_32 <0x000000c1, "V_CMP_LT_U32", i32, COND_ULT>;
 350 defm V_CMP_EQ_U32 : VOPC_32 <0x000000c2, "V_CMP_EQ_U32", i32, COND_EQ>;
 351 defm V_CMP_LE_U32 : VOPC_32 <0x000000c3, "V_CMP_LE_U32", i32, COND_ULE>;
 352 defm V_CMP_GT_U32 : VOPC_32 <0x000000c4, "V_CMP_GT_U32", i32, COND_UGT>;
 353 defm V_CMP_NE_U32 : VOPC_32 <0x000000c5, "V_CMP_NE_U32", i32, COND_NE>;
 354 defm V_CMP_GE_U32 : VOPC_32 <0x000000c6, "V_CMP_GE_U32", i32, COND_UGE>;
 355 defm V_CMP_T_U32 : VOPC_32 <0x000000c7, "V_CMP_T_U32">;
 356
 357 let hasSideEffects = 1, Defs = [EXEC] in {
 358
 359 defm V_CMPX_F_U32 : VOPC_32 <0x000000d0, "V_CMPX_F_U32">;
 360 defm V_CMPX_LT_U32 : VOPC_32 <0x000000d1, "V_CMPX_LT_U32">;
 361 defm V_CMPX_EQ_U32 : VOPC_32 <0x000000d2, "V_CMPX_EQ_U32">;
 362 defm V_CMPX_LE_U32 : VOPC_32 <0x000000d3, "V_CMPX_LE_U32">;
 363 defm V_CMPX_GT_U32 : VOPC_32 <0x000000d4, "V_CMPX_GT_U32">;
 364 defm V_CMPX_NE_U32 : VOPC_32 <0x000000d5, "V_CMPX_NE_U32">;
 365 defm V_CMPX_GE_U32 : VOPC_32 <0x000000d6, "V_CMPX_GE_U32">;
 366 defm V_CMPX_T_U32 : VOPC_32 <0x000000d7, "V_CMPX_T_U32">;
 367
 368 } // End hasSideEffects = 1, Defs = [EXEC]
 369
 370 defm V_CMP_F_U64 : VOPC_64 <0x000000e0, "V_CMP_F_U64">;
 371 defm V_CMP_LT_U64 : VOPC_64 <0x000000e1, "V_CMP_LT_U64", i64, COND_ULT>;
 372 defm V_CMP_EQ_U64 : VOPC_64 <0x000000e2, "V_CMP_EQ_U64", i64, COND_EQ>;
 373 defm V_CMP_LE_U64 : VOPC_64 <0x000000e3, "V_CMP_LE_U64", i64, COND_ULE>;
 374 defm V_CMP_GT_U64 : VOPC_64 <0x000000e4, "V_CMP_GT_U64", i64, COND_UGT>;
 375 defm V_CMP_NE_U64 : VOPC_64 <0x000000e5, "V_CMP_NE_U64", i64, COND_NE>;
 376 defm V_CMP_GE_U64 : VOPC_64 <0x000000e6, "V_CMP_GE_U64", i64, COND_UGE>;
 377 defm V_CMP_T_U64 : VOPC_64 <0x000000e7, "V_CMP_T_U64">;
 378
 379 let hasSideEffects = 1, Defs = [EXEC] in {
 380
 381 defm V_CMPX_F_U64 : VOPC_64 <0x000000f0, "V_CMPX_F_U64">;
 382 defm V_CMPX_LT_U64 : VOPC_64 <0x000000f1, "V_CMPX_LT_U64">;
 383 defm V_CMPX_EQ_U64 : VOPC_64 <0x000000f2, "V_CMPX_EQ_U64">;
 384 defm V_CMPX_LE_U64 : VOPC_64 <0x000000f3, "V_CMPX_LE_U64">;
 385 defm V_CMPX_GT_U64 : VOPC_64 <0x000000f4, "V_CMPX_GT_U64">;
 386 defm V_CMPX_NE_U64 : VOPC_64 <0x000000f5, "V_CMPX_NE_U64">;
 387 defm V_CMPX_GE_U64 : VOPC_64 <0x000000f6, "V_CMPX_GE_U64">;
 388 defm V_CMPX_T_U64 : VOPC_64 <0x000000f7, "V_CMPX_T_U64">;
 389
 390 } // End hasSideEffects = 1, Defs = [EXEC]
 391
 392 defm V_CMP_CLASS_F32 : VOPC_32 <0x00000088, "V_CMP_CLASS_F32">;
 393
 394 let hasSideEffects = 1, Defs = [EXEC] in {
 395 defm V_CMPX_CLASS_F32 : VOPC_32 <0x00000098, "V_CMPX_CLASS_F32">;
 396 } // End hasSideEffects = 1, Defs = [EXEC]
 397
 398 defm V_CMP_CLASS_F64 : VOPC_64 <0x000000a8, "V_CMP_CLASS_F64">;
 399
 400 let hasSideEffects = 1, Defs = [EXEC] in {
 401 defm V_CMPX_CLASS_F64 : VOPC_64 <0x000000b8, "V_CMPX_CLASS_F64">;
 402 } // End hasSideEffects = 1, Defs = [EXEC]
 403
 404 } // End isCompare = 1
 405
 406 def DS_ADD_U32_RTN : DS_1A1D_RET <0x20, "DS_ADD_U32_RTN", VReg_32>;
 407 def DS_SUB_U32_RTN : DS_1A1D_RET <0x21, "DS_SUB_U32_RTN", VReg_32>;
 408 def DS_WRITE_B32 : DS_Store_Helper <0x0000000d, "DS_WRITE_B32", VReg_32>;
 409 def DS_WRITE_B8 : DS_Store_Helper <0x00000001e, "DS_WRITE_B8", VReg_32>;
 410 def DS_WRITE_B16 : DS_Store_Helper <0x00000001f, "DS_WRITE_B16", VReg_32>;
 411 def DS_WRITE_B64 : DS_Store_Helper <0x00000004d, "DS_WRITE_B64", VReg_64>;
 412
 413 def DS_READ_B32 : DS_Load_Helper <0x00000036, "DS_READ_B32", VReg_32>;
 414 def DS_READ_I8 : DS_Load_Helper <0x00000039, "DS_READ_I8", VReg_32>;
 415 def DS_READ_U8 : DS_Load_Helper <0x0000003a, "DS_READ_U8", VReg_32>;
 416 def DS_READ_I16 : DS_Load_Helper <0x0000003b, "DS_READ_I16", VReg_32>;
 417 def DS_READ_U16 : DS_Load_Helper <0x0000003c, "DS_READ_U16", VReg_32>;
 418 def DS_READ_B64 : DS_Load_Helper <0x00000076, "DS_READ_B64", VReg_64>;
 419
 420 // 2 forms.
 421 def DS_WRITE2_B32 : DS_Load2_Helper <0x0000000E, "DS_WRITE2_B32", VReg_64>;
 422 def DS_WRITE2_B64 : DS_Load2_Helper <0x0000004E, "DS_WRITE2_B64", VReg_128>;
 423
 424 def DS_READ2_B32 : DS_Load2_Helper <0x00000037, "DS_READ2_B32", VReg_64>;
 425 def DS_READ2_B64 : DS_Load2_Helper <0x00000075, "DS_READ2_B64", VReg_128>;
 426
 427 // TODO: DS_READ2ST64_B32, DS_READ2ST64_B64,
 428 // DS_WRITE2ST64_B32, DS_WRITE2ST64_B64
 429
 430
 431 //def BUFFER_LOAD_FORMAT_X : MUBUF_ <0x00000000, "BUFFER_LOAD_FORMAT_X", []>;
 432 //def BUFFER_LOAD_FORMAT_XY : MUBUF_ <0x00000001, "BUFFER_LOAD_FORMAT_XY", []>;
 433 //def BUFFER_LOAD_FORMAT_XYZ : MUBUF_ <0x00000002, "BUFFER_LOAD_FORMAT_XYZ", []>;
 434 defm BUFFER_LOAD_FORMAT_XYZW : MUBUF_Load_Helper <0x00000003, "BUFFER_LOAD_FORMAT_XYZW", VReg_128>;
 435 //def BUFFER_STORE_FORMAT_X : MUBUF_ <0x00000004, "BUFFER_STORE_FORMAT_X", []>;
 436 //def BUFFER_STORE_FORMAT_XY : MUBUF_ <0x00000005, "BUFFER_STORE_FORMAT_XY", []>;
 437 //def BUFFER_STORE_FORMAT_XYZ : MUBUF_ <0x00000006, "BUFFER_STORE_FORMAT_XYZ", []>;
 438 //def BUFFER_STORE_FORMAT_XYZW : MUBUF_ <0x00000007, "BUFFER_STORE_FORMAT_XYZW", []>;
 439 defm BUFFER_LOAD_UBYTE : MUBUF_Load_Helper <0x00000008, "BUFFER_LOAD_UBYTE", VReg_32>;
 440 defm BUFFER_LOAD_SBYTE : MUBUF_Load_Helper <0x00000009, "BUFFER_LOAD_SBYTE", VReg_32>;
 441 defm BUFFER_LOAD_USHORT : MUBUF_Load_Helper <0x0000000a, "BUFFER_LOAD_USHORT", VReg_32>;
 442 defm BUFFER_LOAD_SSHORT : MUBUF_Load_Helper <0x0000000b, "BUFFER_LOAD_SSHORT", VReg_32>;
 443 defm BUFFER_LOAD_DWORD : MUBUF_Load_Helper <0x0000000c, "BUFFER_LOAD_DWORD", VReg_32>;
 444 defm BUFFER_LOAD_DWORDX2 : MUBUF_Load_Helper <0x0000000d, "BUFFER_LOAD_DWORDX2", VReg_64>;
 445 defm BUFFER_LOAD_DWORDX4 : MUBUF_Load_Helper <0x0000000e, "BUFFER_LOAD_DWORDX4", VReg_128>;
 446
 447 def BUFFER_STORE_BYTE : MUBUF_Store_Helper <
 448   0x00000018, "BUFFER_STORE_BYTE", VReg_32
 449 >;
 450
 451 def BUFFER_STORE_SHORT : MUBUF_Store_Helper <
 452   0x0000001a, "BUFFER_STORE_SHORT", VReg_32
 453 >;
 454
 455 def BUFFER_STORE_DWORD : MUBUF_Store_Helper <
 456   0x0000001c, "BUFFER_STORE_DWORD", VReg_32
 457 >;
 458
 459 def BUFFER_STORE_DWORDX2 : MUBUF_Store_Helper <
 460   0x0000001d, "BUFFER_STORE_DWORDX2", VReg_64
 461 >;
 462
 463 def BUFFER_STORE_DWORDX4 : MUBUF_Store_Helper <
 464   0x0000001e, "BUFFER_STORE_DWORDX4", VReg_128
 465 >;
 466 //def BUFFER_ATOMIC_SWAP : MUBUF_ <0x00000030, "BUFFER_ATOMIC_SWAP", []>;
 467 //def BUFFER_ATOMIC_CMPSWAP : MUBUF_ <0x00000031, "BUFFER_ATOMIC_CMPSWAP", []>;
 468 //def BUFFER_ATOMIC_ADD : MUBUF_ <0x00000032, "BUFFER_ATOMIC_ADD", []>;
 469 //def BUFFER_ATOMIC_SUB : MUBUF_ <0x00000033, "BUFFER_ATOMIC_SUB", []>;
 470 //def BUFFER_ATOMIC_RSUB : MUBUF_ <0x00000034, "BUFFER_ATOMIC_RSUB", []>;
 471 //def BUFFER_ATOMIC_SMIN : MUBUF_ <0x00000035, "BUFFER_ATOMIC_SMIN", []>;
 472 //def BUFFER_ATOMIC_UMIN : MUBUF_ <0x00000036, "BUFFER_ATOMIC_UMIN", []>;
 473 //def BUFFER_ATOMIC_SMAX : MUBUF_ <0x00000037, "BUFFER_ATOMIC_SMAX", []>;
 474 //def BUFFER_ATOMIC_UMAX : MUBUF_ <0x00000038, "BUFFER_ATOMIC_UMAX", []>;
 475 //def BUFFER_ATOMIC_AND : MUBUF_ <0x00000039, "BUFFER_ATOMIC_AND", []>;
 476 //def BUFFER_ATOMIC_OR : MUBUF_ <0x0000003a, "BUFFER_ATOMIC_OR", []>;
 477 //def BUFFER_ATOMIC_XOR : MUBUF_ <0x0000003b, "BUFFER_ATOMIC_XOR", []>;
 478 //def BUFFER_ATOMIC_INC : MUBUF_ <0x0000003c, "BUFFER_ATOMIC_INC", []>;
 479 //def BUFFER_ATOMIC_DEC : MUBUF_ <0x0000003d, "BUFFER_ATOMIC_DEC", []>;
 480 //def BUFFER_ATOMIC_FCMPSWAP : MUBUF_ <0x0000003e, "BUFFER_ATOMIC_FCMPSWAP", []>;
 481 //def BUFFER_ATOMIC_FMIN : MUBUF_ <0x0000003f, "BUFFER_ATOMIC_FMIN", []>;
 482 //def BUFFER_ATOMIC_FMAX : MUBUF_ <0x00000040, "BUFFER_ATOMIC_FMAX", []>;
 483 //def BUFFER_ATOMIC_SWAP_X2 : MUBUF_X2 <0x00000050, "BUFFER_ATOMIC_SWAP_X2", []>;
 484 //def BUFFER_ATOMIC_CMPSWAP_X2 : MUBUF_X2 <0x00000051, "BUFFER_ATOMIC_CMPSWAP_X2", []>;
 485 //def BUFFER_ATOMIC_ADD_X2 : MUBUF_X2 <0x00000052, "BUFFER_ATOMIC_ADD_X2", []>;
 486 //def BUFFER_ATOMIC_SUB_X2 : MUBUF_X2 <0x00000053, "BUFFER_ATOMIC_SUB_X2", []>;
 487 //def BUFFER_ATOMIC_RSUB_X2 : MUBUF_X2 <0x00000054, "BUFFER_ATOMIC_RSUB_X2", []>;
 488 //def BUFFER_ATOMIC_SMIN_X2 : MUBUF_X2 <0x00000055, "BUFFER_ATOMIC_SMIN_X2", []>;
 489 //def BUFFER_ATOMIC_UMIN_X2 : MUBUF_X2 <0x00000056, "BUFFER_ATOMIC_UMIN_X2", []>;
 490 //def BUFFER_ATOMIC_SMAX_X2 : MUBUF_X2 <0x00000057, "BUFFER_ATOMIC_SMAX_X2", []>;
 491 //def BUFFER_ATOMIC_UMAX_X2 : MUBUF_X2 <0x00000058, "BUFFER_ATOMIC_UMAX_X2", []>;
 492 //def BUFFER_ATOMIC_AND_X2 : MUBUF_X2 <0x00000059, "BUFFER_ATOMIC_AND_X2", []>;
 493 //def BUFFER_ATOMIC_OR_X2 : MUBUF_X2 <0x0000005a, "BUFFER_ATOMIC_OR_X2", []>;
 494 //def BUFFER_ATOMIC_XOR_X2 : MUBUF_X2 <0x0000005b, "BUFFER_ATOMIC_XOR_X2", []>;
 495 //def BUFFER_ATOMIC_INC_X2 : MUBUF_X2 <0x0000005c, "BUFFER_ATOMIC_INC_X2", []>;
 496 //def BUFFER_ATOMIC_DEC_X2 : MUBUF_X2 <0x0000005d, "BUFFER_ATOMIC_DEC_X2", []>;
 497 //def BUFFER_ATOMIC_FCMPSWAP_X2 : MUBUF_X2 <0x0000005e, "BUFFER_ATOMIC_FCMPSWAP_X2", []>;
 498 //def BUFFER_ATOMIC_FMIN_X2 : MUBUF_X2 <0x0000005f, "BUFFER_ATOMIC_FMIN_X2", []>;
 499 //def BUFFER_ATOMIC_FMAX_X2 : MUBUF_X2 <0x00000060, "BUFFER_ATOMIC_FMAX_X2", []>;
 500 //def BUFFER_WBINVL1_SC : MUBUF_WBINVL1 <0x00000070, "BUFFER_WBINVL1_SC", []>;
 501 //def BUFFER_WBINVL1 : MUBUF_WBINVL1 <0x00000071, "BUFFER_WBINVL1", []>;
 502 //def TBUFFER_LOAD_FORMAT_X : MTBUF_ <0x00000000, "TBUFFER_LOAD_FORMAT_X", []>;
 503 //def TBUFFER_LOAD_FORMAT_XY : MTBUF_ <0x00000001, "TBUFFER_LOAD_FORMAT_XY", []>;
 504 //def TBUFFER_LOAD_FORMAT_XYZ : MTBUF_ <0x00000002, "TBUFFER_LOAD_FORMAT_XYZ", []>;
 505 def TBUFFER_LOAD_FORMAT_XYZW : MTBUF_Load_Helper <0x00000003, "TBUFFER_LOAD_FORMAT_XYZW", VReg_128>;
 506 def TBUFFER_STORE_FORMAT_X : MTBUF_Store_Helper <0x00000004, "TBUFFER_STORE_FORMAT_X", VReg_32>;
 507 def TBUFFER_STORE_FORMAT_XY : MTBUF_Store_Helper <0x00000005, "TBUFFER_STORE_FORMAT_XY", VReg_64>;
 508 def TBUFFER_STORE_FORMAT_XYZ : MTBUF_Store_Helper <0x00000006, "TBUFFER_STORE_FORMAT_XYZ", VReg_128>;
 509 def TBUFFER_STORE_FORMAT_XYZW : MTBUF_Store_Helper <0x00000007, "TBUFFER_STORE_FORMAT_XYZW", VReg_128>;
 510
 511 let mayLoad = 1 in {
 512
 513 // We are using the SGPR_32 and not the SReg_32 register class for 32-bit
 514 // SMRD instructions, because the SGPR_32 register class does not include M0
 515 // and writing to M0 from an SMRD instruction will hang the GPU.
 516 defm S_LOAD_DWORD : SMRD_Helper <0x00, "S_LOAD_DWORD", SReg_64, SGPR_32>;
 517 defm S_LOAD_DWORDX2 : SMRD_Helper <0x01, "S_LOAD_DWORDX2", SReg_64, SReg_64>;
 518 defm S_LOAD_DWORDX4 : SMRD_Helper <0x02, "S_LOAD_DWORDX4", SReg_64, SReg_128>;
 519 defm S_LOAD_DWORDX8 : SMRD_Helper <0x03, "S_LOAD_DWORDX8", SReg_64, SReg_256>;
 520 defm S_LOAD_DWORDX16 : SMRD_Helper <0x04, "S_LOAD_DWORDX16", SReg_64, SReg_512>;
 521
 522 defm S_BUFFER_LOAD_DWORD : SMRD_Helper <
 523   0x08, "S_BUFFER_LOAD_DWORD", SReg_128, SGPR_32
 524 >;
 525
 526 defm S_BUFFER_LOAD_DWORDX2 : SMRD_Helper <
 527   0x09, "S_BUFFER_LOAD_DWORDX2", SReg_128, SReg_64
 528 >;
 529
 530 defm S_BUFFER_LOAD_DWORDX4 : SMRD_Helper <
 531   0x0a, "S_BUFFER_LOAD_DWORDX4", SReg_128, SReg_128
 532 >;
 533
 534 defm S_BUFFER_LOAD_DWORDX8 : SMRD_Helper <
 535   0x0b, "S_BUFFER_LOAD_DWORDX8", SReg_128, SReg_256
 536 >;
 537
 538 defm S_BUFFER_LOAD_DWORDX16 : SMRD_Helper <
 539   0x0c, "S_BUFFER_LOAD_DWORDX16", SReg_128, SReg_512
 540 >;
 541
 542 } // mayLoad = 1
 543
 544 //def S_MEMTIME : SMRD_ <0x0000001e, "S_MEMTIME", []>;
 545 //def S_DCACHE_INV : SMRD_ <0x0000001f, "S_DCACHE_INV", []>;
 546 defm IMAGE_LOAD : MIMG_NoSampler <0x00000000, "IMAGE_LOAD">;
 547 defm IMAGE_LOAD_MIP : MIMG_NoSampler <0x00000001, "IMAGE_LOAD_MIP">;
 548 //def IMAGE_LOAD_PCK : MIMG_NoPattern_ <"IMAGE_LOAD_PCK", 0x00000002>;
 549 //def IMAGE_LOAD_PCK_SGN : MIMG_NoPattern_ <"IMAGE_LOAD_PCK_SGN", 0x00000003>;
 550 //def IMAGE_LOAD_MIP_PCK : MIMG_NoPattern_ <"IMAGE_LOAD_MIP_PCK", 0x00000004>;
 551 //def IMAGE_LOAD_MIP_PCK_SGN : MIMG_NoPattern_ <"IMAGE_LOAD_MIP_PCK_SGN", 0x00000005>;
 552 //def IMAGE_STORE : MIMG_NoPattern_ <"IMAGE_STORE", 0x00000008>;
 553 //def IMAGE_STORE_MIP : MIMG_NoPattern_ <"IMAGE_STORE_MIP", 0x00000009>;
 554 //def IMAGE_STORE_PCK : MIMG_NoPattern_ <"IMAGE_STORE_PCK", 0x0000000a>;
 555 //def IMAGE_STORE_MIP_PCK : MIMG_NoPattern_ <"IMAGE_STORE_MIP_PCK", 0x0000000b>;
 556 defm IMAGE_GET_RESINFO : MIMG_NoSampler <0x0000000e, "IMAGE_GET_RESINFO">;
 557 //def IMAGE_ATOMIC_SWAP : MIMG_NoPattern_ <"IMAGE_ATOMIC_SWAP", 0x0000000f>;
 558 //def IMAGE_ATOMIC_CMPSWAP : MIMG_NoPattern_ <"IMAGE_ATOMIC_CMPSWAP", 0x00000010>;
 559 //def IMAGE_ATOMIC_ADD : MIMG_NoPattern_ <"IMAGE_ATOMIC_ADD", 0x00000011>;
 560 //def IMAGE_ATOMIC_SUB : MIMG_NoPattern_ <"IMAGE_ATOMIC_SUB", 0x00000012>;
 561 //def IMAGE_ATOMIC_RSUB : MIMG_NoPattern_ <"IMAGE_ATOMIC_RSUB", 0x00000013>;
 562 //def IMAGE_ATOMIC_SMIN : MIMG_NoPattern_ <"IMAGE_ATOMIC_SMIN", 0x00000014>;
 563 //def IMAGE_ATOMIC_UMIN : MIMG_NoPattern_ <"IMAGE_ATOMIC_UMIN", 0x00000015>;
 564 //def IMAGE_ATOMIC_SMAX : MIMG_NoPattern_ <"IMAGE_ATOMIC_SMAX", 0x00000016>;
 565 //def IMAGE_ATOMIC_UMAX : MIMG_NoPattern_ <"IMAGE_ATOMIC_UMAX", 0x00000017>;
 566 //def IMAGE_ATOMIC_AND : MIMG_NoPattern_ <"IMAGE_ATOMIC_AND", 0x00000018>;
 567 //def IMAGE_ATOMIC_OR : MIMG_NoPattern_ <"IMAGE_ATOMIC_OR", 0x00000019>;
 568 //def IMAGE_ATOMIC_XOR : MIMG_NoPattern_ <"IMAGE_ATOMIC_XOR", 0x0000001a>;
 569 //def IMAGE_ATOMIC_INC : MIMG_NoPattern_ <"IMAGE_ATOMIC_INC", 0x0000001b>;
 570 //def IMAGE_ATOMIC_DEC : MIMG_NoPattern_ <"IMAGE_ATOMIC_DEC", 0x0000001c>;
 571 //def IMAGE_ATOMIC_FCMPSWAP : MIMG_NoPattern_ <"IMAGE_ATOMIC_FCMPSWAP", 0x0000001d>;
 572 //def IMAGE_ATOMIC_FMIN : MIMG_NoPattern_ <"IMAGE_ATOMIC_FMIN", 0x0000001e>;
 573 //def IMAGE_ATOMIC_FMAX : MIMG_NoPattern_ <"IMAGE_ATOMIC_FMAX", 0x0000001f>;
 574 defm IMAGE_SAMPLE : MIMG_Sampler <0x00000020, "IMAGE_SAMPLE">;
 575 //def IMAGE_SAMPLE_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_CL", 0x00000021>;
 576 defm IMAGE_SAMPLE_D : MIMG_Sampler <0x00000022, "IMAGE_SAMPLE_D">;
 577 //def IMAGE_SAMPLE_D_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_D_CL", 0x00000023>;
 578 defm IMAGE_SAMPLE_L : MIMG_Sampler <0x00000024, "IMAGE_SAMPLE_L">;
 579 defm IMAGE_SAMPLE_B : MIMG_Sampler <0x00000025, "IMAGE_SAMPLE_B">;
 580 //def IMAGE_SAMPLE_B_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_B_CL", 0x00000026>;
 581 //def IMAGE_SAMPLE_LZ : MIMG_NoPattern_ <"IMAGE_SAMPLE_LZ", 0x00000027>;
 582 defm IMAGE_SAMPLE_C : MIMG_Sampler <0x00000028, "IMAGE_SAMPLE_C">;
 583 //def IMAGE_SAMPLE_C_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CL", 0x00000029>;
 584 defm IMAGE_SAMPLE_C_D : MIMG_Sampler <0x0000002a, "IMAGE_SAMPLE_C_D">;
 585 //def IMAGE_SAMPLE_C_D_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_D_CL", 0x0000002b>;
 586 defm IMAGE_SAMPLE_C_L : MIMG_Sampler <0x0000002c, "IMAGE_SAMPLE_C_L">;
 587 defm IMAGE_SAMPLE_C_B : MIMG_Sampler <0x0000002d, "IMAGE_SAMPLE_C_B">;
 588 //def IMAGE_SAMPLE_C_B_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_B_CL", 0x0000002e>;
 589 //def IMAGE_SAMPLE_C_LZ : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_LZ", 0x0000002f>;
 590 //def IMAGE_SAMPLE_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_O", 0x00000030>;
 591 //def IMAGE_SAMPLE_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_CL_O", 0x00000031>;
 592 //def IMAGE_SAMPLE_D_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_D_O", 0x00000032>;
 593 //def IMAGE_SAMPLE_D_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_D_CL_O", 0x00000033>;
 594 //def IMAGE_SAMPLE_L_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_L_O", 0x00000034>;
 595 //def IMAGE_SAMPLE_B_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_B_O", 0x00000035>;
 596 //def IMAGE_SAMPLE_B_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_B_CL_O", 0x00000036>;
 597 //def IMAGE_SAMPLE_LZ_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_LZ_O", 0x00000037>;
 598 //def IMAGE_SAMPLE_C_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_O", 0x00000038>;
 599 //def IMAGE_SAMPLE_C_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CL_O", 0x00000039>;
 600 //def IMAGE_SAMPLE_C_D_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_D_O", 0x0000003a>;
 601 //def IMAGE_SAMPLE_C_D_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_D_CL_O", 0x0000003b>;
 602 //def IMAGE_SAMPLE_C_L_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_L_O", 0x0000003c>;
 603 //def IMAGE_SAMPLE_C_B_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_B_O", 0x0000003d>;
 604 //def IMAGE_SAMPLE_C_B_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_B_CL_O", 0x0000003e>;
 605 //def IMAGE_SAMPLE_C_LZ_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_LZ_O", 0x0000003f>;
 606 //def IMAGE_GATHER4 : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4", 0x00000040>;
 607 //def IMAGE_GATHER4_CL : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_CL", 0x00000041>;
 608 //def IMAGE_GATHER4_L : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_L", 0x00000044>;
 609 //def IMAGE_GATHER4_B : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_B", 0x00000045>;
 610 //def IMAGE_GATHER4_B_CL : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_B_CL", 0x00000046>;
 611 //def IMAGE_GATHER4_LZ : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_LZ", 0x00000047>;
 612 //def IMAGE_GATHER4_C : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C", 0x00000048>;
 613 //def IMAGE_GATHER4_C_CL : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_CL", 0x00000049>;
 614 //def IMAGE_GATHER4_C_L : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_L", 0x0000004c>;
 615 //def IMAGE_GATHER4_C_B : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_B", 0x0000004d>;
 616 //def IMAGE_GATHER4_C_B_CL : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_B_CL", 0x0000004e>;
 617 //def IMAGE_GATHER4_C_LZ : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_LZ", 0x0000004f>;
 618 //def IMAGE_GATHER4_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_O", 0x00000050>;
 619 //def IMAGE_GATHER4_CL_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_CL_O", 0x00000051>;
 620 //def IMAGE_GATHER4_L_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_L_O", 0x00000054>;
 621 //def IMAGE_GATHER4_B_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_B_O", 0x00000055>;
 622 //def IMAGE_GATHER4_B_CL_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_B_CL_O", 0x00000056>;
 623 //def IMAGE_GATHER4_LZ_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_LZ_O", 0x00000057>;
 624 //def IMAGE_GATHER4_C_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_O", 0x00000058>;
 625 //def IMAGE_GATHER4_C_CL_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_CL_O", 0x00000059>;
 626 //def IMAGE_GATHER4_C_L_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_L_O", 0x0000005c>;
 627 //def IMAGE_GATHER4_C_B_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_B_O", 0x0000005d>;
 628 //def IMAGE_GATHER4_C_B_CL_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_B_CL_O", 0x0000005e>;
 629 //def IMAGE_GATHER4_C_LZ_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_LZ_O", 0x0000005f>;
 630 //def IMAGE_GET_LOD : MIMG_NoPattern_ <"IMAGE_GET_LOD", 0x00000060>;
 631 //def IMAGE_SAMPLE_CD : MIMG_NoPattern_ <"IMAGE_SAMPLE_CD", 0x00000068>;
 632 //def IMAGE_SAMPLE_CD_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_CD_CL", 0x00000069>;
 633 //def IMAGE_SAMPLE_C_CD : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CD", 0x0000006a>;
 634 //def IMAGE_SAMPLE_C_CD_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CD_CL", 0x0000006b>;
 635 //def IMAGE_SAMPLE_CD_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_CD_O", 0x0000006c>;
 636 //def IMAGE_SAMPLE_CD_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_CD_CL_O", 0x0000006d>;
 637 //def IMAGE_SAMPLE_C_CD_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CD_O", 0x0000006e>;
 638 //def IMAGE_SAMPLE_C_CD_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CD_CL_O", 0x0000006f>;
 639 //def IMAGE_RSRC256 : MIMG_NoPattern_RSRC256 <"IMAGE_RSRC256", 0x0000007e>;
 640 //def IMAGE_SAMPLER : MIMG_NoPattern_ <"IMAGE_SAMPLER", 0x0000007f>;
 641 //def V_NOP : VOP1_ <0x00000000, "V_NOP", []>;
 642
 643
 644 let neverHasSideEffects = 1, isMoveImm = 1 in {
 645 defm V_MOV_B32 : VOP1_32 <0x00000001, "V_MOV_B32", []>;
 646 } // End neverHasSideEffects = 1, isMoveImm = 1
 647
 648 let Uses = [EXEC] in {
 649
 650 def V_READFIRSTLANE_B32 : VOP1 <
 651   0x00000002,
 652   (outs SReg_32:$vdst),
 653   (ins VReg_32:$src0),
 654   "V_READFIRSTLANE_B32 $vdst, $src0",
 655   []
 656 >;
 657
 658 }
 659
 660 defm V_CVT_I32_F64 : VOP1_32_64 <0x00000003, "V_CVT_I32_F64",
 661   [(set i32:$dst, (fp_to_sint f64:$src0))]
 662 >;
 663 defm V_CVT_F64_I32 : VOP1_64_32 <0x00000004, "V_CVT_F64_I32",
 664   [(set f64:$dst, (sint_to_fp i32:$src0))]
 665 >;
 666 defm V_CVT_F32_I32 : VOP1_32 <0x00000005, "V_CVT_F32_I32",
 667   [(set f32:$dst, (sint_to_fp i32:$src0))]
 668 >;
 669 defm V_CVT_F32_U32 : VOP1_32 <0x00000006, "V_CVT_F32_U32",
 670   [(set f32:$dst, (uint_to_fp i32:$src0))]
 671 >;
 672 defm V_CVT_U32_F32 : VOP1_32 <0x00000007, "V_CVT_U32_F32",
 673   [(set i32:$dst, (fp_to_uint f32:$src0))]
 674 >;
 675 defm V_CVT_I32_F32 : VOP1_32 <0x00000008, "V_CVT_I32_F32",
 676   [(set i32:$dst, (fp_to_sint f32:$src0))]
 677 >;
 678 defm V_MOV_FED_B32 : VOP1_32 <0x00000009, "V_MOV_FED_B32", []>;
 679 ////def V_CVT_F16_F32 : VOP1_F16 <0x0000000a, "V_CVT_F16_F32", []>;
 680 //defm V_CVT_F32_F16 : VOP1_32 <0x0000000b, "V_CVT_F32_F16", []>;
 681 //defm V_CVT_RPI_I32_F32 : VOP1_32 <0x0000000c, "V_CVT_RPI_I32_F32", []>;
 682 //defm V_CVT_FLR_I32_F32 : VOP1_32 <0x0000000d, "V_CVT_FLR_I32_F32", []>;
 683 //defm V_CVT_OFF_F32_I4 : VOP1_32 <0x0000000e, "V_CVT_OFF_F32_I4", []>;
 684 defm V_CVT_F32_F64 : VOP1_32_64 <0x0000000f, "V_CVT_F32_F64",
 685   [(set f32:$dst, (fround f64:$src0))]
 686 >;
 687 defm V_CVT_F64_F32 : VOP1_64_32 <0x00000010, "V_CVT_F64_F32",
 688   [(set f64:$dst, (fextend f32:$src0))]
 689 >;
 690 //defm V_CVT_F32_UBYTE0 : VOP1_32 <0x00000011, "V_CVT_F32_UBYTE0", []>;
 691 //defm V_CVT_F32_UBYTE1 : VOP1_32 <0x00000012, "V_CVT_F32_UBYTE1", []>;
 692 //defm V_CVT_F32_UBYTE2 : VOP1_32 <0x00000013, "V_CVT_F32_UBYTE2", []>;
 693 //defm V_CVT_F32_UBYTE3 : VOP1_32 <0x00000014, "V_CVT_F32_UBYTE3", []>;
 694 //defm V_CVT_U32_F64 : VOP1_32 <0x00000015, "V_CVT_U32_F64", []>;
 695 //defm V_CVT_F64_U32 : VOP1_64 <0x00000016, "V_CVT_F64_U32", []>;
 696 defm V_FRACT_F32 : VOP1_32 <0x00000020, "V_FRACT_F32",
 697   [(set f32:$dst, (AMDGPUfract f32:$src0))]
 698 >;
 699 defm V_TRUNC_F32 : VOP1_32 <0x00000021, "V_TRUNC_F32",
 700   [(set f32:$dst, (int_AMDGPU_trunc f32:$src0))]
 701 >;
 702 defm V_CEIL_F32 : VOP1_32 <0x00000022, "V_CEIL_F32",
 703   [(set f32:$dst, (fceil f32:$src0))]
 704 >;
 705 defm V_RNDNE_F32 : VOP1_32 <0x00000023, "V_RNDNE_F32",
 706   [(set f32:$dst, (frint f32:$src0))]
 707 >;
 708 defm V_FLOOR_F32 : VOP1_32 <0x00000024, "V_FLOOR_F32",
 709   [(set f32:$dst, (ffloor f32:$src0))]
 710 >;
 711 defm V_EXP_F32 : VOP1_32 <0x00000025, "V_EXP_F32",
 712   [(set f32:$dst, (fexp2 f32:$src0))]
 713 >;
 714 defm V_LOG_CLAMP_F32 : VOP1_32 <0x00000026, "V_LOG_CLAMP_F32", []>;
 715 defm V_LOG_F32 : VOP1_32 <0x00000027, "V_LOG_F32",
 716   [(set f32:$dst, (flog2 f32:$src0))]
 717 >;
 718 defm V_RCP_CLAMP_F32 : VOP1_32 <0x00000028, "V_RCP_CLAMP_F32", []>;
 719 defm V_RCP_LEGACY_F32 : VOP1_32 <0x00000029, "V_RCP_LEGACY_F32", []>;
 720 defm V_RCP_F32 : VOP1_32 <0x0000002a, "V_RCP_F32",
 721   [(set f32:$dst, (fdiv FP_ONE, f32:$src0))]
 722 >;
 723 defm V_RCP_IFLAG_F32 : VOP1_32 <0x0000002b, "V_RCP_IFLAG_F32", []>;
 724 defm V_RSQ_CLAMP_F32 : VOP1_32 <0x0000002c, "V_RSQ_CLAMP_F32", []>;
 725 defm V_RSQ_LEGACY_F32 : VOP1_32 <
 726   0x0000002d, "V_RSQ_LEGACY_F32",
 727   [(set f32:$dst, (int_AMDGPU_rsq f32:$src0))]
 728 >;
 729 defm V_RSQ_F32 : VOP1_32 <0x0000002e, "V_RSQ_F32", []>;
 730 defm V_RCP_F64 : VOP1_64 <0x0000002f, "V_RCP_F64",
 731   [(set f64:$dst, (fdiv FP_ONE, f64:$src0))]
 732 >;
 733 defm V_RCP_CLAMP_F64 : VOP1_64 <0x00000030, "V_RCP_CLAMP_F64", []>;
 734 defm V_RSQ_F64 : VOP1_64 <0x00000031, "V_RSQ_F64", []>;
 735 defm V_RSQ_CLAMP_F64 : VOP1_64 <0x00000032, "V_RSQ_CLAMP_F64", []>;
 736 defm V_SQRT_F32 : VOP1_32 <0x00000033, "V_SQRT_F32",
 737   [(set f32:$dst, (fsqrt f32:$src0))]
 738 >;
 739 defm V_SQRT_F64 : VOP1_64 <0x00000034, "V_SQRT_F64",
 740   [(set f64:$dst, (fsqrt f64:$src0))]
 741 >;
 742 defm V_SIN_F32 : VOP1_32 <0x00000035, "V_SIN_F32", []>;
 743 defm V_COS_F32 : VOP1_32 <0x00000036, "V_COS_F32", []>;
 744 defm V_NOT_B32 : VOP1_32 <0x00000037, "V_NOT_B32", []>;
 745 defm V_BFREV_B32 : VOP1_32 <0x00000038, "V_BFREV_B32", []>;
 746 defm V_FFBH_U32 : VOP1_32 <0x00000039, "V_FFBH_U32", []>;
 747 defm V_FFBL_B32 : VOP1_32 <0x0000003a, "V_FFBL_B32", []>;
 748 defm V_FFBH_I32 : VOP1_32 <0x0000003b, "V_FFBH_I32", []>;
 749 //defm V_FREXP_EXP_I32_F64 : VOP1_32 <0x0000003c, "V_FREXP_EXP_I32_F64", []>;
 750 defm V_FREXP_MANT_F64 : VOP1_64 <0x0000003d, "V_FREXP_MANT_F64", []>;
 751 defm V_FRACT_F64 : VOP1_64 <0x0000003e, "V_FRACT_F64", []>;
 752 //defm V_FREXP_EXP_I32_F32 : VOP1_32 <0x0000003f, "V_FREXP_EXP_I32_F32", []>;
 753 defm V_FREXP_MANT_F32 : VOP1_32 <0x00000040, "V_FREXP_MANT_F32", []>;
 754 //def V_CLREXCP : VOP1_ <0x00000041, "V_CLREXCP", []>;
 755 defm V_MOVRELD_B32 : VOP1_32 <0x00000042, "V_MOVRELD_B32", []>;
 756 defm V_MOVRELS_B32 : VOP1_32 <0x00000043, "V_MOVRELS_B32", []>;
 757 defm V_MOVRELSD_B32 : VOP1_32 <0x00000044, "V_MOVRELSD_B32", []>;
 758
 759 def V_INTERP_P1_F32 : VINTRP <
 760   0x00000000,
 761   (outs VReg_32:$dst),
 762   (ins VReg_32:$i, i32imm:$attr_chan, i32imm:$attr, M0Reg:$m0),
 763   "V_INTERP_P1_F32 $dst, $i, $attr_chan, $attr, [$m0]",
 764   []> {
 765   let DisableEncoding = "$m0";
 766 }
 767
 768 def V_INTERP_P2_F32 : VINTRP <
 769   0x00000001,
 770   (outs VReg_32:$dst),
 771   (ins VReg_32:$src0, VReg_32:$j, i32imm:$attr_chan, i32imm:$attr, M0Reg:$m0),
 772   "V_INTERP_P2_F32 $dst, [$src0], $j, $attr_chan, $attr, [$m0]",
 773   []> {
 774
 775   let Constraints = "$src0 = $dst";
 776   let DisableEncoding = "$src0,$m0";
 777
 778 }
 779
 780 def V_INTERP_MOV_F32 : VINTRP <
 781   0x00000002,
 782   (outs VReg_32:$dst),
 783   (ins InterpSlot:$src0, i32imm:$attr_chan, i32imm:$attr, M0Reg:$m0),
 784   "V_INTERP_MOV_F32 $dst, $src0, $attr_chan, $attr, [$m0]",
 785   []> {
 786   let DisableEncoding = "$m0";
 787 }
 788
 789 //def S_NOP : SOPP_ <0x00000000, "S_NOP", []>;
 790
 791 let isTerminator = 1 in {
 792
 793 def S_ENDPGM : SOPP <0x00000001, (ins), "S_ENDPGM",
 794   [(IL_retflag)]> {
 795   let SIMM16 = 0;
 796   let isBarrier = 1;
 797   let hasCtrlDep = 1;
 798 }
 799
 800 let isBranch = 1 in {
 801 def S_BRANCH : SOPP <
 802   0x00000002, (ins brtarget:$target), "S_BRANCH $target",
 803   [(br bb:$target)]> {
 804   let isBarrier = 1;
 805 }
 806
 807 let DisableEncoding = "$scc" in {
 808 def S_CBRANCH_SCC0 : SOPP <
 809   0x00000004, (ins brtarget:$target, SCCReg:$scc),
 810   "S_CBRANCH_SCC0 $target", []
 811 >;
 812 def S_CBRANCH_SCC1 : SOPP <
 813   0x00000005, (ins brtarget:$target, SCCReg:$scc),
 814   "S_CBRANCH_SCC1 $target",
 815   []
 816 >;
 817 } // End DisableEncoding = "$scc"
 818
 819 def S_CBRANCH_VCCZ : SOPP <
 820   0x00000006, (ins brtarget:$target, VCCReg:$vcc),
 821   "S_CBRANCH_VCCZ $target",
 822   []
 823 >;
 824 def S_CBRANCH_VCCNZ : SOPP <
 825   0x00000007, (ins brtarget:$target, VCCReg:$vcc),
 826   "S_CBRANCH_VCCNZ $target",
 827   []
 828 >;
 829
 830 let DisableEncoding = "$exec" in {
 831 def S_CBRANCH_EXECZ : SOPP <
 832   0x00000008, (ins brtarget:$target, EXECReg:$exec),
 833   "S_CBRANCH_EXECZ $target",
 834   []
 835 >;
 836 def S_CBRANCH_EXECNZ : SOPP <
 837   0x00000009, (ins brtarget:$target, EXECReg:$exec),
 838   "S_CBRANCH_EXECNZ $target",
 839   []
 840 >;
 841 } // End DisableEncoding = "$exec"
 842
 843
 844 } // End isBranch = 1
 845 } // End isTerminator = 1
 846
 847 let hasSideEffects = 1 in {
 848 def S_BARRIER : SOPP <0x0000000a, (ins), "S_BARRIER",
 849   [(int_AMDGPU_barrier_local)]
 850 > {
 851   let SIMM16 = 0;
 852   let isBarrier = 1;
 853   let hasCtrlDep = 1;
 854   let mayLoad = 1;
 855   let mayStore = 1;
 856 }
 857
 858 def S_WAITCNT : SOPP <0x0000000c, (ins WAIT_FLAG:$simm16), "S_WAITCNT $simm16",
 859   []
 860 >;
 861 //def S_SETHALT : SOPP_ <0x0000000d, "S_SETHALT", []>;
 862 //def S_SLEEP : SOPP_ <0x0000000e, "S_SLEEP", []>;
 863 //def S_SETPRIO : SOPP_ <0x0000000f, "S_SETPRIO", []>;
 864
 865 let Uses = [EXEC] in {
 866   def S_SENDMSG : SOPP <0x00000010, (ins SendMsgImm:$simm16, M0Reg:$m0), "S_SENDMSG $simm16",
 867       [(int_SI_sendmsg imm:$simm16, M0Reg:$m0)]
 868   > {
 869     let DisableEncoding = "$m0";
 870   }
 871 } // End Uses = [EXEC]
 872
 873 //def S_SENDMSGHALT : SOPP_ <0x00000011, "S_SENDMSGHALT", []>;
 874 //def S_TRAP : SOPP_ <0x00000012, "S_TRAP", []>;
 875 //def S_ICACHE_INV : SOPP_ <0x00000013, "S_ICACHE_INV", []>;
 876 //def S_INCPERFLEVEL : SOPP_ <0x00000014, "S_INCPERFLEVEL", []>;
 877 //def S_DECPERFLEVEL : SOPP_ <0x00000015, "S_DECPERFLEVEL", []>;
 878 //def S_TTRACEDATA : SOPP_ <0x00000016, "S_TTRACEDATA", []>;
 879 } // End hasSideEffects
 880
 881 def V_CNDMASK_B32_e32 : VOP2 <0x00000000, (outs VReg_32:$dst),
 882   (ins VSrc_32:$src0, VReg_32:$src1, VCCReg:$vcc),
 883   "V_CNDMASK_B32_e32 $dst, $src0, $src1, [$vcc]",
 884   []
 885 >{
 886   let DisableEncoding = "$vcc";
 887 }
 888
 889 def V_CNDMASK_B32_e64 : VOP3 <0x00000100, (outs VReg_32:$dst),
 890   (ins VSrc_32:$src0, VSrc_32:$src1, SSrc_64:$src2,
 891    InstFlag:$abs, InstFlag:$clamp, InstFlag:$omod, InstFlag:$neg),
 892   "V_CNDMASK_B32_e64 $dst, $src0, $src1, $src2, $abs, $clamp, $omod, $neg",
 893   [(set i32:$dst, (select i1:$src2, i32:$src1, i32:$src0))]
 894 >;
 895
 896 //f32 pattern for V_CNDMASK_B32_e64
 897 def : Pat <
 898   (f32 (select i1:$src2, f32:$src1, f32:$src0)),
 899   (V_CNDMASK_B32_e64 $src0, $src1, $src2)
 900 >;
 901
 902 def : Pat <
 903   (i32 (trunc i64:$val)),
 904   (EXTRACT_SUBREG $val, sub0)
 905 >;
 906
 907 //use two V_CNDMASK_B32_e64 instructions for f64
 908 def : Pat <
 909   (f64 (select i1:$src2, f64:$src1, f64:$src0)),
 910   (INSERT_SUBREG (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
 911   (V_CNDMASK_B32_e64 (EXTRACT_SUBREG $src0, sub0),
 912                      (EXTRACT_SUBREG $src1, sub0),
 913                      $src2), sub0),
 914   (V_CNDMASK_B32_e64 (EXTRACT_SUBREG $src0, sub1),
 915                      (EXTRACT_SUBREG $src1, sub1),
 916                      $src2), sub1)
 917 >;
 918
 919 def V_READLANE_B32 : VOP2 <
 920   0x00000001,
 921   (outs SReg_32:$vdst),
 922   (ins VReg_32:$src0, SSrc_32:$vsrc1),
 923   "V_READLANE_B32 $vdst, $src0, $vsrc1",
 924   []
 925 >;
 926
 927 def V_WRITELANE_B32 : VOP2 <
 928   0x00000002,
 929   (outs VReg_32:$vdst),
 930   (ins SReg_32:$src0, SSrc_32:$vsrc1),
 931   "V_WRITELANE_B32 $vdst, $src0, $vsrc1",
 932   []
 933 >;
 934
 935 let isCommutable = 1 in {
 936 defm V_ADD_F32 : VOP2_32 <0x00000003, "V_ADD_F32",
 937   [(set f32:$dst, (fadd f32:$src0, f32:$src1))]
 938 >;
 939
 940 defm V_SUB_F32 : VOP2_32 <0x00000004, "V_SUB_F32",
 941   [(set f32:$dst, (fsub f32:$src0, f32:$src1))]
 942 >;
 943 defm V_SUBREV_F32 : VOP2_32 <0x00000005, "V_SUBREV_F32", [], "V_SUB_F32">;
 944 } // End isCommutable = 1
 945
 946 defm V_MAC_LEGACY_F32 : VOP2_32 <0x00000006, "V_MAC_LEGACY_F32", []>;
 947
 948 let isCommutable = 1 in {
 949
 950 defm V_MUL_LEGACY_F32 : VOP2_32 <
 951   0x00000007, "V_MUL_LEGACY_F32",
 952   [(set f32:$dst, (int_AMDGPU_mul f32:$src0, f32:$src1))]
 953 >;
 954
 955 defm V_MUL_F32 : VOP2_32 <0x00000008, "V_MUL_F32",
 956   [(set f32:$dst, (fmul f32:$src0, f32:$src1))]
 957 >;
 958
 959
 960 defm V_MUL_I32_I24 : VOP2_32 <0x00000009, "V_MUL_I32_I24",
 961   [(set i32:$dst, (mul I24:$src0, I24:$src1))]
 962 >;
 963 //defm V_MUL_HI_I32_I24 : VOP2_32 <0x0000000a, "V_MUL_HI_I32_I24", []>;
 964 defm V_MUL_U32_U24 : VOP2_32 <0x0000000b, "V_MUL_U32_U24",
 965   [(set i32:$dst, (mul U24:$src0, U24:$src1))]
 966 >;
 967 //defm V_MUL_HI_U32_U24 : VOP2_32 <0x0000000c, "V_MUL_HI_U32_U24", []>;
 968
 969
 970 defm V_MIN_LEGACY_F32 : VOP2_32 <0x0000000d, "V_MIN_LEGACY_F32",
 971   [(set f32:$dst, (AMDGPUfmin f32:$src0, f32:$src1))]
 972 >;
 973
 974 defm V_MAX_LEGACY_F32 : VOP2_32 <0x0000000e, "V_MAX_LEGACY_F32",
 975   [(set f32:$dst, (AMDGPUfmax f32:$src0, f32:$src1))]
 976 >;
 977
 978 defm V_MIN_F32 : VOP2_32 <0x0000000f, "V_MIN_F32", []>;
 979 defm V_MAX_F32 : VOP2_32 <0x00000010, "V_MAX_F32", []>;
 980 defm V_MIN_I32 : VOP2_32 <0x00000011, "V_MIN_I32", []>;
 981 defm V_MAX_I32 : VOP2_32 <0x00000012, "V_MAX_I32", []>;
 982 defm V_MIN_U32 : VOP2_32 <0x00000013, "V_MIN_U32", []>;
 983 defm V_MAX_U32 : VOP2_32 <0x00000014, "V_MAX_U32", []>;
 984
 985 defm V_LSHR_B32 : VOP2_32 <0x00000015, "V_LSHR_B32", []>;
 986 defm V_LSHRREV_B32 : VOP2_32 <0x00000016, "V_LSHRREV_B32", [], "V_LSHR_B32">;
 987
 988 defm V_ASHR_I32 : VOP2_32 <0x00000017, "V_ASHR_I32", []>;
 989 defm V_ASHRREV_I32 : VOP2_32 <0x00000018, "V_ASHRREV_I32", [], "V_ASHR_I32">;
 990
 991 let hasPostISelHook = 1 in {
 992
 993 defm V_LSHL_B32 : VOP2_32 <0x00000019, "V_LSHL_B32", []>;
 994
 995 }
 996 defm V_LSHLREV_B32 : VOP2_32 <0x0000001a, "V_LSHLREV_B32", [], "V_LSHL_B32">;
 997
 998 defm V_AND_B32 : VOP2_32 <0x0000001b, "V_AND_B32", []>;
 999 defm V_OR_B32 : VOP2_32 <0x0000001c, "V_OR_B32", []>;
1000 defm V_XOR_B32 : VOP2_32 <0x0000001d, "V_XOR_B32", []>;
1001
1002 } // End isCommutable = 1
1003
1004 defm V_BFM_B32 : VOP2_32 <0x0000001e, "V_BFM_B32", []>;
1005 defm V_MAC_F32 : VOP2_32 <0x0000001f, "V_MAC_F32", []>;
1006 defm V_MADMK_F32 : VOP2_32 <0x00000020, "V_MADMK_F32", []>;
1007 defm V_MADAK_F32 : VOP2_32 <0x00000021, "V_MADAK_F32", []>;
1008 //defm V_BCNT_U32_B32 : VOP2_32 <0x00000022, "V_BCNT_U32_B32", []>;
1009 defm V_MBCNT_LO_U32_B32 : VOP2_32 <0x00000023, "V_MBCNT_LO_U32_B32", []>;
1010 defm V_MBCNT_HI_U32_B32 : VOP2_32 <0x00000024, "V_MBCNT_HI_U32_B32", []>;
1011
1012 let isCommutable = 1, Defs = [VCC] in { // Carry-out goes to VCC
1013 // No patterns so that the scalar instructions are always selected.
1014 // The scalar versions will be replaced with vector when needed later.
1015 defm V_ADD_I32 : VOP2b_32 <0x00000025, "V_ADD_I32", [], VSrc_32>;
1016 defm V_SUB_I32 : VOP2b_32 <0x00000026, "V_SUB_I32", [], VSrc_32>;
1017 defm V_SUBREV_I32 : VOP2b_32 <0x00000027, "V_SUBREV_I32", [], VSrc_32,
1018                               "V_SUB_I32">;
1019
1020 let Uses = [VCC] in { // Carry-in comes from VCC
1021 defm V_ADDC_U32 : VOP2b_32 <0x00000028, "V_ADDC_U32", [], VReg_32>;
1022 defm V_SUBB_U32 : VOP2b_32 <0x00000029, "V_SUBB_U32", [], VReg_32>;
1023 defm V_SUBBREV_U32 : VOP2b_32 <0x0000002a, "V_SUBBREV_U32", [], VReg_32,
1024                                "V_SUBB_U32">;
1025 } // End Uses = [VCC]
1026 } // End isCommutable = 1, Defs = [VCC]
1027
1028 defm V_LDEXP_F32 : VOP2_32 <0x0000002b, "V_LDEXP_F32", []>;
1029 ////def V_CVT_PKACCUM_U8_F32 : VOP2_U8 <0x0000002c, "V_CVT_PKACCUM_U8_F32", []>;
1030 ////def V_CVT_PKNORM_I16_F32 : VOP2_I16 <0x0000002d, "V_CVT_PKNORM_I16_F32", []>;
1031 ////def V_CVT_PKNORM_U16_F32 : VOP2_U16 <0x0000002e, "V_CVT_PKNORM_U16_F32", []>;
1032 defm V_CVT_PKRTZ_F16_F32 : VOP2_32 <0x0000002f, "V_CVT_PKRTZ_F16_F32",
1033  [(set i32:$dst, (int_SI_packf16 f32:$src0, f32:$src1))]
1034 >;
1035 ////def V_CVT_PK_U16_U32 : VOP2_U16 <0x00000030, "V_CVT_PK_U16_U32", []>;
1036 ////def V_CVT_PK_I16_I32 : VOP2_I16 <0x00000031, "V_CVT_PK_I16_I32", []>;
1037 def S_CMP_EQ_I32 : SOPC_32 <0x00000000, "S_CMP_EQ_I32", []>;
1038 def S_CMP_LG_I32 : SOPC_32 <0x00000001, "S_CMP_LG_I32", []>;
1039 def S_CMP_GT_I32 : SOPC_32 <0x00000002, "S_CMP_GT_I32", []>;
1040 def S_CMP_GE_I32 : SOPC_32 <0x00000003, "S_CMP_GE_I32", []>;
1041 def S_CMP_LT_I32 : SOPC_32 <0x00000004, "S_CMP_LT_I32", []>;
1042 def S_CMP_LE_I32 : SOPC_32 <0x00000005, "S_CMP_LE_I32", []>;
1043 def S_CMP_EQ_U32 : SOPC_32 <0x00000006, "S_CMP_EQ_U32", []>;
1044 def S_CMP_LG_U32 : SOPC_32 <0x00000007, "S_CMP_LG_U32", []>;
1045 def S_CMP_GT_U32 : SOPC_32 <0x00000008, "S_CMP_GT_U32", []>;
1046 def S_CMP_GE_U32 : SOPC_32 <0x00000009, "S_CMP_GE_U32", []>;
1047 def S_CMP_LT_U32 : SOPC_32 <0x0000000a, "S_CMP_LT_U32", []>;
1048 def S_CMP_LE_U32 : SOPC_32 <0x0000000b, "S_CMP_LE_U32", []>;
1049 ////def S_BITCMP0_B32 : SOPC_BITCMP0 <0x0000000c, "S_BITCMP0_B32", []>;
1050 ////def S_BITCMP1_B32 : SOPC_BITCMP1 <0x0000000d, "S_BITCMP1_B32", []>;
1051 ////def S_BITCMP0_B64 : SOPC_BITCMP0 <0x0000000e, "S_BITCMP0_B64", []>;
1052 ////def S_BITCMP1_B64 : SOPC_BITCMP1 <0x0000000f, "S_BITCMP1_B64", []>;
1053 //def S_SETVSKIP : SOPC_ <0x00000010, "S_SETVSKIP", []>;
1054
1055 let neverHasSideEffects = 1 in {
1056
1057 def V_MAD_LEGACY_F32 : VOP3_32 <0x00000140, "V_MAD_LEGACY_F32", []>;
1058 def V_MAD_F32 : VOP3_32 <0x00000141, "V_MAD_F32", []>;
1059 def V_MAD_I32_I24 : VOP3_32 <0x00000142, "V_MAD_I32_I24",
1060   [(set i32:$dst, (add (mul I24:$src0, I24:$src1), i32:$src2))]
1061 >;
1062 def V_MAD_U32_U24 : VOP3_32 <0x00000143, "V_MAD_U32_U24",
1063   [(set i32:$dst, (add (mul U24:$src0, U24:$src1), i32:$src2))]
1064 >;
1065
1066 } // End neverHasSideEffects
1067 def V_CUBEID_F32 : VOP3_32 <0x00000144, "V_CUBEID_F32", []>;
1068 def V_CUBESC_F32 : VOP3_32 <0x00000145, "V_CUBESC_F32", []>;
1069 def V_CUBETC_F32 : VOP3_32 <0x00000146, "V_CUBETC_F32", []>;
1070 def V_CUBEMA_F32 : VOP3_32 <0x00000147, "V_CUBEMA_F32", []>;
1071
1072 let neverHasSideEffects = 1, mayLoad = 0, mayStore = 0 in {
1073 def V_BFE_U32 : VOP3_32 <0x00000148, "V_BFE_U32",
1074   [(set i32:$dst, (AMDGPUbfe_u32 i32:$src0, i32:$src1, i32:$src2))]>;
1075 def V_BFE_I32 : VOP3_32 <0x00000149, "V_BFE_I32",
1076   [(set i32:$dst, (AMDGPUbfe_i32 i32:$src0, i32:$src1, i32:$src2))]>;
1077 }
1078
1079 def V_BFI_B32 : VOP3_32 <0x0000014a, "V_BFI_B32", []>;
1080 defm : BFIPatterns <V_BFI_B32>;
1081 def V_FMA_F32 : VOP3_32 <0x0000014b, "V_FMA_F32",
1082   [(set f32:$dst, (fma f32:$src0, f32:$src1, f32:$src2))]
1083 >;
1084 def V_FMA_F64 : VOP3_64 <0x0000014c, "V_FMA_F64",
1085   [(set f64:$dst, (fma f64:$src0, f64:$src1, f64:$src2))]
1086 >;
1087 //def V_LERP_U8 : VOP3_U8 <0x0000014d, "V_LERP_U8", []>;
1088 def V_ALIGNBIT_B32 : VOP3_32 <0x0000014e, "V_ALIGNBIT_B32", []>;
1089 def : ROTRPattern <V_ALIGNBIT_B32>;
1090
1091 def V_ALIGNBYTE_B32 : VOP3_32 <0x0000014f, "V_ALIGNBYTE_B32", []>;
1092 def V_MULLIT_F32 : VOP3_32 <0x00000150, "V_MULLIT_F32", []>;
1093 ////def V_MIN3_F32 : VOP3_MIN3 <0x00000151, "V_MIN3_F32", []>;
1094 ////def V_MIN3_I32 : VOP3_MIN3 <0x00000152, "V_MIN3_I32", []>;
1095 ////def V_MIN3_U32 : VOP3_MIN3 <0x00000153, "V_MIN3_U32", []>;
1096 ////def V_MAX3_F32 : VOP3_MAX3 <0x00000154, "V_MAX3_F32", []>;
1097 ////def V_MAX3_I32 : VOP3_MAX3 <0x00000155, "V_MAX3_I32", []>;
1098 ////def V_MAX3_U32 : VOP3_MAX3 <0x00000156, "V_MAX3_U32", []>;
1099 ////def V_MED3_F32 : VOP3_MED3 <0x00000157, "V_MED3_F32", []>;
1100 ////def V_MED3_I32 : VOP3_MED3 <0x00000158, "V_MED3_I32", []>;
1101 ////def V_MED3_U32 : VOP3_MED3 <0x00000159, "V_MED3_U32", []>;
1102 //def V_SAD_U8 : VOP3_U8 <0x0000015a, "V_SAD_U8", []>;
1103 //def V_SAD_HI_U8 : VOP3_U8 <0x0000015b, "V_SAD_HI_U8", []>;
1104 //def V_SAD_U16 : VOP3_U16 <0x0000015c, "V_SAD_U16", []>;
1105 def V_SAD_U32 : VOP3_32 <0x0000015d, "V_SAD_U32", []>;
1106 ////def V_CVT_PK_U8_F32 : VOP3_U8 <0x0000015e, "V_CVT_PK_U8_F32", []>;
1107 def V_DIV_FIXUP_F32 : VOP3_32 <0x0000015f, "V_DIV_FIXUP_F32", []>;
1108 def V_DIV_FIXUP_F64 : VOP3_64 <0x00000160, "V_DIV_FIXUP_F64", []>;
1109
1110 def V_LSHL_B64 : VOP3_64_Shift <0x00000161, "V_LSHL_B64",
1111   [(set i64:$dst, (shl i64:$src0, i32:$src1))]
1112 >;
1113 def V_LSHR_B64 : VOP3_64_Shift <0x00000162, "V_LSHR_B64",
1114   [(set i64:$dst, (srl i64:$src0, i32:$src1))]
1115 >;
1116 def V_ASHR_I64 : VOP3_64_Shift <0x00000163, "V_ASHR_I64",
1117   [(set i64:$dst, (sra i64:$src0, i32:$src1))]
1118 >;
1119
1120 let isCommutable = 1 in {
1121
1122 def V_ADD_F64 : VOP3_64 <0x00000164, "V_ADD_F64", []>;
1123 def V_MUL_F64 : VOP3_64 <0x00000165, "V_MUL_F64", []>;
1124 def V_MIN_F64 : VOP3_64 <0x00000166, "V_MIN_F64", []>;
1125 def V_MAX_F64 : VOP3_64 <0x00000167, "V_MAX_F64", []>;
1126
1127 } // isCommutable = 1
1128
1129 def : Pat <
1130   (fadd f64:$src0, f64:$src1),
1131   (V_ADD_F64 $src0, $src1, (i64 0))
1132 >;
1133
1134 def : Pat <
1135   (fmul f64:$src0, f64:$src1),
1136   (V_MUL_F64 $src0, $src1, (i64 0))
1137 >;
1138
1139 def V_LDEXP_F64 : VOP3_64 <0x00000168, "V_LDEXP_F64", []>;
1140
1141 let isCommutable = 1 in {
1142
1143 def V_MUL_LO_U32 : VOP3_32 <0x00000169, "V_MUL_LO_U32", []>;
1144 def V_MUL_HI_U32 : VOP3_32 <0x0000016a, "V_MUL_HI_U32", []>;
1145 def V_MUL_LO_I32 : VOP3_32 <0x0000016b, "V_MUL_LO_I32", []>;
1146 def V_MUL_HI_I32 : VOP3_32 <0x0000016c, "V_MUL_HI_I32", []>;
1147
1148 } // isCommutable = 1
1149
1150 def : Pat <
1151   (mul i32:$src0, i32:$src1),
1152   (V_MUL_LO_I32 $src0, $src1, (i32 0))
1153 >;
1154
1155 def : Pat <
1156   (mulhu i32:$src0, i32:$src1),
1157   (V_MUL_HI_U32 $src0, $src1, (i32 0))
1158 >;
1159
1160 def : Pat <
1161   (mulhs i32:$src0, i32:$src1),
1162   (V_MUL_HI_I32 $src0, $src1, (i32 0))
1163 >;
1164
1165 def V_DIV_SCALE_F32 : VOP3_32 <0x0000016d, "V_DIV_SCALE_F32", []>;
1166 def V_DIV_SCALE_F64 : VOP3_64 <0x0000016e, "V_DIV_SCALE_F64", []>;
1167 def V_DIV_FMAS_F32 : VOP3_32 <0x0000016f, "V_DIV_FMAS_F32", []>;
1168 def V_DIV_FMAS_F64 : VOP3_64 <0x00000170, "V_DIV_FMAS_F64", []>;
1169 //def V_MSAD_U8 : VOP3_U8 <0x00000171, "V_MSAD_U8", []>;
1170 //def V_QSAD_U8 : VOP3_U8 <0x00000172, "V_QSAD_U8", []>;
1171 //def V_MQSAD_U8 : VOP3_U8 <0x00000173, "V_MQSAD_U8", []>;
1172 def V_TRIG_PREOP_F64 : VOP3_64 <0x00000174, "V_TRIG_PREOP_F64", []>;
1173
1174 let Defs = [SCC] in { // Carry out goes to SCC
1175 let isCommutable = 1 in {
1176 def S_ADD_U32 : SOP2_32 <0x00000000, "S_ADD_U32", []>;
1177 def S_ADD_I32 : SOP2_32 <0x00000002, "S_ADD_I32",
1178   [(set i32:$dst, (add SSrc_32:$src0, SSrc_32:$src1))]
1179 >;
1180 } // End isCommutable = 1
1181
1182 def S_SUB_U32 : SOP2_32 <0x00000001, "S_SUB_U32", []>;
1183 def S_SUB_I32 : SOP2_32 <0x00000003, "S_SUB_I32",
1184   [(set i32:$dst, (sub SSrc_32:$src0, SSrc_32:$src1))]
1185 >;
1186
1187 let Uses = [SCC] in { // Carry in comes from SCC
1188 let isCommutable = 1 in {
1189 def S_ADDC_U32 : SOP2_32 <0x00000004, "S_ADDC_U32",
1190   [(set i32:$dst, (adde (i32 SSrc_32:$src0), (i32 SSrc_32:$src1)))]>;
1191 } // End isCommutable = 1
1192
1193 def S_SUBB_U32 : SOP2_32 <0x00000005, "S_SUBB_U32",
1194   [(set i32:$dst, (sube (i32 SSrc_32:$src0), (i32 SSrc_32:$src1)))]>;
1195 } // End Uses = [SCC]
1196 } // End Defs = [SCC]
1197
1198 def S_MIN_I32 : SOP2_32 <0x00000006, "S_MIN_I32",
1199   [(set i32:$dst, (AMDGPUsmin i32:$src0, i32:$src1))]
1200 >;
1201 def S_MIN_U32 : SOP2_32 <0x00000007, "S_MIN_U32",
1202   [(set i32:$dst, (AMDGPUumin i32:$src0, i32:$src1))]
1203 >;
1204 def S_MAX_I32 : SOP2_32 <0x00000008, "S_MAX_I32",
1205   [(set i32:$dst, (AMDGPUsmax i32:$src0, i32:$src1))]
1206 >;
1207 def S_MAX_U32 : SOP2_32 <0x00000009, "S_MAX_U32",
1208   [(set i32:$dst, (AMDGPUumax i32:$src0, i32:$src1))]
1209 >;
1210
1211 def S_CSELECT_B32 : SOP2 <
1212   0x0000000a, (outs SReg_32:$dst),
1213   (ins SReg_32:$src0, SReg_32:$src1, SCCReg:$scc), "S_CSELECT_B32",
1214   []
1215 >;
1216
1217 def S_CSELECT_B64 : SOP2_64 <0x0000000b, "S_CSELECT_B64", []>;
1218
1219 def S_AND_B32 : SOP2_32 <0x0000000e, "S_AND_B32",
1220   [(set i32:$dst, (and i32:$src0, i32:$src1))]
1221 >;
1222
1223 def S_AND_B64 : SOP2_64 <0x0000000f, "S_AND_B64",
1224   [(set i64:$dst, (and i64:$src0, i64:$src1))]
1225 >;
1226
1227 def : Pat <
1228   (i1 (and i1:$src0, i1:$src1)),
1229   (S_AND_B64 $src0, $src1)
1230 >;
1231
1232 def S_OR_B32 : SOP2_32 <0x00000010, "S_OR_B32",
1233   [(set i32:$dst, (or i32:$src0, i32:$src1))]
1234 >;
1235
1236 def S_OR_B64 : SOP2_64 <0x00000011, "S_OR_B64",
1237   []
1238 >;
1239
1240 def : Pat <
1241   (i1 (or i1:$src0, i1:$src1)),
1242   (S_OR_B64 $src0, $src1)
1243 >;
1244
1245 def S_XOR_B32 : SOP2_32 <0x00000012, "S_XOR_B32",
1246   [(set i32:$dst, (xor i32:$src0, i32:$src1))]
1247 >;
1248
1249 def S_XOR_B64 : SOP2_64 <0x00000013, "S_XOR_B64",
1250   [(set i1:$dst, (xor i1:$src0, i1:$src1))]
1251 >;
1252 def S_ANDN2_B32 : SOP2_32 <0x00000014, "S_ANDN2_B32", []>;
1253 def S_ANDN2_B64 : SOP2_64 <0x00000015, "S_ANDN2_B64", []>;
1254 def S_ORN2_B32 : SOP2_32 <0x00000016, "S_ORN2_B32", []>;
1255 def S_ORN2_B64 : SOP2_64 <0x00000017, "S_ORN2_B64", []>;
1256 def S_NAND_B32 : SOP2_32 <0x00000018, "S_NAND_B32", []>;
1257 def S_NAND_B64 : SOP2_64 <0x00000019, "S_NAND_B64", []>;
1258 def S_NOR_B32 : SOP2_32 <0x0000001a, "S_NOR_B32", []>;
1259 def S_NOR_B64 : SOP2_64 <0x0000001b, "S_NOR_B64", []>;
1260 def S_XNOR_B32 : SOP2_32 <0x0000001c, "S_XNOR_B32", []>;
1261 def S_XNOR_B64 : SOP2_64 <0x0000001d, "S_XNOR_B64", []>;
1262
1263 // Use added complexity so these patterns are preferred to the VALU patterns.
1264 let AddedComplexity = 1 in {
1265
1266 def S_LSHL_B32 : SOP2_32 <0x0000001e, "S_LSHL_B32",
1267   [(set i32:$dst, (shl i32:$src0, i32:$src1))]
1268 >;
1269 def S_LSHL_B64 : SOP2_SHIFT_64 <0x0000001f, "S_LSHL_B64",
1270   [(set i64:$dst, (shl i64:$src0, i32:$src1))]
1271 >;
1272 def S_LSHR_B32 : SOP2_32 <0x00000020, "S_LSHR_B32",
1273   [(set i32:$dst, (srl i32:$src0, i32:$src1))]
1274 >;
1275 def S_LSHR_B64 : SOP2_SHIFT_64 <0x00000021, "S_LSHR_B64",
1276   [(set i64:$dst, (srl i64:$src0, i32:$src1))]
1277 >;
1278 def S_ASHR_I32 : SOP2_32 <0x00000022, "S_ASHR_I32",
1279   [(set i32:$dst, (sra i32:$src0, i32:$src1))]
1280 >;
1281 def S_ASHR_I64 : SOP2_SHIFT_64 <0x00000023, "S_ASHR_I64",
1282   [(set i64:$dst, (sra i64:$src0, i32:$src1))]
1283 >;
1284
1285 } // End AddedComplexity = 1
1286
1287 def S_BFM_B32 : SOP2_32 <0x00000024, "S_BFM_B32", []>;
1288 def S_BFM_B64 : SOP2_64 <0x00000025, "S_BFM_B64", []>;
1289 def S_MUL_I32 : SOP2_32 <0x00000026, "S_MUL_I32", []>;
1290 def S_BFE_U32 : SOP2_32 <0x00000027, "S_BFE_U32", []>;
1291 def S_BFE_I32 : SOP2_32 <0x00000028, "S_BFE_I32", []>;
1292 def S_BFE_U64 : SOP2_64 <0x00000029, "S_BFE_U64", []>;
1293 def S_BFE_I64 : SOP2_64 <0x0000002a, "S_BFE_I64", []>;
1294 //def S_CBRANCH_G_FORK : SOP2_ <0x0000002b, "S_CBRANCH_G_FORK", []>;
1295 def S_ABSDIFF_I32 : SOP2_32 <0x0000002c, "S_ABSDIFF_I32", []>;
1296
1297 let isCodeGenOnly = 1, isPseudo = 1 in {
1298
1299 def LOAD_CONST : AMDGPUShaderInst <
1300   (outs GPRF32:$dst),
1301   (ins i32imm:$src),
1302   "LOAD_CONST $dst, $src",
1303   [(set GPRF32:$dst, (int_AMDGPU_load_const imm:$src))]
1304 >;
1305
1306 // SI pseudo instructions. These are used by the CFG structurizer pass
1307 // and should be lowered to ISA instructions prior to codegen.
1308
1309 let mayLoad = 1, mayStore = 1, hasSideEffects = 1,
1310     Uses = [EXEC], Defs = [EXEC] in {
1311
1312 let isBranch = 1, isTerminator = 1 in {
1313
1314 def SI_IF : InstSI <
1315   (outs SReg_64:$dst),
1316   (ins SReg_64:$vcc, brtarget:$target),
1317   "SI_IF $dst, $vcc, $target",
1318   [(set i64:$dst, (int_SI_if i1:$vcc, bb:$target))]
1319 >;
1320
1321 def SI_ELSE : InstSI <
1322   (outs SReg_64:$dst),
1323   (ins SReg_64:$src, brtarget:$target),
1324   "SI_ELSE $dst, $src, $target",
1325   [(set i64:$dst, (int_SI_else i64:$src, bb:$target))]> {
1326
1327   let Constraints = "$src = $dst";
1328 }
1329
1330 def SI_LOOP : InstSI <
1331   (outs),
1332   (ins SReg_64:$saved, brtarget:$target),
1333   "SI_LOOP $saved, $target",
1334   [(int_SI_loop i64:$saved, bb:$target)]
1335 >;
1336
1337 } // end isBranch = 1, isTerminator = 1
1338
1339 def SI_BREAK : InstSI <
1340   (outs SReg_64:$dst),
1341   (ins SReg_64:$src),
1342   "SI_ELSE $dst, $src",
1343   [(set i64:$dst, (int_SI_break i64:$src))]
1344 >;
1345
1346 def SI_IF_BREAK : InstSI <
1347   (outs SReg_64:$dst),
1348   (ins SReg_64:$vcc, SReg_64:$src),
1349   "SI_IF_BREAK $dst, $vcc, $src",
1350   [(set i64:$dst, (int_SI_if_break i1:$vcc, i64:$src))]
1351 >;
1352
1353 def SI_ELSE_BREAK : InstSI <
1354   (outs SReg_64:$dst),
1355   (ins SReg_64:$src0, SReg_64:$src1),
1356   "SI_ELSE_BREAK $dst, $src0, $src1",
1357   [(set i64:$dst, (int_SI_else_break i64:$src0, i64:$src1))]
1358 >;
1359
1360 def SI_END_CF : InstSI <
1361   (outs),
1362   (ins SReg_64:$saved),
1363   "SI_END_CF $saved",
1364   [(int_SI_end_cf i64:$saved)]
1365 >;
1366
1367 def SI_KILL : InstSI <
1368   (outs),
1369   (ins VSrc_32:$src),
1370   "SI_KILL $src",
1371   [(int_AMDGPU_kill f32:$src)]
1372 >;
1373
1374 } // end mayLoad = 1, mayStore = 1, hasSideEffects = 1
1375   // Uses = [EXEC], Defs = [EXEC]
1376
1377 let Uses = [EXEC], Defs = [EXEC,VCC,M0] in {
1378
1379 //defm SI_ : RegisterLoadStore <VReg_32, FRAMEri, ADDRIndirect>;
1380
1381 let UseNamedOperandTable = 1 in {
1382
1383 def SI_RegisterLoad : AMDGPUShaderInst <
1384   (outs VReg_32:$dst, SReg_64:$temp),
1385   (ins FRAMEri32:$addr, i32imm:$chan),
1386   "", []
1387 > {
1388   let isRegisterLoad = 1;
1389   let mayLoad = 1;
1390 }
1391
1392 class SIRegStore<dag outs> : AMDGPUShaderInst <
1393   outs,
1394   (ins VReg_32:$val, FRAMEri32:$addr, i32imm:$chan),
1395   "", []
1396 > {
1397   let isRegisterStore = 1;
1398   let mayStore = 1;
1399 }
1400
1401 let usesCustomInserter = 1 in {
1402 def SI_RegisterStorePseudo : SIRegStore<(outs)>;
1403 } // End usesCustomInserter = 1
1404 def SI_RegisterStore : SIRegStore<(outs SReg_64:$temp)>;
1405
1406
1407 } // End UseNamedOperandTable = 1
1408
1409 def SI_INDIRECT_SRC : InstSI <
1410   (outs VReg_32:$dst, SReg_64:$temp),
1411   (ins unknown:$src, VSrc_32:$idx, i32imm:$off),
1412   "SI_INDIRECT_SRC $dst, $temp, $src, $idx, $off",
1413   []
1414 >;
1415
1416 class SI_INDIRECT_DST<RegisterClass rc> : InstSI <
1417   (outs rc:$dst, SReg_64:$temp),
1418   (ins unknown:$src, VSrc_32:$idx, i32imm:$off, VReg_32:$val),
1419   "SI_INDIRECT_DST $dst, $temp, $src, $idx, $off, $val",
1420   []
1421 > {
1422   let Constraints = "$src = $dst";
1423 }
1424
1425 def SI_INDIRECT_DST_V1 : SI_INDIRECT_DST<VReg_32>;
1426 def SI_INDIRECT_DST_V2 : SI_INDIRECT_DST<VReg_64>;
1427 def SI_INDIRECT_DST_V4 : SI_INDIRECT_DST<VReg_128>;
1428 def SI_INDIRECT_DST_V8 : SI_INDIRECT_DST<VReg_256>;
1429 def SI_INDIRECT_DST_V16 : SI_INDIRECT_DST<VReg_512>;
1430
1431 } // Uses = [EXEC,VCC,M0], Defs = [EXEC,VCC,M0]
1432
1433 let usesCustomInserter = 1 in {
1434
1435 // This pseudo instruction takes a pointer as input and outputs a resource
1436 // constant that can be used with the ADDR64 MUBUF instructions.
1437 def SI_ADDR64_RSRC : InstSI <
1438   (outs SReg_128:$srsrc),
1439   (ins SReg_64:$ptr),
1440   "", []
1441 >;
1442
1443 def V_SUB_F64 : InstSI <
1444   (outs VReg_64:$dst),
1445   (ins VReg_64:$src0, VReg_64:$src1),
1446   "V_SUB_F64 $dst, $src0, $src1",
1447   []
1448 >;
1449
1450 } // end usesCustomInserter
1451
1452 } // end IsCodeGenOnly, isPseudo
1453
1454 def : Pat<
1455   (int_AMDGPU_cndlt f32:$src0, f32:$src1, f32:$src2),
1456   (V_CNDMASK_B32_e64 $src2, $src1, (V_CMP_GT_F32_e64 0, $src0))
1457 >;
1458
1459 def : Pat <
1460   (int_AMDGPU_kilp),
1461   (SI_KILL 0xbf800000)
1462 >;
1463
1464 /* int_SI_vs_load_input */
1465 def : Pat<
1466   (SIload_input i128:$tlst, IMM12bit:$attr_offset, i32:$buf_idx_vgpr),
1467   (BUFFER_LOAD_FORMAT_XYZW_IDXEN $tlst, $buf_idx_vgpr, imm:$attr_offset, 0, 0, 0, 0)
1468 >;
1469
1470 /* int_SI_export */
1471 def : Pat <
1472   (int_SI_export imm:$en, imm:$vm, imm:$done, imm:$tgt, imm:$compr,
1473                  f32:$src0, f32:$src1, f32:$src2, f32:$src3),
1474   (EXP imm:$en, imm:$tgt, imm:$compr, imm:$done, imm:$vm,
1475        $src0, $src1, $src2, $src3)
1476 >;
1477
1478 def : Pat <
1479   (f64 (fsub f64:$src0, f64:$src1)),
1480   (V_SUB_F64 $src0, $src1)
1481 >;
1482
1483 /********** ======================= **********/
1484 /********** Image sampling patterns **********/
1485 /********** ======================= **********/
1486
1487 /* SIsample for simple 1D texture lookup */
1488 def : Pat <
1489   (SIsample i32:$addr, v32i8:$rsrc, i128:$sampler, imm),
1490   (IMAGE_SAMPLE_V4_V1 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
1491 >;
1492
1493 class SamplePattern<SDNode name, MIMG opcode, ValueType vt> : Pat <
1494     (name vt:$addr, v32i8:$rsrc, i128:$sampler, imm),
1495     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
1496 >;
1497
1498 class SampleRectPattern<SDNode name, MIMG opcode, ValueType vt> : Pat <
1499     (name vt:$addr, v32i8:$rsrc, i128:$sampler, TEX_RECT),
1500     (opcode 0xf, 1, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
1501 >;
1502
1503 class SampleArrayPattern<SDNode name, MIMG opcode, ValueType vt> : Pat <
1504     (name vt:$addr, v32i8:$rsrc, i128:$sampler, TEX_ARRAY),
1505     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc, $sampler)
1506 >;
1507
1508 class SampleShadowPattern<SDNode name, MIMG opcode,
1509                           ValueType vt> : Pat <
1510     (name vt:$addr, v32i8:$rsrc, i128:$sampler, TEX_SHADOW),
1511     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
1512 >;
1513
1514 class SampleShadowArrayPattern<SDNode name, MIMG opcode,
1515                                ValueType vt> : Pat <
1516     (name vt:$addr, v32i8:$rsrc, i128:$sampler, TEX_SHADOW_ARRAY),
1517     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc, $sampler)
1518 >;
1519
1520 /* SIsample* for texture lookups consuming more address parameters */
1521 multiclass SamplePatterns<MIMG sample, MIMG sample_c, MIMG sample_l,
1522                           MIMG sample_c_l, MIMG sample_b, MIMG sample_c_b,
1523 MIMG sample_d, MIMG sample_c_d, ValueType addr_type> {
1524   def : SamplePattern <SIsample, sample, addr_type>;
1525   def : SampleRectPattern <SIsample, sample, addr_type>;
1526   def : SampleArrayPattern <SIsample, sample, addr_type>;
1527   def : SampleShadowPattern <SIsample, sample_c, addr_type>;
1528   def : SampleShadowArrayPattern <SIsample, sample_c, addr_type>;
1529
1530   def : SamplePattern <SIsamplel, sample_l, addr_type>;
1531   def : SampleArrayPattern <SIsamplel, sample_l, addr_type>;
1532   def : SampleShadowPattern <SIsamplel, sample_c_l, addr_type>;
1533   def : SampleShadowArrayPattern <SIsamplel, sample_c_l, addr_type>;
1534
1535   def : SamplePattern <SIsampleb, sample_b, addr_type>;
1536   def : SampleArrayPattern <SIsampleb, sample_b, addr_type>;
1537   def : SampleShadowPattern <SIsampleb, sample_c_b, addr_type>;
1538   def : SampleShadowArrayPattern <SIsampleb, sample_c_b, addr_type>;
1539
1540   def : SamplePattern <SIsampled, sample_d, addr_type>;
1541   def : SampleArrayPattern <SIsampled, sample_d, addr_type>;
1542   def : SampleShadowPattern <SIsampled, sample_c_d, addr_type>;
1543   def : SampleShadowArrayPattern <SIsampled, sample_c_d, addr_type>;
1544 }
1545
1546 defm : SamplePatterns<IMAGE_SAMPLE_V4_V2, IMAGE_SAMPLE_C_V4_V2,
1547                       IMAGE_SAMPLE_L_V4_V2, IMAGE_SAMPLE_C_L_V4_V2,
1548                       IMAGE_SAMPLE_B_V4_V2, IMAGE_SAMPLE_C_B_V4_V2,
1549                       IMAGE_SAMPLE_D_V4_V2, IMAGE_SAMPLE_C_D_V4_V2,
1550                       v2i32>;
1551 defm : SamplePatterns<IMAGE_SAMPLE_V4_V4, IMAGE_SAMPLE_C_V4_V4,
1552                       IMAGE_SAMPLE_L_V4_V4, IMAGE_SAMPLE_C_L_V4_V4,
1553                       IMAGE_SAMPLE_B_V4_V4, IMAGE_SAMPLE_C_B_V4_V4,
1554                       IMAGE_SAMPLE_D_V4_V4, IMAGE_SAMPLE_C_D_V4_V4,
1555                       v4i32>;
1556 defm : SamplePatterns<IMAGE_SAMPLE_V4_V8, IMAGE_SAMPLE_C_V4_V8,
1557                       IMAGE_SAMPLE_L_V4_V8, IMAGE_SAMPLE_C_L_V4_V8,
1558                       IMAGE_SAMPLE_B_V4_V8, IMAGE_SAMPLE_C_B_V4_V8,
1559                       IMAGE_SAMPLE_D_V4_V8, IMAGE_SAMPLE_C_D_V4_V8,
1560                       v8i32>;
1561 defm : SamplePatterns<IMAGE_SAMPLE_V4_V16, IMAGE_SAMPLE_C_V4_V16,
1562                       IMAGE_SAMPLE_L_V4_V16, IMAGE_SAMPLE_C_L_V4_V16,
1563                       IMAGE_SAMPLE_B_V4_V16, IMAGE_SAMPLE_C_B_V4_V16,
1564                       IMAGE_SAMPLE_D_V4_V16, IMAGE_SAMPLE_C_D_V4_V16,
1565                       v16i32>;
1566
1567 /* int_SI_imageload for texture fetches consuming varying address parameters */
1568 class ImageLoadPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
1569     (name addr_type:$addr, v32i8:$rsrc, imm),
1570     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc)
1571 >;
1572
1573 class ImageLoadArrayPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
1574     (name addr_type:$addr, v32i8:$rsrc, TEX_ARRAY),
1575     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc)
1576 >;
1577
1578 class ImageLoadMSAAPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
1579     (name addr_type:$addr, v32i8:$rsrc, TEX_MSAA),
1580     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc)
1581 >;
1582
1583 class ImageLoadArrayMSAAPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
1584     (name addr_type:$addr, v32i8:$rsrc, TEX_ARRAY_MSAA),
1585     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc)
1586 >;
1587
1588 multiclass ImageLoadPatterns<MIMG opcode, ValueType addr_type> {
1589   def : ImageLoadPattern <int_SI_imageload, opcode, addr_type>;
1590   def : ImageLoadArrayPattern <int_SI_imageload, opcode, addr_type>;
1591 }
1592
1593 multiclass ImageLoadMSAAPatterns<MIMG opcode, ValueType addr_type> {
1594   def : ImageLoadMSAAPattern <int_SI_imageload, opcode, addr_type>;
1595   def : ImageLoadArrayMSAAPattern <int_SI_imageload, opcode, addr_type>;
1596 }
1597
1598 defm : ImageLoadPatterns<IMAGE_LOAD_MIP_V4_V2, v2i32>;
1599 defm : ImageLoadPatterns<IMAGE_LOAD_MIP_V4_V4, v4i32>;
1600
1601 defm : ImageLoadMSAAPatterns<IMAGE_LOAD_V4_V2, v2i32>;
1602 defm : ImageLoadMSAAPatterns<IMAGE_LOAD_V4_V4, v4i32>;
1603
1604 /* Image resource information */
1605 def : Pat <
1606   (int_SI_resinfo i32:$mipid, v32i8:$rsrc, imm),
1607   (IMAGE_GET_RESINFO_V4_V1 0xf, 0, 0, 0, 0, 0, 0, 0, (V_MOV_B32_e32 $mipid), $rsrc)
1608 >;
1609
1610 def : Pat <
1611   (int_SI_resinfo i32:$mipid, v32i8:$rsrc, TEX_ARRAY),
1612   (IMAGE_GET_RESINFO_V4_V1 0xf, 0, 0, 1, 0, 0, 0, 0, (V_MOV_B32_e32 $mipid), $rsrc)
1613 >;
1614
1615 def : Pat <
1616   (int_SI_resinfo i32:$mipid, v32i8:$rsrc, TEX_ARRAY_MSAA),
1617   (IMAGE_GET_RESINFO_V4_V1 0xf, 0, 0, 1, 0, 0, 0, 0, (V_MOV_B32_e32 $mipid), $rsrc)
1618 >;
1619
1620 /********** ============================================ **********/
1621 /********** Extraction, Insertion, Building and Casting  **********/
1622 /********** ============================================ **********/
1623
1624 foreach Index = 0-2 in {
1625   def Extract_Element_v2i32_#Index : Extract_Element <
1626     i32, v2i32, Index, !cast<SubRegIndex>(sub#Index)
1627   >;
1628   def Insert_Element_v2i32_#Index : Insert_Element <
1629     i32, v2i32, Index, !cast<SubRegIndex>(sub#Index)
1630   >;
1631
1632   def Extract_Element_v2f32_#Index : Extract_Element <
1633     f32, v2f32, Index, !cast<SubRegIndex>(sub#Index)
1634   >;
1635   def Insert_Element_v2f32_#Index : Insert_Element <
1636     f32, v2f32, Index, !cast<SubRegIndex>(sub#Index)
1637   >;
1638 }
1639
1640 foreach Index = 0-3 in {
1641   def Extract_Element_v4i32_#Index : Extract_Element <
1642     i32, v4i32, Index, !cast<SubRegIndex>(sub#Index)
1643   >;
1644   def Insert_Element_v4i32_#Index : Insert_Element <
1645     i32, v4i32, Index, !cast<SubRegIndex>(sub#Index)
1646   >;
1647
1648   def Extract_Element_v4f32_#Index : Extract_Element <
1649     f32, v4f32, Index, !cast<SubRegIndex>(sub#Index)
1650   >;
1651   def Insert_Element_v4f32_#Index : Insert_Element <
1652     f32, v4f32, Index, !cast<SubRegIndex>(sub#Index)
1653   >;
1654 }
1655
1656 foreach Index = 0-7 in {
1657   def Extract_Element_v8i32_#Index : Extract_Element <
1658     i32, v8i32, Index, !cast<SubRegIndex>(sub#Index)
1659   >;
1660   def Insert_Element_v8i32_#Index : Insert_Element <
1661     i32, v8i32, Index, !cast<SubRegIndex>(sub#Index)
1662   >;
1663
1664   def Extract_Element_v8f32_#Index : Extract_Element <
1665     f32, v8f32, Index, !cast<SubRegIndex>(sub#Index)
1666   >;
1667   def Insert_Element_v8f32_#Index : Insert_Element <
1668     f32, v8f32, Index, !cast<SubRegIndex>(sub#Index)
1669   >;
1670 }
1671
1672 foreach Index = 0-15 in {
1673   def Extract_Element_v16i32_#Index : Extract_Element <
1674     i32, v16i32, Index, !cast<SubRegIndex>(sub#Index)
1675   >;
1676   def Insert_Element_v16i32_#Index : Insert_Element <
1677     i32, v16i32, Index, !cast<SubRegIndex>(sub#Index)
1678   >;
1679
1680   def Extract_Element_v16f32_#Index : Extract_Element <
1681     f32, v16f32, Index, !cast<SubRegIndex>(sub#Index)
1682   >;
1683   def Insert_Element_v16f32_#Index : Insert_Element <
1684     f32, v16f32, Index, !cast<SubRegIndex>(sub#Index)
1685   >;
1686 }
1687
1688 def : BitConvert <i32, f32, SReg_32>;
1689 def : BitConvert <i32, f32, VReg_32>;
1690
1691 def : BitConvert <f32, i32, SReg_32>;
1692 def : BitConvert <f32, i32, VReg_32>;
1693
1694 def : BitConvert <i64, f64, VReg_64>;
1695
1696 def : BitConvert <f64, i64, VReg_64>;
1697
1698 def : BitConvert <v2f32, v2i32, VReg_64>;
1699 def : BitConvert <v2i32, v2f32, VReg_64>;
1700 def : BitConvert <v2i32, i64, VReg_64>;
1701
1702 def : BitConvert <v4f32, v4i32, VReg_128>;
1703 def : BitConvert <v4i32, v4f32, VReg_128>;
1704 def : BitConvert <v4i32, i128,  VReg_128>;
1705 def : BitConvert <i128, v4i32,  VReg_128>;
1706
1707 def : BitConvert <v8f32, v8i32, SReg_256>;
1708 def : BitConvert <v8i32, v8f32, SReg_256>;
1709 def : BitConvert <v8i32, v32i8, SReg_256>;
1710 def : BitConvert <v32i8, v8i32, SReg_256>;
1711 def : BitConvert <v8i32, v32i8, VReg_256>;
1712 def : BitConvert <v8i32, v8f32, VReg_256>;
1713 def : BitConvert <v8f32, v8i32, VReg_256>;
1714 def : BitConvert <v32i8, v8i32, VReg_256>;
1715
1716 def : BitConvert <v16i32, v16f32, VReg_512>;
1717 def : BitConvert <v16f32, v16i32, VReg_512>;
1718
1719 /********** =================== **********/
1720 /********** Src & Dst modifiers **********/
1721 /********** =================== **********/
1722
1723 def : Pat <
1724   (int_AMDIL_clamp f32:$src, (f32 FP_ZERO), (f32 FP_ONE)),
1725   (V_ADD_F32_e64 $src, (i32 0 /* SRC1 */),
1726    0 /* ABS */, 1 /* CLAMP */, 0 /* OMOD */, 0 /* NEG */)
1727 >;
1728
1729 /********** ================================ **********/
1730 /********** Floating point absolute/negative **********/
1731 /********** ================================ **********/
1732
1733 // Manipulate the sign bit directly, as e.g. using the source negation modifier
1734 // in V_ADD_F32_e64 $src, 0, [...] does not result in -0.0 for $src == +0.0,
1735 // breaking the piglit *s-floatBitsToInt-neg* tests
1736
1737 // TODO: Look into not implementing isFNegFree/isFAbsFree for SI, and possibly
1738 // removing these patterns
1739
1740 def : Pat <
1741   (fneg (fabs f32:$src)),
1742   (V_OR_B32_e32 $src, (V_MOV_B32_e32 0x80000000)) /* Set sign bit */
1743 >;
1744
1745 def : Pat <
1746   (fabs f32:$src),
1747   (V_AND_B32_e32 $src, (V_MOV_B32_e32 0x7fffffff)) /* Clear sign bit */
1748 >;
1749
1750 def : Pat <
1751   (fneg f32:$src),
1752   (V_XOR_B32_e32 $src, (V_MOV_B32_e32 0x80000000)) /* Toggle sign bit */
1753 >;
1754
1755 /********** ================== **********/
1756 /********** Immediate Patterns **********/
1757 /********** ================== **********/
1758
1759 def : Pat <
1760   (SGPRImm<(i32 imm)>:$imm),
1761   (S_MOV_B32 imm:$imm)
1762 >;
1763
1764 def : Pat <
1765   (SGPRImm<(f32 fpimm)>:$imm),
1766   (S_MOV_B32 fpimm:$imm)
1767 >;
1768
1769 def : Pat <
1770   (i32 imm:$imm),
1771   (V_MOV_B32_e32 imm:$imm)
1772 >;
1773
1774 def : Pat <
1775   (f32 fpimm:$imm),
1776   (V_MOV_B32_e32 fpimm:$imm)
1777 >;
1778
1779 def : Pat <
1780   (i1 imm:$imm),
1781   (S_MOV_B64 imm:$imm)
1782 >;
1783
1784 def : Pat <
1785   (i64 InlineImm<i64>:$imm),
1786   (S_MOV_B64 InlineImm<i64>:$imm)
1787 >;
1788
1789 // i64 immediates aren't supported in hardware, split it into two 32bit values
1790 def : Pat <
1791   (i64 imm:$imm),
1792   (INSERT_SUBREG (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
1793     (S_MOV_B32 (i32 (LO32 imm:$imm))), sub0),
1794     (S_MOV_B32 (i32 (HI32 imm:$imm))), sub1)
1795 >;
1796
1797 def : Pat <
1798   (f64 fpimm:$imm),
1799   (INSERT_SUBREG (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
1800     (V_MOV_B32_e32 (f32 (LO32f fpimm:$imm))), sub0),
1801     (V_MOV_B32_e32 (f32 (HI32f fpimm:$imm))), sub1)
1802 >;
1803
1804 /********** ===================== **********/
1805 /********** Interpolation Paterns **********/
1806 /********** ===================== **********/
1807
1808 def : Pat <
1809   (int_SI_fs_constant imm:$attr_chan, imm:$attr, i32:$params),
1810   (V_INTERP_MOV_F32 INTERP.P0, imm:$attr_chan, imm:$attr, $params)
1811 >;
1812
1813 def : Pat <
1814   (int_SI_fs_interp imm:$attr_chan, imm:$attr, M0Reg:$params, v2i32:$ij),
1815   (V_INTERP_P2_F32 (V_INTERP_P1_F32 (EXTRACT_SUBREG v2i32:$ij, sub0),
1816                                     imm:$attr_chan, imm:$attr, i32:$params),
1817                    (EXTRACT_SUBREG $ij, sub1),
1818                    imm:$attr_chan, imm:$attr, $params)
1819 >;
1820
1821 /********** ================== **********/
1822 /********** Intrinsic Patterns **********/
1823 /********** ================== **********/
1824
1825 /* llvm.AMDGPU.pow */
1826 def : POW_Common <V_LOG_F32_e32, V_EXP_F32_e32, V_MUL_LEGACY_F32_e32>;
1827
1828 def : Pat <
1829   (int_AMDGPU_div f32:$src0, f32:$src1),
1830   (V_MUL_LEGACY_F32_e32 $src0, (V_RCP_LEGACY_F32_e32 $src1))
1831 >;
1832
1833 def : Pat<
1834   (fdiv f32:$src0, f32:$src1),
1835   (V_MUL_F32_e32 $src0, (V_RCP_F32_e32 $src1))
1836 >;
1837
1838 def : Pat<
1839   (fdiv f64:$src0, f64:$src1),
1840   (V_MUL_F64 $src0, (V_RCP_F64_e32 $src1), (i64 0))
1841 >;
1842
1843 def : Pat <
1844   (fcos f32:$src0),
1845   (V_COS_F32_e32 (V_MUL_F32_e32 $src0, (V_MOV_B32_e32 CONST.TWO_PI_INV)))
1846 >;
1847
1848 def : Pat <
1849   (fsin f32:$src0),
1850   (V_SIN_F32_e32 (V_MUL_F32_e32 $src0, (V_MOV_B32_e32 CONST.TWO_PI_INV)))
1851 >;
1852
1853 def : Pat <
1854   (int_AMDGPU_cube v4f32:$src),
1855   (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
1856     (V_CUBETC_F32 (EXTRACT_SUBREG $src, sub0),
1857                   (EXTRACT_SUBREG $src, sub1),
1858                   (EXTRACT_SUBREG $src, sub2)),
1859                    sub0),
1860     (V_CUBESC_F32 (EXTRACT_SUBREG $src, sub0),
1861                   (EXTRACT_SUBREG $src, sub1),
1862                   (EXTRACT_SUBREG $src, sub2)),
1863                    sub1),
1864     (V_CUBEMA_F32 (EXTRACT_SUBREG $src, sub0),
1865                   (EXTRACT_SUBREG $src, sub1),
1866                   (EXTRACT_SUBREG $src, sub2)),
1867                    sub2),
1868     (V_CUBEID_F32 (EXTRACT_SUBREG $src, sub0),
1869                   (EXTRACT_SUBREG $src, sub1),
1870                   (EXTRACT_SUBREG $src, sub2)),
1871                    sub3)
1872 >;
1873
1874 def : Pat <
1875   (i32 (sext i1:$src0)),
1876   (V_CNDMASK_B32_e64 (i32 0), (i32 -1), $src0)
1877 >;
1878
1879 class Ext32Pat <SDNode ext> : Pat <
1880   (i32 (ext i1:$src0)),
1881   (V_CNDMASK_B32_e64 (i32 0), (i32 1), $src0)
1882 >;
1883
1884 def : Ext32Pat <zext>;
1885 def : Ext32Pat <anyext>;
1886
1887 // 1. Offset as 8bit DWORD immediate
1888 def : Pat <
1889   (SIload_constant i128:$sbase, IMM8bitDWORD:$offset),
1890   (S_BUFFER_LOAD_DWORD_IMM $sbase, (as_dword_i32imm $offset))
1891 >;
1892
1893 // 2. Offset loaded in an 32bit SGPR
1894 def : Pat <
1895   (SIload_constant i128:$sbase, imm:$offset),
1896   (S_BUFFER_LOAD_DWORD_SGPR $sbase, (S_MOV_B32 imm:$offset))
1897 >;
1898
1899 // 3. Offset in an 32Bit VGPR
1900 def : Pat <
1901   (SIload_constant i128:$sbase, i32:$voff),
1902   (BUFFER_LOAD_DWORD_OFFEN $sbase, $voff, 0, 0, 0, 0)
1903 >;
1904
1905 // The multiplication scales from [0,1] to the unsigned integer range
1906 def : Pat <
1907   (AMDGPUurecip i32:$src0),
1908   (V_CVT_U32_F32_e32
1909     (V_MUL_F32_e32 CONST.FP_UINT_MAX_PLUS_1,
1910                    (V_RCP_IFLAG_F32_e32 (V_CVT_F32_U32_e32 $src0))))
1911 >;
1912
1913 def : Pat <
1914   (int_SI_tid),
1915   (V_MBCNT_HI_U32_B32_e32 0xffffffff,
1916                           (V_MBCNT_LO_U32_B32_e64 0xffffffff, 0, 0, 0, 0, 0))
1917 >;
1918
1919 /********** ================== **********/
1920 /**********   VOP3 Patterns    **********/
1921 /********** ================== **********/
1922
1923 def : Pat <
1924   (f32 (fadd (fmul f32:$src0, f32:$src1), f32:$src2)),
1925   (V_MAD_F32 $src0, $src1, $src2)
1926 >;
1927
1928 /********** ======================= **********/
1929 /**********   Load/Store Patterns   **********/
1930 /********** ======================= **********/
1931
1932 multiclass DSReadPat <DS inst, ValueType vt, PatFrag frag> {
1933   def : Pat <
1934     (vt (frag (add i32:$ptr, (i32 IMM16bit:$offset)))),
1935     (inst (i1 0), $ptr, (as_i16imm $offset))
1936   >;
1937
1938   def : Pat <
1939     (frag i32:$src0),
1940     (vt (inst 0, $src0, 0))
1941   >;
1942 }
1943
1944 defm : DSReadPat <DS_READ_I8,  i32, sextloadi8_local>;
1945 defm : DSReadPat <DS_READ_U8,  i32, az_extloadi8_local>;
1946 defm : DSReadPat <DS_READ_I16, i32, sextloadi16_local>;
1947 defm : DSReadPat <DS_READ_U16, i32, az_extloadi16_local>;
1948 defm : DSReadPat <DS_READ_B32, i32, local_load>;
1949 defm : DSReadPat <DS_READ_B64, i64, local_load>;
1950
1951 multiclass DSWritePat <DS inst, ValueType vt, PatFrag frag> {
1952   def : Pat <
1953     (frag vt:$value, (add i32:$ptr, (i32 IMM16bit:$offset))),
1954     (inst (i1 0), $ptr, $value, (as_i16imm $offset))
1955   >;
1956
1957   def : Pat <
1958     (frag vt:$src1, i32:$src0),
1959     (inst 0, $src0, $src1, 0)
1960   >;
1961 }
1962
1963 defm : DSWritePat <DS_WRITE_B8, i32, truncstorei8_local>;
1964 defm : DSWritePat <DS_WRITE_B16, i32, truncstorei16_local>;
1965 defm : DSWritePat <DS_WRITE_B32, i32, local_store>;
1966 defm : DSWritePat <DS_WRITE_B64, i64, local_store>;
1967
1968 def : Pat <(atomic_load_add_local i32:$ptr, i32:$val),
1969            (DS_ADD_U32_RTN 0, $ptr, $val, 0)>;
1970
1971 def : Pat <(atomic_load_sub_local i32:$ptr, i32:$val),
1972            (DS_SUB_U32_RTN 0, $ptr, $val, 0)>;
1973
1974 /********** ================== **********/
1975 /**********   SMRD Patterns    **********/
1976 /********** ================== **********/
1977
1978 multiclass SMRD_Pattern <SMRD Instr_IMM, SMRD Instr_SGPR, ValueType vt> {
1979
1980   // 1. Offset as 8bit DWORD immediate
1981   def : Pat <
1982     (constant_load (add i64:$sbase, (i64 IMM8bitDWORD:$offset))),
1983     (vt (Instr_IMM $sbase, (as_dword_i32imm $offset)))
1984   >;
1985
1986   // 2. Offset loaded in an 32bit SGPR
1987   def : Pat <
1988     (constant_load (SIadd64bit32bit i64:$sbase, imm:$offset)),
1989     (vt (Instr_SGPR $sbase, (S_MOV_B32 imm:$offset)))
1990   >;
1991
1992   // 3. No offset at all
1993   def : Pat <
1994     (constant_load i64:$sbase),
1995     (vt (Instr_IMM $sbase, 0))
1996   >;
1997 }
1998
1999 defm : SMRD_Pattern <S_LOAD_DWORD_IMM, S_LOAD_DWORD_SGPR, f32>;
2000 defm : SMRD_Pattern <S_LOAD_DWORD_IMM, S_LOAD_DWORD_SGPR, i32>;
2001 defm : SMRD_Pattern <S_LOAD_DWORDX2_IMM, S_LOAD_DWORDX2_SGPR, i64>;
2002 defm : SMRD_Pattern <S_LOAD_DWORDX2_IMM, S_LOAD_DWORDX2_SGPR, v2i32>;
2003 defm : SMRD_Pattern <S_LOAD_DWORDX4_IMM, S_LOAD_DWORDX4_SGPR, i128>;
2004 defm : SMRD_Pattern <S_LOAD_DWORDX4_IMM, S_LOAD_DWORDX4_SGPR, v4i32>;
2005 defm : SMRD_Pattern <S_LOAD_DWORDX8_IMM, S_LOAD_DWORDX8_SGPR, v32i8>;
2006 defm : SMRD_Pattern <S_LOAD_DWORDX8_IMM, S_LOAD_DWORDX8_SGPR, v8i32>;
2007 defm : SMRD_Pattern <S_LOAD_DWORDX16_IMM, S_LOAD_DWORDX16_SGPR, v16i32>;
2008
2009 //===----------------------------------------------------------------------===//
2010 // MUBUF Patterns
2011 //===----------------------------------------------------------------------===//
2012
2013 multiclass MUBUFLoad_Pattern <MUBUF Instr_ADDR64, ValueType vt,
2014                               PatFrag global_ld, PatFrag constant_ld> {
2015   def : Pat <
2016     (vt (global_ld (mubuf_vaddr_offset i64:$ptr, i64:$offset, IMM12bit:$imm_offset))),
2017     (Instr_ADDR64 (SI_ADDR64_RSRC $ptr), $offset, (as_i16imm $imm_offset))
2018   >;
2019
2020   def : Pat <
2021     (vt (global_ld (add i64:$ptr, (i64 IMM12bit:$offset)))),
2022     (Instr_ADDR64 (SI_ADDR64_RSRC (i64 0)), $ptr, (as_i16imm $offset))
2023   >;
2024
2025   def : Pat <
2026     (vt (global_ld i64:$ptr)),
2027     (Instr_ADDR64 (SI_ADDR64_RSRC (i64 0)), $ptr, 0)
2028   >;
2029
2030   def : Pat <
2031      (vt (global_ld (add i64:$ptr, i64:$offset))),
2032      (Instr_ADDR64 (SI_ADDR64_RSRC $ptr), $offset, 0)
2033   >;
2034
2035   def : Pat <
2036      (vt (constant_ld (add i64:$ptr, i64:$offset))),
2037      (Instr_ADDR64 (SI_ADDR64_RSRC $ptr), $offset, 0)
2038   >;
2039 }
2040
2041 defm : MUBUFLoad_Pattern <BUFFER_LOAD_SBYTE_ADDR64, i32,
2042                           sextloadi8_global, sextloadi8_constant>;
2043 defm : MUBUFLoad_Pattern <BUFFER_LOAD_UBYTE_ADDR64, i32,
2044                           az_extloadi8_global, az_extloadi8_constant>;
2045 defm : MUBUFLoad_Pattern <BUFFER_LOAD_SSHORT_ADDR64, i32,
2046                           sextloadi16_global, sextloadi16_constant>;
2047 defm : MUBUFLoad_Pattern <BUFFER_LOAD_USHORT_ADDR64, i32,
2048                           az_extloadi16_global, az_extloadi16_constant>;
2049 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORD_ADDR64, i32,
2050                           global_load, constant_load>;
2051 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORDX2_ADDR64, i64,
2052                           global_load, constant_load>;
2053 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORDX2_ADDR64, i64,
2054                           az_extloadi32_global, az_extloadi32_constant>;
2055 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORDX2_ADDR64, v2i32,
2056                           global_load, constant_load>;
2057 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORDX4_ADDR64, v4i32,
2058                           global_load, constant_load>;
2059
2060 multiclass MUBUFStore_Pattern <MUBUF Instr, ValueType vt, PatFrag st> {
2061
2062   def : Pat <
2063     (st vt:$value, (mubuf_vaddr_offset i64:$ptr, i64:$offset, IMM12bit:$imm_offset)),
2064     (Instr $value, (SI_ADDR64_RSRC $ptr), $offset, (as_i16imm $imm_offset))
2065   >;
2066
2067   def : Pat <
2068     (st vt:$value, (add i64:$ptr, IMM12bit:$offset)),
2069     (Instr $value, (SI_ADDR64_RSRC (i64 0)), $ptr, (as_i16imm $offset))
2070   >;
2071
2072   def : Pat <
2073     (st vt:$value, i64:$ptr),
2074     (Instr $value, (SI_ADDR64_RSRC (i64 0)), $ptr, 0)
2075   >;
2076
2077   def : Pat <
2078     (st vt:$value, (add i64:$ptr, i64:$offset)),
2079     (Instr $value, (SI_ADDR64_RSRC $ptr), $offset, 0)
2080    >;
2081 }
2082
2083 defm : MUBUFStore_Pattern <BUFFER_STORE_BYTE, i32, truncstorei8_global>;
2084 defm : MUBUFStore_Pattern <BUFFER_STORE_SHORT, i32, truncstorei16_global>;
2085 defm : MUBUFStore_Pattern <BUFFER_STORE_DWORD, i32, global_store>;
2086 defm : MUBUFStore_Pattern <BUFFER_STORE_DWORDX2, i64, global_store>;
2087 defm : MUBUFStore_Pattern <BUFFER_STORE_DWORDX2, v2i32, global_store>;
2088 defm : MUBUFStore_Pattern <BUFFER_STORE_DWORDX4, v4i32, global_store>;
2089
2090 // BUFFER_LOAD_DWORD*, addr64=0
2091 multiclass MUBUF_Load_Dword <ValueType vt, MUBUF offset, MUBUF offen, MUBUF idxen,
2092                              MUBUF bothen> {
2093
2094   def : Pat <
2095     (vt (int_SI_buffer_load_dword i128:$rsrc, i32:$vaddr, i32:$soffset,
2096                                   imm:$offset, 0, 0, imm:$glc, imm:$slc,
2097                                   imm:$tfe)),
2098     (offset $rsrc, $vaddr, (as_i16imm $offset), $soffset, (as_i1imm $glc),
2099             (as_i1imm $slc), (as_i1imm $tfe))
2100   >;
2101
2102   def : Pat <
2103     (vt (int_SI_buffer_load_dword i128:$rsrc, i32:$vaddr, i32:$soffset,
2104                                   imm, 1, 0, imm:$glc, imm:$slc,
2105                                   imm:$tfe)),
2106     (offen $rsrc, $vaddr, $soffset, (as_i1imm $glc), (as_i1imm $slc),
2107            (as_i1imm $tfe))
2108   >;
2109
2110   def : Pat <
2111     (vt (int_SI_buffer_load_dword i128:$rsrc, i32:$vaddr, i32:$soffset,
2112                                   imm:$offset, 0, 1, imm:$glc, imm:$slc,
2113                                   imm:$tfe)),
2114     (idxen $rsrc, $vaddr, (as_i16imm $offset), $soffset, (as_i1imm $glc),
2115            (as_i1imm $slc), (as_i1imm $tfe))
2116   >;
2117
2118   def : Pat <
2119     (vt (int_SI_buffer_load_dword i128:$rsrc, v2i32:$vaddr, i32:$soffset,
2120                                   imm, 1, 1, imm:$glc, imm:$slc,
2121                                   imm:$tfe)),
2122     (bothen $rsrc, $vaddr, $soffset, (as_i1imm $glc), (as_i1imm $slc),
2123             (as_i1imm $tfe))
2124   >;
2125 }
2126
2127 defm : MUBUF_Load_Dword <i32, BUFFER_LOAD_DWORD_OFFSET, BUFFER_LOAD_DWORD_OFFEN,
2128                          BUFFER_LOAD_DWORD_IDXEN, BUFFER_LOAD_DWORD_BOTHEN>;
2129 defm : MUBUF_Load_Dword <v2i32, BUFFER_LOAD_DWORDX2_OFFSET, BUFFER_LOAD_DWORDX2_OFFEN,
2130                          BUFFER_LOAD_DWORDX2_IDXEN, BUFFER_LOAD_DWORDX2_BOTHEN>;
2131 defm : MUBUF_Load_Dword <v4i32, BUFFER_LOAD_DWORDX4_OFFSET, BUFFER_LOAD_DWORDX4_OFFEN,
2132                          BUFFER_LOAD_DWORDX4_IDXEN, BUFFER_LOAD_DWORDX4_BOTHEN>;
2133
2134 //===----------------------------------------------------------------------===//
2135 // MTBUF Patterns
2136 //===----------------------------------------------------------------------===//
2137
2138 // TBUFFER_STORE_FORMAT_*, addr64=0
2139 class MTBUF_StoreResource <ValueType vt, int num_channels, MTBUF opcode> : Pat<
2140   (SItbuffer_store i128:$rsrc, vt:$vdata, num_channels, i32:$vaddr,
2141                    i32:$soffset, imm:$inst_offset, imm:$dfmt,
2142                    imm:$nfmt, imm:$offen, imm:$idxen,
2143                    imm:$glc, imm:$slc, imm:$tfe),
2144   (opcode
2145     $vdata, (as_i16imm $inst_offset), (as_i1imm $offen), (as_i1imm $idxen),
2146     (as_i1imm $glc), 0, (as_i8imm $dfmt), (as_i8imm $nfmt), $vaddr, $rsrc,
2147     (as_i1imm $slc), (as_i1imm $tfe), $soffset)
2148 >;
2149
2150 def : MTBUF_StoreResource <i32, 1, TBUFFER_STORE_FORMAT_X>;
2151 def : MTBUF_StoreResource <v2i32, 2, TBUFFER_STORE_FORMAT_XY>;
2152 def : MTBUF_StoreResource <v4i32, 3, TBUFFER_STORE_FORMAT_XYZ>;
2153 def : MTBUF_StoreResource <v4i32, 4, TBUFFER_STORE_FORMAT_XYZW>;
2154
2155 let Predicates = [isCI] in {
2156
2157 // Sea island new arithmetic instructinos
2158 let neverHasSideEffects = 1 in {
2159 defm V_TRUNC_F64 : VOP1_64 <0x00000017, "V_TRUNC_F64",
2160   [(set f64:$dst, (ftrunc f64:$src0))]
2161 >;
2162 defm V_CEIL_F64 : VOP1_64 <0x00000018, "V_CEIL_F64",
2163   [(set f64:$dst, (fceil f64:$src0))]
2164 >;
2165 defm V_FLOOR_F64 : VOP1_64 <0x0000001A, "V_FLOOR_F64",
2166   [(set f64:$dst, (ffloor f64:$src0))]
2167 >;
2168
2169 defm V_RNDNE_F64 : VOP1_64 <0x00000019, "V_RNDNE_F64", []>;
2170
2171 def V_QSAD_PK_U16_U8 : VOP3_32 <0x00000173, "V_QSAD_PK_U16_U8", []>;
2172 def V_MQSAD_U16_U8 : VOP3_32 <0x000000172, "V_MQSAD_U16_U8", []>;
2173 def V_MQSAD_U32_U8 : VOP3_32 <0x00000175, "V_MQSAD_U32_U8", []>;
2174 def V_MAD_U64_U32 : VOP3_64 <0x00000176, "V_MAD_U64_U32", []>;
2175
2176 // XXX - Does this set VCC?
2177 def V_MAD_I64_I32 : VOP3_64 <0x00000177, "V_MAD_I64_I32", []>;
2178 } // End neverHasSideEffects = 1
2179
2180 // Remaining instructions:
2181 // FLAT_*
2182 // S_CBRANCH_CDBGUSER
2183 // S_CBRANCH_CDBGSYS
2184 // S_CBRANCH_CDBGSYS_OR_USER
2185 // S_CBRANCH_CDBGSYS_AND_USER
2186 // S_DCACHE_INV_VOL
2187 // V_EXP_LEGACY_F32
2188 // V_LOG_LEGACY_F32
2189 // DS_NOP
2190 // DS_GWS_SEMA_RELEASE_ALL
2191 // DS_WRAP_RTN_B32
2192 // DS_CNDXCHG32_RTN_B64
2193 // DS_WRITE_B96
2194 // DS_WRITE_B128
2195 // DS_CONDXCHG32_RTN_B128
2196 // DS_READ_B96
2197 // DS_READ_B128
2198 // BUFFER_LOAD_DWORDX3
2199 // BUFFER_STORE_DWORDX3
2200
2201 } // End Predicates = [isCI]
2202
2203
2204 /********** ====================== **********/
2205 /**********   Indirect adressing   **********/
2206 /********** ====================== **********/
2207
2208 multiclass SI_INDIRECT_Pattern <ValueType vt, ValueType eltvt, SI_INDIRECT_DST IndDst> {
2209
2210   // 1. Extract with offset
2211   def : Pat<
2212     (vector_extract vt:$vec, (add i32:$idx, imm:$off)),
2213     (f32 (SI_INDIRECT_SRC (IMPLICIT_DEF), $vec, $idx, imm:$off))
2214   >;
2215
2216   // 2. Extract without offset
2217   def : Pat<
2218     (vector_extract vt:$vec, i32:$idx),
2219     (f32 (SI_INDIRECT_SRC (IMPLICIT_DEF), $vec, $idx, 0))
2220   >;
2221
2222   // 3. Insert with offset
2223   def : Pat<
2224     (vector_insert vt:$vec, eltvt:$val, (add i32:$idx, imm:$off)),
2225     (IndDst (IMPLICIT_DEF), $vec, $idx, imm:$off, $val)
2226   >;
2227
2228   // 4. Insert without offset
2229   def : Pat<
2230     (vector_insert vt:$vec, eltvt:$val, i32:$idx),
2231     (IndDst (IMPLICIT_DEF), $vec, $idx, 0, $val)
2232   >;
2233 }
2234
2235 defm : SI_INDIRECT_Pattern <v2f32, f32, SI_INDIRECT_DST_V2>;
2236 defm : SI_INDIRECT_Pattern <v4f32, f32, SI_INDIRECT_DST_V4>;
2237 defm : SI_INDIRECT_Pattern <v8f32, f32, SI_INDIRECT_DST_V8>;
2238 defm : SI_INDIRECT_Pattern <v16f32, f32, SI_INDIRECT_DST_V16>;
2239
2240 defm : SI_INDIRECT_Pattern <v2i32, i32, SI_INDIRECT_DST_V2>;
2241 defm : SI_INDIRECT_Pattern <v4i32, i32, SI_INDIRECT_DST_V4>;
2242 defm : SI_INDIRECT_Pattern <v8i32, i32, SI_INDIRECT_DST_V8>;
2243 defm : SI_INDIRECT_Pattern <v16i32, i32, SI_INDIRECT_DST_V16>;
2244
2245 /********** =============== **********/
2246 /**********   Conditions    **********/
2247 /********** =============== **********/
2248
2249 def : Pat<
2250   (i1 (setcc f32:$src0, f32:$src1, SETO)),
2251   (V_CMP_O_F32_e64 $src0, $src1)
2252 >;
2253
2254 def : Pat<
2255   (i1 (setcc f32:$src0, f32:$src1, SETUO)),
2256   (V_CMP_U_F32_e64 $src0, $src1)
2257 >;
2258
2259 //===----------------------------------------------------------------------===//
2260 // Miscellaneous Patterns
2261 //===----------------------------------------------------------------------===//
2262
2263 def : Pat <
2264   (i64 (trunc i128:$x)),
2265   (INSERT_SUBREG (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
2266     (i32 (EXTRACT_SUBREG $x, sub0)), sub0),
2267     (i32 (EXTRACT_SUBREG $x, sub1)), sub1)
2268 >;
2269
2270 def : Pat <
2271   (i32 (trunc i64:$a)),
2272   (EXTRACT_SUBREG $a, sub0)
2273 >;
2274
2275 def : Pat <
2276   (i1 (trunc i32:$a)),
2277   (V_CMP_EQ_I32_e64 (V_AND_B32_e32 (i32 1), $a), 1)
2278 >;
2279
2280 // V_ADD_I32_e32/S_ADD_I32 produces carry in VCC/SCC. For the vector
2281 // case, the sgpr-copies pass will fix this to use the vector version.
2282 def : Pat <
2283   (i32 (addc i32:$src0, i32:$src1)),
2284   (S_ADD_I32 $src0, $src1)
2285 >;
2286
2287 def : Pat <
2288   (or i64:$a, i64:$b),
2289   (INSERT_SUBREG
2290     (INSERT_SUBREG (IMPLICIT_DEF),
2291       (V_OR_B32_e32 (EXTRACT_SUBREG $a, sub0), (EXTRACT_SUBREG $b, sub0)), sub0),
2292     (V_OR_B32_e32 (EXTRACT_SUBREG $a, sub1), (EXTRACT_SUBREG $b, sub1)), sub1)
2293 >;
2294
2295 //============================================================================//
2296 // Miscellaneous Optimization Patterns
2297 //============================================================================//
2298
2299 def : SHA256MaPattern <V_BFI_B32, V_XOR_B32_e32>;
2300
2301 } // End isSI predicate