lib/Target/R600/SIInstructions.td

   1 //===-- SIInstructions.td - SI Instruction Defintions ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 // This file was originally auto-generated from a GPU register header file and
  10 // all the instruction definitions were originally commented out.  Instructions
  11 // that are not yet supported remain commented out.
  12 //===----------------------------------------------------------------------===//
  13
  14 class InterpSlots {
  15 int P0 = 2;
  16 int P10 = 0;
  17 int P20 = 1;
  18 }
  19 def INTERP : InterpSlots;
  20
  21 def InterpSlot : Operand<i32> {
  22   let PrintMethod = "printInterpSlot";
  23 }
  24
  25 def SendMsgImm : Operand<i32> {
  26   let PrintMethod = "printSendMsg";
  27 }
  28
  29 def isSI : Predicate<"Subtarget.getGeneration() "
  30                       ">= AMDGPUSubtarget::SOUTHERN_ISLANDS">;
  31
  32 def isCI : Predicate<"Subtarget.getGeneration() "
  33                       ">= AMDGPUSubtarget::SEA_ISLANDS">;
  34
  35 def isCFDepth0 : Predicate<"isCFDepth0()">;
  36
  37 def WAIT_FLAG : InstFlag<"printWaitFlag">;
  38
  39 let SubtargetPredicate = isSI in {
  40 let OtherPredicates  = [isCFDepth0] in {
  41
  42 //===----------------------------------------------------------------------===//
  43 // SMRD Instructions
  44 //===----------------------------------------------------------------------===//
  45
  46 let mayLoad = 1 in {
  47
  48 // We are using the SGPR_32 and not the SReg_32 register class for 32-bit
  49 // SMRD instructions, because the SGPR_32 register class does not include M0
  50 // and writing to M0 from an SMRD instruction will hang the GPU.
  51 defm S_LOAD_DWORD : SMRD_Helper <0x00, "S_LOAD_DWORD", SReg_64, SGPR_32>;
  52 defm S_LOAD_DWORDX2 : SMRD_Helper <0x01, "S_LOAD_DWORDX2", SReg_64, SReg_64>;
  53 defm S_LOAD_DWORDX4 : SMRD_Helper <0x02, "S_LOAD_DWORDX4", SReg_64, SReg_128>;
  54 defm S_LOAD_DWORDX8 : SMRD_Helper <0x03, "S_LOAD_DWORDX8", SReg_64, SReg_256>;
  55 defm S_LOAD_DWORDX16 : SMRD_Helper <0x04, "S_LOAD_DWORDX16", SReg_64, SReg_512>;
  56
  57 defm S_BUFFER_LOAD_DWORD : SMRD_Helper <
  58   0x08, "S_BUFFER_LOAD_DWORD", SReg_128, SGPR_32
  59 >;
  60
  61 defm S_BUFFER_LOAD_DWORDX2 : SMRD_Helper <
  62   0x09, "S_BUFFER_LOAD_DWORDX2", SReg_128, SReg_64
  63 >;
  64
  65 defm S_BUFFER_LOAD_DWORDX4 : SMRD_Helper <
  66   0x0a, "S_BUFFER_LOAD_DWORDX4", SReg_128, SReg_128
  67 >;
  68
  69 defm S_BUFFER_LOAD_DWORDX8 : SMRD_Helper <
  70   0x0b, "S_BUFFER_LOAD_DWORDX8", SReg_128, SReg_256
  71 >;
  72
  73 defm S_BUFFER_LOAD_DWORDX16 : SMRD_Helper <
  74   0x0c, "S_BUFFER_LOAD_DWORDX16", SReg_128, SReg_512
  75 >;
  76
  77 } // mayLoad = 1
  78
  79 //def S_MEMTIME : SMRD_ <0x0000001e, "S_MEMTIME", []>;
  80 //def S_DCACHE_INV : SMRD_ <0x0000001f, "S_DCACHE_INV", []>;
  81
  82 //===----------------------------------------------------------------------===//
  83 // SOP1 Instructions
  84 //===----------------------------------------------------------------------===//
  85
  86 let isMoveImm = 1 in {
  87 def S_MOV_B32 : SOP1_32 <0x00000003, "S_MOV_B32", []>;
  88 def S_MOV_B64 : SOP1_64 <0x00000004, "S_MOV_B64", []>;
  89 def S_CMOV_B32 : SOP1_32 <0x00000005, "S_CMOV_B32", []>;
  90 def S_CMOV_B64 : SOP1_64 <0x00000006, "S_CMOV_B64", []>;
  91 } // End isMoveImm = 1
  92
  93 def S_NOT_B32 : SOP1_32 <0x00000007, "S_NOT_B32",
  94   [(set i32:$dst, (not i32:$src0))]
  95 >;
  96
  97 def S_NOT_B64 : SOP1_64 <0x00000008, "S_NOT_B64",
  98   [(set i64:$dst, (not i64:$src0))]
  99 >;
 100 def S_WQM_B32 : SOP1_32 <0x00000009, "S_WQM_B32", []>;
 101 def S_WQM_B64 : SOP1_64 <0x0000000a, "S_WQM_B64", []>;
 102 def S_BREV_B32 : SOP1_32 <0x0000000b, "S_BREV_B32",
 103   [(set i32:$dst, (AMDGPUbrev i32:$src0))]
 104 >;
 105 def S_BREV_B64 : SOP1_64 <0x0000000c, "S_BREV_B64", []>;
 106
 107 ////def S_BCNT0_I32_B32 : SOP1_BCNT0 <0x0000000d, "S_BCNT0_I32_B32", []>;
 108 ////def S_BCNT0_I32_B64 : SOP1_BCNT0 <0x0000000e, "S_BCNT0_I32_B64", []>;
 109 def S_BCNT1_I32_B32 : SOP1_32 <0x0000000f, "S_BCNT1_I32_B32",
 110   [(set i32:$dst, (ctpop i32:$src0))]
 111 >;
 112 def S_BCNT1_I32_B64 : SOP1_32_64 <0x00000010, "S_BCNT1_I32_B64", []>;
 113
 114 ////def S_FF0_I32_B32 : SOP1_32 <0x00000011, "S_FF0_I32_B32", []>;
 115 ////def S_FF0_I32_B64 : SOP1_FF0 <0x00000012, "S_FF0_I32_B64", []>;
 116 def S_FF1_I32_B32 : SOP1_32 <0x00000013, "S_FF1_I32_B32",
 117   [(set i32:$dst, (cttz_zero_undef i32:$src0))]
 118 >;
 119 ////def S_FF1_I32_B64 : SOP1_FF1 <0x00000014, "S_FF1_I32_B64", []>;
 120
 121 def S_FLBIT_I32_B32 : SOP1_32 <0x00000015, "S_FLBIT_I32_B32",
 122   [(set i32:$dst, (ctlz_zero_undef i32:$src0))]
 123 >;
 124
 125 //def S_FLBIT_I32_B64 : SOP1_32 <0x00000016, "S_FLBIT_I32_B64", []>;
 126 def S_FLBIT_I32 : SOP1_32 <0x00000017, "S_FLBIT_I32", []>;
 127 //def S_FLBIT_I32_I64 : SOP1_32 <0x00000018, "S_FLBIT_I32_I64", []>;
 128 def S_SEXT_I32_I8 : SOP1_32 <0x00000019, "S_SEXT_I32_I8",
 129   [(set i32:$dst, (sext_inreg i32:$src0, i8))]
 130 >;
 131 def S_SEXT_I32_I16 : SOP1_32 <0x0000001a, "S_SEXT_I32_I16",
 132   [(set i32:$dst, (sext_inreg i32:$src0, i16))]
 133 >;
 134
 135 ////def S_BITSET0_B32 : SOP1_BITSET0 <0x0000001b, "S_BITSET0_B32", []>;
 136 ////def S_BITSET0_B64 : SOP1_BITSET0 <0x0000001c, "S_BITSET0_B64", []>;
 137 ////def S_BITSET1_B32 : SOP1_BITSET1 <0x0000001d, "S_BITSET1_B32", []>;
 138 ////def S_BITSET1_B64 : SOP1_BITSET1 <0x0000001e, "S_BITSET1_B64", []>;
 139 def S_GETPC_B64 : SOP1 <
 140   0x0000001f, (outs SReg_64:$dst), (ins), "S_GETPC_B64 $dst", []
 141 > {
 142   let SSRC0 = 0;
 143 }
 144 def S_SETPC_B64 : SOP1_64 <0x00000020, "S_SETPC_B64", []>;
 145 def S_SWAPPC_B64 : SOP1_64 <0x00000021, "S_SWAPPC_B64", []>;
 146 def S_RFE_B64 : SOP1_64 <0x00000022, "S_RFE_B64", []>;
 147
 148 let hasSideEffects = 1, Uses = [EXEC], Defs = [EXEC] in {
 149
 150 def S_AND_SAVEEXEC_B64 : SOP1_64 <0x00000024, "S_AND_SAVEEXEC_B64", []>;
 151 def S_OR_SAVEEXEC_B64 : SOP1_64 <0x00000025, "S_OR_SAVEEXEC_B64", []>;
 152 def S_XOR_SAVEEXEC_B64 : SOP1_64 <0x00000026, "S_XOR_SAVEEXEC_B64", []>;
 153 def S_ANDN2_SAVEEXEC_B64 : SOP1_64 <0x00000027, "S_ANDN2_SAVEEXEC_B64", []>;
 154 def S_ORN2_SAVEEXEC_B64 : SOP1_64 <0x00000028, "S_ORN2_SAVEEXEC_B64", []>;
 155 def S_NAND_SAVEEXEC_B64 : SOP1_64 <0x00000029, "S_NAND_SAVEEXEC_B64", []>;
 156 def S_NOR_SAVEEXEC_B64 : SOP1_64 <0x0000002a, "S_NOR_SAVEEXEC_B64", []>;
 157 def S_XNOR_SAVEEXEC_B64 : SOP1_64 <0x0000002b, "S_XNOR_SAVEEXEC_B64", []>;
 158
 159 } // End hasSideEffects = 1
 160
 161 def S_QUADMASK_B32 : SOP1_32 <0x0000002c, "S_QUADMASK_B32", []>;
 162 def S_QUADMASK_B64 : SOP1_64 <0x0000002d, "S_QUADMASK_B64", []>;
 163 def S_MOVRELS_B32 : SOP1_32 <0x0000002e, "S_MOVRELS_B32", []>;
 164 def S_MOVRELS_B64 : SOP1_64 <0x0000002f, "S_MOVRELS_B64", []>;
 165 def S_MOVRELD_B32 : SOP1_32 <0x00000030, "S_MOVRELD_B32", []>;
 166 def S_MOVRELD_B64 : SOP1_64 <0x00000031, "S_MOVRELD_B64", []>;
 167 //def S_CBRANCH_JOIN : SOP1_ <0x00000032, "S_CBRANCH_JOIN", []>;
 168 def S_MOV_REGRD_B32 : SOP1_32 <0x00000033, "S_MOV_REGRD_B32", []>;
 169 def S_ABS_I32 : SOP1_32 <0x00000034, "S_ABS_I32", []>;
 170 def S_MOV_FED_B32 : SOP1_32 <0x00000035, "S_MOV_FED_B32", []>;
 171
 172 //===----------------------------------------------------------------------===//
 173 // SOP2 Instructions
 174 //===----------------------------------------------------------------------===//
 175
 176 let Defs = [SCC] in { // Carry out goes to SCC
 177 let isCommutable = 1 in {
 178 def S_ADD_U32 : SOP2_32 <0x00000000, "S_ADD_U32", []>;
 179 def S_ADD_I32 : SOP2_32 <0x00000002, "S_ADD_I32",
 180   [(set i32:$dst, (add SSrc_32:$src0, SSrc_32:$src1))]
 181 >;
 182 } // End isCommutable = 1
 183
 184 def S_SUB_U32 : SOP2_32 <0x00000001, "S_SUB_U32", []>;
 185 def S_SUB_I32 : SOP2_32 <0x00000003, "S_SUB_I32",
 186   [(set i32:$dst, (sub SSrc_32:$src0, SSrc_32:$src1))]
 187 >;
 188
 189 let Uses = [SCC] in { // Carry in comes from SCC
 190 let isCommutable = 1 in {
 191 def S_ADDC_U32 : SOP2_32 <0x00000004, "S_ADDC_U32",
 192   [(set i32:$dst, (adde (i32 SSrc_32:$src0), (i32 SSrc_32:$src1)))]>;
 193 } // End isCommutable = 1
 194
 195 def S_SUBB_U32 : SOP2_32 <0x00000005, "S_SUBB_U32",
 196   [(set i32:$dst, (sube (i32 SSrc_32:$src0), (i32 SSrc_32:$src1)))]>;
 197 } // End Uses = [SCC]
 198 } // End Defs = [SCC]
 199
 200 def S_MIN_I32 : SOP2_32 <0x00000006, "S_MIN_I32",
 201   [(set i32:$dst, (AMDGPUsmin i32:$src0, i32:$src1))]
 202 >;
 203 def S_MIN_U32 : SOP2_32 <0x00000007, "S_MIN_U32",
 204   [(set i32:$dst, (AMDGPUumin i32:$src0, i32:$src1))]
 205 >;
 206 def S_MAX_I32 : SOP2_32 <0x00000008, "S_MAX_I32",
 207   [(set i32:$dst, (AMDGPUsmax i32:$src0, i32:$src1))]
 208 >;
 209 def S_MAX_U32 : SOP2_32 <0x00000009, "S_MAX_U32",
 210   [(set i32:$dst, (AMDGPUumax i32:$src0, i32:$src1))]
 211 >;
 212
 213 def S_CSELECT_B32 : SOP2 <
 214   0x0000000a, (outs SReg_32:$dst),
 215   (ins SReg_32:$src0, SReg_32:$src1, SCCReg:$scc), "S_CSELECT_B32",
 216   []
 217 >;
 218
 219 def S_CSELECT_B64 : SOP2_64 <0x0000000b, "S_CSELECT_B64", []>;
 220
 221 def S_AND_B32 : SOP2_32 <0x0000000e, "S_AND_B32",
 222   [(set i32:$dst, (and i32:$src0, i32:$src1))]
 223 >;
 224
 225 def S_AND_B64 : SOP2_64 <0x0000000f, "S_AND_B64",
 226   [(set i64:$dst, (and i64:$src0, i64:$src1))]
 227 >;
 228
 229 def S_OR_B32 : SOP2_32 <0x00000010, "S_OR_B32",
 230   [(set i32:$dst, (or i32:$src0, i32:$src1))]
 231 >;
 232
 233 def S_OR_B64 : SOP2_64 <0x00000011, "S_OR_B64",
 234   [(set i64:$dst, (or i64:$src0, i64:$src1))]
 235 >;
 236
 237 def S_XOR_B32 : SOP2_32 <0x00000012, "S_XOR_B32",
 238   [(set i32:$dst, (xor i32:$src0, i32:$src1))]
 239 >;
 240
 241 def S_XOR_B64 : SOP2_64 <0x00000013, "S_XOR_B64",
 242   [(set i64:$dst, (xor i64:$src0, i64:$src1))]
 243 >;
 244 def S_ANDN2_B32 : SOP2_32 <0x00000014, "S_ANDN2_B32", []>;
 245 def S_ANDN2_B64 : SOP2_64 <0x00000015, "S_ANDN2_B64", []>;
 246 def S_ORN2_B32 : SOP2_32 <0x00000016, "S_ORN2_B32", []>;
 247 def S_ORN2_B64 : SOP2_64 <0x00000017, "S_ORN2_B64", []>;
 248 def S_NAND_B32 : SOP2_32 <0x00000018, "S_NAND_B32", []>;
 249 def S_NAND_B64 : SOP2_64 <0x00000019, "S_NAND_B64", []>;
 250 def S_NOR_B32 : SOP2_32 <0x0000001a, "S_NOR_B32", []>;
 251 def S_NOR_B64 : SOP2_64 <0x0000001b, "S_NOR_B64", []>;
 252 def S_XNOR_B32 : SOP2_32 <0x0000001c, "S_XNOR_B32", []>;
 253 def S_XNOR_B64 : SOP2_64 <0x0000001d, "S_XNOR_B64", []>;
 254
 255 // Use added complexity so these patterns are preferred to the VALU patterns.
 256 let AddedComplexity = 1 in {
 257
 258 def S_LSHL_B32 : SOP2_32 <0x0000001e, "S_LSHL_B32",
 259   [(set i32:$dst, (shl i32:$src0, i32:$src1))]
 260 >;
 261 def S_LSHL_B64 : SOP2_SHIFT_64 <0x0000001f, "S_LSHL_B64",
 262   [(set i64:$dst, (shl i64:$src0, i32:$src1))]
 263 >;
 264 def S_LSHR_B32 : SOP2_32 <0x00000020, "S_LSHR_B32",
 265   [(set i32:$dst, (srl i32:$src0, i32:$src1))]
 266 >;
 267 def S_LSHR_B64 : SOP2_SHIFT_64 <0x00000021, "S_LSHR_B64",
 268   [(set i64:$dst, (srl i64:$src0, i32:$src1))]
 269 >;
 270 def S_ASHR_I32 : SOP2_32 <0x00000022, "S_ASHR_I32",
 271   [(set i32:$dst, (sra i32:$src0, i32:$src1))]
 272 >;
 273 def S_ASHR_I64 : SOP2_SHIFT_64 <0x00000023, "S_ASHR_I64",
 274   [(set i64:$dst, (sra i64:$src0, i32:$src1))]
 275 >;
 276
 277 } // End AddedComplexity = 1
 278
 279 def S_BFM_B32 : SOP2_32 <0x00000024, "S_BFM_B32", []>;
 280 def S_BFM_B64 : SOP2_64 <0x00000025, "S_BFM_B64", []>;
 281 def S_MUL_I32 : SOP2_32 <0x00000026, "S_MUL_I32", []>;
 282 def S_BFE_U32 : SOP2_32 <0x00000027, "S_BFE_U32", []>;
 283 def S_BFE_I32 : SOP2_32 <0x00000028, "S_BFE_I32", []>;
 284 def S_BFE_U64 : SOP2_64 <0x00000029, "S_BFE_U64", []>;
 285 def S_BFE_I64 : SOP2_64 <0x0000002a, "S_BFE_I64", []>;
 286 //def S_CBRANCH_G_FORK : SOP2_ <0x0000002b, "S_CBRANCH_G_FORK", []>;
 287 def S_ABSDIFF_I32 : SOP2_32 <0x0000002c, "S_ABSDIFF_I32", []>;
 288
 289 //===----------------------------------------------------------------------===//
 290 // SOPC Instructions
 291 //===----------------------------------------------------------------------===//
 292
 293 def S_CMP_EQ_I32 : SOPC_32 <0x00000000, "S_CMP_EQ_I32">;
 294 def S_CMP_LG_I32 : SOPC_32 <0x00000001, "S_CMP_LG_I32">;
 295 def S_CMP_GT_I32 : SOPC_32 <0x00000002, "S_CMP_GT_I32">;
 296 def S_CMP_GE_I32 : SOPC_32 <0x00000003, "S_CMP_GE_I32">;
 297 def S_CMP_LT_I32 : SOPC_32 <0x00000004, "S_CMP_LT_I32">;
 298 def S_CMP_LE_I32 : SOPC_32 <0x00000005, "S_CMP_LE_I32">;
 299 def S_CMP_EQ_U32 : SOPC_32 <0x00000006, "S_CMP_EQ_U32">;
 300 def S_CMP_LG_U32 : SOPC_32 <0x00000007, "S_CMP_LG_U32">;
 301 def S_CMP_GT_U32 : SOPC_32 <0x00000008, "S_CMP_GT_U32">;
 302 def S_CMP_GE_U32 : SOPC_32 <0x00000009, "S_CMP_GE_U32">;
 303 def S_CMP_LT_U32 : SOPC_32 <0x0000000a, "S_CMP_LT_U32">;
 304 def S_CMP_LE_U32 : SOPC_32 <0x0000000b, "S_CMP_LE_U32">;
 305 ////def S_BITCMP0_B32 : SOPC_BITCMP0 <0x0000000c, "S_BITCMP0_B32", []>;
 306 ////def S_BITCMP1_B32 : SOPC_BITCMP1 <0x0000000d, "S_BITCMP1_B32", []>;
 307 ////def S_BITCMP0_B64 : SOPC_BITCMP0 <0x0000000e, "S_BITCMP0_B64", []>;
 308 ////def S_BITCMP1_B64 : SOPC_BITCMP1 <0x0000000f, "S_BITCMP1_B64", []>;
 309 //def S_SETVSKIP : SOPC_ <0x00000010, "S_SETVSKIP", []>;
 310
 311 //===----------------------------------------------------------------------===//
 312 // SOPK Instructions
 313 //===----------------------------------------------------------------------===//
 314
 315 def S_MOVK_I32 : SOPK_32 <0x00000000, "S_MOVK_I32", []>;
 316 def S_CMOVK_I32 : SOPK_32 <0x00000002, "S_CMOVK_I32", []>;
 317
 318 /*
 319 This instruction is disabled for now until we can figure out how to teach
 320 the instruction selector to correctly use the  S_CMP* vs V_CMP*
 321 instructions.
 322
 323 When this instruction is enabled the code generator sometimes produces this
 324 invalid sequence:
 325
 326 SCC = S_CMPK_EQ_I32 SGPR0, imm
 327 VCC = COPY SCC
 328 VGPR0 = V_CNDMASK VCC, VGPR0, VGPR1
 329
 330 def S_CMPK_EQ_I32 : SOPK <
 331   0x00000003, (outs SCCReg:$dst), (ins SReg_32:$src0, i32imm:$src1),
 332   "S_CMPK_EQ_I32",
 333   [(set i1:$dst, (setcc i32:$src0, imm:$src1, SETEQ))]
 334 >;
 335 */
 336
 337 let isCompare = 1, Defs = [SCC] in {
 338 def S_CMPK_LG_I32 : SOPK_32 <0x00000004, "S_CMPK_LG_I32", []>;
 339 def S_CMPK_GT_I32 : SOPK_32 <0x00000005, "S_CMPK_GT_I32", []>;
 340 def S_CMPK_GE_I32 : SOPK_32 <0x00000006, "S_CMPK_GE_I32", []>;
 341 def S_CMPK_LT_I32 : SOPK_32 <0x00000007, "S_CMPK_LT_I32", []>;
 342 def S_CMPK_LE_I32 : SOPK_32 <0x00000008, "S_CMPK_LE_I32", []>;
 343 def S_CMPK_EQ_U32 : SOPK_32 <0x00000009, "S_CMPK_EQ_U32", []>;
 344 def S_CMPK_LG_U32 : SOPK_32 <0x0000000a, "S_CMPK_LG_U32", []>;
 345 def S_CMPK_GT_U32 : SOPK_32 <0x0000000b, "S_CMPK_GT_U32", []>;
 346 def S_CMPK_GE_U32 : SOPK_32 <0x0000000c, "S_CMPK_GE_U32", []>;
 347 def S_CMPK_LT_U32 : SOPK_32 <0x0000000d, "S_CMPK_LT_U32", []>;
 348 def S_CMPK_LE_U32 : SOPK_32 <0x0000000e, "S_CMPK_LE_U32", []>;
 349 } // End isCompare = 1, Defs = [SCC]
 350
 351 let Defs = [SCC], isCommutable = 1 in {
 352   def S_ADDK_I32 : SOPK_32 <0x0000000f, "S_ADDK_I32", []>;
 353   def S_MULK_I32 : SOPK_32 <0x00000010, "S_MULK_I32", []>;
 354 }
 355
 356 //def S_CBRANCH_I_FORK : SOPK_ <0x00000011, "S_CBRANCH_I_FORK", []>;
 357 def S_GETREG_B32 : SOPK_32 <0x00000012, "S_GETREG_B32", []>;
 358 def S_SETREG_B32 : SOPK_32 <0x00000013, "S_SETREG_B32", []>;
 359 def S_GETREG_REGRD_B32 : SOPK_32 <0x00000014, "S_GETREG_REGRD_B32", []>;
 360 //def S_SETREG_IMM32_B32 : SOPK_32 <0x00000015, "S_SETREG_IMM32_B32", []>;
 361 //def EXP : EXP_ <0x00000000, "EXP", []>;
 362
 363 } // End let OtherPredicates = [isCFDepth0]
 364
 365 //===----------------------------------------------------------------------===//
 366 // SOPP Instructions
 367 //===----------------------------------------------------------------------===//
 368
 369 def S_NOP : SOPP <0x00000000, (ins i16imm:$simm16), "S_NOP $simm16", []>;
 370
 371 let isTerminator = 1 in {
 372
 373 def S_ENDPGM : SOPP <0x00000001, (ins), "S_ENDPGM",
 374   [(IL_retflag)]> {
 375   let simm16 = 0;
 376   let isBarrier = 1;
 377   let hasCtrlDep = 1;
 378 }
 379
 380 let isBranch = 1 in {
 381 def S_BRANCH : SOPP <
 382   0x00000002, (ins sopp_brtarget:$simm16), "S_BRANCH $simm16",
 383   [(br bb:$simm16)]> {
 384   let isBarrier = 1;
 385 }
 386
 387 let DisableEncoding = "$scc" in {
 388 def S_CBRANCH_SCC0 : SOPP <
 389   0x00000004, (ins sopp_brtarget:$simm16, SCCReg:$scc),
 390   "S_CBRANCH_SCC0 $simm16", []
 391 >;
 392 def S_CBRANCH_SCC1 : SOPP <
 393   0x00000005, (ins sopp_brtarget:$simm16, SCCReg:$scc),
 394   "S_CBRANCH_SCC1 $simm16",
 395   []
 396 >;
 397 } // End DisableEncoding = "$scc"
 398
 399 def S_CBRANCH_VCCZ : SOPP <
 400   0x00000006, (ins sopp_brtarget:$simm16, VCCReg:$vcc),
 401   "S_CBRANCH_VCCZ $simm16",
 402   []
 403 >;
 404 def S_CBRANCH_VCCNZ : SOPP <
 405   0x00000007, (ins sopp_brtarget:$simm16, VCCReg:$vcc),
 406   "S_CBRANCH_VCCNZ $simm16",
 407   []
 408 >;
 409
 410 let DisableEncoding = "$exec" in {
 411 def S_CBRANCH_EXECZ : SOPP <
 412   0x00000008, (ins sopp_brtarget:$simm16, EXECReg:$exec),
 413   "S_CBRANCH_EXECZ $simm16",
 414   []
 415 >;
 416 def S_CBRANCH_EXECNZ : SOPP <
 417   0x00000009, (ins sopp_brtarget:$simm16, EXECReg:$exec),
 418   "S_CBRANCH_EXECNZ $simm16",
 419   []
 420 >;
 421 } // End DisableEncoding = "$exec"
 422
 423
 424 } // End isBranch = 1
 425 } // End isTerminator = 1
 426
 427 let hasSideEffects = 1 in {
 428 def S_BARRIER : SOPP <0x0000000a, (ins), "S_BARRIER",
 429   [(int_AMDGPU_barrier_local)]
 430 > {
 431   let simm16 = 0;
 432   let isBarrier = 1;
 433   let hasCtrlDep = 1;
 434   let mayLoad = 1;
 435   let mayStore = 1;
 436 }
 437
 438 def S_WAITCNT : SOPP <0x0000000c, (ins WAIT_FLAG:$simm16), "S_WAITCNT $simm16",
 439   []
 440 >;
 441 //def S_SETHALT : SOPP_ <0x0000000d, "S_SETHALT", []>;
 442 //def S_SLEEP : SOPP_ <0x0000000e, "S_SLEEP", []>;
 443 //def S_SETPRIO : SOPP_ <0x0000000f, "S_SETPRIO", []>;
 444
 445 let Uses = [EXEC] in {
 446   def S_SENDMSG : SOPP <0x00000010, (ins SendMsgImm:$simm16, M0Reg:$m0), "S_SENDMSG $simm16",
 447       [(int_SI_sendmsg imm:$simm16, M0Reg:$m0)]
 448   > {
 449     let DisableEncoding = "$m0";
 450   }
 451 } // End Uses = [EXEC]
 452
 453 //def S_SENDMSGHALT : SOPP_ <0x00000011, "S_SENDMSGHALT", []>;
 454 //def S_TRAP : SOPP_ <0x00000012, "S_TRAP", []>;
 455 //def S_ICACHE_INV : SOPP_ <0x00000013, "S_ICACHE_INV", []>;
 456 //def S_INCPERFLEVEL : SOPP_ <0x00000014, "S_INCPERFLEVEL", []>;
 457 //def S_DECPERFLEVEL : SOPP_ <0x00000015, "S_DECPERFLEVEL", []>;
 458 //def S_TTRACEDATA : SOPP_ <0x00000016, "S_TTRACEDATA", []>;
 459 } // End hasSideEffects
 460
 461 //===----------------------------------------------------------------------===//
 462 // VOPC Instructions
 463 //===----------------------------------------------------------------------===//
 464
 465 let isCompare = 1 in {
 466
 467 defm V_CMP_F_F32 : VOPC_F32 <0x00000000, "V_CMP_F_F32">;
 468 defm V_CMP_LT_F32 : VOPC_F32 <0x00000001, "V_CMP_LT_F32", COND_OLT>;
 469 defm V_CMP_EQ_F32 : VOPC_F32 <0x00000002, "V_CMP_EQ_F32", COND_OEQ>;
 470 defm V_CMP_LE_F32 : VOPC_F32 <0x00000003, "V_CMP_LE_F32", COND_OLE>;
 471 defm V_CMP_GT_F32 : VOPC_F32 <0x00000004, "V_CMP_GT_F32", COND_OGT>;
 472 defm V_CMP_LG_F32 : VOPC_F32 <0x00000005, "V_CMP_LG_F32">;
 473 defm V_CMP_GE_F32 : VOPC_F32 <0x00000006, "V_CMP_GE_F32", COND_OGE>;
 474 defm V_CMP_O_F32 : VOPC_F32 <0x00000007, "V_CMP_O_F32", COND_O>;
 475 defm V_CMP_U_F32 : VOPC_F32 <0x00000008, "V_CMP_U_F32", COND_UO>;
 476 defm V_CMP_NGE_F32 : VOPC_F32 <0x00000009, "V_CMP_NGE_F32">;
 477 defm V_CMP_NLG_F32 : VOPC_F32 <0x0000000a, "V_CMP_NLG_F32">;
 478 defm V_CMP_NGT_F32 : VOPC_F32 <0x0000000b, "V_CMP_NGT_F32">;
 479 defm V_CMP_NLE_F32 : VOPC_F32 <0x0000000c, "V_CMP_NLE_F32">;
 480 defm V_CMP_NEQ_F32 : VOPC_F32 <0x0000000d, "V_CMP_NEQ_F32", COND_UNE>;
 481 defm V_CMP_NLT_F32 : VOPC_F32 <0x0000000e, "V_CMP_NLT_F32">;
 482 defm V_CMP_TRU_F32 : VOPC_F32 <0x0000000f, "V_CMP_TRU_F32">;
 483
 484 let hasSideEffects = 1 in {
 485
 486 defm V_CMPX_F_F32 : VOPCX_F32 <0x00000010, "V_CMPX_F_F32">;
 487 defm V_CMPX_LT_F32 : VOPCX_F32 <0x00000011, "V_CMPX_LT_F32">;
 488 defm V_CMPX_EQ_F32 : VOPCX_F32 <0x00000012, "V_CMPX_EQ_F32">;
 489 defm V_CMPX_LE_F32 : VOPCX_F32 <0x00000013, "V_CMPX_LE_F32">;
 490 defm V_CMPX_GT_F32 : VOPCX_F32 <0x00000014, "V_CMPX_GT_F32">;
 491 defm V_CMPX_LG_F32 : VOPCX_F32 <0x00000015, "V_CMPX_LG_F32">;
 492 defm V_CMPX_GE_F32 : VOPCX_F32 <0x00000016, "V_CMPX_GE_F32">;
 493 defm V_CMPX_O_F32 : VOPCX_F32 <0x00000017, "V_CMPX_O_F32">;
 494 defm V_CMPX_U_F32 : VOPCX_F32 <0x00000018, "V_CMPX_U_F32">;
 495 defm V_CMPX_NGE_F32 : VOPCX_F32 <0x00000019, "V_CMPX_NGE_F32">;
 496 defm V_CMPX_NLG_F32 : VOPCX_F32 <0x0000001a, "V_CMPX_NLG_F32">;
 497 defm V_CMPX_NGT_F32 : VOPCX_F32 <0x0000001b, "V_CMPX_NGT_F32">;
 498 defm V_CMPX_NLE_F32 : VOPCX_F32 <0x0000001c, "V_CMPX_NLE_F32">;
 499 defm V_CMPX_NEQ_F32 : VOPCX_F32 <0x0000001d, "V_CMPX_NEQ_F32">;
 500 defm V_CMPX_NLT_F32 : VOPCX_F32 <0x0000001e, "V_CMPX_NLT_F32">;
 501 defm V_CMPX_TRU_F32 : VOPCX_F32 <0x0000001f, "V_CMPX_TRU_F32">;
 502
 503 } // End hasSideEffects = 1
 504
 505 defm V_CMP_F_F64 : VOPC_F64 <0x00000020, "V_CMP_F_F64">;
 506 defm V_CMP_LT_F64 : VOPC_F64 <0x00000021, "V_CMP_LT_F64", COND_OLT>;
 507 defm V_CMP_EQ_F64 : VOPC_F64 <0x00000022, "V_CMP_EQ_F64", COND_OEQ>;
 508 defm V_CMP_LE_F64 : VOPC_F64 <0x00000023, "V_CMP_LE_F64", COND_OLE>;
 509 defm V_CMP_GT_F64 : VOPC_F64 <0x00000024, "V_CMP_GT_F64", COND_OGT>;
 510 defm V_CMP_LG_F64 : VOPC_F64 <0x00000025, "V_CMP_LG_F64">;
 511 defm V_CMP_GE_F64 : VOPC_F64 <0x00000026, "V_CMP_GE_F64", COND_OGE>;
 512 defm V_CMP_O_F64 : VOPC_F64 <0x00000027, "V_CMP_O_F64", COND_O>;
 513 defm V_CMP_U_F64 : VOPC_F64 <0x00000028, "V_CMP_U_F64", COND_UO>;
 514 defm V_CMP_NGE_F64 : VOPC_F64 <0x00000029, "V_CMP_NGE_F64">;
 515 defm V_CMP_NLG_F64 : VOPC_F64 <0x0000002a, "V_CMP_NLG_F64">;
 516 defm V_CMP_NGT_F64 : VOPC_F64 <0x0000002b, "V_CMP_NGT_F64">;
 517 defm V_CMP_NLE_F64 : VOPC_F64 <0x0000002c, "V_CMP_NLE_F64">;
 518 defm V_CMP_NEQ_F64 : VOPC_F64 <0x0000002d, "V_CMP_NEQ_F64", COND_UNE>;
 519 defm V_CMP_NLT_F64 : VOPC_F64 <0x0000002e, "V_CMP_NLT_F64">;
 520 defm V_CMP_TRU_F64 : VOPC_F64 <0x0000002f, "V_CMP_TRU_F64">;
 521
 522 let hasSideEffects = 1 in {
 523
 524 defm V_CMPX_F_F64 : VOPCX_F64 <0x00000030, "V_CMPX_F_F64">;
 525 defm V_CMPX_LT_F64 : VOPCX_F64 <0x00000031, "V_CMPX_LT_F64">;
 526 defm V_CMPX_EQ_F64 : VOPCX_F64 <0x00000032, "V_CMPX_EQ_F64">;
 527 defm V_CMPX_LE_F64 : VOPCX_F64 <0x00000033, "V_CMPX_LE_F64">;
 528 defm V_CMPX_GT_F64 : VOPCX_F64 <0x00000034, "V_CMPX_GT_F64">;
 529 defm V_CMPX_LG_F64 : VOPCX_F64 <0x00000035, "V_CMPX_LG_F64">;
 530 defm V_CMPX_GE_F64 : VOPCX_F64 <0x00000036, "V_CMPX_GE_F64">;
 531 defm V_CMPX_O_F64 : VOPCX_F64 <0x00000037, "V_CMPX_O_F64">;
 532 defm V_CMPX_U_F64 : VOPCX_F64 <0x00000038, "V_CMPX_U_F64">;
 533 defm V_CMPX_NGE_F64 : VOPCX_F64 <0x00000039, "V_CMPX_NGE_F64">;
 534 defm V_CMPX_NLG_F64 : VOPCX_F64 <0x0000003a, "V_CMPX_NLG_F64">;
 535 defm V_CMPX_NGT_F64 : VOPCX_F64 <0x0000003b, "V_CMPX_NGT_F64">;
 536 defm V_CMPX_NLE_F64 : VOPCX_F64 <0x0000003c, "V_CMPX_NLE_F64">;
 537 defm V_CMPX_NEQ_F64 : VOPCX_F64 <0x0000003d, "V_CMPX_NEQ_F64">;
 538 defm V_CMPX_NLT_F64 : VOPCX_F64 <0x0000003e, "V_CMPX_NLT_F64">;
 539 defm V_CMPX_TRU_F64 : VOPCX_F64 <0x0000003f, "V_CMPX_TRU_F64">;
 540
 541 } // End hasSideEffects = 1
 542
 543 defm V_CMPS_F_F32 : VOPC_F32 <0x00000040, "V_CMPS_F_F32">;
 544 defm V_CMPS_LT_F32 : VOPC_F32 <0x00000041, "V_CMPS_LT_F32">;
 545 defm V_CMPS_EQ_F32 : VOPC_F32 <0x00000042, "V_CMPS_EQ_F32">;
 546 defm V_CMPS_LE_F32 : VOPC_F32 <0x00000043, "V_CMPS_LE_F32">;
 547 defm V_CMPS_GT_F32 : VOPC_F32 <0x00000044, "V_CMPS_GT_F32">;
 548 defm V_CMPS_LG_F32 : VOPC_F32 <0x00000045, "V_CMPS_LG_F32">;
 549 defm V_CMPS_GE_F32 : VOPC_F32 <0x00000046, "V_CMPS_GE_F32">;
 550 defm V_CMPS_O_F32 : VOPC_F32 <0x00000047, "V_CMPS_O_F32">;
 551 defm V_CMPS_U_F32 : VOPC_F32 <0x00000048, "V_CMPS_U_F32">;
 552 defm V_CMPS_NGE_F32 : VOPC_F32 <0x00000049, "V_CMPS_NGE_F32">;
 553 defm V_CMPS_NLG_F32 : VOPC_F32 <0x0000004a, "V_CMPS_NLG_F32">;
 554 defm V_CMPS_NGT_F32 : VOPC_F32 <0x0000004b, "V_CMPS_NGT_F32">;
 555 defm V_CMPS_NLE_F32 : VOPC_F32 <0x0000004c, "V_CMPS_NLE_F32">;
 556 defm V_CMPS_NEQ_F32 : VOPC_F32 <0x0000004d, "V_CMPS_NEQ_F32">;
 557 defm V_CMPS_NLT_F32 : VOPC_F32 <0x0000004e, "V_CMPS_NLT_F32">;
 558 defm V_CMPS_TRU_F32 : VOPC_F32 <0x0000004f, "V_CMPS_TRU_F32">;
 559
 560 let hasSideEffects = 1 in {
 561
 562 defm V_CMPSX_F_F32 : VOPCX_F32 <0x00000050, "V_CMPSX_F_F32">;
 563 defm V_CMPSX_LT_F32 : VOPCX_F32 <0x00000051, "V_CMPSX_LT_F32">;
 564 defm V_CMPSX_EQ_F32 : VOPCX_F32 <0x00000052, "V_CMPSX_EQ_F32">;
 565 defm V_CMPSX_LE_F32 : VOPCX_F32 <0x00000053, "V_CMPSX_LE_F32">;
 566 defm V_CMPSX_GT_F32 : VOPCX_F32 <0x00000054, "V_CMPSX_GT_F32">;
 567 defm V_CMPSX_LG_F32 : VOPCX_F32 <0x00000055, "V_CMPSX_LG_F32">;
 568 defm V_CMPSX_GE_F32 : VOPCX_F32 <0x00000056, "V_CMPSX_GE_F32">;
 569 defm V_CMPSX_O_F32 : VOPCX_F32 <0x00000057, "V_CMPSX_O_F32">;
 570 defm V_CMPSX_U_F32 : VOPCX_F32 <0x00000058, "V_CMPSX_U_F32">;
 571 defm V_CMPSX_NGE_F32 : VOPCX_F32 <0x00000059, "V_CMPSX_NGE_F32">;
 572 defm V_CMPSX_NLG_F32 : VOPCX_F32 <0x0000005a, "V_CMPSX_NLG_F32">;
 573 defm V_CMPSX_NGT_F32 : VOPCX_F32 <0x0000005b, "V_CMPSX_NGT_F32">;
 574 defm V_CMPSX_NLE_F32 : VOPCX_F32 <0x0000005c, "V_CMPSX_NLE_F32">;
 575 defm V_CMPSX_NEQ_F32 : VOPCX_F32 <0x0000005d, "V_CMPSX_NEQ_F32">;
 576 defm V_CMPSX_NLT_F32 : VOPCX_F32 <0x0000005e, "V_CMPSX_NLT_F32">;
 577 defm V_CMPSX_TRU_F32 : VOPCX_F32 <0x0000005f, "V_CMPSX_TRU_F32">;
 578
 579 } // End hasSideEffects = 1
 580
 581 defm V_CMPS_F_F64 : VOPC_F64 <0x00000060, "V_CMPS_F_F64">;
 582 defm V_CMPS_LT_F64 : VOPC_F64 <0x00000061, "V_CMPS_LT_F64">;
 583 defm V_CMPS_EQ_F64 : VOPC_F64 <0x00000062, "V_CMPS_EQ_F64">;
 584 defm V_CMPS_LE_F64 : VOPC_F64 <0x00000063, "V_CMPS_LE_F64">;
 585 defm V_CMPS_GT_F64 : VOPC_F64 <0x00000064, "V_CMPS_GT_F64">;
 586 defm V_CMPS_LG_F64 : VOPC_F64 <0x00000065, "V_CMPS_LG_F64">;
 587 defm V_CMPS_GE_F64 : VOPC_F64 <0x00000066, "V_CMPS_GE_F64">;
 588 defm V_CMPS_O_F64 : VOPC_F64 <0x00000067, "V_CMPS_O_F64">;
 589 defm V_CMPS_U_F64 : VOPC_F64 <0x00000068, "V_CMPS_U_F64">;
 590 defm V_CMPS_NGE_F64 : VOPC_F64 <0x00000069, "V_CMPS_NGE_F64">;
 591 defm V_CMPS_NLG_F64 : VOPC_F64 <0x0000006a, "V_CMPS_NLG_F64">;
 592 defm V_CMPS_NGT_F64 : VOPC_F64 <0x0000006b, "V_CMPS_NGT_F64">;
 593 defm V_CMPS_NLE_F64 : VOPC_F64 <0x0000006c, "V_CMPS_NLE_F64">;
 594 defm V_CMPS_NEQ_F64 : VOPC_F64 <0x0000006d, "V_CMPS_NEQ_F64">;
 595 defm V_CMPS_NLT_F64 : VOPC_F64 <0x0000006e, "V_CMPS_NLT_F64">;
 596 defm V_CMPS_TRU_F64 : VOPC_F64 <0x0000006f, "V_CMPS_TRU_F64">;
 597
 598 let hasSideEffects = 1, Defs = [EXEC] in {
 599
 600 defm V_CMPSX_F_F64 : VOPC_F64 <0x00000070, "V_CMPSX_F_F64">;
 601 defm V_CMPSX_LT_F64 : VOPC_F64 <0x00000071, "V_CMPSX_LT_F64">;
 602 defm V_CMPSX_EQ_F64 : VOPC_F64 <0x00000072, "V_CMPSX_EQ_F64">;
 603 defm V_CMPSX_LE_F64 : VOPC_F64 <0x00000073, "V_CMPSX_LE_F64">;
 604 defm V_CMPSX_GT_F64 : VOPC_F64 <0x00000074, "V_CMPSX_GT_F64">;
 605 defm V_CMPSX_LG_F64 : VOPC_F64 <0x00000075, "V_CMPSX_LG_F64">;
 606 defm V_CMPSX_GE_F64 : VOPC_F64 <0x00000076, "V_CMPSX_GE_F64">;
 607 defm V_CMPSX_O_F64 : VOPC_F64 <0x00000077, "V_CMPSX_O_F64">;
 608 defm V_CMPSX_U_F64 : VOPC_F64 <0x00000078, "V_CMPSX_U_F64">;
 609 defm V_CMPSX_NGE_F64 : VOPC_F64 <0x00000079, "V_CMPSX_NGE_F64">;
 610 defm V_CMPSX_NLG_F64 : VOPC_F64 <0x0000007a, "V_CMPSX_NLG_F64">;
 611 defm V_CMPSX_NGT_F64 : VOPC_F64 <0x0000007b, "V_CMPSX_NGT_F64">;
 612 defm V_CMPSX_NLE_F64 : VOPC_F64 <0x0000007c, "V_CMPSX_NLE_F64">;
 613 defm V_CMPSX_NEQ_F64 : VOPC_F64 <0x0000007d, "V_CMPSX_NEQ_F64">;
 614 defm V_CMPSX_NLT_F64 : VOPC_F64 <0x0000007e, "V_CMPSX_NLT_F64">;
 615 defm V_CMPSX_TRU_F64 : VOPC_F64 <0x0000007f, "V_CMPSX_TRU_F64">;
 616
 617 } // End hasSideEffects = 1, Defs = [EXEC]
 618
 619 defm V_CMP_F_I32 : VOPC_I32 <0x00000080, "V_CMP_F_I32">;
 620 defm V_CMP_LT_I32 : VOPC_I32 <0x00000081, "V_CMP_LT_I32", COND_SLT>;
 621 defm V_CMP_EQ_I32 : VOPC_I32 <0x00000082, "V_CMP_EQ_I32", COND_EQ>;
 622 defm V_CMP_LE_I32 : VOPC_I32 <0x00000083, "V_CMP_LE_I32", COND_SLE>;
 623 defm V_CMP_GT_I32 : VOPC_I32 <0x00000084, "V_CMP_GT_I32", COND_SGT>;
 624 defm V_CMP_NE_I32 : VOPC_I32 <0x00000085, "V_CMP_NE_I32", COND_NE>;
 625 defm V_CMP_GE_I32 : VOPC_I32 <0x00000086, "V_CMP_GE_I32", COND_SGE>;
 626 defm V_CMP_T_I32 : VOPC_I32 <0x00000087, "V_CMP_T_I32">;
 627
 628 let hasSideEffects = 1 in {
 629
 630 defm V_CMPX_F_I32 : VOPCX_I32 <0x00000090, "V_CMPX_F_I32">;
 631 defm V_CMPX_LT_I32 : VOPCX_I32 <0x00000091, "V_CMPX_LT_I32">;
 632 defm V_CMPX_EQ_I32 : VOPCX_I32 <0x00000092, "V_CMPX_EQ_I32">;
 633 defm V_CMPX_LE_I32 : VOPCX_I32 <0x00000093, "V_CMPX_LE_I32">;
 634 defm V_CMPX_GT_I32 : VOPCX_I32 <0x00000094, "V_CMPX_GT_I32">;
 635 defm V_CMPX_NE_I32 : VOPCX_I32 <0x00000095, "V_CMPX_NE_I32">;
 636 defm V_CMPX_GE_I32 : VOPCX_I32 <0x00000096, "V_CMPX_GE_I32">;
 637 defm V_CMPX_T_I32 : VOPCX_I32 <0x00000097, "V_CMPX_T_I32">;
 638
 639 } // End hasSideEffects = 1
 640
 641 defm V_CMP_F_I64 : VOPC_I64 <0x000000a0, "V_CMP_F_I64">;
 642 defm V_CMP_LT_I64 : VOPC_I64 <0x000000a1, "V_CMP_LT_I64", COND_SLT>;
 643 defm V_CMP_EQ_I64 : VOPC_I64 <0x000000a2, "V_CMP_EQ_I64", COND_EQ>;
 644 defm V_CMP_LE_I64 : VOPC_I64 <0x000000a3, "V_CMP_LE_I64", COND_SLE>;
 645 defm V_CMP_GT_I64 : VOPC_I64 <0x000000a4, "V_CMP_GT_I64", COND_SGT>;
 646 defm V_CMP_NE_I64 : VOPC_I64 <0x000000a5, "V_CMP_NE_I64", COND_NE>;
 647 defm V_CMP_GE_I64 : VOPC_I64 <0x000000a6, "V_CMP_GE_I64", COND_SGE>;
 648 defm V_CMP_T_I64 : VOPC_I64 <0x000000a7, "V_CMP_T_I64">;
 649
 650 let hasSideEffects = 1 in {
 651
 652 defm V_CMPX_F_I64 : VOPCX_I64 <0x000000b0, "V_CMPX_F_I64">;
 653 defm V_CMPX_LT_I64 : VOPCX_I64 <0x000000b1, "V_CMPX_LT_I64">;
 654 defm V_CMPX_EQ_I64 : VOPCX_I64 <0x000000b2, "V_CMPX_EQ_I64">;
 655 defm V_CMPX_LE_I64 : VOPCX_I64 <0x000000b3, "V_CMPX_LE_I64">;
 656 defm V_CMPX_GT_I64 : VOPCX_I64 <0x000000b4, "V_CMPX_GT_I64">;
 657 defm V_CMPX_NE_I64 : VOPCX_I64 <0x000000b5, "V_CMPX_NE_I64">;
 658 defm V_CMPX_GE_I64 : VOPCX_I64 <0x000000b6, "V_CMPX_GE_I64">;
 659 defm V_CMPX_T_I64 : VOPCX_I64 <0x000000b7, "V_CMPX_T_I64">;
 660
 661 } // End hasSideEffects = 1
 662
 663 defm V_CMP_F_U32 : VOPC_I32 <0x000000c0, "V_CMP_F_U32">;
 664 defm V_CMP_LT_U32 : VOPC_I32 <0x000000c1, "V_CMP_LT_U32", COND_ULT>;
 665 defm V_CMP_EQ_U32 : VOPC_I32 <0x000000c2, "V_CMP_EQ_U32", COND_EQ>;
 666 defm V_CMP_LE_U32 : VOPC_I32 <0x000000c3, "V_CMP_LE_U32", COND_ULE>;
 667 defm V_CMP_GT_U32 : VOPC_I32 <0x000000c4, "V_CMP_GT_U32", COND_UGT>;
 668 defm V_CMP_NE_U32 : VOPC_I32 <0x000000c5, "V_CMP_NE_U32", COND_NE>;
 669 defm V_CMP_GE_U32 : VOPC_I32 <0x000000c6, "V_CMP_GE_U32", COND_UGE>;
 670 defm V_CMP_T_U32 : VOPC_I32 <0x000000c7, "V_CMP_T_U32">;
 671
 672 let hasSideEffects = 1 in {
 673
 674 defm V_CMPX_F_U32 : VOPCX_I32 <0x000000d0, "V_CMPX_F_U32">;
 675 defm V_CMPX_LT_U32 : VOPCX_I32 <0x000000d1, "V_CMPX_LT_U32">;
 676 defm V_CMPX_EQ_U32 : VOPCX_I32 <0x000000d2, "V_CMPX_EQ_U32">;
 677 defm V_CMPX_LE_U32 : VOPCX_I32 <0x000000d3, "V_CMPX_LE_U32">;
 678 defm V_CMPX_GT_U32 : VOPCX_I32 <0x000000d4, "V_CMPX_GT_U32">;
 679 defm V_CMPX_NE_U32 : VOPCX_I32 <0x000000d5, "V_CMPX_NE_U32">;
 680 defm V_CMPX_GE_U32 : VOPCX_I32 <0x000000d6, "V_CMPX_GE_U32">;
 681 defm V_CMPX_T_U32 : VOPCX_I32 <0x000000d7, "V_CMPX_T_U32">;
 682
 683 } // End hasSideEffects = 1
 684
 685 defm V_CMP_F_U64 : VOPC_I64 <0x000000e0, "V_CMP_F_U64">;
 686 defm V_CMP_LT_U64 : VOPC_I64 <0x000000e1, "V_CMP_LT_U64", COND_ULT>;
 687 defm V_CMP_EQ_U64 : VOPC_I64 <0x000000e2, "V_CMP_EQ_U64", COND_EQ>;
 688 defm V_CMP_LE_U64 : VOPC_I64 <0x000000e3, "V_CMP_LE_U64", COND_ULE>;
 689 defm V_CMP_GT_U64 : VOPC_I64 <0x000000e4, "V_CMP_GT_U64", COND_UGT>;
 690 defm V_CMP_NE_U64 : VOPC_I64 <0x000000e5, "V_CMP_NE_U64", COND_NE>;
 691 defm V_CMP_GE_U64 : VOPC_I64 <0x000000e6, "V_CMP_GE_U64", COND_UGE>;
 692 defm V_CMP_T_U64 : VOPC_I64 <0x000000e7, "V_CMP_T_U64">;
 693
 694 let hasSideEffects = 1 in {
 695
 696 defm V_CMPX_F_U64 : VOPCX_I64 <0x000000f0, "V_CMPX_F_U64">;
 697 defm V_CMPX_LT_U64 : VOPCX_I64 <0x000000f1, "V_CMPX_LT_U64">;
 698 defm V_CMPX_EQ_U64 : VOPCX_I64 <0x000000f2, "V_CMPX_EQ_U64">;
 699 defm V_CMPX_LE_U64 : VOPCX_I64 <0x000000f3, "V_CMPX_LE_U64">;
 700 defm V_CMPX_GT_U64 : VOPCX_I64 <0x000000f4, "V_CMPX_GT_U64">;
 701 defm V_CMPX_NE_U64 : VOPCX_I64 <0x000000f5, "V_CMPX_NE_U64">;
 702 defm V_CMPX_GE_U64 : VOPCX_I64 <0x000000f6, "V_CMPX_GE_U64">;
 703 defm V_CMPX_T_U64 : VOPCX_I64 <0x000000f7, "V_CMPX_T_U64">;
 704
 705 } // End hasSideEffects = 1
 706
 707 defm V_CMP_CLASS_F32 : VOPC_F32 <0x00000088, "V_CMP_CLASS_F32">;
 708
 709 let hasSideEffects = 1 in {
 710 defm V_CMPX_CLASS_F32 : VOPCX_F32 <0x00000098, "V_CMPX_CLASS_F32">;
 711 } // End hasSideEffects = 1
 712
 713 defm V_CMP_CLASS_F64 : VOPC_F64 <0x000000a8, "V_CMP_CLASS_F64">;
 714
 715 let hasSideEffects = 1 in {
 716 defm V_CMPX_CLASS_F64 : VOPCX_F64 <0x000000b8, "V_CMPX_CLASS_F64">;
 717 } // End hasSideEffects = 1
 718
 719 } // End isCompare = 1
 720
 721 //===----------------------------------------------------------------------===//
 722 // DS Instructions
 723 //===----------------------------------------------------------------------===//
 724
 725
 726 def DS_ADD_U32 : DS_1A1D_NORET <0x0, "DS_ADD_U32", VReg_32>;
 727 def DS_SUB_U32 : DS_1A1D_NORET <0x1, "DS_SUB_U32", VReg_32>;
 728 def DS_RSUB_U32 : DS_1A1D_NORET <0x2, "DS_RSUB_U32", VReg_32>;
 729 def DS_INC_U32 : DS_1A1D_NORET <0x3, "DS_INC_U32", VReg_32>;
 730 def DS_DEC_U32 : DS_1A1D_NORET <0x4, "DS_DEC_U32", VReg_32>;
 731 def DS_MIN_I32 : DS_1A1D_NORET <0x5, "DS_MIN_I32", VReg_32>;
 732 def DS_MAX_I32 : DS_1A1D_NORET <0x6, "DS_MAX_I32", VReg_32>;
 733 def DS_MIN_U32 : DS_1A1D_NORET <0x7, "DS_MIN_U32", VReg_32>;
 734 def DS_MAX_U32 : DS_1A1D_NORET <0x8, "DS_MAX_U32", VReg_32>;
 735 def DS_AND_B32 : DS_1A1D_NORET <0x9, "DS_AND_B32", VReg_32>;
 736 def DS_OR_B32 : DS_1A1D_NORET <0xa, "DS_OR_B32", VReg_32>;
 737 def DS_XOR_B32 : DS_1A1D_NORET <0xb, "DS_XOR_B32", VReg_32>;
 738 def DS_MSKOR_B32 : DS_1A1D_NORET <0xc, "DS_MSKOR_B32", VReg_32>;
 739 def DS_CMPST_B32 : DS_1A2D_NORET <0x10, "DS_CMPST_B32", VReg_32>;
 740 def DS_CMPST_F32 : DS_1A2D_NORET <0x11, "DS_CMPST_F32", VReg_32>;
 741 def DS_MIN_F32 : DS_1A1D_NORET <0x12, "DS_MIN_F32", VReg_32>;
 742 def DS_MAX_F32 : DS_1A1D_NORET <0x13, "DS_MAX_F32", VReg_32>;
 743
 744 def DS_ADD_RTN_U32 : DS_1A1D_RET <0x20, "DS_ADD_RTN_U32", VReg_32>;
 745 def DS_SUB_RTN_U32 : DS_1A1D_RET <0x21, "DS_SUB_RTN_U32", VReg_32>;
 746 def DS_RSUB_RTN_U32 : DS_1A1D_RET <0x22, "DS_RSUB_RTN_U32", VReg_32>;
 747 def DS_INC_RTN_U32 : DS_1A1D_RET <0x23, "DS_INC_RTN_U32", VReg_32>;
 748 def DS_DEC_RTN_U32 : DS_1A1D_RET <0x24, "DS_DEC_RTN_U32", VReg_32>;
 749 def DS_MIN_RTN_I32 : DS_1A1D_RET <0x25, "DS_MIN_RTN_I32", VReg_32>;
 750 def DS_MAX_RTN_I32 : DS_1A1D_RET <0x26, "DS_MAX_RTN_I32", VReg_32>;
 751 def DS_MIN_RTN_U32 : DS_1A1D_RET <0x27, "DS_MIN_RTN_U32", VReg_32>;
 752 def DS_MAX_RTN_U32 : DS_1A1D_RET <0x28, "DS_MAX_RTN_U32", VReg_32>;
 753 def DS_AND_RTN_B32 : DS_1A1D_RET <0x29, "DS_AND_RTN_B32", VReg_32>;
 754 def DS_OR_RTN_B32 : DS_1A1D_RET <0x2a, "DS_OR_RTN_B32", VReg_32>;
 755 def DS_XOR_RTN_B32 : DS_1A1D_RET <0x2b, "DS_XOR_RTN_B32", VReg_32>;
 756 def DS_MSKOR_RTN_B32 : DS_1A1D_RET <0x2c, "DS_MSKOR_RTN_B32", VReg_32>;
 757 def DS_WRXCHG_RTN_B32 : DS_1A1D_RET <0x2d, "DS_WRXCHG_RTN_B32", VReg_32>;
 758 //def DS_WRXCHG2_RTN_B32 : DS_2A0D_RET <0x2e, "DS_WRXCHG2_RTN_B32", VReg_32>;
 759 //def DS_WRXCHG2ST64_RTN_B32 : DS_2A0D_RET <0x2f, "DS_WRXCHG2_RTN_B32", VReg_32>;
 760 def DS_CMPST_RTN_B32 : DS_1A2D_RET <0x30, "DS_CMPST_RTN_B32", VReg_32>;
 761 def DS_CMPST_RTN_F32 : DS_1A2D_RET <0x31, "DS_CMPST_RTN_F32", VReg_32>;
 762 def DS_MIN_RTN_F32 : DS_1A1D_RET <0x32, "DS_MIN_RTN_F32", VReg_32>;
 763 def DS_MAX_RTN_F32 : DS_1A1D_RET <0x33, "DS_MAX_RTN_F32", VReg_32>;
 764
 765 let SubtargetPredicate = isCI in {
 766 def DS_WRAP_RTN_F32 : DS_1A1D_RET <0x34, "DS_WRAP_RTN_F32", VReg_32>;
 767 } // End isCI
 768
 769
 770 def DS_ADD_U64 : DS_1A1D_NORET <0x40, "DS_ADD_U64", VReg_32>;
 771 def DS_SUB_U64 : DS_1A1D_NORET <0x41, "DS_SUB_U64", VReg_32>;
 772 def DS_RSUB_U64 : DS_1A1D_NORET <0x42, "DS_RSUB_U64", VReg_32>;
 773 def DS_INC_U64 : DS_1A1D_NORET <0x43, "DS_INC_U64", VReg_32>;
 774 def DS_DEC_U64 : DS_1A1D_NORET <0x44, "DS_DEC_U64", VReg_32>;
 775 def DS_MIN_I64 : DS_1A1D_NORET <0x45, "DS_MIN_I64", VReg_64>;
 776 def DS_MAX_I64 : DS_1A1D_NORET <0x46, "DS_MAX_I64", VReg_64>;
 777 def DS_MIN_U64 : DS_1A1D_NORET <0x47, "DS_MIN_U64", VReg_64>;
 778 def DS_MAX_U64 : DS_1A1D_NORET <0x48, "DS_MAX_U64", VReg_64>;
 779 def DS_AND_B64 : DS_1A1D_NORET <0x49, "DS_AND_B64", VReg_64>;
 780 def DS_OR_B64 : DS_1A1D_NORET <0x4a, "DS_OR_B64", VReg_64>;
 781 def DS_XOR_B64 : DS_1A1D_NORET <0x4b, "DS_XOR_B64", VReg_64>;
 782 def DS_MSKOR_B64 : DS_1A1D_NORET <0x4c, "DS_MSKOR_B64", VReg_64>;
 783 def DS_CMPST_B64 : DS_1A2D_NORET <0x50, "DS_CMPST_B64", VReg_64>;
 784 def DS_CMPST_F64 : DS_1A2D_NORET <0x51, "DS_CMPST_F64", VReg_64>;
 785 def DS_MIN_F64 : DS_1A1D_NORET <0x52, "DS_MIN_F64", VReg_64>;
 786 def DS_MAX_F64 : DS_1A1D_NORET <0x53, "DS_MAX_F64", VReg_64>;
 787
 788 def DS_ADD_RTN_U64 : DS_1A1D_RET <0x60, "DS_ADD_RTN_U64", VReg_64>;
 789 def DS_SUB_RTN_U64 : DS_1A1D_RET <0x61, "DS_SUB_RTN_U64", VReg_64>;
 790 def DS_RSUB_RTN_U64 : DS_1A1D_RET <0x62, "DS_RSUB_RTN_U64", VReg_64>;
 791 def DS_INC_RTN_U64 : DS_1A1D_RET <0x63, "DS_INC_RTN_U64", VReg_64>;
 792 def DS_DEC_RTN_U64 : DS_1A1D_RET <0x64, "DS_DEC_RTN_U64", VReg_64>;
 793 def DS_MIN_RTN_I64 : DS_1A1D_RET <0x65, "DS_MIN_RTN_I64", VReg_64>;
 794 def DS_MAX_RTN_I64 : DS_1A1D_RET <0x66, "DS_MAX_RTN_I64", VReg_64>;
 795 def DS_MIN_RTN_U64 : DS_1A1D_RET <0x67, "DS_MIN_RTN_U64", VReg_64>;
 796 def DS_MAX_RTN_U64 : DS_1A1D_RET <0x68, "DS_MAX_RTN_U64", VReg_64>;
 797 def DS_AND_RTN_B64 : DS_1A1D_RET <0x69, "DS_AND_RTN_B64", VReg_64>;
 798 def DS_OR_RTN_B64 : DS_1A1D_RET <0x6a, "DS_OR_RTN_B64", VReg_64>;
 799 def DS_XOR_RTN_B64 : DS_1A1D_RET <0x6b, "DS_XOR_RTN_B64", VReg_64>;
 800 def DS_MSKOR_RTN_B64 : DS_1A1D_RET <0x6c, "DS_MSKOR_RTN_B64", VReg_64>;
 801 def DS_WRXCHG_RTN_B64 : DS_1A1D_RET <0x6d, "DS_WRXCHG_RTN_B64", VReg_64>;
 802 //def DS_WRXCHG2_RTN_B64 : DS_2A0D_RET <0x6e, "DS_WRXCHG2_RTN_B64", VReg_64>;
 803 //def DS_WRXCHG2ST64_RTN_B64 : DS_2A0D_RET <0x6f, "DS_WRXCHG2_RTN_B64", VReg_64>;
 804 def DS_CMPST_RTN_B64 : DS_1A2D_RET <0x70, "DS_CMPST_RTN_B64", VReg_64>;
 805 def DS_CMPST_RTN_F64 : DS_1A2D_RET <0x71, "DS_CMPST_RTN_F64", VReg_64>;
 806 def DS_MIN_RTN_F64 : DS_1A1D_RET <0x72, "DS_MIN_F64", VReg_64>;
 807 def DS_MAX_RTN_F64 : DS_1A1D_RET <0x73, "DS_MAX_F64", VReg_64>;
 808
 809 //let SubtargetPredicate = isCI in {
 810 // DS_CONDXCHG32_RTN_B64
 811 // DS_CONDXCHG32_RTN_B128
 812 //} // End isCI
 813
 814 // TODO: _SRC2_* forms
 815
 816 def DS_WRITE_B32 : DS_Store_Helper <0x0000000d, "DS_WRITE_B32", VReg_32>;
 817 def DS_WRITE_B8 : DS_Store_Helper <0x00000001e, "DS_WRITE_B8", VReg_32>;
 818 def DS_WRITE_B16 : DS_Store_Helper <0x00000001f, "DS_WRITE_B16", VReg_32>;
 819 def DS_WRITE_B64 : DS_Store_Helper <0x00000004d, "DS_WRITE_B64", VReg_64>;
 820
 821 def DS_READ_B32 : DS_Load_Helper <0x00000036, "DS_READ_B32", VReg_32>;
 822 def DS_READ_I8 : DS_Load_Helper <0x00000039, "DS_READ_I8", VReg_32>;
 823 def DS_READ_U8 : DS_Load_Helper <0x0000003a, "DS_READ_U8", VReg_32>;
 824 def DS_READ_I16 : DS_Load_Helper <0x0000003b, "DS_READ_I16", VReg_32>;
 825 def DS_READ_U16 : DS_Load_Helper <0x0000003c, "DS_READ_U16", VReg_32>;
 826 def DS_READ_B64 : DS_Load_Helper <0x00000076, "DS_READ_B64", VReg_64>;
 827
 828 // 2 forms.
 829 def DS_WRITE2_B32 : DS_Load2_Helper <0x0000000E, "DS_WRITE2_B32", VReg_64>;
 830 def DS_WRITE2_B64 : DS_Load2_Helper <0x0000004E, "DS_WRITE2_B64", VReg_128>;
 831
 832 def DS_READ2_B32 : DS_Load2_Helper <0x00000037, "DS_READ2_B32", VReg_64>;
 833 def DS_READ2_B64 : DS_Load2_Helper <0x00000075, "DS_READ2_B64", VReg_128>;
 834
 835 // TODO: DS_READ2ST64_B32, DS_READ2ST64_B64,
 836 // DS_WRITE2ST64_B32, DS_WRITE2ST64_B64
 837
 838 //===----------------------------------------------------------------------===//
 839 // MUBUF Instructions
 840 //===----------------------------------------------------------------------===//
 841
 842 //def BUFFER_LOAD_FORMAT_X : MUBUF_ <0x00000000, "BUFFER_LOAD_FORMAT_X", []>;
 843 //def BUFFER_LOAD_FORMAT_XY : MUBUF_ <0x00000001, "BUFFER_LOAD_FORMAT_XY", []>;
 844 //def BUFFER_LOAD_FORMAT_XYZ : MUBUF_ <0x00000002, "BUFFER_LOAD_FORMAT_XYZ", []>;
 845 defm BUFFER_LOAD_FORMAT_XYZW : MUBUF_Load_Helper <0x00000003, "BUFFER_LOAD_FORMAT_XYZW", VReg_128>;
 846 //def BUFFER_STORE_FORMAT_X : MUBUF_ <0x00000004, "BUFFER_STORE_FORMAT_X", []>;
 847 //def BUFFER_STORE_FORMAT_XY : MUBUF_ <0x00000005, "BUFFER_STORE_FORMAT_XY", []>;
 848 //def BUFFER_STORE_FORMAT_XYZ : MUBUF_ <0x00000006, "BUFFER_STORE_FORMAT_XYZ", []>;
 849 //def BUFFER_STORE_FORMAT_XYZW : MUBUF_ <0x00000007, "BUFFER_STORE_FORMAT_XYZW", []>;
 850 defm BUFFER_LOAD_UBYTE : MUBUF_Load_Helper <
 851   0x00000008, "BUFFER_LOAD_UBYTE", VReg_32, i32, az_extloadi8_global
 852 >;
 853 defm BUFFER_LOAD_SBYTE : MUBUF_Load_Helper <
 854   0x00000009, "BUFFER_LOAD_SBYTE", VReg_32, i32, sextloadi8_global
 855 >;
 856 defm BUFFER_LOAD_USHORT : MUBUF_Load_Helper <
 857   0x0000000a, "BUFFER_LOAD_USHORT", VReg_32, i32, az_extloadi16_global
 858 >;
 859 defm BUFFER_LOAD_SSHORT : MUBUF_Load_Helper <
 860   0x0000000b, "BUFFER_LOAD_SSHORT", VReg_32, i32, sextloadi16_global
 861 >;
 862 defm BUFFER_LOAD_DWORD : MUBUF_Load_Helper <
 863   0x0000000c, "BUFFER_LOAD_DWORD", VReg_32, i32, global_load
 864 >;
 865 defm BUFFER_LOAD_DWORDX2 : MUBUF_Load_Helper <
 866   0x0000000d, "BUFFER_LOAD_DWORDX2", VReg_64, v2i32, global_load
 867 >;
 868 defm BUFFER_LOAD_DWORDX4 : MUBUF_Load_Helper <
 869   0x0000000e, "BUFFER_LOAD_DWORDX4", VReg_128, v4i32, global_load
 870 >;
 871
 872 defm BUFFER_STORE_BYTE : MUBUF_Store_Helper <
 873   0x00000018, "BUFFER_STORE_BYTE", VReg_32, i32, truncstorei8_global
 874 >;
 875
 876 defm BUFFER_STORE_SHORT : MUBUF_Store_Helper <
 877   0x0000001a, "BUFFER_STORE_SHORT", VReg_32, i32, truncstorei16_global
 878 >;
 879
 880 defm BUFFER_STORE_DWORD : MUBUF_Store_Helper <
 881   0x0000001c, "BUFFER_STORE_DWORD", VReg_32, i32, global_store
 882 >;
 883
 884 defm BUFFER_STORE_DWORDX2 : MUBUF_Store_Helper <
 885   0x0000001d, "BUFFER_STORE_DWORDX2", VReg_64, v2i32, global_store
 886 >;
 887
 888 defm BUFFER_STORE_DWORDX4 : MUBUF_Store_Helper <
 889   0x0000001e, "BUFFER_STORE_DWORDX4", VReg_128, v4i32, global_store
 890 >;
 891 //def BUFFER_ATOMIC_SWAP : MUBUF_ <0x00000030, "BUFFER_ATOMIC_SWAP", []>;
 892 //def BUFFER_ATOMIC_CMPSWAP : MUBUF_ <0x00000031, "BUFFER_ATOMIC_CMPSWAP", []>;
 893 //def BUFFER_ATOMIC_ADD : MUBUF_ <0x00000032, "BUFFER_ATOMIC_ADD", []>;
 894 //def BUFFER_ATOMIC_SUB : MUBUF_ <0x00000033, "BUFFER_ATOMIC_SUB", []>;
 895 //def BUFFER_ATOMIC_RSUB : MUBUF_ <0x00000034, "BUFFER_ATOMIC_RSUB", []>;
 896 //def BUFFER_ATOMIC_SMIN : MUBUF_ <0x00000035, "BUFFER_ATOMIC_SMIN", []>;
 897 //def BUFFER_ATOMIC_UMIN : MUBUF_ <0x00000036, "BUFFER_ATOMIC_UMIN", []>;
 898 //def BUFFER_ATOMIC_SMAX : MUBUF_ <0x00000037, "BUFFER_ATOMIC_SMAX", []>;
 899 //def BUFFER_ATOMIC_UMAX : MUBUF_ <0x00000038, "BUFFER_ATOMIC_UMAX", []>;
 900 //def BUFFER_ATOMIC_AND : MUBUF_ <0x00000039, "BUFFER_ATOMIC_AND", []>;
 901 //def BUFFER_ATOMIC_OR : MUBUF_ <0x0000003a, "BUFFER_ATOMIC_OR", []>;
 902 //def BUFFER_ATOMIC_XOR : MUBUF_ <0x0000003b, "BUFFER_ATOMIC_XOR", []>;
 903 //def BUFFER_ATOMIC_INC : MUBUF_ <0x0000003c, "BUFFER_ATOMIC_INC", []>;
 904 //def BUFFER_ATOMIC_DEC : MUBUF_ <0x0000003d, "BUFFER_ATOMIC_DEC", []>;
 905 //def BUFFER_ATOMIC_FCMPSWAP : MUBUF_ <0x0000003e, "BUFFER_ATOMIC_FCMPSWAP", []>;
 906 //def BUFFER_ATOMIC_FMIN : MUBUF_ <0x0000003f, "BUFFER_ATOMIC_FMIN", []>;
 907 //def BUFFER_ATOMIC_FMAX : MUBUF_ <0x00000040, "BUFFER_ATOMIC_FMAX", []>;
 908 //def BUFFER_ATOMIC_SWAP_X2 : MUBUF_X2 <0x00000050, "BUFFER_ATOMIC_SWAP_X2", []>;
 909 //def BUFFER_ATOMIC_CMPSWAP_X2 : MUBUF_X2 <0x00000051, "BUFFER_ATOMIC_CMPSWAP_X2", []>;
 910 //def BUFFER_ATOMIC_ADD_X2 : MUBUF_X2 <0x00000052, "BUFFER_ATOMIC_ADD_X2", []>;
 911 //def BUFFER_ATOMIC_SUB_X2 : MUBUF_X2 <0x00000053, "BUFFER_ATOMIC_SUB_X2", []>;
 912 //def BUFFER_ATOMIC_RSUB_X2 : MUBUF_X2 <0x00000054, "BUFFER_ATOMIC_RSUB_X2", []>;
 913 //def BUFFER_ATOMIC_SMIN_X2 : MUBUF_X2 <0x00000055, "BUFFER_ATOMIC_SMIN_X2", []>;
 914 //def BUFFER_ATOMIC_UMIN_X2 : MUBUF_X2 <0x00000056, "BUFFER_ATOMIC_UMIN_X2", []>;
 915 //def BUFFER_ATOMIC_SMAX_X2 : MUBUF_X2 <0x00000057, "BUFFER_ATOMIC_SMAX_X2", []>;
 916 //def BUFFER_ATOMIC_UMAX_X2 : MUBUF_X2 <0x00000058, "BUFFER_ATOMIC_UMAX_X2", []>;
 917 //def BUFFER_ATOMIC_AND_X2 : MUBUF_X2 <0x00000059, "BUFFER_ATOMIC_AND_X2", []>;
 918 //def BUFFER_ATOMIC_OR_X2 : MUBUF_X2 <0x0000005a, "BUFFER_ATOMIC_OR_X2", []>;
 919 //def BUFFER_ATOMIC_XOR_X2 : MUBUF_X2 <0x0000005b, "BUFFER_ATOMIC_XOR_X2", []>;
 920 //def BUFFER_ATOMIC_INC_X2 : MUBUF_X2 <0x0000005c, "BUFFER_ATOMIC_INC_X2", []>;
 921 //def BUFFER_ATOMIC_DEC_X2 : MUBUF_X2 <0x0000005d, "BUFFER_ATOMIC_DEC_X2", []>;
 922 //def BUFFER_ATOMIC_FCMPSWAP_X2 : MUBUF_X2 <0x0000005e, "BUFFER_ATOMIC_FCMPSWAP_X2", []>;
 923 //def BUFFER_ATOMIC_FMIN_X2 : MUBUF_X2 <0x0000005f, "BUFFER_ATOMIC_FMIN_X2", []>;
 924 //def BUFFER_ATOMIC_FMAX_X2 : MUBUF_X2 <0x00000060, "BUFFER_ATOMIC_FMAX_X2", []>;
 925 //def BUFFER_WBINVL1_SC : MUBUF_WBINVL1 <0x00000070, "BUFFER_WBINVL1_SC", []>;
 926 //def BUFFER_WBINVL1 : MUBUF_WBINVL1 <0x00000071, "BUFFER_WBINVL1", []>;
 927
 928 //===----------------------------------------------------------------------===//
 929 // MTBUF Instructions
 930 //===----------------------------------------------------------------------===//
 931
 932 //def TBUFFER_LOAD_FORMAT_X : MTBUF_ <0x00000000, "TBUFFER_LOAD_FORMAT_X", []>;
 933 //def TBUFFER_LOAD_FORMAT_XY : MTBUF_ <0x00000001, "TBUFFER_LOAD_FORMAT_XY", []>;
 934 //def TBUFFER_LOAD_FORMAT_XYZ : MTBUF_ <0x00000002, "TBUFFER_LOAD_FORMAT_XYZ", []>;
 935 def TBUFFER_LOAD_FORMAT_XYZW : MTBUF_Load_Helper <0x00000003, "TBUFFER_LOAD_FORMAT_XYZW", VReg_128>;
 936 def TBUFFER_STORE_FORMAT_X : MTBUF_Store_Helper <0x00000004, "TBUFFER_STORE_FORMAT_X", VReg_32>;
 937 def TBUFFER_STORE_FORMAT_XY : MTBUF_Store_Helper <0x00000005, "TBUFFER_STORE_FORMAT_XY", VReg_64>;
 938 def TBUFFER_STORE_FORMAT_XYZ : MTBUF_Store_Helper <0x00000006, "TBUFFER_STORE_FORMAT_XYZ", VReg_128>;
 939 def TBUFFER_STORE_FORMAT_XYZW : MTBUF_Store_Helper <0x00000007, "TBUFFER_STORE_FORMAT_XYZW", VReg_128>;
 940
 941 //===----------------------------------------------------------------------===//
 942 // MIMG Instructions
 943 //===----------------------------------------------------------------------===//
 944
 945 defm IMAGE_LOAD : MIMG_NoSampler <0x00000000, "IMAGE_LOAD">;
 946 defm IMAGE_LOAD_MIP : MIMG_NoSampler <0x00000001, "IMAGE_LOAD_MIP">;
 947 //def IMAGE_LOAD_PCK : MIMG_NoPattern_ <"IMAGE_LOAD_PCK", 0x00000002>;
 948 //def IMAGE_LOAD_PCK_SGN : MIMG_NoPattern_ <"IMAGE_LOAD_PCK_SGN", 0x00000003>;
 949 //def IMAGE_LOAD_MIP_PCK : MIMG_NoPattern_ <"IMAGE_LOAD_MIP_PCK", 0x00000004>;
 950 //def IMAGE_LOAD_MIP_PCK_SGN : MIMG_NoPattern_ <"IMAGE_LOAD_MIP_PCK_SGN", 0x00000005>;
 951 //def IMAGE_STORE : MIMG_NoPattern_ <"IMAGE_STORE", 0x00000008>;
 952 //def IMAGE_STORE_MIP : MIMG_NoPattern_ <"IMAGE_STORE_MIP", 0x00000009>;
 953 //def IMAGE_STORE_PCK : MIMG_NoPattern_ <"IMAGE_STORE_PCK", 0x0000000a>;
 954 //def IMAGE_STORE_MIP_PCK : MIMG_NoPattern_ <"IMAGE_STORE_MIP_PCK", 0x0000000b>;
 955 defm IMAGE_GET_RESINFO : MIMG_NoSampler <0x0000000e, "IMAGE_GET_RESINFO">;
 956 //def IMAGE_ATOMIC_SWAP : MIMG_NoPattern_ <"IMAGE_ATOMIC_SWAP", 0x0000000f>;
 957 //def IMAGE_ATOMIC_CMPSWAP : MIMG_NoPattern_ <"IMAGE_ATOMIC_CMPSWAP", 0x00000010>;
 958 //def IMAGE_ATOMIC_ADD : MIMG_NoPattern_ <"IMAGE_ATOMIC_ADD", 0x00000011>;
 959 //def IMAGE_ATOMIC_SUB : MIMG_NoPattern_ <"IMAGE_ATOMIC_SUB", 0x00000012>;
 960 //def IMAGE_ATOMIC_RSUB : MIMG_NoPattern_ <"IMAGE_ATOMIC_RSUB", 0x00000013>;
 961 //def IMAGE_ATOMIC_SMIN : MIMG_NoPattern_ <"IMAGE_ATOMIC_SMIN", 0x00000014>;
 962 //def IMAGE_ATOMIC_UMIN : MIMG_NoPattern_ <"IMAGE_ATOMIC_UMIN", 0x00000015>;
 963 //def IMAGE_ATOMIC_SMAX : MIMG_NoPattern_ <"IMAGE_ATOMIC_SMAX", 0x00000016>;
 964 //def IMAGE_ATOMIC_UMAX : MIMG_NoPattern_ <"IMAGE_ATOMIC_UMAX", 0x00000017>;
 965 //def IMAGE_ATOMIC_AND : MIMG_NoPattern_ <"IMAGE_ATOMIC_AND", 0x00000018>;
 966 //def IMAGE_ATOMIC_OR : MIMG_NoPattern_ <"IMAGE_ATOMIC_OR", 0x00000019>;
 967 //def IMAGE_ATOMIC_XOR : MIMG_NoPattern_ <"IMAGE_ATOMIC_XOR", 0x0000001a>;
 968 //def IMAGE_ATOMIC_INC : MIMG_NoPattern_ <"IMAGE_ATOMIC_INC", 0x0000001b>;
 969 //def IMAGE_ATOMIC_DEC : MIMG_NoPattern_ <"IMAGE_ATOMIC_DEC", 0x0000001c>;
 970 //def IMAGE_ATOMIC_FCMPSWAP : MIMG_NoPattern_ <"IMAGE_ATOMIC_FCMPSWAP", 0x0000001d>;
 971 //def IMAGE_ATOMIC_FMIN : MIMG_NoPattern_ <"IMAGE_ATOMIC_FMIN", 0x0000001e>;
 972 //def IMAGE_ATOMIC_FMAX : MIMG_NoPattern_ <"IMAGE_ATOMIC_FMAX", 0x0000001f>;
 973 defm IMAGE_SAMPLE           : MIMG_Sampler <0x00000020, "IMAGE_SAMPLE">;
 974 defm IMAGE_SAMPLE_CL        : MIMG_Sampler <0x00000021, "IMAGE_SAMPLE_CL">;
 975 defm IMAGE_SAMPLE_D         : MIMG_Sampler <0x00000022, "IMAGE_SAMPLE_D">;
 976 defm IMAGE_SAMPLE_D_CL      : MIMG_Sampler <0x00000023, "IMAGE_SAMPLE_D_CL">;
 977 defm IMAGE_SAMPLE_L         : MIMG_Sampler <0x00000024, "IMAGE_SAMPLE_L">;
 978 defm IMAGE_SAMPLE_B         : MIMG_Sampler <0x00000025, "IMAGE_SAMPLE_B">;
 979 defm IMAGE_SAMPLE_B_CL      : MIMG_Sampler <0x00000026, "IMAGE_SAMPLE_B_CL">;
 980 defm IMAGE_SAMPLE_LZ        : MIMG_Sampler <0x00000027, "IMAGE_SAMPLE_LZ">;
 981 defm IMAGE_SAMPLE_C         : MIMG_Sampler <0x00000028, "IMAGE_SAMPLE_C">;
 982 defm IMAGE_SAMPLE_C_CL      : MIMG_Sampler <0x00000029, "IMAGE_SAMPLE_C_CL">;
 983 defm IMAGE_SAMPLE_C_D       : MIMG_Sampler <0x0000002a, "IMAGE_SAMPLE_C_D">;
 984 defm IMAGE_SAMPLE_C_D_CL    : MIMG_Sampler <0x0000002b, "IMAGE_SAMPLE_C_D_CL">;
 985 defm IMAGE_SAMPLE_C_L       : MIMG_Sampler <0x0000002c, "IMAGE_SAMPLE_C_L">;
 986 defm IMAGE_SAMPLE_C_B       : MIMG_Sampler <0x0000002d, "IMAGE_SAMPLE_C_B">;
 987 defm IMAGE_SAMPLE_C_B_CL    : MIMG_Sampler <0x0000002e, "IMAGE_SAMPLE_C_B_CL">;
 988 defm IMAGE_SAMPLE_C_LZ      : MIMG_Sampler <0x0000002f, "IMAGE_SAMPLE_C_LZ">;
 989 defm IMAGE_SAMPLE_O         : MIMG_Sampler <0x00000030, "IMAGE_SAMPLE_O">;
 990 defm IMAGE_SAMPLE_CL_O      : MIMG_Sampler <0x00000031, "IMAGE_SAMPLE_CL_O">;
 991 defm IMAGE_SAMPLE_D_O       : MIMG_Sampler <0x00000032, "IMAGE_SAMPLE_D_O">;
 992 defm IMAGE_SAMPLE_D_CL_O    : MIMG_Sampler <0x00000033, "IMAGE_SAMPLE_D_CL_O">;
 993 defm IMAGE_SAMPLE_L_O       : MIMG_Sampler <0x00000034, "IMAGE_SAMPLE_L_O">;
 994 defm IMAGE_SAMPLE_B_O       : MIMG_Sampler <0x00000035, "IMAGE_SAMPLE_B_O">;
 995 defm IMAGE_SAMPLE_B_CL_O    : MIMG_Sampler <0x00000036, "IMAGE_SAMPLE_B_CL_O">;
 996 defm IMAGE_SAMPLE_LZ_O      : MIMG_Sampler <0x00000037, "IMAGE_SAMPLE_LZ_O">;
 997 defm IMAGE_SAMPLE_C_O       : MIMG_Sampler <0x00000038, "IMAGE_SAMPLE_C_O">;
 998 defm IMAGE_SAMPLE_C_CL_O    : MIMG_Sampler <0x00000039, "IMAGE_SAMPLE_C_CL_O">;
 999 defm IMAGE_SAMPLE_C_D_O     : MIMG_Sampler <0x0000003a, "IMAGE_SAMPLE_C_D_O">;
1000 defm IMAGE_SAMPLE_C_D_CL_O  : MIMG_Sampler <0x0000003b, "IMAGE_SAMPLE_C_D_CL_O">;
1001 defm IMAGE_SAMPLE_C_L_O     : MIMG_Sampler <0x0000003c, "IMAGE_SAMPLE_C_L_O">;
1002 defm IMAGE_SAMPLE_C_B_O     : MIMG_Sampler <0x0000003d, "IMAGE_SAMPLE_C_B_O">;
1003 defm IMAGE_SAMPLE_C_B_CL_O  : MIMG_Sampler <0x0000003e, "IMAGE_SAMPLE_C_B_CL_O">;
1004 defm IMAGE_SAMPLE_C_LZ_O    : MIMG_Sampler <0x0000003f, "IMAGE_SAMPLE_C_LZ_O">;
1005 defm IMAGE_GATHER4          : MIMG_Gather <0x00000040, "IMAGE_GATHER4">;
1006 defm IMAGE_GATHER4_CL       : MIMG_Gather <0x00000041, "IMAGE_GATHER4_CL">;
1007 defm IMAGE_GATHER4_L        : MIMG_Gather <0x00000044, "IMAGE_GATHER4_L">;
1008 defm IMAGE_GATHER4_B        : MIMG_Gather <0x00000045, "IMAGE_GATHER4_B">;
1009 defm IMAGE_GATHER4_B_CL     : MIMG_Gather <0x00000046, "IMAGE_GATHER4_B_CL">;
1010 defm IMAGE_GATHER4_LZ       : MIMG_Gather <0x00000047, "IMAGE_GATHER4_LZ">;
1011 defm IMAGE_GATHER4_C        : MIMG_Gather <0x00000048, "IMAGE_GATHER4_C">;
1012 defm IMAGE_GATHER4_C_CL     : MIMG_Gather <0x00000049, "IMAGE_GATHER4_C_CL">;
1013 defm IMAGE_GATHER4_C_L      : MIMG_Gather <0x0000004c, "IMAGE_GATHER4_C_L">;
1014 defm IMAGE_GATHER4_C_B      : MIMG_Gather <0x0000004d, "IMAGE_GATHER4_C_B">;
1015 defm IMAGE_GATHER4_C_B_CL   : MIMG_Gather <0x0000004e, "IMAGE_GATHER4_C_B_CL">;
1016 defm IMAGE_GATHER4_C_LZ     : MIMG_Gather <0x0000004f, "IMAGE_GATHER4_C_LZ">;
1017 defm IMAGE_GATHER4_O        : MIMG_Gather <0x00000050, "IMAGE_GATHER4_O">;
1018 defm IMAGE_GATHER4_CL_O     : MIMG_Gather <0x00000051, "IMAGE_GATHER4_CL_O">;
1019 defm IMAGE_GATHER4_L_O      : MIMG_Gather <0x00000054, "IMAGE_GATHER4_L_O">;
1020 defm IMAGE_GATHER4_B_O      : MIMG_Gather <0x00000055, "IMAGE_GATHER4_B_O">;
1021 defm IMAGE_GATHER4_B_CL_O   : MIMG_Gather <0x00000056, "IMAGE_GATHER4_B_CL_O">;
1022 defm IMAGE_GATHER4_LZ_O     : MIMG_Gather <0x00000057, "IMAGE_GATHER4_LZ_O">;
1023 defm IMAGE_GATHER4_C_O      : MIMG_Gather <0x00000058, "IMAGE_GATHER4_C_O">;
1024 defm IMAGE_GATHER4_C_CL_O   : MIMG_Gather <0x00000059, "IMAGE_GATHER4_C_CL_O">;
1025 defm IMAGE_GATHER4_C_L_O    : MIMG_Gather <0x0000005c, "IMAGE_GATHER4_C_L_O">;
1026 defm IMAGE_GATHER4_C_B_O    : MIMG_Gather <0x0000005d, "IMAGE_GATHER4_C_B_O">;
1027 defm IMAGE_GATHER4_C_B_CL_O : MIMG_Gather <0x0000005e, "IMAGE_GATHER4_C_B_CL_O">;
1028 defm IMAGE_GATHER4_C_LZ_O   : MIMG_Gather <0x0000005f, "IMAGE_GATHER4_C_LZ_O">;
1029 defm IMAGE_GET_LOD          : MIMG_Sampler <0x00000060, "IMAGE_GET_LOD">;
1030 defm IMAGE_SAMPLE_CD        : MIMG_Sampler <0x00000068, "IMAGE_SAMPLE_CD">;
1031 defm IMAGE_SAMPLE_CD_CL     : MIMG_Sampler <0x00000069, "IMAGE_SAMPLE_CD_CL">;
1032 defm IMAGE_SAMPLE_C_CD      : MIMG_Sampler <0x0000006a, "IMAGE_SAMPLE_C_CD">;
1033 defm IMAGE_SAMPLE_C_CD_CL   : MIMG_Sampler <0x0000006b, "IMAGE_SAMPLE_C_CD_CL">;
1034 defm IMAGE_SAMPLE_CD_O      : MIMG_Sampler <0x0000006c, "IMAGE_SAMPLE_CD_O">;
1035 defm IMAGE_SAMPLE_CD_CL_O   : MIMG_Sampler <0x0000006d, "IMAGE_SAMPLE_CD_CL_O">;
1036 defm IMAGE_SAMPLE_C_CD_O    : MIMG_Sampler <0x0000006e, "IMAGE_SAMPLE_C_CD_O">;
1037 defm IMAGE_SAMPLE_C_CD_CL_O : MIMG_Sampler <0x0000006f, "IMAGE_SAMPLE_C_CD_CL_O">;
1038 //def IMAGE_RSRC256 : MIMG_NoPattern_RSRC256 <"IMAGE_RSRC256", 0x0000007e>;
1039 //def IMAGE_SAMPLER : MIMG_NoPattern_ <"IMAGE_SAMPLER", 0x0000007f>;
1040
1041 //===----------------------------------------------------------------------===//
1042 // VOP1 Instructions
1043 //===----------------------------------------------------------------------===//
1044
1045 //def V_NOP : VOP1_ <0x00000000, "V_NOP", []>;
1046
1047 let isMoveImm = 1 in {
1048 defm V_MOV_B32 : VOP1Inst <0x00000001, "V_MOV_B32", VOP_I32_I32>;
1049 } // End isMoveImm = 1
1050
1051 let Uses = [EXEC] in {
1052
1053 def V_READFIRSTLANE_B32 : VOP1 <
1054   0x00000002,
1055   (outs SReg_32:$vdst),
1056   (ins VReg_32:$src0),
1057   "V_READFIRSTLANE_B32 $vdst, $src0",
1058   []
1059 >;
1060
1061 }
1062
1063 defm V_CVT_I32_F64 : VOP1Inst <0x00000003, "V_CVT_I32_F64",
1064   VOP_I32_F64, fp_to_sint
1065 >;
1066 defm V_CVT_F64_I32 : VOP1Inst <0x00000004, "V_CVT_F64_I32",
1067   VOP_F64_I32, sint_to_fp
1068 >;
1069 defm V_CVT_F32_I32 : VOP1Inst <0x00000005, "V_CVT_F32_I32",
1070   VOP_F32_I32, sint_to_fp
1071 >;
1072 defm V_CVT_F32_U32 : VOP1Inst <0x00000006, "V_CVT_F32_U32",
1073   VOP_F32_I32, uint_to_fp
1074 >;
1075 defm V_CVT_U32_F32 : VOP1Inst <0x00000007, "V_CVT_U32_F32",
1076   VOP_I32_F32, fp_to_uint
1077 >;
1078 defm V_CVT_I32_F32 : VOP1Inst <0x00000008, "V_CVT_I32_F32",
1079   VOP_I32_F32, fp_to_sint
1080 >;
1081 defm V_MOV_FED_B32 : VOP1Inst <0x00000009, "V_MOV_FED_B32", VOP_I32_I32>;
1082 defm V_CVT_F16_F32 : VOP1Inst <0x0000000a, "V_CVT_F16_F32",
1083   VOP_I32_F32, fp_to_f16
1084 >;
1085 defm V_CVT_F32_F16 : VOP1Inst <0x0000000b, "V_CVT_F32_F16",
1086   VOP_F32_I32, f16_to_fp
1087 >;
1088 //defm V_CVT_RPI_I32_F32 : VOP1_32 <0x0000000c, "V_CVT_RPI_I32_F32", []>;
1089 //defm V_CVT_FLR_I32_F32 : VOP1_32 <0x0000000d, "V_CVT_FLR_I32_F32", []>;
1090 //defm V_CVT_OFF_F32_I4 : VOP1_32 <0x0000000e, "V_CVT_OFF_F32_I4", []>;
1091 defm V_CVT_F32_F64 : VOP1Inst <0x0000000f, "V_CVT_F32_F64",
1092   VOP_F32_F64, fround
1093 >;
1094 defm V_CVT_F64_F32 : VOP1Inst <0x00000010, "V_CVT_F64_F32",
1095   VOP_F64_F32, fextend
1096 >;
1097 defm V_CVT_F32_UBYTE0 : VOP1Inst <0x00000011, "V_CVT_F32_UBYTE0",
1098   VOP_F32_I32, AMDGPUcvt_f32_ubyte0
1099 >;
1100 defm V_CVT_F32_UBYTE1 : VOP1Inst <0x00000012, "V_CVT_F32_UBYTE1",
1101   VOP_F32_I32, AMDGPUcvt_f32_ubyte1
1102 >;
1103 defm V_CVT_F32_UBYTE2 : VOP1Inst <0x00000013, "V_CVT_F32_UBYTE2",
1104   VOP_F32_I32, AMDGPUcvt_f32_ubyte2
1105 >;
1106 defm V_CVT_F32_UBYTE3 : VOP1Inst <0x00000014, "V_CVT_F32_UBYTE3",
1107   VOP_F32_I32, AMDGPUcvt_f32_ubyte3
1108 >;
1109 defm V_CVT_U32_F64 : VOP1Inst <0x00000015, "V_CVT_U32_F64",
1110   VOP_I32_F64, fp_to_uint
1111 >;
1112 defm V_CVT_F64_U32 : VOP1Inst <0x00000016, "V_CVT_F64_U32",
1113   VOP_F64_I32, uint_to_fp
1114 >;
1115
1116 defm V_FRACT_F32 : VOP1Inst <0x00000020, "V_FRACT_F32",
1117   VOP_F32_F32, AMDGPUfract
1118 >;
1119 defm V_TRUNC_F32 : VOP1Inst <0x00000021, "V_TRUNC_F32",
1120   VOP_F32_F32, ftrunc
1121 >;
1122 defm V_CEIL_F32 : VOP1Inst <0x00000022, "V_CEIL_F32",
1123   VOP_F32_F32, fceil
1124 >;
1125 defm V_RNDNE_F32 : VOP1Inst <0x00000023, "V_RNDNE_F32",
1126   VOP_F32_F32, frint
1127 >;
1128 defm V_FLOOR_F32 : VOP1Inst <0x00000024, "V_FLOOR_F32",
1129   VOP_F32_F32, ffloor
1130 >;
1131 defm V_EXP_F32 : VOP1Inst <0x00000025, "V_EXP_F32",
1132   VOP_F32_F32, fexp2
1133 >;
1134 defm V_LOG_CLAMP_F32 : VOP1Inst <0x00000026, "V_LOG_CLAMP_F32", VOP_F32_F32>;
1135 defm V_LOG_F32 : VOP1Inst <0x00000027, "V_LOG_F32",
1136   VOP_F32_F32, flog2
1137 >;
1138
1139 defm V_RCP_CLAMP_F32 : VOP1Inst <0x00000028, "V_RCP_CLAMP_F32", VOP_F32_F32>;
1140 defm V_RCP_LEGACY_F32 : VOP1Inst <0x00000029, "V_RCP_LEGACY_F32", VOP_F32_F32>;
1141 defm V_RCP_F32 : VOP1Inst <0x0000002a, "V_RCP_F32",
1142   VOP_F32_F32, AMDGPUrcp
1143 >;
1144 defm V_RCP_IFLAG_F32 : VOP1Inst <0x0000002b, "V_RCP_IFLAG_F32", VOP_F32_F32>;
1145 defm V_RSQ_CLAMP_F32 : VOP1Inst <0x0000002c, "V_RSQ_CLAMP_F32",
1146   VOP_F32_F32, AMDGPUrsq_clamped
1147 >;
1148 defm V_RSQ_LEGACY_F32 : VOP1Inst <
1149   0x0000002d, "V_RSQ_LEGACY_F32",
1150   VOP_F32_F32, AMDGPUrsq_legacy
1151 >;
1152 defm V_RSQ_F32 : VOP1Inst <0x0000002e, "V_RSQ_F32",
1153   VOP_F32_F32, AMDGPUrsq
1154 >;
1155 defm V_RCP_F64 : VOP1Inst <0x0000002f, "V_RCP_F64",
1156   VOP_F64_F64, AMDGPUrcp
1157 >;
1158 defm V_RCP_CLAMP_F64 : VOP1Inst <0x00000030, "V_RCP_CLAMP_F64", VOP_F64_F64>;
1159 defm V_RSQ_F64 : VOP1Inst <0x00000031, "V_RSQ_F64",
1160   VOP_F64_F64, AMDGPUrsq
1161 >;
1162 defm V_RSQ_CLAMP_F64 : VOP1Inst <0x00000032, "V_RSQ_CLAMP_F64",
1163   VOP_F64_F64, AMDGPUrsq_clamped
1164 >;
1165 defm V_SQRT_F32 : VOP1Inst <0x00000033, "V_SQRT_F32",
1166   VOP_F32_F32, fsqrt
1167 >;
1168 defm V_SQRT_F64 : VOP1Inst <0x00000034, "V_SQRT_F64",
1169   VOP_F64_F64, fsqrt
1170 >;
1171 defm V_SIN_F32 : VOP1Inst <0x00000035, "V_SIN_F32",
1172   VOP_F32_F32, AMDGPUsin
1173 >;
1174 defm V_COS_F32 : VOP1Inst <0x00000036, "V_COS_F32",
1175   VOP_F32_F32, AMDGPUcos
1176 >;
1177 defm V_NOT_B32 : VOP1Inst <0x00000037, "V_NOT_B32", VOP_I32_I32>;
1178 defm V_BFREV_B32 : VOP1Inst <0x00000038, "V_BFREV_B32", VOP_I32_I32>;
1179 defm V_FFBH_U32 : VOP1Inst <0x00000039, "V_FFBH_U32", VOP_I32_I32>;
1180 defm V_FFBL_B32 : VOP1Inst <0x0000003a, "V_FFBL_B32", VOP_I32_I32>;
1181 defm V_FFBH_I32 : VOP1Inst <0x0000003b, "V_FFBH_I32", VOP_I32_I32>;
1182 //defm V_FREXP_EXP_I32_F64 : VOPInst <0x0000003c, "V_FREXP_EXP_I32_F64", VOP_I32_F32>;
1183 defm V_FREXP_MANT_F64 : VOP1Inst <0x0000003d, "V_FREXP_MANT_F64", VOP_F64_F64>;
1184 defm V_FRACT_F64 : VOP1Inst <0x0000003e, "V_FRACT_F64", VOP_F64_F64>;
1185 //defm V_FREXP_EXP_I32_F32 : VOPInst <0x0000003f, "V_FREXP_EXP_I32_F32", VOP_I32_F32>;
1186 defm V_FREXP_MANT_F32 : VOP1Inst <0x00000040, "V_FREXP_MANT_F32", VOP_F32_F32>;
1187 //def V_CLREXCP : VOP1_ <0x00000041, "V_CLREXCP", []>;
1188 defm V_MOVRELD_B32 : VOP1Inst <0x00000042, "V_MOVRELD_B32", VOP_I32_I32>;
1189 defm V_MOVRELS_B32 : VOP1Inst <0x00000043, "V_MOVRELS_B32", VOP_I32_I32>;
1190 defm V_MOVRELSD_B32 : VOP1Inst <0x00000044, "V_MOVRELSD_B32", VOP_I32_I32>;
1191
1192
1193 //===----------------------------------------------------------------------===//
1194 // VINTRP Instructions
1195 //===----------------------------------------------------------------------===//
1196
1197 def V_INTERP_P1_F32 : VINTRP <
1198   0x00000000,
1199   (outs VReg_32:$dst),
1200   (ins VReg_32:$i, i32imm:$attr_chan, i32imm:$attr, M0Reg:$m0),
1201   "V_INTERP_P1_F32 $dst, $i, $attr_chan, $attr, [$m0]",
1202   []> {
1203   let DisableEncoding = "$m0";
1204 }
1205
1206 def V_INTERP_P2_F32 : VINTRP <
1207   0x00000001,
1208   (outs VReg_32:$dst),
1209   (ins VReg_32:$src0, VReg_32:$j, i32imm:$attr_chan, i32imm:$attr, M0Reg:$m0),
1210   "V_INTERP_P2_F32 $dst, [$src0], $j, $attr_chan, $attr, [$m0]",
1211   []> {
1212
1213   let Constraints = "$src0 = $dst";
1214   let DisableEncoding = "$src0,$m0";
1215
1216 }
1217
1218 def V_INTERP_MOV_F32 : VINTRP <
1219   0x00000002,
1220   (outs VReg_32:$dst),
1221   (ins InterpSlot:$src0, i32imm:$attr_chan, i32imm:$attr, M0Reg:$m0),
1222   "V_INTERP_MOV_F32 $dst, $src0, $attr_chan, $attr, [$m0]",
1223   []> {
1224   let DisableEncoding = "$m0";
1225 }
1226
1227 //===----------------------------------------------------------------------===//
1228 // VOP2 Instructions
1229 //===----------------------------------------------------------------------===//
1230
1231 def V_CNDMASK_B32_e32 : VOP2 <0x00000000, (outs VReg_32:$dst),
1232   (ins VSrc_32:$src0, VReg_32:$src1, VCCReg:$vcc),
1233   "V_CNDMASK_B32_e32 $dst, $src0, $src1, [$vcc]",
1234   []
1235 >{
1236   let DisableEncoding = "$vcc";
1237 }
1238
1239 def V_CNDMASK_B32_e64 : VOP3 <0x00000100, (outs VReg_32:$dst),
1240   (ins VSrc_32:$src0, VSrc_32:$src1, SSrc_64:$src2,
1241    InstFlag:$abs, InstFlag:$clamp, InstFlag:$omod, InstFlag:$neg),
1242   "V_CNDMASK_B32_e64 $dst, $src0, $src1, $src2, $abs, $clamp, $omod, $neg",
1243   [(set i32:$dst, (select i1:$src2, i32:$src1, i32:$src0))]
1244 > {
1245   let src0_modifiers = 0;
1246   let src1_modifiers = 0;
1247   let src2_modifiers = 0;
1248 }
1249
1250 def V_READLANE_B32 : VOP2 <
1251   0x00000001,
1252   (outs SReg_32:$vdst),
1253   (ins VReg_32:$src0, SSrc_32:$vsrc1),
1254   "V_READLANE_B32 $vdst, $src0, $vsrc1",
1255   []
1256 >;
1257
1258 def V_WRITELANE_B32 : VOP2 <
1259   0x00000002,
1260   (outs VReg_32:$vdst),
1261   (ins SReg_32:$src0, SSrc_32:$vsrc1),
1262   "V_WRITELANE_B32 $vdst, $src0, $vsrc1",
1263   []
1264 >;
1265
1266 let isCommutable = 1 in {
1267 defm V_ADD_F32 : VOP2Inst <0x00000003, "V_ADD_F32",
1268   VOP_F32_F32_F32, fadd
1269 >;
1270
1271 defm V_SUB_F32 : VOP2Inst <0x00000004, "V_SUB_F32", VOP_F32_F32_F32, fsub>;
1272 defm V_SUBREV_F32 : VOP2Inst <0x00000005, "V_SUBREV_F32",
1273   VOP_F32_F32_F32, null_frag, "V_SUB_F32"
1274 >;
1275 } // End isCommutable = 1
1276
1277 defm V_MAC_LEGACY_F32 : VOP2Inst <0x00000006, "V_MAC_LEGACY_F32",
1278   VOP_F32_F32_F32
1279 >;
1280
1281 let isCommutable = 1 in {
1282
1283 defm V_MUL_LEGACY_F32 : VOP2Inst <
1284   0x00000007, "V_MUL_LEGACY_F32",
1285   VOP_F32_F32_F32, int_AMDGPU_mul
1286 >;
1287
1288 defm V_MUL_F32 : VOP2Inst <0x00000008, "V_MUL_F32",
1289   VOP_F32_F32_F32, fmul
1290 >;
1291
1292
1293 defm V_MUL_I32_I24 : VOP2Inst <0x00000009, "V_MUL_I32_I24",
1294   VOP_I32_I32_I32, AMDGPUmul_i24
1295 >;
1296 //defm V_MUL_HI_I32_I24 : VOP2_32 <0x0000000a, "V_MUL_HI_I32_I24", []>;
1297 defm V_MUL_U32_U24 : VOP2Inst <0x0000000b, "V_MUL_U32_U24",
1298   VOP_I32_I32_I32, AMDGPUmul_u24
1299 >;
1300 //defm V_MUL_HI_U32_U24 : VOP2_32 <0x0000000c, "V_MUL_HI_U32_U24", []>;
1301
1302
1303 defm V_MIN_LEGACY_F32 : VOP2Inst <0x0000000d, "V_MIN_LEGACY_F32",
1304   VOP_F32_F32_F32, AMDGPUfmin
1305 >;
1306
1307 defm V_MAX_LEGACY_F32 : VOP2Inst <0x0000000e, "V_MAX_LEGACY_F32",
1308   VOP_F32_F32_F32, AMDGPUfmax
1309 >;
1310
1311 defm V_MIN_F32 : VOP2Inst <0x0000000f, "V_MIN_F32", VOP_F32_F32_F32>;
1312 defm V_MAX_F32 : VOP2Inst <0x00000010, "V_MAX_F32", VOP_F32_F32_F32>;
1313 defm V_MIN_I32 : VOP2Inst <0x00000011, "V_MIN_I32", VOP_I32_I32_I32, AMDGPUsmin>;
1314 defm V_MAX_I32 : VOP2Inst <0x00000012, "V_MAX_I32", VOP_I32_I32_I32, AMDGPUsmax>;
1315 defm V_MIN_U32 : VOP2Inst <0x00000013, "V_MIN_U32", VOP_I32_I32_I32, AMDGPUumin>;
1316 defm V_MAX_U32 : VOP2Inst <0x00000014, "V_MAX_U32", VOP_I32_I32_I32, AMDGPUumax>;
1317
1318 defm V_LSHR_B32 : VOP2Inst <0x00000015, "V_LSHR_B32", VOP_I32_I32_I32, srl>;
1319
1320 defm V_LSHRREV_B32 : VOP2Inst <
1321   0x00000016, "V_LSHRREV_B32", VOP_I32_I32_I32, null_frag, "V_LSHR_B32"
1322 >;
1323
1324 defm V_ASHR_I32 : VOP2Inst <0x00000017, "V_ASHR_I32",
1325   VOP_I32_I32_I32, sra
1326 >;
1327 defm V_ASHRREV_I32 : VOP2Inst <
1328   0x00000018, "V_ASHRREV_I32", VOP_I32_I32_I32, null_frag, "V_ASHR_I32"
1329 >;
1330
1331 let hasPostISelHook = 1 in {
1332
1333 defm V_LSHL_B32 : VOP2Inst <0x00000019, "V_LSHL_B32", VOP_I32_I32_I32, shl>;
1334
1335 }
1336 defm V_LSHLREV_B32 : VOP2Inst <
1337   0x0000001a, "V_LSHLREV_B32", VOP_I32_I32_I32, null_frag, "V_LSHL_B32"
1338 >;
1339
1340 defm V_AND_B32 : VOP2Inst <0x0000001b, "V_AND_B32",
1341   VOP_I32_I32_I32, and>;
1342 defm V_OR_B32 : VOP2Inst <0x0000001c, "V_OR_B32",
1343   VOP_I32_I32_I32, or
1344 >;
1345 defm V_XOR_B32 : VOP2Inst <0x0000001d, "V_XOR_B32",
1346   VOP_I32_I32_I32, xor
1347 >;
1348
1349 } // End isCommutable = 1
1350
1351 defm V_BFM_B32 : VOP2Inst <0x0000001e, "V_BFM_B32",
1352   VOP_I32_I32_I32, AMDGPUbfm>;
1353 defm V_MAC_F32 : VOP2Inst <0x0000001f, "V_MAC_F32", VOP_F32_F32_F32>;
1354 defm V_MADMK_F32 : VOP2Inst <0x00000020, "V_MADMK_F32", VOP_F32_F32_F32>;
1355 defm V_MADAK_F32 : VOP2Inst <0x00000021, "V_MADAK_F32", VOP_F32_F32_F32>;
1356 defm V_BCNT_U32_B32 : VOP2Inst <0x00000022, "V_BCNT_U32_B32", VOP_I32_I32_I32>;
1357 defm V_MBCNT_LO_U32_B32 : VOP2Inst <0x00000023, "V_MBCNT_LO_U32_B32",
1358   VOP_I32_I32_I32
1359 >;
1360 defm V_MBCNT_HI_U32_B32 : VOP2Inst <0x00000024, "V_MBCNT_HI_U32_B32",
1361   VOP_I32_I32_I32
1362 >;
1363
1364 let isCommutable = 1, Defs = [VCC] in { // Carry-out goes to VCC
1365 // No patterns so that the scalar instructions are always selected.
1366 // The scalar versions will be replaced with vector when needed later.
1367 defm V_ADD_I32 : VOP2bInst <0x00000025, "V_ADD_I32",
1368   VOP_I32_I32_I32, add
1369 >;
1370 defm V_SUB_I32 : VOP2bInst <0x00000026, "V_SUB_I32",
1371   VOP_I32_I32_I32, sub
1372 >;
1373 defm V_SUBREV_I32 : VOP2bInst <0x00000027, "V_SUBREV_I32",
1374   VOP_I32_I32_I32, null_frag, "V_SUB_I32"
1375 >;
1376
1377 let Uses = [VCC] in { // Carry-in comes from VCC
1378 defm V_ADDC_U32 : VOP2bInst <0x00000028, "V_ADDC_U32",
1379   VOP_I32_I32_I32_VCC, adde
1380 >;
1381 defm V_SUBB_U32 : VOP2bInst <0x00000029, "V_SUBB_U32",
1382   VOP_I32_I32_I32_VCC, sube
1383 >;
1384 defm V_SUBBREV_U32 : VOP2bInst <0x0000002a, "V_SUBBREV_U32",
1385   VOP_I32_I32_I32_VCC, null_frag, "V_SUBB_U32"
1386 >;
1387
1388 } // End Uses = [VCC]
1389 } // End isCommutable = 1, Defs = [VCC]
1390
1391 defm V_LDEXP_F32 : VOP2Inst <0x0000002b, "V_LDEXP_F32",
1392   VOP_F32_F32_F32
1393 >;
1394 ////def V_CVT_PKACCUM_U8_F32 : VOP2_U8 <0x0000002c, "V_CVT_PKACCUM_U8_F32", []>;
1395 ////def V_CVT_PKNORM_I16_F32 : VOP2_I16 <0x0000002d, "V_CVT_PKNORM_I16_F32", []>;
1396 ////def V_CVT_PKNORM_U16_F32 : VOP2_U16 <0x0000002e, "V_CVT_PKNORM_U16_F32", []>;
1397 defm V_CVT_PKRTZ_F16_F32 : VOP2Inst <0x0000002f, "V_CVT_PKRTZ_F16_F32",
1398  VOP_I32_F32_F32, int_SI_packf16
1399 >;
1400 ////def V_CVT_PK_U16_U32 : VOP2_U16 <0x00000030, "V_CVT_PK_U16_U32", []>;
1401 ////def V_CVT_PK_I16_I32 : VOP2_I16 <0x00000031, "V_CVT_PK_I16_I32", []>;
1402
1403 //===----------------------------------------------------------------------===//
1404 // VOP3 Instructions
1405 //===----------------------------------------------------------------------===//
1406
1407 defm V_MAD_LEGACY_F32 : VOP3Inst <0x00000140, "V_MAD_LEGACY_F32",
1408   VOP_F32_F32_F32_F32
1409 >;
1410 defm V_MAD_F32 : VOP3Inst <0x00000141, "V_MAD_F32",
1411   VOP_F32_F32_F32_F32, fmad
1412 >;
1413 defm V_MAD_I32_I24 : VOP3Inst <0x00000142, "V_MAD_I32_I24",
1414   VOP_I32_I32_I32_I32, AMDGPUmad_i24
1415 >;
1416 defm V_MAD_U32_U24 : VOP3Inst <0x00000143, "V_MAD_U32_U24",
1417   VOP_I32_I32_I32_I32, AMDGPUmad_u24
1418 >;
1419
1420 defm V_CUBEID_F32 : VOP3Inst <0x00000144, "V_CUBEID_F32",
1421   VOP_F32_F32_F32_F32
1422 >;
1423 defm V_CUBESC_F32 : VOP3Inst <0x00000145, "V_CUBESC_F32",
1424   VOP_F32_F32_F32_F32
1425 >;
1426 defm V_CUBETC_F32 : VOP3Inst <0x00000146, "V_CUBETC_F32",
1427   VOP_F32_F32_F32_F32
1428 >;
1429 defm V_CUBEMA_F32 : VOP3Inst <0x00000147, "V_CUBEMA_F32",
1430   VOP_F32_F32_F32_F32
1431 >;
1432
1433 let neverHasSideEffects = 1, mayLoad = 0, mayStore = 0 in {
1434 defm V_BFE_U32 : VOP3Inst <0x00000148, "V_BFE_U32",
1435   VOP_I32_I32_I32_I32, AMDGPUbfe_u32
1436 >;
1437 defm V_BFE_I32 : VOP3Inst <0x00000149, "V_BFE_I32",
1438   VOP_I32_I32_I32_I32, AMDGPUbfe_i32
1439 >;
1440 }
1441
1442 defm V_BFI_B32 : VOP3Inst <0x0000014a, "V_BFI_B32",
1443   VOP_I32_I32_I32_I32, AMDGPUbfi
1444 >;
1445 defm V_FMA_F32 : VOP3Inst <0x0000014b, "V_FMA_F32",
1446   VOP_F32_F32_F32_F32, fma
1447 >;
1448 defm V_FMA_F64 : VOP3Inst <0x0000014c, "V_FMA_F64",
1449   VOP_F64_F64_F64_F64, fma
1450 >;
1451 //def V_LERP_U8 : VOP3_U8 <0x0000014d, "V_LERP_U8", []>;
1452 defm V_ALIGNBIT_B32 : VOP3Inst <0x0000014e, "V_ALIGNBIT_B32",
1453   VOP_I32_I32_I32_I32
1454 >;
1455 defm V_ALIGNBYTE_B32 : VOP3Inst <0x0000014f, "V_ALIGNBYTE_B32",
1456   VOP_I32_I32_I32_I32
1457 >;
1458 defm V_MULLIT_F32 : VOP3Inst <0x00000150, "V_MULLIT_F32",
1459   VOP_F32_F32_F32_F32>;
1460 ////def V_MIN3_F32 : VOP3_MIN3 <0x00000151, "V_MIN3_F32", []>;
1461 ////def V_MIN3_I32 : VOP3_MIN3 <0x00000152, "V_MIN3_I32", []>;
1462 ////def V_MIN3_U32 : VOP3_MIN3 <0x00000153, "V_MIN3_U32", []>;
1463 ////def V_MAX3_F32 : VOP3_MAX3 <0x00000154, "V_MAX3_F32", []>;
1464 ////def V_MAX3_I32 : VOP3_MAX3 <0x00000155, "V_MAX3_I32", []>;
1465 ////def V_MAX3_U32 : VOP3_MAX3 <0x00000156, "V_MAX3_U32", []>;
1466 ////def V_MED3_F32 : VOP3_MED3 <0x00000157, "V_MED3_F32", []>;
1467 ////def V_MED3_I32 : VOP3_MED3 <0x00000158, "V_MED3_I32", []>;
1468 ////def V_MED3_U32 : VOP3_MED3 <0x00000159, "V_MED3_U32", []>;
1469 //def V_SAD_U8 : VOP3_U8 <0x0000015a, "V_SAD_U8", []>;
1470 //def V_SAD_HI_U8 : VOP3_U8 <0x0000015b, "V_SAD_HI_U8", []>;
1471 //def V_SAD_U16 : VOP3_U16 <0x0000015c, "V_SAD_U16", []>;
1472 defm V_SAD_U32 : VOP3Inst <0x0000015d, "V_SAD_U32",
1473   VOP_I32_I32_I32_I32
1474 >;
1475 ////def V_CVT_PK_U8_F32 : VOP3_U8 <0x0000015e, "V_CVT_PK_U8_F32", []>;
1476 defm V_DIV_FIXUP_F32 : VOP3Inst <
1477   0x0000015f, "V_DIV_FIXUP_F32", VOP_F32_F32_F32_F32, AMDGPUdiv_fixup
1478 >;
1479 defm V_DIV_FIXUP_F64 : VOP3Inst <
1480   0x00000160, "V_DIV_FIXUP_F64", VOP_F64_F64_F64_F64, AMDGPUdiv_fixup
1481 >;
1482
1483 defm V_LSHL_B64 : VOP3Inst <0x00000161, "V_LSHL_B64",
1484   VOP_I64_I64_I32, shl
1485 >;
1486 defm V_LSHR_B64 : VOP3Inst <0x00000162, "V_LSHR_B64",
1487   VOP_I64_I64_I32, srl
1488 >;
1489 defm V_ASHR_I64 : VOP3Inst <0x00000163, "V_ASHR_I64",
1490   VOP_I64_I64_I32, sra
1491 >;
1492
1493 let isCommutable = 1 in {
1494
1495 defm V_ADD_F64 : VOP3Inst <0x00000164, "V_ADD_F64",
1496   VOP_F64_F64_F64, fadd
1497 >;
1498 defm V_MUL_F64 : VOP3Inst <0x00000165, "V_MUL_F64",
1499   VOP_F64_F64_F64, fmul
1500 >;
1501 defm V_MIN_F64 : VOP3Inst <0x00000166, "V_MIN_F64",
1502   VOP_F64_F64_F64
1503 >;
1504 defm V_MAX_F64 : VOP3Inst <0x00000167, "V_MAX_F64",
1505   VOP_F64_F64_F64
1506 >;
1507
1508 } // isCommutable = 1
1509
1510 defm V_LDEXP_F64 : VOP3Inst <0x00000168, "V_LDEXP_F64",
1511   VOP_F32_F32_I32
1512 >;
1513
1514 let isCommutable = 1 in {
1515
1516 defm V_MUL_LO_U32 : VOP3Inst <0x00000169, "V_MUL_LO_U32",
1517   VOP_I32_I32_I32
1518 >;
1519 defm V_MUL_HI_U32 : VOP3Inst <0x0000016a, "V_MUL_HI_U32",
1520   VOP_I32_I32_I32
1521 >;
1522 defm V_MUL_LO_I32 : VOP3Inst <0x0000016b, "V_MUL_LO_I32",
1523   VOP_I32_I32_I32
1524 >;
1525 defm V_MUL_HI_I32 : VOP3Inst <0x0000016c, "V_MUL_HI_I32",
1526   VOP_I32_I32_I32
1527 >;
1528
1529 } // isCommutable = 1
1530
1531 defm V_DIV_SCALE_F32 : VOP3b_32 <0x0000016d, "V_DIV_SCALE_F32", []>;
1532
1533 // Double precision division pre-scale.
1534 defm V_DIV_SCALE_F64 : VOP3b_64 <0x0000016e, "V_DIV_SCALE_F64", []>;
1535
1536 defm V_DIV_FMAS_F32 : VOP3Inst <0x0000016f, "V_DIV_FMAS_F32",
1537   VOP_F32_F32_F32_F32, AMDGPUdiv_fmas
1538 >;
1539 defm V_DIV_FMAS_F64 : VOP3Inst <0x00000170, "V_DIV_FMAS_F64",
1540   VOP_F64_F64_F64_F64, AMDGPUdiv_fmas
1541 >;
1542 //def V_MSAD_U8 : VOP3_U8 <0x00000171, "V_MSAD_U8", []>;
1543 //def V_QSAD_U8 : VOP3_U8 <0x00000172, "V_QSAD_U8", []>;
1544 //def V_MQSAD_U8 : VOP3_U8 <0x00000173, "V_MQSAD_U8", []>;
1545 defm V_TRIG_PREOP_F64 : VOP3Inst <
1546   0x00000174, "V_TRIG_PREOP_F64", VOP_F64_F64_I32, AMDGPUtrig_preop
1547 >;
1548
1549 //===----------------------------------------------------------------------===//
1550 // Pseudo Instructions
1551 //===----------------------------------------------------------------------===//
1552
1553 let isCodeGenOnly = 1, isPseudo = 1 in {
1554
1555 def V_MOV_I1 : InstSI <
1556   (outs VReg_1:$dst),
1557   (ins i1imm:$src),
1558   "", [(set i1:$dst, (imm:$src))]
1559 >;
1560
1561 def V_AND_I1 : InstSI <
1562    (outs VReg_1:$dst), (ins VReg_1:$src0, VReg_1:$src1), "",
1563    [(set i1:$dst, (and i1:$src0, i1:$src1))]
1564 >;
1565
1566 def V_OR_I1 : InstSI <
1567    (outs VReg_1:$dst), (ins VReg_1:$src0, VReg_1:$src1), "",
1568    [(set i1:$dst, (or i1:$src0, i1:$src1))]
1569 >;
1570
1571 def V_XOR_I1 : InstSI <
1572   (outs VReg_1:$dst), (ins VReg_1:$src0, VReg_1:$src1), "",
1573   [(set i1:$dst, (xor i1:$src0, i1:$src1))]
1574 >;
1575
1576 // SI pseudo instructions. These are used by the CFG structurizer pass
1577 // and should be lowered to ISA instructions prior to codegen.
1578
1579 let mayLoad = 1, mayStore = 1, hasSideEffects = 1,
1580     Uses = [EXEC], Defs = [EXEC] in {
1581
1582 let isBranch = 1, isTerminator = 1 in {
1583
1584 def SI_IF: InstSI <
1585   (outs SReg_64:$dst),
1586   (ins SReg_64:$vcc, brtarget:$target),
1587   "",
1588   [(set i64:$dst, (int_SI_if i1:$vcc, bb:$target))]
1589 >;
1590
1591 def SI_ELSE : InstSI <
1592   (outs SReg_64:$dst),
1593   (ins SReg_64:$src, brtarget:$target),
1594   "",
1595   [(set i64:$dst, (int_SI_else i64:$src, bb:$target))]
1596 > {
1597   let Constraints = "$src = $dst";
1598 }
1599
1600 def SI_LOOP : InstSI <
1601   (outs),
1602   (ins SReg_64:$saved, brtarget:$target),
1603   "SI_LOOP $saved, $target",
1604   [(int_SI_loop i64:$saved, bb:$target)]
1605 >;
1606
1607 } // end isBranch = 1, isTerminator = 1
1608
1609 def SI_BREAK : InstSI <
1610   (outs SReg_64:$dst),
1611   (ins SReg_64:$src),
1612   "SI_ELSE $dst, $src",
1613   [(set i64:$dst, (int_SI_break i64:$src))]
1614 >;
1615
1616 def SI_IF_BREAK : InstSI <
1617   (outs SReg_64:$dst),
1618   (ins SReg_64:$vcc, SReg_64:$src),
1619   "SI_IF_BREAK $dst, $vcc, $src",
1620   [(set i64:$dst, (int_SI_if_break i1:$vcc, i64:$src))]
1621 >;
1622
1623 def SI_ELSE_BREAK : InstSI <
1624   (outs SReg_64:$dst),
1625   (ins SReg_64:$src0, SReg_64:$src1),
1626   "SI_ELSE_BREAK $dst, $src0, $src1",
1627   [(set i64:$dst, (int_SI_else_break i64:$src0, i64:$src1))]
1628 >;
1629
1630 def SI_END_CF : InstSI <
1631   (outs),
1632   (ins SReg_64:$saved),
1633   "SI_END_CF $saved",
1634   [(int_SI_end_cf i64:$saved)]
1635 >;
1636
1637 def SI_KILL : InstSI <
1638   (outs),
1639   (ins VSrc_32:$src),
1640   "SI_KILL $src",
1641   [(int_AMDGPU_kill f32:$src)]
1642 >;
1643
1644 } // end mayLoad = 1, mayStore = 1, hasSideEffects = 1
1645   // Uses = [EXEC], Defs = [EXEC]
1646
1647 let Uses = [EXEC], Defs = [EXEC,VCC,M0] in {
1648
1649 //defm SI_ : RegisterLoadStore <VReg_32, FRAMEri, ADDRIndirect>;
1650
1651 let UseNamedOperandTable = 1 in {
1652
1653 def SI_RegisterLoad : InstSI <
1654   (outs VReg_32:$dst, SReg_64:$temp),
1655   (ins FRAMEri32:$addr, i32imm:$chan),
1656   "", []
1657 > {
1658   let isRegisterLoad = 1;
1659   let mayLoad = 1;
1660 }
1661
1662 class SIRegStore<dag outs> : InstSI <
1663   outs,
1664   (ins VReg_32:$val, FRAMEri32:$addr, i32imm:$chan),
1665   "", []
1666 > {
1667   let isRegisterStore = 1;
1668   let mayStore = 1;
1669 }
1670
1671 let usesCustomInserter = 1 in {
1672 def SI_RegisterStorePseudo : SIRegStore<(outs)>;
1673 } // End usesCustomInserter = 1
1674 def SI_RegisterStore : SIRegStore<(outs SReg_64:$temp)>;
1675
1676
1677 } // End UseNamedOperandTable = 1
1678
1679 def SI_INDIRECT_SRC : InstSI <
1680   (outs VReg_32:$dst, SReg_64:$temp),
1681   (ins unknown:$src, VSrc_32:$idx, i32imm:$off),
1682   "SI_INDIRECT_SRC $dst, $temp, $src, $idx, $off",
1683   []
1684 >;
1685
1686 class SI_INDIRECT_DST<RegisterClass rc> : InstSI <
1687   (outs rc:$dst, SReg_64:$temp),
1688   (ins unknown:$src, VSrc_32:$idx, i32imm:$off, VReg_32:$val),
1689   "SI_INDIRECT_DST $dst, $temp, $src, $idx, $off, $val",
1690   []
1691 > {
1692   let Constraints = "$src = $dst";
1693 }
1694
1695 def SI_INDIRECT_DST_V1 : SI_INDIRECT_DST<VReg_32>;
1696 def SI_INDIRECT_DST_V2 : SI_INDIRECT_DST<VReg_64>;
1697 def SI_INDIRECT_DST_V4 : SI_INDIRECT_DST<VReg_128>;
1698 def SI_INDIRECT_DST_V8 : SI_INDIRECT_DST<VReg_256>;
1699 def SI_INDIRECT_DST_V16 : SI_INDIRECT_DST<VReg_512>;
1700
1701 } // Uses = [EXEC,VCC,M0], Defs = [EXEC,VCC,M0]
1702
1703 let usesCustomInserter = 1 in {
1704
1705 // This pseudo instruction takes a pointer as input and outputs a resource
1706 // constant that can be used with the ADDR64 MUBUF instructions.
1707 def SI_ADDR64_RSRC : InstSI <
1708   (outs SReg_128:$srsrc),
1709   (ins SSrc_64:$ptr),
1710   "", []
1711 >;
1712
1713 def SI_BUFFER_RSRC : InstSI <
1714   (outs SReg_128:$srsrc),
1715   (ins SReg_32:$ptr_lo, SReg_32:$ptr_hi, SSrc_32:$data_lo, SSrc_32:$data_hi),
1716   "", []
1717 >;
1718
1719 def V_SUB_F64 : InstSI <
1720   (outs VReg_64:$dst),
1721   (ins VReg_64:$src0, VReg_64:$src1),
1722   "V_SUB_F64 $dst, $src0, $src1",
1723   [(set f64:$dst, (fsub f64:$src0, f64:$src1))]
1724 >;
1725
1726 } // end usesCustomInserter
1727
1728 multiclass SI_SPILL_SGPR <RegisterClass sgpr_class> {
1729
1730   def _SAVE : InstSI <
1731     (outs VReg_32:$dst),
1732     (ins sgpr_class:$src, i32imm:$frame_idx),
1733     "", []
1734   >;
1735
1736   def _RESTORE : InstSI <
1737     (outs sgpr_class:$dst),
1738     (ins VReg_32:$src, i32imm:$frame_idx),
1739     "", []
1740   >;
1741
1742 }
1743
1744 defm SI_SPILL_S32  : SI_SPILL_SGPR <SReg_32>;
1745 defm SI_SPILL_S64  : SI_SPILL_SGPR <SReg_64>;
1746 defm SI_SPILL_S128 : SI_SPILL_SGPR <SReg_128>;
1747 defm SI_SPILL_S256 : SI_SPILL_SGPR <SReg_256>;
1748 defm SI_SPILL_S512 : SI_SPILL_SGPR <SReg_512>;
1749
1750 let Defs = [SCC] in {
1751
1752 def SI_CONSTDATA_PTR : InstSI <
1753   (outs SReg_64:$dst),
1754   (ins),
1755   "", [(set SReg_64:$dst, (i64 SIconstdata_ptr))]
1756 >;
1757
1758 } // End Defs = [SCC]
1759
1760 } // end IsCodeGenOnly, isPseudo
1761
1762 } // end SubtargetPredicate = SI
1763
1764 let Predicates = [isSI] in {
1765
1766 def : Pat<
1767   (int_AMDGPU_cndlt f32:$src0, f32:$src1, f32:$src2),
1768   (V_CNDMASK_B32_e64 $src2, $src1,
1769                      (V_CMP_GT_F32_e64 SRCMODS.NONE, 0, SRCMODS.NONE, $src0,
1770                                        DSTCLAMP.NONE, DSTOMOD.NONE))
1771 >;
1772
1773 def : Pat <
1774   (int_AMDGPU_kilp),
1775   (SI_KILL 0xbf800000)
1776 >;
1777
1778 /* int_SI_vs_load_input */
1779 def : Pat<
1780   (SIload_input v4i32:$tlst, imm:$attr_offset, i32:$buf_idx_vgpr),
1781   (BUFFER_LOAD_FORMAT_XYZW_IDXEN $tlst, $buf_idx_vgpr, imm:$attr_offset, 0, 0, 0, 0)
1782 >;
1783
1784 /* int_SI_export */
1785 def : Pat <
1786   (int_SI_export imm:$en, imm:$vm, imm:$done, imm:$tgt, imm:$compr,
1787                  f32:$src0, f32:$src1, f32:$src2, f32:$src3),
1788   (EXP imm:$en, imm:$tgt, imm:$compr, imm:$done, imm:$vm,
1789        $src0, $src1, $src2, $src3)
1790 >;
1791
1792 //===----------------------------------------------------------------------===//
1793 // SMRD Patterns
1794 //===----------------------------------------------------------------------===//
1795
1796 multiclass SMRD_Pattern <SMRD Instr_IMM, SMRD Instr_SGPR, ValueType vt> {
1797
1798   // 1. Offset as 8bit DWORD immediate
1799   def : Pat <
1800     (constant_load (add i64:$sbase, (i64 IMM8bitDWORD:$offset))),
1801     (vt (Instr_IMM $sbase, (as_dword_i32imm $offset)))
1802   >;
1803
1804   // 2. Offset loaded in an 32bit SGPR
1805   def : Pat <
1806     (constant_load (add i64:$sbase, (i64 IMM32bit:$offset))),
1807     (vt (Instr_SGPR $sbase, (S_MOV_B32 (i32 (as_i32imm $offset)))))
1808   >;
1809
1810   // 3. No offset at all
1811   def : Pat <
1812     (constant_load i64:$sbase),
1813     (vt (Instr_IMM $sbase, 0))
1814   >;
1815 }
1816
1817 defm : SMRD_Pattern <S_LOAD_DWORD_IMM, S_LOAD_DWORD_SGPR, f32>;
1818 defm : SMRD_Pattern <S_LOAD_DWORD_IMM, S_LOAD_DWORD_SGPR, i32>;
1819 defm : SMRD_Pattern <S_LOAD_DWORDX2_IMM, S_LOAD_DWORDX2_SGPR, v2i32>;
1820 defm : SMRD_Pattern <S_LOAD_DWORDX4_IMM, S_LOAD_DWORDX4_SGPR, v4i32>;
1821 defm : SMRD_Pattern <S_LOAD_DWORDX8_IMM, S_LOAD_DWORDX8_SGPR, v32i8>;
1822 defm : SMRD_Pattern <S_LOAD_DWORDX8_IMM, S_LOAD_DWORDX8_SGPR, v8i32>;
1823 defm : SMRD_Pattern <S_LOAD_DWORDX16_IMM, S_LOAD_DWORDX16_SGPR, v16i32>;
1824
1825 // 1. Offset as 8bit DWORD immediate
1826 def : Pat <
1827   (SIload_constant v4i32:$sbase, IMM8bitDWORD:$offset),
1828   (S_BUFFER_LOAD_DWORD_IMM $sbase, (as_dword_i32imm $offset))
1829 >;
1830
1831 // 2. Offset loaded in an 32bit SGPR
1832 def : Pat <
1833   (SIload_constant v4i32:$sbase, imm:$offset),
1834   (S_BUFFER_LOAD_DWORD_SGPR $sbase, (S_MOV_B32 imm:$offset))
1835 >;
1836
1837 } // Predicates = [isSI] in {
1838
1839 //===----------------------------------------------------------------------===//
1840 // SOP1 Patterns
1841 //===----------------------------------------------------------------------===//
1842
1843 let Predicates = [isSI, isCFDepth0] in {
1844
1845 def : Pat <
1846   (i64 (ctpop i64:$src)),
1847   (INSERT_SUBREG (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
1848     (S_BCNT1_I32_B64 $src), sub0),
1849     (S_MOV_B32 0), sub1)
1850 >;
1851
1852 //===----------------------------------------------------------------------===//
1853 // SOP2 Patterns
1854 //===----------------------------------------------------------------------===//
1855
1856 // V_ADD_I32_e32/S_ADD_I32 produces carry in VCC/SCC. For the vector
1857 // case, the sgpr-copies pass will fix this to use the vector version.
1858 def : Pat <
1859   (i32 (addc i32:$src0, i32:$src1)),
1860   (S_ADD_I32 $src0, $src1)
1861 >;
1862
1863 } // Predicates = [isSI, isCFDepth0]
1864
1865 let  Predicates = [isSI] in {
1866
1867 //===----------------------------------------------------------------------===//
1868 // SOPP Patterns
1869 //===----------------------------------------------------------------------===//
1870
1871 def : Pat <
1872   (int_AMDGPU_barrier_global),
1873   (S_BARRIER)
1874 >;
1875
1876 //===----------------------------------------------------------------------===//
1877 // VOP1 Patterns
1878 //===----------------------------------------------------------------------===//
1879
1880 let Predicates = [UnsafeFPMath] in {
1881 def : RcpPat<V_RCP_F64_e32, f64>;
1882 defm : RsqPat<V_RSQ_F64_e32, f64>;
1883 defm : RsqPat<V_RSQ_F32_e32, f32>;
1884 }
1885
1886 //===----------------------------------------------------------------------===//
1887 // VOP2 Patterns
1888 //===----------------------------------------------------------------------===//
1889
1890 class BinOp64Pat <SDNode node, Instruction inst> : Pat <
1891   (node i64:$src0, i64:$src1),
1892   (INSERT_SUBREG (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
1893     (inst  (EXTRACT_SUBREG i64:$src0, sub0),
1894                   (EXTRACT_SUBREG i64:$src1, sub0)), sub0),
1895     (inst (EXTRACT_SUBREG i64:$src0, sub1),
1896                   (EXTRACT_SUBREG i64:$src1, sub1)), sub1)
1897 >;
1898
1899 def : BinOp64Pat <or, V_OR_B32_e32>;
1900 def : BinOp64Pat <xor, V_XOR_B32_e32>;
1901
1902 class SextInReg <ValueType vt, int ShiftAmt> : Pat <
1903   (sext_inreg i32:$src0, vt),
1904   (V_ASHRREV_I32_e32 ShiftAmt, (V_LSHLREV_B32_e32 ShiftAmt, $src0))
1905 >;
1906
1907 def : SextInReg <i8, 24>;
1908 def : SextInReg <i16, 16>;
1909
1910 def : Pat <
1911   (i32 (add (i32 (ctpop i32:$popcnt)), i32:$val)),
1912   (V_BCNT_U32_B32_e32 $popcnt, $val)
1913 >;
1914
1915 def : Pat <
1916    (i32 (ctpop i32:$popcnt)),
1917    (V_BCNT_U32_B32_e64 $popcnt, 0)
1918 >;
1919
1920 def : Pat <
1921   (i64 (ctpop i64:$src)),
1922   (INSERT_SUBREG
1923     (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
1924       (V_BCNT_U32_B32_e32 (EXTRACT_SUBREG $src, sub1),
1925         (V_BCNT_U32_B32_e64 (EXTRACT_SUBREG $src, sub0), 0)),
1926       sub0),
1927     (V_MOV_B32_e32 0), sub1)
1928 >;
1929
1930 def : Pat <
1931   (addc i32:$src0, i32:$src1),
1932   (V_ADD_I32_e32 $src0, $src1)
1933 >;
1934
1935 /********** ======================= **********/
1936 /********** Image sampling patterns **********/
1937 /********** ======================= **********/
1938
1939 // Image + sampler
1940 class SampleRawPattern<SDPatternOperator name, MIMG opcode, ValueType vt> : Pat <
1941   (name vt:$addr, v8i32:$rsrc, v4i32:$sampler, i32:$dmask, i32:$unorm,
1942         i32:$r128, i32:$da, i32:$glc, i32:$slc, i32:$tfe, i32:$lwe),
1943   (opcode (as_i32imm $dmask), (as_i1imm $unorm), (as_i1imm $glc), (as_i1imm $da),
1944           (as_i1imm $r128), (as_i1imm $tfe), (as_i1imm $lwe), (as_i1imm $slc),
1945           $addr, $rsrc, $sampler)
1946 >;
1947
1948 multiclass SampleRawPatterns<SDPatternOperator name, string opcode> {
1949   def : SampleRawPattern<name, !cast<MIMG>(opcode # _V4_V1), i32>;
1950   def : SampleRawPattern<name, !cast<MIMG>(opcode # _V4_V2), v2i32>;
1951   def : SampleRawPattern<name, !cast<MIMG>(opcode # _V4_V4), v4i32>;
1952   def : SampleRawPattern<name, !cast<MIMG>(opcode # _V4_V8), v8i32>;
1953   def : SampleRawPattern<name, !cast<MIMG>(opcode # _V4_V16), v16i32>;
1954 }
1955
1956 // Image only
1957 class ImagePattern<SDPatternOperator name, MIMG opcode, ValueType vt> : Pat <
1958   (name vt:$addr, v8i32:$rsrc, i32:$dmask, i32:$unorm,
1959         i32:$r128, i32:$da, i32:$glc, i32:$slc, i32:$tfe, i32:$lwe),
1960   (opcode (as_i32imm $dmask), (as_i1imm $unorm), (as_i1imm $glc), (as_i1imm $da),
1961           (as_i1imm $r128), (as_i1imm $tfe), (as_i1imm $lwe), (as_i1imm $slc),
1962           $addr, $rsrc)
1963 >;
1964
1965 multiclass ImagePatterns<SDPatternOperator name, string opcode> {
1966   def : ImagePattern<name, !cast<MIMG>(opcode # _V4_V1), i32>;
1967   def : ImagePattern<name, !cast<MIMG>(opcode # _V4_V2), v2i32>;
1968   def : ImagePattern<name, !cast<MIMG>(opcode # _V4_V4), v4i32>;
1969 }
1970
1971 // Basic sample
1972 defm : SampleRawPatterns<int_SI_image_sample,           "IMAGE_SAMPLE">;
1973 defm : SampleRawPatterns<int_SI_image_sample_cl,        "IMAGE_SAMPLE_CL">;
1974 defm : SampleRawPatterns<int_SI_image_sample_d,         "IMAGE_SAMPLE_D">;
1975 defm : SampleRawPatterns<int_SI_image_sample_d_cl,      "IMAGE_SAMPLE_D_CL">;
1976 defm : SampleRawPatterns<int_SI_image_sample_l,         "IMAGE_SAMPLE_L">;
1977 defm : SampleRawPatterns<int_SI_image_sample_b,         "IMAGE_SAMPLE_B">;
1978 defm : SampleRawPatterns<int_SI_image_sample_b_cl,      "IMAGE_SAMPLE_B_CL">;
1979 defm : SampleRawPatterns<int_SI_image_sample_lz,        "IMAGE_SAMPLE_LZ">;
1980 defm : SampleRawPatterns<int_SI_image_sample_cd,        "IMAGE_SAMPLE_CD">;
1981 defm : SampleRawPatterns<int_SI_image_sample_cd_cl,     "IMAGE_SAMPLE_CD_CL">;
1982
1983 // Sample with comparison
1984 defm : SampleRawPatterns<int_SI_image_sample_c,         "IMAGE_SAMPLE_C">;
1985 defm : SampleRawPatterns<int_SI_image_sample_c_cl,      "IMAGE_SAMPLE_C_CL">;
1986 defm : SampleRawPatterns<int_SI_image_sample_c_d,       "IMAGE_SAMPLE_C_D">;
1987 defm : SampleRawPatterns<int_SI_image_sample_c_d_cl,    "IMAGE_SAMPLE_C_D_CL">;
1988 defm : SampleRawPatterns<int_SI_image_sample_c_l,       "IMAGE_SAMPLE_C_L">;
1989 defm : SampleRawPatterns<int_SI_image_sample_c_b,       "IMAGE_SAMPLE_C_B">;
1990 defm : SampleRawPatterns<int_SI_image_sample_c_b_cl,    "IMAGE_SAMPLE_C_B_CL">;
1991 defm : SampleRawPatterns<int_SI_image_sample_c_lz,      "IMAGE_SAMPLE_C_LZ">;
1992 defm : SampleRawPatterns<int_SI_image_sample_c_cd,      "IMAGE_SAMPLE_C_CD">;
1993 defm : SampleRawPatterns<int_SI_image_sample_c_cd_cl,   "IMAGE_SAMPLE_C_CD_CL">;
1994
1995 // Sample with offsets
1996 defm : SampleRawPatterns<int_SI_image_sample_o,         "IMAGE_SAMPLE_O">;
1997 defm : SampleRawPatterns<int_SI_image_sample_cl_o,      "IMAGE_SAMPLE_CL_O">;
1998 defm : SampleRawPatterns<int_SI_image_sample_d_o,       "IMAGE_SAMPLE_D_O">;
1999 defm : SampleRawPatterns<int_SI_image_sample_d_cl_o,    "IMAGE_SAMPLE_D_CL_O">;
2000 defm : SampleRawPatterns<int_SI_image_sample_l_o,       "IMAGE_SAMPLE_L_O">;
2001 defm : SampleRawPatterns<int_SI_image_sample_b_o,       "IMAGE_SAMPLE_B_O">;
2002 defm : SampleRawPatterns<int_SI_image_sample_b_cl_o,    "IMAGE_SAMPLE_B_CL_O">;
2003 defm : SampleRawPatterns<int_SI_image_sample_lz_o,      "IMAGE_SAMPLE_LZ_O">;
2004 defm : SampleRawPatterns<int_SI_image_sample_cd_o,      "IMAGE_SAMPLE_CD_O">;
2005 defm : SampleRawPatterns<int_SI_image_sample_cd_cl_o,   "IMAGE_SAMPLE_CD_CL_O">;
2006
2007 // Sample with comparison and offsets
2008 defm : SampleRawPatterns<int_SI_image_sample_c_o,       "IMAGE_SAMPLE_C_O">;
2009 defm : SampleRawPatterns<int_SI_image_sample_c_cl_o,    "IMAGE_SAMPLE_C_CL_O">;
2010 defm : SampleRawPatterns<int_SI_image_sample_c_d_o,     "IMAGE_SAMPLE_C_D_O">;
2011 defm : SampleRawPatterns<int_SI_image_sample_c_d_cl_o,  "IMAGE_SAMPLE_C_D_CL_O">;
2012 defm : SampleRawPatterns<int_SI_image_sample_c_l_o,     "IMAGE_SAMPLE_C_L_O">;
2013 defm : SampleRawPatterns<int_SI_image_sample_c_b_o,     "IMAGE_SAMPLE_C_B_O">;
2014 defm : SampleRawPatterns<int_SI_image_sample_c_b_cl_o,  "IMAGE_SAMPLE_C_B_CL_O">;
2015 defm : SampleRawPatterns<int_SI_image_sample_c_lz_o,    "IMAGE_SAMPLE_C_LZ_O">;
2016 defm : SampleRawPatterns<int_SI_image_sample_c_cd_o,    "IMAGE_SAMPLE_C_CD_O">;
2017 defm : SampleRawPatterns<int_SI_image_sample_c_cd_cl_o, "IMAGE_SAMPLE_C_CD_CL_O">;
2018
2019 // Gather opcodes
2020 // Only the variants which make sense are defined.
2021 def : SampleRawPattern<int_SI_gather4,           IMAGE_GATHER4_V4_V2,        v2i32>;
2022 def : SampleRawPattern<int_SI_gather4,           IMAGE_GATHER4_V4_V4,        v4i32>;
2023 def : SampleRawPattern<int_SI_gather4_cl,        IMAGE_GATHER4_CL_V4_V4,     v4i32>;
2024 def : SampleRawPattern<int_SI_gather4_l,         IMAGE_GATHER4_L_V4_V4,      v4i32>;
2025 def : SampleRawPattern<int_SI_gather4_b,         IMAGE_GATHER4_B_V4_V4,      v4i32>;
2026 def : SampleRawPattern<int_SI_gather4_b_cl,      IMAGE_GATHER4_B_CL_V4_V4,   v4i32>;
2027 def : SampleRawPattern<int_SI_gather4_b_cl,      IMAGE_GATHER4_B_CL_V4_V8,   v8i32>;
2028 def : SampleRawPattern<int_SI_gather4_lz,        IMAGE_GATHER4_LZ_V4_V2,     v2i32>;
2029 def : SampleRawPattern<int_SI_gather4_lz,        IMAGE_GATHER4_LZ_V4_V4,     v4i32>;
2030
2031 def : SampleRawPattern<int_SI_gather4_c,         IMAGE_GATHER4_C_V4_V4,      v4i32>;
2032 def : SampleRawPattern<int_SI_gather4_c_cl,      IMAGE_GATHER4_C_CL_V4_V4,   v4i32>;
2033 def : SampleRawPattern<int_SI_gather4_c_cl,      IMAGE_GATHER4_C_CL_V4_V8,   v8i32>;
2034 def : SampleRawPattern<int_SI_gather4_c_l,       IMAGE_GATHER4_C_L_V4_V4,    v4i32>;
2035 def : SampleRawPattern<int_SI_gather4_c_l,       IMAGE_GATHER4_C_L_V4_V8,    v8i32>;
2036 def : SampleRawPattern<int_SI_gather4_c_b,       IMAGE_GATHER4_C_B_V4_V4,    v4i32>;
2037 def : SampleRawPattern<int_SI_gather4_c_b,       IMAGE_GATHER4_C_B_V4_V8,    v8i32>;
2038 def : SampleRawPattern<int_SI_gather4_c_b_cl,    IMAGE_GATHER4_C_B_CL_V4_V8, v8i32>;
2039 def : SampleRawPattern<int_SI_gather4_c_lz,      IMAGE_GATHER4_C_LZ_V4_V4,   v4i32>;
2040
2041 def : SampleRawPattern<int_SI_gather4_o,         IMAGE_GATHER4_O_V4_V4,      v4i32>;
2042 def : SampleRawPattern<int_SI_gather4_cl_o,      IMAGE_GATHER4_CL_O_V4_V4,   v4i32>;
2043 def : SampleRawPattern<int_SI_gather4_cl_o,      IMAGE_GATHER4_CL_O_V4_V8,   v8i32>;
2044 def : SampleRawPattern<int_SI_gather4_l_o,       IMAGE_GATHER4_L_O_V4_V4,    v4i32>;
2045 def : SampleRawPattern<int_SI_gather4_l_o,       IMAGE_GATHER4_L_O_V4_V8,    v8i32>;
2046 def : SampleRawPattern<int_SI_gather4_b_o,       IMAGE_GATHER4_B_O_V4_V4,    v4i32>;
2047 def : SampleRawPattern<int_SI_gather4_b_o,       IMAGE_GATHER4_B_O_V4_V8,    v8i32>;
2048 def : SampleRawPattern<int_SI_gather4_b_cl_o,    IMAGE_GATHER4_B_CL_O_V4_V8, v8i32>;
2049 def : SampleRawPattern<int_SI_gather4_lz_o,      IMAGE_GATHER4_LZ_O_V4_V4,   v4i32>;
2050
2051 def : SampleRawPattern<int_SI_gather4_c_o,       IMAGE_GATHER4_C_O_V4_V4,    v4i32>;
2052 def : SampleRawPattern<int_SI_gather4_c_o,       IMAGE_GATHER4_C_O_V4_V8,    v8i32>;
2053 def : SampleRawPattern<int_SI_gather4_c_cl_o,    IMAGE_GATHER4_C_CL_O_V4_V8, v8i32>;
2054 def : SampleRawPattern<int_SI_gather4_c_l_o,     IMAGE_GATHER4_C_L_O_V4_V8,  v8i32>;
2055 def : SampleRawPattern<int_SI_gather4_c_b_o,     IMAGE_GATHER4_C_B_O_V4_V8,  v8i32>;
2056 def : SampleRawPattern<int_SI_gather4_c_b_cl_o,  IMAGE_GATHER4_C_B_CL_O_V4_V8, v8i32>;
2057 def : SampleRawPattern<int_SI_gather4_c_lz_o,    IMAGE_GATHER4_C_LZ_O_V4_V4, v4i32>;
2058 def : SampleRawPattern<int_SI_gather4_c_lz_o,    IMAGE_GATHER4_C_LZ_O_V4_V8, v8i32>;
2059
2060 def : SampleRawPattern<int_SI_getlod, IMAGE_GET_LOD_V4_V1, i32>;
2061 def : SampleRawPattern<int_SI_getlod, IMAGE_GET_LOD_V4_V2, v2i32>;
2062 def : SampleRawPattern<int_SI_getlod, IMAGE_GET_LOD_V4_V4, v4i32>;
2063
2064 def : ImagePattern<int_SI_getresinfo, IMAGE_GET_RESINFO_V4_V1, i32>;
2065 defm : ImagePatterns<int_SI_image_load, "IMAGE_LOAD">;
2066 defm : ImagePatterns<int_SI_image_load_mip, "IMAGE_LOAD_MIP">;
2067
2068 /* SIsample for simple 1D texture lookup */
2069 def : Pat <
2070   (SIsample i32:$addr, v32i8:$rsrc, v4i32:$sampler, imm),
2071   (IMAGE_SAMPLE_V4_V1 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
2072 >;
2073
2074 class SamplePattern<SDNode name, MIMG opcode, ValueType vt> : Pat <
2075     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, imm),
2076     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
2077 >;
2078
2079 class SampleRectPattern<SDNode name, MIMG opcode, ValueType vt> : Pat <
2080     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, TEX_RECT),
2081     (opcode 0xf, 1, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
2082 >;
2083
2084 class SampleArrayPattern<SDNode name, MIMG opcode, ValueType vt> : Pat <
2085     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, TEX_ARRAY),
2086     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc, $sampler)
2087 >;
2088
2089 class SampleShadowPattern<SDNode name, MIMG opcode,
2090                           ValueType vt> : Pat <
2091     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, TEX_SHADOW),
2092     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
2093 >;
2094
2095 class SampleShadowArrayPattern<SDNode name, MIMG opcode,
2096                                ValueType vt> : Pat <
2097     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, TEX_SHADOW_ARRAY),
2098     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc, $sampler)
2099 >;
2100
2101 /* SIsample* for texture lookups consuming more address parameters */
2102 multiclass SamplePatterns<MIMG sample, MIMG sample_c, MIMG sample_l,
2103                           MIMG sample_c_l, MIMG sample_b, MIMG sample_c_b,
2104 MIMG sample_d, MIMG sample_c_d, ValueType addr_type> {
2105   def : SamplePattern <SIsample, sample, addr_type>;
2106   def : SampleRectPattern <SIsample, sample, addr_type>;
2107   def : SampleArrayPattern <SIsample, sample, addr_type>;
2108   def : SampleShadowPattern <SIsample, sample_c, addr_type>;
2109   def : SampleShadowArrayPattern <SIsample, sample_c, addr_type>;
2110
2111   def : SamplePattern <SIsamplel, sample_l, addr_type>;
2112   def : SampleArrayPattern <SIsamplel, sample_l, addr_type>;
2113   def : SampleShadowPattern <SIsamplel, sample_c_l, addr_type>;
2114   def : SampleShadowArrayPattern <SIsamplel, sample_c_l, addr_type>;
2115
2116   def : SamplePattern <SIsampleb, sample_b, addr_type>;
2117   def : SampleArrayPattern <SIsampleb, sample_b, addr_type>;
2118   def : SampleShadowPattern <SIsampleb, sample_c_b, addr_type>;
2119   def : SampleShadowArrayPattern <SIsampleb, sample_c_b, addr_type>;
2120
2121   def : SamplePattern <SIsampled, sample_d, addr_type>;
2122   def : SampleArrayPattern <SIsampled, sample_d, addr_type>;
2123   def : SampleShadowPattern <SIsampled, sample_c_d, addr_type>;
2124   def : SampleShadowArrayPattern <SIsampled, sample_c_d, addr_type>;
2125 }
2126
2127 defm : SamplePatterns<IMAGE_SAMPLE_V4_V2, IMAGE_SAMPLE_C_V4_V2,
2128                       IMAGE_SAMPLE_L_V4_V2, IMAGE_SAMPLE_C_L_V4_V2,
2129                       IMAGE_SAMPLE_B_V4_V2, IMAGE_SAMPLE_C_B_V4_V2,
2130                       IMAGE_SAMPLE_D_V4_V2, IMAGE_SAMPLE_C_D_V4_V2,
2131                       v2i32>;
2132 defm : SamplePatterns<IMAGE_SAMPLE_V4_V4, IMAGE_SAMPLE_C_V4_V4,
2133                       IMAGE_SAMPLE_L_V4_V4, IMAGE_SAMPLE_C_L_V4_V4,
2134                       IMAGE_SAMPLE_B_V4_V4, IMAGE_SAMPLE_C_B_V4_V4,
2135                       IMAGE_SAMPLE_D_V4_V4, IMAGE_SAMPLE_C_D_V4_V4,
2136                       v4i32>;
2137 defm : SamplePatterns<IMAGE_SAMPLE_V4_V8, IMAGE_SAMPLE_C_V4_V8,
2138                       IMAGE_SAMPLE_L_V4_V8, IMAGE_SAMPLE_C_L_V4_V8,
2139                       IMAGE_SAMPLE_B_V4_V8, IMAGE_SAMPLE_C_B_V4_V8,
2140                       IMAGE_SAMPLE_D_V4_V8, IMAGE_SAMPLE_C_D_V4_V8,
2141                       v8i32>;
2142 defm : SamplePatterns<IMAGE_SAMPLE_V4_V16, IMAGE_SAMPLE_C_V4_V16,
2143                       IMAGE_SAMPLE_L_V4_V16, IMAGE_SAMPLE_C_L_V4_V16,
2144                       IMAGE_SAMPLE_B_V4_V16, IMAGE_SAMPLE_C_B_V4_V16,
2145                       IMAGE_SAMPLE_D_V4_V16, IMAGE_SAMPLE_C_D_V4_V16,
2146                       v16i32>;
2147
2148 /* int_SI_imageload for texture fetches consuming varying address parameters */
2149 class ImageLoadPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
2150     (name addr_type:$addr, v32i8:$rsrc, imm),
2151     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc)
2152 >;
2153
2154 class ImageLoadArrayPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
2155     (name addr_type:$addr, v32i8:$rsrc, TEX_ARRAY),
2156     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc)
2157 >;
2158
2159 class ImageLoadMSAAPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
2160     (name addr_type:$addr, v32i8:$rsrc, TEX_MSAA),
2161     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc)
2162 >;
2163
2164 class ImageLoadArrayMSAAPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
2165     (name addr_type:$addr, v32i8:$rsrc, TEX_ARRAY_MSAA),
2166     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc)
2167 >;
2168
2169 multiclass ImageLoadPatterns<MIMG opcode, ValueType addr_type> {
2170   def : ImageLoadPattern <int_SI_imageload, opcode, addr_type>;
2171   def : ImageLoadArrayPattern <int_SI_imageload, opcode, addr_type>;
2172 }
2173
2174 multiclass ImageLoadMSAAPatterns<MIMG opcode, ValueType addr_type> {
2175   def : ImageLoadMSAAPattern <int_SI_imageload, opcode, addr_type>;
2176   def : ImageLoadArrayMSAAPattern <int_SI_imageload, opcode, addr_type>;
2177 }
2178
2179 defm : ImageLoadPatterns<IMAGE_LOAD_MIP_V4_V2, v2i32>;
2180 defm : ImageLoadPatterns<IMAGE_LOAD_MIP_V4_V4, v4i32>;
2181
2182 defm : ImageLoadMSAAPatterns<IMAGE_LOAD_V4_V2, v2i32>;
2183 defm : ImageLoadMSAAPatterns<IMAGE_LOAD_V4_V4, v4i32>;
2184
2185 /* Image resource information */
2186 def : Pat <
2187   (int_SI_resinfo i32:$mipid, v32i8:$rsrc, imm),
2188   (IMAGE_GET_RESINFO_V4_V1 0xf, 0, 0, 0, 0, 0, 0, 0, (V_MOV_B32_e32 $mipid), $rsrc)
2189 >;
2190
2191 def : Pat <
2192   (int_SI_resinfo i32:$mipid, v32i8:$rsrc, TEX_ARRAY),
2193   (IMAGE_GET_RESINFO_V4_V1 0xf, 0, 0, 1, 0, 0, 0, 0, (V_MOV_B32_e32 $mipid), $rsrc)
2194 >;
2195
2196 def : Pat <
2197   (int_SI_resinfo i32:$mipid, v32i8:$rsrc, TEX_ARRAY_MSAA),
2198   (IMAGE_GET_RESINFO_V4_V1 0xf, 0, 0, 1, 0, 0, 0, 0, (V_MOV_B32_e32 $mipid), $rsrc)
2199 >;
2200
2201 /********** ============================================ **********/
2202 /********** Extraction, Insertion, Building and Casting  **********/
2203 /********** ============================================ **********/
2204
2205 foreach Index = 0-2 in {
2206   def Extract_Element_v2i32_#Index : Extract_Element <
2207     i32, v2i32, Index, !cast<SubRegIndex>(sub#Index)
2208   >;
2209   def Insert_Element_v2i32_#Index : Insert_Element <
2210     i32, v2i32, Index, !cast<SubRegIndex>(sub#Index)
2211   >;
2212
2213   def Extract_Element_v2f32_#Index : Extract_Element <
2214     f32, v2f32, Index, !cast<SubRegIndex>(sub#Index)
2215   >;
2216   def Insert_Element_v2f32_#Index : Insert_Element <
2217     f32, v2f32, Index, !cast<SubRegIndex>(sub#Index)
2218   >;
2219 }
2220
2221 foreach Index = 0-3 in {
2222   def Extract_Element_v4i32_#Index : Extract_Element <
2223     i32, v4i32, Index, !cast<SubRegIndex>(sub#Index)
2224   >;
2225   def Insert_Element_v4i32_#Index : Insert_Element <
2226     i32, v4i32, Index, !cast<SubRegIndex>(sub#Index)
2227   >;
2228
2229   def Extract_Element_v4f32_#Index : Extract_Element <
2230     f32, v4f32, Index, !cast<SubRegIndex>(sub#Index)
2231   >;
2232   def Insert_Element_v4f32_#Index : Insert_Element <
2233     f32, v4f32, Index, !cast<SubRegIndex>(sub#Index)
2234   >;
2235 }
2236
2237 foreach Index = 0-7 in {
2238   def Extract_Element_v8i32_#Index : Extract_Element <
2239     i32, v8i32, Index, !cast<SubRegIndex>(sub#Index)
2240   >;
2241   def Insert_Element_v8i32_#Index : Insert_Element <
2242     i32, v8i32, Index, !cast<SubRegIndex>(sub#Index)
2243   >;
2244
2245   def Extract_Element_v8f32_#Index : Extract_Element <
2246     f32, v8f32, Index, !cast<SubRegIndex>(sub#Index)
2247   >;
2248   def Insert_Element_v8f32_#Index : Insert_Element <
2249     f32, v8f32, Index, !cast<SubRegIndex>(sub#Index)
2250   >;
2251 }
2252
2253 foreach Index = 0-15 in {
2254   def Extract_Element_v16i32_#Index : Extract_Element <
2255     i32, v16i32, Index, !cast<SubRegIndex>(sub#Index)
2256   >;
2257   def Insert_Element_v16i32_#Index : Insert_Element <
2258     i32, v16i32, Index, !cast<SubRegIndex>(sub#Index)
2259   >;
2260
2261   def Extract_Element_v16f32_#Index : Extract_Element <
2262     f32, v16f32, Index, !cast<SubRegIndex>(sub#Index)
2263   >;
2264   def Insert_Element_v16f32_#Index : Insert_Element <
2265     f32, v16f32, Index, !cast<SubRegIndex>(sub#Index)
2266   >;
2267 }
2268
2269 def : BitConvert <i32, f32, SReg_32>;
2270 def : BitConvert <i32, f32, VReg_32>;
2271
2272 def : BitConvert <f32, i32, SReg_32>;
2273 def : BitConvert <f32, i32, VReg_32>;
2274
2275 def : BitConvert <i64, f64, VReg_64>;
2276
2277 def : BitConvert <f64, i64, VReg_64>;
2278
2279 def : BitConvert <v2f32, v2i32, VReg_64>;
2280 def : BitConvert <v2i32, v2f32, VReg_64>;
2281 def : BitConvert <v2i32, i64, VReg_64>;
2282 def : BitConvert <i64, v2i32, VReg_64>;
2283 def : BitConvert <v2f32, i64, VReg_64>;
2284 def : BitConvert <i64, v2f32, VReg_64>;
2285 def : BitConvert <v2i32, f64, VReg_64>;
2286 def : BitConvert <f64, v2i32, VReg_64>;
2287 def : BitConvert <v4f32, v4i32, VReg_128>;
2288 def : BitConvert <v4i32, v4f32, VReg_128>;
2289
2290 def : BitConvert <v8f32, v8i32, SReg_256>;
2291 def : BitConvert <v8i32, v8f32, SReg_256>;
2292 def : BitConvert <v8i32, v32i8, SReg_256>;
2293 def : BitConvert <v32i8, v8i32, SReg_256>;
2294 def : BitConvert <v8i32, v32i8, VReg_256>;
2295 def : BitConvert <v8i32, v8f32, VReg_256>;
2296 def : BitConvert <v8f32, v8i32, VReg_256>;
2297 def : BitConvert <v32i8, v8i32, VReg_256>;
2298
2299 def : BitConvert <v16i32, v16f32, VReg_512>;
2300 def : BitConvert <v16f32, v16i32, VReg_512>;
2301
2302 /********** =================== **********/
2303 /********** Src & Dst modifiers **********/
2304 /********** =================== **********/
2305
2306 def FCLAMP_SI : AMDGPUShaderInst <
2307   (outs VReg_32:$dst),
2308   (ins VSrc_32:$src0),
2309   "FCLAMP_SI $dst, $src0",
2310   []
2311 > {
2312   let usesCustomInserter = 1;
2313 }
2314
2315 def : Pat <
2316   (AMDGPUclamp f32:$src, (f32 FP_ZERO), (f32 FP_ONE)),
2317   (FCLAMP_SI f32:$src)
2318 >;
2319
2320 /********** ================================ **********/
2321 /********** Floating point absolute/negative **********/
2322 /********** ================================ **********/
2323
2324 // Manipulate the sign bit directly, as e.g. using the source negation modifier
2325 // in V_ADD_F32_e64 $src, 0, [...] does not result in -0.0 for $src == +0.0,
2326 // breaking the piglit *s-floatBitsToInt-neg* tests
2327
2328 // TODO: Look into not implementing isFNegFree/isFAbsFree for SI, and possibly
2329 // removing these patterns
2330
2331 def : Pat <
2332   (fneg (fabs f32:$src)),
2333   (V_OR_B32_e32 $src, (V_MOV_B32_e32 0x80000000)) /* Set sign bit */
2334 >;
2335
2336 def FABS_SI : AMDGPUShaderInst <
2337   (outs VReg_32:$dst),
2338   (ins VSrc_32:$src0),
2339   "FABS_SI $dst, $src0",
2340   []
2341 > {
2342   let usesCustomInserter = 1;
2343 }
2344
2345 def : Pat <
2346   (fabs f32:$src),
2347   (FABS_SI f32:$src)
2348 >;
2349
2350 def FNEG_SI : AMDGPUShaderInst <
2351   (outs VReg_32:$dst),
2352   (ins VSrc_32:$src0),
2353   "FNEG_SI $dst, $src0",
2354   []
2355 > {
2356   let usesCustomInserter = 1;
2357 }
2358
2359 def : Pat <
2360   (fneg f32:$src),
2361   (FNEG_SI f32:$src)
2362 >;
2363
2364 /********** ================== **********/
2365 /********** Immediate Patterns **********/
2366 /********** ================== **********/
2367
2368 def : Pat <
2369   (SGPRImm<(i32 imm)>:$imm),
2370   (S_MOV_B32 imm:$imm)
2371 >;
2372
2373 def : Pat <
2374   (SGPRImm<(f32 fpimm)>:$imm),
2375   (S_MOV_B32 fpimm:$imm)
2376 >;
2377
2378 def : Pat <
2379   (i32 imm:$imm),
2380   (V_MOV_B32_e32 imm:$imm)
2381 >;
2382
2383 def : Pat <
2384   (f32 fpimm:$imm),
2385   (V_MOV_B32_e32 fpimm:$imm)
2386 >;
2387
2388 def : Pat <
2389   (i64 InlineImm<i64>:$imm),
2390   (S_MOV_B64 InlineImm<i64>:$imm)
2391 >;
2392
2393 /********** ===================== **********/
2394 /********** Interpolation Paterns **********/
2395 /********** ===================== **********/
2396
2397 def : Pat <
2398   (int_SI_fs_constant imm:$attr_chan, imm:$attr, i32:$params),
2399   (V_INTERP_MOV_F32 INTERP.P0, imm:$attr_chan, imm:$attr, $params)
2400 >;
2401
2402 def : Pat <
2403   (int_SI_fs_interp imm:$attr_chan, imm:$attr, M0Reg:$params, v2i32:$ij),
2404   (V_INTERP_P2_F32 (V_INTERP_P1_F32 (EXTRACT_SUBREG v2i32:$ij, sub0),
2405                                     imm:$attr_chan, imm:$attr, i32:$params),
2406                    (EXTRACT_SUBREG $ij, sub1),
2407                    imm:$attr_chan, imm:$attr, $params)
2408 >;
2409
2410 /********** ================== **********/
2411 /********** Intrinsic Patterns **********/
2412 /********** ================== **********/
2413
2414 /* llvm.AMDGPU.pow */
2415 def : POW_Common <V_LOG_F32_e32, V_EXP_F32_e32, V_MUL_LEGACY_F32_e32>;
2416
2417 def : Pat <
2418   (int_AMDGPU_div f32:$src0, f32:$src1),
2419   (V_MUL_LEGACY_F32_e32 $src0, (V_RCP_LEGACY_F32_e32 $src1))
2420 >;
2421
2422 def : Pat<
2423   (fdiv f64:$src0, f64:$src1),
2424   (V_MUL_F64 0 /* src0_modifiers */, $src0,
2425              0 /* src1_modifiers */, (V_RCP_F64_e32 $src1),
2426              0 /* clamp */, 0 /* omod */)
2427 >;
2428
2429 def : Pat <
2430   (int_AMDGPU_cube v4f32:$src),
2431   (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
2432     (V_CUBETC_F32 0 /* src0_modifiers */, (EXTRACT_SUBREG $src, sub0),
2433                   0 /* src1_modifiers */, (EXTRACT_SUBREG $src, sub1),
2434                   0 /* src2_modifiers */, (EXTRACT_SUBREG $src, sub2),
2435                   0 /* clamp */, 0 /* omod */),
2436                   sub0),
2437     (V_CUBESC_F32 0 /* src0_modifiers */, (EXTRACT_SUBREG $src, sub0),
2438                   0 /* src1_modifiers */,(EXTRACT_SUBREG $src, sub1),
2439                   0 /* src2_modifiers */,(EXTRACT_SUBREG $src, sub2),
2440                   0 /* clamp */, 0 /* omod */),
2441                   sub1),
2442     (V_CUBEMA_F32 0 /* src1_modifiers */,(EXTRACT_SUBREG $src, sub0),
2443                   0 /* src1_modifiers */,(EXTRACT_SUBREG $src, sub1),
2444                   0 /* src1_modifiers */,(EXTRACT_SUBREG $src, sub2),
2445                   0 /* clamp */, 0 /* omod */),
2446                   sub2),
2447     (V_CUBEID_F32 0 /* src1_modifiers */,(EXTRACT_SUBREG $src, sub0),
2448                   0 /* src1_modifiers */,(EXTRACT_SUBREG $src, sub1),
2449                   0 /* src1_modifiers */,(EXTRACT_SUBREG $src, sub2),
2450                   0 /* clamp */, 0 /* omod */),
2451                   sub3)
2452 >;
2453
2454 def : Pat <
2455   (i32 (sext i1:$src0)),
2456   (V_CNDMASK_B32_e64 (i32 0), (i32 -1), $src0)
2457 >;
2458
2459 class Ext32Pat <SDNode ext> : Pat <
2460   (i32 (ext i1:$src0)),
2461   (V_CNDMASK_B32_e64 (i32 0), (i32 1), $src0)
2462 >;
2463
2464 def : Ext32Pat <zext>;
2465 def : Ext32Pat <anyext>;
2466
2467 // Offset in an 32Bit VGPR
2468 def : Pat <
2469   (SIload_constant v4i32:$sbase, i32:$voff),
2470   (BUFFER_LOAD_DWORD_OFFEN $sbase, $voff, 0, 0, 0, 0, 0)
2471 >;
2472
2473 // The multiplication scales from [0,1] to the unsigned integer range
2474 def : Pat <
2475   (AMDGPUurecip i32:$src0),
2476   (V_CVT_U32_F32_e32
2477     (V_MUL_F32_e32 CONST.FP_UINT_MAX_PLUS_1,
2478                    (V_RCP_IFLAG_F32_e32 (V_CVT_F32_U32_e32 $src0))))
2479 >;
2480
2481 def : Pat <
2482   (int_SI_tid),
2483   (V_MBCNT_HI_U32_B32_e32 0xffffffff,
2484                           (V_MBCNT_LO_U32_B32_e64 0xffffffff, 0))
2485 >;
2486
2487 //===----------------------------------------------------------------------===//
2488 // VOP3 Patterns
2489 //===----------------------------------------------------------------------===//
2490
2491 def : IMad24Pat<V_MAD_I32_I24>;
2492 def : UMad24Pat<V_MAD_U32_U24>;
2493
2494 def : Pat <
2495   (mul i32:$src0, i32:$src1),
2496   (V_MUL_LO_I32 $src0, $src1)
2497 >;
2498
2499 def : Pat <
2500   (mulhu i32:$src0, i32:$src1),
2501   (V_MUL_HI_U32 $src0, $src1)
2502 >;
2503
2504 def : Pat <
2505   (mulhs i32:$src0, i32:$src1),
2506   (V_MUL_HI_I32 $src0, $src1)
2507 >;
2508
2509 defm : BFIPatterns <V_BFI_B32, S_MOV_B32>;
2510 def : ROTRPattern <V_ALIGNBIT_B32>;
2511
2512 /********** ======================= **********/
2513 /**********   Load/Store Patterns   **********/
2514 /********** ======================= **********/
2515
2516 multiclass DSReadPat <DS inst, ValueType vt, PatFrag frag> {
2517   def : Pat <
2518     (vt (frag (add i32:$ptr, (i32 IMM16bit:$offset)))),
2519     (inst (i1 0), $ptr, (as_i16imm $offset))
2520   >;
2521
2522   def : Pat <
2523     (frag i32:$src0),
2524     (vt (inst 0, $src0, 0))
2525   >;
2526 }
2527
2528 defm : DSReadPat <DS_READ_I8,  i32, sextloadi8_local>;
2529 defm : DSReadPat <DS_READ_U8,  i32, az_extloadi8_local>;
2530 defm : DSReadPat <DS_READ_I16, i32, sextloadi16_local>;
2531 defm : DSReadPat <DS_READ_U16, i32, az_extloadi16_local>;
2532 defm : DSReadPat <DS_READ_B32, i32, local_load>;
2533 defm : DSReadPat <DS_READ_B64, v2i32, local_load>;
2534
2535 multiclass DSWritePat <DS inst, ValueType vt, PatFrag frag> {
2536   def : Pat <
2537     (frag vt:$value, (add i32:$ptr, (i32 IMM16bit:$offset))),
2538     (inst (i1 0), $ptr, $value, (as_i16imm $offset))
2539   >;
2540
2541   def : Pat <
2542     (frag vt:$val, i32:$ptr),
2543     (inst 0, $ptr, $val, 0)
2544   >;
2545 }
2546
2547 defm : DSWritePat <DS_WRITE_B8, i32, truncstorei8_local>;
2548 defm : DSWritePat <DS_WRITE_B16, i32, truncstorei16_local>;
2549 defm : DSWritePat <DS_WRITE_B32, i32, local_store>;
2550 defm : DSWritePat <DS_WRITE_B64, v2i32, local_store>;
2551
2552 multiclass DSAtomicRetPat<DS inst, ValueType vt, PatFrag frag> {
2553   def : Pat <
2554     (frag (add i32:$ptr, (i32 IMM16bit:$offset)), vt:$value),
2555     (inst (i1 0), $ptr, $value, (as_i16imm $offset))
2556   >;
2557
2558   def : Pat <
2559     (frag i32:$ptr, vt:$val),
2560     (inst 0, $ptr, $val, 0)
2561   >;
2562 }
2563
2564 // Special case of DSAtomicRetPat for add / sub 1 -> inc / dec
2565 //
2566 // We need to use something for the data0, so we set a register to
2567 // -1. For the non-rtn variants, the manual says it does
2568 // DS[A] = (DS[A] >= D0) ? 0 : DS[A] + 1, and setting D0 to uint_max
2569 // will always do the increment so I'm assuming it's the same.
2570 //
2571 // We also load this -1 with s_mov_b32 / s_mov_b64 even though this
2572 // needs to be a VGPR. The SGPR copy pass will fix this, and it's
2573 // easier since there is no v_mov_b64.
2574 multiclass DSAtomicIncRetPat<DS inst, ValueType vt,
2575                              Instruction LoadImm, PatFrag frag> {
2576   def : Pat <
2577     (frag (add i32:$ptr, (i32 IMM16bit:$offset)), (vt 1)),
2578     (inst (i1 0), $ptr, (LoadImm (vt -1)), (as_i16imm $offset))
2579   >;
2580
2581   def : Pat <
2582     (frag i32:$ptr, (vt 1)),
2583     (inst 0, $ptr, (LoadImm (vt -1)), 0)
2584   >;
2585 }
2586
2587 multiclass DSAtomicCmpXChg <DS inst, ValueType vt, PatFrag frag> {
2588   def : Pat <
2589     (frag (add i32:$ptr, (i32 IMM16bit:$offset)), vt:$cmp, vt:$swap),
2590     (inst (i1 0), $ptr, $cmp, $swap, (as_i16imm $offset))
2591   >;
2592
2593   def : Pat <
2594     (frag i32:$ptr, vt:$cmp, vt:$swap),
2595     (inst 0, $ptr, $cmp, $swap, 0)
2596   >;
2597 }
2598
2599
2600 // 32-bit atomics.
2601 defm : DSAtomicIncRetPat<DS_INC_RTN_U32, i32,
2602                          S_MOV_B32, atomic_load_add_local>;
2603 defm : DSAtomicIncRetPat<DS_DEC_RTN_U32, i32,
2604                          S_MOV_B32, atomic_load_sub_local>;
2605
2606 defm : DSAtomicRetPat<DS_WRXCHG_RTN_B32, i32, atomic_swap_local>;
2607 defm : DSAtomicRetPat<DS_ADD_RTN_U32, i32, atomic_load_add_local>;
2608 defm : DSAtomicRetPat<DS_SUB_RTN_U32, i32, atomic_load_sub_local>;
2609 defm : DSAtomicRetPat<DS_AND_RTN_B32, i32, atomic_load_and_local>;
2610 defm : DSAtomicRetPat<DS_OR_RTN_B32, i32, atomic_load_or_local>;
2611 defm : DSAtomicRetPat<DS_XOR_RTN_B32, i32, atomic_load_xor_local>;
2612 defm : DSAtomicRetPat<DS_MIN_RTN_I32, i32, atomic_load_min_local>;
2613 defm : DSAtomicRetPat<DS_MAX_RTN_I32, i32, atomic_load_max_local>;
2614 defm : DSAtomicRetPat<DS_MIN_RTN_U32, i32, atomic_load_umin_local>;
2615 defm : DSAtomicRetPat<DS_MAX_RTN_U32, i32, atomic_load_umax_local>;
2616
2617 defm : DSAtomicCmpXChg<DS_CMPST_RTN_B32, i32, atomic_cmp_swap_32_local>;
2618
2619 // 64-bit atomics.
2620 defm : DSAtomicIncRetPat<DS_INC_RTN_U64, i64,
2621                          S_MOV_B64, atomic_load_add_local>;
2622 defm : DSAtomicIncRetPat<DS_DEC_RTN_U64, i64,
2623                          S_MOV_B64, atomic_load_sub_local>;
2624
2625 defm : DSAtomicRetPat<DS_WRXCHG_RTN_B64, i64, atomic_swap_local>;
2626 defm : DSAtomicRetPat<DS_ADD_RTN_U64, i64, atomic_load_add_local>;
2627 defm : DSAtomicRetPat<DS_SUB_RTN_U64, i64, atomic_load_sub_local>;
2628 defm : DSAtomicRetPat<DS_AND_RTN_B64, i64, atomic_load_and_local>;
2629 defm : DSAtomicRetPat<DS_OR_RTN_B64, i64, atomic_load_or_local>;
2630 defm : DSAtomicRetPat<DS_XOR_RTN_B64, i64, atomic_load_xor_local>;
2631 defm : DSAtomicRetPat<DS_MIN_RTN_I64, i64, atomic_load_min_local>;
2632 defm : DSAtomicRetPat<DS_MAX_RTN_I64, i64, atomic_load_max_local>;
2633 defm : DSAtomicRetPat<DS_MIN_RTN_U64, i64, atomic_load_umin_local>;
2634 defm : DSAtomicRetPat<DS_MAX_RTN_U64, i64, atomic_load_umax_local>;
2635
2636 defm : DSAtomicCmpXChg<DS_CMPST_RTN_B64, i64, atomic_cmp_swap_64_local>;
2637
2638
2639 //===----------------------------------------------------------------------===//
2640 // MUBUF Patterns
2641 //===----------------------------------------------------------------------===//
2642
2643 multiclass MUBUFLoad_Pattern <MUBUF Instr_ADDR64, ValueType vt,
2644                               PatFrag constant_ld> {
2645   def : Pat <
2646      (vt (constant_ld (add i64:$ptr, i64:$offset))),
2647      (Instr_ADDR64 (SI_ADDR64_RSRC $ptr), $offset, 0)
2648   >;
2649
2650 }
2651
2652 defm : MUBUFLoad_Pattern <BUFFER_LOAD_SBYTE_ADDR64, i32, sextloadi8_constant>;
2653 defm : MUBUFLoad_Pattern <BUFFER_LOAD_UBYTE_ADDR64, i32, az_extloadi8_constant>;
2654 defm : MUBUFLoad_Pattern <BUFFER_LOAD_SSHORT_ADDR64, i32, sextloadi16_constant>;
2655 defm : MUBUFLoad_Pattern <BUFFER_LOAD_USHORT_ADDR64, i32, az_extloadi16_constant>;
2656 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORD_ADDR64, i32, constant_load>;
2657 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORDX2_ADDR64, v2i32, constant_load>;
2658 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORDX4_ADDR64, v4i32, constant_load>;
2659
2660 class MUBUFScratchLoadPat <MUBUF Instr, ValueType vt, PatFrag ld> : Pat <
2661   (vt (ld (MUBUFScratch v4i32:$srsrc, i32:$vaddr,
2662                         i32:$soffset, u16imm:$offset))),
2663   (Instr $srsrc, $vaddr, $soffset, $offset, 0, 0, 0)
2664 >;
2665
2666 def : MUBUFScratchLoadPat <BUFFER_LOAD_SBYTE_OFFEN, i32, sextloadi8_private>;
2667 def : MUBUFScratchLoadPat <BUFFER_LOAD_UBYTE_OFFEN, i32, extloadi8_private>;
2668 def : MUBUFScratchLoadPat <BUFFER_LOAD_SSHORT_OFFEN, i32, sextloadi16_private>;
2669 def : MUBUFScratchLoadPat <BUFFER_LOAD_USHORT_OFFEN, i32, extloadi16_private>;
2670 def : MUBUFScratchLoadPat <BUFFER_LOAD_DWORD_OFFEN, i32, load_private>;
2671 def : MUBUFScratchLoadPat <BUFFER_LOAD_DWORDX2_OFFEN, v2i32, load_private>;
2672 def : MUBUFScratchLoadPat <BUFFER_LOAD_DWORDX4_OFFEN, v4i32, load_private>;
2673
2674 // BUFFER_LOAD_DWORD*, addr64=0
2675 multiclass MUBUF_Load_Dword <ValueType vt, MUBUF offset, MUBUF offen, MUBUF idxen,
2676                              MUBUF bothen> {
2677
2678   def : Pat <
2679     (vt (int_SI_buffer_load_dword v4i32:$rsrc, (i32 imm), i32:$soffset,
2680                                   imm:$offset, 0, 0, imm:$glc, imm:$slc,
2681                                   imm:$tfe)),
2682     (offset $rsrc, (as_i16imm $offset), $soffset, (as_i1imm $glc),
2683             (as_i1imm $slc), (as_i1imm $tfe))
2684   >;
2685
2686   def : Pat <
2687     (vt (int_SI_buffer_load_dword v4i32:$rsrc, i32:$vaddr, i32:$soffset,
2688                                   imm:$offset, 1, 0, imm:$glc, imm:$slc,
2689                                   imm:$tfe)),
2690     (offen $rsrc, $vaddr, $soffset, (as_i16imm $offset), (as_i1imm $glc), (as_i1imm $slc),
2691            (as_i1imm $tfe))
2692   >;
2693
2694   def : Pat <
2695     (vt (int_SI_buffer_load_dword v4i32:$rsrc, i32:$vaddr, i32:$soffset,
2696                                   imm:$offset, 0, 1, imm:$glc, imm:$slc,
2697                                   imm:$tfe)),
2698     (idxen $rsrc, $vaddr, (as_i16imm $offset), $soffset, (as_i1imm $glc),
2699            (as_i1imm $slc), (as_i1imm $tfe))
2700   >;
2701
2702   def : Pat <
2703     (vt (int_SI_buffer_load_dword v4i32:$rsrc, v2i32:$vaddr, i32:$soffset,
2704                                   imm, 1, 1, imm:$glc, imm:$slc,
2705                                   imm:$tfe)),
2706     (bothen $rsrc, $vaddr, $soffset, (as_i1imm $glc), (as_i1imm $slc),
2707             (as_i1imm $tfe))
2708   >;
2709 }
2710
2711 defm : MUBUF_Load_Dword <i32, BUFFER_LOAD_DWORD_OFFSET, BUFFER_LOAD_DWORD_OFFEN,
2712                          BUFFER_LOAD_DWORD_IDXEN, BUFFER_LOAD_DWORD_BOTHEN>;
2713 defm : MUBUF_Load_Dword <v2i32, BUFFER_LOAD_DWORDX2_OFFSET, BUFFER_LOAD_DWORDX2_OFFEN,
2714                          BUFFER_LOAD_DWORDX2_IDXEN, BUFFER_LOAD_DWORDX2_BOTHEN>;
2715 defm : MUBUF_Load_Dword <v4i32, BUFFER_LOAD_DWORDX4_OFFSET, BUFFER_LOAD_DWORDX4_OFFEN,
2716                          BUFFER_LOAD_DWORDX4_IDXEN, BUFFER_LOAD_DWORDX4_BOTHEN>;
2717
2718 class MUBUFScratchStorePat <MUBUF Instr, ValueType vt, PatFrag st> : Pat <
2719   (st vt:$value, (MUBUFAddr32 v4i32:$srsrc, i32:$vaddr, i32:$soffset,
2720                               u16imm:$offset, i1imm:$offen, i1imm:$idxen,
2721                               i1imm:$glc, i1imm:$slc, i1imm:$tfe)),
2722   (Instr $value, $srsrc, $vaddr, $soffset, $offset, $offen, $idxen,
2723          $glc, $slc, $tfe)
2724 >;
2725
2726 def : MUBUFScratchStorePat <BUFFER_STORE_BYTE, i32, truncstorei8_private>;
2727 def : MUBUFScratchStorePat <BUFFER_STORE_SHORT, i32, truncstorei16_private>;
2728 def : MUBUFScratchStorePat <BUFFER_STORE_DWORD, i32, store_private>;
2729 def : MUBUFScratchStorePat <BUFFER_STORE_DWORDX2, v2i32, store_private>;
2730 def : MUBUFScratchStorePat <BUFFER_STORE_DWORDX4, v4i32, store_private>;
2731
2732 /*
2733 class MUBUFStore_Pattern <MUBUF Instr, ValueType vt, PatFrag st> : Pat <
2734   (st vt:$value, (MUBUFScratch v4i32:$srsrc, i64:$vaddr, u16imm:$offset)),
2735   (Instr $value, $srsrc, $vaddr, $offset)
2736 >;
2737
2738 def : MUBUFStore_Pattern <BUFFER_STORE_BYTE_ADDR64, i32, truncstorei8_private>;
2739 def : MUBUFStore_Pattern <BUFFER_STORE_SHORT_ADDR64, i32, truncstorei16_private>;
2740 def : MUBUFStore_Pattern <BUFFER_STORE_DWORD_ADDR64, i32, store_private>;
2741 def : MUBUFStore_Pattern <BUFFER_STORE_DWORDX2_ADDR64, v2i32, store_private>;
2742 def : MUBUFStore_Pattern <BUFFER_STORE_DWORDX4_ADDR64, v4i32, store_private>;
2743
2744 */
2745
2746 //===----------------------------------------------------------------------===//
2747 // MTBUF Patterns
2748 //===----------------------------------------------------------------------===//
2749
2750 // TBUFFER_STORE_FORMAT_*, addr64=0
2751 class MTBUF_StoreResource <ValueType vt, int num_channels, MTBUF opcode> : Pat<
2752   (SItbuffer_store v4i32:$rsrc, vt:$vdata, num_channels, i32:$vaddr,
2753                    i32:$soffset, imm:$inst_offset, imm:$dfmt,
2754                    imm:$nfmt, imm:$offen, imm:$idxen,
2755                    imm:$glc, imm:$slc, imm:$tfe),
2756   (opcode
2757     $vdata, (as_i16imm $inst_offset), (as_i1imm $offen), (as_i1imm $idxen),
2758     (as_i1imm $glc), 0, (as_i8imm $dfmt), (as_i8imm $nfmt), $vaddr, $rsrc,
2759     (as_i1imm $slc), (as_i1imm $tfe), $soffset)
2760 >;
2761
2762 def : MTBUF_StoreResource <i32, 1, TBUFFER_STORE_FORMAT_X>;
2763 def : MTBUF_StoreResource <v2i32, 2, TBUFFER_STORE_FORMAT_XY>;
2764 def : MTBUF_StoreResource <v4i32, 3, TBUFFER_STORE_FORMAT_XYZ>;
2765 def : MTBUF_StoreResource <v4i32, 4, TBUFFER_STORE_FORMAT_XYZW>;
2766
2767 let SubtargetPredicate = isCI in {
2768
2769 // Sea island new arithmetic instructinos
2770 defm V_TRUNC_F64 : VOP1Inst <0x00000017, "V_TRUNC_F64",
2771   VOP_F64_F64, ftrunc
2772 >;
2773 defm V_CEIL_F64 : VOP1Inst <0x00000018, "V_CEIL_F64",
2774   VOP_F64_F64, fceil
2775 >;
2776 defm V_FLOOR_F64 : VOP1Inst <0x0000001A, "V_FLOOR_F64",
2777   VOP_F64_F64, ffloor
2778 >;
2779 defm V_RNDNE_F64 : VOP1Inst <0x00000019, "V_RNDNE_F64",
2780   VOP_F64_F64, frint
2781 >;
2782
2783 defm V_QSAD_PK_U16_U8 : VOP3Inst <0x00000173, "V_QSAD_PK_U16_U8",
2784   VOP_I32_I32_I32
2785 >;
2786 defm V_MQSAD_U16_U8 : VOP3Inst <0x000000172, "V_MQSAD_U16_U8",
2787   VOP_I32_I32_I32
2788 >;
2789 defm V_MQSAD_U32_U8 : VOP3Inst <0x00000175, "V_MQSAD_U32_U8",
2790   VOP_I32_I32_I32
2791 >;
2792 defm V_MAD_U64_U32 : VOP3Inst <0x00000176, "V_MAD_U64_U32",
2793   VOP_I64_I32_I32_I64
2794 >;
2795
2796 // XXX - Does this set VCC?
2797 defm V_MAD_I64_I32 : VOP3Inst <0x00000177, "V_MAD_I64_I32",
2798   VOP_I64_I32_I32_I64
2799 >;
2800
2801 // Remaining instructions:
2802 // FLAT_*
2803 // S_CBRANCH_CDBGUSER
2804 // S_CBRANCH_CDBGSYS
2805 // S_CBRANCH_CDBGSYS_OR_USER
2806 // S_CBRANCH_CDBGSYS_AND_USER
2807 // S_DCACHE_INV_VOL
2808 // V_EXP_LEGACY_F32
2809 // V_LOG_LEGACY_F32
2810 // DS_NOP
2811 // DS_GWS_SEMA_RELEASE_ALL
2812 // DS_WRAP_RTN_B32
2813 // DS_CNDXCHG32_RTN_B64
2814 // DS_WRITE_B96
2815 // DS_WRITE_B128
2816 // DS_CONDXCHG32_RTN_B128
2817 // DS_READ_B96
2818 // DS_READ_B128
2819 // BUFFER_LOAD_DWORDX3
2820 // BUFFER_STORE_DWORDX3
2821
2822 } // End iSCI
2823
2824
2825 /********** ====================== **********/
2826 /**********   Indirect adressing   **********/
2827 /********** ====================== **********/
2828
2829 multiclass SI_INDIRECT_Pattern <ValueType vt, ValueType eltvt, SI_INDIRECT_DST IndDst> {
2830
2831   // 1. Extract with offset
2832   def : Pat<
2833     (vector_extract vt:$vec, (add i32:$idx, imm:$off)),
2834     (eltvt (SI_INDIRECT_SRC (IMPLICIT_DEF), $vec, $idx, imm:$off))
2835   >;
2836
2837   // 2. Extract without offset
2838   def : Pat<
2839     (vector_extract vt:$vec, i32:$idx),
2840     (eltvt (SI_INDIRECT_SRC (IMPLICIT_DEF), $vec, $idx, 0))
2841   >;
2842
2843   // 3. Insert with offset
2844   def : Pat<
2845     (vector_insert vt:$vec, eltvt:$val, (add i32:$idx, imm:$off)),
2846     (IndDst (IMPLICIT_DEF), $vec, $idx, imm:$off, $val)
2847   >;
2848
2849   // 4. Insert without offset
2850   def : Pat<
2851     (vector_insert vt:$vec, eltvt:$val, i32:$idx),
2852     (IndDst (IMPLICIT_DEF), $vec, $idx, 0, $val)
2853   >;
2854 }
2855
2856 defm : SI_INDIRECT_Pattern <v2f32, f32, SI_INDIRECT_DST_V2>;
2857 defm : SI_INDIRECT_Pattern <v4f32, f32, SI_INDIRECT_DST_V4>;
2858 defm : SI_INDIRECT_Pattern <v8f32, f32, SI_INDIRECT_DST_V8>;
2859 defm : SI_INDIRECT_Pattern <v16f32, f32, SI_INDIRECT_DST_V16>;
2860
2861 defm : SI_INDIRECT_Pattern <v2i32, i32, SI_INDIRECT_DST_V2>;
2862 defm : SI_INDIRECT_Pattern <v4i32, i32, SI_INDIRECT_DST_V4>;
2863 defm : SI_INDIRECT_Pattern <v8i32, i32, SI_INDIRECT_DST_V8>;
2864 defm : SI_INDIRECT_Pattern <v16i32, i32, SI_INDIRECT_DST_V16>;
2865
2866 //===----------------------------------------------------------------------===//
2867 // Conversion Patterns
2868 //===----------------------------------------------------------------------===//
2869
2870 def : Pat<(i32 (sext_inreg i32:$src, i1)),
2871   (S_BFE_I32 i32:$src, 65536)>; // 0 | 1 << 16
2872
2873 // TODO: Match 64-bit BFE. SI has a 64-bit BFE, but it's scalar only so it
2874 // might not be worth the effort, and will need to expand to shifts when
2875 // fixing SGPR copies.
2876
2877 // Handle sext_inreg in i64
2878 def : Pat <
2879   (i64 (sext_inreg i64:$src, i1)),
2880   (INSERT_SUBREG (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
2881     (S_BFE_I32 (EXTRACT_SUBREG i64:$src, sub0), 65536), sub0), // 0 | 1 << 16
2882     (S_MOV_B32 -1), sub1)
2883 >;
2884
2885 def : Pat <
2886   (i64 (sext_inreg i64:$src, i8)),
2887   (INSERT_SUBREG (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
2888     (S_SEXT_I32_I8 (EXTRACT_SUBREG i64:$src, sub0)), sub0),
2889     (S_MOV_B32 -1), sub1)
2890 >;
2891
2892 def : Pat <
2893   (i64 (sext_inreg i64:$src, i16)),
2894   (INSERT_SUBREG (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
2895     (S_SEXT_I32_I16 (EXTRACT_SUBREG i64:$src, sub0)), sub0),
2896     (S_MOV_B32 -1), sub1)
2897 >;
2898
2899 class ZExt_i64_i32_Pat <SDNode ext> : Pat <
2900   (i64 (ext i32:$src)),
2901   (INSERT_SUBREG (INSERT_SUBREG (i64 (IMPLICIT_DEF)), $src, sub0),
2902     (S_MOV_B32 0), sub1)
2903 >;
2904
2905 class ZExt_i64_i1_Pat <SDNode ext> : Pat <
2906   (i64 (ext i1:$src)),
2907   (INSERT_SUBREG
2908     (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
2909       (V_CNDMASK_B32_e64 (i32 0), (i32 1), $src), sub0),
2910     (S_MOV_B32 0), sub1)
2911 >;
2912
2913
2914 def : ZExt_i64_i32_Pat<zext>;
2915 def : ZExt_i64_i32_Pat<anyext>;
2916 def : ZExt_i64_i1_Pat<zext>;
2917 def : ZExt_i64_i1_Pat<anyext>;
2918
2919 def : Pat <
2920   (i64 (sext i32:$src)),
2921     (INSERT_SUBREG
2922       (INSERT_SUBREG (i64 (IMPLICIT_DEF)), $src, sub0),
2923       (S_ASHR_I32 $src, 31), sub1)
2924 >;
2925
2926 def : Pat <
2927   (i64 (sext i1:$src)),
2928   (INSERT_SUBREG
2929     (INSERT_SUBREG
2930       (i64 (IMPLICIT_DEF)),
2931       (V_CNDMASK_B32_e64 0, -1, $src), sub0),
2932     (V_CNDMASK_B32_e64 0, -1, $src), sub1)
2933 >;
2934
2935 def : Pat <
2936   (f32 (sint_to_fp i1:$src)),
2937   (V_CNDMASK_B32_e64 (i32 0), CONST.FP32_NEG_ONE, $src)
2938 >;
2939
2940 def : Pat <
2941   (f32 (uint_to_fp i1:$src)),
2942   (V_CNDMASK_B32_e64 (i32 0), CONST.FP32_ONE, $src)
2943 >;
2944
2945 def : Pat <
2946   (f64 (sint_to_fp i1:$src)),
2947     (V_CVT_F64_I32_e32 (V_CNDMASK_B32_e64 (i32 0), (i32 -1), $src))
2948 >;
2949
2950 def : Pat <
2951   (f64 (uint_to_fp i1:$src)),
2952   (V_CVT_F64_U32_e32 (V_CNDMASK_B32_e64 (i32 0), (i32 1), $src))
2953 >;
2954
2955 //===----------------------------------------------------------------------===//
2956 // Miscellaneous Patterns
2957 //===----------------------------------------------------------------------===//
2958
2959 def : Pat <
2960   (i32 (trunc i64:$a)),
2961   (EXTRACT_SUBREG $a, sub0)
2962 >;
2963
2964 def : Pat <
2965   (i1 (trunc i32:$a)),
2966   (V_CMP_EQ_I32_e64 (V_AND_B32_e32 (i32 1), $a), 1)
2967 >;
2968
2969 //============================================================================//
2970 // Miscellaneous Optimization Patterns
2971 //============================================================================//
2972
2973 def : SHA256MaPattern <V_BFI_B32, V_XOR_B32_e32>;
2974
2975 } // End isSI predicate