lib/Target/R600/SIInstructions.td

   1 //===-- SIInstructions.td - SI Instruction Defintions ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 // This file was originally auto-generated from a GPU register header file and
  10 // all the instruction definitions were originally commented out.  Instructions
  11 // that are not yet supported remain commented out.
  12 //===----------------------------------------------------------------------===//
  13
  14 class InterpSlots {
  15 int P0 = 2;
  16 int P10 = 0;
  17 int P20 = 1;
  18 }
  19 def INTERP : InterpSlots;
  20
  21 def InterpSlot : Operand<i32> {
  22   let PrintMethod = "printInterpSlot";
  23 }
  24
  25 def isSI : Predicate<"Subtarget.getGeneration() "
  26                       ">= AMDGPUSubtarget::SOUTHERN_ISLANDS">;
  27
  28 def WAIT_FLAG : InstFlag<"printWaitFlag">;
  29
  30 let Predicates = [isSI] in {
  31
  32 let neverHasSideEffects = 1 in {
  33
  34 let isMoveImm = 1 in {
  35 def S_MOV_B32 : SOP1_32 <0x00000003, "S_MOV_B32", []>;
  36 def S_MOV_B64 : SOP1_64 <0x00000004, "S_MOV_B64", []>;
  37 def S_CMOV_B32 : SOP1_32 <0x00000005, "S_CMOV_B32", []>;
  38 def S_CMOV_B64 : SOP1_64 <0x00000006, "S_CMOV_B64", []>;
  39 } // End isMoveImm = 1
  40
  41 def S_NOT_B32 : SOP1_32 <0x00000007, "S_NOT_B32", []>;
  42 def S_NOT_B64 : SOP1_64 <0x00000008, "S_NOT_B64", []>;
  43 def S_WQM_B32 : SOP1_32 <0x00000009, "S_WQM_B32", []>;
  44 def S_WQM_B64 : SOP1_64 <0x0000000a, "S_WQM_B64", []>;
  45 def S_BREV_B32 : SOP1_32 <0x0000000b, "S_BREV_B32", []>;
  46 def S_BREV_B64 : SOP1_64 <0x0000000c, "S_BREV_B64", []>;
  47 } // End neverHasSideEffects = 1
  48
  49 ////def S_BCNT0_I32_B32 : SOP1_BCNT0 <0x0000000d, "S_BCNT0_I32_B32", []>;
  50 ////def S_BCNT0_I32_B64 : SOP1_BCNT0 <0x0000000e, "S_BCNT0_I32_B64", []>;
  51 ////def S_BCNT1_I32_B32 : SOP1_BCNT1 <0x0000000f, "S_BCNT1_I32_B32", []>;
  52 ////def S_BCNT1_I32_B64 : SOP1_BCNT1 <0x00000010, "S_BCNT1_I32_B64", []>;
  53 ////def S_FF0_I32_B32 : SOP1_FF0 <0x00000011, "S_FF0_I32_B32", []>;
  54 ////def S_FF0_I32_B64 : SOP1_FF0 <0x00000012, "S_FF0_I32_B64", []>;
  55 ////def S_FF1_I32_B32 : SOP1_FF1 <0x00000013, "S_FF1_I32_B32", []>;
  56 ////def S_FF1_I32_B64 : SOP1_FF1 <0x00000014, "S_FF1_I32_B64", []>;
  57 //def S_FLBIT_I32_B32 : SOP1_32 <0x00000015, "S_FLBIT_I32_B32", []>;
  58 //def S_FLBIT_I32_B64 : SOP1_32 <0x00000016, "S_FLBIT_I32_B64", []>;
  59 def S_FLBIT_I32 : SOP1_32 <0x00000017, "S_FLBIT_I32", []>;
  60 //def S_FLBIT_I32_I64 : SOP1_32 <0x00000018, "S_FLBIT_I32_I64", []>;
  61 //def S_SEXT_I32_I8 : SOP1_32 <0x00000019, "S_SEXT_I32_I8", []>;
  62 //def S_SEXT_I32_I16 : SOP1_32 <0x0000001a, "S_SEXT_I32_I16", []>;
  63 ////def S_BITSET0_B32 : SOP1_BITSET0 <0x0000001b, "S_BITSET0_B32", []>;
  64 ////def S_BITSET0_B64 : SOP1_BITSET0 <0x0000001c, "S_BITSET0_B64", []>;
  65 ////def S_BITSET1_B32 : SOP1_BITSET1 <0x0000001d, "S_BITSET1_B32", []>;
  66 ////def S_BITSET1_B64 : SOP1_BITSET1 <0x0000001e, "S_BITSET1_B64", []>;
  67 def S_GETPC_B64 : SOP1_64 <0x0000001f, "S_GETPC_B64", []>;
  68 def S_SETPC_B64 : SOP1_64 <0x00000020, "S_SETPC_B64", []>;
  69 def S_SWAPPC_B64 : SOP1_64 <0x00000021, "S_SWAPPC_B64", []>;
  70 def S_RFE_B64 : SOP1_64 <0x00000022, "S_RFE_B64", []>;
  71
  72 let hasSideEffects = 1, Uses = [EXEC], Defs = [EXEC] in {
  73
  74 def S_AND_SAVEEXEC_B64 : SOP1_64 <0x00000024, "S_AND_SAVEEXEC_B64", []>;
  75 def S_OR_SAVEEXEC_B64 : SOP1_64 <0x00000025, "S_OR_SAVEEXEC_B64", []>;
  76 def S_XOR_SAVEEXEC_B64 : SOP1_64 <0x00000026, "S_XOR_SAVEEXEC_B64", []>;
  77 def S_ANDN2_SAVEEXEC_B64 : SOP1_64 <0x00000027, "S_ANDN2_SAVEEXEC_B64", []>;
  78 def S_ORN2_SAVEEXEC_B64 : SOP1_64 <0x00000028, "S_ORN2_SAVEEXEC_B64", []>;
  79 def S_NAND_SAVEEXEC_B64 : SOP1_64 <0x00000029, "S_NAND_SAVEEXEC_B64", []>;
  80 def S_NOR_SAVEEXEC_B64 : SOP1_64 <0x0000002a, "S_NOR_SAVEEXEC_B64", []>;
  81 def S_XNOR_SAVEEXEC_B64 : SOP1_64 <0x0000002b, "S_XNOR_SAVEEXEC_B64", []>;
  82
  83 } // End hasSideEffects = 1
  84
  85 def S_QUADMASK_B32 : SOP1_32 <0x0000002c, "S_QUADMASK_B32", []>;
  86 def S_QUADMASK_B64 : SOP1_64 <0x0000002d, "S_QUADMASK_B64", []>;
  87 def S_MOVRELS_B32 : SOP1_32 <0x0000002e, "S_MOVRELS_B32", []>;
  88 def S_MOVRELS_B64 : SOP1_64 <0x0000002f, "S_MOVRELS_B64", []>;
  89 def S_MOVRELD_B32 : SOP1_32 <0x00000030, "S_MOVRELD_B32", []>;
  90 def S_MOVRELD_B64 : SOP1_64 <0x00000031, "S_MOVRELD_B64", []>;
  91 //def S_CBRANCH_JOIN : SOP1_ <0x00000032, "S_CBRANCH_JOIN", []>;
  92 def S_MOV_REGRD_B32 : SOP1_32 <0x00000033, "S_MOV_REGRD_B32", []>;
  93 def S_ABS_I32 : SOP1_32 <0x00000034, "S_ABS_I32", []>;
  94 def S_MOV_FED_B32 : SOP1_32 <0x00000035, "S_MOV_FED_B32", []>;
  95 def S_MOVK_I32 : SOPK_32 <0x00000000, "S_MOVK_I32", []>;
  96 def S_CMOVK_I32 : SOPK_32 <0x00000002, "S_CMOVK_I32", []>;
  97
  98 /*
  99 This instruction is disabled for now until we can figure out how to teach
 100 the instruction selector to correctly use the  S_CMP* vs V_CMP*
 101 instructions.
 102
 103 When this instruction is enabled the code generator sometimes produces this
 104 invalid sequence:
 105
 106 SCC = S_CMPK_EQ_I32 SGPR0, imm
 107 VCC = COPY SCC
 108 VGPR0 = V_CNDMASK VCC, VGPR0, VGPR1
 109
 110 def S_CMPK_EQ_I32 : SOPK <
 111   0x00000003, (outs SCCReg:$dst), (ins SReg_32:$src0, i32imm:$src1),
 112   "S_CMPK_EQ_I32",
 113   [(set i1:$dst, (setcc i32:$src0, imm:$src1, SETEQ))]
 114 >;
 115 */
 116
 117 let isCompare = 1 in {
 118 def S_CMPK_LG_I32 : SOPK_32 <0x00000004, "S_CMPK_LG_I32", []>;
 119 def S_CMPK_GT_I32 : SOPK_32 <0x00000005, "S_CMPK_GT_I32", []>;
 120 def S_CMPK_GE_I32 : SOPK_32 <0x00000006, "S_CMPK_GE_I32", []>;
 121 def S_CMPK_LT_I32 : SOPK_32 <0x00000007, "S_CMPK_LT_I32", []>;
 122 def S_CMPK_LE_I32 : SOPK_32 <0x00000008, "S_CMPK_LE_I32", []>;
 123 def S_CMPK_EQ_U32 : SOPK_32 <0x00000009, "S_CMPK_EQ_U32", []>;
 124 def S_CMPK_LG_U32 : SOPK_32 <0x0000000a, "S_CMPK_LG_U32", []>;
 125 def S_CMPK_GT_U32 : SOPK_32 <0x0000000b, "S_CMPK_GT_U32", []>;
 126 def S_CMPK_GE_U32 : SOPK_32 <0x0000000c, "S_CMPK_GE_U32", []>;
 127 def S_CMPK_LT_U32 : SOPK_32 <0x0000000d, "S_CMPK_LT_U32", []>;
 128 def S_CMPK_LE_U32 : SOPK_32 <0x0000000e, "S_CMPK_LE_U32", []>;
 129 } // End isCompare = 1
 130
 131 let Defs = [SCC], isCommutable = 1 in {
 132   def S_ADDK_I32 : SOPK_32 <0x0000000f, "S_ADDK_I32", []>;
 133   def S_MULK_I32 : SOPK_32 <0x00000010, "S_MULK_I32", []>;
 134 }
 135
 136 //def S_CBRANCH_I_FORK : SOPK_ <0x00000011, "S_CBRANCH_I_FORK", []>;
 137 def S_GETREG_B32 : SOPK_32 <0x00000012, "S_GETREG_B32", []>;
 138 def S_SETREG_B32 : SOPK_32 <0x00000013, "S_SETREG_B32", []>;
 139 def S_GETREG_REGRD_B32 : SOPK_32 <0x00000014, "S_GETREG_REGRD_B32", []>;
 140 //def S_SETREG_IMM32_B32 : SOPK_32 <0x00000015, "S_SETREG_IMM32_B32", []>;
 141 //def EXP : EXP_ <0x00000000, "EXP", []>;
 142
 143 let isCompare = 1 in {
 144
 145 defm V_CMP_F_F32 : VOPC_32 <0x00000000, "V_CMP_F_F32">;
 146 defm V_CMP_LT_F32 : VOPC_32 <0x00000001, "V_CMP_LT_F32", f32, COND_OLT>;
 147 defm V_CMP_EQ_F32 : VOPC_32 <0x00000002, "V_CMP_EQ_F32", f32, COND_OEQ>;
 148 defm V_CMP_LE_F32 : VOPC_32 <0x00000003, "V_CMP_LE_F32", f32, COND_OLE>;
 149 defm V_CMP_GT_F32 : VOPC_32 <0x00000004, "V_CMP_GT_F32", f32, COND_OGT>;
 150 defm V_CMP_LG_F32 : VOPC_32 <0x00000005, "V_CMP_LG_F32">;
 151 defm V_CMP_GE_F32 : VOPC_32 <0x00000006, "V_CMP_GE_F32", f32, COND_OGE>;
 152 defm V_CMP_O_F32 : VOPC_32 <0x00000007, "V_CMP_O_F32", f32, COND_O>;
 153 defm V_CMP_U_F32 : VOPC_32 <0x00000008, "V_CMP_U_F32", f32, COND_UO>;
 154 defm V_CMP_NGE_F32 : VOPC_32 <0x00000009, "V_CMP_NGE_F32">;
 155 defm V_CMP_NLG_F32 : VOPC_32 <0x0000000a, "V_CMP_NLG_F32">;
 156 defm V_CMP_NGT_F32 : VOPC_32 <0x0000000b, "V_CMP_NGT_F32">;
 157 defm V_CMP_NLE_F32 : VOPC_32 <0x0000000c, "V_CMP_NLE_F32">;
 158 defm V_CMP_NEQ_F32 : VOPC_32 <0x0000000d, "V_CMP_NEQ_F32", f32, COND_UNE>;
 159 defm V_CMP_NLT_F32 : VOPC_32 <0x0000000e, "V_CMP_NLT_F32">;
 160 defm V_CMP_TRU_F32 : VOPC_32 <0x0000000f, "V_CMP_TRU_F32">;
 161
 162 let hasSideEffects = 1, Defs = [EXEC] in {
 163
 164 defm V_CMPX_F_F32 : VOPC_32 <0x00000010, "V_CMPX_F_F32">;
 165 defm V_CMPX_LT_F32 : VOPC_32 <0x00000011, "V_CMPX_LT_F32">;
 166 defm V_CMPX_EQ_F32 : VOPC_32 <0x00000012, "V_CMPX_EQ_F32">;
 167 defm V_CMPX_LE_F32 : VOPC_32 <0x00000013, "V_CMPX_LE_F32">;
 168 defm V_CMPX_GT_F32 : VOPC_32 <0x00000014, "V_CMPX_GT_F32">;
 169 defm V_CMPX_LG_F32 : VOPC_32 <0x00000015, "V_CMPX_LG_F32">;
 170 defm V_CMPX_GE_F32 : VOPC_32 <0x00000016, "V_CMPX_GE_F32">;
 171 defm V_CMPX_O_F32 : VOPC_32 <0x00000017, "V_CMPX_O_F32">;
 172 defm V_CMPX_U_F32 : VOPC_32 <0x00000018, "V_CMPX_U_F32">;
 173 defm V_CMPX_NGE_F32 : VOPC_32 <0x00000019, "V_CMPX_NGE_F32">;
 174 defm V_CMPX_NLG_F32 : VOPC_32 <0x0000001a, "V_CMPX_NLG_F32">;
 175 defm V_CMPX_NGT_F32 : VOPC_32 <0x0000001b, "V_CMPX_NGT_F32">;
 176 defm V_CMPX_NLE_F32 : VOPC_32 <0x0000001c, "V_CMPX_NLE_F32">;
 177 defm V_CMPX_NEQ_F32 : VOPC_32 <0x0000001d, "V_CMPX_NEQ_F32">;
 178 defm V_CMPX_NLT_F32 : VOPC_32 <0x0000001e, "V_CMPX_NLT_F32">;
 179 defm V_CMPX_TRU_F32 : VOPC_32 <0x0000001f, "V_CMPX_TRU_F32">;
 180
 181 } // End hasSideEffects = 1, Defs = [EXEC]
 182
 183 defm V_CMP_F_F64 : VOPC_64 <0x00000020, "V_CMP_F_F64">;
 184 defm V_CMP_LT_F64 : VOPC_64 <0x00000021, "V_CMP_LT_F64", f64, COND_OLT>;
 185 defm V_CMP_EQ_F64 : VOPC_64 <0x00000022, "V_CMP_EQ_F64", f64, COND_OEQ>;
 186 defm V_CMP_LE_F64 : VOPC_64 <0x00000023, "V_CMP_LE_F64", f64, COND_OLE>;
 187 defm V_CMP_GT_F64 : VOPC_64 <0x00000024, "V_CMP_GT_F64", f64, COND_OGT>;
 188 defm V_CMP_LG_F64 : VOPC_64 <0x00000025, "V_CMP_LG_F64">;
 189 defm V_CMP_GE_F64 : VOPC_64 <0x00000026, "V_CMP_GE_F64", f64, COND_OGE>;
 190 defm V_CMP_O_F64 : VOPC_64 <0x00000027, "V_CMP_O_F64", f64, COND_O>;
 191 defm V_CMP_U_F64 : VOPC_64 <0x00000028, "V_CMP_U_F64", f64, COND_UO>;
 192 defm V_CMP_NGE_F64 : VOPC_64 <0x00000029, "V_CMP_NGE_F64">;
 193 defm V_CMP_NLG_F64 : VOPC_64 <0x0000002a, "V_CMP_NLG_F64">;
 194 defm V_CMP_NGT_F64 : VOPC_64 <0x0000002b, "V_CMP_NGT_F64">;
 195 defm V_CMP_NLE_F64 : VOPC_64 <0x0000002c, "V_CMP_NLE_F64">;
 196 defm V_CMP_NEQ_F64 : VOPC_64 <0x0000002d, "V_CMP_NEQ_F64", f64, COND_UNE>;
 197 defm V_CMP_NLT_F64 : VOPC_64 <0x0000002e, "V_CMP_NLT_F64">;
 198 defm V_CMP_TRU_F64 : VOPC_64 <0x0000002f, "V_CMP_TRU_F64">;
 199
 200 let hasSideEffects = 1, Defs = [EXEC] in {
 201
 202 defm V_CMPX_F_F64 : VOPC_64 <0x00000030, "V_CMPX_F_F64">;
 203 defm V_CMPX_LT_F64 : VOPC_64 <0x00000031, "V_CMPX_LT_F64">;
 204 defm V_CMPX_EQ_F64 : VOPC_64 <0x00000032, "V_CMPX_EQ_F64">;
 205 defm V_CMPX_LE_F64 : VOPC_64 <0x00000033, "V_CMPX_LE_F64">;
 206 defm V_CMPX_GT_F64 : VOPC_64 <0x00000034, "V_CMPX_GT_F64">;
 207 defm V_CMPX_LG_F64 : VOPC_64 <0x00000035, "V_CMPX_LG_F64">;
 208 defm V_CMPX_GE_F64 : VOPC_64 <0x00000036, "V_CMPX_GE_F64">;
 209 defm V_CMPX_O_F64 : VOPC_64 <0x00000037, "V_CMPX_O_F64">;
 210 defm V_CMPX_U_F64 : VOPC_64 <0x00000038, "V_CMPX_U_F64">;
 211 defm V_CMPX_NGE_F64 : VOPC_64 <0x00000039, "V_CMPX_NGE_F64">;
 212 defm V_CMPX_NLG_F64 : VOPC_64 <0x0000003a, "V_CMPX_NLG_F64">;
 213 defm V_CMPX_NGT_F64 : VOPC_64 <0x0000003b, "V_CMPX_NGT_F64">;
 214 defm V_CMPX_NLE_F64 : VOPC_64 <0x0000003c, "V_CMPX_NLE_F64">;
 215 defm V_CMPX_NEQ_F64 : VOPC_64 <0x0000003d, "V_CMPX_NEQ_F64">;
 216 defm V_CMPX_NLT_F64 : VOPC_64 <0x0000003e, "V_CMPX_NLT_F64">;
 217 defm V_CMPX_TRU_F64 : VOPC_64 <0x0000003f, "V_CMPX_TRU_F64">;
 218
 219 } // End hasSideEffects = 1, Defs = [EXEC]
 220
 221 defm V_CMPS_F_F32 : VOPC_32 <0x00000040, "V_CMPS_F_F32">;
 222 defm V_CMPS_LT_F32 : VOPC_32 <0x00000041, "V_CMPS_LT_F32">;
 223 defm V_CMPS_EQ_F32 : VOPC_32 <0x00000042, "V_CMPS_EQ_F32">;
 224 defm V_CMPS_LE_F32 : VOPC_32 <0x00000043, "V_CMPS_LE_F32">;
 225 defm V_CMPS_GT_F32 : VOPC_32 <0x00000044, "V_CMPS_GT_F32">;
 226 defm V_CMPS_LG_F32 : VOPC_32 <0x00000045, "V_CMPS_LG_F32">;
 227 defm V_CMPS_GE_F32 : VOPC_32 <0x00000046, "V_CMPS_GE_F32">;
 228 defm V_CMPS_O_F32 : VOPC_32 <0x00000047, "V_CMPS_O_F32">;
 229 defm V_CMPS_U_F32 : VOPC_32 <0x00000048, "V_CMPS_U_F32">;
 230 defm V_CMPS_NGE_F32 : VOPC_32 <0x00000049, "V_CMPS_NGE_F32">;
 231 defm V_CMPS_NLG_F32 : VOPC_32 <0x0000004a, "V_CMPS_NLG_F32">;
 232 defm V_CMPS_NGT_F32 : VOPC_32 <0x0000004b, "V_CMPS_NGT_F32">;
 233 defm V_CMPS_NLE_F32 : VOPC_32 <0x0000004c, "V_CMPS_NLE_F32">;
 234 defm V_CMPS_NEQ_F32 : VOPC_32 <0x0000004d, "V_CMPS_NEQ_F32">;
 235 defm V_CMPS_NLT_F32 : VOPC_32 <0x0000004e, "V_CMPS_NLT_F32">;
 236 defm V_CMPS_TRU_F32 : VOPC_32 <0x0000004f, "V_CMPS_TRU_F32">;
 237
 238 let hasSideEffects = 1, Defs = [EXEC] in {
 239
 240 defm V_CMPSX_F_F32 : VOPC_32 <0x00000050, "V_CMPSX_F_F32">;
 241 defm V_CMPSX_LT_F32 : VOPC_32 <0x00000051, "V_CMPSX_LT_F32">;
 242 defm V_CMPSX_EQ_F32 : VOPC_32 <0x00000052, "V_CMPSX_EQ_F32">;
 243 defm V_CMPSX_LE_F32 : VOPC_32 <0x00000053, "V_CMPSX_LE_F32">;
 244 defm V_CMPSX_GT_F32 : VOPC_32 <0x00000054, "V_CMPSX_GT_F32">;
 245 defm V_CMPSX_LG_F32 : VOPC_32 <0x00000055, "V_CMPSX_LG_F32">;
 246 defm V_CMPSX_GE_F32 : VOPC_32 <0x00000056, "V_CMPSX_GE_F32">;
 247 defm V_CMPSX_O_F32 : VOPC_32 <0x00000057, "V_CMPSX_O_F32">;
 248 defm V_CMPSX_U_F32 : VOPC_32 <0x00000058, "V_CMPSX_U_F32">;
 249 defm V_CMPSX_NGE_F32 : VOPC_32 <0x00000059, "V_CMPSX_NGE_F32">;
 250 defm V_CMPSX_NLG_F32 : VOPC_32 <0x0000005a, "V_CMPSX_NLG_F32">;
 251 defm V_CMPSX_NGT_F32 : VOPC_32 <0x0000005b, "V_CMPSX_NGT_F32">;
 252 defm V_CMPSX_NLE_F32 : VOPC_32 <0x0000005c, "V_CMPSX_NLE_F32">;
 253 defm V_CMPSX_NEQ_F32 : VOPC_32 <0x0000005d, "V_CMPSX_NEQ_F32">;
 254 defm V_CMPSX_NLT_F32 : VOPC_32 <0x0000005e, "V_CMPSX_NLT_F32">;
 255 defm V_CMPSX_TRU_F32 : VOPC_32 <0x0000005f, "V_CMPSX_TRU_F32">;
 256
 257 } // End hasSideEffects = 1, Defs = [EXEC]
 258
 259 defm V_CMPS_F_F64 : VOPC_64 <0x00000060, "V_CMPS_F_F64">;
 260 defm V_CMPS_LT_F64 : VOPC_64 <0x00000061, "V_CMPS_LT_F64">;
 261 defm V_CMPS_EQ_F64 : VOPC_64 <0x00000062, "V_CMPS_EQ_F64">;
 262 defm V_CMPS_LE_F64 : VOPC_64 <0x00000063, "V_CMPS_LE_F64">;
 263 defm V_CMPS_GT_F64 : VOPC_64 <0x00000064, "V_CMPS_GT_F64">;
 264 defm V_CMPS_LG_F64 : VOPC_64 <0x00000065, "V_CMPS_LG_F64">;
 265 defm V_CMPS_GE_F64 : VOPC_64 <0x00000066, "V_CMPS_GE_F64">;
 266 defm V_CMPS_O_F64 : VOPC_64 <0x00000067, "V_CMPS_O_F64">;
 267 defm V_CMPS_U_F64 : VOPC_64 <0x00000068, "V_CMPS_U_F64">;
 268 defm V_CMPS_NGE_F64 : VOPC_64 <0x00000069, "V_CMPS_NGE_F64">;
 269 defm V_CMPS_NLG_F64 : VOPC_64 <0x0000006a, "V_CMPS_NLG_F64">;
 270 defm V_CMPS_NGT_F64 : VOPC_64 <0x0000006b, "V_CMPS_NGT_F64">;
 271 defm V_CMPS_NLE_F64 : VOPC_64 <0x0000006c, "V_CMPS_NLE_F64">;
 272 defm V_CMPS_NEQ_F64 : VOPC_64 <0x0000006d, "V_CMPS_NEQ_F64">;
 273 defm V_CMPS_NLT_F64 : VOPC_64 <0x0000006e, "V_CMPS_NLT_F64">;
 274 defm V_CMPS_TRU_F64 : VOPC_64 <0x0000006f, "V_CMPS_TRU_F64">;
 275
 276 let hasSideEffects = 1, Defs = [EXEC] in {
 277
 278 defm V_CMPSX_F_F64 : VOPC_64 <0x00000070, "V_CMPSX_F_F64">;
 279 defm V_CMPSX_LT_F64 : VOPC_64 <0x00000071, "V_CMPSX_LT_F64">;
 280 defm V_CMPSX_EQ_F64 : VOPC_64 <0x00000072, "V_CMPSX_EQ_F64">;
 281 defm V_CMPSX_LE_F64 : VOPC_64 <0x00000073, "V_CMPSX_LE_F64">;
 282 defm V_CMPSX_GT_F64 : VOPC_64 <0x00000074, "V_CMPSX_GT_F64">;
 283 defm V_CMPSX_LG_F64 : VOPC_64 <0x00000075, "V_CMPSX_LG_F64">;
 284 defm V_CMPSX_GE_F64 : VOPC_64 <0x00000076, "V_CMPSX_GE_F64">;
 285 defm V_CMPSX_O_F64 : VOPC_64 <0x00000077, "V_CMPSX_O_F64">;
 286 defm V_CMPSX_U_F64 : VOPC_64 <0x00000078, "V_CMPSX_U_F64">;
 287 defm V_CMPSX_NGE_F64 : VOPC_64 <0x00000079, "V_CMPSX_NGE_F64">;
 288 defm V_CMPSX_NLG_F64 : VOPC_64 <0x0000007a, "V_CMPSX_NLG_F64">;
 289 defm V_CMPSX_NGT_F64 : VOPC_64 <0x0000007b, "V_CMPSX_NGT_F64">;
 290 defm V_CMPSX_NLE_F64 : VOPC_64 <0x0000007c, "V_CMPSX_NLE_F64">;
 291 defm V_CMPSX_NEQ_F64 : VOPC_64 <0x0000007d, "V_CMPSX_NEQ_F64">;
 292 defm V_CMPSX_NLT_F64 : VOPC_64 <0x0000007e, "V_CMPSX_NLT_F64">;
 293 defm V_CMPSX_TRU_F64 : VOPC_64 <0x0000007f, "V_CMPSX_TRU_F64">;
 294
 295 } // End hasSideEffects = 1, Defs = [EXEC]
 296
 297 defm V_CMP_F_I32 : VOPC_32 <0x00000080, "V_CMP_F_I32">;
 298 defm V_CMP_LT_I32 : VOPC_32 <0x00000081, "V_CMP_LT_I32", i32, COND_SLT>;
 299 defm V_CMP_EQ_I32 : VOPC_32 <0x00000082, "V_CMP_EQ_I32", i32, COND_EQ>;
 300 defm V_CMP_LE_I32 : VOPC_32 <0x00000083, "V_CMP_LE_I32", i32, COND_SLE>;
 301 defm V_CMP_GT_I32 : VOPC_32 <0x00000084, "V_CMP_GT_I32", i32, COND_SGT>;
 302 defm V_CMP_NE_I32 : VOPC_32 <0x00000085, "V_CMP_NE_I32", i32, COND_NE>;
 303 defm V_CMP_GE_I32 : VOPC_32 <0x00000086, "V_CMP_GE_I32", i32, COND_SGE>;
 304 defm V_CMP_T_I32 : VOPC_32 <0x00000087, "V_CMP_T_I32">;
 305
 306 let hasSideEffects = 1, Defs = [EXEC] in {
 307
 308 defm V_CMPX_F_I32 : VOPC_32 <0x00000090, "V_CMPX_F_I32">;
 309 defm V_CMPX_LT_I32 : VOPC_32 <0x00000091, "V_CMPX_LT_I32">;
 310 defm V_CMPX_EQ_I32 : VOPC_32 <0x00000092, "V_CMPX_EQ_I32">;
 311 defm V_CMPX_LE_I32 : VOPC_32 <0x00000093, "V_CMPX_LE_I32">;
 312 defm V_CMPX_GT_I32 : VOPC_32 <0x00000094, "V_CMPX_GT_I32">;
 313 defm V_CMPX_NE_I32 : VOPC_32 <0x00000095, "V_CMPX_NE_I32">;
 314 defm V_CMPX_GE_I32 : VOPC_32 <0x00000096, "V_CMPX_GE_I32">;
 315 defm V_CMPX_T_I32 : VOPC_32 <0x00000097, "V_CMPX_T_I32">;
 316
 317 } // End hasSideEffects = 1, Defs = [EXEC]
 318
 319 defm V_CMP_F_I64 : VOPC_64 <0x000000a0, "V_CMP_F_I64">;
 320 defm V_CMP_LT_I64 : VOPC_64 <0x000000a1, "V_CMP_LT_I64", i64, COND_SLT>;
 321 defm V_CMP_EQ_I64 : VOPC_64 <0x000000a2, "V_CMP_EQ_I64", i64, COND_EQ>;
 322 defm V_CMP_LE_I64 : VOPC_64 <0x000000a3, "V_CMP_LE_I64", i64, COND_SLE>;
 323 defm V_CMP_GT_I64 : VOPC_64 <0x000000a4, "V_CMP_GT_I64", i64, COND_SGT>;
 324 defm V_CMP_NE_I64 : VOPC_64 <0x000000a5, "V_CMP_NE_I64", i64, COND_NE>;
 325 defm V_CMP_GE_I64 : VOPC_64 <0x000000a6, "V_CMP_GE_I64", i64, COND_SGE>;
 326 defm V_CMP_T_I64 : VOPC_64 <0x000000a7, "V_CMP_T_I64">;
 327
 328 let hasSideEffects = 1, Defs = [EXEC] in {
 329
 330 defm V_CMPX_F_I64 : VOPC_64 <0x000000b0, "V_CMPX_F_I64">;
 331 defm V_CMPX_LT_I64 : VOPC_64 <0x000000b1, "V_CMPX_LT_I64">;
 332 defm V_CMPX_EQ_I64 : VOPC_64 <0x000000b2, "V_CMPX_EQ_I64">;
 333 defm V_CMPX_LE_I64 : VOPC_64 <0x000000b3, "V_CMPX_LE_I64">;
 334 defm V_CMPX_GT_I64 : VOPC_64 <0x000000b4, "V_CMPX_GT_I64">;
 335 defm V_CMPX_NE_I64 : VOPC_64 <0x000000b5, "V_CMPX_NE_I64">;
 336 defm V_CMPX_GE_I64 : VOPC_64 <0x000000b6, "V_CMPX_GE_I64">;
 337 defm V_CMPX_T_I64 : VOPC_64 <0x000000b7, "V_CMPX_T_I64">;
 338
 339 } // End hasSideEffects = 1, Defs = [EXEC]
 340
 341 defm V_CMP_F_U32 : VOPC_32 <0x000000c0, "V_CMP_F_U32">;
 342 defm V_CMP_LT_U32 : VOPC_32 <0x000000c1, "V_CMP_LT_U32", i32, COND_ULT>;
 343 defm V_CMP_EQ_U32 : VOPC_32 <0x000000c2, "V_CMP_EQ_U32", i32, COND_EQ>;
 344 defm V_CMP_LE_U32 : VOPC_32 <0x000000c3, "V_CMP_LE_U32", i32, COND_ULE>;
 345 defm V_CMP_GT_U32 : VOPC_32 <0x000000c4, "V_CMP_GT_U32", i32, COND_UGT>;
 346 defm V_CMP_NE_U32 : VOPC_32 <0x000000c5, "V_CMP_NE_U32", i32, COND_NE>;
 347 defm V_CMP_GE_U32 : VOPC_32 <0x000000c6, "V_CMP_GE_U32", i32, COND_UGE>;
 348 defm V_CMP_T_U32 : VOPC_32 <0x000000c7, "V_CMP_T_U32">;
 349
 350 let hasSideEffects = 1, Defs = [EXEC] in {
 351
 352 defm V_CMPX_F_U32 : VOPC_32 <0x000000d0, "V_CMPX_F_U32">;
 353 defm V_CMPX_LT_U32 : VOPC_32 <0x000000d1, "V_CMPX_LT_U32">;
 354 defm V_CMPX_EQ_U32 : VOPC_32 <0x000000d2, "V_CMPX_EQ_U32">;
 355 defm V_CMPX_LE_U32 : VOPC_32 <0x000000d3, "V_CMPX_LE_U32">;
 356 defm V_CMPX_GT_U32 : VOPC_32 <0x000000d4, "V_CMPX_GT_U32">;
 357 defm V_CMPX_NE_U32 : VOPC_32 <0x000000d5, "V_CMPX_NE_U32">;
 358 defm V_CMPX_GE_U32 : VOPC_32 <0x000000d6, "V_CMPX_GE_U32">;
 359 defm V_CMPX_T_U32 : VOPC_32 <0x000000d7, "V_CMPX_T_U32">;
 360
 361 } // End hasSideEffects = 1, Defs = [EXEC]
 362
 363 defm V_CMP_F_U64 : VOPC_64 <0x000000e0, "V_CMP_F_U64">;
 364 defm V_CMP_LT_U64 : VOPC_64 <0x000000e1, "V_CMP_LT_U64", i64, COND_ULT>;
 365 defm V_CMP_EQ_U64 : VOPC_64 <0x000000e2, "V_CMP_EQ_U64", i64, COND_EQ>;
 366 defm V_CMP_LE_U64 : VOPC_64 <0x000000e3, "V_CMP_LE_U64", i64, COND_ULE>;
 367 defm V_CMP_GT_U64 : VOPC_64 <0x000000e4, "V_CMP_GT_U64", i64, COND_UGT>;
 368 defm V_CMP_NE_U64 : VOPC_64 <0x000000e5, "V_CMP_NE_U64", i64, COND_NE>;
 369 defm V_CMP_GE_U64 : VOPC_64 <0x000000e6, "V_CMP_GE_U64", i64, COND_UGE>;
 370 defm V_CMP_T_U64 : VOPC_64 <0x000000e7, "V_CMP_T_U64">;
 371
 372 let hasSideEffects = 1, Defs = [EXEC] in {
 373
 374 defm V_CMPX_F_U64 : VOPC_64 <0x000000f0, "V_CMPX_F_U64">;
 375 defm V_CMPX_LT_U64 : VOPC_64 <0x000000f1, "V_CMPX_LT_U64">;
 376 defm V_CMPX_EQ_U64 : VOPC_64 <0x000000f2, "V_CMPX_EQ_U64">;
 377 defm V_CMPX_LE_U64 : VOPC_64 <0x000000f3, "V_CMPX_LE_U64">;
 378 defm V_CMPX_GT_U64 : VOPC_64 <0x000000f4, "V_CMPX_GT_U64">;
 379 defm V_CMPX_NE_U64 : VOPC_64 <0x000000f5, "V_CMPX_NE_U64">;
 380 defm V_CMPX_GE_U64 : VOPC_64 <0x000000f6, "V_CMPX_GE_U64">;
 381 defm V_CMPX_T_U64 : VOPC_64 <0x000000f7, "V_CMPX_T_U64">;
 382
 383 } // End hasSideEffects = 1, Defs = [EXEC]
 384
 385 defm V_CMP_CLASS_F32 : VOPC_32 <0x00000088, "V_CMP_CLASS_F32">;
 386
 387 let hasSideEffects = 1, Defs = [EXEC] in {
 388 defm V_CMPX_CLASS_F32 : VOPC_32 <0x00000098, "V_CMPX_CLASS_F32">;
 389 } // End hasSideEffects = 1, Defs = [EXEC]
 390
 391 defm V_CMP_CLASS_F64 : VOPC_64 <0x000000a8, "V_CMP_CLASS_F64">;
 392
 393 let hasSideEffects = 1, Defs = [EXEC] in {
 394 defm V_CMPX_CLASS_F64 : VOPC_64 <0x000000b8, "V_CMPX_CLASS_F64">;
 395 } // End hasSideEffects = 1, Defs = [EXEC]
 396
 397 } // End isCompare = 1
 398
 399 def DS_ADD_U32_RTN : DS_1A1D_RET <0x20, "DS_ADD_U32_RTN", VReg_32>;
 400 def DS_SUB_U32_RTN : DS_1A1D_RET <0x21, "DS_SUB_U32_RTN", VReg_32>;
 401 def DS_WRITE_B32 : DS_Store_Helper <0x0000000d, "DS_WRITE_B32", VReg_32>;
 402 def DS_WRITE_B8 : DS_Store_Helper <0x00000001e, "DS_WRITE_B8", VReg_32>;
 403 def DS_WRITE_B16 : DS_Store_Helper <0x00000001f, "DS_WRITE_B16", VReg_32>;
 404 def DS_READ_B32 : DS_Load_Helper <0x00000036, "DS_READ_B32", VReg_32>;
 405 def DS_READ_I8 : DS_Load_Helper <0x00000039, "DS_READ_I8", VReg_32>;
 406 def DS_READ_U8 : DS_Load_Helper <0x0000003a, "DS_READ_U8", VReg_32>;
 407 def DS_READ_I16 : DS_Load_Helper <0x0000003b, "DS_READ_I16", VReg_32>;
 408 def DS_READ_U16 : DS_Load_Helper <0x0000003c, "DS_READ_U16", VReg_32>;
 409
 410 //def BUFFER_LOAD_FORMAT_X : MUBUF_ <0x00000000, "BUFFER_LOAD_FORMAT_X", []>;
 411 //def BUFFER_LOAD_FORMAT_XY : MUBUF_ <0x00000001, "BUFFER_LOAD_FORMAT_XY", []>;
 412 //def BUFFER_LOAD_FORMAT_XYZ : MUBUF_ <0x00000002, "BUFFER_LOAD_FORMAT_XYZ", []>;
 413 defm BUFFER_LOAD_FORMAT_XYZW : MUBUF_Load_Helper <0x00000003, "BUFFER_LOAD_FORMAT_XYZW", VReg_128>;
 414 //def BUFFER_STORE_FORMAT_X : MUBUF_ <0x00000004, "BUFFER_STORE_FORMAT_X", []>;
 415 //def BUFFER_STORE_FORMAT_XY : MUBUF_ <0x00000005, "BUFFER_STORE_FORMAT_XY", []>;
 416 //def BUFFER_STORE_FORMAT_XYZ : MUBUF_ <0x00000006, "BUFFER_STORE_FORMAT_XYZ", []>;
 417 //def BUFFER_STORE_FORMAT_XYZW : MUBUF_ <0x00000007, "BUFFER_STORE_FORMAT_XYZW", []>;
 418 defm BUFFER_LOAD_UBYTE : MUBUF_Load_Helper <0x00000008, "BUFFER_LOAD_UBYTE", VReg_32>;
 419 defm BUFFER_LOAD_SBYTE : MUBUF_Load_Helper <0x00000009, "BUFFER_LOAD_SBYTE", VReg_32>;
 420 defm BUFFER_LOAD_USHORT : MUBUF_Load_Helper <0x0000000a, "BUFFER_LOAD_USHORT", VReg_32>;
 421 defm BUFFER_LOAD_SSHORT : MUBUF_Load_Helper <0x0000000b, "BUFFER_LOAD_SSHORT", VReg_32>;
 422 defm BUFFER_LOAD_DWORD : MUBUF_Load_Helper <0x0000000c, "BUFFER_LOAD_DWORD", VReg_32>;
 423 defm BUFFER_LOAD_DWORDX2 : MUBUF_Load_Helper <0x0000000d, "BUFFER_LOAD_DWORDX2", VReg_64>;
 424 defm BUFFER_LOAD_DWORDX4 : MUBUF_Load_Helper <0x0000000e, "BUFFER_LOAD_DWORDX4", VReg_128>;
 425
 426 def BUFFER_STORE_BYTE : MUBUF_Store_Helper <
 427   0x00000018, "BUFFER_STORE_BYTE", VReg_32
 428 >;
 429
 430 def BUFFER_STORE_SHORT : MUBUF_Store_Helper <
 431   0x0000001a, "BUFFER_STORE_SHORT", VReg_32
 432 >;
 433
 434 def BUFFER_STORE_DWORD : MUBUF_Store_Helper <
 435   0x0000001c, "BUFFER_STORE_DWORD", VReg_32
 436 >;
 437
 438 def BUFFER_STORE_DWORDX2 : MUBUF_Store_Helper <
 439   0x0000001d, "BUFFER_STORE_DWORDX2", VReg_64
 440 >;
 441
 442 def BUFFER_STORE_DWORDX4 : MUBUF_Store_Helper <
 443   0x0000001e, "BUFFER_STORE_DWORDX4", VReg_128
 444 >;
 445 //def BUFFER_ATOMIC_SWAP : MUBUF_ <0x00000030, "BUFFER_ATOMIC_SWAP", []>;
 446 //def BUFFER_ATOMIC_CMPSWAP : MUBUF_ <0x00000031, "BUFFER_ATOMIC_CMPSWAP", []>;
 447 //def BUFFER_ATOMIC_ADD : MUBUF_ <0x00000032, "BUFFER_ATOMIC_ADD", []>;
 448 //def BUFFER_ATOMIC_SUB : MUBUF_ <0x00000033, "BUFFER_ATOMIC_SUB", []>;
 449 //def BUFFER_ATOMIC_RSUB : MUBUF_ <0x00000034, "BUFFER_ATOMIC_RSUB", []>;
 450 //def BUFFER_ATOMIC_SMIN : MUBUF_ <0x00000035, "BUFFER_ATOMIC_SMIN", []>;
 451 //def BUFFER_ATOMIC_UMIN : MUBUF_ <0x00000036, "BUFFER_ATOMIC_UMIN", []>;
 452 //def BUFFER_ATOMIC_SMAX : MUBUF_ <0x00000037, "BUFFER_ATOMIC_SMAX", []>;
 453 //def BUFFER_ATOMIC_UMAX : MUBUF_ <0x00000038, "BUFFER_ATOMIC_UMAX", []>;
 454 //def BUFFER_ATOMIC_AND : MUBUF_ <0x00000039, "BUFFER_ATOMIC_AND", []>;
 455 //def BUFFER_ATOMIC_OR : MUBUF_ <0x0000003a, "BUFFER_ATOMIC_OR", []>;
 456 //def BUFFER_ATOMIC_XOR : MUBUF_ <0x0000003b, "BUFFER_ATOMIC_XOR", []>;
 457 //def BUFFER_ATOMIC_INC : MUBUF_ <0x0000003c, "BUFFER_ATOMIC_INC", []>;
 458 //def BUFFER_ATOMIC_DEC : MUBUF_ <0x0000003d, "BUFFER_ATOMIC_DEC", []>;
 459 //def BUFFER_ATOMIC_FCMPSWAP : MUBUF_ <0x0000003e, "BUFFER_ATOMIC_FCMPSWAP", []>;
 460 //def BUFFER_ATOMIC_FMIN : MUBUF_ <0x0000003f, "BUFFER_ATOMIC_FMIN", []>;
 461 //def BUFFER_ATOMIC_FMAX : MUBUF_ <0x00000040, "BUFFER_ATOMIC_FMAX", []>;
 462 //def BUFFER_ATOMIC_SWAP_X2 : MUBUF_X2 <0x00000050, "BUFFER_ATOMIC_SWAP_X2", []>;
 463 //def BUFFER_ATOMIC_CMPSWAP_X2 : MUBUF_X2 <0x00000051, "BUFFER_ATOMIC_CMPSWAP_X2", []>;
 464 //def BUFFER_ATOMIC_ADD_X2 : MUBUF_X2 <0x00000052, "BUFFER_ATOMIC_ADD_X2", []>;
 465 //def BUFFER_ATOMIC_SUB_X2 : MUBUF_X2 <0x00000053, "BUFFER_ATOMIC_SUB_X2", []>;
 466 //def BUFFER_ATOMIC_RSUB_X2 : MUBUF_X2 <0x00000054, "BUFFER_ATOMIC_RSUB_X2", []>;
 467 //def BUFFER_ATOMIC_SMIN_X2 : MUBUF_X2 <0x00000055, "BUFFER_ATOMIC_SMIN_X2", []>;
 468 //def BUFFER_ATOMIC_UMIN_X2 : MUBUF_X2 <0x00000056, "BUFFER_ATOMIC_UMIN_X2", []>;
 469 //def BUFFER_ATOMIC_SMAX_X2 : MUBUF_X2 <0x00000057, "BUFFER_ATOMIC_SMAX_X2", []>;
 470 //def BUFFER_ATOMIC_UMAX_X2 : MUBUF_X2 <0x00000058, "BUFFER_ATOMIC_UMAX_X2", []>;
 471 //def BUFFER_ATOMIC_AND_X2 : MUBUF_X2 <0x00000059, "BUFFER_ATOMIC_AND_X2", []>;
 472 //def BUFFER_ATOMIC_OR_X2 : MUBUF_X2 <0x0000005a, "BUFFER_ATOMIC_OR_X2", []>;
 473 //def BUFFER_ATOMIC_XOR_X2 : MUBUF_X2 <0x0000005b, "BUFFER_ATOMIC_XOR_X2", []>;
 474 //def BUFFER_ATOMIC_INC_X2 : MUBUF_X2 <0x0000005c, "BUFFER_ATOMIC_INC_X2", []>;
 475 //def BUFFER_ATOMIC_DEC_X2 : MUBUF_X2 <0x0000005d, "BUFFER_ATOMIC_DEC_X2", []>;
 476 //def BUFFER_ATOMIC_FCMPSWAP_X2 : MUBUF_X2 <0x0000005e, "BUFFER_ATOMIC_FCMPSWAP_X2", []>;
 477 //def BUFFER_ATOMIC_FMIN_X2 : MUBUF_X2 <0x0000005f, "BUFFER_ATOMIC_FMIN_X2", []>;
 478 //def BUFFER_ATOMIC_FMAX_X2 : MUBUF_X2 <0x00000060, "BUFFER_ATOMIC_FMAX_X2", []>;
 479 //def BUFFER_WBINVL1_SC : MUBUF_WBINVL1 <0x00000070, "BUFFER_WBINVL1_SC", []>;
 480 //def BUFFER_WBINVL1 : MUBUF_WBINVL1 <0x00000071, "BUFFER_WBINVL1", []>;
 481 //def TBUFFER_LOAD_FORMAT_X : MTBUF_ <0x00000000, "TBUFFER_LOAD_FORMAT_X", []>;
 482 //def TBUFFER_LOAD_FORMAT_XY : MTBUF_ <0x00000001, "TBUFFER_LOAD_FORMAT_XY", []>;
 483 //def TBUFFER_LOAD_FORMAT_XYZ : MTBUF_ <0x00000002, "TBUFFER_LOAD_FORMAT_XYZ", []>;
 484 def TBUFFER_LOAD_FORMAT_XYZW : MTBUF_Load_Helper <0x00000003, "TBUFFER_LOAD_FORMAT_XYZW", VReg_128>;
 485 def TBUFFER_STORE_FORMAT_X : MTBUF_Store_Helper <0x00000004, "TBUFFER_STORE_FORMAT_X", VReg_32>;
 486 def TBUFFER_STORE_FORMAT_XY : MTBUF_Store_Helper <0x00000005, "TBUFFER_STORE_FORMAT_XY", VReg_64>;
 487 def TBUFFER_STORE_FORMAT_XYZ : MTBUF_Store_Helper <0x00000006, "TBUFFER_STORE_FORMAT_XYZ", VReg_128>;
 488 def TBUFFER_STORE_FORMAT_XYZW : MTBUF_Store_Helper <0x00000007, "TBUFFER_STORE_FORMAT_XYZW", VReg_128>;
 489
 490 let mayLoad = 1 in {
 491
 492 // We are using the SGPR_32 and not the SReg_32 register class for 32-bit
 493 // SMRD instructions, because the SGPR_32 register class does not include M0
 494 // and writing to M0 from an SMRD instruction will hang the GPU.
 495 defm S_LOAD_DWORD : SMRD_Helper <0x00, "S_LOAD_DWORD", SReg_64, SGPR_32>;
 496 defm S_LOAD_DWORDX2 : SMRD_Helper <0x01, "S_LOAD_DWORDX2", SReg_64, SReg_64>;
 497 defm S_LOAD_DWORDX4 : SMRD_Helper <0x02, "S_LOAD_DWORDX4", SReg_64, SReg_128>;
 498 defm S_LOAD_DWORDX8 : SMRD_Helper <0x03, "S_LOAD_DWORDX8", SReg_64, SReg_256>;
 499 defm S_LOAD_DWORDX16 : SMRD_Helper <0x04, "S_LOAD_DWORDX16", SReg_64, SReg_512>;
 500
 501 defm S_BUFFER_LOAD_DWORD : SMRD_Helper <
 502   0x08, "S_BUFFER_LOAD_DWORD", SReg_128, SGPR_32
 503 >;
 504
 505 defm S_BUFFER_LOAD_DWORDX2 : SMRD_Helper <
 506   0x09, "S_BUFFER_LOAD_DWORDX2", SReg_128, SReg_64
 507 >;
 508
 509 defm S_BUFFER_LOAD_DWORDX4 : SMRD_Helper <
 510   0x0a, "S_BUFFER_LOAD_DWORDX4", SReg_128, SReg_128
 511 >;
 512
 513 defm S_BUFFER_LOAD_DWORDX8 : SMRD_Helper <
 514   0x0b, "S_BUFFER_LOAD_DWORDX8", SReg_128, SReg_256
 515 >;
 516
 517 defm S_BUFFER_LOAD_DWORDX16 : SMRD_Helper <
 518   0x0c, "S_BUFFER_LOAD_DWORDX16", SReg_128, SReg_512
 519 >;
 520
 521 } // mayLoad = 1
 522
 523 //def S_MEMTIME : SMRD_ <0x0000001e, "S_MEMTIME", []>;
 524 //def S_DCACHE_INV : SMRD_ <0x0000001f, "S_DCACHE_INV", []>;
 525 defm IMAGE_LOAD : MIMG_NoSampler <0x00000000, "IMAGE_LOAD">;
 526 defm IMAGE_LOAD_MIP : MIMG_NoSampler <0x00000001, "IMAGE_LOAD_MIP">;
 527 //def IMAGE_LOAD_PCK : MIMG_NoPattern_ <"IMAGE_LOAD_PCK", 0x00000002>;
 528 //def IMAGE_LOAD_PCK_SGN : MIMG_NoPattern_ <"IMAGE_LOAD_PCK_SGN", 0x00000003>;
 529 //def IMAGE_LOAD_MIP_PCK : MIMG_NoPattern_ <"IMAGE_LOAD_MIP_PCK", 0x00000004>;
 530 //def IMAGE_LOAD_MIP_PCK_SGN : MIMG_NoPattern_ <"IMAGE_LOAD_MIP_PCK_SGN", 0x00000005>;
 531 //def IMAGE_STORE : MIMG_NoPattern_ <"IMAGE_STORE", 0x00000008>;
 532 //def IMAGE_STORE_MIP : MIMG_NoPattern_ <"IMAGE_STORE_MIP", 0x00000009>;
 533 //def IMAGE_STORE_PCK : MIMG_NoPattern_ <"IMAGE_STORE_PCK", 0x0000000a>;
 534 //def IMAGE_STORE_MIP_PCK : MIMG_NoPattern_ <"IMAGE_STORE_MIP_PCK", 0x0000000b>;
 535 defm IMAGE_GET_RESINFO : MIMG_NoSampler <0x0000000e, "IMAGE_GET_RESINFO">;
 536 //def IMAGE_ATOMIC_SWAP : MIMG_NoPattern_ <"IMAGE_ATOMIC_SWAP", 0x0000000f>;
 537 //def IMAGE_ATOMIC_CMPSWAP : MIMG_NoPattern_ <"IMAGE_ATOMIC_CMPSWAP", 0x00000010>;
 538 //def IMAGE_ATOMIC_ADD : MIMG_NoPattern_ <"IMAGE_ATOMIC_ADD", 0x00000011>;
 539 //def IMAGE_ATOMIC_SUB : MIMG_NoPattern_ <"IMAGE_ATOMIC_SUB", 0x00000012>;
 540 //def IMAGE_ATOMIC_RSUB : MIMG_NoPattern_ <"IMAGE_ATOMIC_RSUB", 0x00000013>;
 541 //def IMAGE_ATOMIC_SMIN : MIMG_NoPattern_ <"IMAGE_ATOMIC_SMIN", 0x00000014>;
 542 //def IMAGE_ATOMIC_UMIN : MIMG_NoPattern_ <"IMAGE_ATOMIC_UMIN", 0x00000015>;
 543 //def IMAGE_ATOMIC_SMAX : MIMG_NoPattern_ <"IMAGE_ATOMIC_SMAX", 0x00000016>;
 544 //def IMAGE_ATOMIC_UMAX : MIMG_NoPattern_ <"IMAGE_ATOMIC_UMAX", 0x00000017>;
 545 //def IMAGE_ATOMIC_AND : MIMG_NoPattern_ <"IMAGE_ATOMIC_AND", 0x00000018>;
 546 //def IMAGE_ATOMIC_OR : MIMG_NoPattern_ <"IMAGE_ATOMIC_OR", 0x00000019>;
 547 //def IMAGE_ATOMIC_XOR : MIMG_NoPattern_ <"IMAGE_ATOMIC_XOR", 0x0000001a>;
 548 //def IMAGE_ATOMIC_INC : MIMG_NoPattern_ <"IMAGE_ATOMIC_INC", 0x0000001b>;
 549 //def IMAGE_ATOMIC_DEC : MIMG_NoPattern_ <"IMAGE_ATOMIC_DEC", 0x0000001c>;
 550 //def IMAGE_ATOMIC_FCMPSWAP : MIMG_NoPattern_ <"IMAGE_ATOMIC_FCMPSWAP", 0x0000001d>;
 551 //def IMAGE_ATOMIC_FMIN : MIMG_NoPattern_ <"IMAGE_ATOMIC_FMIN", 0x0000001e>;
 552 //def IMAGE_ATOMIC_FMAX : MIMG_NoPattern_ <"IMAGE_ATOMIC_FMAX", 0x0000001f>;
 553 defm IMAGE_SAMPLE : MIMG_Sampler <0x00000020, "IMAGE_SAMPLE">;
 554 //def IMAGE_SAMPLE_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_CL", 0x00000021>;
 555 defm IMAGE_SAMPLE_D : MIMG_Sampler <0x00000022, "IMAGE_SAMPLE_D">;
 556 //def IMAGE_SAMPLE_D_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_D_CL", 0x00000023>;
 557 defm IMAGE_SAMPLE_L : MIMG_Sampler <0x00000024, "IMAGE_SAMPLE_L">;
 558 defm IMAGE_SAMPLE_B : MIMG_Sampler <0x00000025, "IMAGE_SAMPLE_B">;
 559 //def IMAGE_SAMPLE_B_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_B_CL", 0x00000026>;
 560 //def IMAGE_SAMPLE_LZ : MIMG_NoPattern_ <"IMAGE_SAMPLE_LZ", 0x00000027>;
 561 defm IMAGE_SAMPLE_C : MIMG_Sampler <0x00000028, "IMAGE_SAMPLE_C">;
 562 //def IMAGE_SAMPLE_C_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CL", 0x00000029>;
 563 defm IMAGE_SAMPLE_C_D : MIMG_Sampler <0x0000002a, "IMAGE_SAMPLE_C_D">;
 564 //def IMAGE_SAMPLE_C_D_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_D_CL", 0x0000002b>;
 565 defm IMAGE_SAMPLE_C_L : MIMG_Sampler <0x0000002c, "IMAGE_SAMPLE_C_L">;
 566 defm IMAGE_SAMPLE_C_B : MIMG_Sampler <0x0000002d, "IMAGE_SAMPLE_C_B">;
 567 //def IMAGE_SAMPLE_C_B_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_B_CL", 0x0000002e>;
 568 //def IMAGE_SAMPLE_C_LZ : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_LZ", 0x0000002f>;
 569 //def IMAGE_SAMPLE_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_O", 0x00000030>;
 570 //def IMAGE_SAMPLE_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_CL_O", 0x00000031>;
 571 //def IMAGE_SAMPLE_D_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_D_O", 0x00000032>;
 572 //def IMAGE_SAMPLE_D_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_D_CL_O", 0x00000033>;
 573 //def IMAGE_SAMPLE_L_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_L_O", 0x00000034>;
 574 //def IMAGE_SAMPLE_B_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_B_O", 0x00000035>;
 575 //def IMAGE_SAMPLE_B_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_B_CL_O", 0x00000036>;
 576 //def IMAGE_SAMPLE_LZ_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_LZ_O", 0x00000037>;
 577 //def IMAGE_SAMPLE_C_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_O", 0x00000038>;
 578 //def IMAGE_SAMPLE_C_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CL_O", 0x00000039>;
 579 //def IMAGE_SAMPLE_C_D_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_D_O", 0x0000003a>;
 580 //def IMAGE_SAMPLE_C_D_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_D_CL_O", 0x0000003b>;
 581 //def IMAGE_SAMPLE_C_L_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_L_O", 0x0000003c>;
 582 //def IMAGE_SAMPLE_C_B_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_B_O", 0x0000003d>;
 583 //def IMAGE_SAMPLE_C_B_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_B_CL_O", 0x0000003e>;
 584 //def IMAGE_SAMPLE_C_LZ_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_LZ_O", 0x0000003f>;
 585 //def IMAGE_GATHER4 : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4", 0x00000040>;
 586 //def IMAGE_GATHER4_CL : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_CL", 0x00000041>;
 587 //def IMAGE_GATHER4_L : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_L", 0x00000044>;
 588 //def IMAGE_GATHER4_B : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_B", 0x00000045>;
 589 //def IMAGE_GATHER4_B_CL : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_B_CL", 0x00000046>;
 590 //def IMAGE_GATHER4_LZ : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_LZ", 0x00000047>;
 591 //def IMAGE_GATHER4_C : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C", 0x00000048>;
 592 //def IMAGE_GATHER4_C_CL : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_CL", 0x00000049>;
 593 //def IMAGE_GATHER4_C_L : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_L", 0x0000004c>;
 594 //def IMAGE_GATHER4_C_B : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_B", 0x0000004d>;
 595 //def IMAGE_GATHER4_C_B_CL : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_B_CL", 0x0000004e>;
 596 //def IMAGE_GATHER4_C_LZ : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_LZ", 0x0000004f>;
 597 //def IMAGE_GATHER4_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_O", 0x00000050>;
 598 //def IMAGE_GATHER4_CL_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_CL_O", 0x00000051>;
 599 //def IMAGE_GATHER4_L_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_L_O", 0x00000054>;
 600 //def IMAGE_GATHER4_B_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_B_O", 0x00000055>;
 601 //def IMAGE_GATHER4_B_CL_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_B_CL_O", 0x00000056>;
 602 //def IMAGE_GATHER4_LZ_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_LZ_O", 0x00000057>;
 603 //def IMAGE_GATHER4_C_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_O", 0x00000058>;
 604 //def IMAGE_GATHER4_C_CL_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_CL_O", 0x00000059>;
 605 //def IMAGE_GATHER4_C_L_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_L_O", 0x0000005c>;
 606 //def IMAGE_GATHER4_C_B_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_B_O", 0x0000005d>;
 607 //def IMAGE_GATHER4_C_B_CL_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_B_CL_O", 0x0000005e>;
 608 //def IMAGE_GATHER4_C_LZ_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_LZ_O", 0x0000005f>;
 609 //def IMAGE_GET_LOD : MIMG_NoPattern_ <"IMAGE_GET_LOD", 0x00000060>;
 610 //def IMAGE_SAMPLE_CD : MIMG_NoPattern_ <"IMAGE_SAMPLE_CD", 0x00000068>;
 611 //def IMAGE_SAMPLE_CD_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_CD_CL", 0x00000069>;
 612 //def IMAGE_SAMPLE_C_CD : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CD", 0x0000006a>;
 613 //def IMAGE_SAMPLE_C_CD_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CD_CL", 0x0000006b>;
 614 //def IMAGE_SAMPLE_CD_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_CD_O", 0x0000006c>;
 615 //def IMAGE_SAMPLE_CD_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_CD_CL_O", 0x0000006d>;
 616 //def IMAGE_SAMPLE_C_CD_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CD_O", 0x0000006e>;
 617 //def IMAGE_SAMPLE_C_CD_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CD_CL_O", 0x0000006f>;
 618 //def IMAGE_RSRC256 : MIMG_NoPattern_RSRC256 <"IMAGE_RSRC256", 0x0000007e>;
 619 //def IMAGE_SAMPLER : MIMG_NoPattern_ <"IMAGE_SAMPLER", 0x0000007f>;
 620 //def V_NOP : VOP1_ <0x00000000, "V_NOP", []>;
 621
 622
 623 let neverHasSideEffects = 1, isMoveImm = 1 in {
 624 defm V_MOV_B32 : VOP1_32 <0x00000001, "V_MOV_B32", []>;
 625 } // End neverHasSideEffects = 1, isMoveImm = 1
 626
 627 defm V_READFIRSTLANE_B32 : VOP1_32 <0x00000002, "V_READFIRSTLANE_B32", []>;
 628 defm V_CVT_I32_F64 : VOP1_32_64 <0x00000003, "V_CVT_I32_F64",
 629   [(set i32:$dst, (fp_to_sint f64:$src0))]
 630 >;
 631 defm V_CVT_F64_I32 : VOP1_64_32 <0x00000004, "V_CVT_F64_I32",
 632   [(set f64:$dst, (sint_to_fp i32:$src0))]
 633 >;
 634 defm V_CVT_F32_I32 : VOP1_32 <0x00000005, "V_CVT_F32_I32",
 635   [(set f32:$dst, (sint_to_fp i32:$src0))]
 636 >;
 637 defm V_CVT_F32_U32 : VOP1_32 <0x00000006, "V_CVT_F32_U32",
 638   [(set f32:$dst, (uint_to_fp i32:$src0))]
 639 >;
 640 defm V_CVT_U32_F32 : VOP1_32 <0x00000007, "V_CVT_U32_F32",
 641   [(set i32:$dst, (fp_to_uint f32:$src0))]
 642 >;
 643 defm V_CVT_I32_F32 : VOP1_32 <0x00000008, "V_CVT_I32_F32",
 644   [(set i32:$dst, (fp_to_sint f32:$src0))]
 645 >;
 646 defm V_MOV_FED_B32 : VOP1_32 <0x00000009, "V_MOV_FED_B32", []>;
 647 ////def V_CVT_F16_F32 : VOP1_F16 <0x0000000a, "V_CVT_F16_F32", []>;
 648 //defm V_CVT_F32_F16 : VOP1_32 <0x0000000b, "V_CVT_F32_F16", []>;
 649 //defm V_CVT_RPI_I32_F32 : VOP1_32 <0x0000000c, "V_CVT_RPI_I32_F32", []>;
 650 //defm V_CVT_FLR_I32_F32 : VOP1_32 <0x0000000d, "V_CVT_FLR_I32_F32", []>;
 651 //defm V_CVT_OFF_F32_I4 : VOP1_32 <0x0000000e, "V_CVT_OFF_F32_I4", []>;
 652 defm V_CVT_F32_F64 : VOP1_32_64 <0x0000000f, "V_CVT_F32_F64",
 653   [(set f32:$dst, (fround f64:$src0))]
 654 >;
 655 defm V_CVT_F64_F32 : VOP1_64_32 <0x00000010, "V_CVT_F64_F32",
 656   [(set f64:$dst, (fextend f32:$src0))]
 657 >;
 658 //defm V_CVT_F32_UBYTE0 : VOP1_32 <0x00000011, "V_CVT_F32_UBYTE0", []>;
 659 //defm V_CVT_F32_UBYTE1 : VOP1_32 <0x00000012, "V_CVT_F32_UBYTE1", []>;
 660 //defm V_CVT_F32_UBYTE2 : VOP1_32 <0x00000013, "V_CVT_F32_UBYTE2", []>;
 661 //defm V_CVT_F32_UBYTE3 : VOP1_32 <0x00000014, "V_CVT_F32_UBYTE3", []>;
 662 //defm V_CVT_U32_F64 : VOP1_32 <0x00000015, "V_CVT_U32_F64", []>;
 663 //defm V_CVT_F64_U32 : VOP1_64 <0x00000016, "V_CVT_F64_U32", []>;
 664 defm V_FRACT_F32 : VOP1_32 <0x00000020, "V_FRACT_F32",
 665   [(set f32:$dst, (AMDGPUfract f32:$src0))]
 666 >;
 667 defm V_TRUNC_F32 : VOP1_32 <0x00000021, "V_TRUNC_F32",
 668   [(set f32:$dst, (int_AMDGPU_trunc f32:$src0))]
 669 >;
 670 defm V_CEIL_F32 : VOP1_32 <0x00000022, "V_CEIL_F32",
 671   [(set f32:$dst, (fceil f32:$src0))]
 672 >;
 673 defm V_RNDNE_F32 : VOP1_32 <0x00000023, "V_RNDNE_F32",
 674   [(set f32:$dst, (frint f32:$src0))]
 675 >;
 676 defm V_FLOOR_F32 : VOP1_32 <0x00000024, "V_FLOOR_F32",
 677   [(set f32:$dst, (ffloor f32:$src0))]
 678 >;
 679 defm V_EXP_F32 : VOP1_32 <0x00000025, "V_EXP_F32",
 680   [(set f32:$dst, (fexp2 f32:$src0))]
 681 >;
 682 defm V_LOG_CLAMP_F32 : VOP1_32 <0x00000026, "V_LOG_CLAMP_F32", []>;
 683 defm V_LOG_F32 : VOP1_32 <0x00000027, "V_LOG_F32",
 684   [(set f32:$dst, (flog2 f32:$src0))]
 685 >;
 686 defm V_RCP_CLAMP_F32 : VOP1_32 <0x00000028, "V_RCP_CLAMP_F32", []>;
 687 defm V_RCP_LEGACY_F32 : VOP1_32 <0x00000029, "V_RCP_LEGACY_F32", []>;
 688 defm V_RCP_F32 : VOP1_32 <0x0000002a, "V_RCP_F32",
 689   [(set f32:$dst, (fdiv FP_ONE, f32:$src0))]
 690 >;
 691 defm V_RCP_IFLAG_F32 : VOP1_32 <0x0000002b, "V_RCP_IFLAG_F32", []>;
 692 defm V_RSQ_CLAMP_F32 : VOP1_32 <0x0000002c, "V_RSQ_CLAMP_F32", []>;
 693 defm V_RSQ_LEGACY_F32 : VOP1_32 <
 694   0x0000002d, "V_RSQ_LEGACY_F32",
 695   [(set f32:$dst, (int_AMDGPU_rsq f32:$src0))]
 696 >;
 697 defm V_RSQ_F32 : VOP1_32 <0x0000002e, "V_RSQ_F32", []>;
 698 defm V_RCP_F64 : VOP1_64 <0x0000002f, "V_RCP_F64",
 699   [(set f64:$dst, (fdiv FP_ONE, f64:$src0))]
 700 >;
 701 defm V_RCP_CLAMP_F64 : VOP1_64 <0x00000030, "V_RCP_CLAMP_F64", []>;
 702 defm V_RSQ_F64 : VOP1_64 <0x00000031, "V_RSQ_F64", []>;
 703 defm V_RSQ_CLAMP_F64 : VOP1_64 <0x00000032, "V_RSQ_CLAMP_F64", []>;
 704 defm V_SQRT_F32 : VOP1_32 <0x00000033, "V_SQRT_F32",
 705   [(set f32:$dst, (fsqrt f32:$src0))]
 706 >;
 707 defm V_SQRT_F64 : VOP1_64 <0x00000034, "V_SQRT_F64",
 708   [(set f64:$dst, (fsqrt f64:$src0))]
 709 >;
 710 defm V_SIN_F32 : VOP1_32 <0x00000035, "V_SIN_F32", []>;
 711 defm V_COS_F32 : VOP1_32 <0x00000036, "V_COS_F32", []>;
 712 defm V_NOT_B32 : VOP1_32 <0x00000037, "V_NOT_B32", []>;
 713 defm V_BFREV_B32 : VOP1_32 <0x00000038, "V_BFREV_B32", []>;
 714 defm V_FFBH_U32 : VOP1_32 <0x00000039, "V_FFBH_U32", []>;
 715 defm V_FFBL_B32 : VOP1_32 <0x0000003a, "V_FFBL_B32", []>;
 716 defm V_FFBH_I32 : VOP1_32 <0x0000003b, "V_FFBH_I32", []>;
 717 //defm V_FREXP_EXP_I32_F64 : VOP1_32 <0x0000003c, "V_FREXP_EXP_I32_F64", []>;
 718 defm V_FREXP_MANT_F64 : VOP1_64 <0x0000003d, "V_FREXP_MANT_F64", []>;
 719 defm V_FRACT_F64 : VOP1_64 <0x0000003e, "V_FRACT_F64", []>;
 720 //defm V_FREXP_EXP_I32_F32 : VOP1_32 <0x0000003f, "V_FREXP_EXP_I32_F32", []>;
 721 defm V_FREXP_MANT_F32 : VOP1_32 <0x00000040, "V_FREXP_MANT_F32", []>;
 722 //def V_CLREXCP : VOP1_ <0x00000041, "V_CLREXCP", []>;
 723 defm V_MOVRELD_B32 : VOP1_32 <0x00000042, "V_MOVRELD_B32", []>;
 724 defm V_MOVRELS_B32 : VOP1_32 <0x00000043, "V_MOVRELS_B32", []>;
 725 defm V_MOVRELSD_B32 : VOP1_32 <0x00000044, "V_MOVRELSD_B32", []>;
 726
 727 def V_INTERP_P1_F32 : VINTRP <
 728   0x00000000,
 729   (outs VReg_32:$dst),
 730   (ins VReg_32:$i, i32imm:$attr_chan, i32imm:$attr, M0Reg:$m0),
 731   "V_INTERP_P1_F32 $dst, $i, $attr_chan, $attr, [$m0]",
 732   []> {
 733   let DisableEncoding = "$m0";
 734 }
 735
 736 def V_INTERP_P2_F32 : VINTRP <
 737   0x00000001,
 738   (outs VReg_32:$dst),
 739   (ins VReg_32:$src0, VReg_32:$j, i32imm:$attr_chan, i32imm:$attr, M0Reg:$m0),
 740   "V_INTERP_P2_F32 $dst, [$src0], $j, $attr_chan, $attr, [$m0]",
 741   []> {
 742
 743   let Constraints = "$src0 = $dst";
 744   let DisableEncoding = "$src0,$m0";
 745
 746 }
 747
 748 def V_INTERP_MOV_F32 : VINTRP <
 749   0x00000002,
 750   (outs VReg_32:$dst),
 751   (ins InterpSlot:$src0, i32imm:$attr_chan, i32imm:$attr, M0Reg:$m0),
 752   "V_INTERP_MOV_F32 $dst, $src0, $attr_chan, $attr, [$m0]",
 753   []> {
 754   let DisableEncoding = "$m0";
 755 }
 756
 757 //def S_NOP : SOPP_ <0x00000000, "S_NOP", []>;
 758
 759 let isTerminator = 1 in {
 760
 761 def S_ENDPGM : SOPP <0x00000001, (ins), "S_ENDPGM",
 762   [(IL_retflag)]> {
 763   let SIMM16 = 0;
 764   let isBarrier = 1;
 765   let hasCtrlDep = 1;
 766 }
 767
 768 let isBranch = 1 in {
 769 def S_BRANCH : SOPP <
 770   0x00000002, (ins brtarget:$target), "S_BRANCH $target",
 771   [(br bb:$target)]> {
 772   let isBarrier = 1;
 773 }
 774
 775 let DisableEncoding = "$scc" in {
 776 def S_CBRANCH_SCC0 : SOPP <
 777   0x00000004, (ins brtarget:$target, SCCReg:$scc),
 778   "S_CBRANCH_SCC0 $target", []
 779 >;
 780 def S_CBRANCH_SCC1 : SOPP <
 781   0x00000005, (ins brtarget:$target, SCCReg:$scc),
 782   "S_CBRANCH_SCC1 $target",
 783   []
 784 >;
 785 } // End DisableEncoding = "$scc"
 786
 787 def S_CBRANCH_VCCZ : SOPP <
 788   0x00000006, (ins brtarget:$target, VCCReg:$vcc),
 789   "S_CBRANCH_VCCZ $target",
 790   []
 791 >;
 792 def S_CBRANCH_VCCNZ : SOPP <
 793   0x00000007, (ins brtarget:$target, VCCReg:$vcc),
 794   "S_CBRANCH_VCCNZ $target",
 795   []
 796 >;
 797
 798 let DisableEncoding = "$exec" in {
 799 def S_CBRANCH_EXECZ : SOPP <
 800   0x00000008, (ins brtarget:$target, EXECReg:$exec),
 801   "S_CBRANCH_EXECZ $target",
 802   []
 803 >;
 804 def S_CBRANCH_EXECNZ : SOPP <
 805   0x00000009, (ins brtarget:$target, EXECReg:$exec),
 806   "S_CBRANCH_EXECNZ $target",
 807   []
 808 >;
 809 } // End DisableEncoding = "$exec"
 810
 811
 812 } // End isBranch = 1
 813 } // End isTerminator = 1
 814
 815 let hasSideEffects = 1 in {
 816 def S_BARRIER : SOPP <0x0000000a, (ins), "S_BARRIER",
 817   [(int_AMDGPU_barrier_local)]
 818 > {
 819   let SIMM16 = 0;
 820   let isBarrier = 1;
 821   let hasCtrlDep = 1;
 822   let mayLoad = 1;
 823   let mayStore = 1;
 824 }
 825
 826 def S_WAITCNT : SOPP <0x0000000c, (ins WAIT_FLAG:$simm16), "S_WAITCNT $simm16",
 827   []
 828 >;
 829 } // End hasSideEffects
 830 //def S_SETHALT : SOPP_ <0x0000000d, "S_SETHALT", []>;
 831 //def S_SLEEP : SOPP_ <0x0000000e, "S_SLEEP", []>;
 832 //def S_SETPRIO : SOPP_ <0x0000000f, "S_SETPRIO", []>;
 833 //def S_SENDMSG : SOPP_ <0x00000010, "S_SENDMSG", []>;
 834 //def S_SENDMSGHALT : SOPP_ <0x00000011, "S_SENDMSGHALT", []>;
 835 //def S_TRAP : SOPP_ <0x00000012, "S_TRAP", []>;
 836 //def S_ICACHE_INV : SOPP_ <0x00000013, "S_ICACHE_INV", []>;
 837 //def S_INCPERFLEVEL : SOPP_ <0x00000014, "S_INCPERFLEVEL", []>;
 838 //def S_DECPERFLEVEL : SOPP_ <0x00000015, "S_DECPERFLEVEL", []>;
 839 //def S_TTRACEDATA : SOPP_ <0x00000016, "S_TTRACEDATA", []>;
 840
 841 def V_CNDMASK_B32_e32 : VOP2 <0x00000000, (outs VReg_32:$dst),
 842   (ins VSrc_32:$src0, VReg_32:$src1, VCCReg:$vcc),
 843   "V_CNDMASK_B32_e32 $dst, $src0, $src1, [$vcc]",
 844   []
 845 >{
 846   let DisableEncoding = "$vcc";
 847 }
 848
 849 def V_CNDMASK_B32_e64 : VOP3 <0x00000100, (outs VReg_32:$dst),
 850   (ins VSrc_32:$src0, VSrc_32:$src1, SSrc_64:$src2,
 851    InstFlag:$abs, InstFlag:$clamp, InstFlag:$omod, InstFlag:$neg),
 852   "V_CNDMASK_B32_e64 $dst, $src0, $src1, $src2, $abs, $clamp, $omod, $neg",
 853   [(set i32:$dst, (select i1:$src2, i32:$src1, i32:$src0))]
 854 >;
 855
 856 //f32 pattern for V_CNDMASK_B32_e64
 857 def : Pat <
 858   (f32 (select i1:$src2, f32:$src1, f32:$src0)),
 859   (V_CNDMASK_B32_e64 $src0, $src1, $src2)
 860 >;
 861
 862 def : Pat <
 863   (i32 (trunc i64:$val)),
 864   (EXTRACT_SUBREG $val, sub0)
 865 >;
 866
 867 //use two V_CNDMASK_B32_e64 instructions for f64
 868 def : Pat <
 869   (f64 (select i1:$src2, f64:$src1, f64:$src0)),
 870   (INSERT_SUBREG (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
 871   (V_CNDMASK_B32_e64 (EXTRACT_SUBREG $src0, sub0),
 872                      (EXTRACT_SUBREG $src1, sub0),
 873                      $src2), sub0),
 874   (V_CNDMASK_B32_e64 (EXTRACT_SUBREG $src0, sub1),
 875                      (EXTRACT_SUBREG $src1, sub1),
 876                      $src2), sub1)
 877 >;
 878
 879 def V_READLANE_B32 : VOP2 <
 880   0x00000001,
 881   (outs SReg_32:$vdst),
 882   (ins VReg_32:$src0, SSrc_32:$vsrc1),
 883   "V_READLANE_B32 $vdst, $src0, $vsrc1",
 884   []
 885 >;
 886
 887 def V_WRITELANE_B32 : VOP2 <
 888   0x00000002,
 889   (outs VReg_32:$vdst),
 890   (ins SReg_32:$src0, SSrc_32:$vsrc1),
 891   "V_WRITELANE_B32 $vdst, $src0, $vsrc1",
 892   []
 893 >;
 894
 895 let isCommutable = 1 in {
 896 defm V_ADD_F32 : VOP2_32 <0x00000003, "V_ADD_F32",
 897   [(set f32:$dst, (fadd f32:$src0, f32:$src1))]
 898 >;
 899
 900 defm V_SUB_F32 : VOP2_32 <0x00000004, "V_SUB_F32",
 901   [(set f32:$dst, (fsub f32:$src0, f32:$src1))]
 902 >;
 903 defm V_SUBREV_F32 : VOP2_32 <0x00000005, "V_SUBREV_F32", [], "V_SUB_F32">;
 904 } // End isCommutable = 1
 905
 906 defm V_MAC_LEGACY_F32 : VOP2_32 <0x00000006, "V_MAC_LEGACY_F32", []>;
 907
 908 let isCommutable = 1 in {
 909
 910 defm V_MUL_LEGACY_F32 : VOP2_32 <
 911   0x00000007, "V_MUL_LEGACY_F32",
 912   [(set f32:$dst, (int_AMDGPU_mul f32:$src0, f32:$src1))]
 913 >;
 914
 915 defm V_MUL_F32 : VOP2_32 <0x00000008, "V_MUL_F32",
 916   [(set f32:$dst, (fmul f32:$src0, f32:$src1))]
 917 >;
 918
 919
 920 defm V_MUL_I32_I24 : VOP2_32 <0x00000009, "V_MUL_I32_I24",
 921   [(set i32:$dst, (mul I24:$src0, I24:$src1))]
 922 >;
 923 //defm V_MUL_HI_I32_I24 : VOP2_32 <0x0000000a, "V_MUL_HI_I32_I24", []>;
 924 defm V_MUL_U32_U24 : VOP2_32 <0x0000000b, "V_MUL_U32_U24",
 925   [(set i32:$dst, (mul U24:$src0, U24:$src1))]
 926 >;
 927 //defm V_MUL_HI_U32_U24 : VOP2_32 <0x0000000c, "V_MUL_HI_U32_U24", []>;
 928
 929
 930 defm V_MIN_LEGACY_F32 : VOP2_32 <0x0000000d, "V_MIN_LEGACY_F32",
 931   [(set f32:$dst, (AMDGPUfmin f32:$src0, f32:$src1))]
 932 >;
 933
 934 defm V_MAX_LEGACY_F32 : VOP2_32 <0x0000000e, "V_MAX_LEGACY_F32",
 935   [(set f32:$dst, (AMDGPUfmax f32:$src0, f32:$src1))]
 936 >;
 937
 938 defm V_MIN_F32 : VOP2_32 <0x0000000f, "V_MIN_F32", []>;
 939 defm V_MAX_F32 : VOP2_32 <0x00000010, "V_MAX_F32", []>;
 940 defm V_MIN_I32 : VOP2_32 <0x00000011, "V_MIN_I32",
 941   [(set i32:$dst, (AMDGPUsmin i32:$src0, i32:$src1))]
 942 >;
 943 defm V_MAX_I32 : VOP2_32 <0x00000012, "V_MAX_I32",
 944   [(set i32:$dst, (AMDGPUsmax i32:$src0, i32:$src1))]
 945 >;
 946 defm V_MIN_U32 : VOP2_32 <0x00000013, "V_MIN_U32",
 947   [(set i32:$dst, (AMDGPUumin i32:$src0, i32:$src1))]
 948 >;
 949 defm V_MAX_U32 : VOP2_32 <0x00000014, "V_MAX_U32",
 950   [(set i32:$dst, (AMDGPUumax i32:$src0, i32:$src1))]
 951 >;
 952
 953 defm V_LSHR_B32 : VOP2_32 <0x00000015, "V_LSHR_B32",
 954   [(set i32:$dst, (srl i32:$src0, i32:$src1))]
 955 >;
 956 defm V_LSHRREV_B32 : VOP2_32 <0x00000016, "V_LSHRREV_B32", [], "V_LSHR_B32">;
 957
 958 defm V_ASHR_I32 : VOP2_32 <0x00000017, "V_ASHR_I32",
 959   [(set i32:$dst, (sra i32:$src0, i32:$src1))]
 960 >;
 961 defm V_ASHRREV_I32 : VOP2_32 <0x00000018, "V_ASHRREV_I32", [], "V_ASHR_I32">;
 962
 963 let hasPostISelHook = 1 in {
 964
 965 defm V_LSHL_B32 : VOP2_32 <0x00000019, "V_LSHL_B32",
 966   [(set i32:$dst, (shl i32:$src0, i32:$src1))]
 967 >;
 968
 969 }
 970 defm V_LSHLREV_B32 : VOP2_32 <0x0000001a, "V_LSHLREV_B32", [], "V_LSHL_B32">;
 971
 972 defm V_AND_B32 : VOP2_32 <0x0000001b, "V_AND_B32",
 973   [(set i32:$dst, (and i32:$src0, i32:$src1))]
 974 >;
 975 defm V_OR_B32 : VOP2_32 <0x0000001c, "V_OR_B32",
 976   [(set i32:$dst, (or i32:$src0, i32:$src1))]
 977 >;
 978 defm V_XOR_B32 : VOP2_32 <0x0000001d, "V_XOR_B32",
 979   [(set i32:$dst, (xor i32:$src0, i32:$src1))]
 980 >;
 981
 982 } // End isCommutable = 1
 983
 984 defm V_BFM_B32 : VOP2_32 <0x0000001e, "V_BFM_B32", []>;
 985 defm V_MAC_F32 : VOP2_32 <0x0000001f, "V_MAC_F32", []>;
 986 defm V_MADMK_F32 : VOP2_32 <0x00000020, "V_MADMK_F32", []>;
 987 defm V_MADAK_F32 : VOP2_32 <0x00000021, "V_MADAK_F32", []>;
 988 //defm V_BCNT_U32_B32 : VOP2_32 <0x00000022, "V_BCNT_U32_B32", []>;
 989 defm V_MBCNT_LO_U32_B32 : VOP2_32 <0x00000023, "V_MBCNT_LO_U32_B32", []>;
 990 defm V_MBCNT_HI_U32_B32 : VOP2_32 <0x00000024, "V_MBCNT_HI_U32_B32", []>;
 991
 992 let isCommutable = 1, Defs = [VCC] in { // Carry-out goes to VCC
 993 // No patterns so that the scalar instructions are always selected.
 994 // The scalar versions will be replaced with vector when needed later.
 995 defm V_ADD_I32 : VOP2b_32 <0x00000025, "V_ADD_I32", []>;
 996 defm V_SUB_I32 : VOP2b_32 <0x00000026, "V_SUB_I32", []>;
 997 defm V_SUBREV_I32 : VOP2b_32 <0x00000027, "V_SUBREV_I32", [], "V_SUB_I32">;
 998
 999 let Uses = [VCC] in { // Carry-in comes from VCC
1000 defm V_ADDC_U32 : VOP2b_32 <0x00000028, "V_ADDC_U32", []>;
1001 defm V_SUBB_U32 : VOP2b_32 <0x00000029, "V_SUBB_U32", []>;
1002 defm V_SUBBREV_U32 : VOP2b_32 <0x0000002a, "V_SUBBREV_U32", [], "V_SUBB_U32">;
1003 } // End Uses = [VCC]
1004 } // End isCommutable = 1, Defs = [VCC]
1005
1006 defm V_LDEXP_F32 : VOP2_32 <0x0000002b, "V_LDEXP_F32", []>;
1007 ////def V_CVT_PKACCUM_U8_F32 : VOP2_U8 <0x0000002c, "V_CVT_PKACCUM_U8_F32", []>;
1008 ////def V_CVT_PKNORM_I16_F32 : VOP2_I16 <0x0000002d, "V_CVT_PKNORM_I16_F32", []>;
1009 ////def V_CVT_PKNORM_U16_F32 : VOP2_U16 <0x0000002e, "V_CVT_PKNORM_U16_F32", []>;
1010 defm V_CVT_PKRTZ_F16_F32 : VOP2_32 <0x0000002f, "V_CVT_PKRTZ_F16_F32",
1011  [(set i32:$dst, (int_SI_packf16 f32:$src0, f32:$src1))]
1012 >;
1013 ////def V_CVT_PK_U16_U32 : VOP2_U16 <0x00000030, "V_CVT_PK_U16_U32", []>;
1014 ////def V_CVT_PK_I16_I32 : VOP2_I16 <0x00000031, "V_CVT_PK_I16_I32", []>;
1015 def S_CMP_EQ_I32 : SOPC_32 <0x00000000, "S_CMP_EQ_I32", []>;
1016 def S_CMP_LG_I32 : SOPC_32 <0x00000001, "S_CMP_LG_I32", []>;
1017 def S_CMP_GT_I32 : SOPC_32 <0x00000002, "S_CMP_GT_I32", []>;
1018 def S_CMP_GE_I32 : SOPC_32 <0x00000003, "S_CMP_GE_I32", []>;
1019 def S_CMP_LT_I32 : SOPC_32 <0x00000004, "S_CMP_LT_I32", []>;
1020 def S_CMP_LE_I32 : SOPC_32 <0x00000005, "S_CMP_LE_I32", []>;
1021 def S_CMP_EQ_U32 : SOPC_32 <0x00000006, "S_CMP_EQ_U32", []>;
1022 def S_CMP_LG_U32 : SOPC_32 <0x00000007, "S_CMP_LG_U32", []>;
1023 def S_CMP_GT_U32 : SOPC_32 <0x00000008, "S_CMP_GT_U32", []>;
1024 def S_CMP_GE_U32 : SOPC_32 <0x00000009, "S_CMP_GE_U32", []>;
1025 def S_CMP_LT_U32 : SOPC_32 <0x0000000a, "S_CMP_LT_U32", []>;
1026 def S_CMP_LE_U32 : SOPC_32 <0x0000000b, "S_CMP_LE_U32", []>;
1027 ////def S_BITCMP0_B32 : SOPC_BITCMP0 <0x0000000c, "S_BITCMP0_B32", []>;
1028 ////def S_BITCMP1_B32 : SOPC_BITCMP1 <0x0000000d, "S_BITCMP1_B32", []>;
1029 ////def S_BITCMP0_B64 : SOPC_BITCMP0 <0x0000000e, "S_BITCMP0_B64", []>;
1030 ////def S_BITCMP1_B64 : SOPC_BITCMP1 <0x0000000f, "S_BITCMP1_B64", []>;
1031 //def S_SETVSKIP : SOPC_ <0x00000010, "S_SETVSKIP", []>;
1032
1033 let neverHasSideEffects = 1 in {
1034
1035 def V_MAD_LEGACY_F32 : VOP3_32 <0x00000140, "V_MAD_LEGACY_F32", []>;
1036 def V_MAD_F32 : VOP3_32 <0x00000141, "V_MAD_F32", []>;
1037 def V_MAD_I32_I24 : VOP3_32 <0x00000142, "V_MAD_I32_I24",
1038   [(set i32:$dst, (add (mul I24:$src0, I24:$src1), i32:$src2))]
1039 >;
1040 def V_MAD_U32_U24 : VOP3_32 <0x00000143, "V_MAD_U32_U24",
1041   [(set i32:$dst, (add (mul U24:$src0, U24:$src1), i32:$src2))]
1042 >;
1043
1044 } // End neverHasSideEffects
1045 def V_CUBEID_F32 : VOP3_32 <0x00000144, "V_CUBEID_F32", []>;
1046 def V_CUBESC_F32 : VOP3_32 <0x00000145, "V_CUBESC_F32", []>;
1047 def V_CUBETC_F32 : VOP3_32 <0x00000146, "V_CUBETC_F32", []>;
1048 def V_CUBEMA_F32 : VOP3_32 <0x00000147, "V_CUBEMA_F32", []>;
1049 def V_BFE_U32 : VOP3_32 <0x00000148, "V_BFE_U32", []>;
1050 def V_BFE_I32 : VOP3_32 <0x00000149, "V_BFE_I32", []>;
1051 def V_BFI_B32 : VOP3_32 <0x0000014a, "V_BFI_B32", []>;
1052 defm : BFIPatterns <V_BFI_B32>;
1053 def V_FMA_F32 : VOP3_32 <0x0000014b, "V_FMA_F32",
1054   [(set f32:$dst, (fma f32:$src0, f32:$src1, f32:$src2))]
1055 >;
1056 def V_FMA_F64 : VOP3_64 <0x0000014c, "V_FMA_F64",
1057   [(set f64:$dst, (fma f64:$src0, f64:$src1, f64:$src2))]
1058 >;
1059 //def V_LERP_U8 : VOP3_U8 <0x0000014d, "V_LERP_U8", []>;
1060 def V_ALIGNBIT_B32 : VOP3_32 <0x0000014e, "V_ALIGNBIT_B32", []>;
1061 def : ROTRPattern <V_ALIGNBIT_B32>;
1062
1063 def V_ALIGNBYTE_B32 : VOP3_32 <0x0000014f, "V_ALIGNBYTE_B32", []>;
1064 def V_MULLIT_F32 : VOP3_32 <0x00000150, "V_MULLIT_F32", []>;
1065 ////def V_MIN3_F32 : VOP3_MIN3 <0x00000151, "V_MIN3_F32", []>;
1066 ////def V_MIN3_I32 : VOP3_MIN3 <0x00000152, "V_MIN3_I32", []>;
1067 ////def V_MIN3_U32 : VOP3_MIN3 <0x00000153, "V_MIN3_U32", []>;
1068 ////def V_MAX3_F32 : VOP3_MAX3 <0x00000154, "V_MAX3_F32", []>;
1069 ////def V_MAX3_I32 : VOP3_MAX3 <0x00000155, "V_MAX3_I32", []>;
1070 ////def V_MAX3_U32 : VOP3_MAX3 <0x00000156, "V_MAX3_U32", []>;
1071 ////def V_MED3_F32 : VOP3_MED3 <0x00000157, "V_MED3_F32", []>;
1072 ////def V_MED3_I32 : VOP3_MED3 <0x00000158, "V_MED3_I32", []>;
1073 ////def V_MED3_U32 : VOP3_MED3 <0x00000159, "V_MED3_U32", []>;
1074 //def V_SAD_U8 : VOP3_U8 <0x0000015a, "V_SAD_U8", []>;
1075 //def V_SAD_HI_U8 : VOP3_U8 <0x0000015b, "V_SAD_HI_U8", []>;
1076 //def V_SAD_U16 : VOP3_U16 <0x0000015c, "V_SAD_U16", []>;
1077 def V_SAD_U32 : VOP3_32 <0x0000015d, "V_SAD_U32", []>;
1078 ////def V_CVT_PK_U8_F32 : VOP3_U8 <0x0000015e, "V_CVT_PK_U8_F32", []>;
1079 def V_DIV_FIXUP_F32 : VOP3_32 <0x0000015f, "V_DIV_FIXUP_F32", []>;
1080 def V_DIV_FIXUP_F64 : VOP3_64 <0x00000160, "V_DIV_FIXUP_F64", []>;
1081
1082 def V_LSHL_B64 : VOP3_64_Shift <0x00000161, "V_LSHL_B64",
1083   [(set i64:$dst, (shl i64:$src0, i32:$src1))]
1084 >;
1085 def V_LSHR_B64 : VOP3_64_Shift <0x00000162, "V_LSHR_B64",
1086   [(set i64:$dst, (srl i64:$src0, i32:$src1))]
1087 >;
1088 def V_ASHR_I64 : VOP3_64_Shift <0x00000163, "V_ASHR_I64",
1089   [(set i64:$dst, (sra i64:$src0, i32:$src1))]
1090 >;
1091
1092 let isCommutable = 1 in {
1093
1094 def V_ADD_F64 : VOP3_64 <0x00000164, "V_ADD_F64", []>;
1095 def V_MUL_F64 : VOP3_64 <0x00000165, "V_MUL_F64", []>;
1096 def V_MIN_F64 : VOP3_64 <0x00000166, "V_MIN_F64", []>;
1097 def V_MAX_F64 : VOP3_64 <0x00000167, "V_MAX_F64", []>;
1098
1099 } // isCommutable = 1
1100
1101 def : Pat <
1102   (fadd f64:$src0, f64:$src1),
1103   (V_ADD_F64 $src0, $src1, (i64 0))
1104 >;
1105
1106 def : Pat <
1107   (fmul f64:$src0, f64:$src1),
1108   (V_MUL_F64 $src0, $src1, (i64 0))
1109 >;
1110
1111 def V_LDEXP_F64 : VOP3_64 <0x00000168, "V_LDEXP_F64", []>;
1112
1113 let isCommutable = 1 in {
1114
1115 def V_MUL_LO_U32 : VOP3_32 <0x00000169, "V_MUL_LO_U32", []>;
1116 def V_MUL_HI_U32 : VOP3_32 <0x0000016a, "V_MUL_HI_U32", []>;
1117 def V_MUL_LO_I32 : VOP3_32 <0x0000016b, "V_MUL_LO_I32", []>;
1118 def V_MUL_HI_I32 : VOP3_32 <0x0000016c, "V_MUL_HI_I32", []>;
1119
1120 } // isCommutable = 1
1121
1122 def : Pat <
1123   (mul i32:$src0, i32:$src1),
1124   (V_MUL_LO_I32 $src0, $src1, (i32 0))
1125 >;
1126
1127 def : Pat <
1128   (mulhu i32:$src0, i32:$src1),
1129   (V_MUL_HI_U32 $src0, $src1, (i32 0))
1130 >;
1131
1132 def : Pat <
1133   (mulhs i32:$src0, i32:$src1),
1134   (V_MUL_HI_I32 $src0, $src1, (i32 0))
1135 >;
1136
1137 def V_DIV_SCALE_F32 : VOP3_32 <0x0000016d, "V_DIV_SCALE_F32", []>;
1138 def V_DIV_SCALE_F64 : VOP3_64 <0x0000016e, "V_DIV_SCALE_F64", []>;
1139 def V_DIV_FMAS_F32 : VOP3_32 <0x0000016f, "V_DIV_FMAS_F32", []>;
1140 def V_DIV_FMAS_F64 : VOP3_64 <0x00000170, "V_DIV_FMAS_F64", []>;
1141 //def V_MSAD_U8 : VOP3_U8 <0x00000171, "V_MSAD_U8", []>;
1142 //def V_QSAD_U8 : VOP3_U8 <0x00000172, "V_QSAD_U8", []>;
1143 //def V_MQSAD_U8 : VOP3_U8 <0x00000173, "V_MQSAD_U8", []>;
1144 def V_TRIG_PREOP_F64 : VOP3_64 <0x00000174, "V_TRIG_PREOP_F64", []>;
1145
1146 let Defs = [SCC] in { // Carry out goes to SCC
1147 let isCommutable = 1 in {
1148 def S_ADD_U32 : SOP2_32 <0x00000000, "S_ADD_U32", []>;
1149 def S_ADD_I32 : SOP2_32 <0x00000002, "S_ADD_I32",
1150   [(set i32:$dst, (add SSrc_32:$src0, SSrc_32:$src1))]
1151 >;
1152 } // End isCommutable = 1
1153
1154 def S_SUB_U32 : SOP2_32 <0x00000001, "S_SUB_U32", []>;
1155 def S_SUB_I32 : SOP2_32 <0x00000003, "S_SUB_I32",
1156   [(set i32:$dst, (sub SSrc_32:$src0, SSrc_32:$src1))]
1157 >;
1158
1159 let Uses = [SCC] in { // Carry in comes from SCC
1160 let isCommutable = 1 in {
1161 def S_ADDC_U32 : SOP2_32 <0x00000004, "S_ADDC_U32",
1162   [(set i32:$dst, (adde (i32 SSrc_32:$src0), (i32 SSrc_32:$src1)))]>;
1163 } // End isCommutable = 1
1164
1165 def S_SUBB_U32 : SOP2_32 <0x00000005, "S_SUBB_U32",
1166   [(set i32:$dst, (sube (i32 SSrc_32:$src0), (i32 SSrc_32:$src1)))]>;
1167 } // End Uses = [SCC]
1168 } // End Defs = [SCC]
1169
1170 def S_MIN_I32 : SOP2_32 <0x00000006, "S_MIN_I32", []>;
1171 def S_MIN_U32 : SOP2_32 <0x00000007, "S_MIN_U32", []>;
1172 def S_MAX_I32 : SOP2_32 <0x00000008, "S_MAX_I32", []>;
1173 def S_MAX_U32 : SOP2_32 <0x00000009, "S_MAX_U32", []>;
1174
1175 def S_CSELECT_B32 : SOP2 <
1176   0x0000000a, (outs SReg_32:$dst),
1177   (ins SReg_32:$src0, SReg_32:$src1, SCCReg:$scc), "S_CSELECT_B32",
1178   []
1179 >;
1180
1181 def S_CSELECT_B64 : SOP2_64 <0x0000000b, "S_CSELECT_B64", []>;
1182
1183 def S_AND_B32 : SOP2_32 <0x0000000e, "S_AND_B32", []>;
1184
1185 def S_AND_B64 : SOP2_64 <0x0000000f, "S_AND_B64",
1186   [(set i64:$dst, (and i64:$src0, i64:$src1))]
1187 >;
1188
1189 def : Pat <
1190   (i1 (and i1:$src0, i1:$src1)),
1191   (S_AND_B64 $src0, $src1)
1192 >;
1193
1194 def S_OR_B32 : SOP2_32 <0x00000010, "S_OR_B32", []>;
1195 def S_OR_B64 : SOP2_64 <0x00000011, "S_OR_B64", []>;
1196 def : Pat <
1197   (i1 (or i1:$src0, i1:$src1)),
1198   (S_OR_B64 $src0, $src1)
1199 >;
1200 def S_XOR_B32 : SOP2_32 <0x00000012, "S_XOR_B32", []>;
1201 def S_XOR_B64 : SOP2_64 <0x00000013, "S_XOR_B64",
1202   [(set i1:$dst, (xor i1:$src0, i1:$src1))]
1203 >;
1204 def S_ANDN2_B32 : SOP2_32 <0x00000014, "S_ANDN2_B32", []>;
1205 def S_ANDN2_B64 : SOP2_64 <0x00000015, "S_ANDN2_B64", []>;
1206 def S_ORN2_B32 : SOP2_32 <0x00000016, "S_ORN2_B32", []>;
1207 def S_ORN2_B64 : SOP2_64 <0x00000017, "S_ORN2_B64", []>;
1208 def S_NAND_B32 : SOP2_32 <0x00000018, "S_NAND_B32", []>;
1209 def S_NAND_B64 : SOP2_64 <0x00000019, "S_NAND_B64", []>;
1210 def S_NOR_B32 : SOP2_32 <0x0000001a, "S_NOR_B32", []>;
1211 def S_NOR_B64 : SOP2_64 <0x0000001b, "S_NOR_B64", []>;
1212 def S_XNOR_B32 : SOP2_32 <0x0000001c, "S_XNOR_B32", []>;
1213 def S_XNOR_B64 : SOP2_64 <0x0000001d, "S_XNOR_B64", []>;
1214
1215 // Use added complexity so these patterns are preferred to the VALU patterns.
1216 let AddedComplexity = 1 in {
1217
1218 def S_LSHL_B32 : SOP2_32 <0x0000001e, "S_LSHL_B32",
1219   [(set i32:$dst, (shl i32:$src0, i32:$src1))]
1220 >;
1221 def S_LSHL_B64 : SOP2_SHIFT_64 <0x0000001f, "S_LSHL_B64",
1222   [(set i64:$dst, (shl i64:$src0, i32:$src1))]
1223 >;
1224 def S_LSHR_B32 : SOP2_32 <0x00000020, "S_LSHR_B32",
1225   [(set i32:$dst, (srl i32:$src0, i32:$src1))]
1226 >;
1227 def S_LSHR_B64 : SOP2_SHIFT_64 <0x00000021, "S_LSHR_B64",
1228   [(set i64:$dst, (srl i64:$src0, i32:$src1))]
1229 >;
1230 def S_ASHR_I32 : SOP2_32 <0x00000022, "S_ASHR_I32",
1231   [(set i32:$dst, (sra i32:$src0, i32:$src1))]
1232 >;
1233 def S_ASHR_I64 : SOP2_SHIFT_64 <0x00000023, "S_ASHR_I64",
1234   [(set i64:$dst, (sra i64:$src0, i32:$src1))]
1235 >;
1236
1237 } // End AddedComplexity = 1
1238
1239 def S_BFM_B32 : SOP2_32 <0x00000024, "S_BFM_B32", []>;
1240 def S_BFM_B64 : SOP2_64 <0x00000025, "S_BFM_B64", []>;
1241 def S_MUL_I32 : SOP2_32 <0x00000026, "S_MUL_I32", []>;
1242 def S_BFE_U32 : SOP2_32 <0x00000027, "S_BFE_U32", []>;
1243 def S_BFE_I32 : SOP2_32 <0x00000028, "S_BFE_I32", []>;
1244 def S_BFE_U64 : SOP2_64 <0x00000029, "S_BFE_U64", []>;
1245 def S_BFE_I64 : SOP2_64 <0x0000002a, "S_BFE_I64", []>;
1246 //def S_CBRANCH_G_FORK : SOP2_ <0x0000002b, "S_CBRANCH_G_FORK", []>;
1247 def S_ABSDIFF_I32 : SOP2_32 <0x0000002c, "S_ABSDIFF_I32", []>;
1248
1249 let isCodeGenOnly = 1, isPseudo = 1 in {
1250
1251 def LOAD_CONST : AMDGPUShaderInst <
1252   (outs GPRF32:$dst),
1253   (ins i32imm:$src),
1254   "LOAD_CONST $dst, $src",
1255   [(set GPRF32:$dst, (int_AMDGPU_load_const imm:$src))]
1256 >;
1257
1258 // SI pseudo instructions. These are used by the CFG structurizer pass
1259 // and should be lowered to ISA instructions prior to codegen.
1260
1261 let mayLoad = 1, mayStore = 1, hasSideEffects = 1,
1262     Uses = [EXEC], Defs = [EXEC] in {
1263
1264 let isBranch = 1, isTerminator = 1 in {
1265
1266 def SI_IF : InstSI <
1267   (outs SReg_64:$dst),
1268   (ins SReg_64:$vcc, brtarget:$target),
1269   "SI_IF $dst, $vcc, $target",
1270   [(set i64:$dst, (int_SI_if i1:$vcc, bb:$target))]
1271 >;
1272
1273 def SI_ELSE : InstSI <
1274   (outs SReg_64:$dst),
1275   (ins SReg_64:$src, brtarget:$target),
1276   "SI_ELSE $dst, $src, $target",
1277   [(set i64:$dst, (int_SI_else i64:$src, bb:$target))]> {
1278
1279   let Constraints = "$src = $dst";
1280 }
1281
1282 def SI_LOOP : InstSI <
1283   (outs),
1284   (ins SReg_64:$saved, brtarget:$target),
1285   "SI_LOOP $saved, $target",
1286   [(int_SI_loop i64:$saved, bb:$target)]
1287 >;
1288
1289 } // end isBranch = 1, isTerminator = 1
1290
1291 def SI_BREAK : InstSI <
1292   (outs SReg_64:$dst),
1293   (ins SReg_64:$src),
1294   "SI_ELSE $dst, $src",
1295   [(set i64:$dst, (int_SI_break i64:$src))]
1296 >;
1297
1298 def SI_IF_BREAK : InstSI <
1299   (outs SReg_64:$dst),
1300   (ins SReg_64:$vcc, SReg_64:$src),
1301   "SI_IF_BREAK $dst, $vcc, $src",
1302   [(set i64:$dst, (int_SI_if_break i1:$vcc, i64:$src))]
1303 >;
1304
1305 def SI_ELSE_BREAK : InstSI <
1306   (outs SReg_64:$dst),
1307   (ins SReg_64:$src0, SReg_64:$src1),
1308   "SI_ELSE_BREAK $dst, $src0, $src1",
1309   [(set i64:$dst, (int_SI_else_break i64:$src0, i64:$src1))]
1310 >;
1311
1312 def SI_END_CF : InstSI <
1313   (outs),
1314   (ins SReg_64:$saved),
1315   "SI_END_CF $saved",
1316   [(int_SI_end_cf i64:$saved)]
1317 >;
1318
1319 def SI_KILL : InstSI <
1320   (outs),
1321   (ins VReg_32:$src),
1322   "SI_KIL $src",
1323   [(int_AMDGPU_kill f32:$src)]
1324 >;
1325
1326 } // end mayLoad = 1, mayStore = 1, hasSideEffects = 1
1327   // Uses = [EXEC], Defs = [EXEC]
1328
1329 let Uses = [EXEC], Defs = [EXEC,VCC,M0] in {
1330
1331 //defm SI_ : RegisterLoadStore <VReg_32, FRAMEri64, ADDRIndirect>;
1332
1333 let UseNamedOperandTable = 1 in {
1334
1335 def SI_RegisterLoad : AMDGPUShaderInst <
1336   (outs VReg_32:$dst, SReg_64:$temp),
1337   (ins FRAMEri64:$addr, i32imm:$chan),
1338   "", []
1339 > {
1340   let isRegisterLoad = 1;
1341   let mayLoad = 1;
1342 }
1343
1344 class SIRegStore<dag outs> : AMDGPUShaderInst <
1345   outs,
1346   (ins VReg_32:$val, FRAMEri64:$addr, i32imm:$chan),
1347   "", []
1348 > {
1349   let isRegisterStore = 1;
1350   let mayStore = 1;
1351 }
1352
1353 let usesCustomInserter = 1 in {
1354 def SI_RegisterStorePseudo : SIRegStore<(outs)>;
1355 } // End usesCustomInserter = 1
1356 def SI_RegisterStore : SIRegStore<(outs SReg_64:$temp)>;
1357
1358
1359 } // End UseNamedOperandTable = 1
1360
1361 def SI_INDIRECT_SRC : InstSI <
1362   (outs VReg_32:$dst, SReg_64:$temp),
1363   (ins unknown:$src, VSrc_32:$idx, i32imm:$off),
1364   "SI_INDIRECT_SRC $dst, $temp, $src, $idx, $off",
1365   []
1366 >;
1367
1368 class SI_INDIRECT_DST<RegisterClass rc> : InstSI <
1369   (outs rc:$dst, SReg_64:$temp),
1370   (ins unknown:$src, VSrc_32:$idx, i32imm:$off, VReg_32:$val),
1371   "SI_INDIRECT_DST $dst, $temp, $src, $idx, $off, $val",
1372   []
1373 > {
1374   let Constraints = "$src = $dst";
1375 }
1376
1377 def SI_INDIRECT_DST_V1 : SI_INDIRECT_DST<VReg_32>;
1378 def SI_INDIRECT_DST_V2 : SI_INDIRECT_DST<VReg_64>;
1379 def SI_INDIRECT_DST_V4 : SI_INDIRECT_DST<VReg_128>;
1380 def SI_INDIRECT_DST_V8 : SI_INDIRECT_DST<VReg_256>;
1381 def SI_INDIRECT_DST_V16 : SI_INDIRECT_DST<VReg_512>;
1382
1383 } // Uses = [EXEC,VCC,M0], Defs = [EXEC,VCC,M0]
1384
1385 let usesCustomInserter = 1 in {
1386
1387 // This pseudo instruction takes a pointer as input and outputs a resource
1388 // constant that can be used with the ADDR64 MUBUF instructions.
1389 def SI_ADDR64_RSRC : InstSI <
1390   (outs SReg_128:$srsrc),
1391   (ins SReg_64:$ptr),
1392   "", []
1393 >;
1394
1395 def V_SUB_F64 : InstSI <
1396   (outs VReg_64:$dst),
1397   (ins VReg_64:$src0, VReg_64:$src1),
1398   "V_SUB_F64 $dst, $src0, $src1",
1399   []
1400 >;
1401
1402 } // end usesCustomInserter
1403
1404 } // end IsCodeGenOnly, isPseudo
1405
1406 def : Pat<
1407   (int_AMDGPU_cndlt f32:$src0, f32:$src1, f32:$src2),
1408   (V_CNDMASK_B32_e64 $src2, $src1, (V_CMP_GT_F32_e64 0, $src0))
1409 >;
1410
1411 def : Pat <
1412   (int_AMDGPU_kilp),
1413   (SI_KILL (V_MOV_B32_e32 0xbf800000))
1414 >;
1415
1416 /* int_SI_vs_load_input */
1417 def : Pat<
1418   (SIload_input i128:$tlst, IMM12bit:$attr_offset, i32:$buf_idx_vgpr),
1419   (BUFFER_LOAD_FORMAT_XYZW_IDXEN $tlst, $buf_idx_vgpr, imm:$attr_offset)
1420 >;
1421
1422 /* int_SI_export */
1423 def : Pat <
1424   (int_SI_export imm:$en, imm:$vm, imm:$done, imm:$tgt, imm:$compr,
1425                  f32:$src0, f32:$src1, f32:$src2, f32:$src3),
1426   (EXP imm:$en, imm:$tgt, imm:$compr, imm:$done, imm:$vm,
1427        $src0, $src1, $src2, $src3)
1428 >;
1429
1430 def : Pat <
1431   (f64 (fsub f64:$src0, f64:$src1)),
1432   (V_SUB_F64 $src0, $src1)
1433 >;
1434
1435 /********** ======================= **********/
1436 /********** Image sampling patterns **********/
1437 /********** ======================= **********/
1438
1439 /* SIsample for simple 1D texture lookup */
1440 def : Pat <
1441   (SIsample i32:$addr, v32i8:$rsrc, i128:$sampler, imm),
1442   (IMAGE_SAMPLE_V4_V1 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
1443 >;
1444
1445 class SamplePattern<SDNode name, MIMG opcode, ValueType vt> : Pat <
1446     (name vt:$addr, v32i8:$rsrc, i128:$sampler, imm),
1447     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
1448 >;
1449
1450 class SampleRectPattern<SDNode name, MIMG opcode, ValueType vt> : Pat <
1451     (name vt:$addr, v32i8:$rsrc, i128:$sampler, TEX_RECT),
1452     (opcode 0xf, 1, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
1453 >;
1454
1455 class SampleArrayPattern<SDNode name, MIMG opcode, ValueType vt> : Pat <
1456     (name vt:$addr, v32i8:$rsrc, i128:$sampler, TEX_ARRAY),
1457     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc, $sampler)
1458 >;
1459
1460 class SampleShadowPattern<SDNode name, MIMG opcode,
1461                           ValueType vt> : Pat <
1462     (name vt:$addr, v32i8:$rsrc, i128:$sampler, TEX_SHADOW),
1463     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
1464 >;
1465
1466 class SampleShadowArrayPattern<SDNode name, MIMG opcode,
1467                                ValueType vt> : Pat <
1468     (name vt:$addr, v32i8:$rsrc, i128:$sampler, TEX_SHADOW_ARRAY),
1469     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc, $sampler)
1470 >;
1471
1472 /* SIsample* for texture lookups consuming more address parameters */
1473 multiclass SamplePatterns<MIMG sample, MIMG sample_c, MIMG sample_l,
1474                           MIMG sample_c_l, MIMG sample_b, MIMG sample_c_b,
1475 MIMG sample_d, MIMG sample_c_d, ValueType addr_type> {
1476   def : SamplePattern <SIsample, sample, addr_type>;
1477   def : SampleRectPattern <SIsample, sample, addr_type>;
1478   def : SampleArrayPattern <SIsample, sample, addr_type>;
1479   def : SampleShadowPattern <SIsample, sample_c, addr_type>;
1480   def : SampleShadowArrayPattern <SIsample, sample_c, addr_type>;
1481
1482   def : SamplePattern <SIsamplel, sample_l, addr_type>;
1483   def : SampleArrayPattern <SIsamplel, sample_l, addr_type>;
1484   def : SampleShadowPattern <SIsamplel, sample_c_l, addr_type>;
1485   def : SampleShadowArrayPattern <SIsamplel, sample_c_l, addr_type>;
1486
1487   def : SamplePattern <SIsampleb, sample_b, addr_type>;
1488   def : SampleArrayPattern <SIsampleb, sample_b, addr_type>;
1489   def : SampleShadowPattern <SIsampleb, sample_c_b, addr_type>;
1490   def : SampleShadowArrayPattern <SIsampleb, sample_c_b, addr_type>;
1491
1492   def : SamplePattern <SIsampled, sample_d, addr_type>;
1493   def : SampleArrayPattern <SIsampled, sample_d, addr_type>;
1494   def : SampleShadowPattern <SIsampled, sample_c_d, addr_type>;
1495   def : SampleShadowArrayPattern <SIsampled, sample_c_d, addr_type>;
1496 }
1497
1498 defm : SamplePatterns<IMAGE_SAMPLE_V4_V2, IMAGE_SAMPLE_C_V4_V2,
1499                       IMAGE_SAMPLE_L_V4_V2, IMAGE_SAMPLE_C_L_V4_V2,
1500                       IMAGE_SAMPLE_B_V4_V2, IMAGE_SAMPLE_C_B_V4_V2,
1501                       IMAGE_SAMPLE_D_V4_V2, IMAGE_SAMPLE_C_D_V4_V2,
1502                       v2i32>;
1503 defm : SamplePatterns<IMAGE_SAMPLE_V4_V4, IMAGE_SAMPLE_C_V4_V4,
1504                       IMAGE_SAMPLE_L_V4_V4, IMAGE_SAMPLE_C_L_V4_V4,
1505                       IMAGE_SAMPLE_B_V4_V4, IMAGE_SAMPLE_C_B_V4_V4,
1506                       IMAGE_SAMPLE_D_V4_V4, IMAGE_SAMPLE_C_D_V4_V4,
1507                       v4i32>;
1508 defm : SamplePatterns<IMAGE_SAMPLE_V4_V8, IMAGE_SAMPLE_C_V4_V8,
1509                       IMAGE_SAMPLE_L_V4_V8, IMAGE_SAMPLE_C_L_V4_V8,
1510                       IMAGE_SAMPLE_B_V4_V8, IMAGE_SAMPLE_C_B_V4_V8,
1511                       IMAGE_SAMPLE_D_V4_V8, IMAGE_SAMPLE_C_D_V4_V8,
1512                       v8i32>;
1513 defm : SamplePatterns<IMAGE_SAMPLE_V4_V16, IMAGE_SAMPLE_C_V4_V16,
1514                       IMAGE_SAMPLE_L_V4_V16, IMAGE_SAMPLE_C_L_V4_V16,
1515                       IMAGE_SAMPLE_B_V4_V16, IMAGE_SAMPLE_C_B_V4_V16,
1516                       IMAGE_SAMPLE_D_V4_V16, IMAGE_SAMPLE_C_D_V4_V16,
1517                       v16i32>;
1518
1519 /* int_SI_imageload for texture fetches consuming varying address parameters */
1520 class ImageLoadPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
1521     (name addr_type:$addr, v32i8:$rsrc, imm),
1522     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc)
1523 >;
1524
1525 class ImageLoadArrayPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
1526     (name addr_type:$addr, v32i8:$rsrc, TEX_ARRAY),
1527     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc)
1528 >;
1529
1530 class ImageLoadMSAAPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
1531     (name addr_type:$addr, v32i8:$rsrc, TEX_MSAA),
1532     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc)
1533 >;
1534
1535 class ImageLoadArrayMSAAPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
1536     (name addr_type:$addr, v32i8:$rsrc, TEX_ARRAY_MSAA),
1537     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc)
1538 >;
1539
1540 multiclass ImageLoadPatterns<MIMG opcode, ValueType addr_type> {
1541   def : ImageLoadPattern <int_SI_imageload, opcode, addr_type>;
1542   def : ImageLoadArrayPattern <int_SI_imageload, opcode, addr_type>;
1543 }
1544
1545 multiclass ImageLoadMSAAPatterns<MIMG opcode, ValueType addr_type> {
1546   def : ImageLoadMSAAPattern <int_SI_imageload, opcode, addr_type>;
1547   def : ImageLoadArrayMSAAPattern <int_SI_imageload, opcode, addr_type>;
1548 }
1549
1550 defm : ImageLoadPatterns<IMAGE_LOAD_MIP_V4_V2, v2i32>;
1551 defm : ImageLoadPatterns<IMAGE_LOAD_MIP_V4_V4, v4i32>;
1552
1553 defm : ImageLoadMSAAPatterns<IMAGE_LOAD_V4_V2, v2i32>;
1554 defm : ImageLoadMSAAPatterns<IMAGE_LOAD_V4_V4, v4i32>;
1555
1556 /* Image resource information */
1557 def : Pat <
1558   (int_SI_resinfo i32:$mipid, v32i8:$rsrc, imm),
1559   (IMAGE_GET_RESINFO_V4_V1 0xf, 0, 0, 0, 0, 0, 0, 0, (V_MOV_B32_e32 $mipid), $rsrc)
1560 >;
1561
1562 def : Pat <
1563   (int_SI_resinfo i32:$mipid, v32i8:$rsrc, TEX_ARRAY),
1564   (IMAGE_GET_RESINFO_V4_V1 0xf, 0, 0, 1, 0, 0, 0, 0, (V_MOV_B32_e32 $mipid), $rsrc)
1565 >;
1566
1567 def : Pat <
1568   (int_SI_resinfo i32:$mipid, v32i8:$rsrc, TEX_ARRAY_MSAA),
1569   (IMAGE_GET_RESINFO_V4_V1 0xf, 0, 0, 1, 0, 0, 0, 0, (V_MOV_B32_e32 $mipid), $rsrc)
1570 >;
1571
1572 /********** ============================================ **********/
1573 /********** Extraction, Insertion, Building and Casting  **********/
1574 /********** ============================================ **********/
1575
1576 foreach Index = 0-2 in {
1577   def Extract_Element_v2i32_#Index : Extract_Element <
1578     i32, v2i32, Index, !cast<SubRegIndex>(sub#Index)
1579   >;
1580   def Insert_Element_v2i32_#Index : Insert_Element <
1581     i32, v2i32, Index, !cast<SubRegIndex>(sub#Index)
1582   >;
1583
1584   def Extract_Element_v2f32_#Index : Extract_Element <
1585     f32, v2f32, Index, !cast<SubRegIndex>(sub#Index)
1586   >;
1587   def Insert_Element_v2f32_#Index : Insert_Element <
1588     f32, v2f32, Index, !cast<SubRegIndex>(sub#Index)
1589   >;
1590 }
1591
1592 foreach Index = 0-3 in {
1593   def Extract_Element_v4i32_#Index : Extract_Element <
1594     i32, v4i32, Index, !cast<SubRegIndex>(sub#Index)
1595   >;
1596   def Insert_Element_v4i32_#Index : Insert_Element <
1597     i32, v4i32, Index, !cast<SubRegIndex>(sub#Index)
1598   >;
1599
1600   def Extract_Element_v4f32_#Index : Extract_Element <
1601     f32, v4f32, Index, !cast<SubRegIndex>(sub#Index)
1602   >;
1603   def Insert_Element_v4f32_#Index : Insert_Element <
1604     f32, v4f32, Index, !cast<SubRegIndex>(sub#Index)
1605   >;
1606 }
1607
1608 foreach Index = 0-7 in {
1609   def Extract_Element_v8i32_#Index : Extract_Element <
1610     i32, v8i32, Index, !cast<SubRegIndex>(sub#Index)
1611   >;
1612   def Insert_Element_v8i32_#Index : Insert_Element <
1613     i32, v8i32, Index, !cast<SubRegIndex>(sub#Index)
1614   >;
1615
1616   def Extract_Element_v8f32_#Index : Extract_Element <
1617     f32, v8f32, Index, !cast<SubRegIndex>(sub#Index)
1618   >;
1619   def Insert_Element_v8f32_#Index : Insert_Element <
1620     f32, v8f32, Index, !cast<SubRegIndex>(sub#Index)
1621   >;
1622 }
1623
1624 foreach Index = 0-15 in {
1625   def Extract_Element_v16i32_#Index : Extract_Element <
1626     i32, v16i32, Index, !cast<SubRegIndex>(sub#Index)
1627   >;
1628   def Insert_Element_v16i32_#Index : Insert_Element <
1629     i32, v16i32, Index, !cast<SubRegIndex>(sub#Index)
1630   >;
1631
1632   def Extract_Element_v16f32_#Index : Extract_Element <
1633     f32, v16f32, Index, !cast<SubRegIndex>(sub#Index)
1634   >;
1635   def Insert_Element_v16f32_#Index : Insert_Element <
1636     f32, v16f32, Index, !cast<SubRegIndex>(sub#Index)
1637   >;
1638 }
1639
1640 def : BitConvert <i32, f32, SReg_32>;
1641 def : BitConvert <i32, f32, VReg_32>;
1642
1643 def : BitConvert <f32, i32, SReg_32>;
1644 def : BitConvert <f32, i32, VReg_32>;
1645
1646 def : BitConvert <i64, f64, VReg_64>;
1647
1648 def : BitConvert <f64, i64, VReg_64>;
1649
1650 def : BitConvert <v2f32, v2i32, VReg_64>;
1651 def : BitConvert <v2i32, v2f32, VReg_64>;
1652 def : BitConvert <v2i32, i64, VReg_64>;
1653
1654 def : BitConvert <v4f32, v4i32, VReg_128>;
1655 def : BitConvert <v4i32, v4f32, VReg_128>;
1656 def : BitConvert <v4i32, i128,  VReg_128>;
1657 def : BitConvert <i128, v4i32,  VReg_128>;
1658
1659 def : BitConvert <v8i32, v32i8, SReg_256>;
1660 def : BitConvert <v32i8, v8i32, SReg_256>;
1661 def : BitConvert <v8i32, v32i8, VReg_256>;
1662 def : BitConvert <v32i8, v8i32, VReg_256>;
1663
1664 /********** =================== **********/
1665 /********** Src & Dst modifiers **********/
1666 /********** =================== **********/
1667
1668 def : Pat <
1669   (int_AMDIL_clamp f32:$src, (f32 FP_ZERO), (f32 FP_ONE)),
1670   (V_ADD_F32_e64 $src, (i32 0 /* SRC1 */),
1671    0 /* ABS */, 1 /* CLAMP */, 0 /* OMOD */, 0 /* NEG */)
1672 >;
1673
1674 def : Pat <
1675   (fabs f32:$src),
1676   (V_ADD_F32_e64 $src, (i32 0 /* SRC1 */),
1677    1 /* ABS */, 0 /* CLAMP */, 0 /* OMOD */, 0 /* NEG */)
1678 >;
1679
1680 def : Pat <
1681   (fneg f32:$src),
1682   (V_ADD_F32_e64 $src, (i32 0 /* SRC1 */),
1683    0 /* ABS */, 0 /* CLAMP */, 0 /* OMOD */, 1 /* NEG */)
1684 >;
1685
1686 /********** ================== **********/
1687 /********** Immediate Patterns **********/
1688 /********** ================== **********/
1689
1690 def : Pat <
1691   (SGPRImm<(i32 imm)>:$imm),
1692   (S_MOV_B32 imm:$imm)
1693 >;
1694
1695 def : Pat <
1696   (SGPRImm<(f32 fpimm)>:$imm),
1697   (S_MOV_B32 fpimm:$imm)
1698 >;
1699
1700 def : Pat <
1701   (i32 imm:$imm),
1702   (V_MOV_B32_e32 imm:$imm)
1703 >;
1704
1705 def : Pat <
1706   (f32 fpimm:$imm),
1707   (V_MOV_B32_e32 fpimm:$imm)
1708 >;
1709
1710 def : Pat <
1711   (i1 imm:$imm),
1712   (S_MOV_B64 imm:$imm)
1713 >;
1714
1715 def : Pat <
1716   (i64 InlineImm<i64>:$imm),
1717   (S_MOV_B64 InlineImm<i64>:$imm)
1718 >;
1719
1720 // i64 immediates aren't supported in hardware, split it into two 32bit values
1721 def : Pat <
1722   (i64 imm:$imm),
1723   (INSERT_SUBREG (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
1724     (S_MOV_B32 (i32 (LO32 imm:$imm))), sub0),
1725     (S_MOV_B32 (i32 (HI32 imm:$imm))), sub1)
1726 >;
1727
1728 def : Pat <
1729   (f64 fpimm:$imm),
1730   (INSERT_SUBREG (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
1731     (V_MOV_B32_e32 (f32 (LO32f fpimm:$imm))), sub0),
1732     (V_MOV_B32_e32 (f32 (HI32f fpimm:$imm))), sub1)
1733 >;
1734
1735 /********** ===================== **********/
1736 /********** Interpolation Paterns **********/
1737 /********** ===================== **********/
1738
1739 def : Pat <
1740   (int_SI_fs_constant imm:$attr_chan, imm:$attr, i32:$params),
1741   (V_INTERP_MOV_F32 INTERP.P0, imm:$attr_chan, imm:$attr, $params)
1742 >;
1743
1744 def : Pat <
1745   (int_SI_fs_interp imm:$attr_chan, imm:$attr, M0Reg:$params, v2i32:$ij),
1746   (V_INTERP_P2_F32 (V_INTERP_P1_F32 (EXTRACT_SUBREG v2i32:$ij, sub0),
1747                                     imm:$attr_chan, imm:$attr, i32:$params),
1748                    (EXTRACT_SUBREG $ij, sub1),
1749                    imm:$attr_chan, imm:$attr, $params)
1750 >;
1751
1752 /********** ================== **********/
1753 /********** Intrinsic Patterns **********/
1754 /********** ================== **********/
1755
1756 /* llvm.AMDGPU.pow */
1757 def : POW_Common <V_LOG_F32_e32, V_EXP_F32_e32, V_MUL_LEGACY_F32_e32>;
1758
1759 def : Pat <
1760   (int_AMDGPU_div f32:$src0, f32:$src1),
1761   (V_MUL_LEGACY_F32_e32 $src0, (V_RCP_LEGACY_F32_e32 $src1))
1762 >;
1763
1764 def : Pat<
1765   (fdiv f32:$src0, f32:$src1),
1766   (V_MUL_F32_e32 $src0, (V_RCP_F32_e32 $src1))
1767 >;
1768
1769 def : Pat<
1770   (fdiv f64:$src0, f64:$src1),
1771   (V_MUL_F64 $src0, (V_RCP_F64_e32 $src1), (i64 0))
1772 >;
1773
1774 def : Pat <
1775   (fcos f32:$src0),
1776   (V_COS_F32_e32 (V_MUL_F32_e32 $src0, (V_MOV_B32_e32 CONST.TWO_PI_INV)))
1777 >;
1778
1779 def : Pat <
1780   (fsin f32:$src0),
1781   (V_SIN_F32_e32 (V_MUL_F32_e32 $src0, (V_MOV_B32_e32 CONST.TWO_PI_INV)))
1782 >;
1783
1784 def : Pat <
1785   (int_AMDGPU_cube v4f32:$src),
1786   (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
1787     (V_CUBETC_F32 (EXTRACT_SUBREG $src, sub0),
1788                   (EXTRACT_SUBREG $src, sub1),
1789                   (EXTRACT_SUBREG $src, sub2)),
1790                    sub0),
1791     (V_CUBESC_F32 (EXTRACT_SUBREG $src, sub0),
1792                   (EXTRACT_SUBREG $src, sub1),
1793                   (EXTRACT_SUBREG $src, sub2)),
1794                    sub1),
1795     (V_CUBEMA_F32 (EXTRACT_SUBREG $src, sub0),
1796                   (EXTRACT_SUBREG $src, sub1),
1797                   (EXTRACT_SUBREG $src, sub2)),
1798                    sub2),
1799     (V_CUBEID_F32 (EXTRACT_SUBREG $src, sub0),
1800                   (EXTRACT_SUBREG $src, sub1),
1801                   (EXTRACT_SUBREG $src, sub2)),
1802                    sub3)
1803 >;
1804
1805 def : Pat <
1806   (i32 (sext i1:$src0)),
1807   (V_CNDMASK_B32_e64 (i32 0), (i32 -1), $src0)
1808 >;
1809
1810 // 1. Offset as 8bit DWORD immediate
1811 def : Pat <
1812   (SIload_constant i128:$sbase, IMM8bitDWORD:$offset),
1813   (S_BUFFER_LOAD_DWORD_IMM $sbase, IMM8bitDWORD:$offset)
1814 >;
1815
1816 // 2. Offset loaded in an 32bit SGPR
1817 def : Pat <
1818   (SIload_constant i128:$sbase, imm:$offset),
1819   (S_BUFFER_LOAD_DWORD_SGPR $sbase, (S_MOV_B32 imm:$offset))
1820 >;
1821
1822 // 3. Offset in an 32Bit VGPR
1823 def : Pat <
1824   (SIload_constant i128:$sbase, i32:$voff),
1825   (BUFFER_LOAD_DWORD_OFFEN $sbase, $voff)
1826 >;
1827
1828 // The multiplication scales from [0,1] to the unsigned integer range
1829 def : Pat <
1830   (AMDGPUurecip i32:$src0),
1831   (V_CVT_U32_F32_e32
1832     (V_MUL_F32_e32 CONST.FP_UINT_MAX_PLUS_1,
1833                    (V_RCP_IFLAG_F32_e32 (V_CVT_F32_U32_e32 $src0))))
1834 >;
1835
1836 def : Pat <
1837   (int_SI_tid),
1838   (V_MBCNT_HI_U32_B32_e32 0xffffffff,
1839                           (V_MBCNT_LO_U32_B32_e64 0xffffffff, 0, 0, 0, 0, 0))
1840 >;
1841
1842 /********** ================== **********/
1843 /**********   VOP3 Patterns    **********/
1844 /********** ================== **********/
1845
1846 def : Pat <
1847   (f32 (fadd (fmul f32:$src0, f32:$src1), f32:$src2)),
1848   (V_MAD_F32 $src0, $src1, $src2)
1849 >;
1850
1851 /********** ======================= **********/
1852 /**********   Load/Store Patterns   **********/
1853 /********** ======================= **********/
1854
1855 class DSReadPat <DS inst, ValueType vt, PatFrag frag> : Pat <
1856   (frag i32:$src0),
1857   (vt (inst 0, $src0, $src0, $src0, 0, 0))
1858 >;
1859
1860 def : DSReadPat <DS_READ_I8,  i32, sextloadi8_local>;
1861 def : DSReadPat <DS_READ_U8,  i32, az_extloadi8_local>;
1862 def : DSReadPat <DS_READ_I16, i32, sextloadi16_local>;
1863 def : DSReadPat <DS_READ_U16, i32, az_extloadi16_local>;
1864 def : DSReadPat <DS_READ_B32, i32, local_load>;
1865 def : Pat <
1866     (local_load i32:$src0),
1867     (i32 (DS_READ_B32 0, $src0, $src0, $src0, 0, 0))
1868 >;
1869
1870 class DSWritePat <DS inst, ValueType vt, PatFrag frag> : Pat <
1871   (frag i32:$src1, i32:$src0),
1872   (inst 0, $src0, $src1, $src1, 0, 0)
1873 >;
1874
1875 def : DSWritePat <DS_WRITE_B8, i32, truncstorei8_local>;
1876 def : DSWritePat <DS_WRITE_B16, i32, truncstorei16_local>;
1877 def : DSWritePat <DS_WRITE_B32, i32, local_store>;
1878
1879 def : Pat <(atomic_load_add_local i32:$ptr, i32:$val),
1880            (DS_ADD_U32_RTN 0, $ptr, $val, 0, 0)>;
1881
1882 def : Pat <(atomic_load_sub_local i32:$ptr, i32:$val),
1883            (DS_SUB_U32_RTN 0, $ptr, $val, 0, 0)>;
1884
1885 /********** ================== **********/
1886 /**********   SMRD Patterns    **********/
1887 /********** ================== **********/
1888
1889 multiclass SMRD_Pattern <SMRD Instr_IMM, SMRD Instr_SGPR, ValueType vt> {
1890
1891   // 1. Offset as 8bit DWORD immediate
1892   def : Pat <
1893     (constant_load (SIadd64bit32bit i64:$sbase, IMM8bitDWORD:$offset)),
1894     (vt (Instr_IMM $sbase, IMM8bitDWORD:$offset))
1895   >;
1896
1897   // 2. Offset loaded in an 32bit SGPR
1898   def : Pat <
1899     (constant_load (SIadd64bit32bit i64:$sbase, imm:$offset)),
1900     (vt (Instr_SGPR $sbase, (S_MOV_B32 imm:$offset)))
1901   >;
1902
1903   // 3. No offset at all
1904   def : Pat <
1905     (constant_load i64:$sbase),
1906     (vt (Instr_IMM $sbase, 0))
1907   >;
1908 }
1909
1910 defm : SMRD_Pattern <S_LOAD_DWORD_IMM, S_LOAD_DWORD_SGPR, f32>;
1911 defm : SMRD_Pattern <S_LOAD_DWORD_IMM, S_LOAD_DWORD_SGPR, i32>;
1912 defm : SMRD_Pattern <S_LOAD_DWORDX2_IMM, S_LOAD_DWORDX2_SGPR, i64>;
1913 defm : SMRD_Pattern <S_LOAD_DWORDX2_IMM, S_LOAD_DWORDX2_SGPR, v2i32>;
1914 defm : SMRD_Pattern <S_LOAD_DWORDX4_IMM, S_LOAD_DWORDX4_SGPR, i128>;
1915 defm : SMRD_Pattern <S_LOAD_DWORDX4_IMM, S_LOAD_DWORDX4_SGPR, v4i32>;
1916 defm : SMRD_Pattern <S_LOAD_DWORDX8_IMM, S_LOAD_DWORDX8_SGPR, v32i8>;
1917 defm : SMRD_Pattern <S_LOAD_DWORDX8_IMM, S_LOAD_DWORDX8_SGPR, v8i32>;
1918 defm : SMRD_Pattern <S_LOAD_DWORDX16_IMM, S_LOAD_DWORDX16_SGPR, v16i32>;
1919
1920 //===----------------------------------------------------------------------===//
1921 // MUBUF Patterns
1922 //===----------------------------------------------------------------------===//
1923
1924 multiclass MUBUFLoad_Pattern <MUBUF Instr_ADDR64, ValueType vt,
1925                               PatFrag global_ld, PatFrag constant_ld> {
1926   def : Pat <
1927     (vt (global_ld (add i64:$ptr, (i64 IMM12bit:$offset)))),
1928     (Instr_ADDR64 (SI_ADDR64_RSRC (i64 0)), $ptr, (as_i16imm $offset))
1929   >;
1930
1931   def : Pat <
1932     (vt (global_ld i64:$ptr)),
1933     (Instr_ADDR64 (SI_ADDR64_RSRC (i64 0)), $ptr, 0)
1934   >;
1935
1936   def : Pat <
1937      (vt (global_ld (add i64:$ptr, i64:$offset))),
1938      (Instr_ADDR64 (SI_ADDR64_RSRC $ptr), $offset, 0)
1939   >;
1940
1941   def : Pat <
1942      (vt (constant_ld (add i64:$ptr, i64:$offset))),
1943      (Instr_ADDR64 (SI_ADDR64_RSRC $ptr), $offset, 0)
1944   >;
1945 }
1946
1947 defm : MUBUFLoad_Pattern <BUFFER_LOAD_SBYTE_ADDR64, i32,
1948                           sextloadi8_global, sextloadi8_constant>;
1949 defm : MUBUFLoad_Pattern <BUFFER_LOAD_UBYTE_ADDR64, i32,
1950                           az_extloadi8_global, az_extloadi8_constant>;
1951 defm : MUBUFLoad_Pattern <BUFFER_LOAD_SSHORT_ADDR64, i32,
1952                           sextloadi16_global, sextloadi16_constant>;
1953 defm : MUBUFLoad_Pattern <BUFFER_LOAD_USHORT_ADDR64, i32,
1954                           az_extloadi16_global, az_extloadi16_constant>;
1955 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORD_ADDR64, i32,
1956                           global_load, constant_load>;
1957 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORDX2_ADDR64, i64,
1958                           global_load, constant_load>;
1959 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORDX2_ADDR64, i64,
1960                           az_extloadi32_global, az_extloadi32_constant>;
1961 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORDX2_ADDR64, v2i32,
1962                           global_load, constant_load>;
1963 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORDX4_ADDR64, v4i32,
1964                           global_load, constant_load>;
1965
1966 multiclass MUBUFStore_Pattern <MUBUF Instr, ValueType vt, PatFrag st> {
1967
1968   def : Pat <
1969     (st vt:$value, i64:$ptr),
1970     (Instr $value, (SI_ADDR64_RSRC (i64 0)), $ptr, 0)
1971   >;
1972
1973   def : Pat <
1974     (st vt:$value, (add i64:$ptr, i64:$offset)),
1975     (Instr $value, (SI_ADDR64_RSRC $ptr), $offset, 0)
1976    >;
1977 }
1978
1979 defm : MUBUFStore_Pattern <BUFFER_STORE_BYTE, i32, truncstorei8_global>;
1980 defm : MUBUFStore_Pattern <BUFFER_STORE_SHORT, i32, truncstorei16_global>;
1981 defm : MUBUFStore_Pattern <BUFFER_STORE_DWORD, i32, global_store>;
1982 defm : MUBUFStore_Pattern <BUFFER_STORE_DWORDX2, i64, global_store>;
1983 defm : MUBUFStore_Pattern <BUFFER_STORE_DWORDX2, v2i32, global_store>;
1984 defm : MUBUFStore_Pattern <BUFFER_STORE_DWORDX4, v4i32, global_store>;
1985
1986 //===----------------------------------------------------------------------===//
1987 // MTBUF Patterns
1988 //===----------------------------------------------------------------------===//
1989
1990 // TBUFFER_STORE_FORMAT_*, addr64=0
1991 class MTBUF_StoreResource <ValueType vt, int num_channels, MTBUF opcode> : Pat<
1992   (SItbuffer_store i128:$rsrc, vt:$vdata, num_channels, i32:$vaddr,
1993                    i32:$soffset, imm:$inst_offset, imm:$dfmt,
1994                    imm:$nfmt, imm:$offen, imm:$idxen,
1995                    imm:$glc, imm:$slc, imm:$tfe),
1996   (opcode
1997     $vdata, (as_i16imm $inst_offset), (as_i1imm $offen), (as_i1imm $idxen),
1998     (as_i1imm $glc), 0, (as_i8imm $dfmt), (as_i8imm $nfmt), $vaddr, $rsrc,
1999     (as_i1imm $slc), (as_i1imm $tfe), $soffset)
2000 >;
2001
2002 def : MTBUF_StoreResource <i32, 1, TBUFFER_STORE_FORMAT_X>;
2003 def : MTBUF_StoreResource <v2i32, 2, TBUFFER_STORE_FORMAT_XY>;
2004 def : MTBUF_StoreResource <v4i32, 3, TBUFFER_STORE_FORMAT_XYZ>;
2005 def : MTBUF_StoreResource <v4i32, 4, TBUFFER_STORE_FORMAT_XYZW>;
2006
2007 /********** ====================== **********/
2008 /**********   Indirect adressing   **********/
2009 /********** ====================== **********/
2010
2011 multiclass SI_INDIRECT_Pattern <ValueType vt, SI_INDIRECT_DST IndDst> {
2012
2013   // 1. Extract with offset
2014   def : Pat<
2015     (vector_extract vt:$vec, (add i32:$idx, imm:$off)),
2016     (f32 (SI_INDIRECT_SRC (IMPLICIT_DEF), $vec, $idx, imm:$off))
2017   >;
2018
2019   // 2. Extract without offset
2020   def : Pat<
2021     (vector_extract vt:$vec, i32:$idx),
2022     (f32 (SI_INDIRECT_SRC (IMPLICIT_DEF), $vec, $idx, 0))
2023   >;
2024
2025   // 3. Insert with offset
2026   def : Pat<
2027     (vector_insert vt:$vec, f32:$val, (add i32:$idx, imm:$off)),
2028     (IndDst (IMPLICIT_DEF), $vec, $idx, imm:$off, $val)
2029   >;
2030
2031   // 4. Insert without offset
2032   def : Pat<
2033     (vector_insert vt:$vec, f32:$val, i32:$idx),
2034     (IndDst (IMPLICIT_DEF), $vec, $idx, 0, $val)
2035   >;
2036 }
2037
2038 defm : SI_INDIRECT_Pattern <v2f32, SI_INDIRECT_DST_V2>;
2039 defm : SI_INDIRECT_Pattern <v4f32, SI_INDIRECT_DST_V4>;
2040 defm : SI_INDIRECT_Pattern <v8f32, SI_INDIRECT_DST_V8>;
2041 defm : SI_INDIRECT_Pattern <v16f32, SI_INDIRECT_DST_V16>;
2042
2043 /********** =============== **********/
2044 /**********   Conditions    **********/
2045 /********** =============== **********/
2046
2047 def : Pat<
2048   (i1 (setcc f32:$src0, f32:$src1, SETO)),
2049   (V_CMP_O_F32_e64 $src0, $src1)
2050 >;
2051
2052 def : Pat<
2053   (i1 (setcc f32:$src0, f32:$src1, SETUO)),
2054   (V_CMP_U_F32_e64 $src0, $src1)
2055 >;
2056
2057 //===----------------------------------------------------------------------===//
2058 // Miscellaneous Patterns
2059 //===----------------------------------------------------------------------===//
2060
2061 def : Pat <
2062   (i64 (trunc i128:$x)),
2063   (INSERT_SUBREG (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
2064     (i32 (EXTRACT_SUBREG $x, sub0)), sub0),
2065     (i32 (EXTRACT_SUBREG $x, sub1)), sub1)
2066 >;
2067
2068 def : Pat <
2069   (i32 (trunc i64:$a)),
2070   (EXTRACT_SUBREG $a, sub0)
2071 >;
2072
2073 // V_ADD_I32_e32/S_ADD_I32 produces carry in VCC/SCC. For the vector
2074 // case, the sgpr-copies pass will fix this to use the vector version.
2075 def : Pat <
2076   (i32 (addc i32:$src0, i32:$src1)),
2077   (S_ADD_I32 $src0, $src1)
2078 >;
2079
2080 def : Pat <
2081   (or i64:$a, i64:$b),
2082   (INSERT_SUBREG
2083     (INSERT_SUBREG (IMPLICIT_DEF),
2084       (V_OR_B32_e32 (EXTRACT_SUBREG $a, sub0), (EXTRACT_SUBREG $b, sub0)), sub0),
2085     (V_OR_B32_e32 (EXTRACT_SUBREG $a, sub1), (EXTRACT_SUBREG $b, sub1)), sub1)
2086 >;
2087
2088 //============================================================================//
2089 // Miscellaneous Optimization Patterns
2090 //============================================================================//
2091
2092 def : SHA256MaPattern <V_BFI_B32, V_XOR_B32_e32>;
2093
2094 } // End isSI predicate