lib/Target/R600/SIInstructions.td

   1 //===-- SIInstructions.td - SI Instruction Defintions ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 // This file was originally auto-generated from a GPU register header file and
  10 // all the instruction definitions were originally commented out.  Instructions
  11 // that are not yet supported remain commented out.
  12 //===----------------------------------------------------------------------===//
  13
  14 class InterpSlots {
  15 int P0 = 2;
  16 int P10 = 0;
  17 int P20 = 1;
  18 }
  19 def INTERP : InterpSlots;
  20
  21 def InterpSlot : Operand<i32> {
  22   let PrintMethod = "printInterpSlot";
  23 }
  24
  25 def SendMsgImm : Operand<i32> {
  26   let PrintMethod = "printSendMsg";
  27 }
  28
  29 def isSI : Predicate<"Subtarget.getGeneration() "
  30                       ">= AMDGPUSubtarget::SOUTHERN_ISLANDS">;
  31
  32 def isCI : Predicate<"Subtarget.getGeneration() "
  33                       ">= AMDGPUSubtarget::SEA_ISLANDS">;
  34
  35 def WAIT_FLAG : InstFlag<"printWaitFlag">;
  36
  37 let Predicates = [isSI] in {
  38
  39 let neverHasSideEffects = 1 in {
  40
  41 let isMoveImm = 1 in {
  42 def S_MOV_B32 : SOP1_32 <0x00000003, "S_MOV_B32", []>;
  43 def S_MOV_B64 : SOP1_64 <0x00000004, "S_MOV_B64", []>;
  44 def S_CMOV_B32 : SOP1_32 <0x00000005, "S_CMOV_B32", []>;
  45 def S_CMOV_B64 : SOP1_64 <0x00000006, "S_CMOV_B64", []>;
  46 } // End isMoveImm = 1
  47
  48 def S_NOT_B32 : SOP1_32 <0x00000007, "S_NOT_B32", []>;
  49 def S_NOT_B64 : SOP1_64 <0x00000008, "S_NOT_B64", []>;
  50 def S_WQM_B32 : SOP1_32 <0x00000009, "S_WQM_B32", []>;
  51 def S_WQM_B64 : SOP1_64 <0x0000000a, "S_WQM_B64", []>;
  52 def S_BREV_B32 : SOP1_32 <0x0000000b, "S_BREV_B32", []>;
  53 def S_BREV_B64 : SOP1_64 <0x0000000c, "S_BREV_B64", []>;
  54 } // End neverHasSideEffects = 1
  55
  56 ////def S_BCNT0_I32_B32 : SOP1_BCNT0 <0x0000000d, "S_BCNT0_I32_B32", []>;
  57 ////def S_BCNT0_I32_B64 : SOP1_BCNT0 <0x0000000e, "S_BCNT0_I32_B64", []>;
  58 ////def S_BCNT1_I32_B32 : SOP1_BCNT1 <0x0000000f, "S_BCNT1_I32_B32", []>;
  59 ////def S_BCNT1_I32_B64 : SOP1_BCNT1 <0x00000010, "S_BCNT1_I32_B64", []>;
  60 ////def S_FF0_I32_B32 : SOP1_FF0 <0x00000011, "S_FF0_I32_B32", []>;
  61 ////def S_FF0_I32_B64 : SOP1_FF0 <0x00000012, "S_FF0_I32_B64", []>;
  62 ////def S_FF1_I32_B32 : SOP1_FF1 <0x00000013, "S_FF1_I32_B32", []>;
  63 ////def S_FF1_I32_B64 : SOP1_FF1 <0x00000014, "S_FF1_I32_B64", []>;
  64 //def S_FLBIT_I32_B32 : SOP1_32 <0x00000015, "S_FLBIT_I32_B32", []>;
  65 //def S_FLBIT_I32_B64 : SOP1_32 <0x00000016, "S_FLBIT_I32_B64", []>;
  66 def S_FLBIT_I32 : SOP1_32 <0x00000017, "S_FLBIT_I32", []>;
  67 //def S_FLBIT_I32_I64 : SOP1_32 <0x00000018, "S_FLBIT_I32_I64", []>;
  68 //def S_SEXT_I32_I8 : SOP1_32 <0x00000019, "S_SEXT_I32_I8", []>;
  69 //def S_SEXT_I32_I16 : SOP1_32 <0x0000001a, "S_SEXT_I32_I16", []>;
  70 ////def S_BITSET0_B32 : SOP1_BITSET0 <0x0000001b, "S_BITSET0_B32", []>;
  71 ////def S_BITSET0_B64 : SOP1_BITSET0 <0x0000001c, "S_BITSET0_B64", []>;
  72 ////def S_BITSET1_B32 : SOP1_BITSET1 <0x0000001d, "S_BITSET1_B32", []>;
  73 ////def S_BITSET1_B64 : SOP1_BITSET1 <0x0000001e, "S_BITSET1_B64", []>;
  74 def S_GETPC_B64 : SOP1_64 <0x0000001f, "S_GETPC_B64", []>;
  75 def S_SETPC_B64 : SOP1_64 <0x00000020, "S_SETPC_B64", []>;
  76 def S_SWAPPC_B64 : SOP1_64 <0x00000021, "S_SWAPPC_B64", []>;
  77 def S_RFE_B64 : SOP1_64 <0x00000022, "S_RFE_B64", []>;
  78
  79 let hasSideEffects = 1, Uses = [EXEC], Defs = [EXEC] in {
  80
  81 def S_AND_SAVEEXEC_B64 : SOP1_64 <0x00000024, "S_AND_SAVEEXEC_B64", []>;
  82 def S_OR_SAVEEXEC_B64 : SOP1_64 <0x00000025, "S_OR_SAVEEXEC_B64", []>;
  83 def S_XOR_SAVEEXEC_B64 : SOP1_64 <0x00000026, "S_XOR_SAVEEXEC_B64", []>;
  84 def S_ANDN2_SAVEEXEC_B64 : SOP1_64 <0x00000027, "S_ANDN2_SAVEEXEC_B64", []>;
  85 def S_ORN2_SAVEEXEC_B64 : SOP1_64 <0x00000028, "S_ORN2_SAVEEXEC_B64", []>;
  86 def S_NAND_SAVEEXEC_B64 : SOP1_64 <0x00000029, "S_NAND_SAVEEXEC_B64", []>;
  87 def S_NOR_SAVEEXEC_B64 : SOP1_64 <0x0000002a, "S_NOR_SAVEEXEC_B64", []>;
  88 def S_XNOR_SAVEEXEC_B64 : SOP1_64 <0x0000002b, "S_XNOR_SAVEEXEC_B64", []>;
  89
  90 } // End hasSideEffects = 1
  91
  92 def S_QUADMASK_B32 : SOP1_32 <0x0000002c, "S_QUADMASK_B32", []>;
  93 def S_QUADMASK_B64 : SOP1_64 <0x0000002d, "S_QUADMASK_B64", []>;
  94 def S_MOVRELS_B32 : SOP1_32 <0x0000002e, "S_MOVRELS_B32", []>;
  95 def S_MOVRELS_B64 : SOP1_64 <0x0000002f, "S_MOVRELS_B64", []>;
  96 def S_MOVRELD_B32 : SOP1_32 <0x00000030, "S_MOVRELD_B32", []>;
  97 def S_MOVRELD_B64 : SOP1_64 <0x00000031, "S_MOVRELD_B64", []>;
  98 //def S_CBRANCH_JOIN : SOP1_ <0x00000032, "S_CBRANCH_JOIN", []>;
  99 def S_MOV_REGRD_B32 : SOP1_32 <0x00000033, "S_MOV_REGRD_B32", []>;
 100 def S_ABS_I32 : SOP1_32 <0x00000034, "S_ABS_I32", []>;
 101 def S_MOV_FED_B32 : SOP1_32 <0x00000035, "S_MOV_FED_B32", []>;
 102 def S_MOVK_I32 : SOPK_32 <0x00000000, "S_MOVK_I32", []>;
 103 def S_CMOVK_I32 : SOPK_32 <0x00000002, "S_CMOVK_I32", []>;
 104
 105 /*
 106 This instruction is disabled for now until we can figure out how to teach
 107 the instruction selector to correctly use the  S_CMP* vs V_CMP*
 108 instructions.
 109
 110 When this instruction is enabled the code generator sometimes produces this
 111 invalid sequence:
 112
 113 SCC = S_CMPK_EQ_I32 SGPR0, imm
 114 VCC = COPY SCC
 115 VGPR0 = V_CNDMASK VCC, VGPR0, VGPR1
 116
 117 def S_CMPK_EQ_I32 : SOPK <
 118   0x00000003, (outs SCCReg:$dst), (ins SReg_32:$src0, i32imm:$src1),
 119   "S_CMPK_EQ_I32",
 120   [(set i1:$dst, (setcc i32:$src0, imm:$src1, SETEQ))]
 121 >;
 122 */
 123
 124 let isCompare = 1 in {
 125 def S_CMPK_LG_I32 : SOPK_32 <0x00000004, "S_CMPK_LG_I32", []>;
 126 def S_CMPK_GT_I32 : SOPK_32 <0x00000005, "S_CMPK_GT_I32", []>;
 127 def S_CMPK_GE_I32 : SOPK_32 <0x00000006, "S_CMPK_GE_I32", []>;
 128 def S_CMPK_LT_I32 : SOPK_32 <0x00000007, "S_CMPK_LT_I32", []>;
 129 def S_CMPK_LE_I32 : SOPK_32 <0x00000008, "S_CMPK_LE_I32", []>;
 130 def S_CMPK_EQ_U32 : SOPK_32 <0x00000009, "S_CMPK_EQ_U32", []>;
 131 def S_CMPK_LG_U32 : SOPK_32 <0x0000000a, "S_CMPK_LG_U32", []>;
 132 def S_CMPK_GT_U32 : SOPK_32 <0x0000000b, "S_CMPK_GT_U32", []>;
 133 def S_CMPK_GE_U32 : SOPK_32 <0x0000000c, "S_CMPK_GE_U32", []>;
 134 def S_CMPK_LT_U32 : SOPK_32 <0x0000000d, "S_CMPK_LT_U32", []>;
 135 def S_CMPK_LE_U32 : SOPK_32 <0x0000000e, "S_CMPK_LE_U32", []>;
 136 } // End isCompare = 1
 137
 138 let Defs = [SCC], isCommutable = 1 in {
 139   def S_ADDK_I32 : SOPK_32 <0x0000000f, "S_ADDK_I32", []>;
 140   def S_MULK_I32 : SOPK_32 <0x00000010, "S_MULK_I32", []>;
 141 }
 142
 143 //def S_CBRANCH_I_FORK : SOPK_ <0x00000011, "S_CBRANCH_I_FORK", []>;
 144 def S_GETREG_B32 : SOPK_32 <0x00000012, "S_GETREG_B32", []>;
 145 def S_SETREG_B32 : SOPK_32 <0x00000013, "S_SETREG_B32", []>;
 146 def S_GETREG_REGRD_B32 : SOPK_32 <0x00000014, "S_GETREG_REGRD_B32", []>;
 147 //def S_SETREG_IMM32_B32 : SOPK_32 <0x00000015, "S_SETREG_IMM32_B32", []>;
 148 //def EXP : EXP_ <0x00000000, "EXP", []>;
 149
 150 let isCompare = 1 in {
 151
 152 defm V_CMP_F_F32 : VOPC_32 <0x00000000, "V_CMP_F_F32">;
 153 defm V_CMP_LT_F32 : VOPC_32 <0x00000001, "V_CMP_LT_F32", f32, COND_OLT>;
 154 defm V_CMP_EQ_F32 : VOPC_32 <0x00000002, "V_CMP_EQ_F32", f32, COND_OEQ>;
 155 defm V_CMP_LE_F32 : VOPC_32 <0x00000003, "V_CMP_LE_F32", f32, COND_OLE>;
 156 defm V_CMP_GT_F32 : VOPC_32 <0x00000004, "V_CMP_GT_F32", f32, COND_OGT>;
 157 defm V_CMP_LG_F32 : VOPC_32 <0x00000005, "V_CMP_LG_F32">;
 158 defm V_CMP_GE_F32 : VOPC_32 <0x00000006, "V_CMP_GE_F32", f32, COND_OGE>;
 159 defm V_CMP_O_F32 : VOPC_32 <0x00000007, "V_CMP_O_F32", f32, COND_O>;
 160 defm V_CMP_U_F32 : VOPC_32 <0x00000008, "V_CMP_U_F32", f32, COND_UO>;
 161 defm V_CMP_NGE_F32 : VOPC_32 <0x00000009, "V_CMP_NGE_F32">;
 162 defm V_CMP_NLG_F32 : VOPC_32 <0x0000000a, "V_CMP_NLG_F32">;
 163 defm V_CMP_NGT_F32 : VOPC_32 <0x0000000b, "V_CMP_NGT_F32">;
 164 defm V_CMP_NLE_F32 : VOPC_32 <0x0000000c, "V_CMP_NLE_F32">;
 165 defm V_CMP_NEQ_F32 : VOPC_32 <0x0000000d, "V_CMP_NEQ_F32", f32, COND_UNE>;
 166 defm V_CMP_NLT_F32 : VOPC_32 <0x0000000e, "V_CMP_NLT_F32">;
 167 defm V_CMP_TRU_F32 : VOPC_32 <0x0000000f, "V_CMP_TRU_F32">;
 168
 169 let hasSideEffects = 1, Defs = [EXEC] in {
 170
 171 defm V_CMPX_F_F32 : VOPC_32 <0x00000010, "V_CMPX_F_F32">;
 172 defm V_CMPX_LT_F32 : VOPC_32 <0x00000011, "V_CMPX_LT_F32">;
 173 defm V_CMPX_EQ_F32 : VOPC_32 <0x00000012, "V_CMPX_EQ_F32">;
 174 defm V_CMPX_LE_F32 : VOPC_32 <0x00000013, "V_CMPX_LE_F32">;
 175 defm V_CMPX_GT_F32 : VOPC_32 <0x00000014, "V_CMPX_GT_F32">;
 176 defm V_CMPX_LG_F32 : VOPC_32 <0x00000015, "V_CMPX_LG_F32">;
 177 defm V_CMPX_GE_F32 : VOPC_32 <0x00000016, "V_CMPX_GE_F32">;
 178 defm V_CMPX_O_F32 : VOPC_32 <0x00000017, "V_CMPX_O_F32">;
 179 defm V_CMPX_U_F32 : VOPC_32 <0x00000018, "V_CMPX_U_F32">;
 180 defm V_CMPX_NGE_F32 : VOPC_32 <0x00000019, "V_CMPX_NGE_F32">;
 181 defm V_CMPX_NLG_F32 : VOPC_32 <0x0000001a, "V_CMPX_NLG_F32">;
 182 defm V_CMPX_NGT_F32 : VOPC_32 <0x0000001b, "V_CMPX_NGT_F32">;
 183 defm V_CMPX_NLE_F32 : VOPC_32 <0x0000001c, "V_CMPX_NLE_F32">;
 184 defm V_CMPX_NEQ_F32 : VOPC_32 <0x0000001d, "V_CMPX_NEQ_F32">;
 185 defm V_CMPX_NLT_F32 : VOPC_32 <0x0000001e, "V_CMPX_NLT_F32">;
 186 defm V_CMPX_TRU_F32 : VOPC_32 <0x0000001f, "V_CMPX_TRU_F32">;
 187
 188 } // End hasSideEffects = 1, Defs = [EXEC]
 189
 190 defm V_CMP_F_F64 : VOPC_64 <0x00000020, "V_CMP_F_F64">;
 191 defm V_CMP_LT_F64 : VOPC_64 <0x00000021, "V_CMP_LT_F64", f64, COND_OLT>;
 192 defm V_CMP_EQ_F64 : VOPC_64 <0x00000022, "V_CMP_EQ_F64", f64, COND_OEQ>;
 193 defm V_CMP_LE_F64 : VOPC_64 <0x00000023, "V_CMP_LE_F64", f64, COND_OLE>;
 194 defm V_CMP_GT_F64 : VOPC_64 <0x00000024, "V_CMP_GT_F64", f64, COND_OGT>;
 195 defm V_CMP_LG_F64 : VOPC_64 <0x00000025, "V_CMP_LG_F64">;
 196 defm V_CMP_GE_F64 : VOPC_64 <0x00000026, "V_CMP_GE_F64", f64, COND_OGE>;
 197 defm V_CMP_O_F64 : VOPC_64 <0x00000027, "V_CMP_O_F64", f64, COND_O>;
 198 defm V_CMP_U_F64 : VOPC_64 <0x00000028, "V_CMP_U_F64", f64, COND_UO>;
 199 defm V_CMP_NGE_F64 : VOPC_64 <0x00000029, "V_CMP_NGE_F64">;
 200 defm V_CMP_NLG_F64 : VOPC_64 <0x0000002a, "V_CMP_NLG_F64">;
 201 defm V_CMP_NGT_F64 : VOPC_64 <0x0000002b, "V_CMP_NGT_F64">;
 202 defm V_CMP_NLE_F64 : VOPC_64 <0x0000002c, "V_CMP_NLE_F64">;
 203 defm V_CMP_NEQ_F64 : VOPC_64 <0x0000002d, "V_CMP_NEQ_F64", f64, COND_UNE>;
 204 defm V_CMP_NLT_F64 : VOPC_64 <0x0000002e, "V_CMP_NLT_F64">;
 205 defm V_CMP_TRU_F64 : VOPC_64 <0x0000002f, "V_CMP_TRU_F64">;
 206
 207 let hasSideEffects = 1, Defs = [EXEC] in {
 208
 209 defm V_CMPX_F_F64 : VOPC_64 <0x00000030, "V_CMPX_F_F64">;
 210 defm V_CMPX_LT_F64 : VOPC_64 <0x00000031, "V_CMPX_LT_F64">;
 211 defm V_CMPX_EQ_F64 : VOPC_64 <0x00000032, "V_CMPX_EQ_F64">;
 212 defm V_CMPX_LE_F64 : VOPC_64 <0x00000033, "V_CMPX_LE_F64">;
 213 defm V_CMPX_GT_F64 : VOPC_64 <0x00000034, "V_CMPX_GT_F64">;
 214 defm V_CMPX_LG_F64 : VOPC_64 <0x00000035, "V_CMPX_LG_F64">;
 215 defm V_CMPX_GE_F64 : VOPC_64 <0x00000036, "V_CMPX_GE_F64">;
 216 defm V_CMPX_O_F64 : VOPC_64 <0x00000037, "V_CMPX_O_F64">;
 217 defm V_CMPX_U_F64 : VOPC_64 <0x00000038, "V_CMPX_U_F64">;
 218 defm V_CMPX_NGE_F64 : VOPC_64 <0x00000039, "V_CMPX_NGE_F64">;
 219 defm V_CMPX_NLG_F64 : VOPC_64 <0x0000003a, "V_CMPX_NLG_F64">;
 220 defm V_CMPX_NGT_F64 : VOPC_64 <0x0000003b, "V_CMPX_NGT_F64">;
 221 defm V_CMPX_NLE_F64 : VOPC_64 <0x0000003c, "V_CMPX_NLE_F64">;
 222 defm V_CMPX_NEQ_F64 : VOPC_64 <0x0000003d, "V_CMPX_NEQ_F64">;
 223 defm V_CMPX_NLT_F64 : VOPC_64 <0x0000003e, "V_CMPX_NLT_F64">;
 224 defm V_CMPX_TRU_F64 : VOPC_64 <0x0000003f, "V_CMPX_TRU_F64">;
 225
 226 } // End hasSideEffects = 1, Defs = [EXEC]
 227
 228 defm V_CMPS_F_F32 : VOPC_32 <0x00000040, "V_CMPS_F_F32">;
 229 defm V_CMPS_LT_F32 : VOPC_32 <0x00000041, "V_CMPS_LT_F32">;
 230 defm V_CMPS_EQ_F32 : VOPC_32 <0x00000042, "V_CMPS_EQ_F32">;
 231 defm V_CMPS_LE_F32 : VOPC_32 <0x00000043, "V_CMPS_LE_F32">;
 232 defm V_CMPS_GT_F32 : VOPC_32 <0x00000044, "V_CMPS_GT_F32">;
 233 defm V_CMPS_LG_F32 : VOPC_32 <0x00000045, "V_CMPS_LG_F32">;
 234 defm V_CMPS_GE_F32 : VOPC_32 <0x00000046, "V_CMPS_GE_F32">;
 235 defm V_CMPS_O_F32 : VOPC_32 <0x00000047, "V_CMPS_O_F32">;
 236 defm V_CMPS_U_F32 : VOPC_32 <0x00000048, "V_CMPS_U_F32">;
 237 defm V_CMPS_NGE_F32 : VOPC_32 <0x00000049, "V_CMPS_NGE_F32">;
 238 defm V_CMPS_NLG_F32 : VOPC_32 <0x0000004a, "V_CMPS_NLG_F32">;
 239 defm V_CMPS_NGT_F32 : VOPC_32 <0x0000004b, "V_CMPS_NGT_F32">;
 240 defm V_CMPS_NLE_F32 : VOPC_32 <0x0000004c, "V_CMPS_NLE_F32">;
 241 defm V_CMPS_NEQ_F32 : VOPC_32 <0x0000004d, "V_CMPS_NEQ_F32">;
 242 defm V_CMPS_NLT_F32 : VOPC_32 <0x0000004e, "V_CMPS_NLT_F32">;
 243 defm V_CMPS_TRU_F32 : VOPC_32 <0x0000004f, "V_CMPS_TRU_F32">;
 244
 245 let hasSideEffects = 1, Defs = [EXEC] in {
 246
 247 defm V_CMPSX_F_F32 : VOPC_32 <0x00000050, "V_CMPSX_F_F32">;
 248 defm V_CMPSX_LT_F32 : VOPC_32 <0x00000051, "V_CMPSX_LT_F32">;
 249 defm V_CMPSX_EQ_F32 : VOPC_32 <0x00000052, "V_CMPSX_EQ_F32">;
 250 defm V_CMPSX_LE_F32 : VOPC_32 <0x00000053, "V_CMPSX_LE_F32">;
 251 defm V_CMPSX_GT_F32 : VOPC_32 <0x00000054, "V_CMPSX_GT_F32">;
 252 defm V_CMPSX_LG_F32 : VOPC_32 <0x00000055, "V_CMPSX_LG_F32">;
 253 defm V_CMPSX_GE_F32 : VOPC_32 <0x00000056, "V_CMPSX_GE_F32">;
 254 defm V_CMPSX_O_F32 : VOPC_32 <0x00000057, "V_CMPSX_O_F32">;
 255 defm V_CMPSX_U_F32 : VOPC_32 <0x00000058, "V_CMPSX_U_F32">;
 256 defm V_CMPSX_NGE_F32 : VOPC_32 <0x00000059, "V_CMPSX_NGE_F32">;
 257 defm V_CMPSX_NLG_F32 : VOPC_32 <0x0000005a, "V_CMPSX_NLG_F32">;
 258 defm V_CMPSX_NGT_F32 : VOPC_32 <0x0000005b, "V_CMPSX_NGT_F32">;
 259 defm V_CMPSX_NLE_F32 : VOPC_32 <0x0000005c, "V_CMPSX_NLE_F32">;
 260 defm V_CMPSX_NEQ_F32 : VOPC_32 <0x0000005d, "V_CMPSX_NEQ_F32">;
 261 defm V_CMPSX_NLT_F32 : VOPC_32 <0x0000005e, "V_CMPSX_NLT_F32">;
 262 defm V_CMPSX_TRU_F32 : VOPC_32 <0x0000005f, "V_CMPSX_TRU_F32">;
 263
 264 } // End hasSideEffects = 1, Defs = [EXEC]
 265
 266 defm V_CMPS_F_F64 : VOPC_64 <0x00000060, "V_CMPS_F_F64">;
 267 defm V_CMPS_LT_F64 : VOPC_64 <0x00000061, "V_CMPS_LT_F64">;
 268 defm V_CMPS_EQ_F64 : VOPC_64 <0x00000062, "V_CMPS_EQ_F64">;
 269 defm V_CMPS_LE_F64 : VOPC_64 <0x00000063, "V_CMPS_LE_F64">;
 270 defm V_CMPS_GT_F64 : VOPC_64 <0x00000064, "V_CMPS_GT_F64">;
 271 defm V_CMPS_LG_F64 : VOPC_64 <0x00000065, "V_CMPS_LG_F64">;
 272 defm V_CMPS_GE_F64 : VOPC_64 <0x00000066, "V_CMPS_GE_F64">;
 273 defm V_CMPS_O_F64 : VOPC_64 <0x00000067, "V_CMPS_O_F64">;
 274 defm V_CMPS_U_F64 : VOPC_64 <0x00000068, "V_CMPS_U_F64">;
 275 defm V_CMPS_NGE_F64 : VOPC_64 <0x00000069, "V_CMPS_NGE_F64">;
 276 defm V_CMPS_NLG_F64 : VOPC_64 <0x0000006a, "V_CMPS_NLG_F64">;
 277 defm V_CMPS_NGT_F64 : VOPC_64 <0x0000006b, "V_CMPS_NGT_F64">;
 278 defm V_CMPS_NLE_F64 : VOPC_64 <0x0000006c, "V_CMPS_NLE_F64">;
 279 defm V_CMPS_NEQ_F64 : VOPC_64 <0x0000006d, "V_CMPS_NEQ_F64">;
 280 defm V_CMPS_NLT_F64 : VOPC_64 <0x0000006e, "V_CMPS_NLT_F64">;
 281 defm V_CMPS_TRU_F64 : VOPC_64 <0x0000006f, "V_CMPS_TRU_F64">;
 282
 283 let hasSideEffects = 1, Defs = [EXEC] in {
 284
 285 defm V_CMPSX_F_F64 : VOPC_64 <0x00000070, "V_CMPSX_F_F64">;
 286 defm V_CMPSX_LT_F64 : VOPC_64 <0x00000071, "V_CMPSX_LT_F64">;
 287 defm V_CMPSX_EQ_F64 : VOPC_64 <0x00000072, "V_CMPSX_EQ_F64">;
 288 defm V_CMPSX_LE_F64 : VOPC_64 <0x00000073, "V_CMPSX_LE_F64">;
 289 defm V_CMPSX_GT_F64 : VOPC_64 <0x00000074, "V_CMPSX_GT_F64">;
 290 defm V_CMPSX_LG_F64 : VOPC_64 <0x00000075, "V_CMPSX_LG_F64">;
 291 defm V_CMPSX_GE_F64 : VOPC_64 <0x00000076, "V_CMPSX_GE_F64">;
 292 defm V_CMPSX_O_F64 : VOPC_64 <0x00000077, "V_CMPSX_O_F64">;
 293 defm V_CMPSX_U_F64 : VOPC_64 <0x00000078, "V_CMPSX_U_F64">;
 294 defm V_CMPSX_NGE_F64 : VOPC_64 <0x00000079, "V_CMPSX_NGE_F64">;
 295 defm V_CMPSX_NLG_F64 : VOPC_64 <0x0000007a, "V_CMPSX_NLG_F64">;
 296 defm V_CMPSX_NGT_F64 : VOPC_64 <0x0000007b, "V_CMPSX_NGT_F64">;
 297 defm V_CMPSX_NLE_F64 : VOPC_64 <0x0000007c, "V_CMPSX_NLE_F64">;
 298 defm V_CMPSX_NEQ_F64 : VOPC_64 <0x0000007d, "V_CMPSX_NEQ_F64">;
 299 defm V_CMPSX_NLT_F64 : VOPC_64 <0x0000007e, "V_CMPSX_NLT_F64">;
 300 defm V_CMPSX_TRU_F64 : VOPC_64 <0x0000007f, "V_CMPSX_TRU_F64">;
 301
 302 } // End hasSideEffects = 1, Defs = [EXEC]
 303
 304 defm V_CMP_F_I32 : VOPC_32 <0x00000080, "V_CMP_F_I32">;
 305 defm V_CMP_LT_I32 : VOPC_32 <0x00000081, "V_CMP_LT_I32", i32, COND_SLT>;
 306 defm V_CMP_EQ_I32 : VOPC_32 <0x00000082, "V_CMP_EQ_I32", i32, COND_EQ>;
 307 defm V_CMP_LE_I32 : VOPC_32 <0x00000083, "V_CMP_LE_I32", i32, COND_SLE>;
 308 defm V_CMP_GT_I32 : VOPC_32 <0x00000084, "V_CMP_GT_I32", i32, COND_SGT>;
 309 defm V_CMP_NE_I32 : VOPC_32 <0x00000085, "V_CMP_NE_I32", i32, COND_NE>;
 310 defm V_CMP_GE_I32 : VOPC_32 <0x00000086, "V_CMP_GE_I32", i32, COND_SGE>;
 311 defm V_CMP_T_I32 : VOPC_32 <0x00000087, "V_CMP_T_I32">;
 312
 313 let hasSideEffects = 1, Defs = [EXEC] in {
 314
 315 defm V_CMPX_F_I32 : VOPC_32 <0x00000090, "V_CMPX_F_I32">;
 316 defm V_CMPX_LT_I32 : VOPC_32 <0x00000091, "V_CMPX_LT_I32">;
 317 defm V_CMPX_EQ_I32 : VOPC_32 <0x00000092, "V_CMPX_EQ_I32">;
 318 defm V_CMPX_LE_I32 : VOPC_32 <0x00000093, "V_CMPX_LE_I32">;
 319 defm V_CMPX_GT_I32 : VOPC_32 <0x00000094, "V_CMPX_GT_I32">;
 320 defm V_CMPX_NE_I32 : VOPC_32 <0x00000095, "V_CMPX_NE_I32">;
 321 defm V_CMPX_GE_I32 : VOPC_32 <0x00000096, "V_CMPX_GE_I32">;
 322 defm V_CMPX_T_I32 : VOPC_32 <0x00000097, "V_CMPX_T_I32">;
 323
 324 } // End hasSideEffects = 1, Defs = [EXEC]
 325
 326 defm V_CMP_F_I64 : VOPC_64 <0x000000a0, "V_CMP_F_I64">;
 327 defm V_CMP_LT_I64 : VOPC_64 <0x000000a1, "V_CMP_LT_I64", i64, COND_SLT>;
 328 defm V_CMP_EQ_I64 : VOPC_64 <0x000000a2, "V_CMP_EQ_I64", i64, COND_EQ>;
 329 defm V_CMP_LE_I64 : VOPC_64 <0x000000a3, "V_CMP_LE_I64", i64, COND_SLE>;
 330 defm V_CMP_GT_I64 : VOPC_64 <0x000000a4, "V_CMP_GT_I64", i64, COND_SGT>;
 331 defm V_CMP_NE_I64 : VOPC_64 <0x000000a5, "V_CMP_NE_I64", i64, COND_NE>;
 332 defm V_CMP_GE_I64 : VOPC_64 <0x000000a6, "V_CMP_GE_I64", i64, COND_SGE>;
 333 defm V_CMP_T_I64 : VOPC_64 <0x000000a7, "V_CMP_T_I64">;
 334
 335 let hasSideEffects = 1, Defs = [EXEC] in {
 336
 337 defm V_CMPX_F_I64 : VOPC_64 <0x000000b0, "V_CMPX_F_I64">;
 338 defm V_CMPX_LT_I64 : VOPC_64 <0x000000b1, "V_CMPX_LT_I64">;
 339 defm V_CMPX_EQ_I64 : VOPC_64 <0x000000b2, "V_CMPX_EQ_I64">;
 340 defm V_CMPX_LE_I64 : VOPC_64 <0x000000b3, "V_CMPX_LE_I64">;
 341 defm V_CMPX_GT_I64 : VOPC_64 <0x000000b4, "V_CMPX_GT_I64">;
 342 defm V_CMPX_NE_I64 : VOPC_64 <0x000000b5, "V_CMPX_NE_I64">;
 343 defm V_CMPX_GE_I64 : VOPC_64 <0x000000b6, "V_CMPX_GE_I64">;
 344 defm V_CMPX_T_I64 : VOPC_64 <0x000000b7, "V_CMPX_T_I64">;
 345
 346 } // End hasSideEffects = 1, Defs = [EXEC]
 347
 348 defm V_CMP_F_U32 : VOPC_32 <0x000000c0, "V_CMP_F_U32">;
 349 defm V_CMP_LT_U32 : VOPC_32 <0x000000c1, "V_CMP_LT_U32", i32, COND_ULT>;
 350 defm V_CMP_EQ_U32 : VOPC_32 <0x000000c2, "V_CMP_EQ_U32", i32, COND_EQ>;
 351 defm V_CMP_LE_U32 : VOPC_32 <0x000000c3, "V_CMP_LE_U32", i32, COND_ULE>;
 352 defm V_CMP_GT_U32 : VOPC_32 <0x000000c4, "V_CMP_GT_U32", i32, COND_UGT>;
 353 defm V_CMP_NE_U32 : VOPC_32 <0x000000c5, "V_CMP_NE_U32", i32, COND_NE>;
 354 defm V_CMP_GE_U32 : VOPC_32 <0x000000c6, "V_CMP_GE_U32", i32, COND_UGE>;
 355 defm V_CMP_T_U32 : VOPC_32 <0x000000c7, "V_CMP_T_U32">;
 356
 357 let hasSideEffects = 1, Defs = [EXEC] in {
 358
 359 defm V_CMPX_F_U32 : VOPC_32 <0x000000d0, "V_CMPX_F_U32">;
 360 defm V_CMPX_LT_U32 : VOPC_32 <0x000000d1, "V_CMPX_LT_U32">;
 361 defm V_CMPX_EQ_U32 : VOPC_32 <0x000000d2, "V_CMPX_EQ_U32">;
 362 defm V_CMPX_LE_U32 : VOPC_32 <0x000000d3, "V_CMPX_LE_U32">;
 363 defm V_CMPX_GT_U32 : VOPC_32 <0x000000d4, "V_CMPX_GT_U32">;
 364 defm V_CMPX_NE_U32 : VOPC_32 <0x000000d5, "V_CMPX_NE_U32">;
 365 defm V_CMPX_GE_U32 : VOPC_32 <0x000000d6, "V_CMPX_GE_U32">;
 366 defm V_CMPX_T_U32 : VOPC_32 <0x000000d7, "V_CMPX_T_U32">;
 367
 368 } // End hasSideEffects = 1, Defs = [EXEC]
 369
 370 defm V_CMP_F_U64 : VOPC_64 <0x000000e0, "V_CMP_F_U64">;
 371 defm V_CMP_LT_U64 : VOPC_64 <0x000000e1, "V_CMP_LT_U64", i64, COND_ULT>;
 372 defm V_CMP_EQ_U64 : VOPC_64 <0x000000e2, "V_CMP_EQ_U64", i64, COND_EQ>;
 373 defm V_CMP_LE_U64 : VOPC_64 <0x000000e3, "V_CMP_LE_U64", i64, COND_ULE>;
 374 defm V_CMP_GT_U64 : VOPC_64 <0x000000e4, "V_CMP_GT_U64", i64, COND_UGT>;
 375 defm V_CMP_NE_U64 : VOPC_64 <0x000000e5, "V_CMP_NE_U64", i64, COND_NE>;
 376 defm V_CMP_GE_U64 : VOPC_64 <0x000000e6, "V_CMP_GE_U64", i64, COND_UGE>;
 377 defm V_CMP_T_U64 : VOPC_64 <0x000000e7, "V_CMP_T_U64">;
 378
 379 let hasSideEffects = 1, Defs = [EXEC] in {
 380
 381 defm V_CMPX_F_U64 : VOPC_64 <0x000000f0, "V_CMPX_F_U64">;
 382 defm V_CMPX_LT_U64 : VOPC_64 <0x000000f1, "V_CMPX_LT_U64">;
 383 defm V_CMPX_EQ_U64 : VOPC_64 <0x000000f2, "V_CMPX_EQ_U64">;
 384 defm V_CMPX_LE_U64 : VOPC_64 <0x000000f3, "V_CMPX_LE_U64">;
 385 defm V_CMPX_GT_U64 : VOPC_64 <0x000000f4, "V_CMPX_GT_U64">;
 386 defm V_CMPX_NE_U64 : VOPC_64 <0x000000f5, "V_CMPX_NE_U64">;
 387 defm V_CMPX_GE_U64 : VOPC_64 <0x000000f6, "V_CMPX_GE_U64">;
 388 defm V_CMPX_T_U64 : VOPC_64 <0x000000f7, "V_CMPX_T_U64">;
 389
 390 } // End hasSideEffects = 1, Defs = [EXEC]
 391
 392 defm V_CMP_CLASS_F32 : VOPC_32 <0x00000088, "V_CMP_CLASS_F32">;
 393
 394 let hasSideEffects = 1, Defs = [EXEC] in {
 395 defm V_CMPX_CLASS_F32 : VOPC_32 <0x00000098, "V_CMPX_CLASS_F32">;
 396 } // End hasSideEffects = 1, Defs = [EXEC]
 397
 398 defm V_CMP_CLASS_F64 : VOPC_64 <0x000000a8, "V_CMP_CLASS_F64">;
 399
 400 let hasSideEffects = 1, Defs = [EXEC] in {
 401 defm V_CMPX_CLASS_F64 : VOPC_64 <0x000000b8, "V_CMPX_CLASS_F64">;
 402 } // End hasSideEffects = 1, Defs = [EXEC]
 403
 404 } // End isCompare = 1
 405
 406 def DS_ADD_U32_RTN : DS_1A1D_RET <0x20, "DS_ADD_U32_RTN", VReg_32>;
 407 def DS_SUB_U32_RTN : DS_1A1D_RET <0x21, "DS_SUB_U32_RTN", VReg_32>;
 408 def DS_WRITE_B32 : DS_Store_Helper <0x0000000d, "DS_WRITE_B32", VReg_32>;
 409 def DS_WRITE_B8 : DS_Store_Helper <0x00000001e, "DS_WRITE_B8", VReg_32>;
 410 def DS_WRITE_B16 : DS_Store_Helper <0x00000001f, "DS_WRITE_B16", VReg_32>;
 411 def DS_READ_B32 : DS_Load_Helper <0x00000036, "DS_READ_B32", VReg_32>;
 412 def DS_READ_I8 : DS_Load_Helper <0x00000039, "DS_READ_I8", VReg_32>;
 413 def DS_READ_U8 : DS_Load_Helper <0x0000003a, "DS_READ_U8", VReg_32>;
 414 def DS_READ_I16 : DS_Load_Helper <0x0000003b, "DS_READ_I16", VReg_32>;
 415 def DS_READ_U16 : DS_Load_Helper <0x0000003c, "DS_READ_U16", VReg_32>;
 416
 417 //def BUFFER_LOAD_FORMAT_X : MUBUF_ <0x00000000, "BUFFER_LOAD_FORMAT_X", []>;
 418 //def BUFFER_LOAD_FORMAT_XY : MUBUF_ <0x00000001, "BUFFER_LOAD_FORMAT_XY", []>;
 419 //def BUFFER_LOAD_FORMAT_XYZ : MUBUF_ <0x00000002, "BUFFER_LOAD_FORMAT_XYZ", []>;
 420 defm BUFFER_LOAD_FORMAT_XYZW : MUBUF_Load_Helper <0x00000003, "BUFFER_LOAD_FORMAT_XYZW", VReg_128>;
 421 //def BUFFER_STORE_FORMAT_X : MUBUF_ <0x00000004, "BUFFER_STORE_FORMAT_X", []>;
 422 //def BUFFER_STORE_FORMAT_XY : MUBUF_ <0x00000005, "BUFFER_STORE_FORMAT_XY", []>;
 423 //def BUFFER_STORE_FORMAT_XYZ : MUBUF_ <0x00000006, "BUFFER_STORE_FORMAT_XYZ", []>;
 424 //def BUFFER_STORE_FORMAT_XYZW : MUBUF_ <0x00000007, "BUFFER_STORE_FORMAT_XYZW", []>;
 425 defm BUFFER_LOAD_UBYTE : MUBUF_Load_Helper <0x00000008, "BUFFER_LOAD_UBYTE", VReg_32>;
 426 defm BUFFER_LOAD_SBYTE : MUBUF_Load_Helper <0x00000009, "BUFFER_LOAD_SBYTE", VReg_32>;
 427 defm BUFFER_LOAD_USHORT : MUBUF_Load_Helper <0x0000000a, "BUFFER_LOAD_USHORT", VReg_32>;
 428 defm BUFFER_LOAD_SSHORT : MUBUF_Load_Helper <0x0000000b, "BUFFER_LOAD_SSHORT", VReg_32>;
 429 defm BUFFER_LOAD_DWORD : MUBUF_Load_Helper <0x0000000c, "BUFFER_LOAD_DWORD", VReg_32>;
 430 defm BUFFER_LOAD_DWORDX2 : MUBUF_Load_Helper <0x0000000d, "BUFFER_LOAD_DWORDX2", VReg_64>;
 431 defm BUFFER_LOAD_DWORDX4 : MUBUF_Load_Helper <0x0000000e, "BUFFER_LOAD_DWORDX4", VReg_128>;
 432
 433 def BUFFER_STORE_BYTE : MUBUF_Store_Helper <
 434   0x00000018, "BUFFER_STORE_BYTE", VReg_32
 435 >;
 436
 437 def BUFFER_STORE_SHORT : MUBUF_Store_Helper <
 438   0x0000001a, "BUFFER_STORE_SHORT", VReg_32
 439 >;
 440
 441 def BUFFER_STORE_DWORD : MUBUF_Store_Helper <
 442   0x0000001c, "BUFFER_STORE_DWORD", VReg_32
 443 >;
 444
 445 def BUFFER_STORE_DWORDX2 : MUBUF_Store_Helper <
 446   0x0000001d, "BUFFER_STORE_DWORDX2", VReg_64
 447 >;
 448
 449 def BUFFER_STORE_DWORDX4 : MUBUF_Store_Helper <
 450   0x0000001e, "BUFFER_STORE_DWORDX4", VReg_128
 451 >;
 452 //def BUFFER_ATOMIC_SWAP : MUBUF_ <0x00000030, "BUFFER_ATOMIC_SWAP", []>;
 453 //def BUFFER_ATOMIC_CMPSWAP : MUBUF_ <0x00000031, "BUFFER_ATOMIC_CMPSWAP", []>;
 454 //def BUFFER_ATOMIC_ADD : MUBUF_ <0x00000032, "BUFFER_ATOMIC_ADD", []>;
 455 //def BUFFER_ATOMIC_SUB : MUBUF_ <0x00000033, "BUFFER_ATOMIC_SUB", []>;
 456 //def BUFFER_ATOMIC_RSUB : MUBUF_ <0x00000034, "BUFFER_ATOMIC_RSUB", []>;
 457 //def BUFFER_ATOMIC_SMIN : MUBUF_ <0x00000035, "BUFFER_ATOMIC_SMIN", []>;
 458 //def BUFFER_ATOMIC_UMIN : MUBUF_ <0x00000036, "BUFFER_ATOMIC_UMIN", []>;
 459 //def BUFFER_ATOMIC_SMAX : MUBUF_ <0x00000037, "BUFFER_ATOMIC_SMAX", []>;
 460 //def BUFFER_ATOMIC_UMAX : MUBUF_ <0x00000038, "BUFFER_ATOMIC_UMAX", []>;
 461 //def BUFFER_ATOMIC_AND : MUBUF_ <0x00000039, "BUFFER_ATOMIC_AND", []>;
 462 //def BUFFER_ATOMIC_OR : MUBUF_ <0x0000003a, "BUFFER_ATOMIC_OR", []>;
 463 //def BUFFER_ATOMIC_XOR : MUBUF_ <0x0000003b, "BUFFER_ATOMIC_XOR", []>;
 464 //def BUFFER_ATOMIC_INC : MUBUF_ <0x0000003c, "BUFFER_ATOMIC_INC", []>;
 465 //def BUFFER_ATOMIC_DEC : MUBUF_ <0x0000003d, "BUFFER_ATOMIC_DEC", []>;
 466 //def BUFFER_ATOMIC_FCMPSWAP : MUBUF_ <0x0000003e, "BUFFER_ATOMIC_FCMPSWAP", []>;
 467 //def BUFFER_ATOMIC_FMIN : MUBUF_ <0x0000003f, "BUFFER_ATOMIC_FMIN", []>;
 468 //def BUFFER_ATOMIC_FMAX : MUBUF_ <0x00000040, "BUFFER_ATOMIC_FMAX", []>;
 469 //def BUFFER_ATOMIC_SWAP_X2 : MUBUF_X2 <0x00000050, "BUFFER_ATOMIC_SWAP_X2", []>;
 470 //def BUFFER_ATOMIC_CMPSWAP_X2 : MUBUF_X2 <0x00000051, "BUFFER_ATOMIC_CMPSWAP_X2", []>;
 471 //def BUFFER_ATOMIC_ADD_X2 : MUBUF_X2 <0x00000052, "BUFFER_ATOMIC_ADD_X2", []>;
 472 //def BUFFER_ATOMIC_SUB_X2 : MUBUF_X2 <0x00000053, "BUFFER_ATOMIC_SUB_X2", []>;
 473 //def BUFFER_ATOMIC_RSUB_X2 : MUBUF_X2 <0x00000054, "BUFFER_ATOMIC_RSUB_X2", []>;
 474 //def BUFFER_ATOMIC_SMIN_X2 : MUBUF_X2 <0x00000055, "BUFFER_ATOMIC_SMIN_X2", []>;
 475 //def BUFFER_ATOMIC_UMIN_X2 : MUBUF_X2 <0x00000056, "BUFFER_ATOMIC_UMIN_X2", []>;
 476 //def BUFFER_ATOMIC_SMAX_X2 : MUBUF_X2 <0x00000057, "BUFFER_ATOMIC_SMAX_X2", []>;
 477 //def BUFFER_ATOMIC_UMAX_X2 : MUBUF_X2 <0x00000058, "BUFFER_ATOMIC_UMAX_X2", []>;
 478 //def BUFFER_ATOMIC_AND_X2 : MUBUF_X2 <0x00000059, "BUFFER_ATOMIC_AND_X2", []>;
 479 //def BUFFER_ATOMIC_OR_X2 : MUBUF_X2 <0x0000005a, "BUFFER_ATOMIC_OR_X2", []>;
 480 //def BUFFER_ATOMIC_XOR_X2 : MUBUF_X2 <0x0000005b, "BUFFER_ATOMIC_XOR_X2", []>;
 481 //def BUFFER_ATOMIC_INC_X2 : MUBUF_X2 <0x0000005c, "BUFFER_ATOMIC_INC_X2", []>;
 482 //def BUFFER_ATOMIC_DEC_X2 : MUBUF_X2 <0x0000005d, "BUFFER_ATOMIC_DEC_X2", []>;
 483 //def BUFFER_ATOMIC_FCMPSWAP_X2 : MUBUF_X2 <0x0000005e, "BUFFER_ATOMIC_FCMPSWAP_X2", []>;
 484 //def BUFFER_ATOMIC_FMIN_X2 : MUBUF_X2 <0x0000005f, "BUFFER_ATOMIC_FMIN_X2", []>;
 485 //def BUFFER_ATOMIC_FMAX_X2 : MUBUF_X2 <0x00000060, "BUFFER_ATOMIC_FMAX_X2", []>;
 486 //def BUFFER_WBINVL1_SC : MUBUF_WBINVL1 <0x00000070, "BUFFER_WBINVL1_SC", []>;
 487 //def BUFFER_WBINVL1 : MUBUF_WBINVL1 <0x00000071, "BUFFER_WBINVL1", []>;
 488 //def TBUFFER_LOAD_FORMAT_X : MTBUF_ <0x00000000, "TBUFFER_LOAD_FORMAT_X", []>;
 489 //def TBUFFER_LOAD_FORMAT_XY : MTBUF_ <0x00000001, "TBUFFER_LOAD_FORMAT_XY", []>;
 490 //def TBUFFER_LOAD_FORMAT_XYZ : MTBUF_ <0x00000002, "TBUFFER_LOAD_FORMAT_XYZ", []>;
 491 def TBUFFER_LOAD_FORMAT_XYZW : MTBUF_Load_Helper <0x00000003, "TBUFFER_LOAD_FORMAT_XYZW", VReg_128>;
 492 def TBUFFER_STORE_FORMAT_X : MTBUF_Store_Helper <0x00000004, "TBUFFER_STORE_FORMAT_X", VReg_32>;
 493 def TBUFFER_STORE_FORMAT_XY : MTBUF_Store_Helper <0x00000005, "TBUFFER_STORE_FORMAT_XY", VReg_64>;
 494 def TBUFFER_STORE_FORMAT_XYZ : MTBUF_Store_Helper <0x00000006, "TBUFFER_STORE_FORMAT_XYZ", VReg_128>;
 495 def TBUFFER_STORE_FORMAT_XYZW : MTBUF_Store_Helper <0x00000007, "TBUFFER_STORE_FORMAT_XYZW", VReg_128>;
 496
 497 let mayLoad = 1 in {
 498
 499 // We are using the SGPR_32 and not the SReg_32 register class for 32-bit
 500 // SMRD instructions, because the SGPR_32 register class does not include M0
 501 // and writing to M0 from an SMRD instruction will hang the GPU.
 502 defm S_LOAD_DWORD : SMRD_Helper <0x00, "S_LOAD_DWORD", SReg_64, SGPR_32>;
 503 defm S_LOAD_DWORDX2 : SMRD_Helper <0x01, "S_LOAD_DWORDX2", SReg_64, SReg_64>;
 504 defm S_LOAD_DWORDX4 : SMRD_Helper <0x02, "S_LOAD_DWORDX4", SReg_64, SReg_128>;
 505 defm S_LOAD_DWORDX8 : SMRD_Helper <0x03, "S_LOAD_DWORDX8", SReg_64, SReg_256>;
 506 defm S_LOAD_DWORDX16 : SMRD_Helper <0x04, "S_LOAD_DWORDX16", SReg_64, SReg_512>;
 507
 508 defm S_BUFFER_LOAD_DWORD : SMRD_Helper <
 509   0x08, "S_BUFFER_LOAD_DWORD", SReg_128, SGPR_32
 510 >;
 511
 512 defm S_BUFFER_LOAD_DWORDX2 : SMRD_Helper <
 513   0x09, "S_BUFFER_LOAD_DWORDX2", SReg_128, SReg_64
 514 >;
 515
 516 defm S_BUFFER_LOAD_DWORDX4 : SMRD_Helper <
 517   0x0a, "S_BUFFER_LOAD_DWORDX4", SReg_128, SReg_128
 518 >;
 519
 520 defm S_BUFFER_LOAD_DWORDX8 : SMRD_Helper <
 521   0x0b, "S_BUFFER_LOAD_DWORDX8", SReg_128, SReg_256
 522 >;
 523
 524 defm S_BUFFER_LOAD_DWORDX16 : SMRD_Helper <
 525   0x0c, "S_BUFFER_LOAD_DWORDX16", SReg_128, SReg_512
 526 >;
 527
 528 } // mayLoad = 1
 529
 530 //def S_MEMTIME : SMRD_ <0x0000001e, "S_MEMTIME", []>;
 531 //def S_DCACHE_INV : SMRD_ <0x0000001f, "S_DCACHE_INV", []>;
 532 defm IMAGE_LOAD : MIMG_NoSampler <0x00000000, "IMAGE_LOAD">;
 533 defm IMAGE_LOAD_MIP : MIMG_NoSampler <0x00000001, "IMAGE_LOAD_MIP">;
 534 //def IMAGE_LOAD_PCK : MIMG_NoPattern_ <"IMAGE_LOAD_PCK", 0x00000002>;
 535 //def IMAGE_LOAD_PCK_SGN : MIMG_NoPattern_ <"IMAGE_LOAD_PCK_SGN", 0x00000003>;
 536 //def IMAGE_LOAD_MIP_PCK : MIMG_NoPattern_ <"IMAGE_LOAD_MIP_PCK", 0x00000004>;
 537 //def IMAGE_LOAD_MIP_PCK_SGN : MIMG_NoPattern_ <"IMAGE_LOAD_MIP_PCK_SGN", 0x00000005>;
 538 //def IMAGE_STORE : MIMG_NoPattern_ <"IMAGE_STORE", 0x00000008>;
 539 //def IMAGE_STORE_MIP : MIMG_NoPattern_ <"IMAGE_STORE_MIP", 0x00000009>;
 540 //def IMAGE_STORE_PCK : MIMG_NoPattern_ <"IMAGE_STORE_PCK", 0x0000000a>;
 541 //def IMAGE_STORE_MIP_PCK : MIMG_NoPattern_ <"IMAGE_STORE_MIP_PCK", 0x0000000b>;
 542 defm IMAGE_GET_RESINFO : MIMG_NoSampler <0x0000000e, "IMAGE_GET_RESINFO">;
 543 //def IMAGE_ATOMIC_SWAP : MIMG_NoPattern_ <"IMAGE_ATOMIC_SWAP", 0x0000000f>;
 544 //def IMAGE_ATOMIC_CMPSWAP : MIMG_NoPattern_ <"IMAGE_ATOMIC_CMPSWAP", 0x00000010>;
 545 //def IMAGE_ATOMIC_ADD : MIMG_NoPattern_ <"IMAGE_ATOMIC_ADD", 0x00000011>;
 546 //def IMAGE_ATOMIC_SUB : MIMG_NoPattern_ <"IMAGE_ATOMIC_SUB", 0x00000012>;
 547 //def IMAGE_ATOMIC_RSUB : MIMG_NoPattern_ <"IMAGE_ATOMIC_RSUB", 0x00000013>;
 548 //def IMAGE_ATOMIC_SMIN : MIMG_NoPattern_ <"IMAGE_ATOMIC_SMIN", 0x00000014>;
 549 //def IMAGE_ATOMIC_UMIN : MIMG_NoPattern_ <"IMAGE_ATOMIC_UMIN", 0x00000015>;
 550 //def IMAGE_ATOMIC_SMAX : MIMG_NoPattern_ <"IMAGE_ATOMIC_SMAX", 0x00000016>;
 551 //def IMAGE_ATOMIC_UMAX : MIMG_NoPattern_ <"IMAGE_ATOMIC_UMAX", 0x00000017>;
 552 //def IMAGE_ATOMIC_AND : MIMG_NoPattern_ <"IMAGE_ATOMIC_AND", 0x00000018>;
 553 //def IMAGE_ATOMIC_OR : MIMG_NoPattern_ <"IMAGE_ATOMIC_OR", 0x00000019>;
 554 //def IMAGE_ATOMIC_XOR : MIMG_NoPattern_ <"IMAGE_ATOMIC_XOR", 0x0000001a>;
 555 //def IMAGE_ATOMIC_INC : MIMG_NoPattern_ <"IMAGE_ATOMIC_INC", 0x0000001b>;
 556 //def IMAGE_ATOMIC_DEC : MIMG_NoPattern_ <"IMAGE_ATOMIC_DEC", 0x0000001c>;
 557 //def IMAGE_ATOMIC_FCMPSWAP : MIMG_NoPattern_ <"IMAGE_ATOMIC_FCMPSWAP", 0x0000001d>;
 558 //def IMAGE_ATOMIC_FMIN : MIMG_NoPattern_ <"IMAGE_ATOMIC_FMIN", 0x0000001e>;
 559 //def IMAGE_ATOMIC_FMAX : MIMG_NoPattern_ <"IMAGE_ATOMIC_FMAX", 0x0000001f>;
 560 defm IMAGE_SAMPLE : MIMG_Sampler <0x00000020, "IMAGE_SAMPLE">;
 561 //def IMAGE_SAMPLE_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_CL", 0x00000021>;
 562 defm IMAGE_SAMPLE_D : MIMG_Sampler <0x00000022, "IMAGE_SAMPLE_D">;
 563 //def IMAGE_SAMPLE_D_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_D_CL", 0x00000023>;
 564 defm IMAGE_SAMPLE_L : MIMG_Sampler <0x00000024, "IMAGE_SAMPLE_L">;
 565 defm IMAGE_SAMPLE_B : MIMG_Sampler <0x00000025, "IMAGE_SAMPLE_B">;
 566 //def IMAGE_SAMPLE_B_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_B_CL", 0x00000026>;
 567 //def IMAGE_SAMPLE_LZ : MIMG_NoPattern_ <"IMAGE_SAMPLE_LZ", 0x00000027>;
 568 defm IMAGE_SAMPLE_C : MIMG_Sampler <0x00000028, "IMAGE_SAMPLE_C">;
 569 //def IMAGE_SAMPLE_C_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CL", 0x00000029>;
 570 defm IMAGE_SAMPLE_C_D : MIMG_Sampler <0x0000002a, "IMAGE_SAMPLE_C_D">;
 571 //def IMAGE_SAMPLE_C_D_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_D_CL", 0x0000002b>;
 572 defm IMAGE_SAMPLE_C_L : MIMG_Sampler <0x0000002c, "IMAGE_SAMPLE_C_L">;
 573 defm IMAGE_SAMPLE_C_B : MIMG_Sampler <0x0000002d, "IMAGE_SAMPLE_C_B">;
 574 //def IMAGE_SAMPLE_C_B_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_B_CL", 0x0000002e>;
 575 //def IMAGE_SAMPLE_C_LZ : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_LZ", 0x0000002f>;
 576 //def IMAGE_SAMPLE_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_O", 0x00000030>;
 577 //def IMAGE_SAMPLE_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_CL_O", 0x00000031>;
 578 //def IMAGE_SAMPLE_D_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_D_O", 0x00000032>;
 579 //def IMAGE_SAMPLE_D_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_D_CL_O", 0x00000033>;
 580 //def IMAGE_SAMPLE_L_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_L_O", 0x00000034>;
 581 //def IMAGE_SAMPLE_B_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_B_O", 0x00000035>;
 582 //def IMAGE_SAMPLE_B_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_B_CL_O", 0x00000036>;
 583 //def IMAGE_SAMPLE_LZ_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_LZ_O", 0x00000037>;
 584 //def IMAGE_SAMPLE_C_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_O", 0x00000038>;
 585 //def IMAGE_SAMPLE_C_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CL_O", 0x00000039>;
 586 //def IMAGE_SAMPLE_C_D_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_D_O", 0x0000003a>;
 587 //def IMAGE_SAMPLE_C_D_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_D_CL_O", 0x0000003b>;
 588 //def IMAGE_SAMPLE_C_L_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_L_O", 0x0000003c>;
 589 //def IMAGE_SAMPLE_C_B_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_B_O", 0x0000003d>;
 590 //def IMAGE_SAMPLE_C_B_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_B_CL_O", 0x0000003e>;
 591 //def IMAGE_SAMPLE_C_LZ_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_LZ_O", 0x0000003f>;
 592 //def IMAGE_GATHER4 : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4", 0x00000040>;
 593 //def IMAGE_GATHER4_CL : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_CL", 0x00000041>;
 594 //def IMAGE_GATHER4_L : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_L", 0x00000044>;
 595 //def IMAGE_GATHER4_B : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_B", 0x00000045>;
 596 //def IMAGE_GATHER4_B_CL : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_B_CL", 0x00000046>;
 597 //def IMAGE_GATHER4_LZ : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_LZ", 0x00000047>;
 598 //def IMAGE_GATHER4_C : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C", 0x00000048>;
 599 //def IMAGE_GATHER4_C_CL : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_CL", 0x00000049>;
 600 //def IMAGE_GATHER4_C_L : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_L", 0x0000004c>;
 601 //def IMAGE_GATHER4_C_B : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_B", 0x0000004d>;
 602 //def IMAGE_GATHER4_C_B_CL : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_B_CL", 0x0000004e>;
 603 //def IMAGE_GATHER4_C_LZ : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_LZ", 0x0000004f>;
 604 //def IMAGE_GATHER4_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_O", 0x00000050>;
 605 //def IMAGE_GATHER4_CL_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_CL_O", 0x00000051>;
 606 //def IMAGE_GATHER4_L_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_L_O", 0x00000054>;
 607 //def IMAGE_GATHER4_B_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_B_O", 0x00000055>;
 608 //def IMAGE_GATHER4_B_CL_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_B_CL_O", 0x00000056>;
 609 //def IMAGE_GATHER4_LZ_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_LZ_O", 0x00000057>;
 610 //def IMAGE_GATHER4_C_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_O", 0x00000058>;
 611 //def IMAGE_GATHER4_C_CL_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_CL_O", 0x00000059>;
 612 //def IMAGE_GATHER4_C_L_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_L_O", 0x0000005c>;
 613 //def IMAGE_GATHER4_C_B_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_B_O", 0x0000005d>;
 614 //def IMAGE_GATHER4_C_B_CL_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_B_CL_O", 0x0000005e>;
 615 //def IMAGE_GATHER4_C_LZ_O : MIMG_NoPattern_GATHER4 <"IMAGE_GATHER4_C_LZ_O", 0x0000005f>;
 616 //def IMAGE_GET_LOD : MIMG_NoPattern_ <"IMAGE_GET_LOD", 0x00000060>;
 617 //def IMAGE_SAMPLE_CD : MIMG_NoPattern_ <"IMAGE_SAMPLE_CD", 0x00000068>;
 618 //def IMAGE_SAMPLE_CD_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_CD_CL", 0x00000069>;
 619 //def IMAGE_SAMPLE_C_CD : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CD", 0x0000006a>;
 620 //def IMAGE_SAMPLE_C_CD_CL : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CD_CL", 0x0000006b>;
 621 //def IMAGE_SAMPLE_CD_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_CD_O", 0x0000006c>;
 622 //def IMAGE_SAMPLE_CD_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_CD_CL_O", 0x0000006d>;
 623 //def IMAGE_SAMPLE_C_CD_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CD_O", 0x0000006e>;
 624 //def IMAGE_SAMPLE_C_CD_CL_O : MIMG_NoPattern_ <"IMAGE_SAMPLE_C_CD_CL_O", 0x0000006f>;
 625 //def IMAGE_RSRC256 : MIMG_NoPattern_RSRC256 <"IMAGE_RSRC256", 0x0000007e>;
 626 //def IMAGE_SAMPLER : MIMG_NoPattern_ <"IMAGE_SAMPLER", 0x0000007f>;
 627 //def V_NOP : VOP1_ <0x00000000, "V_NOP", []>;
 628
 629
 630 let neverHasSideEffects = 1, isMoveImm = 1 in {
 631 defm V_MOV_B32 : VOP1_32 <0x00000001, "V_MOV_B32", []>;
 632 } // End neverHasSideEffects = 1, isMoveImm = 1
 633
 634 defm V_READFIRSTLANE_B32 : VOP1_32 <0x00000002, "V_READFIRSTLANE_B32", []>;
 635 defm V_CVT_I32_F64 : VOP1_32_64 <0x00000003, "V_CVT_I32_F64",
 636   [(set i32:$dst, (fp_to_sint f64:$src0))]
 637 >;
 638 defm V_CVT_F64_I32 : VOP1_64_32 <0x00000004, "V_CVT_F64_I32",
 639   [(set f64:$dst, (sint_to_fp i32:$src0))]
 640 >;
 641 defm V_CVT_F32_I32 : VOP1_32 <0x00000005, "V_CVT_F32_I32",
 642   [(set f32:$dst, (sint_to_fp i32:$src0))]
 643 >;
 644 defm V_CVT_F32_U32 : VOP1_32 <0x00000006, "V_CVT_F32_U32",
 645   [(set f32:$dst, (uint_to_fp i32:$src0))]
 646 >;
 647 defm V_CVT_U32_F32 : VOP1_32 <0x00000007, "V_CVT_U32_F32",
 648   [(set i32:$dst, (fp_to_uint f32:$src0))]
 649 >;
 650 defm V_CVT_I32_F32 : VOP1_32 <0x00000008, "V_CVT_I32_F32",
 651   [(set i32:$dst, (fp_to_sint f32:$src0))]
 652 >;
 653 defm V_MOV_FED_B32 : VOP1_32 <0x00000009, "V_MOV_FED_B32", []>;
 654 ////def V_CVT_F16_F32 : VOP1_F16 <0x0000000a, "V_CVT_F16_F32", []>;
 655 //defm V_CVT_F32_F16 : VOP1_32 <0x0000000b, "V_CVT_F32_F16", []>;
 656 //defm V_CVT_RPI_I32_F32 : VOP1_32 <0x0000000c, "V_CVT_RPI_I32_F32", []>;
 657 //defm V_CVT_FLR_I32_F32 : VOP1_32 <0x0000000d, "V_CVT_FLR_I32_F32", []>;
 658 //defm V_CVT_OFF_F32_I4 : VOP1_32 <0x0000000e, "V_CVT_OFF_F32_I4", []>;
 659 defm V_CVT_F32_F64 : VOP1_32_64 <0x0000000f, "V_CVT_F32_F64",
 660   [(set f32:$dst, (fround f64:$src0))]
 661 >;
 662 defm V_CVT_F64_F32 : VOP1_64_32 <0x00000010, "V_CVT_F64_F32",
 663   [(set f64:$dst, (fextend f32:$src0))]
 664 >;
 665 //defm V_CVT_F32_UBYTE0 : VOP1_32 <0x00000011, "V_CVT_F32_UBYTE0", []>;
 666 //defm V_CVT_F32_UBYTE1 : VOP1_32 <0x00000012, "V_CVT_F32_UBYTE1", []>;
 667 //defm V_CVT_F32_UBYTE2 : VOP1_32 <0x00000013, "V_CVT_F32_UBYTE2", []>;
 668 //defm V_CVT_F32_UBYTE3 : VOP1_32 <0x00000014, "V_CVT_F32_UBYTE3", []>;
 669 //defm V_CVT_U32_F64 : VOP1_32 <0x00000015, "V_CVT_U32_F64", []>;
 670 //defm V_CVT_F64_U32 : VOP1_64 <0x00000016, "V_CVT_F64_U32", []>;
 671 defm V_FRACT_F32 : VOP1_32 <0x00000020, "V_FRACT_F32",
 672   [(set f32:$dst, (AMDGPUfract f32:$src0))]
 673 >;
 674 defm V_TRUNC_F32 : VOP1_32 <0x00000021, "V_TRUNC_F32",
 675   [(set f32:$dst, (int_AMDGPU_trunc f32:$src0))]
 676 >;
 677 defm V_CEIL_F32 : VOP1_32 <0x00000022, "V_CEIL_F32",
 678   [(set f32:$dst, (fceil f32:$src0))]
 679 >;
 680 defm V_RNDNE_F32 : VOP1_32 <0x00000023, "V_RNDNE_F32",
 681   [(set f32:$dst, (frint f32:$src0))]
 682 >;
 683 defm V_FLOOR_F32 : VOP1_32 <0x00000024, "V_FLOOR_F32",
 684   [(set f32:$dst, (ffloor f32:$src0))]
 685 >;
 686 defm V_EXP_F32 : VOP1_32 <0x00000025, "V_EXP_F32",
 687   [(set f32:$dst, (fexp2 f32:$src0))]
 688 >;
 689 defm V_LOG_CLAMP_F32 : VOP1_32 <0x00000026, "V_LOG_CLAMP_F32", []>;
 690 defm V_LOG_F32 : VOP1_32 <0x00000027, "V_LOG_F32",
 691   [(set f32:$dst, (flog2 f32:$src0))]
 692 >;
 693 defm V_RCP_CLAMP_F32 : VOP1_32 <0x00000028, "V_RCP_CLAMP_F32", []>;
 694 defm V_RCP_LEGACY_F32 : VOP1_32 <0x00000029, "V_RCP_LEGACY_F32", []>;
 695 defm V_RCP_F32 : VOP1_32 <0x0000002a, "V_RCP_F32",
 696   [(set f32:$dst, (fdiv FP_ONE, f32:$src0))]
 697 >;
 698 defm V_RCP_IFLAG_F32 : VOP1_32 <0x0000002b, "V_RCP_IFLAG_F32", []>;
 699 defm V_RSQ_CLAMP_F32 : VOP1_32 <0x0000002c, "V_RSQ_CLAMP_F32", []>;
 700 defm V_RSQ_LEGACY_F32 : VOP1_32 <
 701   0x0000002d, "V_RSQ_LEGACY_F32",
 702   [(set f32:$dst, (int_AMDGPU_rsq f32:$src0))]
 703 >;
 704 defm V_RSQ_F32 : VOP1_32 <0x0000002e, "V_RSQ_F32", []>;
 705 defm V_RCP_F64 : VOP1_64 <0x0000002f, "V_RCP_F64",
 706   [(set f64:$dst, (fdiv FP_ONE, f64:$src0))]
 707 >;
 708 defm V_RCP_CLAMP_F64 : VOP1_64 <0x00000030, "V_RCP_CLAMP_F64", []>;
 709 defm V_RSQ_F64 : VOP1_64 <0x00000031, "V_RSQ_F64", []>;
 710 defm V_RSQ_CLAMP_F64 : VOP1_64 <0x00000032, "V_RSQ_CLAMP_F64", []>;
 711 defm V_SQRT_F32 : VOP1_32 <0x00000033, "V_SQRT_F32",
 712   [(set f32:$dst, (fsqrt f32:$src0))]
 713 >;
 714 defm V_SQRT_F64 : VOP1_64 <0x00000034, "V_SQRT_F64",
 715   [(set f64:$dst, (fsqrt f64:$src0))]
 716 >;
 717 defm V_SIN_F32 : VOP1_32 <0x00000035, "V_SIN_F32", []>;
 718 defm V_COS_F32 : VOP1_32 <0x00000036, "V_COS_F32", []>;
 719 defm V_NOT_B32 : VOP1_32 <0x00000037, "V_NOT_B32", []>;
 720 defm V_BFREV_B32 : VOP1_32 <0x00000038, "V_BFREV_B32", []>;
 721 defm V_FFBH_U32 : VOP1_32 <0x00000039, "V_FFBH_U32", []>;
 722 defm V_FFBL_B32 : VOP1_32 <0x0000003a, "V_FFBL_B32", []>;
 723 defm V_FFBH_I32 : VOP1_32 <0x0000003b, "V_FFBH_I32", []>;
 724 //defm V_FREXP_EXP_I32_F64 : VOP1_32 <0x0000003c, "V_FREXP_EXP_I32_F64", []>;
 725 defm V_FREXP_MANT_F64 : VOP1_64 <0x0000003d, "V_FREXP_MANT_F64", []>;
 726 defm V_FRACT_F64 : VOP1_64 <0x0000003e, "V_FRACT_F64", []>;
 727 //defm V_FREXP_EXP_I32_F32 : VOP1_32 <0x0000003f, "V_FREXP_EXP_I32_F32", []>;
 728 defm V_FREXP_MANT_F32 : VOP1_32 <0x00000040, "V_FREXP_MANT_F32", []>;
 729 //def V_CLREXCP : VOP1_ <0x00000041, "V_CLREXCP", []>;
 730 defm V_MOVRELD_B32 : VOP1_32 <0x00000042, "V_MOVRELD_B32", []>;
 731 defm V_MOVRELS_B32 : VOP1_32 <0x00000043, "V_MOVRELS_B32", []>;
 732 defm V_MOVRELSD_B32 : VOP1_32 <0x00000044, "V_MOVRELSD_B32", []>;
 733
 734 def V_INTERP_P1_F32 : VINTRP <
 735   0x00000000,
 736   (outs VReg_32:$dst),
 737   (ins VReg_32:$i, i32imm:$attr_chan, i32imm:$attr, M0Reg:$m0),
 738   "V_INTERP_P1_F32 $dst, $i, $attr_chan, $attr, [$m0]",
 739   []> {
 740   let DisableEncoding = "$m0";
 741 }
 742
 743 def V_INTERP_P2_F32 : VINTRP <
 744   0x00000001,
 745   (outs VReg_32:$dst),
 746   (ins VReg_32:$src0, VReg_32:$j, i32imm:$attr_chan, i32imm:$attr, M0Reg:$m0),
 747   "V_INTERP_P2_F32 $dst, [$src0], $j, $attr_chan, $attr, [$m0]",
 748   []> {
 749
 750   let Constraints = "$src0 = $dst";
 751   let DisableEncoding = "$src0,$m0";
 752
 753 }
 754
 755 def V_INTERP_MOV_F32 : VINTRP <
 756   0x00000002,
 757   (outs VReg_32:$dst),
 758   (ins InterpSlot:$src0, i32imm:$attr_chan, i32imm:$attr, M0Reg:$m0),
 759   "V_INTERP_MOV_F32 $dst, $src0, $attr_chan, $attr, [$m0]",
 760   []> {
 761   let DisableEncoding = "$m0";
 762 }
 763
 764 //def S_NOP : SOPP_ <0x00000000, "S_NOP", []>;
 765
 766 let isTerminator = 1 in {
 767
 768 def S_ENDPGM : SOPP <0x00000001, (ins), "S_ENDPGM",
 769   [(IL_retflag)]> {
 770   let SIMM16 = 0;
 771   let isBarrier = 1;
 772   let hasCtrlDep = 1;
 773 }
 774
 775 let isBranch = 1 in {
 776 def S_BRANCH : SOPP <
 777   0x00000002, (ins brtarget:$target), "S_BRANCH $target",
 778   [(br bb:$target)]> {
 779   let isBarrier = 1;
 780 }
 781
 782 let DisableEncoding = "$scc" in {
 783 def S_CBRANCH_SCC0 : SOPP <
 784   0x00000004, (ins brtarget:$target, SCCReg:$scc),
 785   "S_CBRANCH_SCC0 $target", []
 786 >;
 787 def S_CBRANCH_SCC1 : SOPP <
 788   0x00000005, (ins brtarget:$target, SCCReg:$scc),
 789   "S_CBRANCH_SCC1 $target",
 790   []
 791 >;
 792 } // End DisableEncoding = "$scc"
 793
 794 def S_CBRANCH_VCCZ : SOPP <
 795   0x00000006, (ins brtarget:$target, VCCReg:$vcc),
 796   "S_CBRANCH_VCCZ $target",
 797   []
 798 >;
 799 def S_CBRANCH_VCCNZ : SOPP <
 800   0x00000007, (ins brtarget:$target, VCCReg:$vcc),
 801   "S_CBRANCH_VCCNZ $target",
 802   []
 803 >;
 804
 805 let DisableEncoding = "$exec" in {
 806 def S_CBRANCH_EXECZ : SOPP <
 807   0x00000008, (ins brtarget:$target, EXECReg:$exec),
 808   "S_CBRANCH_EXECZ $target",
 809   []
 810 >;
 811 def S_CBRANCH_EXECNZ : SOPP <
 812   0x00000009, (ins brtarget:$target, EXECReg:$exec),
 813   "S_CBRANCH_EXECNZ $target",
 814   []
 815 >;
 816 } // End DisableEncoding = "$exec"
 817
 818
 819 } // End isBranch = 1
 820 } // End isTerminator = 1
 821
 822 let hasSideEffects = 1 in {
 823 def S_BARRIER : SOPP <0x0000000a, (ins), "S_BARRIER",
 824   [(int_AMDGPU_barrier_local)]
 825 > {
 826   let SIMM16 = 0;
 827   let isBarrier = 1;
 828   let hasCtrlDep = 1;
 829   let mayLoad = 1;
 830   let mayStore = 1;
 831 }
 832
 833 def S_WAITCNT : SOPP <0x0000000c, (ins WAIT_FLAG:$simm16), "S_WAITCNT $simm16",
 834   []
 835 >;
 836 //def S_SETHALT : SOPP_ <0x0000000d, "S_SETHALT", []>;
 837 //def S_SLEEP : SOPP_ <0x0000000e, "S_SLEEP", []>;
 838 //def S_SETPRIO : SOPP_ <0x0000000f, "S_SETPRIO", []>;
 839
 840 let Uses = [EXEC] in {
 841   def S_SENDMSG : SOPP <0x00000010, (ins SendMsgImm:$simm16, M0Reg:$m0), "S_SENDMSG $simm16",
 842       [(int_SI_sendmsg imm:$simm16, M0Reg:$m0)]
 843   > {
 844     let DisableEncoding = "$m0";
 845   }
 846 } // End Uses = [EXEC]
 847
 848 //def S_SENDMSGHALT : SOPP_ <0x00000011, "S_SENDMSGHALT", []>;
 849 //def S_TRAP : SOPP_ <0x00000012, "S_TRAP", []>;
 850 //def S_ICACHE_INV : SOPP_ <0x00000013, "S_ICACHE_INV", []>;
 851 //def S_INCPERFLEVEL : SOPP_ <0x00000014, "S_INCPERFLEVEL", []>;
 852 //def S_DECPERFLEVEL : SOPP_ <0x00000015, "S_DECPERFLEVEL", []>;
 853 //def S_TTRACEDATA : SOPP_ <0x00000016, "S_TTRACEDATA", []>;
 854 } // End hasSideEffects
 855
 856 def V_CNDMASK_B32_e32 : VOP2 <0x00000000, (outs VReg_32:$dst),
 857   (ins VSrc_32:$src0, VReg_32:$src1, VCCReg:$vcc),
 858   "V_CNDMASK_B32_e32 $dst, $src0, $src1, [$vcc]",
 859   []
 860 >{
 861   let DisableEncoding = "$vcc";
 862 }
 863
 864 def V_CNDMASK_B32_e64 : VOP3 <0x00000100, (outs VReg_32:$dst),
 865   (ins VSrc_32:$src0, VSrc_32:$src1, SSrc_64:$src2,
 866    InstFlag:$abs, InstFlag:$clamp, InstFlag:$omod, InstFlag:$neg),
 867   "V_CNDMASK_B32_e64 $dst, $src0, $src1, $src2, $abs, $clamp, $omod, $neg",
 868   [(set i32:$dst, (select i1:$src2, i32:$src1, i32:$src0))]
 869 >;
 870
 871 //f32 pattern for V_CNDMASK_B32_e64
 872 def : Pat <
 873   (f32 (select i1:$src2, f32:$src1, f32:$src0)),
 874   (V_CNDMASK_B32_e64 $src0, $src1, $src2)
 875 >;
 876
 877 def : Pat <
 878   (i32 (trunc i64:$val)),
 879   (EXTRACT_SUBREG $val, sub0)
 880 >;
 881
 882 //use two V_CNDMASK_B32_e64 instructions for f64
 883 def : Pat <
 884   (f64 (select i1:$src2, f64:$src1, f64:$src0)),
 885   (INSERT_SUBREG (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
 886   (V_CNDMASK_B32_e64 (EXTRACT_SUBREG $src0, sub0),
 887                      (EXTRACT_SUBREG $src1, sub0),
 888                      $src2), sub0),
 889   (V_CNDMASK_B32_e64 (EXTRACT_SUBREG $src0, sub1),
 890                      (EXTRACT_SUBREG $src1, sub1),
 891                      $src2), sub1)
 892 >;
 893
 894 def V_READLANE_B32 : VOP2 <
 895   0x00000001,
 896   (outs SReg_32:$vdst),
 897   (ins VReg_32:$src0, SSrc_32:$vsrc1),
 898   "V_READLANE_B32 $vdst, $src0, $vsrc1",
 899   []
 900 >;
 901
 902 def V_WRITELANE_B32 : VOP2 <
 903   0x00000002,
 904   (outs VReg_32:$vdst),
 905   (ins SReg_32:$src0, SSrc_32:$vsrc1),
 906   "V_WRITELANE_B32 $vdst, $src0, $vsrc1",
 907   []
 908 >;
 909
 910 let isCommutable = 1 in {
 911 defm V_ADD_F32 : VOP2_32 <0x00000003, "V_ADD_F32",
 912   [(set f32:$dst, (fadd f32:$src0, f32:$src1))]
 913 >;
 914
 915 defm V_SUB_F32 : VOP2_32 <0x00000004, "V_SUB_F32",
 916   [(set f32:$dst, (fsub f32:$src0, f32:$src1))]
 917 >;
 918 defm V_SUBREV_F32 : VOP2_32 <0x00000005, "V_SUBREV_F32", [], "V_SUB_F32">;
 919 } // End isCommutable = 1
 920
 921 defm V_MAC_LEGACY_F32 : VOP2_32 <0x00000006, "V_MAC_LEGACY_F32", []>;
 922
 923 let isCommutable = 1 in {
 924
 925 defm V_MUL_LEGACY_F32 : VOP2_32 <
 926   0x00000007, "V_MUL_LEGACY_F32",
 927   [(set f32:$dst, (int_AMDGPU_mul f32:$src0, f32:$src1))]
 928 >;
 929
 930 defm V_MUL_F32 : VOP2_32 <0x00000008, "V_MUL_F32",
 931   [(set f32:$dst, (fmul f32:$src0, f32:$src1))]
 932 >;
 933
 934
 935 defm V_MUL_I32_I24 : VOP2_32 <0x00000009, "V_MUL_I32_I24",
 936   [(set i32:$dst, (mul I24:$src0, I24:$src1))]
 937 >;
 938 //defm V_MUL_HI_I32_I24 : VOP2_32 <0x0000000a, "V_MUL_HI_I32_I24", []>;
 939 defm V_MUL_U32_U24 : VOP2_32 <0x0000000b, "V_MUL_U32_U24",
 940   [(set i32:$dst, (mul U24:$src0, U24:$src1))]
 941 >;
 942 //defm V_MUL_HI_U32_U24 : VOP2_32 <0x0000000c, "V_MUL_HI_U32_U24", []>;
 943
 944
 945 defm V_MIN_LEGACY_F32 : VOP2_32 <0x0000000d, "V_MIN_LEGACY_F32",
 946   [(set f32:$dst, (AMDGPUfmin f32:$src0, f32:$src1))]
 947 >;
 948
 949 defm V_MAX_LEGACY_F32 : VOP2_32 <0x0000000e, "V_MAX_LEGACY_F32",
 950   [(set f32:$dst, (AMDGPUfmax f32:$src0, f32:$src1))]
 951 >;
 952
 953 defm V_MIN_F32 : VOP2_32 <0x0000000f, "V_MIN_F32", []>;
 954 defm V_MAX_F32 : VOP2_32 <0x00000010, "V_MAX_F32", []>;
 955 defm V_MIN_I32 : VOP2_32 <0x00000011, "V_MIN_I32",
 956   [(set i32:$dst, (AMDGPUsmin i32:$src0, i32:$src1))]
 957 >;
 958 defm V_MAX_I32 : VOP2_32 <0x00000012, "V_MAX_I32",
 959   [(set i32:$dst, (AMDGPUsmax i32:$src0, i32:$src1))]
 960 >;
 961 defm V_MIN_U32 : VOP2_32 <0x00000013, "V_MIN_U32",
 962   [(set i32:$dst, (AMDGPUumin i32:$src0, i32:$src1))]
 963 >;
 964 defm V_MAX_U32 : VOP2_32 <0x00000014, "V_MAX_U32",
 965   [(set i32:$dst, (AMDGPUumax i32:$src0, i32:$src1))]
 966 >;
 967
 968 defm V_LSHR_B32 : VOP2_32 <0x00000015, "V_LSHR_B32",
 969   [(set i32:$dst, (srl i32:$src0, i32:$src1))]
 970 >;
 971 defm V_LSHRREV_B32 : VOP2_32 <0x00000016, "V_LSHRREV_B32", [], "V_LSHR_B32">;
 972
 973 defm V_ASHR_I32 : VOP2_32 <0x00000017, "V_ASHR_I32",
 974   [(set i32:$dst, (sra i32:$src0, i32:$src1))]
 975 >;
 976 defm V_ASHRREV_I32 : VOP2_32 <0x00000018, "V_ASHRREV_I32", [], "V_ASHR_I32">;
 977
 978 let hasPostISelHook = 1 in {
 979
 980 defm V_LSHL_B32 : VOP2_32 <0x00000019, "V_LSHL_B32",
 981   [(set i32:$dst, (shl i32:$src0, i32:$src1))]
 982 >;
 983
 984 }
 985 defm V_LSHLREV_B32 : VOP2_32 <0x0000001a, "V_LSHLREV_B32", [], "V_LSHL_B32">;
 986
 987 defm V_AND_B32 : VOP2_32 <0x0000001b, "V_AND_B32",
 988   [(set i32:$dst, (and i32:$src0, i32:$src1))]
 989 >;
 990 defm V_OR_B32 : VOP2_32 <0x0000001c, "V_OR_B32",
 991   [(set i32:$dst, (or i32:$src0, i32:$src1))]
 992 >;
 993 defm V_XOR_B32 : VOP2_32 <0x0000001d, "V_XOR_B32",
 994   [(set i32:$dst, (xor i32:$src0, i32:$src1))]
 995 >;
 996
 997 } // End isCommutable = 1
 998
 999 defm V_BFM_B32 : VOP2_32 <0x0000001e, "V_BFM_B32", []>;
1000 defm V_MAC_F32 : VOP2_32 <0x0000001f, "V_MAC_F32", []>;
1001 defm V_MADMK_F32 : VOP2_32 <0x00000020, "V_MADMK_F32", []>;
1002 defm V_MADAK_F32 : VOP2_32 <0x00000021, "V_MADAK_F32", []>;
1003 //defm V_BCNT_U32_B32 : VOP2_32 <0x00000022, "V_BCNT_U32_B32", []>;
1004 defm V_MBCNT_LO_U32_B32 : VOP2_32 <0x00000023, "V_MBCNT_LO_U32_B32", []>;
1005 defm V_MBCNT_HI_U32_B32 : VOP2_32 <0x00000024, "V_MBCNT_HI_U32_B32", []>;
1006
1007 let isCommutable = 1, Defs = [VCC] in { // Carry-out goes to VCC
1008 // No patterns so that the scalar instructions are always selected.
1009 // The scalar versions will be replaced with vector when needed later.
1010 defm V_ADD_I32 : VOP2b_32 <0x00000025, "V_ADD_I32", []>;
1011 defm V_SUB_I32 : VOP2b_32 <0x00000026, "V_SUB_I32", []>;
1012 defm V_SUBREV_I32 : VOP2b_32 <0x00000027, "V_SUBREV_I32", [], "V_SUB_I32">;
1013
1014 let Uses = [VCC] in { // Carry-in comes from VCC
1015 defm V_ADDC_U32 : VOP2b_32 <0x00000028, "V_ADDC_U32", []>;
1016 defm V_SUBB_U32 : VOP2b_32 <0x00000029, "V_SUBB_U32", []>;
1017 defm V_SUBBREV_U32 : VOP2b_32 <0x0000002a, "V_SUBBREV_U32", [], "V_SUBB_U32">;
1018 } // End Uses = [VCC]
1019 } // End isCommutable = 1, Defs = [VCC]
1020
1021 defm V_LDEXP_F32 : VOP2_32 <0x0000002b, "V_LDEXP_F32", []>;
1022 ////def V_CVT_PKACCUM_U8_F32 : VOP2_U8 <0x0000002c, "V_CVT_PKACCUM_U8_F32", []>;
1023 ////def V_CVT_PKNORM_I16_F32 : VOP2_I16 <0x0000002d, "V_CVT_PKNORM_I16_F32", []>;
1024 ////def V_CVT_PKNORM_U16_F32 : VOP2_U16 <0x0000002e, "V_CVT_PKNORM_U16_F32", []>;
1025 defm V_CVT_PKRTZ_F16_F32 : VOP2_32 <0x0000002f, "V_CVT_PKRTZ_F16_F32",
1026  [(set i32:$dst, (int_SI_packf16 f32:$src0, f32:$src1))]
1027 >;
1028 ////def V_CVT_PK_U16_U32 : VOP2_U16 <0x00000030, "V_CVT_PK_U16_U32", []>;
1029 ////def V_CVT_PK_I16_I32 : VOP2_I16 <0x00000031, "V_CVT_PK_I16_I32", []>;
1030 def S_CMP_EQ_I32 : SOPC_32 <0x00000000, "S_CMP_EQ_I32", []>;
1031 def S_CMP_LG_I32 : SOPC_32 <0x00000001, "S_CMP_LG_I32", []>;
1032 def S_CMP_GT_I32 : SOPC_32 <0x00000002, "S_CMP_GT_I32", []>;
1033 def S_CMP_GE_I32 : SOPC_32 <0x00000003, "S_CMP_GE_I32", []>;
1034 def S_CMP_LT_I32 : SOPC_32 <0x00000004, "S_CMP_LT_I32", []>;
1035 def S_CMP_LE_I32 : SOPC_32 <0x00000005, "S_CMP_LE_I32", []>;
1036 def S_CMP_EQ_U32 : SOPC_32 <0x00000006, "S_CMP_EQ_U32", []>;
1037 def S_CMP_LG_U32 : SOPC_32 <0x00000007, "S_CMP_LG_U32", []>;
1038 def S_CMP_GT_U32 : SOPC_32 <0x00000008, "S_CMP_GT_U32", []>;
1039 def S_CMP_GE_U32 : SOPC_32 <0x00000009, "S_CMP_GE_U32", []>;
1040 def S_CMP_LT_U32 : SOPC_32 <0x0000000a, "S_CMP_LT_U32", []>;
1041 def S_CMP_LE_U32 : SOPC_32 <0x0000000b, "S_CMP_LE_U32", []>;
1042 ////def S_BITCMP0_B32 : SOPC_BITCMP0 <0x0000000c, "S_BITCMP0_B32", []>;
1043 ////def S_BITCMP1_B32 : SOPC_BITCMP1 <0x0000000d, "S_BITCMP1_B32", []>;
1044 ////def S_BITCMP0_B64 : SOPC_BITCMP0 <0x0000000e, "S_BITCMP0_B64", []>;
1045 ////def S_BITCMP1_B64 : SOPC_BITCMP1 <0x0000000f, "S_BITCMP1_B64", []>;
1046 //def S_SETVSKIP : SOPC_ <0x00000010, "S_SETVSKIP", []>;
1047
1048 let neverHasSideEffects = 1 in {
1049
1050 def V_MAD_LEGACY_F32 : VOP3_32 <0x00000140, "V_MAD_LEGACY_F32", []>;
1051 def V_MAD_F32 : VOP3_32 <0x00000141, "V_MAD_F32", []>;
1052 def V_MAD_I32_I24 : VOP3_32 <0x00000142, "V_MAD_I32_I24",
1053   [(set i32:$dst, (add (mul I24:$src0, I24:$src1), i32:$src2))]
1054 >;
1055 def V_MAD_U32_U24 : VOP3_32 <0x00000143, "V_MAD_U32_U24",
1056   [(set i32:$dst, (add (mul U24:$src0, U24:$src1), i32:$src2))]
1057 >;
1058
1059 } // End neverHasSideEffects
1060 def V_CUBEID_F32 : VOP3_32 <0x00000144, "V_CUBEID_F32", []>;
1061 def V_CUBESC_F32 : VOP3_32 <0x00000145, "V_CUBESC_F32", []>;
1062 def V_CUBETC_F32 : VOP3_32 <0x00000146, "V_CUBETC_F32", []>;
1063 def V_CUBEMA_F32 : VOP3_32 <0x00000147, "V_CUBEMA_F32", []>;
1064 def V_BFE_U32 : VOP3_32 <0x00000148, "V_BFE_U32", []>;
1065 def V_BFE_I32 : VOP3_32 <0x00000149, "V_BFE_I32", []>;
1066 def V_BFI_B32 : VOP3_32 <0x0000014a, "V_BFI_B32", []>;
1067 defm : BFIPatterns <V_BFI_B32>;
1068 def V_FMA_F32 : VOP3_32 <0x0000014b, "V_FMA_F32",
1069   [(set f32:$dst, (fma f32:$src0, f32:$src1, f32:$src2))]
1070 >;
1071 def V_FMA_F64 : VOP3_64 <0x0000014c, "V_FMA_F64",
1072   [(set f64:$dst, (fma f64:$src0, f64:$src1, f64:$src2))]
1073 >;
1074 //def V_LERP_U8 : VOP3_U8 <0x0000014d, "V_LERP_U8", []>;
1075 def V_ALIGNBIT_B32 : VOP3_32 <0x0000014e, "V_ALIGNBIT_B32", []>;
1076 def : ROTRPattern <V_ALIGNBIT_B32>;
1077
1078 def V_ALIGNBYTE_B32 : VOP3_32 <0x0000014f, "V_ALIGNBYTE_B32", []>;
1079 def V_MULLIT_F32 : VOP3_32 <0x00000150, "V_MULLIT_F32", []>;
1080 ////def V_MIN3_F32 : VOP3_MIN3 <0x00000151, "V_MIN3_F32", []>;
1081 ////def V_MIN3_I32 : VOP3_MIN3 <0x00000152, "V_MIN3_I32", []>;
1082 ////def V_MIN3_U32 : VOP3_MIN3 <0x00000153, "V_MIN3_U32", []>;
1083 ////def V_MAX3_F32 : VOP3_MAX3 <0x00000154, "V_MAX3_F32", []>;
1084 ////def V_MAX3_I32 : VOP3_MAX3 <0x00000155, "V_MAX3_I32", []>;
1085 ////def V_MAX3_U32 : VOP3_MAX3 <0x00000156, "V_MAX3_U32", []>;
1086 ////def V_MED3_F32 : VOP3_MED3 <0x00000157, "V_MED3_F32", []>;
1087 ////def V_MED3_I32 : VOP3_MED3 <0x00000158, "V_MED3_I32", []>;
1088 ////def V_MED3_U32 : VOP3_MED3 <0x00000159, "V_MED3_U32", []>;
1089 //def V_SAD_U8 : VOP3_U8 <0x0000015a, "V_SAD_U8", []>;
1090 //def V_SAD_HI_U8 : VOP3_U8 <0x0000015b, "V_SAD_HI_U8", []>;
1091 //def V_SAD_U16 : VOP3_U16 <0x0000015c, "V_SAD_U16", []>;
1092 def V_SAD_U32 : VOP3_32 <0x0000015d, "V_SAD_U32", []>;
1093 ////def V_CVT_PK_U8_F32 : VOP3_U8 <0x0000015e, "V_CVT_PK_U8_F32", []>;
1094 def V_DIV_FIXUP_F32 : VOP3_32 <0x0000015f, "V_DIV_FIXUP_F32", []>;
1095 def V_DIV_FIXUP_F64 : VOP3_64 <0x00000160, "V_DIV_FIXUP_F64", []>;
1096
1097 def V_LSHL_B64 : VOP3_64_Shift <0x00000161, "V_LSHL_B64",
1098   [(set i64:$dst, (shl i64:$src0, i32:$src1))]
1099 >;
1100 def V_LSHR_B64 : VOP3_64_Shift <0x00000162, "V_LSHR_B64",
1101   [(set i64:$dst, (srl i64:$src0, i32:$src1))]
1102 >;
1103 def V_ASHR_I64 : VOP3_64_Shift <0x00000163, "V_ASHR_I64",
1104   [(set i64:$dst, (sra i64:$src0, i32:$src1))]
1105 >;
1106
1107 let isCommutable = 1 in {
1108
1109 def V_ADD_F64 : VOP3_64 <0x00000164, "V_ADD_F64", []>;
1110 def V_MUL_F64 : VOP3_64 <0x00000165, "V_MUL_F64", []>;
1111 def V_MIN_F64 : VOP3_64 <0x00000166, "V_MIN_F64", []>;
1112 def V_MAX_F64 : VOP3_64 <0x00000167, "V_MAX_F64", []>;
1113
1114 } // isCommutable = 1
1115
1116 def : Pat <
1117   (fadd f64:$src0, f64:$src1),
1118   (V_ADD_F64 $src0, $src1, (i64 0))
1119 >;
1120
1121 def : Pat <
1122   (fmul f64:$src0, f64:$src1),
1123   (V_MUL_F64 $src0, $src1, (i64 0))
1124 >;
1125
1126 def V_LDEXP_F64 : VOP3_64 <0x00000168, "V_LDEXP_F64", []>;
1127
1128 let isCommutable = 1 in {
1129
1130 def V_MUL_LO_U32 : VOP3_32 <0x00000169, "V_MUL_LO_U32", []>;
1131 def V_MUL_HI_U32 : VOP3_32 <0x0000016a, "V_MUL_HI_U32", []>;
1132 def V_MUL_LO_I32 : VOP3_32 <0x0000016b, "V_MUL_LO_I32", []>;
1133 def V_MUL_HI_I32 : VOP3_32 <0x0000016c, "V_MUL_HI_I32", []>;
1134
1135 } // isCommutable = 1
1136
1137 def : Pat <
1138   (mul i32:$src0, i32:$src1),
1139   (V_MUL_LO_I32 $src0, $src1, (i32 0))
1140 >;
1141
1142 def : Pat <
1143   (mulhu i32:$src0, i32:$src1),
1144   (V_MUL_HI_U32 $src0, $src1, (i32 0))
1145 >;
1146
1147 def : Pat <
1148   (mulhs i32:$src0, i32:$src1),
1149   (V_MUL_HI_I32 $src0, $src1, (i32 0))
1150 >;
1151
1152 def V_DIV_SCALE_F32 : VOP3_32 <0x0000016d, "V_DIV_SCALE_F32", []>;
1153 def V_DIV_SCALE_F64 : VOP3_64 <0x0000016e, "V_DIV_SCALE_F64", []>;
1154 def V_DIV_FMAS_F32 : VOP3_32 <0x0000016f, "V_DIV_FMAS_F32", []>;
1155 def V_DIV_FMAS_F64 : VOP3_64 <0x00000170, "V_DIV_FMAS_F64", []>;
1156 //def V_MSAD_U8 : VOP3_U8 <0x00000171, "V_MSAD_U8", []>;
1157 //def V_QSAD_U8 : VOP3_U8 <0x00000172, "V_QSAD_U8", []>;
1158 //def V_MQSAD_U8 : VOP3_U8 <0x00000173, "V_MQSAD_U8", []>;
1159 def V_TRIG_PREOP_F64 : VOP3_64 <0x00000174, "V_TRIG_PREOP_F64", []>;
1160
1161 let Defs = [SCC] in { // Carry out goes to SCC
1162 let isCommutable = 1 in {
1163 def S_ADD_U32 : SOP2_32 <0x00000000, "S_ADD_U32", []>;
1164 def S_ADD_I32 : SOP2_32 <0x00000002, "S_ADD_I32",
1165   [(set i32:$dst, (add SSrc_32:$src0, SSrc_32:$src1))]
1166 >;
1167 } // End isCommutable = 1
1168
1169 def S_SUB_U32 : SOP2_32 <0x00000001, "S_SUB_U32", []>;
1170 def S_SUB_I32 : SOP2_32 <0x00000003, "S_SUB_I32",
1171   [(set i32:$dst, (sub SSrc_32:$src0, SSrc_32:$src1))]
1172 >;
1173
1174 let Uses = [SCC] in { // Carry in comes from SCC
1175 let isCommutable = 1 in {
1176 def S_ADDC_U32 : SOP2_32 <0x00000004, "S_ADDC_U32",
1177   [(set i32:$dst, (adde (i32 SSrc_32:$src0), (i32 SSrc_32:$src1)))]>;
1178 } // End isCommutable = 1
1179
1180 def S_SUBB_U32 : SOP2_32 <0x00000005, "S_SUBB_U32",
1181   [(set i32:$dst, (sube (i32 SSrc_32:$src0), (i32 SSrc_32:$src1)))]>;
1182 } // End Uses = [SCC]
1183 } // End Defs = [SCC]
1184
1185 def S_MIN_I32 : SOP2_32 <0x00000006, "S_MIN_I32", []>;
1186 def S_MIN_U32 : SOP2_32 <0x00000007, "S_MIN_U32", []>;
1187 def S_MAX_I32 : SOP2_32 <0x00000008, "S_MAX_I32", []>;
1188 def S_MAX_U32 : SOP2_32 <0x00000009, "S_MAX_U32", []>;
1189
1190 def S_CSELECT_B32 : SOP2 <
1191   0x0000000a, (outs SReg_32:$dst),
1192   (ins SReg_32:$src0, SReg_32:$src1, SCCReg:$scc), "S_CSELECT_B32",
1193   []
1194 >;
1195
1196 def S_CSELECT_B64 : SOP2_64 <0x0000000b, "S_CSELECT_B64", []>;
1197
1198 def S_AND_B32 : SOP2_32 <0x0000000e, "S_AND_B32", []>;
1199
1200 def S_AND_B64 : SOP2_64 <0x0000000f, "S_AND_B64",
1201   [(set i64:$dst, (and i64:$src0, i64:$src1))]
1202 >;
1203
1204 def : Pat <
1205   (i1 (and i1:$src0, i1:$src1)),
1206   (S_AND_B64 $src0, $src1)
1207 >;
1208
1209 def S_OR_B32 : SOP2_32 <0x00000010, "S_OR_B32", []>;
1210 def S_OR_B64 : SOP2_64 <0x00000011, "S_OR_B64", []>;
1211 def : Pat <
1212   (i1 (or i1:$src0, i1:$src1)),
1213   (S_OR_B64 $src0, $src1)
1214 >;
1215 def S_XOR_B32 : SOP2_32 <0x00000012, "S_XOR_B32", []>;
1216 def S_XOR_B64 : SOP2_64 <0x00000013, "S_XOR_B64",
1217   [(set i1:$dst, (xor i1:$src0, i1:$src1))]
1218 >;
1219 def S_ANDN2_B32 : SOP2_32 <0x00000014, "S_ANDN2_B32", []>;
1220 def S_ANDN2_B64 : SOP2_64 <0x00000015, "S_ANDN2_B64", []>;
1221 def S_ORN2_B32 : SOP2_32 <0x00000016, "S_ORN2_B32", []>;
1222 def S_ORN2_B64 : SOP2_64 <0x00000017, "S_ORN2_B64", []>;
1223 def S_NAND_B32 : SOP2_32 <0x00000018, "S_NAND_B32", []>;
1224 def S_NAND_B64 : SOP2_64 <0x00000019, "S_NAND_B64", []>;
1225 def S_NOR_B32 : SOP2_32 <0x0000001a, "S_NOR_B32", []>;
1226 def S_NOR_B64 : SOP2_64 <0x0000001b, "S_NOR_B64", []>;
1227 def S_XNOR_B32 : SOP2_32 <0x0000001c, "S_XNOR_B32", []>;
1228 def S_XNOR_B64 : SOP2_64 <0x0000001d, "S_XNOR_B64", []>;
1229
1230 // Use added complexity so these patterns are preferred to the VALU patterns.
1231 let AddedComplexity = 1 in {
1232
1233 def S_LSHL_B32 : SOP2_32 <0x0000001e, "S_LSHL_B32",
1234   [(set i32:$dst, (shl i32:$src0, i32:$src1))]
1235 >;
1236 def S_LSHL_B64 : SOP2_SHIFT_64 <0x0000001f, "S_LSHL_B64",
1237   [(set i64:$dst, (shl i64:$src0, i32:$src1))]
1238 >;
1239 def S_LSHR_B32 : SOP2_32 <0x00000020, "S_LSHR_B32",
1240   [(set i32:$dst, (srl i32:$src0, i32:$src1))]
1241 >;
1242 def S_LSHR_B64 : SOP2_SHIFT_64 <0x00000021, "S_LSHR_B64",
1243   [(set i64:$dst, (srl i64:$src0, i32:$src1))]
1244 >;
1245 def S_ASHR_I32 : SOP2_32 <0x00000022, "S_ASHR_I32",
1246   [(set i32:$dst, (sra i32:$src0, i32:$src1))]
1247 >;
1248 def S_ASHR_I64 : SOP2_SHIFT_64 <0x00000023, "S_ASHR_I64",
1249   [(set i64:$dst, (sra i64:$src0, i32:$src1))]
1250 >;
1251
1252 } // End AddedComplexity = 1
1253
1254 def S_BFM_B32 : SOP2_32 <0x00000024, "S_BFM_B32", []>;
1255 def S_BFM_B64 : SOP2_64 <0x00000025, "S_BFM_B64", []>;
1256 def S_MUL_I32 : SOP2_32 <0x00000026, "S_MUL_I32", []>;
1257 def S_BFE_U32 : SOP2_32 <0x00000027, "S_BFE_U32", []>;
1258 def S_BFE_I32 : SOP2_32 <0x00000028, "S_BFE_I32", []>;
1259 def S_BFE_U64 : SOP2_64 <0x00000029, "S_BFE_U64", []>;
1260 def S_BFE_I64 : SOP2_64 <0x0000002a, "S_BFE_I64", []>;
1261 //def S_CBRANCH_G_FORK : SOP2_ <0x0000002b, "S_CBRANCH_G_FORK", []>;
1262 def S_ABSDIFF_I32 : SOP2_32 <0x0000002c, "S_ABSDIFF_I32", []>;
1263
1264 let isCodeGenOnly = 1, isPseudo = 1 in {
1265
1266 def LOAD_CONST : AMDGPUShaderInst <
1267   (outs GPRF32:$dst),
1268   (ins i32imm:$src),
1269   "LOAD_CONST $dst, $src",
1270   [(set GPRF32:$dst, (int_AMDGPU_load_const imm:$src))]
1271 >;
1272
1273 // SI pseudo instructions. These are used by the CFG structurizer pass
1274 // and should be lowered to ISA instructions prior to codegen.
1275
1276 let mayLoad = 1, mayStore = 1, hasSideEffects = 1,
1277     Uses = [EXEC], Defs = [EXEC] in {
1278
1279 let isBranch = 1, isTerminator = 1 in {
1280
1281 def SI_IF : InstSI <
1282   (outs SReg_64:$dst),
1283   (ins SReg_64:$vcc, brtarget:$target),
1284   "SI_IF $dst, $vcc, $target",
1285   [(set i64:$dst, (int_SI_if i1:$vcc, bb:$target))]
1286 >;
1287
1288 def SI_ELSE : InstSI <
1289   (outs SReg_64:$dst),
1290   (ins SReg_64:$src, brtarget:$target),
1291   "SI_ELSE $dst, $src, $target",
1292   [(set i64:$dst, (int_SI_else i64:$src, bb:$target))]> {
1293
1294   let Constraints = "$src = $dst";
1295 }
1296
1297 def SI_LOOP : InstSI <
1298   (outs),
1299   (ins SReg_64:$saved, brtarget:$target),
1300   "SI_LOOP $saved, $target",
1301   [(int_SI_loop i64:$saved, bb:$target)]
1302 >;
1303
1304 } // end isBranch = 1, isTerminator = 1
1305
1306 def SI_BREAK : InstSI <
1307   (outs SReg_64:$dst),
1308   (ins SReg_64:$src),
1309   "SI_ELSE $dst, $src",
1310   [(set i64:$dst, (int_SI_break i64:$src))]
1311 >;
1312
1313 def SI_IF_BREAK : InstSI <
1314   (outs SReg_64:$dst),
1315   (ins SReg_64:$vcc, SReg_64:$src),
1316   "SI_IF_BREAK $dst, $vcc, $src",
1317   [(set i64:$dst, (int_SI_if_break i1:$vcc, i64:$src))]
1318 >;
1319
1320 def SI_ELSE_BREAK : InstSI <
1321   (outs SReg_64:$dst),
1322   (ins SReg_64:$src0, SReg_64:$src1),
1323   "SI_ELSE_BREAK $dst, $src0, $src1",
1324   [(set i64:$dst, (int_SI_else_break i64:$src0, i64:$src1))]
1325 >;
1326
1327 def SI_END_CF : InstSI <
1328   (outs),
1329   (ins SReg_64:$saved),
1330   "SI_END_CF $saved",
1331   [(int_SI_end_cf i64:$saved)]
1332 >;
1333
1334 def SI_KILL : InstSI <
1335   (outs),
1336   (ins VSrc_32:$src),
1337   "SI_KILL $src",
1338   [(int_AMDGPU_kill f32:$src)]
1339 >;
1340
1341 } // end mayLoad = 1, mayStore = 1, hasSideEffects = 1
1342   // Uses = [EXEC], Defs = [EXEC]
1343
1344 let Uses = [EXEC], Defs = [EXEC,VCC,M0] in {
1345
1346 //defm SI_ : RegisterLoadStore <VReg_32, FRAMEri, ADDRIndirect>;
1347
1348 let UseNamedOperandTable = 1 in {
1349
1350 def SI_RegisterLoad : AMDGPUShaderInst <
1351   (outs VReg_32:$dst, SReg_64:$temp),
1352   (ins FRAMEri32:$addr, i32imm:$chan),
1353   "", []
1354 > {
1355   let isRegisterLoad = 1;
1356   let mayLoad = 1;
1357 }
1358
1359 class SIRegStore<dag outs> : AMDGPUShaderInst <
1360   outs,
1361   (ins VReg_32:$val, FRAMEri32:$addr, i32imm:$chan),
1362   "", []
1363 > {
1364   let isRegisterStore = 1;
1365   let mayStore = 1;
1366 }
1367
1368 let usesCustomInserter = 1 in {
1369 def SI_RegisterStorePseudo : SIRegStore<(outs)>;
1370 } // End usesCustomInserter = 1
1371 def SI_RegisterStore : SIRegStore<(outs SReg_64:$temp)>;
1372
1373
1374 } // End UseNamedOperandTable = 1
1375
1376 def SI_INDIRECT_SRC : InstSI <
1377   (outs VReg_32:$dst, SReg_64:$temp),
1378   (ins unknown:$src, VSrc_32:$idx, i32imm:$off),
1379   "SI_INDIRECT_SRC $dst, $temp, $src, $idx, $off",
1380   []
1381 >;
1382
1383 class SI_INDIRECT_DST<RegisterClass rc> : InstSI <
1384   (outs rc:$dst, SReg_64:$temp),
1385   (ins unknown:$src, VSrc_32:$idx, i32imm:$off, VReg_32:$val),
1386   "SI_INDIRECT_DST $dst, $temp, $src, $idx, $off, $val",
1387   []
1388 > {
1389   let Constraints = "$src = $dst";
1390 }
1391
1392 def SI_INDIRECT_DST_V1 : SI_INDIRECT_DST<VReg_32>;
1393 def SI_INDIRECT_DST_V2 : SI_INDIRECT_DST<VReg_64>;
1394 def SI_INDIRECT_DST_V4 : SI_INDIRECT_DST<VReg_128>;
1395 def SI_INDIRECT_DST_V8 : SI_INDIRECT_DST<VReg_256>;
1396 def SI_INDIRECT_DST_V16 : SI_INDIRECT_DST<VReg_512>;
1397
1398 } // Uses = [EXEC,VCC,M0], Defs = [EXEC,VCC,M0]
1399
1400 let usesCustomInserter = 1 in {
1401
1402 // This pseudo instruction takes a pointer as input and outputs a resource
1403 // constant that can be used with the ADDR64 MUBUF instructions.
1404 def SI_ADDR64_RSRC : InstSI <
1405   (outs SReg_128:$srsrc),
1406   (ins SReg_64:$ptr),
1407   "", []
1408 >;
1409
1410 def V_SUB_F64 : InstSI <
1411   (outs VReg_64:$dst),
1412   (ins VReg_64:$src0, VReg_64:$src1),
1413   "V_SUB_F64 $dst, $src0, $src1",
1414   []
1415 >;
1416
1417 } // end usesCustomInserter
1418
1419 } // end IsCodeGenOnly, isPseudo
1420
1421 def : Pat<
1422   (int_AMDGPU_cndlt f32:$src0, f32:$src1, f32:$src2),
1423   (V_CNDMASK_B32_e64 $src2, $src1, (V_CMP_GT_F32_e64 0, $src0))
1424 >;
1425
1426 def : Pat <
1427   (int_AMDGPU_kilp),
1428   (SI_KILL 0xbf800000)
1429 >;
1430
1431 /* int_SI_vs_load_input */
1432 def : Pat<
1433   (SIload_input i128:$tlst, IMM12bit:$attr_offset, i32:$buf_idx_vgpr),
1434   (BUFFER_LOAD_FORMAT_XYZW_IDXEN $tlst, $buf_idx_vgpr, imm:$attr_offset, 0, 0, 0, 0)
1435 >;
1436
1437 /* int_SI_export */
1438 def : Pat <
1439   (int_SI_export imm:$en, imm:$vm, imm:$done, imm:$tgt, imm:$compr,
1440                  f32:$src0, f32:$src1, f32:$src2, f32:$src3),
1441   (EXP imm:$en, imm:$tgt, imm:$compr, imm:$done, imm:$vm,
1442        $src0, $src1, $src2, $src3)
1443 >;
1444
1445 def : Pat <
1446   (f64 (fsub f64:$src0, f64:$src1)),
1447   (V_SUB_F64 $src0, $src1)
1448 >;
1449
1450 /********** ======================= **********/
1451 /********** Image sampling patterns **********/
1452 /********** ======================= **********/
1453
1454 /* SIsample for simple 1D texture lookup */
1455 def : Pat <
1456   (SIsample i32:$addr, v32i8:$rsrc, i128:$sampler, imm),
1457   (IMAGE_SAMPLE_V4_V1 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
1458 >;
1459
1460 class SamplePattern<SDNode name, MIMG opcode, ValueType vt> : Pat <
1461     (name vt:$addr, v32i8:$rsrc, i128:$sampler, imm),
1462     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
1463 >;
1464
1465 class SampleRectPattern<SDNode name, MIMG opcode, ValueType vt> : Pat <
1466     (name vt:$addr, v32i8:$rsrc, i128:$sampler, TEX_RECT),
1467     (opcode 0xf, 1, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
1468 >;
1469
1470 class SampleArrayPattern<SDNode name, MIMG opcode, ValueType vt> : Pat <
1471     (name vt:$addr, v32i8:$rsrc, i128:$sampler, TEX_ARRAY),
1472     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc, $sampler)
1473 >;
1474
1475 class SampleShadowPattern<SDNode name, MIMG opcode,
1476                           ValueType vt> : Pat <
1477     (name vt:$addr, v32i8:$rsrc, i128:$sampler, TEX_SHADOW),
1478     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
1479 >;
1480
1481 class SampleShadowArrayPattern<SDNode name, MIMG opcode,
1482                                ValueType vt> : Pat <
1483     (name vt:$addr, v32i8:$rsrc, i128:$sampler, TEX_SHADOW_ARRAY),
1484     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc, $sampler)
1485 >;
1486
1487 /* SIsample* for texture lookups consuming more address parameters */
1488 multiclass SamplePatterns<MIMG sample, MIMG sample_c, MIMG sample_l,
1489                           MIMG sample_c_l, MIMG sample_b, MIMG sample_c_b,
1490 MIMG sample_d, MIMG sample_c_d, ValueType addr_type> {
1491   def : SamplePattern <SIsample, sample, addr_type>;
1492   def : SampleRectPattern <SIsample, sample, addr_type>;
1493   def : SampleArrayPattern <SIsample, sample, addr_type>;
1494   def : SampleShadowPattern <SIsample, sample_c, addr_type>;
1495   def : SampleShadowArrayPattern <SIsample, sample_c, addr_type>;
1496
1497   def : SamplePattern <SIsamplel, sample_l, addr_type>;
1498   def : SampleArrayPattern <SIsamplel, sample_l, addr_type>;
1499   def : SampleShadowPattern <SIsamplel, sample_c_l, addr_type>;
1500   def : SampleShadowArrayPattern <SIsamplel, sample_c_l, addr_type>;
1501
1502   def : SamplePattern <SIsampleb, sample_b, addr_type>;
1503   def : SampleArrayPattern <SIsampleb, sample_b, addr_type>;
1504   def : SampleShadowPattern <SIsampleb, sample_c_b, addr_type>;
1505   def : SampleShadowArrayPattern <SIsampleb, sample_c_b, addr_type>;
1506
1507   def : SamplePattern <SIsampled, sample_d, addr_type>;
1508   def : SampleArrayPattern <SIsampled, sample_d, addr_type>;
1509   def : SampleShadowPattern <SIsampled, sample_c_d, addr_type>;
1510   def : SampleShadowArrayPattern <SIsampled, sample_c_d, addr_type>;
1511 }
1512
1513 defm : SamplePatterns<IMAGE_SAMPLE_V4_V2, IMAGE_SAMPLE_C_V4_V2,
1514                       IMAGE_SAMPLE_L_V4_V2, IMAGE_SAMPLE_C_L_V4_V2,
1515                       IMAGE_SAMPLE_B_V4_V2, IMAGE_SAMPLE_C_B_V4_V2,
1516                       IMAGE_SAMPLE_D_V4_V2, IMAGE_SAMPLE_C_D_V4_V2,
1517                       v2i32>;
1518 defm : SamplePatterns<IMAGE_SAMPLE_V4_V4, IMAGE_SAMPLE_C_V4_V4,
1519                       IMAGE_SAMPLE_L_V4_V4, IMAGE_SAMPLE_C_L_V4_V4,
1520                       IMAGE_SAMPLE_B_V4_V4, IMAGE_SAMPLE_C_B_V4_V4,
1521                       IMAGE_SAMPLE_D_V4_V4, IMAGE_SAMPLE_C_D_V4_V4,
1522                       v4i32>;
1523 defm : SamplePatterns<IMAGE_SAMPLE_V4_V8, IMAGE_SAMPLE_C_V4_V8,
1524                       IMAGE_SAMPLE_L_V4_V8, IMAGE_SAMPLE_C_L_V4_V8,
1525                       IMAGE_SAMPLE_B_V4_V8, IMAGE_SAMPLE_C_B_V4_V8,
1526                       IMAGE_SAMPLE_D_V4_V8, IMAGE_SAMPLE_C_D_V4_V8,
1527                       v8i32>;
1528 defm : SamplePatterns<IMAGE_SAMPLE_V4_V16, IMAGE_SAMPLE_C_V4_V16,
1529                       IMAGE_SAMPLE_L_V4_V16, IMAGE_SAMPLE_C_L_V4_V16,
1530                       IMAGE_SAMPLE_B_V4_V16, IMAGE_SAMPLE_C_B_V4_V16,
1531                       IMAGE_SAMPLE_D_V4_V16, IMAGE_SAMPLE_C_D_V4_V16,
1532                       v16i32>;
1533
1534 /* int_SI_imageload for texture fetches consuming varying address parameters */
1535 class ImageLoadPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
1536     (name addr_type:$addr, v32i8:$rsrc, imm),
1537     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc)
1538 >;
1539
1540 class ImageLoadArrayPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
1541     (name addr_type:$addr, v32i8:$rsrc, TEX_ARRAY),
1542     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc)
1543 >;
1544
1545 class ImageLoadMSAAPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
1546     (name addr_type:$addr, v32i8:$rsrc, TEX_MSAA),
1547     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc)
1548 >;
1549
1550 class ImageLoadArrayMSAAPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
1551     (name addr_type:$addr, v32i8:$rsrc, TEX_ARRAY_MSAA),
1552     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc)
1553 >;
1554
1555 multiclass ImageLoadPatterns<MIMG opcode, ValueType addr_type> {
1556   def : ImageLoadPattern <int_SI_imageload, opcode, addr_type>;
1557   def : ImageLoadArrayPattern <int_SI_imageload, opcode, addr_type>;
1558 }
1559
1560 multiclass ImageLoadMSAAPatterns<MIMG opcode, ValueType addr_type> {
1561   def : ImageLoadMSAAPattern <int_SI_imageload, opcode, addr_type>;
1562   def : ImageLoadArrayMSAAPattern <int_SI_imageload, opcode, addr_type>;
1563 }
1564
1565 defm : ImageLoadPatterns<IMAGE_LOAD_MIP_V4_V2, v2i32>;
1566 defm : ImageLoadPatterns<IMAGE_LOAD_MIP_V4_V4, v4i32>;
1567
1568 defm : ImageLoadMSAAPatterns<IMAGE_LOAD_V4_V2, v2i32>;
1569 defm : ImageLoadMSAAPatterns<IMAGE_LOAD_V4_V4, v4i32>;
1570
1571 /* Image resource information */
1572 def : Pat <
1573   (int_SI_resinfo i32:$mipid, v32i8:$rsrc, imm),
1574   (IMAGE_GET_RESINFO_V4_V1 0xf, 0, 0, 0, 0, 0, 0, 0, (V_MOV_B32_e32 $mipid), $rsrc)
1575 >;
1576
1577 def : Pat <
1578   (int_SI_resinfo i32:$mipid, v32i8:$rsrc, TEX_ARRAY),
1579   (IMAGE_GET_RESINFO_V4_V1 0xf, 0, 0, 1, 0, 0, 0, 0, (V_MOV_B32_e32 $mipid), $rsrc)
1580 >;
1581
1582 def : Pat <
1583   (int_SI_resinfo i32:$mipid, v32i8:$rsrc, TEX_ARRAY_MSAA),
1584   (IMAGE_GET_RESINFO_V4_V1 0xf, 0, 0, 1, 0, 0, 0, 0, (V_MOV_B32_e32 $mipid), $rsrc)
1585 >;
1586
1587 /********** ============================================ **********/
1588 /********** Extraction, Insertion, Building and Casting  **********/
1589 /********** ============================================ **********/
1590
1591 foreach Index = 0-2 in {
1592   def Extract_Element_v2i32_#Index : Extract_Element <
1593     i32, v2i32, Index, !cast<SubRegIndex>(sub#Index)
1594   >;
1595   def Insert_Element_v2i32_#Index : Insert_Element <
1596     i32, v2i32, Index, !cast<SubRegIndex>(sub#Index)
1597   >;
1598
1599   def Extract_Element_v2f32_#Index : Extract_Element <
1600     f32, v2f32, Index, !cast<SubRegIndex>(sub#Index)
1601   >;
1602   def Insert_Element_v2f32_#Index : Insert_Element <
1603     f32, v2f32, Index, !cast<SubRegIndex>(sub#Index)
1604   >;
1605 }
1606
1607 foreach Index = 0-3 in {
1608   def Extract_Element_v4i32_#Index : Extract_Element <
1609     i32, v4i32, Index, !cast<SubRegIndex>(sub#Index)
1610   >;
1611   def Insert_Element_v4i32_#Index : Insert_Element <
1612     i32, v4i32, Index, !cast<SubRegIndex>(sub#Index)
1613   >;
1614
1615   def Extract_Element_v4f32_#Index : Extract_Element <
1616     f32, v4f32, Index, !cast<SubRegIndex>(sub#Index)
1617   >;
1618   def Insert_Element_v4f32_#Index : Insert_Element <
1619     f32, v4f32, Index, !cast<SubRegIndex>(sub#Index)
1620   >;
1621 }
1622
1623 foreach Index = 0-7 in {
1624   def Extract_Element_v8i32_#Index : Extract_Element <
1625     i32, v8i32, Index, !cast<SubRegIndex>(sub#Index)
1626   >;
1627   def Insert_Element_v8i32_#Index : Insert_Element <
1628     i32, v8i32, Index, !cast<SubRegIndex>(sub#Index)
1629   >;
1630
1631   def Extract_Element_v8f32_#Index : Extract_Element <
1632     f32, v8f32, Index, !cast<SubRegIndex>(sub#Index)
1633   >;
1634   def Insert_Element_v8f32_#Index : Insert_Element <
1635     f32, v8f32, Index, !cast<SubRegIndex>(sub#Index)
1636   >;
1637 }
1638
1639 foreach Index = 0-15 in {
1640   def Extract_Element_v16i32_#Index : Extract_Element <
1641     i32, v16i32, Index, !cast<SubRegIndex>(sub#Index)
1642   >;
1643   def Insert_Element_v16i32_#Index : Insert_Element <
1644     i32, v16i32, Index, !cast<SubRegIndex>(sub#Index)
1645   >;
1646
1647   def Extract_Element_v16f32_#Index : Extract_Element <
1648     f32, v16f32, Index, !cast<SubRegIndex>(sub#Index)
1649   >;
1650   def Insert_Element_v16f32_#Index : Insert_Element <
1651     f32, v16f32, Index, !cast<SubRegIndex>(sub#Index)
1652   >;
1653 }
1654
1655 def : BitConvert <i32, f32, SReg_32>;
1656 def : BitConvert <i32, f32, VReg_32>;
1657
1658 def : BitConvert <f32, i32, SReg_32>;
1659 def : BitConvert <f32, i32, VReg_32>;
1660
1661 def : BitConvert <i64, f64, VReg_64>;
1662
1663 def : BitConvert <f64, i64, VReg_64>;
1664
1665 def : BitConvert <v2f32, v2i32, VReg_64>;
1666 def : BitConvert <v2i32, v2f32, VReg_64>;
1667 def : BitConvert <v2i32, i64, VReg_64>;
1668
1669 def : BitConvert <v4f32, v4i32, VReg_128>;
1670 def : BitConvert <v4i32, v4f32, VReg_128>;
1671 def : BitConvert <v4i32, i128,  VReg_128>;
1672 def : BitConvert <i128, v4i32,  VReg_128>;
1673
1674 def : BitConvert <v8f32, v8i32, SReg_256>;
1675 def : BitConvert <v8i32, v8f32, SReg_256>;
1676 def : BitConvert <v8i32, v32i8, SReg_256>;
1677 def : BitConvert <v32i8, v8i32, SReg_256>;
1678 def : BitConvert <v8i32, v32i8, VReg_256>;
1679 def : BitConvert <v8i32, v8f32, VReg_256>;
1680 def : BitConvert <v8f32, v8i32, VReg_256>;
1681 def : BitConvert <v32i8, v8i32, VReg_256>;
1682
1683 def : BitConvert <v16i32, v16f32, VReg_512>;
1684 def : BitConvert <v16f32, v16i32, VReg_512>;
1685
1686 /********** =================== **********/
1687 /********** Src & Dst modifiers **********/
1688 /********** =================== **********/
1689
1690 def : Pat <
1691   (int_AMDIL_clamp f32:$src, (f32 FP_ZERO), (f32 FP_ONE)),
1692   (V_ADD_F32_e64 $src, (i32 0 /* SRC1 */),
1693    0 /* ABS */, 1 /* CLAMP */, 0 /* OMOD */, 0 /* NEG */)
1694 >;
1695
1696 /********** ================================ **********/
1697 /********** Floating point absolute/negative **********/
1698 /********** ================================ **********/
1699
1700 // Manipulate the sign bit directly, as e.g. using the source negation modifier
1701 // in V_ADD_F32_e64 $src, 0, [...] does not result in -0.0 for $src == +0.0,
1702 // breaking the piglit *s-floatBitsToInt-neg* tests
1703
1704 // TODO: Look into not implementing isFNegFree/isFAbsFree for SI, and possibly
1705 // removing these patterns
1706
1707 def : Pat <
1708   (fneg (fabs f32:$src)),
1709   (V_OR_B32_e32 $src, (V_MOV_B32_e32 0x80000000)) /* Set sign bit */
1710 >;
1711
1712 def : Pat <
1713   (fabs f32:$src),
1714   (V_AND_B32_e32 $src, (V_MOV_B32_e32 0x7fffffff)) /* Clear sign bit */
1715 >;
1716
1717 def : Pat <
1718   (fneg f32:$src),
1719   (V_XOR_B32_e32 $src, (V_MOV_B32_e32 0x80000000)) /* Toggle sign bit */
1720 >;
1721
1722 /********** ================== **********/
1723 /********** Immediate Patterns **********/
1724 /********** ================== **********/
1725
1726 def : Pat <
1727   (SGPRImm<(i32 imm)>:$imm),
1728   (S_MOV_B32 imm:$imm)
1729 >;
1730
1731 def : Pat <
1732   (SGPRImm<(f32 fpimm)>:$imm),
1733   (S_MOV_B32 fpimm:$imm)
1734 >;
1735
1736 def : Pat <
1737   (i32 imm:$imm),
1738   (V_MOV_B32_e32 imm:$imm)
1739 >;
1740
1741 def : Pat <
1742   (f32 fpimm:$imm),
1743   (V_MOV_B32_e32 fpimm:$imm)
1744 >;
1745
1746 def : Pat <
1747   (i1 imm:$imm),
1748   (S_MOV_B64 imm:$imm)
1749 >;
1750
1751 def : Pat <
1752   (i64 InlineImm<i64>:$imm),
1753   (S_MOV_B64 InlineImm<i64>:$imm)
1754 >;
1755
1756 // i64 immediates aren't supported in hardware, split it into two 32bit values
1757 def : Pat <
1758   (i64 imm:$imm),
1759   (INSERT_SUBREG (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
1760     (S_MOV_B32 (i32 (LO32 imm:$imm))), sub0),
1761     (S_MOV_B32 (i32 (HI32 imm:$imm))), sub1)
1762 >;
1763
1764 def : Pat <
1765   (f64 fpimm:$imm),
1766   (INSERT_SUBREG (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
1767     (V_MOV_B32_e32 (f32 (LO32f fpimm:$imm))), sub0),
1768     (V_MOV_B32_e32 (f32 (HI32f fpimm:$imm))), sub1)
1769 >;
1770
1771 /********** ===================== **********/
1772 /********** Interpolation Paterns **********/
1773 /********** ===================== **********/
1774
1775 def : Pat <
1776   (int_SI_fs_constant imm:$attr_chan, imm:$attr, i32:$params),
1777   (V_INTERP_MOV_F32 INTERP.P0, imm:$attr_chan, imm:$attr, $params)
1778 >;
1779
1780 def : Pat <
1781   (int_SI_fs_interp imm:$attr_chan, imm:$attr, M0Reg:$params, v2i32:$ij),
1782   (V_INTERP_P2_F32 (V_INTERP_P1_F32 (EXTRACT_SUBREG v2i32:$ij, sub0),
1783                                     imm:$attr_chan, imm:$attr, i32:$params),
1784                    (EXTRACT_SUBREG $ij, sub1),
1785                    imm:$attr_chan, imm:$attr, $params)
1786 >;
1787
1788 /********** ================== **********/
1789 /********** Intrinsic Patterns **********/
1790 /********** ================== **********/
1791
1792 /* llvm.AMDGPU.pow */
1793 def : POW_Common <V_LOG_F32_e32, V_EXP_F32_e32, V_MUL_LEGACY_F32_e32>;
1794
1795 def : Pat <
1796   (int_AMDGPU_div f32:$src0, f32:$src1),
1797   (V_MUL_LEGACY_F32_e32 $src0, (V_RCP_LEGACY_F32_e32 $src1))
1798 >;
1799
1800 def : Pat<
1801   (fdiv f32:$src0, f32:$src1),
1802   (V_MUL_F32_e32 $src0, (V_RCP_F32_e32 $src1))
1803 >;
1804
1805 def : Pat<
1806   (fdiv f64:$src0, f64:$src1),
1807   (V_MUL_F64 $src0, (V_RCP_F64_e32 $src1), (i64 0))
1808 >;
1809
1810 def : Pat <
1811   (fcos f32:$src0),
1812   (V_COS_F32_e32 (V_MUL_F32_e32 $src0, (V_MOV_B32_e32 CONST.TWO_PI_INV)))
1813 >;
1814
1815 def : Pat <
1816   (fsin f32:$src0),
1817   (V_SIN_F32_e32 (V_MUL_F32_e32 $src0, (V_MOV_B32_e32 CONST.TWO_PI_INV)))
1818 >;
1819
1820 def : Pat <
1821   (int_AMDGPU_cube v4f32:$src),
1822   (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
1823     (V_CUBETC_F32 (EXTRACT_SUBREG $src, sub0),
1824                   (EXTRACT_SUBREG $src, sub1),
1825                   (EXTRACT_SUBREG $src, sub2)),
1826                    sub0),
1827     (V_CUBESC_F32 (EXTRACT_SUBREG $src, sub0),
1828                   (EXTRACT_SUBREG $src, sub1),
1829                   (EXTRACT_SUBREG $src, sub2)),
1830                    sub1),
1831     (V_CUBEMA_F32 (EXTRACT_SUBREG $src, sub0),
1832                   (EXTRACT_SUBREG $src, sub1),
1833                   (EXTRACT_SUBREG $src, sub2)),
1834                    sub2),
1835     (V_CUBEID_F32 (EXTRACT_SUBREG $src, sub0),
1836                   (EXTRACT_SUBREG $src, sub1),
1837                   (EXTRACT_SUBREG $src, sub2)),
1838                    sub3)
1839 >;
1840
1841 def : Pat <
1842   (i32 (sext i1:$src0)),
1843   (V_CNDMASK_B32_e64 (i32 0), (i32 -1), $src0)
1844 >;
1845
1846 class Ext32Pat <SDNode ext> : Pat <
1847   (i32 (ext i1:$src0)),
1848   (V_CNDMASK_B32_e64 (i32 0), (i32 1), $src0)
1849 >;
1850
1851 def : Ext32Pat <zext>;
1852 def : Ext32Pat <anyext>;
1853
1854 // 1. Offset as 8bit DWORD immediate
1855 def : Pat <
1856   (SIload_constant i128:$sbase, IMM8bitDWORD:$offset),
1857   (S_BUFFER_LOAD_DWORD_IMM $sbase, (as_dword_i32imm $offset))
1858 >;
1859
1860 // 2. Offset loaded in an 32bit SGPR
1861 def : Pat <
1862   (SIload_constant i128:$sbase, imm:$offset),
1863   (S_BUFFER_LOAD_DWORD_SGPR $sbase, (S_MOV_B32 imm:$offset))
1864 >;
1865
1866 // 3. Offset in an 32Bit VGPR
1867 def : Pat <
1868   (SIload_constant i128:$sbase, i32:$voff),
1869   (BUFFER_LOAD_DWORD_OFFEN $sbase, $voff, 0, 0, 0, 0)
1870 >;
1871
1872 // The multiplication scales from [0,1] to the unsigned integer range
1873 def : Pat <
1874   (AMDGPUurecip i32:$src0),
1875   (V_CVT_U32_F32_e32
1876     (V_MUL_F32_e32 CONST.FP_UINT_MAX_PLUS_1,
1877                    (V_RCP_IFLAG_F32_e32 (V_CVT_F32_U32_e32 $src0))))
1878 >;
1879
1880 def : Pat <
1881   (int_SI_tid),
1882   (V_MBCNT_HI_U32_B32_e32 0xffffffff,
1883                           (V_MBCNT_LO_U32_B32_e64 0xffffffff, 0, 0, 0, 0, 0))
1884 >;
1885
1886 /********** ================== **********/
1887 /**********   VOP3 Patterns    **********/
1888 /********** ================== **********/
1889
1890 def : Pat <
1891   (f32 (fadd (fmul f32:$src0, f32:$src1), f32:$src2)),
1892   (V_MAD_F32 $src0, $src1, $src2)
1893 >;
1894
1895 /********** ======================= **********/
1896 /**********   Load/Store Patterns   **********/
1897 /********** ======================= **********/
1898
1899 class DSReadPat <DS inst, ValueType vt, PatFrag frag> : Pat <
1900   (frag i32:$src0),
1901   (vt (inst 0, $src0, $src0, $src0, 0, 0))
1902 >;
1903
1904 def : DSReadPat <DS_READ_I8,  i32, sextloadi8_local>;
1905 def : DSReadPat <DS_READ_U8,  i32, az_extloadi8_local>;
1906 def : DSReadPat <DS_READ_I16, i32, sextloadi16_local>;
1907 def : DSReadPat <DS_READ_U16, i32, az_extloadi16_local>;
1908 def : DSReadPat <DS_READ_B32, i32, local_load>;
1909 def : Pat <
1910     (local_load i32:$src0),
1911     (i32 (DS_READ_B32 0, $src0, $src0, $src0, 0, 0))
1912 >;
1913
1914 class DSWritePat <DS inst, ValueType vt, PatFrag frag> : Pat <
1915   (frag i32:$src1, i32:$src0),
1916   (inst 0, $src0, $src1, $src1, 0, 0)
1917 >;
1918
1919 def : DSWritePat <DS_WRITE_B8, i32, truncstorei8_local>;
1920 def : DSWritePat <DS_WRITE_B16, i32, truncstorei16_local>;
1921 def : DSWritePat <DS_WRITE_B32, i32, local_store>;
1922
1923 def : Pat <(atomic_load_add_local i32:$ptr, i32:$val),
1924            (DS_ADD_U32_RTN 0, $ptr, $val, 0, 0)>;
1925
1926 def : Pat <(atomic_load_sub_local i32:$ptr, i32:$val),
1927            (DS_SUB_U32_RTN 0, $ptr, $val, 0, 0)>;
1928
1929 /********** ================== **********/
1930 /**********   SMRD Patterns    **********/
1931 /********** ================== **********/
1932
1933 multiclass SMRD_Pattern <SMRD Instr_IMM, SMRD Instr_SGPR, ValueType vt> {
1934
1935   // 1. Offset as 8bit DWORD immediate
1936   def : Pat <
1937     (constant_load (add i64:$sbase, (i64 IMM8bitDWORD:$offset))),
1938     (vt (Instr_IMM $sbase, (as_dword_i32imm $offset)))
1939   >;
1940
1941   // 2. Offset loaded in an 32bit SGPR
1942   def : Pat <
1943     (constant_load (SIadd64bit32bit i64:$sbase, imm:$offset)),
1944     (vt (Instr_SGPR $sbase, (S_MOV_B32 imm:$offset)))
1945   >;
1946
1947   // 3. No offset at all
1948   def : Pat <
1949     (constant_load i64:$sbase),
1950     (vt (Instr_IMM $sbase, 0))
1951   >;
1952 }
1953
1954 defm : SMRD_Pattern <S_LOAD_DWORD_IMM, S_LOAD_DWORD_SGPR, f32>;
1955 defm : SMRD_Pattern <S_LOAD_DWORD_IMM, S_LOAD_DWORD_SGPR, i32>;
1956 defm : SMRD_Pattern <S_LOAD_DWORDX2_IMM, S_LOAD_DWORDX2_SGPR, i64>;
1957 defm : SMRD_Pattern <S_LOAD_DWORDX2_IMM, S_LOAD_DWORDX2_SGPR, v2i32>;
1958 defm : SMRD_Pattern <S_LOAD_DWORDX4_IMM, S_LOAD_DWORDX4_SGPR, i128>;
1959 defm : SMRD_Pattern <S_LOAD_DWORDX4_IMM, S_LOAD_DWORDX4_SGPR, v4i32>;
1960 defm : SMRD_Pattern <S_LOAD_DWORDX8_IMM, S_LOAD_DWORDX8_SGPR, v32i8>;
1961 defm : SMRD_Pattern <S_LOAD_DWORDX8_IMM, S_LOAD_DWORDX8_SGPR, v8i32>;
1962 defm : SMRD_Pattern <S_LOAD_DWORDX16_IMM, S_LOAD_DWORDX16_SGPR, v16i32>;
1963
1964 //===----------------------------------------------------------------------===//
1965 // MUBUF Patterns
1966 //===----------------------------------------------------------------------===//
1967
1968 multiclass MUBUFLoad_Pattern <MUBUF Instr_ADDR64, ValueType vt,
1969                               PatFrag global_ld, PatFrag constant_ld> {
1970   def : Pat <
1971     (vt (global_ld (mubuf_vaddr_offset i64:$ptr, i64:$offset, IMM12bit:$imm_offset))),
1972     (Instr_ADDR64 (SI_ADDR64_RSRC $ptr), $offset, (as_i16imm $imm_offset))
1973   >;
1974
1975   def : Pat <
1976     (vt (global_ld (add i64:$ptr, (i64 IMM12bit:$offset)))),
1977     (Instr_ADDR64 (SI_ADDR64_RSRC (i64 0)), $ptr, (as_i16imm $offset))
1978   >;
1979
1980   def : Pat <
1981     (vt (global_ld i64:$ptr)),
1982     (Instr_ADDR64 (SI_ADDR64_RSRC (i64 0)), $ptr, 0)
1983   >;
1984
1985   def : Pat <
1986      (vt (global_ld (add i64:$ptr, i64:$offset))),
1987      (Instr_ADDR64 (SI_ADDR64_RSRC $ptr), $offset, 0)
1988   >;
1989
1990   def : Pat <
1991      (vt (constant_ld (add i64:$ptr, i64:$offset))),
1992      (Instr_ADDR64 (SI_ADDR64_RSRC $ptr), $offset, 0)
1993   >;
1994 }
1995
1996 defm : MUBUFLoad_Pattern <BUFFER_LOAD_SBYTE_ADDR64, i32,
1997                           sextloadi8_global, sextloadi8_constant>;
1998 defm : MUBUFLoad_Pattern <BUFFER_LOAD_UBYTE_ADDR64, i32,
1999                           az_extloadi8_global, az_extloadi8_constant>;
2000 defm : MUBUFLoad_Pattern <BUFFER_LOAD_SSHORT_ADDR64, i32,
2001                           sextloadi16_global, sextloadi16_constant>;
2002 defm : MUBUFLoad_Pattern <BUFFER_LOAD_USHORT_ADDR64, i32,
2003                           az_extloadi16_global, az_extloadi16_constant>;
2004 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORD_ADDR64, i32,
2005                           global_load, constant_load>;
2006 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORDX2_ADDR64, i64,
2007                           global_load, constant_load>;
2008 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORDX2_ADDR64, i64,
2009                           az_extloadi32_global, az_extloadi32_constant>;
2010 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORDX2_ADDR64, v2i32,
2011                           global_load, constant_load>;
2012 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORDX4_ADDR64, v4i32,
2013                           global_load, constant_load>;
2014
2015 multiclass MUBUFStore_Pattern <MUBUF Instr, ValueType vt, PatFrag st> {
2016
2017   def : Pat <
2018     (st vt:$value, (mubuf_vaddr_offset i64:$ptr, i64:$offset, IMM12bit:$imm_offset)),
2019     (Instr $value, (SI_ADDR64_RSRC $ptr), $offset, (as_i16imm $imm_offset))
2020   >;
2021
2022   def : Pat <
2023     (st vt:$value, (add i64:$ptr, IMM12bit:$offset)),
2024     (Instr $value, (SI_ADDR64_RSRC (i64 0)), $ptr, (as_i16imm $offset))
2025   >;
2026
2027   def : Pat <
2028     (st vt:$value, i64:$ptr),
2029     (Instr $value, (SI_ADDR64_RSRC (i64 0)), $ptr, 0)
2030   >;
2031
2032   def : Pat <
2033     (st vt:$value, (add i64:$ptr, i64:$offset)),
2034     (Instr $value, (SI_ADDR64_RSRC $ptr), $offset, 0)
2035    >;
2036 }
2037
2038 defm : MUBUFStore_Pattern <BUFFER_STORE_BYTE, i32, truncstorei8_global>;
2039 defm : MUBUFStore_Pattern <BUFFER_STORE_SHORT, i32, truncstorei16_global>;
2040 defm : MUBUFStore_Pattern <BUFFER_STORE_DWORD, i32, global_store>;
2041 defm : MUBUFStore_Pattern <BUFFER_STORE_DWORDX2, i64, global_store>;
2042 defm : MUBUFStore_Pattern <BUFFER_STORE_DWORDX2, v2i32, global_store>;
2043 defm : MUBUFStore_Pattern <BUFFER_STORE_DWORDX4, v4i32, global_store>;
2044
2045 // BUFFER_LOAD_DWORD*, addr64=0
2046 multiclass MUBUF_Load_Dword <ValueType vt, MUBUF offset, MUBUF offen, MUBUF idxen,
2047                              MUBUF bothen> {
2048
2049   def : Pat <
2050     (vt (int_SI_buffer_load_dword i128:$rsrc, i32:$vaddr, i32:$soffset,
2051                                   imm:$offset, 0, 0, imm:$glc, imm:$slc,
2052                                   imm:$tfe)),
2053     (offset $rsrc, $vaddr, (as_i16imm $offset), $soffset, (as_i1imm $glc),
2054             (as_i1imm $slc), (as_i1imm $tfe))
2055   >;
2056
2057   def : Pat <
2058     (vt (int_SI_buffer_load_dword i128:$rsrc, i32:$vaddr, i32:$soffset,
2059                                   imm, 1, 0, imm:$glc, imm:$slc,
2060                                   imm:$tfe)),
2061     (offen $rsrc, $vaddr, $soffset, (as_i1imm $glc), (as_i1imm $slc),
2062            (as_i1imm $tfe))
2063   >;
2064
2065   def : Pat <
2066     (vt (int_SI_buffer_load_dword i128:$rsrc, i32:$vaddr, i32:$soffset,
2067                                   imm:$offset, 0, 1, imm:$glc, imm:$slc,
2068                                   imm:$tfe)),
2069     (idxen $rsrc, $vaddr, (as_i16imm $offset), $soffset, (as_i1imm $glc),
2070            (as_i1imm $slc), (as_i1imm $tfe))
2071   >;
2072
2073   def : Pat <
2074     (vt (int_SI_buffer_load_dword i128:$rsrc, v2i32:$vaddr, i32:$soffset,
2075                                   imm, 1, 1, imm:$glc, imm:$slc,
2076                                   imm:$tfe)),
2077     (bothen $rsrc, $vaddr, $soffset, (as_i1imm $glc), (as_i1imm $slc),
2078             (as_i1imm $tfe))
2079   >;
2080 }
2081
2082 defm : MUBUF_Load_Dword <i32, BUFFER_LOAD_DWORD_OFFSET, BUFFER_LOAD_DWORD_OFFEN,
2083                          BUFFER_LOAD_DWORD_IDXEN, BUFFER_LOAD_DWORD_BOTHEN>;
2084 defm : MUBUF_Load_Dword <v2i32, BUFFER_LOAD_DWORDX2_OFFSET, BUFFER_LOAD_DWORDX2_OFFEN,
2085                          BUFFER_LOAD_DWORDX2_IDXEN, BUFFER_LOAD_DWORDX2_BOTHEN>;
2086 defm : MUBUF_Load_Dword <v4i32, BUFFER_LOAD_DWORDX4_OFFSET, BUFFER_LOAD_DWORDX4_OFFEN,
2087                          BUFFER_LOAD_DWORDX4_IDXEN, BUFFER_LOAD_DWORDX4_BOTHEN>;
2088
2089 //===----------------------------------------------------------------------===//
2090 // MTBUF Patterns
2091 //===----------------------------------------------------------------------===//
2092
2093 // TBUFFER_STORE_FORMAT_*, addr64=0
2094 class MTBUF_StoreResource <ValueType vt, int num_channels, MTBUF opcode> : Pat<
2095   (SItbuffer_store i128:$rsrc, vt:$vdata, num_channels, i32:$vaddr,
2096                    i32:$soffset, imm:$inst_offset, imm:$dfmt,
2097                    imm:$nfmt, imm:$offen, imm:$idxen,
2098                    imm:$glc, imm:$slc, imm:$tfe),
2099   (opcode
2100     $vdata, (as_i16imm $inst_offset), (as_i1imm $offen), (as_i1imm $idxen),
2101     (as_i1imm $glc), 0, (as_i8imm $dfmt), (as_i8imm $nfmt), $vaddr, $rsrc,
2102     (as_i1imm $slc), (as_i1imm $tfe), $soffset)
2103 >;
2104
2105 def : MTBUF_StoreResource <i32, 1, TBUFFER_STORE_FORMAT_X>;
2106 def : MTBUF_StoreResource <v2i32, 2, TBUFFER_STORE_FORMAT_XY>;
2107 def : MTBUF_StoreResource <v4i32, 3, TBUFFER_STORE_FORMAT_XYZ>;
2108 def : MTBUF_StoreResource <v4i32, 4, TBUFFER_STORE_FORMAT_XYZW>;
2109
2110 let Predicates = [isCI] in {
2111
2112 // Sea island new arithmetic instructinos
2113 let neverHasSideEffects = 1 in {
2114 defm V_TRUNC_F64 : VOP1_64 <0x00000017, "V_TRUNC_F64",
2115   [(set f64:$dst, (ftrunc f64:$src0))]
2116 >;
2117 defm V_CEIL_F64 : VOP1_64 <0x00000018, "V_CEIL_F64",
2118   [(set f64:$dst, (fceil f64:$src0))]
2119 >;
2120 defm V_FLOOR_F64 : VOP1_64 <0x0000001A, "V_FLOOR_F64",
2121   [(set f64:$dst, (ffloor f64:$src0))]
2122 >;
2123
2124 defm V_RNDNE_F64 : VOP1_64 <0x00000019, "V_RNDNE_F64", []>;
2125
2126 def V_QSAD_PK_U16_U8 : VOP3_32 <0x00000173, "V_QSAD_PK_U16_U8", []>;
2127 def V_MQSAD_U16_U8 : VOP3_32 <0x000000172, "V_MQSAD_U16_U8", []>;
2128 def V_MQSAD_U32_U8 : VOP3_32 <0x00000175, "V_MQSAD_U32_U8", []>;
2129 def V_MAD_U64_U32 : VOP3_64 <0x00000176, "V_MAD_U64_U32", []>;
2130
2131 // XXX - Does this set VCC?
2132 def V_MAD_I64_I32 : VOP3_64 <0x00000177, "V_MAD_I64_I32", []>;
2133 } // End neverHasSideEffects = 1
2134
2135 // Remaining instructions:
2136 // FLAT_*
2137 // S_CBRANCH_CDBGUSER
2138 // S_CBRANCH_CDBGSYS
2139 // S_CBRANCH_CDBGSYS_OR_USER
2140 // S_CBRANCH_CDBGSYS_AND_USER
2141 // S_DCACHE_INV_VOL
2142 // V_EXP_LEGACY_F32
2143 // V_LOG_LEGACY_F32
2144 // DS_NOP
2145 // DS_GWS_SEMA_RELEASE_ALL
2146 // DS_WRAP_RTN_B32
2147 // DS_CNDXCHG32_RTN_B64
2148 // DS_WRITE_B96
2149 // DS_WRITE_B128
2150 // DS_CONDXCHG32_RTN_B128
2151 // DS_READ_B96
2152 // DS_READ_B128
2153 // BUFFER_LOAD_DWORDX3
2154 // BUFFER_STORE_DWORDX3
2155
2156 } // End Predicates = [isCI]
2157
2158
2159 /********** ====================== **********/
2160 /**********   Indirect adressing   **********/
2161 /********** ====================== **********/
2162
2163 multiclass SI_INDIRECT_Pattern <ValueType vt, ValueType eltvt, SI_INDIRECT_DST IndDst> {
2164
2165   // 1. Extract with offset
2166   def : Pat<
2167     (vector_extract vt:$vec, (add i32:$idx, imm:$off)),
2168     (f32 (SI_INDIRECT_SRC (IMPLICIT_DEF), $vec, $idx, imm:$off))
2169   >;
2170
2171   // 2. Extract without offset
2172   def : Pat<
2173     (vector_extract vt:$vec, i32:$idx),
2174     (f32 (SI_INDIRECT_SRC (IMPLICIT_DEF), $vec, $idx, 0))
2175   >;
2176
2177   // 3. Insert with offset
2178   def : Pat<
2179     (vector_insert vt:$vec, eltvt:$val, (add i32:$idx, imm:$off)),
2180     (IndDst (IMPLICIT_DEF), $vec, $idx, imm:$off, $val)
2181   >;
2182
2183   // 4. Insert without offset
2184   def : Pat<
2185     (vector_insert vt:$vec, eltvt:$val, i32:$idx),
2186     (IndDst (IMPLICIT_DEF), $vec, $idx, 0, $val)
2187   >;
2188 }
2189
2190 defm : SI_INDIRECT_Pattern <v2f32, f32, SI_INDIRECT_DST_V2>;
2191 defm : SI_INDIRECT_Pattern <v4f32, f32, SI_INDIRECT_DST_V4>;
2192 defm : SI_INDIRECT_Pattern <v8f32, f32, SI_INDIRECT_DST_V8>;
2193 defm : SI_INDIRECT_Pattern <v16f32, f32, SI_INDIRECT_DST_V16>;
2194
2195 defm : SI_INDIRECT_Pattern <v2i32, i32, SI_INDIRECT_DST_V2>;
2196 defm : SI_INDIRECT_Pattern <v4i32, i32, SI_INDIRECT_DST_V4>;
2197 defm : SI_INDIRECT_Pattern <v8i32, i32, SI_INDIRECT_DST_V8>;
2198 defm : SI_INDIRECT_Pattern <v16i32, i32, SI_INDIRECT_DST_V16>;
2199
2200 /********** =============== **********/
2201 /**********   Conditions    **********/
2202 /********** =============== **********/
2203
2204 def : Pat<
2205   (i1 (setcc f32:$src0, f32:$src1, SETO)),
2206   (V_CMP_O_F32_e64 $src0, $src1)
2207 >;
2208
2209 def : Pat<
2210   (i1 (setcc f32:$src0, f32:$src1, SETUO)),
2211   (V_CMP_U_F32_e64 $src0, $src1)
2212 >;
2213
2214 //===----------------------------------------------------------------------===//
2215 // Miscellaneous Patterns
2216 //===----------------------------------------------------------------------===//
2217
2218 def : Pat <
2219   (i64 (trunc i128:$x)),
2220   (INSERT_SUBREG (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
2221     (i32 (EXTRACT_SUBREG $x, sub0)), sub0),
2222     (i32 (EXTRACT_SUBREG $x, sub1)), sub1)
2223 >;
2224
2225 def : Pat <
2226   (i32 (trunc i64:$a)),
2227   (EXTRACT_SUBREG $a, sub0)
2228 >;
2229
2230 def : Pat <
2231   (i1 (trunc i32:$a)),
2232   (V_CMP_EQ_I32_e64 (V_AND_B32_e32 (i32 1), $a), 1)
2233 >;
2234
2235 // V_ADD_I32_e32/S_ADD_I32 produces carry in VCC/SCC. For the vector
2236 // case, the sgpr-copies pass will fix this to use the vector version.
2237 def : Pat <
2238   (i32 (addc i32:$src0, i32:$src1)),
2239   (S_ADD_I32 $src0, $src1)
2240 >;
2241
2242 def : Pat <
2243   (or i64:$a, i64:$b),
2244   (INSERT_SUBREG
2245     (INSERT_SUBREG (IMPLICIT_DEF),
2246       (V_OR_B32_e32 (EXTRACT_SUBREG $a, sub0), (EXTRACT_SUBREG $b, sub0)), sub0),
2247     (V_OR_B32_e32 (EXTRACT_SUBREG $a, sub1), (EXTRACT_SUBREG $b, sub1)), sub1)
2248 >;
2249
2250 //============================================================================//
2251 // Miscellaneous Optimization Patterns
2252 //============================================================================//
2253
2254 def : SHA256MaPattern <V_BFI_B32, V_XOR_B32_e32>;
2255
2256 } // End isSI predicate