lib/Target/R600/SIInstrInfo.td

   1 //===-- SIInstrInfo.td - SI Instruction Encodings ---------*- tablegen -*--===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 //===----------------------------------------------------------------------===//
  11 // SI DAG Profiles
  12 //===----------------------------------------------------------------------===//
  13 def SDTVCCBinaryOp : SDTypeProfile<1, 2, [
  14   SDTCisInt<0>, SDTCisInt<1>, SDTCisSameAs<1, 2>
  15 ]>;
  16
  17 //===----------------------------------------------------------------------===//
  18 // SI DAG Nodes
  19 //===----------------------------------------------------------------------===//
  20
  21 // and operation on 64-bit wide vcc
  22 def SIsreg1_and : SDNode<"SIISD::VCC_AND", SDTVCCBinaryOp,
  23   [SDNPCommutative, SDNPAssociative]
  24 >;
  25
  26 // Special bitcast node for sharing VCC register between VALU and SALU
  27 def SIsreg1_bitcast : SDNode<"SIISD::VCC_BITCAST",
  28   SDTypeProfile<1, 1, [SDTCisInt<0>, SDTCisInt<1>]>
  29 >;
  30
  31 // and operation on 64-bit wide vcc
  32 def SIvcc_and : SDNode<"SIISD::VCC_AND", SDTVCCBinaryOp,
  33   [SDNPCommutative, SDNPAssociative]
  34 >;
  35
  36 // Special bitcast node for sharing VCC register between VALU and SALU
  37 def SIvcc_bitcast : SDNode<"SIISD::VCC_BITCAST",
  38   SDTypeProfile<1, 1, [SDTCisInt<0>, SDTCisInt<1>]>
  39 >;
  40
  41 class InstSI <dag outs, dag ins, string asm, list<dag> pattern> :
  42     AMDGPUInst<outs, ins, asm, pattern> {
  43
  44   field bits<4> EncodingType = 0;
  45   field bits<1> VM_CNT = 0;
  46   field bits<1> EXP_CNT = 0;
  47   field bits<1> LGKM_CNT = 0;
  48
  49   let TSFlags{3-0} = EncodingType;
  50   let TSFlags{4} = VM_CNT;
  51   let TSFlags{5} = EXP_CNT;
  52   let TSFlags{6} = LGKM_CNT;
  53 }
  54
  55 class Enc32 <dag outs, dag ins, string asm, list<dag> pattern> :
  56     InstSI <outs, ins, asm, pattern> {
  57
  58   field bits<32> Inst;
  59 }
  60
  61 class Enc64 <dag outs, dag ins, string asm, list<dag> pattern> :
  62     InstSI <outs, ins, asm, pattern> {
  63
  64   field bits<64> Inst;
  65 }
  66
  67 class SIOperand <ValueType vt, dag opInfo>: Operand <vt> {
  68   let EncoderMethod = "encodeOperand";
  69   let MIOperandInfo = opInfo;
  70 }
  71
  72 def IMM16bit : ImmLeaf <
  73   i16,
  74   [{return isInt<16>(Imm);}]
  75 >;
  76
  77 def IMM8bit : ImmLeaf <
  78   i32,
  79   [{return (int32_t)Imm >= 0 && (int32_t)Imm <= 0xff;}]
  80 >;
  81
  82 def IMM12bit : ImmLeaf <
  83   i16,
  84   [{return (int16_t)Imm >= 0 && (int16_t)Imm <= 0xfff;}]
  85 >;
  86
  87 def IMM32bitIn64bit : ImmLeaf <
  88   i64,
  89   [{return isInt<32>(Imm);}]
  90 >;
  91
  92 class GPR4Align <RegisterClass rc> : Operand <vAny> {
  93   let EncoderMethod = "GPR4AlignEncode";
  94   let MIOperandInfo = (ops rc:$reg);
  95 }
  96
  97 class GPR2Align <RegisterClass rc, ValueType vt> : Operand <vt> {
  98   let EncoderMethod = "GPR2AlignEncode";
  99   let MIOperandInfo = (ops rc:$reg);
 100 }
 101
 102 def SMRDmemrr : Operand<iPTR> {
 103   let MIOperandInfo = (ops SReg_64, SReg_32);
 104   let EncoderMethod = "GPR2AlignEncode";
 105 }
 106
 107 def SMRDmemri : Operand<iPTR> {
 108   let MIOperandInfo = (ops SReg_64, i32imm);
 109   let EncoderMethod = "SMRDmemriEncode";
 110 }
 111
 112 def ADDR_Reg     : ComplexPattern<i64, 2, "SelectADDRReg", [], []>;
 113 def ADDR_Offset8 : ComplexPattern<i64, 2, "SelectADDR8BitOffset", [], []>;
 114
 115 let Uses = [EXEC] in {
 116
 117 def EXP : Enc64<
 118   (outs),
 119   (ins i32imm:$en, i32imm:$tgt, i32imm:$compr, i32imm:$done, i32imm:$vm,
 120        VReg_32:$src0, VReg_32:$src1, VReg_32:$src2, VReg_32:$src3),
 121   "EXP $en, $tgt, $compr, $done, $vm, $src0, $src1, $src2, $src3",
 122   [] > {
 123
 124   bits<4> EN;
 125   bits<6> TGT;
 126   bits<1> COMPR;
 127   bits<1> DONE;
 128   bits<1> VM;
 129   bits<8> VSRC0;
 130   bits<8> VSRC1;
 131   bits<8> VSRC2;
 132   bits<8> VSRC3;
 133
 134   let Inst{3-0} = EN;
 135   let Inst{9-4} = TGT;
 136   let Inst{10} = COMPR;
 137   let Inst{11} = DONE;
 138   let Inst{12} = VM;
 139   let Inst{31-26} = 0x3e;
 140   let Inst{39-32} = VSRC0;
 141   let Inst{47-40} = VSRC1;
 142   let Inst{55-48} = VSRC2;
 143   let Inst{63-56} = VSRC3;
 144   let EncodingType = 0; //SIInstrEncodingType::EXP
 145
 146   let EXP_CNT = 1;
 147 }
 148
 149 class MIMG <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
 150     Enc64 <outs, ins, asm, pattern> {
 151
 152   bits<8> VDATA;
 153   bits<4> DMASK;
 154   bits<1> UNORM;
 155   bits<1> GLC;
 156   bits<1> DA;
 157   bits<1> R128;
 158   bits<1> TFE;
 159   bits<1> LWE;
 160   bits<1> SLC;
 161   bits<8> VADDR;
 162   bits<5> SRSRC;
 163   bits<5> SSAMP;
 164
 165   let Inst{11-8} = DMASK;
 166   let Inst{12} = UNORM;
 167   let Inst{13} = GLC;
 168   let Inst{14} = DA;
 169   let Inst{15} = R128;
 170   let Inst{16} = TFE;
 171   let Inst{17} = LWE;
 172   let Inst{24-18} = op;
 173   let Inst{25} = SLC;
 174   let Inst{31-26} = 0x3c;
 175   let Inst{39-32} = VADDR;
 176   let Inst{47-40} = VDATA;
 177   let Inst{52-48} = SRSRC;
 178   let Inst{57-53} = SSAMP;
 179   let EncodingType = 2; //SIInstrEncodingType::MIMG
 180
 181   let VM_CNT = 1;
 182   let EXP_CNT = 1;
 183 }
 184
 185 class MTBUF <bits<3> op, dag outs, dag ins, string asm, list<dag> pattern> :
 186     Enc64<outs, ins, asm, pattern> {
 187
 188   bits<8> VDATA;
 189   bits<12> OFFSET;
 190   bits<1> OFFEN;
 191   bits<1> IDXEN;
 192   bits<1> GLC;
 193   bits<1> ADDR64;
 194   bits<4> DFMT;
 195   bits<3> NFMT;
 196   bits<8> VADDR;
 197   bits<5> SRSRC;
 198   bits<1> SLC;
 199   bits<1> TFE;
 200   bits<8> SOFFSET;
 201
 202   let Inst{11-0} = OFFSET;
 203   let Inst{12} = OFFEN;
 204   let Inst{13} = IDXEN;
 205   let Inst{14} = GLC;
 206   let Inst{15} = ADDR64;
 207   let Inst{18-16} = op;
 208   let Inst{22-19} = DFMT;
 209   let Inst{25-23} = NFMT;
 210   let Inst{31-26} = 0x3a; //encoding
 211   let Inst{39-32} = VADDR;
 212   let Inst{47-40} = VDATA;
 213   let Inst{52-48} = SRSRC;
 214   let Inst{54} = SLC;
 215   let Inst{55} = TFE;
 216   let Inst{63-56} = SOFFSET;
 217   let EncodingType = 3; //SIInstrEncodingType::MTBUF
 218
 219   let VM_CNT = 1;
 220   let EXP_CNT = 1;
 221
 222   let neverHasSideEffects = 1;
 223 }
 224
 225 class MUBUF <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
 226     Enc64<outs, ins, asm, pattern> {
 227
 228   bits<8> VDATA;
 229   bits<12> OFFSET;
 230   bits<1> OFFEN;
 231   bits<1> IDXEN;
 232   bits<1> GLC;
 233   bits<1> ADDR64;
 234   bits<1> LDS;
 235   bits<8> VADDR;
 236   bits<5> SRSRC;
 237   bits<1> SLC;
 238   bits<1> TFE;
 239   bits<8> SOFFSET;
 240
 241   let Inst{11-0} = OFFSET;
 242   let Inst{12} = OFFEN;
 243   let Inst{13} = IDXEN;
 244   let Inst{14} = GLC;
 245   let Inst{15} = ADDR64;
 246   let Inst{16} = LDS;
 247   let Inst{24-18} = op;
 248   let Inst{31-26} = 0x38; //encoding
 249   let Inst{39-32} = VADDR;
 250   let Inst{47-40} = VDATA;
 251   let Inst{52-48} = SRSRC;
 252   let Inst{54} = SLC;
 253   let Inst{55} = TFE;
 254   let Inst{63-56} = SOFFSET;
 255   let EncodingType = 4; //SIInstrEncodingType::MUBUF
 256
 257   let VM_CNT = 1;
 258   let EXP_CNT = 1;
 259
 260   let neverHasSideEffects = 1;
 261 }
 262
 263 } // End Uses = [EXEC]
 264
 265 class SMRD <bits<5> op, dag outs, dag ins, string asm, list<dag> pattern> :
 266     Enc32<outs, ins, asm, pattern> {
 267
 268   bits<7> SDST;
 269   bits<15> PTR;
 270   bits<8> OFFSET = PTR{7-0};
 271   bits<1> IMM    = PTR{8};
 272   bits<6> SBASE  = PTR{14-9};
 273
 274   let Inst{7-0} = OFFSET;
 275   let Inst{8} = IMM;
 276   let Inst{14-9} = SBASE;
 277   let Inst{21-15} = SDST;
 278   let Inst{26-22} = op;
 279   let Inst{31-27} = 0x18; //encoding
 280   let EncodingType = 5; //SIInstrEncodingType::SMRD
 281
 282   let LGKM_CNT = 1;
 283 }
 284
 285 class SOP1 <bits<8> op, dag outs, dag ins, string asm, list<dag> pattern> :
 286     Enc32<outs, ins, asm, pattern> {
 287
 288   bits<7> SDST;
 289   bits<8> SSRC0;
 290
 291   let Inst{7-0} = SSRC0;
 292   let Inst{15-8} = op;
 293   let Inst{22-16} = SDST;
 294   let Inst{31-23} = 0x17d; //encoding;
 295   let EncodingType = 6; //SIInstrEncodingType::SOP1
 296
 297   let mayLoad = 0;
 298   let mayStore = 0;
 299   let hasSideEffects = 0;
 300 }
 301
 302 class SOP2 <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
 303     Enc32 <outs, ins, asm, pattern> {
 304
 305   bits<7> SDST;
 306   bits<8> SSRC0;
 307   bits<8> SSRC1;
 308
 309   let Inst{7-0} = SSRC0;
 310   let Inst{15-8} = SSRC1;
 311   let Inst{22-16} = SDST;
 312   let Inst{29-23} = op;
 313   let Inst{31-30} = 0x2; // encoding
 314   let EncodingType = 7; // SIInstrEncodingType::SOP2
 315
 316   let mayLoad = 0;
 317   let mayStore = 0;
 318   let hasSideEffects = 0;
 319 }
 320
 321 class SOPC <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
 322   Enc32<outs, ins, asm, pattern> {
 323
 324   bits<8> SSRC0;
 325   bits<8> SSRC1;
 326
 327   let Inst{7-0} = SSRC0;
 328   let Inst{15-8} = SSRC1;
 329   let Inst{22-16} = op;
 330   let Inst{31-23} = 0x17e;
 331   let EncodingType = 8; // SIInstrEncodingType::SOPC
 332
 333   let DisableEncoding = "$dst";
 334   let mayLoad = 0;
 335   let mayStore = 0;
 336   let hasSideEffects = 0;
 337 }
 338
 339 class SOPK <bits<5> op, dag outs, dag ins, string asm, list<dag> pattern> :
 340    Enc32 <outs, ins , asm, pattern> {
 341
 342   bits <7> SDST;
 343   bits <16> SIMM16;
 344
 345   let Inst{15-0} = SIMM16;
 346   let Inst{22-16} = SDST;
 347   let Inst{27-23} = op;
 348   let Inst{31-28} = 0xb; //encoding
 349   let EncodingType = 9; // SIInstrEncodingType::SOPK
 350
 351   let mayLoad = 0;
 352   let mayStore = 0;
 353   let hasSideEffects = 0;
 354 }
 355
 356 class SOPP <bits<7> op, dag ins, string asm, list<dag> pattern> : Enc32 <
 357   (outs),
 358   ins,
 359   asm,
 360   pattern > {
 361
 362   bits <16> SIMM16;
 363
 364   let Inst{15-0} = SIMM16;
 365   let Inst{22-16} = op;
 366   let Inst{31-23} = 0x17f; // encoding
 367   let EncodingType = 10; // SIInstrEncodingType::SOPP
 368
 369   let mayLoad = 0;
 370   let mayStore = 0;
 371   let hasSideEffects = 0;
 372 }
 373
 374 let Uses = [EXEC] in {
 375
 376 class VINTRP <bits <2> op, dag outs, dag ins, string asm, list<dag> pattern> :
 377     Enc32 <outs, ins, asm, pattern> {
 378
 379   bits<8> VDST;
 380   bits<8> VSRC;
 381   bits<2> ATTRCHAN;
 382   bits<6> ATTR;
 383
 384   let Inst{7-0} = VSRC;
 385   let Inst{9-8} = ATTRCHAN;
 386   let Inst{15-10} = ATTR;
 387   let Inst{17-16} = op;
 388   let Inst{25-18} = VDST;
 389   let Inst{31-26} = 0x32; // encoding
 390   let EncodingType = 11; // SIInstrEncodingType::VINTRP
 391
 392   let neverHasSideEffects = 1;
 393   let mayLoad = 1;
 394   let mayStore = 0;
 395 }
 396
 397 class VOP1 <bits<8> op, dag outs, dag ins, string asm, list<dag> pattern> :
 398     Enc32 <outs, ins, asm, pattern> {
 399
 400   bits<8> VDST;
 401   bits<9> SRC0;
 402
 403   let Inst{8-0} = SRC0;
 404   let Inst{16-9} = op;
 405   let Inst{24-17} = VDST;
 406   let Inst{31-25} = 0x3f; //encoding
 407
 408   let EncodingType = 12; // SIInstrEncodingType::VOP1
 409   let PostEncoderMethod = "VOPPostEncode";
 410
 411   let mayLoad = 0;
 412   let mayStore = 0;
 413   let hasSideEffects = 0;
 414 }
 415
 416 class VOP2 <bits<6> op, dag outs, dag ins, string asm, list<dag> pattern> :
 417     Enc32 <outs, ins, asm, pattern> {
 418
 419   bits<8> VDST;
 420   bits<9> SRC0;
 421   bits<8> VSRC1;
 422
 423   let Inst{8-0} = SRC0;
 424   let Inst{16-9} = VSRC1;
 425   let Inst{24-17} = VDST;
 426   let Inst{30-25} = op;
 427   let Inst{31} = 0x0; //encoding
 428
 429   let EncodingType = 13; // SIInstrEncodingType::VOP2
 430   let PostEncoderMethod = "VOPPostEncode";
 431
 432   let mayLoad = 0;
 433   let mayStore = 0;
 434   let hasSideEffects = 0;
 435 }
 436
 437 class VOP3 <bits<9> op, dag outs, dag ins, string asm, list<dag> pattern> :
 438     Enc64 <outs, ins, asm, pattern> {
 439
 440   bits<8> VDST;
 441   bits<9> SRC0;
 442   bits<9> SRC1;
 443   bits<9> SRC2;
 444   bits<3> ABS;
 445   bits<1> CLAMP;
 446   bits<2> OMOD;
 447   bits<3> NEG;
 448
 449   let Inst{7-0} = VDST;
 450   let Inst{10-8} = ABS;
 451   let Inst{11} = CLAMP;
 452   let Inst{25-17} = op;
 453   let Inst{31-26} = 0x34; //encoding
 454   let Inst{40-32} = SRC0;
 455   let Inst{49-41} = SRC1;
 456   let Inst{58-50} = SRC2;
 457   let Inst{60-59} = OMOD;
 458   let Inst{63-61} = NEG;
 459
 460   let EncodingType = 14; // SIInstrEncodingType::VOP3
 461   let PostEncoderMethod = "VOPPostEncode";
 462
 463   let mayLoad = 0;
 464   let mayStore = 0;
 465   let hasSideEffects = 0;
 466 }
 467
 468 class VOP3b <bits<9> op, dag outs, dag ins, string asm, list<dag> pattern> :
 469     Enc64 <outs, ins, asm, pattern> {
 470
 471   bits<8> VDST;
 472   bits<9> SRC0;
 473   bits<9> SRC1;
 474   bits<9> SRC2;
 475   bits<7> SDST;
 476   bits<2> OMOD;
 477   bits<3> NEG;
 478
 479   let Inst{7-0} = VDST;
 480   let Inst{14-8} = SDST;
 481   let Inst{25-17} = op;
 482   let Inst{31-26} = 0x34; //encoding
 483   let Inst{40-32} = SRC0;
 484   let Inst{49-41} = SRC1;
 485   let Inst{58-50} = SRC2;
 486   let Inst{60-59} = OMOD;
 487   let Inst{63-61} = NEG;
 488
 489   let EncodingType = 14; // SIInstrEncodingType::VOP3
 490   let PostEncoderMethod = "VOPPostEncode";
 491
 492   let mayLoad = 0;
 493   let mayStore = 0;
 494   let hasSideEffects = 0;
 495 }
 496
 497 class VOPC <bits<8> op, dag ins, string asm, list<dag> pattern> :
 498     Enc32 <(outs VCCReg:$dst), ins, asm, pattern> {
 499
 500   bits<9> SRC0;
 501   bits<8> VSRC1;
 502
 503   let Inst{8-0} = SRC0;
 504   let Inst{16-9} = VSRC1;
 505   let Inst{24-17} = op;
 506   let Inst{31-25} = 0x3e;
 507
 508   let EncodingType = 15; //SIInstrEncodingType::VOPC
 509   let PostEncoderMethod = "VOPPostEncode";
 510   let DisableEncoding = "$dst";
 511   let mayLoad = 0;
 512   let mayStore = 0;
 513   let hasSideEffects = 0;
 514 }
 515
 516 } // End Uses = [EXEC]
 517
 518 class MIMG_Load_Helper <bits<7> op, string asm> : MIMG <
 519   op,
 520   (outs VReg_128:$vdata),
 521   (ins i32imm:$dmask, i1imm:$unorm, i1imm:$glc, i1imm:$da, i1imm:$r128,
 522        i1imm:$tfe, i1imm:$lwe, i1imm:$slc, VReg_32:$vaddr,
 523        GPR4Align<SReg_256>:$srsrc, GPR4Align<SReg_128>:$ssamp),
 524   asm,
 525   []> {
 526   let mayLoad = 1;
 527   let mayStore = 0;
 528 }
 529
 530 class MUBUF_Load_Helper <bits<7> op, string asm, RegisterClass regClass> : MUBUF <
 531   op,
 532   (outs regClass:$dst),
 533   (ins i16imm:$offset, i1imm:$offen, i1imm:$idxen, i1imm:$glc, i1imm:$addr64,
 534        i1imm:$lds, VReg_32:$vaddr, GPR4Align<SReg_128>:$srsrc, i1imm:$slc,
 535        i1imm:$tfe, SReg_32:$soffset),
 536   asm,
 537   []> {
 538   let mayLoad = 1;
 539   let mayStore = 0;
 540 }
 541
 542 class MTBUF_Load_Helper <bits<3> op, string asm, RegisterClass regClass> : MTBUF <
 543   op,
 544   (outs regClass:$dst),
 545   (ins i16imm:$offset, i1imm:$offen, i1imm:$idxen, i1imm:$glc, i1imm:$addr64,
 546        i8imm:$dfmt, i8imm:$nfmt, VReg_32:$vaddr, GPR4Align<SReg_128>:$srsrc,
 547        i1imm:$slc, i1imm:$tfe, SReg_32:$soffset),
 548   asm,
 549   []> {
 550   let mayLoad = 1;
 551   let mayStore = 0;
 552 }
 553
 554 class MTBUF_Store_Helper <bits<3> op, string asm, RegisterClass regClass> : MTBUF <
 555   op,
 556   (outs),
 557   (ins regClass:$vdata, i16imm:$offset, i1imm:$offen, i1imm:$idxen, i1imm:$glc,
 558    i1imm:$addr64, i8imm:$dfmt, i8imm:$nfmt, VReg_32:$vaddr,
 559    GPR4Align<SReg_128>:$srsrc, i1imm:$slc, i1imm:$tfe, SReg_32:$soffset),
 560   asm,
 561   []> {
 562   let mayStore = 1;
 563   let mayLoad = 0;
 564 }
 565
 566 multiclass SMRD_Helper <bits<5> op, string asm, RegisterClass dstClass,
 567                         ValueType vt> {
 568   def _IMM : SMRD <
 569               op,
 570               (outs dstClass:$dst),
 571               (ins SMRDmemri:$src0),
 572               asm,
 573               [(set (vt dstClass:$dst), (constant_load ADDR_Offset8:$src0))]
 574   >;
 575
 576   def _SGPR : SMRD <
 577               op,
 578               (outs dstClass:$dst),
 579               (ins SMRDmemrr:$src0),
 580               asm,
 581               [(set (vt dstClass:$dst), (constant_load ADDR_Reg:$src0))]
 582   >;
 583 }
 584
 585 multiclass SMRD_32 <bits<5> op, string asm, RegisterClass dstClass> {
 586   defm _F32 : SMRD_Helper <op, asm, dstClass, f32>;
 587   defm _I32 : SMRD_Helper <op, asm, dstClass, i32>;
 588 }
 589
 590 include "SIInstrFormats.td"
 591 include "SIInstructions.td"