lib/Target/R600/SIInstrInfo.cpp

   1 //===-- SIInstrInfo.cpp - SI Instruction Information  ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief SI Implementation of TargetInstrInfo.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15
  16 #include "SIInstrInfo.h"
  17 #include "AMDGPUTargetMachine.h"
  18 #include "SIDefines.h"
  19 #include "SIMachineFunctionInfo.h"
  20 #include "llvm/CodeGen/MachineFrameInfo.h"
  21 #include "llvm/CodeGen/MachineInstrBuilder.h"
  22 #include "llvm/CodeGen/MachineRegisterInfo.h"
  23 #include "llvm/IR/Function.h"
  24 #include "llvm/MC/MCInstrDesc.h"
  25
  26 using namespace llvm;
  27
  28 SIInstrInfo::SIInstrInfo(const AMDGPUSubtarget &st)
  29   : AMDGPUInstrInfo(st),
  30     RI(st) { }
  31
  32 //===----------------------------------------------------------------------===//
  33 // TargetInstrInfo callbacks
  34 //===----------------------------------------------------------------------===//
  35
  36 static unsigned getNumOperandsNoGlue(SDNode *Node) {
  37   unsigned N = Node->getNumOperands();
  38   while (N && Node->getOperand(N - 1).getValueType() == MVT::Glue)
  39     --N;
  40   return N;
  41 }
  42
  43 static SDValue findChainOperand(SDNode *Load) {
  44   SDValue LastOp = Load->getOperand(getNumOperandsNoGlue(Load) - 1);
  45   assert(LastOp.getValueType() == MVT::Other && "Chain missing from load node");
  46   return LastOp;
  47 }
  48
  49 /// \brief Returns true if both nodes have the same value for the given
  50 ///        operand \p Op, or if both nodes do not have this operand.
  51 static bool nodesHaveSameOperandValue(SDNode *N0, SDNode* N1, unsigned OpName) {
  52   unsigned Opc0 = N0->getMachineOpcode();
  53   unsigned Opc1 = N1->getMachineOpcode();
  54
  55   int Op0Idx = AMDGPU::getNamedOperandIdx(Opc0, OpName);
  56   int Op1Idx = AMDGPU::getNamedOperandIdx(Opc1, OpName);
  57
  58   if (Op0Idx == -1 && Op1Idx == -1)
  59     return true;
  60
  61
  62   if ((Op0Idx == -1 && Op1Idx != -1) ||
  63       (Op1Idx == -1 && Op0Idx != -1))
  64     return false;
  65
  66   // getNamedOperandIdx returns the index for the MachineInstr's operands,
  67   // which includes the result as the first operand. We are indexing into the
  68   // MachineSDNode's operands, so we need to skip the result operand to get
  69   // the real index.
  70   --Op0Idx;
  71   --Op1Idx;
  72
  73   return N0->getOperand(Op0Idx) == N1->getOperand(Op1Idx);
  74 }
  75
  76 bool SIInstrInfo::areLoadsFromSameBasePtr(SDNode *Load0, SDNode *Load1,
  77                                           int64_t &Offset0,
  78                                           int64_t &Offset1) const {
  79   if (!Load0->isMachineOpcode() || !Load1->isMachineOpcode())
  80     return false;
  81
  82   unsigned Opc0 = Load0->getMachineOpcode();
  83   unsigned Opc1 = Load1->getMachineOpcode();
  84
  85   // Make sure both are actually loads.
  86   if (!get(Opc0).mayLoad() || !get(Opc1).mayLoad())
  87     return false;
  88
  89   if (isDS(Opc0) && isDS(Opc1)) {
  90     assert(getNumOperandsNoGlue(Load0) == getNumOperandsNoGlue(Load1));
  91
  92     // TODO: Also shouldn't see read2st
  93     assert(Opc0 != AMDGPU::DS_READ2_B32 &&
  94            Opc0 != AMDGPU::DS_READ2_B64 &&
  95            Opc1 != AMDGPU::DS_READ2_B32 &&
  96            Opc1 != AMDGPU::DS_READ2_B64);
  97
  98     // Check base reg.
  99     if (Load0->getOperand(1) != Load1->getOperand(1))
 100       return false;
 101
 102     // Check chain.
 103     if (findChainOperand(Load0) != findChainOperand(Load1))
 104       return false;
 105
 106     Offset0 = cast<ConstantSDNode>(Load0->getOperand(2))->getZExtValue();
 107     Offset1 = cast<ConstantSDNode>(Load1->getOperand(2))->getZExtValue();
 108     return true;
 109   }
 110
 111   if (isSMRD(Opc0) && isSMRD(Opc1)) {
 112     assert(getNumOperandsNoGlue(Load0) == getNumOperandsNoGlue(Load1));
 113
 114     // Check base reg.
 115     if (Load0->getOperand(0) != Load1->getOperand(0))
 116       return false;
 117
 118     // Check chain.
 119     if (findChainOperand(Load0) != findChainOperand(Load1))
 120       return false;
 121
 122     Offset0 = cast<ConstantSDNode>(Load0->getOperand(1))->getZExtValue();
 123     Offset1 = cast<ConstantSDNode>(Load1->getOperand(1))->getZExtValue();
 124     return true;
 125   }
 126
 127   // MUBUF and MTBUF can access the same addresses.
 128   if ((isMUBUF(Opc0) || isMTBUF(Opc0)) && (isMUBUF(Opc1) || isMTBUF(Opc1))) {
 129
 130     // MUBUF and MTBUF have vaddr at different indices.
 131     if (!nodesHaveSameOperandValue(Load0, Load1, AMDGPU::OpName::soffset) ||
 132         findChainOperand(Load0) != findChainOperand(Load1) ||
 133         !nodesHaveSameOperandValue(Load0, Load1, AMDGPU::OpName::vaddr) ||
 134         !nodesHaveSameOperandValue(Load0, Load1, AMDGPU::OpName::srsrc))
 135       return false;
 136
 137     int OffIdx0 = AMDGPU::getNamedOperandIdx(Opc0, AMDGPU::OpName::offset);
 138     int OffIdx1 = AMDGPU::getNamedOperandIdx(Opc1, AMDGPU::OpName::offset);
 139
 140     if (OffIdx0 == -1 || OffIdx1 == -1)
 141       return false;
 142
 143     // getNamedOperandIdx returns the index for MachineInstrs.  Since they
 144     // inlcude the output in the operand list, but SDNodes don't, we need to
 145     // subtract the index by one.
 146     --OffIdx0;
 147     --OffIdx1;
 148
 149     SDValue Off0 = Load0->getOperand(OffIdx0);
 150     SDValue Off1 = Load1->getOperand(OffIdx1);
 151
 152     // The offset might be a FrameIndexSDNode.
 153     if (!isa<ConstantSDNode>(Off0) || !isa<ConstantSDNode>(Off1))
 154       return false;
 155
 156     Offset0 = cast<ConstantSDNode>(Off0)->getZExtValue();
 157     Offset1 = cast<ConstantSDNode>(Off1)->getZExtValue();
 158     return true;
 159   }
 160
 161   return false;
 162 }
 163
 164 static bool isStride64(unsigned Opc) {
 165   switch (Opc) {
 166   case AMDGPU::DS_READ2ST64_B32:
 167   case AMDGPU::DS_READ2ST64_B64:
 168   case AMDGPU::DS_WRITE2ST64_B32:
 169   case AMDGPU::DS_WRITE2ST64_B64:
 170     return true;
 171   default:
 172     return false;
 173   }
 174 }
 175
 176 bool SIInstrInfo::getLdStBaseRegImmOfs(MachineInstr *LdSt,
 177                                        unsigned &BaseReg, unsigned &Offset,
 178                                        const TargetRegisterInfo *TRI) const {
 179   unsigned Opc = LdSt->getOpcode();
 180   if (isDS(Opc)) {
 181     const MachineOperand *OffsetImm = getNamedOperand(*LdSt,
 182                                                       AMDGPU::OpName::offset);
 183     if (OffsetImm) {
 184       // Normal, single offset LDS instruction.
 185       const MachineOperand *AddrReg = getNamedOperand(*LdSt,
 186                                                       AMDGPU::OpName::addr);
 187
 188       BaseReg = AddrReg->getReg();
 189       Offset = OffsetImm->getImm();
 190       return true;
 191     }
 192
 193     // The 2 offset instructions use offset0 and offset1 instead. We can treat
 194     // these as a load with a single offset if the 2 offsets are consecutive. We
 195     // will use this for some partially aligned loads.
 196     const MachineOperand *Offset0Imm = getNamedOperand(*LdSt,
 197                                                        AMDGPU::OpName::offset0);
 198     const MachineOperand *Offset1Imm = getNamedOperand(*LdSt,
 199                                                        AMDGPU::OpName::offset1);
 200
 201     uint8_t Offset0 = Offset0Imm->getImm();
 202     uint8_t Offset1 = Offset1Imm->getImm();
 203     assert(Offset1 > Offset0);
 204
 205     if (Offset1 - Offset0 == 1) {
 206       // Each of these offsets is in element sized units, so we need to convert
 207       // to bytes of the individual reads.
 208
 209       unsigned EltSize;
 210       if (LdSt->mayLoad())
 211         EltSize = getOpRegClass(*LdSt, 0)->getSize() / 2;
 212       else {
 213         assert(LdSt->mayStore());
 214         int Data0Idx = AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::data0);
 215         EltSize = getOpRegClass(*LdSt, Data0Idx)->getSize();
 216       }
 217
 218       if (isStride64(Opc))
 219         EltSize *= 64;
 220
 221       const MachineOperand *AddrReg = getNamedOperand(*LdSt,
 222                                                       AMDGPU::OpName::addr);
 223       BaseReg = AddrReg->getReg();
 224       Offset = EltSize * Offset0;
 225       return true;
 226     }
 227
 228     return false;
 229   }
 230
 231   if (isMUBUF(Opc) || isMTBUF(Opc)) {
 232     if (AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::soffset) != -1)
 233       return false;
 234
 235     const MachineOperand *AddrReg = getNamedOperand(*LdSt,
 236                                                     AMDGPU::OpName::vaddr);
 237     if (!AddrReg)
 238       return false;
 239
 240     const MachineOperand *OffsetImm = getNamedOperand(*LdSt,
 241                                                       AMDGPU::OpName::offset);
 242     BaseReg = AddrReg->getReg();
 243     Offset = OffsetImm->getImm();
 244     return true;
 245   }
 246
 247   if (isSMRD(Opc)) {
 248     const MachineOperand *OffsetImm = getNamedOperand(*LdSt,
 249                                                       AMDGPU::OpName::offset);
 250     if (!OffsetImm)
 251       return false;
 252
 253     const MachineOperand *SBaseReg = getNamedOperand(*LdSt,
 254                                                      AMDGPU::OpName::sbase);
 255     BaseReg = SBaseReg->getReg();
 256     Offset = OffsetImm->getImm();
 257     return true;
 258   }
 259
 260   return false;
 261 }
 262
 263 void
 264 SIInstrInfo::copyPhysReg(MachineBasicBlock &MBB,
 265                          MachineBasicBlock::iterator MI, DebugLoc DL,
 266                          unsigned DestReg, unsigned SrcReg,
 267                          bool KillSrc) const {
 268
 269   // If we are trying to copy to or from SCC, there is a bug somewhere else in
 270   // the backend.  While it may be theoretically possible to do this, it should
 271   // never be necessary.
 272   assert(DestReg != AMDGPU::SCC && SrcReg != AMDGPU::SCC);
 273
 274   static const int16_t Sub0_15[] = {
 275     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3,
 276     AMDGPU::sub4, AMDGPU::sub5, AMDGPU::sub6, AMDGPU::sub7,
 277     AMDGPU::sub8, AMDGPU::sub9, AMDGPU::sub10, AMDGPU::sub11,
 278     AMDGPU::sub12, AMDGPU::sub13, AMDGPU::sub14, AMDGPU::sub15, 0
 279   };
 280
 281   static const int16_t Sub0_7[] = {
 282     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3,
 283     AMDGPU::sub4, AMDGPU::sub5, AMDGPU::sub6, AMDGPU::sub7, 0
 284   };
 285
 286   static const int16_t Sub0_3[] = {
 287     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3, 0
 288   };
 289
 290   static const int16_t Sub0_2[] = {
 291     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, 0
 292   };
 293
 294   static const int16_t Sub0_1[] = {
 295     AMDGPU::sub0, AMDGPU::sub1, 0
 296   };
 297
 298   unsigned Opcode;
 299   const int16_t *SubIndices;
 300
 301   if (AMDGPU::M0 == DestReg) {
 302     // Check if M0 isn't already set to this value
 303     for (MachineBasicBlock::reverse_iterator E = MBB.rend(),
 304       I = MachineBasicBlock::reverse_iterator(MI); I != E; ++I) {
 305
 306       if (!I->definesRegister(AMDGPU::M0))
 307         continue;
 308
 309       unsigned Opc = I->getOpcode();
 310       if (Opc != TargetOpcode::COPY && Opc != AMDGPU::S_MOV_B32)
 311         break;
 312
 313       if (!I->readsRegister(SrcReg))
 314         break;
 315
 316       // The copy isn't necessary
 317       return;
 318     }
 319   }
 320
 321   if (AMDGPU::SReg_32RegClass.contains(DestReg)) {
 322     assert(AMDGPU::SReg_32RegClass.contains(SrcReg));
 323     BuildMI(MBB, MI, DL, get(AMDGPU::S_MOV_B32), DestReg)
 324             .addReg(SrcReg, getKillRegState(KillSrc));
 325     return;
 326
 327   } else if (AMDGPU::SReg_64RegClass.contains(DestReg)) {
 328     assert(AMDGPU::SReg_64RegClass.contains(SrcReg));
 329     BuildMI(MBB, MI, DL, get(AMDGPU::S_MOV_B64), DestReg)
 330             .addReg(SrcReg, getKillRegState(KillSrc));
 331     return;
 332
 333   } else if (AMDGPU::SReg_128RegClass.contains(DestReg)) {
 334     assert(AMDGPU::SReg_128RegClass.contains(SrcReg));
 335     Opcode = AMDGPU::S_MOV_B32;
 336     SubIndices = Sub0_3;
 337
 338   } else if (AMDGPU::SReg_256RegClass.contains(DestReg)) {
 339     assert(AMDGPU::SReg_256RegClass.contains(SrcReg));
 340     Opcode = AMDGPU::S_MOV_B32;
 341     SubIndices = Sub0_7;
 342
 343   } else if (AMDGPU::SReg_512RegClass.contains(DestReg)) {
 344     assert(AMDGPU::SReg_512RegClass.contains(SrcReg));
 345     Opcode = AMDGPU::S_MOV_B32;
 346     SubIndices = Sub0_15;
 347
 348   } else if (AMDGPU::VReg_32RegClass.contains(DestReg)) {
 349     assert(AMDGPU::VReg_32RegClass.contains(SrcReg) ||
 350            AMDGPU::SReg_32RegClass.contains(SrcReg));
 351     BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DestReg)
 352             .addReg(SrcReg, getKillRegState(KillSrc));
 353     return;
 354
 355   } else if (AMDGPU::VReg_64RegClass.contains(DestReg)) {
 356     assert(AMDGPU::VReg_64RegClass.contains(SrcReg) ||
 357            AMDGPU::SReg_64RegClass.contains(SrcReg));
 358     Opcode = AMDGPU::V_MOV_B32_e32;
 359     SubIndices = Sub0_1;
 360
 361   } else if (AMDGPU::VReg_96RegClass.contains(DestReg)) {
 362     assert(AMDGPU::VReg_96RegClass.contains(SrcReg));
 363     Opcode = AMDGPU::V_MOV_B32_e32;
 364     SubIndices = Sub0_2;
 365
 366   } else if (AMDGPU::VReg_128RegClass.contains(DestReg)) {
 367     assert(AMDGPU::VReg_128RegClass.contains(SrcReg) ||
 368            AMDGPU::SReg_128RegClass.contains(SrcReg));
 369     Opcode = AMDGPU::V_MOV_B32_e32;
 370     SubIndices = Sub0_3;
 371
 372   } else if (AMDGPU::VReg_256RegClass.contains(DestReg)) {
 373     assert(AMDGPU::VReg_256RegClass.contains(SrcReg) ||
 374            AMDGPU::SReg_256RegClass.contains(SrcReg));
 375     Opcode = AMDGPU::V_MOV_B32_e32;
 376     SubIndices = Sub0_7;
 377
 378   } else if (AMDGPU::VReg_512RegClass.contains(DestReg)) {
 379     assert(AMDGPU::VReg_512RegClass.contains(SrcReg) ||
 380            AMDGPU::SReg_512RegClass.contains(SrcReg));
 381     Opcode = AMDGPU::V_MOV_B32_e32;
 382     SubIndices = Sub0_15;
 383
 384   } else {
 385     llvm_unreachable("Can't copy register!");
 386   }
 387
 388   while (unsigned SubIdx = *SubIndices++) {
 389     MachineInstrBuilder Builder = BuildMI(MBB, MI, DL,
 390       get(Opcode), RI.getSubReg(DestReg, SubIdx));
 391
 392     Builder.addReg(RI.getSubReg(SrcReg, SubIdx), getKillRegState(KillSrc));
 393
 394     if (*SubIndices)
 395       Builder.addReg(DestReg, RegState::Define | RegState::Implicit);
 396   }
 397 }
 398
 399 unsigned SIInstrInfo::commuteOpcode(unsigned Opcode) const {
 400   int NewOpc;
 401
 402   // Try to map original to commuted opcode
 403   if ((NewOpc = AMDGPU::getCommuteRev(Opcode)) != -1)
 404     return NewOpc;
 405
 406   // Try to map commuted to original opcode
 407   if ((NewOpc = AMDGPU::getCommuteOrig(Opcode)) != -1)
 408     return NewOpc;
 409
 410   return Opcode;
 411 }
 412
 413 void SIInstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
 414                                       MachineBasicBlock::iterator MI,
 415                                       unsigned SrcReg, bool isKill,
 416                                       int FrameIndex,
 417                                       const TargetRegisterClass *RC,
 418                                       const TargetRegisterInfo *TRI) const {
 419   MachineFunction *MF = MBB.getParent();
 420   MachineFrameInfo *FrameInfo = MF->getFrameInfo();
 421   DebugLoc DL = MBB.findDebugLoc(MI);
 422
 423   if (RI.hasVGPRs(RC)) {
 424     LLVMContext &Ctx = MF->getFunction()->getContext();
 425     Ctx.emitError("SIInstrInfo::storeRegToStackSlot - Can't spill VGPR!");
 426     BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), AMDGPU::VGPR0)
 427             .addReg(SrcReg);
 428   } else if (RI.isSGPRClass(RC)) {
 429     // We are only allowed to create one new instruction when spilling
 430     // registers, so we need to use pseudo instruction for spilling
 431     // SGPRs.
 432     unsigned Opcode;
 433     switch (RC->getSize() * 8) {
 434     case 32:  Opcode = AMDGPU::SI_SPILL_S32_SAVE;  break;
 435     case 64:  Opcode = AMDGPU::SI_SPILL_S64_SAVE;  break;
 436     case 128: Opcode = AMDGPU::SI_SPILL_S128_SAVE; break;
 437     case 256: Opcode = AMDGPU::SI_SPILL_S256_SAVE; break;
 438     case 512: Opcode = AMDGPU::SI_SPILL_S512_SAVE; break;
 439     default: llvm_unreachable("Cannot spill register class");
 440     }
 441
 442     FrameInfo->setObjectAlignment(FrameIndex, 4);
 443     BuildMI(MBB, MI, DL, get(Opcode))
 444             .addReg(SrcReg)
 445             .addFrameIndex(FrameIndex);
 446   } else {
 447     llvm_unreachable("VGPR spilling not supported");
 448   }
 449 }
 450
 451 void SIInstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
 452                                        MachineBasicBlock::iterator MI,
 453                                        unsigned DestReg, int FrameIndex,
 454                                        const TargetRegisterClass *RC,
 455                                        const TargetRegisterInfo *TRI) const {
 456   MachineFunction *MF = MBB.getParent();
 457   MachineFrameInfo *FrameInfo = MF->getFrameInfo();
 458   DebugLoc DL = MBB.findDebugLoc(MI);
 459
 460   if (RI.hasVGPRs(RC)) {
 461     LLVMContext &Ctx = MF->getFunction()->getContext();
 462     Ctx.emitError("SIInstrInfo::loadRegToStackSlot - Can't retrieve spilled VGPR!");
 463     BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DestReg)
 464             .addImm(0);
 465   } else if (RI.isSGPRClass(RC)){
 466     unsigned Opcode;
 467     switch(RC->getSize() * 8) {
 468     case 32:  Opcode = AMDGPU::SI_SPILL_S32_RESTORE; break;
 469     case 64:  Opcode = AMDGPU::SI_SPILL_S64_RESTORE;  break;
 470     case 128: Opcode = AMDGPU::SI_SPILL_S128_RESTORE; break;
 471     case 256: Opcode = AMDGPU::SI_SPILL_S256_RESTORE; break;
 472     case 512: Opcode = AMDGPU::SI_SPILL_S512_RESTORE; break;
 473     default: llvm_unreachable("Cannot spill register class");
 474     }
 475
 476     FrameInfo->setObjectAlignment(FrameIndex, 4);
 477     BuildMI(MBB, MI, DL, get(Opcode), DestReg)
 478             .addFrameIndex(FrameIndex);
 479   } else {
 480     llvm_unreachable("VGPR spilling not supported");
 481   }
 482 }
 483
 484 void SIInstrInfo::insertNOPs(MachineBasicBlock::iterator MI,
 485                              int Count) const {
 486   while (Count > 0) {
 487     int Arg;
 488     if (Count >= 8)
 489       Arg = 7;
 490     else
 491       Arg = Count - 1;
 492     Count -= 8;
 493     BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(AMDGPU::S_NOP))
 494             .addImm(Arg);
 495   }
 496 }
 497
 498 bool SIInstrInfo::expandPostRAPseudo(MachineBasicBlock::iterator MI) const {
 499   MachineBasicBlock &MBB = *MI->getParent();
 500   DebugLoc DL = MBB.findDebugLoc(MI);
 501   switch (MI->getOpcode()) {
 502   default: return AMDGPUInstrInfo::expandPostRAPseudo(MI);
 503
 504   case AMDGPU::SI_CONSTDATA_PTR: {
 505     unsigned Reg = MI->getOperand(0).getReg();
 506     unsigned RegLo = RI.getSubReg(Reg, AMDGPU::sub0);
 507     unsigned RegHi = RI.getSubReg(Reg, AMDGPU::sub1);
 508
 509     BuildMI(MBB, MI, DL, get(AMDGPU::S_GETPC_B64), Reg);
 510
 511     // Add 32-bit offset from this instruction to the start of the constant data.
 512     BuildMI(MBB, MI, DL, get(AMDGPU::S_ADD_U32), RegLo)
 513             .addReg(RegLo)
 514             .addTargetIndex(AMDGPU::TI_CONSTDATA_START)
 515             .addReg(AMDGPU::SCC, RegState::Define | RegState::Implicit);
 516     BuildMI(MBB, MI, DL, get(AMDGPU::S_ADDC_U32), RegHi)
 517             .addReg(RegHi)
 518             .addImm(0)
 519             .addReg(AMDGPU::SCC, RegState::Define | RegState::Implicit)
 520             .addReg(AMDGPU::SCC, RegState::Implicit);
 521     MI->eraseFromParent();
 522     break;
 523   }
 524   }
 525   return true;
 526 }
 527
 528 MachineInstr *SIInstrInfo::commuteInstruction(MachineInstr *MI,
 529                                               bool NewMI) const {
 530
 531   if (MI->getNumOperands() < 3 || !MI->getOperand(1).isReg())
 532     return nullptr;
 533
 534   // Make sure it s legal to commute operands for VOP2.
 535   if (isVOP2(MI->getOpcode()) &&
 536       (!isOperandLegal(MI, 1, &MI->getOperand(2)) ||
 537        !isOperandLegal(MI, 2, &MI->getOperand(1))))
 538     return nullptr;
 539
 540   if (!MI->getOperand(2).isReg()) {
 541     // XXX: Commute instructions with FPImm operands
 542     if (NewMI || MI->getOperand(2).isFPImm() ||
 543        (!isVOP2(MI->getOpcode()) && !isVOP3(MI->getOpcode()))) {
 544       return nullptr;
 545     }
 546
 547     // XXX: Commute VOP3 instructions with abs and neg set .
 548     const MachineOperand *Abs = getNamedOperand(*MI, AMDGPU::OpName::abs);
 549     const MachineOperand *Neg = getNamedOperand(*MI, AMDGPU::OpName::neg);
 550     const MachineOperand *Src0Mods = getNamedOperand(*MI,
 551                                           AMDGPU::OpName::src0_modifiers);
 552     const MachineOperand *Src1Mods = getNamedOperand(*MI,
 553                                           AMDGPU::OpName::src1_modifiers);
 554     const MachineOperand *Src2Mods = getNamedOperand(*MI,
 555                                           AMDGPU::OpName::src2_modifiers);
 556
 557     if ((Abs && Abs->getImm()) || (Neg && Neg->getImm()) ||
 558         (Src0Mods && Src0Mods->getImm()) || (Src1Mods && Src1Mods->getImm()) ||
 559         (Src2Mods && Src2Mods->getImm()))
 560       return nullptr;
 561
 562     unsigned Reg = MI->getOperand(1).getReg();
 563     unsigned SubReg = MI->getOperand(1).getSubReg();
 564     MI->getOperand(1).ChangeToImmediate(MI->getOperand(2).getImm());
 565     MI->getOperand(2).ChangeToRegister(Reg, false);
 566     MI->getOperand(2).setSubReg(SubReg);
 567   } else {
 568     MI = TargetInstrInfo::commuteInstruction(MI, NewMI);
 569   }
 570
 571   if (MI)
 572     MI->setDesc(get(commuteOpcode(MI->getOpcode())));
 573
 574   return MI;
 575 }
 576
 577 MachineInstr *SIInstrInfo::buildMovInstr(MachineBasicBlock *MBB,
 578                                          MachineBasicBlock::iterator I,
 579                                          unsigned DstReg,
 580                                          unsigned SrcReg) const {
 581   return BuildMI(*MBB, I, MBB->findDebugLoc(I), get(AMDGPU::V_MOV_B32_e32),
 582                  DstReg) .addReg(SrcReg);
 583 }
 584
 585 bool SIInstrInfo::isMov(unsigned Opcode) const {
 586   switch(Opcode) {
 587   default: return false;
 588   case AMDGPU::S_MOV_B32:
 589   case AMDGPU::S_MOV_B64:
 590   case AMDGPU::V_MOV_B32_e32:
 591   case AMDGPU::V_MOV_B32_e64:
 592     return true;
 593   }
 594 }
 595
 596 bool
 597 SIInstrInfo::isSafeToMoveRegClassDefs(const TargetRegisterClass *RC) const {
 598   return RC != &AMDGPU::EXECRegRegClass;
 599 }
 600
 601 bool
 602 SIInstrInfo::isTriviallyReMaterializable(const MachineInstr *MI,
 603                                          AliasAnalysis *AA) const {
 604   switch(MI->getOpcode()) {
 605   default: return AMDGPUInstrInfo::isTriviallyReMaterializable(MI, AA);
 606   case AMDGPU::S_MOV_B32:
 607   case AMDGPU::S_MOV_B64:
 608   case AMDGPU::V_MOV_B32_e32:
 609     return MI->getOperand(1).isImm();
 610   }
 611 }
 612
 613 namespace llvm {
 614 namespace AMDGPU {
 615 // Helper function generated by tablegen.  We are wrapping this with
 616 // an SIInstrInfo function that returns bool rather than int.
 617 int isDS(uint16_t Opcode);
 618 }
 619 }
 620
 621 bool SIInstrInfo::isDS(uint16_t Opcode) const {
 622   return ::AMDGPU::isDS(Opcode) != -1;
 623 }
 624
 625 bool SIInstrInfo::isMIMG(uint16_t Opcode) const {
 626   return get(Opcode).TSFlags & SIInstrFlags::MIMG;
 627 }
 628
 629 bool SIInstrInfo::isSMRD(uint16_t Opcode) const {
 630   return get(Opcode).TSFlags & SIInstrFlags::SMRD;
 631 }
 632
 633 bool SIInstrInfo::isMUBUF(uint16_t Opcode) const {
 634   return get(Opcode).TSFlags & SIInstrFlags::MUBUF;
 635 }
 636
 637 bool SIInstrInfo::isMTBUF(uint16_t Opcode) const {
 638   return get(Opcode).TSFlags & SIInstrFlags::MTBUF;
 639 }
 640
 641 bool SIInstrInfo::isFLAT(uint16_t Opcode) const {
 642   return get(Opcode).TSFlags & SIInstrFlags::FLAT;
 643 }
 644
 645 bool SIInstrInfo::isVOP1(uint16_t Opcode) const {
 646   return get(Opcode).TSFlags & SIInstrFlags::VOP1;
 647 }
 648
 649 bool SIInstrInfo::isVOP2(uint16_t Opcode) const {
 650   return get(Opcode).TSFlags & SIInstrFlags::VOP2;
 651 }
 652
 653 bool SIInstrInfo::isVOP3(uint16_t Opcode) const {
 654   return get(Opcode).TSFlags & SIInstrFlags::VOP3;
 655 }
 656
 657 bool SIInstrInfo::isVOPC(uint16_t Opcode) const {
 658   return get(Opcode).TSFlags & SIInstrFlags::VOPC;
 659 }
 660
 661 bool SIInstrInfo::isSALUInstr(const MachineInstr &MI) const {
 662   return get(MI.getOpcode()).TSFlags & SIInstrFlags::SALU;
 663 }
 664
 665 bool SIInstrInfo::isInlineConstant(const APInt &Imm) const {
 666   int32_t Val = Imm.getSExtValue();
 667   if (Val >= -16 && Val <= 64)
 668     return true;
 669
 670   // The actual type of the operand does not seem to matter as long
 671   // as the bits match one of the inline immediate values.  For example:
 672   //
 673   // -nan has the hexadecimal encoding of 0xfffffffe which is -2 in decimal,
 674   // so it is a legal inline immediate.
 675   //
 676   // 1065353216 has the hexadecimal encoding 0x3f800000 which is 1.0f in
 677   // floating-point, so it is a legal inline immediate.
 678
 679   return (APInt::floatToBits(0.0f) == Imm) ||
 680          (APInt::floatToBits(1.0f) == Imm) ||
 681          (APInt::floatToBits(-1.0f) == Imm) ||
 682          (APInt::floatToBits(0.5f) == Imm) ||
 683          (APInt::floatToBits(-0.5f) == Imm) ||
 684          (APInt::floatToBits(2.0f) == Imm) ||
 685          (APInt::floatToBits(-2.0f) == Imm) ||
 686          (APInt::floatToBits(4.0f) == Imm) ||
 687          (APInt::floatToBits(-4.0f) == Imm);
 688 }
 689
 690 bool SIInstrInfo::isInlineConstant(const MachineOperand &MO) const {
 691   if (MO.isImm())
 692     return isInlineConstant(APInt(32, MO.getImm(), true));
 693
 694   if (MO.isFPImm()) {
 695     APFloat FpImm = MO.getFPImm()->getValueAPF();
 696     return isInlineConstant(FpImm.bitcastToAPInt());
 697   }
 698
 699   return false;
 700 }
 701
 702 bool SIInstrInfo::isLiteralConstant(const MachineOperand &MO) const {
 703   return (MO.isImm() || MO.isFPImm()) && !isInlineConstant(MO);
 704 }
 705
 706 static bool compareMachineOp(const MachineOperand &Op0,
 707                              const MachineOperand &Op1) {
 708   if (Op0.getType() != Op1.getType())
 709     return false;
 710
 711   switch (Op0.getType()) {
 712   case MachineOperand::MO_Register:
 713     return Op0.getReg() == Op1.getReg();
 714   case MachineOperand::MO_Immediate:
 715     return Op0.getImm() == Op1.getImm();
 716   case MachineOperand::MO_FPImmediate:
 717     return Op0.getFPImm() == Op1.getFPImm();
 718   default:
 719     llvm_unreachable("Didn't expect to be comparing these operand types");
 720   }
 721 }
 722
 723 bool SIInstrInfo::isImmOperandLegal(const MachineInstr *MI, unsigned OpNo,
 724                                  const MachineOperand &MO) const {
 725   const MCOperandInfo &OpInfo = get(MI->getOpcode()).OpInfo[OpNo];
 726
 727   assert(MO.isImm() || MO.isFPImm());
 728
 729   if (OpInfo.OperandType == MCOI::OPERAND_IMMEDIATE)
 730     return true;
 731
 732   if (OpInfo.RegClass < 0)
 733     return false;
 734
 735   return RI.regClassCanUseImmediate(OpInfo.RegClass);
 736 }
 737
 738 bool SIInstrInfo::canFoldOffset(unsigned OffsetSize, unsigned AS) {
 739   switch (AS) {
 740   case AMDGPUAS::GLOBAL_ADDRESS: {
 741     // MUBUF instructions a 12-bit offset in bytes.
 742     return isUInt<12>(OffsetSize);
 743   }
 744   case AMDGPUAS::CONSTANT_ADDRESS: {
 745     // SMRD instructions have an 8-bit offset in dwords.
 746     return (OffsetSize % 4 == 0) && isUInt<8>(OffsetSize / 4);
 747   }
 748   case AMDGPUAS::LOCAL_ADDRESS:
 749   case AMDGPUAS::REGION_ADDRESS: {
 750     // The single offset versions have a 16-bit offset in bytes.
 751     return isUInt<16>(OffsetSize);
 752   }
 753   case AMDGPUAS::PRIVATE_ADDRESS:
 754     // Indirect register addressing does not use any offsets.
 755   default:
 756     return 0;
 757   }
 758 }
 759
 760 bool SIInstrInfo::hasVALU32BitEncoding(unsigned Opcode) const {
 761   return AMDGPU::getVOPe32(Opcode) != -1;
 762 }
 763
 764 bool SIInstrInfo::hasModifiers(unsigned Opcode) const {
 765   // The src0_modifier operand is present on all instructions
 766   // that have modifiers.
 767
 768   return AMDGPU::getNamedOperandIdx(Opcode,
 769                                     AMDGPU::OpName::src0_modifiers) != -1;
 770 }
 771
 772 bool SIInstrInfo::verifyInstruction(const MachineInstr *MI,
 773                                     StringRef &ErrInfo) const {
 774   uint16_t Opcode = MI->getOpcode();
 775   int Src0Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src0);
 776   int Src1Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src1);
 777   int Src2Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src2);
 778
 779   // Make sure the number of operands is correct.
 780   const MCInstrDesc &Desc = get(Opcode);
 781   if (!Desc.isVariadic() &&
 782       Desc.getNumOperands() != MI->getNumExplicitOperands()) {
 783      ErrInfo = "Instruction has wrong number of operands.";
 784      return false;
 785   }
 786
 787   // Make sure the register classes are correct
 788   for (int i = 0, e = Desc.getNumOperands(); i != e; ++i) {
 789     switch (Desc.OpInfo[i].OperandType) {
 790     case MCOI::OPERAND_REGISTER: {
 791       int RegClass = Desc.OpInfo[i].RegClass;
 792       if (!RI.regClassCanUseImmediate(RegClass) &&
 793           (MI->getOperand(i).isImm() || MI->getOperand(i).isFPImm())) {
 794         // Handle some special cases:
 795         // Src0 can of VOP1, VOP2, VOPC can be an immediate no matter what
 796         // the register class.
 797         if (i != Src0Idx || (!isVOP1(Opcode) && !isVOP2(Opcode) &&
 798                                   !isVOPC(Opcode))) {
 799           ErrInfo = "Expected register, but got immediate";
 800           return false;
 801         }
 802       }
 803     }
 804       break;
 805     case MCOI::OPERAND_IMMEDIATE:
 806       // Check if this operand is an immediate.
 807       // FrameIndex operands will be replaced by immediates, so they are
 808       // allowed.
 809       if (!MI->getOperand(i).isImm() && !MI->getOperand(i).isFPImm() &&
 810           !MI->getOperand(i).isFI()) {
 811         ErrInfo = "Expected immediate, but got non-immediate";
 812         return false;
 813       }
 814       // Fall-through
 815     default:
 816       continue;
 817     }
 818
 819     if (!MI->getOperand(i).isReg())
 820       continue;
 821
 822     int RegClass = Desc.OpInfo[i].RegClass;
 823     if (RegClass != -1) {
 824       unsigned Reg = MI->getOperand(i).getReg();
 825       if (TargetRegisterInfo::isVirtualRegister(Reg))
 826         continue;
 827
 828       const TargetRegisterClass *RC = RI.getRegClass(RegClass);
 829       if (!RC->contains(Reg)) {
 830         ErrInfo = "Operand has incorrect register class.";
 831         return false;
 832       }
 833     }
 834   }
 835
 836
 837   // Verify VOP*
 838   if (isVOP1(Opcode) || isVOP2(Opcode) || isVOP3(Opcode) || isVOPC(Opcode)) {
 839     unsigned ConstantBusCount = 0;
 840     unsigned SGPRUsed = AMDGPU::NoRegister;
 841     for (int i = 0, e = MI->getNumOperands(); i != e; ++i) {
 842       const MachineOperand &MO = MI->getOperand(i);
 843       if (MO.isReg() && MO.isUse() &&
 844           !TargetRegisterInfo::isVirtualRegister(MO.getReg())) {
 845
 846         // EXEC register uses the constant bus.
 847         if (!MO.isImplicit() && MO.getReg() == AMDGPU::EXEC)
 848           ++ConstantBusCount;
 849
 850         // FLAT_SCR is just an SGPR pair.
 851         if (!MO.isImplicit() && (MO.getReg() == AMDGPU::FLAT_SCR))
 852           ++ConstantBusCount;
 853
 854         // SGPRs use the constant bus
 855         if (MO.getReg() == AMDGPU::M0 || MO.getReg() == AMDGPU::VCC ||
 856             (!MO.isImplicit() &&
 857             (AMDGPU::SGPR_32RegClass.contains(MO.getReg()) ||
 858             AMDGPU::SGPR_64RegClass.contains(MO.getReg())))) {
 859           if (SGPRUsed != MO.getReg()) {
 860             ++ConstantBusCount;
 861             SGPRUsed = MO.getReg();
 862           }
 863         }
 864       }
 865       // Literal constants use the constant bus.
 866       if (isLiteralConstant(MO))
 867         ++ConstantBusCount;
 868     }
 869     if (ConstantBusCount > 1) {
 870       ErrInfo = "VOP* instruction uses the constant bus more than once";
 871       return false;
 872     }
 873   }
 874
 875   // Verify SRC1 for VOP2 and VOPC
 876   if (Src1Idx != -1 && (isVOP2(Opcode) || isVOPC(Opcode))) {
 877     const MachineOperand &Src1 = MI->getOperand(Src1Idx);
 878     if (Src1.isImm() || Src1.isFPImm()) {
 879       ErrInfo = "VOP[2C] src1 cannot be an immediate.";
 880       return false;
 881     }
 882   }
 883
 884   // Verify VOP3
 885   if (isVOP3(Opcode)) {
 886     if (Src0Idx != -1 && isLiteralConstant(MI->getOperand(Src0Idx))) {
 887       ErrInfo = "VOP3 src0 cannot be a literal constant.";
 888       return false;
 889     }
 890     if (Src1Idx != -1 && isLiteralConstant(MI->getOperand(Src1Idx))) {
 891       ErrInfo = "VOP3 src1 cannot be a literal constant.";
 892       return false;
 893     }
 894     if (Src2Idx != -1 && isLiteralConstant(MI->getOperand(Src2Idx))) {
 895       ErrInfo = "VOP3 src2 cannot be a literal constant.";
 896       return false;
 897     }
 898   }
 899
 900   // Verify misc. restrictions on specific instructions.
 901   if (Desc.getOpcode() == AMDGPU::V_DIV_SCALE_F32 ||
 902       Desc.getOpcode() == AMDGPU::V_DIV_SCALE_F64) {
 903     MI->dump();
 904
 905     const MachineOperand &Src0 = MI->getOperand(2);
 906     const MachineOperand &Src1 = MI->getOperand(3);
 907     const MachineOperand &Src2 = MI->getOperand(4);
 908     if (Src0.isReg() && Src1.isReg() && Src2.isReg()) {
 909       if (!compareMachineOp(Src0, Src1) &&
 910           !compareMachineOp(Src0, Src2)) {
 911         ErrInfo = "v_div_scale_{f32|f64} require src0 = src1 or src2";
 912         return false;
 913       }
 914     }
 915   }
 916
 917   return true;
 918 }
 919
 920 unsigned SIInstrInfo::getVALUOp(const MachineInstr &MI) {
 921   switch (MI.getOpcode()) {
 922   default: return AMDGPU::INSTRUCTION_LIST_END;
 923   case AMDGPU::REG_SEQUENCE: return AMDGPU::REG_SEQUENCE;
 924   case AMDGPU::COPY: return AMDGPU::COPY;
 925   case AMDGPU::PHI: return AMDGPU::PHI;
 926   case AMDGPU::INSERT_SUBREG: return AMDGPU::INSERT_SUBREG;
 927   case AMDGPU::S_MOV_B32:
 928     return MI.getOperand(1).isReg() ?
 929            AMDGPU::COPY : AMDGPU::V_MOV_B32_e32;
 930   case AMDGPU::S_ADD_I32:
 931   case AMDGPU::S_ADD_U32: return AMDGPU::V_ADD_I32_e32;
 932   case AMDGPU::S_ADDC_U32: return AMDGPU::V_ADDC_U32_e32;
 933   case AMDGPU::S_SUB_I32:
 934   case AMDGPU::S_SUB_U32: return AMDGPU::V_SUB_I32_e32;
 935   case AMDGPU::S_SUBB_U32: return AMDGPU::V_SUBB_U32_e32;
 936   case AMDGPU::S_MUL_I32: return AMDGPU::V_MUL_LO_I32;
 937   case AMDGPU::S_AND_B32: return AMDGPU::V_AND_B32_e32;
 938   case AMDGPU::S_OR_B32: return AMDGPU::V_OR_B32_e32;
 939   case AMDGPU::S_XOR_B32: return AMDGPU::V_XOR_B32_e32;
 940   case AMDGPU::S_MIN_I32: return AMDGPU::V_MIN_I32_e32;
 941   case AMDGPU::S_MIN_U32: return AMDGPU::V_MIN_U32_e32;
 942   case AMDGPU::S_MAX_I32: return AMDGPU::V_MAX_I32_e32;
 943   case AMDGPU::S_MAX_U32: return AMDGPU::V_MAX_U32_e32;
 944   case AMDGPU::S_ASHR_I32: return AMDGPU::V_ASHR_I32_e32;
 945   case AMDGPU::S_ASHR_I64: return AMDGPU::V_ASHR_I64;
 946   case AMDGPU::S_LSHL_B32: return AMDGPU::V_LSHL_B32_e32;
 947   case AMDGPU::S_LSHL_B64: return AMDGPU::V_LSHL_B64;
 948   case AMDGPU::S_LSHR_B32: return AMDGPU::V_LSHR_B32_e32;
 949   case AMDGPU::S_LSHR_B64: return AMDGPU::V_LSHR_B64;
 950   case AMDGPU::S_SEXT_I32_I8: return AMDGPU::V_BFE_I32;
 951   case AMDGPU::S_SEXT_I32_I16: return AMDGPU::V_BFE_I32;
 952   case AMDGPU::S_BFE_U32: return AMDGPU::V_BFE_U32;
 953   case AMDGPU::S_BFE_I32: return AMDGPU::V_BFE_I32;
 954   case AMDGPU::S_BREV_B32: return AMDGPU::V_BFREV_B32_e32;
 955   case AMDGPU::S_NOT_B32: return AMDGPU::V_NOT_B32_e32;
 956   case AMDGPU::S_NOT_B64: return AMDGPU::V_NOT_B32_e32;
 957   case AMDGPU::S_CMP_EQ_I32: return AMDGPU::V_CMP_EQ_I32_e32;
 958   case AMDGPU::S_CMP_LG_I32: return AMDGPU::V_CMP_NE_I32_e32;
 959   case AMDGPU::S_CMP_GT_I32: return AMDGPU::V_CMP_GT_I32_e32;
 960   case AMDGPU::S_CMP_GE_I32: return AMDGPU::V_CMP_GE_I32_e32;
 961   case AMDGPU::S_CMP_LT_I32: return AMDGPU::V_CMP_LT_I32_e32;
 962   case AMDGPU::S_CMP_LE_I32: return AMDGPU::V_CMP_LE_I32_e32;
 963   case AMDGPU::S_LOAD_DWORD_IMM:
 964   case AMDGPU::S_LOAD_DWORD_SGPR: return AMDGPU::BUFFER_LOAD_DWORD_ADDR64;
 965   case AMDGPU::S_LOAD_DWORDX2_IMM:
 966   case AMDGPU::S_LOAD_DWORDX2_SGPR: return AMDGPU::BUFFER_LOAD_DWORDX2_ADDR64;
 967   case AMDGPU::S_LOAD_DWORDX4_IMM:
 968   case AMDGPU::S_LOAD_DWORDX4_SGPR: return AMDGPU::BUFFER_LOAD_DWORDX4_ADDR64;
 969   case AMDGPU::S_BCNT1_I32_B32: return AMDGPU::V_BCNT_U32_B32_e32;
 970   case AMDGPU::S_FF1_I32_B32: return AMDGPU::V_FFBL_B32_e32;
 971   case AMDGPU::S_FLBIT_I32_B32: return AMDGPU::V_FFBH_U32_e32;
 972   }
 973 }
 974
 975 bool SIInstrInfo::isSALUOpSupportedOnVALU(const MachineInstr &MI) const {
 976   return getVALUOp(MI) != AMDGPU::INSTRUCTION_LIST_END;
 977 }
 978
 979 const TargetRegisterClass *SIInstrInfo::getOpRegClass(const MachineInstr &MI,
 980                                                       unsigned OpNo) const {
 981   const MachineRegisterInfo &MRI = MI.getParent()->getParent()->getRegInfo();
 982   const MCInstrDesc &Desc = get(MI.getOpcode());
 983   if (MI.isVariadic() || OpNo >= Desc.getNumOperands() ||
 984       Desc.OpInfo[OpNo].RegClass == -1)
 985     return MRI.getRegClass(MI.getOperand(OpNo).getReg());
 986
 987   unsigned RCID = Desc.OpInfo[OpNo].RegClass;
 988   return RI.getRegClass(RCID);
 989 }
 990
 991 bool SIInstrInfo::canReadVGPR(const MachineInstr &MI, unsigned OpNo) const {
 992   switch (MI.getOpcode()) {
 993   case AMDGPU::COPY:
 994   case AMDGPU::REG_SEQUENCE:
 995   case AMDGPU::PHI:
 996   case AMDGPU::INSERT_SUBREG:
 997     return RI.hasVGPRs(getOpRegClass(MI, 0));
 998   default:
 999     return RI.hasVGPRs(getOpRegClass(MI, OpNo));
1000   }
1001 }
1002
1003 void SIInstrInfo::legalizeOpWithMove(MachineInstr *MI, unsigned OpIdx) const {
1004   MachineBasicBlock::iterator I = MI;
1005   MachineOperand &MO = MI->getOperand(OpIdx);
1006   MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1007   unsigned RCID = get(MI->getOpcode()).OpInfo[OpIdx].RegClass;
1008   const TargetRegisterClass *RC = RI.getRegClass(RCID);
1009   unsigned Opcode = AMDGPU::V_MOV_B32_e32;
1010   if (MO.isReg()) {
1011     Opcode = AMDGPU::COPY;
1012   } else if (RI.isSGPRClass(RC)) {
1013     Opcode = AMDGPU::S_MOV_B32;
1014   }
1015
1016   const TargetRegisterClass *VRC = RI.getEquivalentVGPRClass(RC);
1017   if (RI.getCommonSubClass(&AMDGPU::VReg_64RegClass, VRC)) {
1018     VRC = &AMDGPU::VReg_64RegClass;
1019   } else {
1020     VRC = &AMDGPU::VReg_32RegClass;
1021   }
1022   unsigned Reg = MRI.createVirtualRegister(VRC);
1023   BuildMI(*MI->getParent(), I, MI->getParent()->findDebugLoc(I), get(Opcode),
1024           Reg).addOperand(MO);
1025   MO.ChangeToRegister(Reg, false);
1026 }
1027
1028 unsigned SIInstrInfo::buildExtractSubReg(MachineBasicBlock::iterator MI,
1029                                          MachineRegisterInfo &MRI,
1030                                          MachineOperand &SuperReg,
1031                                          const TargetRegisterClass *SuperRC,
1032                                          unsigned SubIdx,
1033                                          const TargetRegisterClass *SubRC)
1034                                          const {
1035   assert(SuperReg.isReg());
1036
1037   unsigned NewSuperReg = MRI.createVirtualRegister(SuperRC);
1038   unsigned SubReg = MRI.createVirtualRegister(SubRC);
1039
1040   // Just in case the super register is itself a sub-register, copy it to a new
1041   // value so we don't need to worry about merging its subreg index with the
1042   // SubIdx passed to this function. The register coalescer should be able to
1043   // eliminate this extra copy.
1044   BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(TargetOpcode::COPY),
1045           NewSuperReg)
1046           .addOperand(SuperReg);
1047
1048   BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(TargetOpcode::COPY),
1049           SubReg)
1050           .addReg(NewSuperReg, 0, SubIdx);
1051   return SubReg;
1052 }
1053
1054 MachineOperand SIInstrInfo::buildExtractSubRegOrImm(
1055   MachineBasicBlock::iterator MII,
1056   MachineRegisterInfo &MRI,
1057   MachineOperand &Op,
1058   const TargetRegisterClass *SuperRC,
1059   unsigned SubIdx,
1060   const TargetRegisterClass *SubRC) const {
1061   if (Op.isImm()) {
1062     // XXX - Is there a better way to do this?
1063     if (SubIdx == AMDGPU::sub0)
1064       return MachineOperand::CreateImm(Op.getImm() & 0xFFFFFFFF);
1065     if (SubIdx == AMDGPU::sub1)
1066       return MachineOperand::CreateImm(Op.getImm() >> 32);
1067
1068     llvm_unreachable("Unhandled register index for immediate");
1069   }
1070
1071   unsigned SubReg = buildExtractSubReg(MII, MRI, Op, SuperRC,
1072                                        SubIdx, SubRC);
1073   return MachineOperand::CreateReg(SubReg, false);
1074 }
1075
1076 unsigned SIInstrInfo::split64BitImm(SmallVectorImpl<MachineInstr *> &Worklist,
1077                                     MachineBasicBlock::iterator MI,
1078                                     MachineRegisterInfo &MRI,
1079                                     const TargetRegisterClass *RC,
1080                                     const MachineOperand &Op) const {
1081   MachineBasicBlock *MBB = MI->getParent();
1082   DebugLoc DL = MI->getDebugLoc();
1083   unsigned LoDst = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1084   unsigned HiDst = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1085   unsigned Dst = MRI.createVirtualRegister(RC);
1086
1087   MachineInstr *Lo = BuildMI(*MBB, MI, DL, get(AMDGPU::S_MOV_B32),
1088                              LoDst)
1089     .addImm(Op.getImm() & 0xFFFFFFFF);
1090   MachineInstr *Hi = BuildMI(*MBB, MI, DL, get(AMDGPU::S_MOV_B32),
1091                              HiDst)
1092     .addImm(Op.getImm() >> 32);
1093
1094   BuildMI(*MBB, MI, DL, get(TargetOpcode::REG_SEQUENCE), Dst)
1095     .addReg(LoDst)
1096     .addImm(AMDGPU::sub0)
1097     .addReg(HiDst)
1098     .addImm(AMDGPU::sub1);
1099
1100   Worklist.push_back(Lo);
1101   Worklist.push_back(Hi);
1102
1103   return Dst;
1104 }
1105
1106 bool SIInstrInfo::isOperandLegal(const MachineInstr *MI, unsigned OpIdx,
1107                                  const MachineOperand *MO) const {
1108   const MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1109   const MCInstrDesc &InstDesc = get(MI->getOpcode());
1110   const MCOperandInfo &OpInfo = InstDesc.OpInfo[OpIdx];
1111   const TargetRegisterClass *DefinedRC =
1112       OpInfo.RegClass != -1 ? RI.getRegClass(OpInfo.RegClass) : nullptr;
1113   if (!MO)
1114     MO = &MI->getOperand(OpIdx);
1115
1116   if (MO->isReg()) {
1117     assert(DefinedRC);
1118     const TargetRegisterClass *RC = MRI.getRegClass(MO->getReg());
1119     return RI.getCommonSubClass(RC, RI.getRegClass(OpInfo.RegClass));
1120   }
1121
1122
1123   // Handle non-register types that are treated like immediates.
1124   assert(MO->isImm() || MO->isFPImm() || MO->isTargetIndex() || MO->isFI());
1125
1126   if (!DefinedRC)
1127     // This opperand expects an immediate
1128     return true;
1129
1130   return RI.regClassCanUseImmediate(DefinedRC);
1131 }
1132
1133 void SIInstrInfo::legalizeOperands(MachineInstr *MI) const {
1134   MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1135
1136   int Src0Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
1137                                            AMDGPU::OpName::src0);
1138   int Src1Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
1139                                            AMDGPU::OpName::src1);
1140   int Src2Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
1141                                            AMDGPU::OpName::src2);
1142
1143   // Legalize VOP2
1144   if (isVOP2(MI->getOpcode()) && Src1Idx != -1) {
1145     // Legalize src0
1146     if (!isOperandLegal(MI, Src0Idx))
1147       legalizeOpWithMove(MI, Src0Idx);
1148
1149     // Legalize src1
1150     if (isOperandLegal(MI, Src1Idx))
1151       return;
1152
1153     // Usually src0 of VOP2 instructions allow more types of inputs
1154     // than src1, so try to commute the instruction to decrease our
1155     // chances of having to insert a MOV instruction to legalize src1.
1156     if (MI->isCommutable()) {
1157       if (commuteInstruction(MI))
1158         // If we are successful in commuting, then we know MI is legal, so
1159         // we are done.
1160         return;
1161     }
1162
1163     legalizeOpWithMove(MI, Src1Idx);
1164     return;
1165   }
1166
1167   // XXX - Do any VOP3 instructions read VCC?
1168   // Legalize VOP3
1169   if (isVOP3(MI->getOpcode())) {
1170     int VOP3Idx[3] = {Src0Idx, Src1Idx, Src2Idx};
1171     unsigned SGPRReg = AMDGPU::NoRegister;
1172     for (unsigned i = 0; i < 3; ++i) {
1173       int Idx = VOP3Idx[i];
1174       if (Idx == -1)
1175         continue;
1176       MachineOperand &MO = MI->getOperand(Idx);
1177
1178       if (MO.isReg()) {
1179         if (!RI.isSGPRClass(MRI.getRegClass(MO.getReg())))
1180           continue; // VGPRs are legal
1181
1182         assert(MO.getReg() != AMDGPU::SCC && "SCC operand to VOP3 instruction");
1183
1184         if (SGPRReg == AMDGPU::NoRegister || SGPRReg == MO.getReg()) {
1185           SGPRReg = MO.getReg();
1186           // We can use one SGPR in each VOP3 instruction.
1187           continue;
1188         }
1189       } else if (!isLiteralConstant(MO)) {
1190         // If it is not a register and not a literal constant, then it must be
1191         // an inline constant which is always legal.
1192         continue;
1193       }
1194       // If we make it this far, then the operand is not legal and we must
1195       // legalize it.
1196       legalizeOpWithMove(MI, Idx);
1197     }
1198   }
1199
1200   // Legalize REG_SEQUENCE and PHI
1201   // The register class of the operands much be the same type as the register
1202   // class of the output.
1203   if (MI->getOpcode() == AMDGPU::REG_SEQUENCE ||
1204       MI->getOpcode() == AMDGPU::PHI) {
1205     const TargetRegisterClass *RC = nullptr, *SRC = nullptr, *VRC = nullptr;
1206     for (unsigned i = 1, e = MI->getNumOperands(); i != e; i+=2) {
1207       if (!MI->getOperand(i).isReg() ||
1208           !TargetRegisterInfo::isVirtualRegister(MI->getOperand(i).getReg()))
1209         continue;
1210       const TargetRegisterClass *OpRC =
1211               MRI.getRegClass(MI->getOperand(i).getReg());
1212       if (RI.hasVGPRs(OpRC)) {
1213         VRC = OpRC;
1214       } else {
1215         SRC = OpRC;
1216       }
1217     }
1218
1219     // If any of the operands are VGPR registers, then they all most be
1220     // otherwise we will create illegal VGPR->SGPR copies when legalizing
1221     // them.
1222     if (VRC || !RI.isSGPRClass(getOpRegClass(*MI, 0))) {
1223       if (!VRC) {
1224         assert(SRC);
1225         VRC = RI.getEquivalentVGPRClass(SRC);
1226       }
1227       RC = VRC;
1228     } else {
1229       RC = SRC;
1230     }
1231
1232     // Update all the operands so they have the same type.
1233     for (unsigned i = 1, e = MI->getNumOperands(); i != e; i+=2) {
1234       if (!MI->getOperand(i).isReg() ||
1235           !TargetRegisterInfo::isVirtualRegister(MI->getOperand(i).getReg()))
1236         continue;
1237       unsigned DstReg = MRI.createVirtualRegister(RC);
1238       MachineBasicBlock *InsertBB;
1239       MachineBasicBlock::iterator Insert;
1240       if (MI->getOpcode() == AMDGPU::REG_SEQUENCE) {
1241         InsertBB = MI->getParent();
1242         Insert = MI;
1243       } else {
1244         // MI is a PHI instruction.
1245         InsertBB = MI->getOperand(i + 1).getMBB();
1246         Insert = InsertBB->getFirstTerminator();
1247       }
1248       BuildMI(*InsertBB, Insert, MI->getDebugLoc(),
1249               get(AMDGPU::COPY), DstReg)
1250               .addOperand(MI->getOperand(i));
1251       MI->getOperand(i).setReg(DstReg);
1252     }
1253   }
1254
1255   // Legalize INSERT_SUBREG
1256   // src0 must have the same register class as dst
1257   if (MI->getOpcode() == AMDGPU::INSERT_SUBREG) {
1258     unsigned Dst = MI->getOperand(0).getReg();
1259     unsigned Src0 = MI->getOperand(1).getReg();
1260     const TargetRegisterClass *DstRC = MRI.getRegClass(Dst);
1261     const TargetRegisterClass *Src0RC = MRI.getRegClass(Src0);
1262     if (DstRC != Src0RC) {
1263       MachineBasicBlock &MBB = *MI->getParent();
1264       unsigned NewSrc0 = MRI.createVirtualRegister(DstRC);
1265       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::COPY), NewSrc0)
1266               .addReg(Src0);
1267       MI->getOperand(1).setReg(NewSrc0);
1268     }
1269     return;
1270   }
1271
1272   // Legalize MUBUF* instructions
1273   // FIXME: If we start using the non-addr64 instructions for compute, we
1274   // may need to legalize them here.
1275   int SRsrcIdx =
1276       AMDGPU::getNamedOperandIdx(MI->getOpcode(), AMDGPU::OpName::srsrc);
1277   if (SRsrcIdx != -1) {
1278     // We have an MUBUF instruction
1279     MachineOperand *SRsrc = &MI->getOperand(SRsrcIdx);
1280     unsigned SRsrcRC = get(MI->getOpcode()).OpInfo[SRsrcIdx].RegClass;
1281     if (RI.getCommonSubClass(MRI.getRegClass(SRsrc->getReg()),
1282                                              RI.getRegClass(SRsrcRC))) {
1283       // The operands are legal.
1284       // FIXME: We may need to legalize operands besided srsrc.
1285       return;
1286     }
1287
1288     MachineBasicBlock &MBB = *MI->getParent();
1289     // Extract the the ptr from the resource descriptor.
1290
1291     // SRsrcPtrLo = srsrc:sub0
1292     unsigned SRsrcPtrLo = buildExtractSubReg(MI, MRI, *SRsrc,
1293         &AMDGPU::VReg_128RegClass, AMDGPU::sub0, &AMDGPU::VReg_32RegClass);
1294
1295     // SRsrcPtrHi = srsrc:sub1
1296     unsigned SRsrcPtrHi = buildExtractSubReg(MI, MRI, *SRsrc,
1297         &AMDGPU::VReg_128RegClass, AMDGPU::sub1, &AMDGPU::VReg_32RegClass);
1298
1299     // Create an empty resource descriptor
1300     unsigned Zero64 = MRI.createVirtualRegister(&AMDGPU::SReg_64RegClass);
1301     unsigned SRsrcFormatLo = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1302     unsigned SRsrcFormatHi = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1303     unsigned NewSRsrc = MRI.createVirtualRegister(&AMDGPU::SReg_128RegClass);
1304
1305     // Zero64 = 0
1306     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B64),
1307             Zero64)
1308             .addImm(0);
1309
1310     // SRsrcFormatLo = RSRC_DATA_FORMAT{31-0}
1311     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1312             SRsrcFormatLo)
1313             .addImm(AMDGPU::RSRC_DATA_FORMAT & 0xFFFFFFFF);
1314
1315     // SRsrcFormatHi = RSRC_DATA_FORMAT{63-32}
1316     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1317             SRsrcFormatHi)
1318             .addImm(AMDGPU::RSRC_DATA_FORMAT >> 32);
1319
1320     // NewSRsrc = {Zero64, SRsrcFormat}
1321     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE),
1322             NewSRsrc)
1323             .addReg(Zero64)
1324             .addImm(AMDGPU::sub0_sub1)
1325             .addReg(SRsrcFormatLo)
1326             .addImm(AMDGPU::sub2)
1327             .addReg(SRsrcFormatHi)
1328             .addImm(AMDGPU::sub3);
1329
1330     MachineOperand *VAddr = getNamedOperand(*MI, AMDGPU::OpName::vaddr);
1331     unsigned NewVAddr = MRI.createVirtualRegister(&AMDGPU::VReg_64RegClass);
1332     unsigned NewVAddrLo;
1333     unsigned NewVAddrHi;
1334     if (VAddr) {
1335       // This is already an ADDR64 instruction so we need to add the pointer
1336       // extracted from the resource descriptor to the current value of VAddr.
1337       NewVAddrLo = MRI.createVirtualRegister(&AMDGPU::VReg_32RegClass);
1338       NewVAddrHi = MRI.createVirtualRegister(&AMDGPU::VReg_32RegClass);
1339
1340       // NewVaddrLo = SRsrcPtrLo + VAddr:sub0
1341       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::V_ADD_I32_e32),
1342               NewVAddrLo)
1343               .addReg(SRsrcPtrLo)
1344               .addReg(VAddr->getReg(), 0, AMDGPU::sub0)
1345               .addReg(AMDGPU::VCC, RegState::ImplicitDefine);
1346
1347       // NewVaddrHi = SRsrcPtrHi + VAddr:sub1
1348       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::V_ADDC_U32_e32),
1349               NewVAddrHi)
1350               .addReg(SRsrcPtrHi)
1351               .addReg(VAddr->getReg(), 0, AMDGPU::sub1)
1352               .addReg(AMDGPU::VCC, RegState::ImplicitDefine)
1353               .addReg(AMDGPU::VCC, RegState::Implicit);
1354
1355     } else {
1356       // This instructions is the _OFFSET variant, so we need to convert it to
1357       // ADDR64.
1358       MachineOperand *VData = getNamedOperand(*MI, AMDGPU::OpName::vdata);
1359       MachineOperand *Offset = getNamedOperand(*MI, AMDGPU::OpName::offset);
1360       MachineOperand *SOffset = getNamedOperand(*MI, AMDGPU::OpName::soffset);
1361       assert(SOffset->isImm() && SOffset->getImm() == 0 && "Legalizing MUBUF "
1362              "with non-zero soffset is not implemented");
1363       (void)SOffset;
1364
1365       // Create the new instruction.
1366       unsigned Addr64Opcode = AMDGPU::getAddr64Inst(MI->getOpcode());
1367       MachineInstr *Addr64 =
1368           BuildMI(MBB, MI, MI->getDebugLoc(), get(Addr64Opcode))
1369                   .addOperand(*VData)
1370                   .addOperand(*SRsrc)
1371                   .addReg(AMDGPU::NoRegister) // Dummy value for vaddr.
1372                                               // This will be replaced later
1373                                               // with the new value of vaddr.
1374                   .addOperand(*Offset);
1375
1376       MI->removeFromParent();
1377       MI = Addr64;
1378
1379       NewVAddrLo = SRsrcPtrLo;
1380       NewVAddrHi = SRsrcPtrHi;
1381       VAddr = getNamedOperand(*MI, AMDGPU::OpName::vaddr);
1382       SRsrc = getNamedOperand(*MI, AMDGPU::OpName::srsrc);
1383     }
1384
1385     // NewVaddr = {NewVaddrHi, NewVaddrLo}
1386     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE),
1387             NewVAddr)
1388             .addReg(NewVAddrLo)
1389             .addImm(AMDGPU::sub0)
1390             .addReg(NewVAddrHi)
1391             .addImm(AMDGPU::sub1);
1392
1393
1394     // Update the instruction to use NewVaddr
1395     VAddr->setReg(NewVAddr);
1396     // Update the instruction to use NewSRsrc
1397     SRsrc->setReg(NewSRsrc);
1398   }
1399 }
1400
1401 void SIInstrInfo::splitSMRD(MachineInstr *MI,
1402                             const TargetRegisterClass *HalfRC,
1403                             unsigned HalfImmOp, unsigned HalfSGPROp,
1404                             MachineInstr *&Lo, MachineInstr *&Hi) const {
1405
1406   DebugLoc DL = MI->getDebugLoc();
1407   MachineBasicBlock *MBB = MI->getParent();
1408   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
1409   unsigned RegLo = MRI.createVirtualRegister(HalfRC);
1410   unsigned RegHi = MRI.createVirtualRegister(HalfRC);
1411   unsigned HalfSize = HalfRC->getSize();
1412   const MachineOperand *OffOp =
1413       getNamedOperand(*MI, AMDGPU::OpName::offset);
1414   const MachineOperand *SBase = getNamedOperand(*MI, AMDGPU::OpName::sbase);
1415
1416   if (OffOp) {
1417     // Handle the _IMM variant
1418     unsigned LoOffset = OffOp->getImm();
1419     unsigned HiOffset = LoOffset + (HalfSize / 4);
1420     Lo = BuildMI(*MBB, MI, DL, get(HalfImmOp), RegLo)
1421                   .addOperand(*SBase)
1422                   .addImm(LoOffset);
1423
1424     if (!isUInt<8>(HiOffset)) {
1425       unsigned OffsetSGPR =
1426           MRI.createVirtualRegister(&AMDGPU::SReg_32RegClass);
1427       BuildMI(*MBB, MI, DL, get(AMDGPU::S_MOV_B32), OffsetSGPR)
1428               .addImm(HiOffset << 2);  // The immediate offset is in dwords,
1429                                        // but offset in register is in bytes.
1430       Hi = BuildMI(*MBB, MI, DL, get(HalfSGPROp), RegHi)
1431                     .addOperand(*SBase)
1432                     .addReg(OffsetSGPR);
1433     } else {
1434       Hi = BuildMI(*MBB, MI, DL, get(HalfImmOp), RegHi)
1435                      .addOperand(*SBase)
1436                      .addImm(HiOffset);
1437     }
1438   } else {
1439     // Handle the _SGPR variant
1440     MachineOperand *SOff = getNamedOperand(*MI, AMDGPU::OpName::soff);
1441     Lo = BuildMI(*MBB, MI, DL, get(HalfSGPROp), RegLo)
1442                   .addOperand(*SBase)
1443                   .addOperand(*SOff);
1444     unsigned OffsetSGPR = MRI.createVirtualRegister(&AMDGPU::SReg_32RegClass);
1445     BuildMI(*MBB, MI, DL, get(AMDGPU::S_ADD_I32), OffsetSGPR)
1446             .addOperand(*SOff)
1447             .addImm(HalfSize);
1448     Hi = BuildMI(*MBB, MI, DL, get(HalfSGPROp))
1449                   .addOperand(*SBase)
1450                   .addReg(OffsetSGPR);
1451   }
1452
1453   unsigned SubLo, SubHi;
1454   switch (HalfSize) {
1455     case 4:
1456       SubLo = AMDGPU::sub0;
1457       SubHi = AMDGPU::sub1;
1458       break;
1459     case 8:
1460       SubLo = AMDGPU::sub0_sub1;
1461       SubHi = AMDGPU::sub2_sub3;
1462       break;
1463     case 16:
1464       SubLo = AMDGPU::sub0_sub1_sub2_sub3;
1465       SubHi = AMDGPU::sub4_sub5_sub6_sub7;
1466       break;
1467     case 32:
1468       SubLo = AMDGPU::sub0_sub1_sub2_sub3_sub4_sub5_sub6_sub7;
1469       SubHi = AMDGPU::sub8_sub9_sub10_sub11_sub12_sub13_sub14_sub15;
1470       break;
1471     default:
1472       llvm_unreachable("Unhandled HalfSize");
1473   }
1474
1475   BuildMI(*MBB, MI, DL, get(AMDGPU::REG_SEQUENCE))
1476           .addOperand(MI->getOperand(0))
1477           .addReg(RegLo)
1478           .addImm(SubLo)
1479           .addReg(RegHi)
1480           .addImm(SubHi);
1481 }
1482
1483 void SIInstrInfo::moveSMRDToVALU(MachineInstr *MI, MachineRegisterInfo &MRI) const {
1484   MachineBasicBlock *MBB = MI->getParent();
1485   switch (MI->getOpcode()) {
1486     case AMDGPU::S_LOAD_DWORD_IMM:
1487     case AMDGPU::S_LOAD_DWORD_SGPR:
1488     case AMDGPU::S_LOAD_DWORDX2_IMM:
1489     case AMDGPU::S_LOAD_DWORDX2_SGPR:
1490     case AMDGPU::S_LOAD_DWORDX4_IMM:
1491     case AMDGPU::S_LOAD_DWORDX4_SGPR: {
1492       unsigned NewOpcode = getVALUOp(*MI);
1493       unsigned RegOffset;
1494       unsigned ImmOffset;
1495
1496       if (MI->getOperand(2).isReg()) {
1497         RegOffset = MI->getOperand(2).getReg();
1498         ImmOffset = 0;
1499       } else {
1500         assert(MI->getOperand(2).isImm());
1501         // SMRD instructions take a dword offsets and MUBUF instructions
1502         // take a byte offset.
1503         ImmOffset = MI->getOperand(2).getImm() << 2;
1504         RegOffset = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1505         if (isUInt<12>(ImmOffset)) {
1506           BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1507                   RegOffset)
1508                   .addImm(0);
1509         } else {
1510           BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1511                   RegOffset)
1512                   .addImm(ImmOffset);
1513           ImmOffset = 0;
1514         }
1515       }
1516
1517       unsigned SRsrc = MRI.createVirtualRegister(&AMDGPU::SReg_128RegClass);
1518       unsigned DWord0 = RegOffset;
1519       unsigned DWord1 = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1520       unsigned DWord2 = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1521       unsigned DWord3 = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1522
1523       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32), DWord1)
1524               .addImm(0);
1525       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32), DWord2)
1526               .addImm(AMDGPU::RSRC_DATA_FORMAT & 0xFFFFFFFF);
1527       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32), DWord3)
1528               .addImm(AMDGPU::RSRC_DATA_FORMAT >> 32);
1529       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE), SRsrc)
1530               .addReg(DWord0)
1531               .addImm(AMDGPU::sub0)
1532               .addReg(DWord1)
1533               .addImm(AMDGPU::sub1)
1534               .addReg(DWord2)
1535               .addImm(AMDGPU::sub2)
1536               .addReg(DWord3)
1537               .addImm(AMDGPU::sub3);
1538       MI->setDesc(get(NewOpcode));
1539       if (MI->getOperand(2).isReg()) {
1540         MI->getOperand(2).setReg(MI->getOperand(1).getReg());
1541       } else {
1542         MI->getOperand(2).ChangeToRegister(MI->getOperand(1).getReg(), false);
1543       }
1544       MI->getOperand(1).setReg(SRsrc);
1545       MI->addOperand(*MBB->getParent(), MachineOperand::CreateImm(ImmOffset));
1546
1547       const TargetRegisterClass *NewDstRC =
1548           RI.getRegClass(get(NewOpcode).OpInfo[0].RegClass);
1549
1550       unsigned DstReg = MI->getOperand(0).getReg();
1551       unsigned NewDstReg = MRI.createVirtualRegister(NewDstRC);
1552       MRI.replaceRegWith(DstReg, NewDstReg);
1553       break;
1554     }
1555     case AMDGPU::S_LOAD_DWORDX8_IMM:
1556     case AMDGPU::S_LOAD_DWORDX8_SGPR: {
1557       MachineInstr *Lo, *Hi;
1558       splitSMRD(MI, &AMDGPU::SReg_128RegClass, AMDGPU::S_LOAD_DWORDX4_IMM,
1559                 AMDGPU::S_LOAD_DWORDX4_SGPR, Lo, Hi);
1560       MI->eraseFromParent();
1561       moveSMRDToVALU(Lo, MRI);
1562       moveSMRDToVALU(Hi, MRI);
1563       break;
1564     }
1565
1566     case AMDGPU::S_LOAD_DWORDX16_IMM:
1567     case AMDGPU::S_LOAD_DWORDX16_SGPR: {
1568       MachineInstr *Lo, *Hi;
1569       splitSMRD(MI, &AMDGPU::SReg_256RegClass, AMDGPU::S_LOAD_DWORDX8_IMM,
1570                 AMDGPU::S_LOAD_DWORDX8_SGPR, Lo, Hi);
1571       MI->eraseFromParent();
1572       moveSMRDToVALU(Lo, MRI);
1573       moveSMRDToVALU(Hi, MRI);
1574       break;
1575     }
1576   }
1577 }
1578
1579 void SIInstrInfo::moveToVALU(MachineInstr &TopInst) const {
1580   SmallVector<MachineInstr *, 128> Worklist;
1581   Worklist.push_back(&TopInst);
1582
1583   while (!Worklist.empty()) {
1584     MachineInstr *Inst = Worklist.pop_back_val();
1585     MachineBasicBlock *MBB = Inst->getParent();
1586     MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
1587
1588     unsigned Opcode = Inst->getOpcode();
1589     unsigned NewOpcode = getVALUOp(*Inst);
1590
1591     // Handle some special cases
1592     switch (Opcode) {
1593     default:
1594       if (isSMRD(Inst->getOpcode())) {
1595         moveSMRDToVALU(Inst, MRI);
1596       }
1597       break;
1598     case AMDGPU::S_MOV_B64: {
1599       DebugLoc DL = Inst->getDebugLoc();
1600
1601       // If the source operand is a register we can replace this with a
1602       // copy.
1603       if (Inst->getOperand(1).isReg()) {
1604         MachineInstr *Copy = BuildMI(*MBB, Inst, DL, get(TargetOpcode::COPY))
1605           .addOperand(Inst->getOperand(0))
1606           .addOperand(Inst->getOperand(1));
1607         Worklist.push_back(Copy);
1608       } else {
1609         // Otherwise, we need to split this into two movs, because there is
1610         // no 64-bit VALU move instruction.
1611         unsigned Reg = Inst->getOperand(0).getReg();
1612         unsigned Dst = split64BitImm(Worklist,
1613                                      Inst,
1614                                      MRI,
1615                                      MRI.getRegClass(Reg),
1616                                      Inst->getOperand(1));
1617         MRI.replaceRegWith(Reg, Dst);
1618       }
1619       Inst->eraseFromParent();
1620       continue;
1621     }
1622     case AMDGPU::S_AND_B64:
1623       splitScalar64BitBinaryOp(Worklist, Inst, AMDGPU::S_AND_B32);
1624       Inst->eraseFromParent();
1625       continue;
1626
1627     case AMDGPU::S_OR_B64:
1628       splitScalar64BitBinaryOp(Worklist, Inst, AMDGPU::S_OR_B32);
1629       Inst->eraseFromParent();
1630       continue;
1631
1632     case AMDGPU::S_XOR_B64:
1633       splitScalar64BitBinaryOp(Worklist, Inst, AMDGPU::S_XOR_B32);
1634       Inst->eraseFromParent();
1635       continue;
1636
1637     case AMDGPU::S_NOT_B64:
1638       splitScalar64BitUnaryOp(Worklist, Inst, AMDGPU::S_NOT_B32);
1639       Inst->eraseFromParent();
1640       continue;
1641
1642     case AMDGPU::S_BCNT1_I32_B64:
1643       splitScalar64BitBCNT(Worklist, Inst);
1644       Inst->eraseFromParent();
1645       continue;
1646
1647     case AMDGPU::S_BFE_U64:
1648     case AMDGPU::S_BFE_I64:
1649     case AMDGPU::S_BFM_B64:
1650       llvm_unreachable("Moving this op to VALU not implemented");
1651     }
1652
1653     if (NewOpcode == AMDGPU::INSTRUCTION_LIST_END) {
1654       // We cannot move this instruction to the VALU, so we should try to
1655       // legalize its operands instead.
1656       legalizeOperands(Inst);
1657       continue;
1658     }
1659
1660     // Use the new VALU Opcode.
1661     const MCInstrDesc &NewDesc = get(NewOpcode);
1662     Inst->setDesc(NewDesc);
1663
1664     // Remove any references to SCC. Vector instructions can't read from it, and
1665     // We're just about to add the implicit use / defs of VCC, and we don't want
1666     // both.
1667     for (unsigned i = Inst->getNumOperands() - 1; i > 0; --i) {
1668       MachineOperand &Op = Inst->getOperand(i);
1669       if (Op.isReg() && Op.getReg() == AMDGPU::SCC)
1670         Inst->RemoveOperand(i);
1671     }
1672
1673     if (Opcode == AMDGPU::S_SEXT_I32_I8 || Opcode == AMDGPU::S_SEXT_I32_I16) {
1674       // We are converting these to a BFE, so we need to add the missing
1675       // operands for the size and offset.
1676       unsigned Size = (Opcode == AMDGPU::S_SEXT_I32_I8) ? 8 : 16;
1677       Inst->addOperand(MachineOperand::CreateImm(0));
1678       Inst->addOperand(MachineOperand::CreateImm(Size));
1679
1680     } else if (Opcode == AMDGPU::S_BCNT1_I32_B32) {
1681       // The VALU version adds the second operand to the result, so insert an
1682       // extra 0 operand.
1683       Inst->addOperand(MachineOperand::CreateImm(0));
1684     }
1685
1686     addDescImplicitUseDef(NewDesc, Inst);
1687
1688     if (Opcode == AMDGPU::S_BFE_I32 || Opcode == AMDGPU::S_BFE_U32) {
1689       const MachineOperand &OffsetWidthOp = Inst->getOperand(2);
1690       // If we need to move this to VGPRs, we need to unpack the second operand
1691       // back into the 2 separate ones for bit offset and width.
1692       assert(OffsetWidthOp.isImm() &&
1693              "Scalar BFE is only implemented for constant width and offset");
1694       uint32_t Imm = OffsetWidthOp.getImm();
1695
1696       uint32_t Offset = Imm & 0x3f; // Extract bits [5:0].
1697       uint32_t BitWidth = (Imm & 0x7f0000) >> 16; // Extract bits [22:16].
1698       Inst->RemoveOperand(2); // Remove old immediate.
1699       Inst->addOperand(MachineOperand::CreateImm(Offset));
1700       Inst->addOperand(MachineOperand::CreateImm(BitWidth));
1701     }
1702
1703     // Update the destination register class.
1704
1705     const TargetRegisterClass *NewDstRC = getOpRegClass(*Inst, 0);
1706
1707     switch (Opcode) {
1708       // For target instructions, getOpRegClass just returns the virtual
1709       // register class associated with the operand, so we need to find an
1710       // equivalent VGPR register class in order to move the instruction to the
1711       // VALU.
1712     case AMDGPU::COPY:
1713     case AMDGPU::PHI:
1714     case AMDGPU::REG_SEQUENCE:
1715     case AMDGPU::INSERT_SUBREG:
1716       if (RI.hasVGPRs(NewDstRC))
1717         continue;
1718       NewDstRC = RI.getEquivalentVGPRClass(NewDstRC);
1719       if (!NewDstRC)
1720         continue;
1721       break;
1722     default:
1723       break;
1724     }
1725
1726     unsigned DstReg = Inst->getOperand(0).getReg();
1727     unsigned NewDstReg = MRI.createVirtualRegister(NewDstRC);
1728     MRI.replaceRegWith(DstReg, NewDstReg);
1729
1730     // Legalize the operands
1731     legalizeOperands(Inst);
1732
1733     for (MachineRegisterInfo::use_iterator I = MRI.use_begin(NewDstReg),
1734            E = MRI.use_end(); I != E; ++I) {
1735       MachineInstr &UseMI = *I->getParent();
1736       if (!canReadVGPR(UseMI, I.getOperandNo())) {
1737         Worklist.push_back(&UseMI);
1738       }
1739     }
1740   }
1741 }
1742
1743 //===----------------------------------------------------------------------===//
1744 // Indirect addressing callbacks
1745 //===----------------------------------------------------------------------===//
1746
1747 unsigned SIInstrInfo::calculateIndirectAddress(unsigned RegIndex,
1748                                                  unsigned Channel) const {
1749   assert(Channel == 0);
1750   return RegIndex;
1751 }
1752
1753 const TargetRegisterClass *SIInstrInfo::getIndirectAddrRegClass() const {
1754   return &AMDGPU::VReg_32RegClass;
1755 }
1756
1757 void SIInstrInfo::splitScalar64BitUnaryOp(
1758   SmallVectorImpl<MachineInstr *> &Worklist,
1759   MachineInstr *Inst,
1760   unsigned Opcode) const {
1761   MachineBasicBlock &MBB = *Inst->getParent();
1762   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
1763
1764   MachineOperand &Dest = Inst->getOperand(0);
1765   MachineOperand &Src0 = Inst->getOperand(1);
1766   DebugLoc DL = Inst->getDebugLoc();
1767
1768   MachineBasicBlock::iterator MII = Inst;
1769
1770   const MCInstrDesc &InstDesc = get(Opcode);
1771   const TargetRegisterClass *Src0RC = Src0.isReg() ?
1772     MRI.getRegClass(Src0.getReg()) :
1773     &AMDGPU::SGPR_32RegClass;
1774
1775   const TargetRegisterClass *Src0SubRC = RI.getSubRegClass(Src0RC, AMDGPU::sub0);
1776
1777   MachineOperand SrcReg0Sub0 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
1778                                                        AMDGPU::sub0, Src0SubRC);
1779
1780   const TargetRegisterClass *DestRC = MRI.getRegClass(Dest.getReg());
1781   const TargetRegisterClass *DestSubRC = RI.getSubRegClass(DestRC, AMDGPU::sub0);
1782
1783   unsigned DestSub0 = MRI.createVirtualRegister(DestRC);
1784   MachineInstr *LoHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub0)
1785     .addOperand(SrcReg0Sub0);
1786
1787   MachineOperand SrcReg0Sub1 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
1788                                                        AMDGPU::sub1, Src0SubRC);
1789
1790   unsigned DestSub1 = MRI.createVirtualRegister(DestSubRC);
1791   MachineInstr *HiHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub1)
1792     .addOperand(SrcReg0Sub1);
1793
1794   unsigned FullDestReg = MRI.createVirtualRegister(DestRC);
1795   BuildMI(MBB, MII, DL, get(TargetOpcode::REG_SEQUENCE), FullDestReg)
1796     .addReg(DestSub0)
1797     .addImm(AMDGPU::sub0)
1798     .addReg(DestSub1)
1799     .addImm(AMDGPU::sub1);
1800
1801   MRI.replaceRegWith(Dest.getReg(), FullDestReg);
1802
1803   // Try to legalize the operands in case we need to swap the order to keep it
1804   // valid.
1805   Worklist.push_back(LoHalf);
1806   Worklist.push_back(HiHalf);
1807 }
1808
1809 void SIInstrInfo::splitScalar64BitBinaryOp(
1810   SmallVectorImpl<MachineInstr *> &Worklist,
1811   MachineInstr *Inst,
1812   unsigned Opcode) const {
1813   MachineBasicBlock &MBB = *Inst->getParent();
1814   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
1815
1816   MachineOperand &Dest = Inst->getOperand(0);
1817   MachineOperand &Src0 = Inst->getOperand(1);
1818   MachineOperand &Src1 = Inst->getOperand(2);
1819   DebugLoc DL = Inst->getDebugLoc();
1820
1821   MachineBasicBlock::iterator MII = Inst;
1822
1823   const MCInstrDesc &InstDesc = get(Opcode);
1824   const TargetRegisterClass *Src0RC = Src0.isReg() ?
1825     MRI.getRegClass(Src0.getReg()) :
1826     &AMDGPU::SGPR_32RegClass;
1827
1828   const TargetRegisterClass *Src0SubRC = RI.getSubRegClass(Src0RC, AMDGPU::sub0);
1829   const TargetRegisterClass *Src1RC = Src1.isReg() ?
1830     MRI.getRegClass(Src1.getReg()) :
1831     &AMDGPU::SGPR_32RegClass;
1832
1833   const TargetRegisterClass *Src1SubRC = RI.getSubRegClass(Src1RC, AMDGPU::sub0);
1834
1835   MachineOperand SrcReg0Sub0 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
1836                                                        AMDGPU::sub0, Src0SubRC);
1837   MachineOperand SrcReg1Sub0 = buildExtractSubRegOrImm(MII, MRI, Src1, Src1RC,
1838                                                        AMDGPU::sub0, Src1SubRC);
1839
1840   const TargetRegisterClass *DestRC = MRI.getRegClass(Dest.getReg());
1841   const TargetRegisterClass *DestSubRC = RI.getSubRegClass(DestRC, AMDGPU::sub0);
1842
1843   unsigned DestSub0 = MRI.createVirtualRegister(DestRC);
1844   MachineInstr *LoHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub0)
1845     .addOperand(SrcReg0Sub0)
1846     .addOperand(SrcReg1Sub0);
1847
1848   MachineOperand SrcReg0Sub1 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
1849                                                        AMDGPU::sub1, Src0SubRC);
1850   MachineOperand SrcReg1Sub1 = buildExtractSubRegOrImm(MII, MRI, Src1, Src1RC,
1851                                                        AMDGPU::sub1, Src1SubRC);
1852
1853   unsigned DestSub1 = MRI.createVirtualRegister(DestSubRC);
1854   MachineInstr *HiHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub1)
1855     .addOperand(SrcReg0Sub1)
1856     .addOperand(SrcReg1Sub1);
1857
1858   unsigned FullDestReg = MRI.createVirtualRegister(DestRC);
1859   BuildMI(MBB, MII, DL, get(TargetOpcode::REG_SEQUENCE), FullDestReg)
1860     .addReg(DestSub0)
1861     .addImm(AMDGPU::sub0)
1862     .addReg(DestSub1)
1863     .addImm(AMDGPU::sub1);
1864
1865   MRI.replaceRegWith(Dest.getReg(), FullDestReg);
1866
1867   // Try to legalize the operands in case we need to swap the order to keep it
1868   // valid.
1869   Worklist.push_back(LoHalf);
1870   Worklist.push_back(HiHalf);
1871 }
1872
1873 void SIInstrInfo::splitScalar64BitBCNT(SmallVectorImpl<MachineInstr *> &Worklist,
1874                                        MachineInstr *Inst) const {
1875   MachineBasicBlock &MBB = *Inst->getParent();
1876   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
1877
1878   MachineBasicBlock::iterator MII = Inst;
1879   DebugLoc DL = Inst->getDebugLoc();
1880
1881   MachineOperand &Dest = Inst->getOperand(0);
1882   MachineOperand &Src = Inst->getOperand(1);
1883
1884   const MCInstrDesc &InstDesc = get(AMDGPU::V_BCNT_U32_B32_e32);
1885   const TargetRegisterClass *SrcRC = Src.isReg() ?
1886     MRI.getRegClass(Src.getReg()) :
1887     &AMDGPU::SGPR_32RegClass;
1888
1889   unsigned MidReg = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
1890   unsigned ResultReg = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
1891
1892   const TargetRegisterClass *SrcSubRC = RI.getSubRegClass(SrcRC, AMDGPU::sub0);
1893
1894   MachineOperand SrcRegSub0 = buildExtractSubRegOrImm(MII, MRI, Src, SrcRC,
1895                                                       AMDGPU::sub0, SrcSubRC);
1896   MachineOperand SrcRegSub1 = buildExtractSubRegOrImm(MII, MRI, Src, SrcRC,
1897                                                       AMDGPU::sub1, SrcSubRC);
1898
1899   MachineInstr *First = BuildMI(MBB, MII, DL, InstDesc, MidReg)
1900     .addOperand(SrcRegSub0)
1901     .addImm(0);
1902
1903   MachineInstr *Second = BuildMI(MBB, MII, DL, InstDesc, ResultReg)
1904     .addOperand(SrcRegSub1)
1905     .addReg(MidReg);
1906
1907   MRI.replaceRegWith(Dest.getReg(), ResultReg);
1908
1909   Worklist.push_back(First);
1910   Worklist.push_back(Second);
1911 }
1912
1913 void SIInstrInfo::addDescImplicitUseDef(const MCInstrDesc &NewDesc,
1914                                         MachineInstr *Inst) const {
1915   // Add the implict and explicit register definitions.
1916   if (NewDesc.ImplicitUses) {
1917     for (unsigned i = 0; NewDesc.ImplicitUses[i]; ++i) {
1918       unsigned Reg = NewDesc.ImplicitUses[i];
1919       Inst->addOperand(MachineOperand::CreateReg(Reg, false, true));
1920     }
1921   }
1922
1923   if (NewDesc.ImplicitDefs) {
1924     for (unsigned i = 0; NewDesc.ImplicitDefs[i]; ++i) {
1925       unsigned Reg = NewDesc.ImplicitDefs[i];
1926       Inst->addOperand(MachineOperand::CreateReg(Reg, true, true));
1927     }
1928   }
1929 }
1930
1931 MachineInstrBuilder SIInstrInfo::buildIndirectWrite(
1932                                    MachineBasicBlock *MBB,
1933                                    MachineBasicBlock::iterator I,
1934                                    unsigned ValueReg,
1935                                    unsigned Address, unsigned OffsetReg) const {
1936   const DebugLoc &DL = MBB->findDebugLoc(I);
1937   unsigned IndirectBaseReg = AMDGPU::VReg_32RegClass.getRegister(
1938                                       getIndirectIndexBegin(*MBB->getParent()));
1939
1940   return BuildMI(*MBB, I, DL, get(AMDGPU::SI_INDIRECT_DST_V1))
1941           .addReg(IndirectBaseReg, RegState::Define)
1942           .addOperand(I->getOperand(0))
1943           .addReg(IndirectBaseReg)
1944           .addReg(OffsetReg)
1945           .addImm(0)
1946           .addReg(ValueReg);
1947 }
1948
1949 MachineInstrBuilder SIInstrInfo::buildIndirectRead(
1950                                    MachineBasicBlock *MBB,
1951                                    MachineBasicBlock::iterator I,
1952                                    unsigned ValueReg,
1953                                    unsigned Address, unsigned OffsetReg) const {
1954   const DebugLoc &DL = MBB->findDebugLoc(I);
1955   unsigned IndirectBaseReg = AMDGPU::VReg_32RegClass.getRegister(
1956                                       getIndirectIndexBegin(*MBB->getParent()));
1957
1958   return BuildMI(*MBB, I, DL, get(AMDGPU::SI_INDIRECT_SRC))
1959           .addOperand(I->getOperand(0))
1960           .addOperand(I->getOperand(1))
1961           .addReg(IndirectBaseReg)
1962           .addReg(OffsetReg)
1963           .addImm(0);
1964
1965 }
1966
1967 void SIInstrInfo::reserveIndirectRegisters(BitVector &Reserved,
1968                                             const MachineFunction &MF) const {
1969   int End = getIndirectIndexEnd(MF);
1970   int Begin = getIndirectIndexBegin(MF);
1971
1972   if (End == -1)
1973     return;
1974
1975
1976   for (int Index = Begin; Index <= End; ++Index)
1977     Reserved.set(AMDGPU::VReg_32RegClass.getRegister(Index));
1978
1979   for (int Index = std::max(0, Begin - 1); Index <= End; ++Index)
1980     Reserved.set(AMDGPU::VReg_64RegClass.getRegister(Index));
1981
1982   for (int Index = std::max(0, Begin - 2); Index <= End; ++Index)
1983     Reserved.set(AMDGPU::VReg_96RegClass.getRegister(Index));
1984
1985   for (int Index = std::max(0, Begin - 3); Index <= End; ++Index)
1986     Reserved.set(AMDGPU::VReg_128RegClass.getRegister(Index));
1987
1988   for (int Index = std::max(0, Begin - 7); Index <= End; ++Index)
1989     Reserved.set(AMDGPU::VReg_256RegClass.getRegister(Index));
1990
1991   for (int Index = std::max(0, Begin - 15); Index <= End; ++Index)
1992     Reserved.set(AMDGPU::VReg_512RegClass.getRegister(Index));
1993 }
1994
1995 MachineOperand *SIInstrInfo::getNamedOperand(MachineInstr &MI,
1996                                                    unsigned OperandName) const {
1997   int Idx = AMDGPU::getNamedOperandIdx(MI.getOpcode(), OperandName);
1998   if (Idx == -1)
1999     return nullptr;
2000
2001   return &MI.getOperand(Idx);
2002 }