lib/Target/R600/SIInstrInfo.cpp

   1 //===-- SIInstrInfo.cpp - SI Instruction Information  ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief SI Implementation of TargetInstrInfo.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15
  16 #include "SIInstrInfo.h"
  17 #include "AMDGPUTargetMachine.h"
  18 #include "SIDefines.h"
  19 #include "SIMachineFunctionInfo.h"
  20 #include "llvm/CodeGen/MachineFrameInfo.h"
  21 #include "llvm/CodeGen/MachineInstrBuilder.h"
  22 #include "llvm/CodeGen/MachineRegisterInfo.h"
  23 #include "llvm/IR/Function.h"
  24 #include "llvm/CodeGen/RegisterScavenging.h"
  25 #include "llvm/MC/MCInstrDesc.h"
  26
  27 using namespace llvm;
  28
  29 SIInstrInfo::SIInstrInfo(const AMDGPUSubtarget &st)
  30   : AMDGPUInstrInfo(st),
  31     RI(st) { }
  32
  33 //===----------------------------------------------------------------------===//
  34 // TargetInstrInfo callbacks
  35 //===----------------------------------------------------------------------===//
  36
  37 static unsigned getNumOperandsNoGlue(SDNode *Node) {
  38   unsigned N = Node->getNumOperands();
  39   while (N && Node->getOperand(N - 1).getValueType() == MVT::Glue)
  40     --N;
  41   return N;
  42 }
  43
  44 static SDValue findChainOperand(SDNode *Load) {
  45   SDValue LastOp = Load->getOperand(getNumOperandsNoGlue(Load) - 1);
  46   assert(LastOp.getValueType() == MVT::Other && "Chain missing from load node");
  47   return LastOp;
  48 }
  49
  50 /// \brief Returns true if both nodes have the same value for the given
  51 ///        operand \p Op, or if both nodes do not have this operand.
  52 static bool nodesHaveSameOperandValue(SDNode *N0, SDNode* N1, unsigned OpName) {
  53   unsigned Opc0 = N0->getMachineOpcode();
  54   unsigned Opc1 = N1->getMachineOpcode();
  55
  56   int Op0Idx = AMDGPU::getNamedOperandIdx(Opc0, OpName);
  57   int Op1Idx = AMDGPU::getNamedOperandIdx(Opc1, OpName);
  58
  59   if (Op0Idx == -1 && Op1Idx == -1)
  60     return true;
  61
  62
  63   if ((Op0Idx == -1 && Op1Idx != -1) ||
  64       (Op1Idx == -1 && Op0Idx != -1))
  65     return false;
  66
  67   // getNamedOperandIdx returns the index for the MachineInstr's operands,
  68   // which includes the result as the first operand. We are indexing into the
  69   // MachineSDNode's operands, so we need to skip the result operand to get
  70   // the real index.
  71   --Op0Idx;
  72   --Op1Idx;
  73
  74   return N0->getOperand(Op0Idx) == N1->getOperand(Op1Idx);
  75 }
  76
  77 bool SIInstrInfo::areLoadsFromSameBasePtr(SDNode *Load0, SDNode *Load1,
  78                                           int64_t &Offset0,
  79                                           int64_t &Offset1) const {
  80   if (!Load0->isMachineOpcode() || !Load1->isMachineOpcode())
  81     return false;
  82
  83   unsigned Opc0 = Load0->getMachineOpcode();
  84   unsigned Opc1 = Load1->getMachineOpcode();
  85
  86   // Make sure both are actually loads.
  87   if (!get(Opc0).mayLoad() || !get(Opc1).mayLoad())
  88     return false;
  89
  90   if (isDS(Opc0) && isDS(Opc1)) {
  91
  92     // FIXME: Handle this case:
  93     if (getNumOperandsNoGlue(Load0) != getNumOperandsNoGlue(Load1))
  94       return false;
  95
  96     // Check base reg.
  97     if (Load0->getOperand(1) != Load1->getOperand(1))
  98       return false;
  99
 100     // Check chain.
 101     if (findChainOperand(Load0) != findChainOperand(Load1))
 102       return false;
 103
 104     // Skip read2 / write2 variants for simplicity.
 105     // TODO: We should report true if the used offsets are adjacent (excluded
 106     // st64 versions).
 107     if (AMDGPU::getNamedOperandIdx(Opc0, AMDGPU::OpName::data1) != -1 ||
 108         AMDGPU::getNamedOperandIdx(Opc1, AMDGPU::OpName::data1) != -1)
 109       return false;
 110
 111     Offset0 = cast<ConstantSDNode>(Load0->getOperand(2))->getZExtValue();
 112     Offset1 = cast<ConstantSDNode>(Load1->getOperand(2))->getZExtValue();
 113     return true;
 114   }
 115
 116   if (isSMRD(Opc0) && isSMRD(Opc1)) {
 117     assert(getNumOperandsNoGlue(Load0) == getNumOperandsNoGlue(Load1));
 118
 119     // Check base reg.
 120     if (Load0->getOperand(0) != Load1->getOperand(0))
 121       return false;
 122
 123     // Check chain.
 124     if (findChainOperand(Load0) != findChainOperand(Load1))
 125       return false;
 126
 127     Offset0 = cast<ConstantSDNode>(Load0->getOperand(1))->getZExtValue();
 128     Offset1 = cast<ConstantSDNode>(Load1->getOperand(1))->getZExtValue();
 129     return true;
 130   }
 131
 132   // MUBUF and MTBUF can access the same addresses.
 133   if ((isMUBUF(Opc0) || isMTBUF(Opc0)) && (isMUBUF(Opc1) || isMTBUF(Opc1))) {
 134
 135     // MUBUF and MTBUF have vaddr at different indices.
 136     if (!nodesHaveSameOperandValue(Load0, Load1, AMDGPU::OpName::soffset) ||
 137         findChainOperand(Load0) != findChainOperand(Load1) ||
 138         !nodesHaveSameOperandValue(Load0, Load1, AMDGPU::OpName::vaddr) ||
 139         !nodesHaveSameOperandValue(Load0, Load1, AMDGPU::OpName::srsrc))
 140       return false;
 141
 142     int OffIdx0 = AMDGPU::getNamedOperandIdx(Opc0, AMDGPU::OpName::offset);
 143     int OffIdx1 = AMDGPU::getNamedOperandIdx(Opc1, AMDGPU::OpName::offset);
 144
 145     if (OffIdx0 == -1 || OffIdx1 == -1)
 146       return false;
 147
 148     // getNamedOperandIdx returns the index for MachineInstrs.  Since they
 149     // inlcude the output in the operand list, but SDNodes don't, we need to
 150     // subtract the index by one.
 151     --OffIdx0;
 152     --OffIdx1;
 153
 154     SDValue Off0 = Load0->getOperand(OffIdx0);
 155     SDValue Off1 = Load1->getOperand(OffIdx1);
 156
 157     // The offset might be a FrameIndexSDNode.
 158     if (!isa<ConstantSDNode>(Off0) || !isa<ConstantSDNode>(Off1))
 159       return false;
 160
 161     Offset0 = cast<ConstantSDNode>(Off0)->getZExtValue();
 162     Offset1 = cast<ConstantSDNode>(Off1)->getZExtValue();
 163     return true;
 164   }
 165
 166   return false;
 167 }
 168
 169 static bool isStride64(unsigned Opc) {
 170   switch (Opc) {
 171   case AMDGPU::DS_READ2ST64_B32:
 172   case AMDGPU::DS_READ2ST64_B64:
 173   case AMDGPU::DS_WRITE2ST64_B32:
 174   case AMDGPU::DS_WRITE2ST64_B64:
 175     return true;
 176   default:
 177     return false;
 178   }
 179 }
 180
 181 bool SIInstrInfo::getLdStBaseRegImmOfs(MachineInstr *LdSt,
 182                                        unsigned &BaseReg, unsigned &Offset,
 183                                        const TargetRegisterInfo *TRI) const {
 184   unsigned Opc = LdSt->getOpcode();
 185   if (isDS(Opc)) {
 186     const MachineOperand *OffsetImm = getNamedOperand(*LdSt,
 187                                                       AMDGPU::OpName::offset);
 188     if (OffsetImm) {
 189       // Normal, single offset LDS instruction.
 190       const MachineOperand *AddrReg = getNamedOperand(*LdSt,
 191                                                       AMDGPU::OpName::addr);
 192
 193       BaseReg = AddrReg->getReg();
 194       Offset = OffsetImm->getImm();
 195       return true;
 196     }
 197
 198     // The 2 offset instructions use offset0 and offset1 instead. We can treat
 199     // these as a load with a single offset if the 2 offsets are consecutive. We
 200     // will use this for some partially aligned loads.
 201     const MachineOperand *Offset0Imm = getNamedOperand(*LdSt,
 202                                                        AMDGPU::OpName::offset0);
 203     const MachineOperand *Offset1Imm = getNamedOperand(*LdSt,
 204                                                        AMDGPU::OpName::offset1);
 205
 206     uint8_t Offset0 = Offset0Imm->getImm();
 207     uint8_t Offset1 = Offset1Imm->getImm();
 208     assert(Offset1 > Offset0);
 209
 210     if (Offset1 - Offset0 == 1) {
 211       // Each of these offsets is in element sized units, so we need to convert
 212       // to bytes of the individual reads.
 213
 214       unsigned EltSize;
 215       if (LdSt->mayLoad())
 216         EltSize = getOpRegClass(*LdSt, 0)->getSize() / 2;
 217       else {
 218         assert(LdSt->mayStore());
 219         int Data0Idx = AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::data0);
 220         EltSize = getOpRegClass(*LdSt, Data0Idx)->getSize();
 221       }
 222
 223       if (isStride64(Opc))
 224         EltSize *= 64;
 225
 226       const MachineOperand *AddrReg = getNamedOperand(*LdSt,
 227                                                       AMDGPU::OpName::addr);
 228       BaseReg = AddrReg->getReg();
 229       Offset = EltSize * Offset0;
 230       return true;
 231     }
 232
 233     return false;
 234   }
 235
 236   if (isMUBUF(Opc) || isMTBUF(Opc)) {
 237     if (AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::soffset) != -1)
 238       return false;
 239
 240     const MachineOperand *AddrReg = getNamedOperand(*LdSt,
 241                                                     AMDGPU::OpName::vaddr);
 242     if (!AddrReg)
 243       return false;
 244
 245     const MachineOperand *OffsetImm = getNamedOperand(*LdSt,
 246                                                       AMDGPU::OpName::offset);
 247     BaseReg = AddrReg->getReg();
 248     Offset = OffsetImm->getImm();
 249     return true;
 250   }
 251
 252   if (isSMRD(Opc)) {
 253     const MachineOperand *OffsetImm = getNamedOperand(*LdSt,
 254                                                       AMDGPU::OpName::offset);
 255     if (!OffsetImm)
 256       return false;
 257
 258     const MachineOperand *SBaseReg = getNamedOperand(*LdSt,
 259                                                      AMDGPU::OpName::sbase);
 260     BaseReg = SBaseReg->getReg();
 261     Offset = OffsetImm->getImm();
 262     return true;
 263   }
 264
 265   return false;
 266 }
 267
 268 bool SIInstrInfo::shouldClusterLoads(MachineInstr *FirstLdSt,
 269                                      MachineInstr *SecondLdSt,
 270                                      unsigned NumLoads) const {
 271   unsigned Opc0 = FirstLdSt->getOpcode();
 272   unsigned Opc1 = SecondLdSt->getOpcode();
 273
 274   // TODO: This needs finer tuning
 275   if (NumLoads > 4)
 276     return false;
 277
 278   if (isDS(Opc0) && isDS(Opc1))
 279     return true;
 280
 281   if (isSMRD(Opc0) && isSMRD(Opc1))
 282     return true;
 283
 284   if ((isMUBUF(Opc0) || isMTBUF(Opc0)) && (isMUBUF(Opc1) || isMTBUF(Opc1)))
 285     return true;
 286
 287   return false;
 288 }
 289
 290 void
 291 SIInstrInfo::copyPhysReg(MachineBasicBlock &MBB,
 292                          MachineBasicBlock::iterator MI, DebugLoc DL,
 293                          unsigned DestReg, unsigned SrcReg,
 294                          bool KillSrc) const {
 295
 296   // If we are trying to copy to or from SCC, there is a bug somewhere else in
 297   // the backend.  While it may be theoretically possible to do this, it should
 298   // never be necessary.
 299   assert(DestReg != AMDGPU::SCC && SrcReg != AMDGPU::SCC);
 300
 301   static const int16_t Sub0_15[] = {
 302     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3,
 303     AMDGPU::sub4, AMDGPU::sub5, AMDGPU::sub6, AMDGPU::sub7,
 304     AMDGPU::sub8, AMDGPU::sub9, AMDGPU::sub10, AMDGPU::sub11,
 305     AMDGPU::sub12, AMDGPU::sub13, AMDGPU::sub14, AMDGPU::sub15, 0
 306   };
 307
 308   static const int16_t Sub0_7[] = {
 309     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3,
 310     AMDGPU::sub4, AMDGPU::sub5, AMDGPU::sub6, AMDGPU::sub7, 0
 311   };
 312
 313   static const int16_t Sub0_3[] = {
 314     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3, 0
 315   };
 316
 317   static const int16_t Sub0_2[] = {
 318     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, 0
 319   };
 320
 321   static const int16_t Sub0_1[] = {
 322     AMDGPU::sub0, AMDGPU::sub1, 0
 323   };
 324
 325   unsigned Opcode;
 326   const int16_t *SubIndices;
 327
 328   if (AMDGPU::M0 == DestReg) {
 329     // Check if M0 isn't already set to this value
 330     for (MachineBasicBlock::reverse_iterator E = MBB.rend(),
 331       I = MachineBasicBlock::reverse_iterator(MI); I != E; ++I) {
 332
 333       if (!I->definesRegister(AMDGPU::M0))
 334         continue;
 335
 336       unsigned Opc = I->getOpcode();
 337       if (Opc != TargetOpcode::COPY && Opc != AMDGPU::S_MOV_B32)
 338         break;
 339
 340       if (!I->readsRegister(SrcReg))
 341         break;
 342
 343       // The copy isn't necessary
 344       return;
 345     }
 346   }
 347
 348   if (AMDGPU::SReg_32RegClass.contains(DestReg)) {
 349     assert(AMDGPU::SReg_32RegClass.contains(SrcReg));
 350     BuildMI(MBB, MI, DL, get(AMDGPU::S_MOV_B32), DestReg)
 351             .addReg(SrcReg, getKillRegState(KillSrc));
 352     return;
 353
 354   } else if (AMDGPU::SReg_64RegClass.contains(DestReg)) {
 355     assert(AMDGPU::SReg_64RegClass.contains(SrcReg));
 356     BuildMI(MBB, MI, DL, get(AMDGPU::S_MOV_B64), DestReg)
 357             .addReg(SrcReg, getKillRegState(KillSrc));
 358     return;
 359
 360   } else if (AMDGPU::SReg_128RegClass.contains(DestReg)) {
 361     assert(AMDGPU::SReg_128RegClass.contains(SrcReg));
 362     Opcode = AMDGPU::S_MOV_B32;
 363     SubIndices = Sub0_3;
 364
 365   } else if (AMDGPU::SReg_256RegClass.contains(DestReg)) {
 366     assert(AMDGPU::SReg_256RegClass.contains(SrcReg));
 367     Opcode = AMDGPU::S_MOV_B32;
 368     SubIndices = Sub0_7;
 369
 370   } else if (AMDGPU::SReg_512RegClass.contains(DestReg)) {
 371     assert(AMDGPU::SReg_512RegClass.contains(SrcReg));
 372     Opcode = AMDGPU::S_MOV_B32;
 373     SubIndices = Sub0_15;
 374
 375   } else if (AMDGPU::VReg_32RegClass.contains(DestReg)) {
 376     assert(AMDGPU::VReg_32RegClass.contains(SrcReg) ||
 377            AMDGPU::SReg_32RegClass.contains(SrcReg));
 378     BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DestReg)
 379             .addReg(SrcReg, getKillRegState(KillSrc));
 380     return;
 381
 382   } else if (AMDGPU::VReg_64RegClass.contains(DestReg)) {
 383     assert(AMDGPU::VReg_64RegClass.contains(SrcReg) ||
 384            AMDGPU::SReg_64RegClass.contains(SrcReg));
 385     Opcode = AMDGPU::V_MOV_B32_e32;
 386     SubIndices = Sub0_1;
 387
 388   } else if (AMDGPU::VReg_96RegClass.contains(DestReg)) {
 389     assert(AMDGPU::VReg_96RegClass.contains(SrcReg));
 390     Opcode = AMDGPU::V_MOV_B32_e32;
 391     SubIndices = Sub0_2;
 392
 393   } else if (AMDGPU::VReg_128RegClass.contains(DestReg)) {
 394     assert(AMDGPU::VReg_128RegClass.contains(SrcReg) ||
 395            AMDGPU::SReg_128RegClass.contains(SrcReg));
 396     Opcode = AMDGPU::V_MOV_B32_e32;
 397     SubIndices = Sub0_3;
 398
 399   } else if (AMDGPU::VReg_256RegClass.contains(DestReg)) {
 400     assert(AMDGPU::VReg_256RegClass.contains(SrcReg) ||
 401            AMDGPU::SReg_256RegClass.contains(SrcReg));
 402     Opcode = AMDGPU::V_MOV_B32_e32;
 403     SubIndices = Sub0_7;
 404
 405   } else if (AMDGPU::VReg_512RegClass.contains(DestReg)) {
 406     assert(AMDGPU::VReg_512RegClass.contains(SrcReg) ||
 407            AMDGPU::SReg_512RegClass.contains(SrcReg));
 408     Opcode = AMDGPU::V_MOV_B32_e32;
 409     SubIndices = Sub0_15;
 410
 411   } else {
 412     llvm_unreachable("Can't copy register!");
 413   }
 414
 415   while (unsigned SubIdx = *SubIndices++) {
 416     MachineInstrBuilder Builder = BuildMI(MBB, MI, DL,
 417       get(Opcode), RI.getSubReg(DestReg, SubIdx));
 418
 419     Builder.addReg(RI.getSubReg(SrcReg, SubIdx), getKillRegState(KillSrc));
 420
 421     if (*SubIndices)
 422       Builder.addReg(DestReg, RegState::Define | RegState::Implicit);
 423   }
 424 }
 425
 426 unsigned SIInstrInfo::commuteOpcode(unsigned Opcode) const {
 427   int NewOpc;
 428
 429   // Try to map original to commuted opcode
 430   if ((NewOpc = AMDGPU::getCommuteRev(Opcode)) != -1)
 431     return NewOpc;
 432
 433   // Try to map commuted to original opcode
 434   if ((NewOpc = AMDGPU::getCommuteOrig(Opcode)) != -1)
 435     return NewOpc;
 436
 437   return Opcode;
 438 }
 439
 440 static bool shouldTryToSpillVGPRs(MachineFunction *MF) {
 441
 442   SIMachineFunctionInfo *MFI = MF->getInfo<SIMachineFunctionInfo>();
 443   const TargetMachine &TM = MF->getTarget();
 444
 445   // FIXME: Even though it can cause problems, we need to enable
 446   // spilling at -O0, since the fast register allocator always
 447   // spills registers that are live at the end of blocks.
 448   return MFI->getShaderType() == ShaderType::COMPUTE &&
 449          TM.getOptLevel() == CodeGenOpt::None;
 450
 451 }
 452
 453 void SIInstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
 454                                       MachineBasicBlock::iterator MI,
 455                                       unsigned SrcReg, bool isKill,
 456                                       int FrameIndex,
 457                                       const TargetRegisterClass *RC,
 458                                       const TargetRegisterInfo *TRI) const {
 459   MachineFunction *MF = MBB.getParent();
 460   MachineFrameInfo *FrameInfo = MF->getFrameInfo();
 461   DebugLoc DL = MBB.findDebugLoc(MI);
 462   int Opcode = -1;
 463
 464   if (RI.isSGPRClass(RC)) {
 465     // We are only allowed to create one new instruction when spilling
 466     // registers, so we need to use pseudo instruction for spilling
 467     // SGPRs.
 468     switch (RC->getSize() * 8) {
 469       case 32:  Opcode = AMDGPU::SI_SPILL_S32_SAVE;  break;
 470       case 64:  Opcode = AMDGPU::SI_SPILL_S64_SAVE;  break;
 471       case 128: Opcode = AMDGPU::SI_SPILL_S128_SAVE; break;
 472       case 256: Opcode = AMDGPU::SI_SPILL_S256_SAVE; break;
 473       case 512: Opcode = AMDGPU::SI_SPILL_S512_SAVE; break;
 474     }
 475   } else if(shouldTryToSpillVGPRs(MF) && RI.hasVGPRs(RC)) {
 476     switch(RC->getSize() * 8) {
 477       case 32: Opcode = AMDGPU::SI_SPILL_V32_SAVE; break;
 478       case 64: Opcode = AMDGPU::SI_SPILL_V64_SAVE; break;
 479       case 96: Opcode = AMDGPU::SI_SPILL_V96_SAVE; break;
 480       case 128: Opcode = AMDGPU::SI_SPILL_V128_SAVE; break;
 481       case 256: Opcode = AMDGPU::SI_SPILL_V256_SAVE; break;
 482       case 512: Opcode = AMDGPU::SI_SPILL_V512_SAVE; break;
 483     }
 484   }
 485
 486   if (Opcode != -1) {
 487     FrameInfo->setObjectAlignment(FrameIndex, 4);
 488     BuildMI(MBB, MI, DL, get(Opcode))
 489             .addReg(SrcReg)
 490             .addFrameIndex(FrameIndex);
 491   } else {
 492     LLVMContext &Ctx = MF->getFunction()->getContext();
 493     Ctx.emitError("SIInstrInfo::storeRegToStackSlot - Do not know how to"
 494                   " spill register");
 495     BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), AMDGPU::VGPR0)
 496             .addReg(SrcReg);
 497   }
 498 }
 499
 500 void SIInstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
 501                                        MachineBasicBlock::iterator MI,
 502                                        unsigned DestReg, int FrameIndex,
 503                                        const TargetRegisterClass *RC,
 504                                        const TargetRegisterInfo *TRI) const {
 505   MachineFunction *MF = MBB.getParent();
 506   MachineFrameInfo *FrameInfo = MF->getFrameInfo();
 507   DebugLoc DL = MBB.findDebugLoc(MI);
 508   int Opcode = -1;
 509
 510   if (RI.isSGPRClass(RC)){
 511     switch(RC->getSize() * 8) {
 512       case 32:  Opcode = AMDGPU::SI_SPILL_S32_RESTORE; break;
 513       case 64:  Opcode = AMDGPU::SI_SPILL_S64_RESTORE;  break;
 514       case 128: Opcode = AMDGPU::SI_SPILL_S128_RESTORE; break;
 515       case 256: Opcode = AMDGPU::SI_SPILL_S256_RESTORE; break;
 516       case 512: Opcode = AMDGPU::SI_SPILL_S512_RESTORE; break;
 517     }
 518   } else if(shouldTryToSpillVGPRs(MF) && RI.hasVGPRs(RC)) {
 519     switch(RC->getSize() * 8) {
 520       case 32: Opcode = AMDGPU::SI_SPILL_V32_RESTORE; break;
 521       case 64: Opcode = AMDGPU::SI_SPILL_V64_RESTORE; break;
 522       case 96: Opcode = AMDGPU::SI_SPILL_V96_RESTORE; break;
 523       case 128: Opcode = AMDGPU::SI_SPILL_V128_RESTORE; break;
 524       case 256: Opcode = AMDGPU::SI_SPILL_V256_RESTORE; break;
 525       case 512: Opcode = AMDGPU::SI_SPILL_V512_RESTORE; break;
 526     }
 527   }
 528
 529   if (Opcode != -1) {
 530     FrameInfo->setObjectAlignment(FrameIndex, 4);
 531     BuildMI(MBB, MI, DL, get(Opcode), DestReg)
 532             .addFrameIndex(FrameIndex);
 533   } else {
 534     LLVMContext &Ctx = MF->getFunction()->getContext();
 535     Ctx.emitError("SIInstrInfo::loadRegFromStackSlot - Do not know how to"
 536                   " restore register");
 537     BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DestReg)
 538             .addReg(AMDGPU::VGPR0);
 539   }
 540 }
 541
 542 /// \param @Offset Offset in bytes of the FrameIndex being spilled
 543 unsigned SIInstrInfo::calculateLDSSpillAddress(MachineBasicBlock &MBB,
 544                                                MachineBasicBlock::iterator MI,
 545                                                RegScavenger *RS, unsigned TmpReg,
 546                                                unsigned FrameOffset,
 547                                                unsigned Size) const {
 548   MachineFunction *MF = MBB.getParent();
 549   SIMachineFunctionInfo *MFI = MF->getInfo<SIMachineFunctionInfo>();
 550   const AMDGPUSubtarget &ST = MF->getTarget().getSubtarget<AMDGPUSubtarget>();
 551   const SIRegisterInfo *TRI =
 552       static_cast<const SIRegisterInfo*>(ST.getRegisterInfo());
 553   DebugLoc DL = MBB.findDebugLoc(MI);
 554   unsigned WorkGroupSize = MFI->getMaximumWorkGroupSize(*MF);
 555   unsigned WavefrontSize = ST.getWavefrontSize();
 556
 557   unsigned TIDReg = MFI->getTIDReg();
 558   if (!MFI->hasCalculatedTID()) {
 559     MachineBasicBlock &Entry = MBB.getParent()->front();
 560     MachineBasicBlock::iterator Insert = Entry.front();
 561     DebugLoc DL = Insert->getDebugLoc();
 562
 563     TIDReg = RI.findUnusedVGPR(MF->getRegInfo());
 564     if (TIDReg == AMDGPU::NoRegister)
 565       return TIDReg;
 566
 567
 568     if (MFI->getShaderType() == ShaderType::COMPUTE &&
 569         WorkGroupSize > WavefrontSize) {
 570
 571       unsigned TIDIGXReg = TRI->getPreloadedValue(*MF, SIRegisterInfo::TIDIG_X);
 572       unsigned TIDIGYReg = TRI->getPreloadedValue(*MF, SIRegisterInfo::TIDIG_Y);
 573       unsigned TIDIGZReg = TRI->getPreloadedValue(*MF, SIRegisterInfo::TIDIG_Z);
 574       unsigned InputPtrReg =
 575           TRI->getPreloadedValue(*MF, SIRegisterInfo::INPUT_PTR);
 576       static const unsigned TIDIGRegs[3] = {
 577         TIDIGXReg, TIDIGYReg, TIDIGZReg
 578       };
 579       for (unsigned Reg : TIDIGRegs) {
 580         if (!Entry.isLiveIn(Reg))
 581           Entry.addLiveIn(Reg);
 582       }
 583
 584       RS->enterBasicBlock(&Entry);
 585       unsigned STmp0 = RS->scavengeRegister(&AMDGPU::SGPR_32RegClass, 0);
 586       unsigned STmp1 = RS->scavengeRegister(&AMDGPU::SGPR_32RegClass, 0);
 587       BuildMI(Entry, Insert, DL, get(AMDGPU::S_LOAD_DWORD_IMM), STmp0)
 588               .addReg(InputPtrReg)
 589               .addImm(SI::KernelInputOffsets::NGROUPS_Z);
 590       BuildMI(Entry, Insert, DL, get(AMDGPU::S_LOAD_DWORD_IMM), STmp1)
 591               .addReg(InputPtrReg)
 592               .addImm(SI::KernelInputOffsets::NGROUPS_Y);
 593
 594       // NGROUPS.X * NGROUPS.Y
 595       BuildMI(Entry, Insert, DL, get(AMDGPU::S_MUL_I32), STmp1)
 596               .addReg(STmp1)
 597               .addReg(STmp0);
 598       // (NGROUPS.X * NGROUPS.Y) * TIDIG.X
 599       BuildMI(Entry, Insert, DL, get(AMDGPU::V_MUL_U32_U24_e32), TIDReg)
 600               .addReg(STmp1)
 601               .addReg(TIDIGXReg);
 602       // NGROUPS.Z * TIDIG.Y + (NGROUPS.X * NGROPUS.Y * TIDIG.X)
 603       BuildMI(Entry, Insert, DL, get(AMDGPU::V_MAD_U32_U24), TIDReg)
 604               .addReg(STmp0)
 605               .addReg(TIDIGYReg)
 606               .addReg(TIDReg);
 607       // (NGROUPS.Z * TIDIG.Y + (NGROUPS.X * NGROPUS.Y * TIDIG.X)) + TIDIG.Z
 608       BuildMI(Entry, Insert, DL, get(AMDGPU::V_ADD_I32_e32), TIDReg)
 609               .addReg(TIDReg)
 610               .addReg(TIDIGZReg);
 611     } else {
 612       // Get the wave id
 613       BuildMI(Entry, Insert, DL, get(AMDGPU::V_MBCNT_LO_U32_B32_e64),
 614               TIDReg)
 615               .addImm(-1)
 616               .addImm(0);
 617
 618       BuildMI(Entry, Insert, DL, get(AMDGPU::V_MBCNT_HI_U32_B32_e32),
 619               TIDReg)
 620               .addImm(-1)
 621               .addReg(TIDReg);
 622     }
 623
 624     BuildMI(Entry, Insert, DL, get(AMDGPU::V_LSHLREV_B32_e32),
 625             TIDReg)
 626             .addImm(2)
 627             .addReg(TIDReg);
 628     MFI->setTIDReg(TIDReg);
 629   }
 630
 631   // Add FrameIndex to LDS offset
 632   unsigned LDSOffset = MFI->LDSSize + (FrameOffset * WorkGroupSize);
 633   BuildMI(MBB, MI, DL, get(AMDGPU::V_ADD_I32_e32), TmpReg)
 634           .addImm(LDSOffset)
 635           .addReg(TIDReg);
 636
 637   return TmpReg;
 638 }
 639
 640 void SIInstrInfo::insertNOPs(MachineBasicBlock::iterator MI,
 641                              int Count) const {
 642   while (Count > 0) {
 643     int Arg;
 644     if (Count >= 8)
 645       Arg = 7;
 646     else
 647       Arg = Count - 1;
 648     Count -= 8;
 649     BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(AMDGPU::S_NOP))
 650             .addImm(Arg);
 651   }
 652 }
 653
 654 bool SIInstrInfo::expandPostRAPseudo(MachineBasicBlock::iterator MI) const {
 655   MachineBasicBlock &MBB = *MI->getParent();
 656   DebugLoc DL = MBB.findDebugLoc(MI);
 657   switch (MI->getOpcode()) {
 658   default: return AMDGPUInstrInfo::expandPostRAPseudo(MI);
 659
 660   case AMDGPU::SI_CONSTDATA_PTR: {
 661     unsigned Reg = MI->getOperand(0).getReg();
 662     unsigned RegLo = RI.getSubReg(Reg, AMDGPU::sub0);
 663     unsigned RegHi = RI.getSubReg(Reg, AMDGPU::sub1);
 664
 665     BuildMI(MBB, MI, DL, get(AMDGPU::S_GETPC_B64), Reg);
 666
 667     // Add 32-bit offset from this instruction to the start of the constant data.
 668     BuildMI(MBB, MI, DL, get(AMDGPU::S_ADD_U32), RegLo)
 669             .addReg(RegLo)
 670             .addTargetIndex(AMDGPU::TI_CONSTDATA_START)
 671             .addReg(AMDGPU::SCC, RegState::Define | RegState::Implicit);
 672     BuildMI(MBB, MI, DL, get(AMDGPU::S_ADDC_U32), RegHi)
 673             .addReg(RegHi)
 674             .addImm(0)
 675             .addReg(AMDGPU::SCC, RegState::Define | RegState::Implicit)
 676             .addReg(AMDGPU::SCC, RegState::Implicit);
 677     MI->eraseFromParent();
 678     break;
 679   }
 680   case AMDGPU::SGPR_USE:
 681     // This is just a placeholder for register allocation.
 682     MI->eraseFromParent();
 683     break;
 684   }
 685   return true;
 686 }
 687
 688 MachineInstr *SIInstrInfo::commuteInstruction(MachineInstr *MI,
 689                                               bool NewMI) const {
 690   if (MI->getNumOperands() < 3)
 691     return nullptr;
 692
 693   int Src0Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
 694                                            AMDGPU::OpName::src0);
 695   assert(Src0Idx != -1 && "Should always have src0 operand");
 696
 697   MachineOperand &Src0 = MI->getOperand(Src0Idx);
 698   if (!Src0.isReg())
 699     return nullptr;
 700
 701   int Src1Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
 702                                            AMDGPU::OpName::src1);
 703   if (Src1Idx == -1)
 704     return nullptr;
 705
 706   MachineOperand &Src1 = MI->getOperand(Src1Idx);
 707
 708   // Make sure it s legal to commute operands for VOP2.
 709   if (isVOP2(MI->getOpcode()) &&
 710       (!isOperandLegal(MI, Src0Idx, &Src1) ||
 711        !isOperandLegal(MI, Src1Idx, &Src0)))
 712     return nullptr;
 713
 714   if (!Src1.isReg()) {
 715     // XXX: Commute instructions with FPImm operands
 716     if (NewMI || !Src1.isImm() ||
 717        (!isVOP2(MI->getOpcode()) && !isVOP3(MI->getOpcode()))) {
 718       return nullptr;
 719     }
 720
 721     // XXX: Commute VOP3 instructions with abs and neg set .
 722     const MachineOperand *Src0Mods = getNamedOperand(*MI,
 723                                           AMDGPU::OpName::src0_modifiers);
 724     const MachineOperand *Src1Mods = getNamedOperand(*MI,
 725                                           AMDGPU::OpName::src1_modifiers);
 726     const MachineOperand *Src2Mods = getNamedOperand(*MI,
 727                                           AMDGPU::OpName::src2_modifiers);
 728
 729     if ((Src0Mods && Src0Mods->getImm()) ||
 730         (Src1Mods && Src1Mods->getImm()) ||
 731         (Src2Mods && Src2Mods->getImm()))
 732       return nullptr;
 733
 734     unsigned Reg = Src0.getReg();
 735     unsigned SubReg = Src0.getSubReg();
 736     Src0.ChangeToImmediate(Src1.getImm());
 737     Src1.ChangeToRegister(Reg, false);
 738     Src1.setSubReg(SubReg);
 739   } else {
 740     MI = TargetInstrInfo::commuteInstruction(MI, NewMI);
 741   }
 742
 743   if (MI)
 744     MI->setDesc(get(commuteOpcode(MI->getOpcode())));
 745
 746   return MI;
 747 }
 748
 749 // This needs to be implemented because the source modifiers may be inserted
 750 // between the true commutable operands, and the base
 751 // TargetInstrInfo::commuteInstruction uses it.
 752 bool SIInstrInfo::findCommutedOpIndices(MachineInstr *MI,
 753                                         unsigned &SrcOpIdx1,
 754                                         unsigned &SrcOpIdx2) const {
 755   const MCInstrDesc &MCID = MI->getDesc();
 756   if (!MCID.isCommutable())
 757     return false;
 758
 759   unsigned Opc = MI->getOpcode();
 760   int Src0Idx = AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::src0);
 761   if (Src0Idx == -1)
 762     return false;
 763
 764   // FIXME: Workaround TargetInstrInfo::commuteInstruction asserting on
 765   // immediate.
 766   if (!MI->getOperand(Src0Idx).isReg())
 767     return false;
 768
 769   int Src1Idx = AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::src1);
 770   if (Src1Idx == -1)
 771     return false;
 772
 773   if (!MI->getOperand(Src1Idx).isReg())
 774     return false;
 775
 776   SrcOpIdx1 = Src0Idx;
 777   SrcOpIdx2 = Src1Idx;
 778   return true;
 779 }
 780
 781 MachineInstr *SIInstrInfo::buildMovInstr(MachineBasicBlock *MBB,
 782                                          MachineBasicBlock::iterator I,
 783                                          unsigned DstReg,
 784                                          unsigned SrcReg) const {
 785   return BuildMI(*MBB, I, MBB->findDebugLoc(I), get(AMDGPU::V_MOV_B32_e32),
 786                  DstReg) .addReg(SrcReg);
 787 }
 788
 789 bool SIInstrInfo::isMov(unsigned Opcode) const {
 790   switch(Opcode) {
 791   default: return false;
 792   case AMDGPU::S_MOV_B32:
 793   case AMDGPU::S_MOV_B64:
 794   case AMDGPU::V_MOV_B32_e32:
 795   case AMDGPU::V_MOV_B32_e64:
 796     return true;
 797   }
 798 }
 799
 800 bool
 801 SIInstrInfo::isSafeToMoveRegClassDefs(const TargetRegisterClass *RC) const {
 802   return RC != &AMDGPU::EXECRegRegClass;
 803 }
 804
 805 bool
 806 SIInstrInfo::isTriviallyReMaterializable(const MachineInstr *MI,
 807                                          AliasAnalysis *AA) const {
 808   switch(MI->getOpcode()) {
 809   default: return AMDGPUInstrInfo::isTriviallyReMaterializable(MI, AA);
 810   case AMDGPU::S_MOV_B32:
 811   case AMDGPU::S_MOV_B64:
 812   case AMDGPU::V_MOV_B32_e32:
 813     return MI->getOperand(1).isImm();
 814   }
 815 }
 816
 817 namespace llvm {
 818 namespace AMDGPU {
 819 // Helper function generated by tablegen.  We are wrapping this with
 820 // an SIInstrInfo function that returns bool rather than int.
 821 int isDS(uint16_t Opcode);
 822 }
 823 }
 824
 825 bool SIInstrInfo::isDS(uint16_t Opcode) const {
 826   return ::AMDGPU::isDS(Opcode) != -1;
 827 }
 828
 829 bool SIInstrInfo::isMIMG(uint16_t Opcode) const {
 830   return get(Opcode).TSFlags & SIInstrFlags::MIMG;
 831 }
 832
 833 bool SIInstrInfo::isSMRD(uint16_t Opcode) const {
 834   return get(Opcode).TSFlags & SIInstrFlags::SMRD;
 835 }
 836
 837 bool SIInstrInfo::isMUBUF(uint16_t Opcode) const {
 838   return get(Opcode).TSFlags & SIInstrFlags::MUBUF;
 839 }
 840
 841 bool SIInstrInfo::isMTBUF(uint16_t Opcode) const {
 842   return get(Opcode).TSFlags & SIInstrFlags::MTBUF;
 843 }
 844
 845 bool SIInstrInfo::isFLAT(uint16_t Opcode) const {
 846   return get(Opcode).TSFlags & SIInstrFlags::FLAT;
 847 }
 848
 849 bool SIInstrInfo::isVOP1(uint16_t Opcode) const {
 850   return get(Opcode).TSFlags & SIInstrFlags::VOP1;
 851 }
 852
 853 bool SIInstrInfo::isVOP2(uint16_t Opcode) const {
 854   return get(Opcode).TSFlags & SIInstrFlags::VOP2;
 855 }
 856
 857 bool SIInstrInfo::isVOP3(uint16_t Opcode) const {
 858   return get(Opcode).TSFlags & SIInstrFlags::VOP3;
 859 }
 860
 861 bool SIInstrInfo::isVOPC(uint16_t Opcode) const {
 862   return get(Opcode).TSFlags & SIInstrFlags::VOPC;
 863 }
 864
 865 bool SIInstrInfo::isSALUInstr(const MachineInstr &MI) const {
 866   return get(MI.getOpcode()).TSFlags & SIInstrFlags::SALU;
 867 }
 868
 869 bool SIInstrInfo::isInlineConstant(const APInt &Imm) const {
 870   int32_t Val = Imm.getSExtValue();
 871   if (Val >= -16 && Val <= 64)
 872     return true;
 873
 874   // The actual type of the operand does not seem to matter as long
 875   // as the bits match one of the inline immediate values.  For example:
 876   //
 877   // -nan has the hexadecimal encoding of 0xfffffffe which is -2 in decimal,
 878   // so it is a legal inline immediate.
 879   //
 880   // 1065353216 has the hexadecimal encoding 0x3f800000 which is 1.0f in
 881   // floating-point, so it is a legal inline immediate.
 882
 883   return (APInt::floatToBits(0.0f) == Imm) ||
 884          (APInt::floatToBits(1.0f) == Imm) ||
 885          (APInt::floatToBits(-1.0f) == Imm) ||
 886          (APInt::floatToBits(0.5f) == Imm) ||
 887          (APInt::floatToBits(-0.5f) == Imm) ||
 888          (APInt::floatToBits(2.0f) == Imm) ||
 889          (APInt::floatToBits(-2.0f) == Imm) ||
 890          (APInt::floatToBits(4.0f) == Imm) ||
 891          (APInt::floatToBits(-4.0f) == Imm);
 892 }
 893
 894 bool SIInstrInfo::isInlineConstant(const MachineOperand &MO) const {
 895   if (MO.isImm())
 896     return isInlineConstant(APInt(32, MO.getImm(), true));
 897
 898   if (MO.isFPImm()) {
 899     APFloat FpImm = MO.getFPImm()->getValueAPF();
 900     return isInlineConstant(FpImm.bitcastToAPInt());
 901   }
 902
 903   return false;
 904 }
 905
 906 bool SIInstrInfo::isLiteralConstant(const MachineOperand &MO) const {
 907   return (MO.isImm() || MO.isFPImm()) && !isInlineConstant(MO);
 908 }
 909
 910 static bool compareMachineOp(const MachineOperand &Op0,
 911                              const MachineOperand &Op1) {
 912   if (Op0.getType() != Op1.getType())
 913     return false;
 914
 915   switch (Op0.getType()) {
 916   case MachineOperand::MO_Register:
 917     return Op0.getReg() == Op1.getReg();
 918   case MachineOperand::MO_Immediate:
 919     return Op0.getImm() == Op1.getImm();
 920   case MachineOperand::MO_FPImmediate:
 921     return Op0.getFPImm() == Op1.getFPImm();
 922   default:
 923     llvm_unreachable("Didn't expect to be comparing these operand types");
 924   }
 925 }
 926
 927 bool SIInstrInfo::isImmOperandLegal(const MachineInstr *MI, unsigned OpNo,
 928                                  const MachineOperand &MO) const {
 929   const MCOperandInfo &OpInfo = get(MI->getOpcode()).OpInfo[OpNo];
 930
 931   assert(MO.isImm() || MO.isFPImm() || MO.isTargetIndex() || MO.isFI());
 932
 933   if (OpInfo.OperandType == MCOI::OPERAND_IMMEDIATE)
 934     return true;
 935
 936   if (OpInfo.RegClass < 0)
 937     return false;
 938
 939   if (isLiteralConstant(MO))
 940     return RI.regClassCanUseLiteralConstant(OpInfo.RegClass);
 941
 942   return RI.regClassCanUseInlineConstant(OpInfo.RegClass);
 943 }
 944
 945 bool SIInstrInfo::canFoldOffset(unsigned OffsetSize, unsigned AS) {
 946   switch (AS) {
 947   case AMDGPUAS::GLOBAL_ADDRESS: {
 948     // MUBUF instructions a 12-bit offset in bytes.
 949     return isUInt<12>(OffsetSize);
 950   }
 951   case AMDGPUAS::CONSTANT_ADDRESS: {
 952     // SMRD instructions have an 8-bit offset in dwords.
 953     return (OffsetSize % 4 == 0) && isUInt<8>(OffsetSize / 4);
 954   }
 955   case AMDGPUAS::LOCAL_ADDRESS:
 956   case AMDGPUAS::REGION_ADDRESS: {
 957     // The single offset versions have a 16-bit offset in bytes.
 958     return isUInt<16>(OffsetSize);
 959   }
 960   case AMDGPUAS::PRIVATE_ADDRESS:
 961     // Indirect register addressing does not use any offsets.
 962   default:
 963     return 0;
 964   }
 965 }
 966
 967 bool SIInstrInfo::hasVALU32BitEncoding(unsigned Opcode) const {
 968   return AMDGPU::getVOPe32(Opcode) != -1;
 969 }
 970
 971 bool SIInstrInfo::hasModifiers(unsigned Opcode) const {
 972   // The src0_modifier operand is present on all instructions
 973   // that have modifiers.
 974
 975   return AMDGPU::getNamedOperandIdx(Opcode,
 976                                     AMDGPU::OpName::src0_modifiers) != -1;
 977 }
 978
 979 bool SIInstrInfo::usesConstantBus(const MachineRegisterInfo &MRI,
 980                                   const MachineOperand &MO) const {
 981   // Literal constants use the constant bus.
 982   if (isLiteralConstant(MO))
 983     return true;
 984
 985   if (!MO.isReg() || !MO.isUse())
 986     return false;
 987
 988   if (TargetRegisterInfo::isVirtualRegister(MO.getReg()))
 989     return RI.isSGPRClass(MRI.getRegClass(MO.getReg()));
 990
 991   // FLAT_SCR is just an SGPR pair.
 992   if (!MO.isImplicit() && (MO.getReg() == AMDGPU::FLAT_SCR))
 993     return true;
 994
 995   // EXEC register uses the constant bus.
 996   if (!MO.isImplicit() && MO.getReg() == AMDGPU::EXEC)
 997     return true;
 998
 999   // SGPRs use the constant bus
1000   if (MO.getReg() == AMDGPU::M0 || MO.getReg() == AMDGPU::VCC ||
1001       (!MO.isImplicit() &&
1002       (AMDGPU::SGPR_32RegClass.contains(MO.getReg()) ||
1003        AMDGPU::SGPR_64RegClass.contains(MO.getReg())))) {
1004     return true;
1005   }
1006
1007   return false;
1008 }
1009
1010 bool SIInstrInfo::verifyInstruction(const MachineInstr *MI,
1011                                     StringRef &ErrInfo) const {
1012   uint16_t Opcode = MI->getOpcode();
1013   const MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1014   int Src0Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src0);
1015   int Src1Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src1);
1016   int Src2Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src2);
1017
1018   // Make sure the number of operands is correct.
1019   const MCInstrDesc &Desc = get(Opcode);
1020   if (!Desc.isVariadic() &&
1021       Desc.getNumOperands() != MI->getNumExplicitOperands()) {
1022      ErrInfo = "Instruction has wrong number of operands.";
1023      return false;
1024   }
1025
1026   // Make sure the register classes are correct
1027   for (int i = 0, e = Desc.getNumOperands(); i != e; ++i) {
1028     switch (Desc.OpInfo[i].OperandType) {
1029     case MCOI::OPERAND_REGISTER: {
1030       if ((MI->getOperand(i).isImm() || MI->getOperand(i).isFPImm()) &&
1031           !isImmOperandLegal(MI, i, MI->getOperand(i))) {
1032           ErrInfo = "Illegal immediate value for operand.";
1033           return false;
1034         }
1035       }
1036       break;
1037     case MCOI::OPERAND_IMMEDIATE:
1038       // Check if this operand is an immediate.
1039       // FrameIndex operands will be replaced by immediates, so they are
1040       // allowed.
1041       if (!MI->getOperand(i).isImm() && !MI->getOperand(i).isFPImm() &&
1042           !MI->getOperand(i).isFI()) {
1043         ErrInfo = "Expected immediate, but got non-immediate";
1044         return false;
1045       }
1046       // Fall-through
1047     default:
1048       continue;
1049     }
1050
1051     if (!MI->getOperand(i).isReg())
1052       continue;
1053
1054     int RegClass = Desc.OpInfo[i].RegClass;
1055     if (RegClass != -1) {
1056       unsigned Reg = MI->getOperand(i).getReg();
1057       if (TargetRegisterInfo::isVirtualRegister(Reg))
1058         continue;
1059
1060       const TargetRegisterClass *RC = RI.getRegClass(RegClass);
1061       if (!RC->contains(Reg)) {
1062         ErrInfo = "Operand has incorrect register class.";
1063         return false;
1064       }
1065     }
1066   }
1067
1068
1069   // Verify VOP*
1070   if (isVOP1(Opcode) || isVOP2(Opcode) || isVOP3(Opcode) || isVOPC(Opcode)) {
1071     unsigned ConstantBusCount = 0;
1072     unsigned SGPRUsed = AMDGPU::NoRegister;
1073     for (int i = 0, e = MI->getNumOperands(); i != e; ++i) {
1074       const MachineOperand &MO = MI->getOperand(i);
1075       if (usesConstantBus(MRI, MO)) {
1076         if (MO.isReg()) {
1077           if (MO.getReg() != SGPRUsed)
1078             ++ConstantBusCount;
1079           SGPRUsed = MO.getReg();
1080         } else {
1081           ++ConstantBusCount;
1082         }
1083       }
1084     }
1085     if (ConstantBusCount > 1) {
1086       ErrInfo = "VOP* instruction uses the constant bus more than once";
1087       return false;
1088     }
1089   }
1090
1091   // Verify SRC1 for VOP2 and VOPC
1092   if (Src1Idx != -1 && (isVOP2(Opcode) || isVOPC(Opcode))) {
1093     const MachineOperand &Src1 = MI->getOperand(Src1Idx);
1094     if (Src1.isImm() || Src1.isFPImm()) {
1095       ErrInfo = "VOP[2C] src1 cannot be an immediate.";
1096       return false;
1097     }
1098   }
1099
1100   // Verify VOP3
1101   if (isVOP3(Opcode)) {
1102     if (Src0Idx != -1 && isLiteralConstant(MI->getOperand(Src0Idx))) {
1103       ErrInfo = "VOP3 src0 cannot be a literal constant.";
1104       return false;
1105     }
1106     if (Src1Idx != -1 && isLiteralConstant(MI->getOperand(Src1Idx))) {
1107       ErrInfo = "VOP3 src1 cannot be a literal constant.";
1108       return false;
1109     }
1110     if (Src2Idx != -1 && isLiteralConstant(MI->getOperand(Src2Idx))) {
1111       ErrInfo = "VOP3 src2 cannot be a literal constant.";
1112       return false;
1113     }
1114   }
1115
1116   // Verify misc. restrictions on specific instructions.
1117   if (Desc.getOpcode() == AMDGPU::V_DIV_SCALE_F32 ||
1118       Desc.getOpcode() == AMDGPU::V_DIV_SCALE_F64) {
1119     const MachineOperand &Src0 = MI->getOperand(Src0Idx);
1120     const MachineOperand &Src1 = MI->getOperand(Src1Idx);
1121     const MachineOperand &Src2 = MI->getOperand(Src2Idx);
1122     if (Src0.isReg() && Src1.isReg() && Src2.isReg()) {
1123       if (!compareMachineOp(Src0, Src1) &&
1124           !compareMachineOp(Src0, Src2)) {
1125         ErrInfo = "v_div_scale_{f32|f64} require src0 = src1 or src2";
1126         return false;
1127       }
1128     }
1129   }
1130
1131   return true;
1132 }
1133
1134 unsigned SIInstrInfo::getVALUOp(const MachineInstr &MI) {
1135   switch (MI.getOpcode()) {
1136   default: return AMDGPU::INSTRUCTION_LIST_END;
1137   case AMDGPU::REG_SEQUENCE: return AMDGPU::REG_SEQUENCE;
1138   case AMDGPU::COPY: return AMDGPU::COPY;
1139   case AMDGPU::PHI: return AMDGPU::PHI;
1140   case AMDGPU::INSERT_SUBREG: return AMDGPU::INSERT_SUBREG;
1141   case AMDGPU::S_MOV_B32:
1142     return MI.getOperand(1).isReg() ?
1143            AMDGPU::COPY : AMDGPU::V_MOV_B32_e32;
1144   case AMDGPU::S_ADD_I32:
1145   case AMDGPU::S_ADD_U32: return AMDGPU::V_ADD_I32_e32;
1146   case AMDGPU::S_ADDC_U32: return AMDGPU::V_ADDC_U32_e32;
1147   case AMDGPU::S_SUB_I32:
1148   case AMDGPU::S_SUB_U32: return AMDGPU::V_SUB_I32_e32;
1149   case AMDGPU::S_SUBB_U32: return AMDGPU::V_SUBB_U32_e32;
1150   case AMDGPU::S_MUL_I32: return AMDGPU::V_MUL_LO_I32;
1151   case AMDGPU::S_AND_B32: return AMDGPU::V_AND_B32_e32;
1152   case AMDGPU::S_OR_B32: return AMDGPU::V_OR_B32_e32;
1153   case AMDGPU::S_XOR_B32: return AMDGPU::V_XOR_B32_e32;
1154   case AMDGPU::S_MIN_I32: return AMDGPU::V_MIN_I32_e32;
1155   case AMDGPU::S_MIN_U32: return AMDGPU::V_MIN_U32_e32;
1156   case AMDGPU::S_MAX_I32: return AMDGPU::V_MAX_I32_e32;
1157   case AMDGPU::S_MAX_U32: return AMDGPU::V_MAX_U32_e32;
1158   case AMDGPU::S_ASHR_I32: return AMDGPU::V_ASHR_I32_e32;
1159   case AMDGPU::S_ASHR_I64: return AMDGPU::V_ASHR_I64;
1160   case AMDGPU::S_LSHL_B32: return AMDGPU::V_LSHL_B32_e32;
1161   case AMDGPU::S_LSHL_B64: return AMDGPU::V_LSHL_B64;
1162   case AMDGPU::S_LSHR_B32: return AMDGPU::V_LSHR_B32_e32;
1163   case AMDGPU::S_LSHR_B64: return AMDGPU::V_LSHR_B64;
1164   case AMDGPU::S_SEXT_I32_I8: return AMDGPU::V_BFE_I32;
1165   case AMDGPU::S_SEXT_I32_I16: return AMDGPU::V_BFE_I32;
1166   case AMDGPU::S_BFE_U32: return AMDGPU::V_BFE_U32;
1167   case AMDGPU::S_BFE_I32: return AMDGPU::V_BFE_I32;
1168   case AMDGPU::S_BREV_B32: return AMDGPU::V_BFREV_B32_e32;
1169   case AMDGPU::S_NOT_B32: return AMDGPU::V_NOT_B32_e32;
1170   case AMDGPU::S_NOT_B64: return AMDGPU::V_NOT_B32_e32;
1171   case AMDGPU::S_CMP_EQ_I32: return AMDGPU::V_CMP_EQ_I32_e32;
1172   case AMDGPU::S_CMP_LG_I32: return AMDGPU::V_CMP_NE_I32_e32;
1173   case AMDGPU::S_CMP_GT_I32: return AMDGPU::V_CMP_GT_I32_e32;
1174   case AMDGPU::S_CMP_GE_I32: return AMDGPU::V_CMP_GE_I32_e32;
1175   case AMDGPU::S_CMP_LT_I32: return AMDGPU::V_CMP_LT_I32_e32;
1176   case AMDGPU::S_CMP_LE_I32: return AMDGPU::V_CMP_LE_I32_e32;
1177   case AMDGPU::S_LOAD_DWORD_IMM:
1178   case AMDGPU::S_LOAD_DWORD_SGPR: return AMDGPU::BUFFER_LOAD_DWORD_ADDR64;
1179   case AMDGPU::S_LOAD_DWORDX2_IMM:
1180   case AMDGPU::S_LOAD_DWORDX2_SGPR: return AMDGPU::BUFFER_LOAD_DWORDX2_ADDR64;
1181   case AMDGPU::S_LOAD_DWORDX4_IMM:
1182   case AMDGPU::S_LOAD_DWORDX4_SGPR: return AMDGPU::BUFFER_LOAD_DWORDX4_ADDR64;
1183   case AMDGPU::S_BCNT1_I32_B32: return AMDGPU::V_BCNT_U32_B32_e32;
1184   case AMDGPU::S_FF1_I32_B32: return AMDGPU::V_FFBL_B32_e32;
1185   case AMDGPU::S_FLBIT_I32_B32: return AMDGPU::V_FFBH_U32_e32;
1186   }
1187 }
1188
1189 bool SIInstrInfo::isSALUOpSupportedOnVALU(const MachineInstr &MI) const {
1190   return getVALUOp(MI) != AMDGPU::INSTRUCTION_LIST_END;
1191 }
1192
1193 const TargetRegisterClass *SIInstrInfo::getOpRegClass(const MachineInstr &MI,
1194                                                       unsigned OpNo) const {
1195   const MachineRegisterInfo &MRI = MI.getParent()->getParent()->getRegInfo();
1196   const MCInstrDesc &Desc = get(MI.getOpcode());
1197   if (MI.isVariadic() || OpNo >= Desc.getNumOperands() ||
1198       Desc.OpInfo[OpNo].RegClass == -1)
1199     return MRI.getRegClass(MI.getOperand(OpNo).getReg());
1200
1201   unsigned RCID = Desc.OpInfo[OpNo].RegClass;
1202   return RI.getRegClass(RCID);
1203 }
1204
1205 bool SIInstrInfo::canReadVGPR(const MachineInstr &MI, unsigned OpNo) const {
1206   switch (MI.getOpcode()) {
1207   case AMDGPU::COPY:
1208   case AMDGPU::REG_SEQUENCE:
1209   case AMDGPU::PHI:
1210   case AMDGPU::INSERT_SUBREG:
1211     return RI.hasVGPRs(getOpRegClass(MI, 0));
1212   default:
1213     return RI.hasVGPRs(getOpRegClass(MI, OpNo));
1214   }
1215 }
1216
1217 void SIInstrInfo::legalizeOpWithMove(MachineInstr *MI, unsigned OpIdx) const {
1218   MachineBasicBlock::iterator I = MI;
1219   MachineBasicBlock *MBB = MI->getParent();
1220   MachineOperand &MO = MI->getOperand(OpIdx);
1221   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
1222   unsigned RCID = get(MI->getOpcode()).OpInfo[OpIdx].RegClass;
1223   const TargetRegisterClass *RC = RI.getRegClass(RCID);
1224   unsigned Opcode = AMDGPU::V_MOV_B32_e32;
1225   if (MO.isReg())
1226     Opcode = AMDGPU::COPY;
1227   else if (RI.isSGPRClass(RC))
1228     Opcode = AMDGPU::S_MOV_B32;
1229
1230
1231   const TargetRegisterClass *VRC = RI.getEquivalentVGPRClass(RC);
1232   if (RI.getCommonSubClass(&AMDGPU::VReg_64RegClass, VRC))
1233     VRC = &AMDGPU::VReg_64RegClass;
1234   else
1235     VRC = &AMDGPU::VReg_32RegClass;
1236
1237   unsigned Reg = MRI.createVirtualRegister(VRC);
1238   DebugLoc DL = MBB->findDebugLoc(I);
1239   BuildMI(*MI->getParent(), I, DL, get(Opcode), Reg)
1240     .addOperand(MO);
1241   MO.ChangeToRegister(Reg, false);
1242 }
1243
1244 unsigned SIInstrInfo::buildExtractSubReg(MachineBasicBlock::iterator MI,
1245                                          MachineRegisterInfo &MRI,
1246                                          MachineOperand &SuperReg,
1247                                          const TargetRegisterClass *SuperRC,
1248                                          unsigned SubIdx,
1249                                          const TargetRegisterClass *SubRC)
1250                                          const {
1251   assert(SuperReg.isReg());
1252
1253   unsigned NewSuperReg = MRI.createVirtualRegister(SuperRC);
1254   unsigned SubReg = MRI.createVirtualRegister(SubRC);
1255
1256   // Just in case the super register is itself a sub-register, copy it to a new
1257   // value so we don't need to worry about merging its subreg index with the
1258   // SubIdx passed to this function. The register coalescer should be able to
1259   // eliminate this extra copy.
1260   BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(TargetOpcode::COPY),
1261           NewSuperReg)
1262           .addOperand(SuperReg);
1263
1264   BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(TargetOpcode::COPY),
1265           SubReg)
1266           .addReg(NewSuperReg, 0, SubIdx);
1267   return SubReg;
1268 }
1269
1270 MachineOperand SIInstrInfo::buildExtractSubRegOrImm(
1271   MachineBasicBlock::iterator MII,
1272   MachineRegisterInfo &MRI,
1273   MachineOperand &Op,
1274   const TargetRegisterClass *SuperRC,
1275   unsigned SubIdx,
1276   const TargetRegisterClass *SubRC) const {
1277   if (Op.isImm()) {
1278     // XXX - Is there a better way to do this?
1279     if (SubIdx == AMDGPU::sub0)
1280       return MachineOperand::CreateImm(Op.getImm() & 0xFFFFFFFF);
1281     if (SubIdx == AMDGPU::sub1)
1282       return MachineOperand::CreateImm(Op.getImm() >> 32);
1283
1284     llvm_unreachable("Unhandled register index for immediate");
1285   }
1286
1287   unsigned SubReg = buildExtractSubReg(MII, MRI, Op, SuperRC,
1288                                        SubIdx, SubRC);
1289   return MachineOperand::CreateReg(SubReg, false);
1290 }
1291
1292 unsigned SIInstrInfo::split64BitImm(SmallVectorImpl<MachineInstr *> &Worklist,
1293                                     MachineBasicBlock::iterator MI,
1294                                     MachineRegisterInfo &MRI,
1295                                     const TargetRegisterClass *RC,
1296                                     const MachineOperand &Op) const {
1297   MachineBasicBlock *MBB = MI->getParent();
1298   DebugLoc DL = MI->getDebugLoc();
1299   unsigned LoDst = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1300   unsigned HiDst = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1301   unsigned Dst = MRI.createVirtualRegister(RC);
1302
1303   MachineInstr *Lo = BuildMI(*MBB, MI, DL, get(AMDGPU::S_MOV_B32),
1304                              LoDst)
1305     .addImm(Op.getImm() & 0xFFFFFFFF);
1306   MachineInstr *Hi = BuildMI(*MBB, MI, DL, get(AMDGPU::S_MOV_B32),
1307                              HiDst)
1308     .addImm(Op.getImm() >> 32);
1309
1310   BuildMI(*MBB, MI, DL, get(TargetOpcode::REG_SEQUENCE), Dst)
1311     .addReg(LoDst)
1312     .addImm(AMDGPU::sub0)
1313     .addReg(HiDst)
1314     .addImm(AMDGPU::sub1);
1315
1316   Worklist.push_back(Lo);
1317   Worklist.push_back(Hi);
1318
1319   return Dst;
1320 }
1321
1322 bool SIInstrInfo::isOperandLegal(const MachineInstr *MI, unsigned OpIdx,
1323                                  const MachineOperand *MO) const {
1324   const MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1325   const MCInstrDesc &InstDesc = get(MI->getOpcode());
1326   const MCOperandInfo &OpInfo = InstDesc.OpInfo[OpIdx];
1327   const TargetRegisterClass *DefinedRC =
1328       OpInfo.RegClass != -1 ? RI.getRegClass(OpInfo.RegClass) : nullptr;
1329   if (!MO)
1330     MO = &MI->getOperand(OpIdx);
1331
1332   if (usesConstantBus(MRI, *MO)) {
1333     unsigned SGPRUsed =
1334         MO->isReg() ? MO->getReg() : (unsigned)AMDGPU::NoRegister;
1335     for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1336       if (i == OpIdx)
1337         continue;
1338       if (usesConstantBus(MRI, MI->getOperand(i)) &&
1339           MI->getOperand(i).isReg() && MI->getOperand(i).getReg() != SGPRUsed) {
1340         return false;
1341       }
1342     }
1343   }
1344
1345   if (MO->isReg()) {
1346     assert(DefinedRC);
1347     const TargetRegisterClass *RC = MRI.getRegClass(MO->getReg());
1348     return RI.getCommonSubClass(RC, RI.getRegClass(OpInfo.RegClass));
1349   }
1350
1351
1352   // Handle non-register types that are treated like immediates.
1353   assert(MO->isImm() || MO->isFPImm() || MO->isTargetIndex() || MO->isFI());
1354
1355   if (!DefinedRC) {
1356     // This operand expects an immediate.
1357     return true;
1358   }
1359
1360   return isImmOperandLegal(MI, OpIdx, *MO);
1361 }
1362
1363 void SIInstrInfo::legalizeOperands(MachineInstr *MI) const {
1364   MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1365
1366   int Src0Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
1367                                            AMDGPU::OpName::src0);
1368   int Src1Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
1369                                            AMDGPU::OpName::src1);
1370   int Src2Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
1371                                            AMDGPU::OpName::src2);
1372
1373   // Legalize VOP2
1374   if (isVOP2(MI->getOpcode()) && Src1Idx != -1) {
1375     // Legalize src0
1376     if (!isOperandLegal(MI, Src0Idx))
1377       legalizeOpWithMove(MI, Src0Idx);
1378
1379     // Legalize src1
1380     if (isOperandLegal(MI, Src1Idx))
1381       return;
1382
1383     // Usually src0 of VOP2 instructions allow more types of inputs
1384     // than src1, so try to commute the instruction to decrease our
1385     // chances of having to insert a MOV instruction to legalize src1.
1386     if (MI->isCommutable()) {
1387       if (commuteInstruction(MI))
1388         // If we are successful in commuting, then we know MI is legal, so
1389         // we are done.
1390         return;
1391     }
1392
1393     legalizeOpWithMove(MI, Src1Idx);
1394     return;
1395   }
1396
1397   // XXX - Do any VOP3 instructions read VCC?
1398   // Legalize VOP3
1399   if (isVOP3(MI->getOpcode())) {
1400     int VOP3Idx[3] = { Src0Idx, Src1Idx, Src2Idx };
1401
1402     // Find the one SGPR operand we are allowed to use.
1403     unsigned SGPRReg = findUsedSGPR(MI, VOP3Idx);
1404
1405     for (unsigned i = 0; i < 3; ++i) {
1406       int Idx = VOP3Idx[i];
1407       if (Idx == -1)
1408         break;
1409       MachineOperand &MO = MI->getOperand(Idx);
1410
1411       if (MO.isReg()) {
1412         if (!RI.isSGPRClass(MRI.getRegClass(MO.getReg())))
1413           continue; // VGPRs are legal
1414
1415         assert(MO.getReg() != AMDGPU::SCC && "SCC operand to VOP3 instruction");
1416
1417         if (SGPRReg == AMDGPU::NoRegister || SGPRReg == MO.getReg()) {
1418           SGPRReg = MO.getReg();
1419           // We can use one SGPR in each VOP3 instruction.
1420           continue;
1421         }
1422       } else if (!isLiteralConstant(MO)) {
1423         // If it is not a register and not a literal constant, then it must be
1424         // an inline constant which is always legal.
1425         continue;
1426       }
1427       // If we make it this far, then the operand is not legal and we must
1428       // legalize it.
1429       legalizeOpWithMove(MI, Idx);
1430     }
1431   }
1432
1433   // Legalize REG_SEQUENCE and PHI
1434   // The register class of the operands much be the same type as the register
1435   // class of the output.
1436   if (MI->getOpcode() == AMDGPU::REG_SEQUENCE ||
1437       MI->getOpcode() == AMDGPU::PHI) {
1438     const TargetRegisterClass *RC = nullptr, *SRC = nullptr, *VRC = nullptr;
1439     for (unsigned i = 1, e = MI->getNumOperands(); i != e; i+=2) {
1440       if (!MI->getOperand(i).isReg() ||
1441           !TargetRegisterInfo::isVirtualRegister(MI->getOperand(i).getReg()))
1442         continue;
1443       const TargetRegisterClass *OpRC =
1444               MRI.getRegClass(MI->getOperand(i).getReg());
1445       if (RI.hasVGPRs(OpRC)) {
1446         VRC = OpRC;
1447       } else {
1448         SRC = OpRC;
1449       }
1450     }
1451
1452     // If any of the operands are VGPR registers, then they all most be
1453     // otherwise we will create illegal VGPR->SGPR copies when legalizing
1454     // them.
1455     if (VRC || !RI.isSGPRClass(getOpRegClass(*MI, 0))) {
1456       if (!VRC) {
1457         assert(SRC);
1458         VRC = RI.getEquivalentVGPRClass(SRC);
1459       }
1460       RC = VRC;
1461     } else {
1462       RC = SRC;
1463     }
1464
1465     // Update all the operands so they have the same type.
1466     for (unsigned i = 1, e = MI->getNumOperands(); i != e; i+=2) {
1467       if (!MI->getOperand(i).isReg() ||
1468           !TargetRegisterInfo::isVirtualRegister(MI->getOperand(i).getReg()))
1469         continue;
1470       unsigned DstReg = MRI.createVirtualRegister(RC);
1471       MachineBasicBlock *InsertBB;
1472       MachineBasicBlock::iterator Insert;
1473       if (MI->getOpcode() == AMDGPU::REG_SEQUENCE) {
1474         InsertBB = MI->getParent();
1475         Insert = MI;
1476       } else {
1477         // MI is a PHI instruction.
1478         InsertBB = MI->getOperand(i + 1).getMBB();
1479         Insert = InsertBB->getFirstTerminator();
1480       }
1481       BuildMI(*InsertBB, Insert, MI->getDebugLoc(),
1482               get(AMDGPU::COPY), DstReg)
1483               .addOperand(MI->getOperand(i));
1484       MI->getOperand(i).setReg(DstReg);
1485     }
1486   }
1487
1488   // Legalize INSERT_SUBREG
1489   // src0 must have the same register class as dst
1490   if (MI->getOpcode() == AMDGPU::INSERT_SUBREG) {
1491     unsigned Dst = MI->getOperand(0).getReg();
1492     unsigned Src0 = MI->getOperand(1).getReg();
1493     const TargetRegisterClass *DstRC = MRI.getRegClass(Dst);
1494     const TargetRegisterClass *Src0RC = MRI.getRegClass(Src0);
1495     if (DstRC != Src0RC) {
1496       MachineBasicBlock &MBB = *MI->getParent();
1497       unsigned NewSrc0 = MRI.createVirtualRegister(DstRC);
1498       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::COPY), NewSrc0)
1499               .addReg(Src0);
1500       MI->getOperand(1).setReg(NewSrc0);
1501     }
1502     return;
1503   }
1504
1505   // Legalize MUBUF* instructions
1506   // FIXME: If we start using the non-addr64 instructions for compute, we
1507   // may need to legalize them here.
1508   int SRsrcIdx =
1509       AMDGPU::getNamedOperandIdx(MI->getOpcode(), AMDGPU::OpName::srsrc);
1510   if (SRsrcIdx != -1) {
1511     // We have an MUBUF instruction
1512     MachineOperand *SRsrc = &MI->getOperand(SRsrcIdx);
1513     unsigned SRsrcRC = get(MI->getOpcode()).OpInfo[SRsrcIdx].RegClass;
1514     if (RI.getCommonSubClass(MRI.getRegClass(SRsrc->getReg()),
1515                                              RI.getRegClass(SRsrcRC))) {
1516       // The operands are legal.
1517       // FIXME: We may need to legalize operands besided srsrc.
1518       return;
1519     }
1520
1521     MachineBasicBlock &MBB = *MI->getParent();
1522     // Extract the the ptr from the resource descriptor.
1523
1524     // SRsrcPtrLo = srsrc:sub0
1525     unsigned SRsrcPtrLo = buildExtractSubReg(MI, MRI, *SRsrc,
1526         &AMDGPU::VReg_128RegClass, AMDGPU::sub0, &AMDGPU::VReg_32RegClass);
1527
1528     // SRsrcPtrHi = srsrc:sub1
1529     unsigned SRsrcPtrHi = buildExtractSubReg(MI, MRI, *SRsrc,
1530         &AMDGPU::VReg_128RegClass, AMDGPU::sub1, &AMDGPU::VReg_32RegClass);
1531
1532     // Create an empty resource descriptor
1533     unsigned Zero64 = MRI.createVirtualRegister(&AMDGPU::SReg_64RegClass);
1534     unsigned SRsrcFormatLo = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1535     unsigned SRsrcFormatHi = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1536     unsigned NewSRsrc = MRI.createVirtualRegister(&AMDGPU::SReg_128RegClass);
1537
1538     // Zero64 = 0
1539     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B64),
1540             Zero64)
1541             .addImm(0);
1542
1543     // SRsrcFormatLo = RSRC_DATA_FORMAT{31-0}
1544     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1545             SRsrcFormatLo)
1546             .addImm(AMDGPU::RSRC_DATA_FORMAT & 0xFFFFFFFF);
1547
1548     // SRsrcFormatHi = RSRC_DATA_FORMAT{63-32}
1549     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1550             SRsrcFormatHi)
1551             .addImm(AMDGPU::RSRC_DATA_FORMAT >> 32);
1552
1553     // NewSRsrc = {Zero64, SRsrcFormat}
1554     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE),
1555             NewSRsrc)
1556             .addReg(Zero64)
1557             .addImm(AMDGPU::sub0_sub1)
1558             .addReg(SRsrcFormatLo)
1559             .addImm(AMDGPU::sub2)
1560             .addReg(SRsrcFormatHi)
1561             .addImm(AMDGPU::sub3);
1562
1563     MachineOperand *VAddr = getNamedOperand(*MI, AMDGPU::OpName::vaddr);
1564     unsigned NewVAddr = MRI.createVirtualRegister(&AMDGPU::VReg_64RegClass);
1565     unsigned NewVAddrLo;
1566     unsigned NewVAddrHi;
1567     if (VAddr) {
1568       // This is already an ADDR64 instruction so we need to add the pointer
1569       // extracted from the resource descriptor to the current value of VAddr.
1570       NewVAddrLo = MRI.createVirtualRegister(&AMDGPU::VReg_32RegClass);
1571       NewVAddrHi = MRI.createVirtualRegister(&AMDGPU::VReg_32RegClass);
1572
1573       // NewVaddrLo = SRsrcPtrLo + VAddr:sub0
1574       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::V_ADD_I32_e32),
1575               NewVAddrLo)
1576               .addReg(SRsrcPtrLo)
1577               .addReg(VAddr->getReg(), 0, AMDGPU::sub0)
1578               .addReg(AMDGPU::VCC, RegState::ImplicitDefine);
1579
1580       // NewVaddrHi = SRsrcPtrHi + VAddr:sub1
1581       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::V_ADDC_U32_e32),
1582               NewVAddrHi)
1583               .addReg(SRsrcPtrHi)
1584               .addReg(VAddr->getReg(), 0, AMDGPU::sub1)
1585               .addReg(AMDGPU::VCC, RegState::ImplicitDefine)
1586               .addReg(AMDGPU::VCC, RegState::Implicit);
1587
1588     } else {
1589       // This instructions is the _OFFSET variant, so we need to convert it to
1590       // ADDR64.
1591       MachineOperand *VData = getNamedOperand(*MI, AMDGPU::OpName::vdata);
1592       MachineOperand *Offset = getNamedOperand(*MI, AMDGPU::OpName::offset);
1593       MachineOperand *SOffset = getNamedOperand(*MI, AMDGPU::OpName::soffset);
1594       assert(SOffset->isImm() && SOffset->getImm() == 0 && "Legalizing MUBUF "
1595              "with non-zero soffset is not implemented");
1596       (void)SOffset;
1597
1598       // Create the new instruction.
1599       unsigned Addr64Opcode = AMDGPU::getAddr64Inst(MI->getOpcode());
1600       MachineInstr *Addr64 =
1601           BuildMI(MBB, MI, MI->getDebugLoc(), get(Addr64Opcode))
1602                   .addOperand(*VData)
1603                   .addOperand(*SRsrc)
1604                   .addReg(AMDGPU::NoRegister) // Dummy value for vaddr.
1605                                               // This will be replaced later
1606                                               // with the new value of vaddr.
1607                   .addOperand(*Offset);
1608
1609       MI->removeFromParent();
1610       MI = Addr64;
1611
1612       NewVAddrLo = SRsrcPtrLo;
1613       NewVAddrHi = SRsrcPtrHi;
1614       VAddr = getNamedOperand(*MI, AMDGPU::OpName::vaddr);
1615       SRsrc = getNamedOperand(*MI, AMDGPU::OpName::srsrc);
1616     }
1617
1618     // NewVaddr = {NewVaddrHi, NewVaddrLo}
1619     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE),
1620             NewVAddr)
1621             .addReg(NewVAddrLo)
1622             .addImm(AMDGPU::sub0)
1623             .addReg(NewVAddrHi)
1624             .addImm(AMDGPU::sub1);
1625
1626
1627     // Update the instruction to use NewVaddr
1628     VAddr->setReg(NewVAddr);
1629     // Update the instruction to use NewSRsrc
1630     SRsrc->setReg(NewSRsrc);
1631   }
1632 }
1633
1634 void SIInstrInfo::splitSMRD(MachineInstr *MI,
1635                             const TargetRegisterClass *HalfRC,
1636                             unsigned HalfImmOp, unsigned HalfSGPROp,
1637                             MachineInstr *&Lo, MachineInstr *&Hi) const {
1638
1639   DebugLoc DL = MI->getDebugLoc();
1640   MachineBasicBlock *MBB = MI->getParent();
1641   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
1642   unsigned RegLo = MRI.createVirtualRegister(HalfRC);
1643   unsigned RegHi = MRI.createVirtualRegister(HalfRC);
1644   unsigned HalfSize = HalfRC->getSize();
1645   const MachineOperand *OffOp =
1646       getNamedOperand(*MI, AMDGPU::OpName::offset);
1647   const MachineOperand *SBase = getNamedOperand(*MI, AMDGPU::OpName::sbase);
1648
1649   if (OffOp) {
1650     // Handle the _IMM variant
1651     unsigned LoOffset = OffOp->getImm();
1652     unsigned HiOffset = LoOffset + (HalfSize / 4);
1653     Lo = BuildMI(*MBB, MI, DL, get(HalfImmOp), RegLo)
1654                   .addOperand(*SBase)
1655                   .addImm(LoOffset);
1656
1657     if (!isUInt<8>(HiOffset)) {
1658       unsigned OffsetSGPR =
1659           MRI.createVirtualRegister(&AMDGPU::SReg_32RegClass);
1660       BuildMI(*MBB, MI, DL, get(AMDGPU::S_MOV_B32), OffsetSGPR)
1661               .addImm(HiOffset << 2);  // The immediate offset is in dwords,
1662                                        // but offset in register is in bytes.
1663       Hi = BuildMI(*MBB, MI, DL, get(HalfSGPROp), RegHi)
1664                     .addOperand(*SBase)
1665                     .addReg(OffsetSGPR);
1666     } else {
1667       Hi = BuildMI(*MBB, MI, DL, get(HalfImmOp), RegHi)
1668                      .addOperand(*SBase)
1669                      .addImm(HiOffset);
1670     }
1671   } else {
1672     // Handle the _SGPR variant
1673     MachineOperand *SOff = getNamedOperand(*MI, AMDGPU::OpName::soff);
1674     Lo = BuildMI(*MBB, MI, DL, get(HalfSGPROp), RegLo)
1675                   .addOperand(*SBase)
1676                   .addOperand(*SOff);
1677     unsigned OffsetSGPR = MRI.createVirtualRegister(&AMDGPU::SReg_32RegClass);
1678     BuildMI(*MBB, MI, DL, get(AMDGPU::S_ADD_I32), OffsetSGPR)
1679             .addOperand(*SOff)
1680             .addImm(HalfSize);
1681     Hi = BuildMI(*MBB, MI, DL, get(HalfSGPROp))
1682                   .addOperand(*SBase)
1683                   .addReg(OffsetSGPR);
1684   }
1685
1686   unsigned SubLo, SubHi;
1687   switch (HalfSize) {
1688     case 4:
1689       SubLo = AMDGPU::sub0;
1690       SubHi = AMDGPU::sub1;
1691       break;
1692     case 8:
1693       SubLo = AMDGPU::sub0_sub1;
1694       SubHi = AMDGPU::sub2_sub3;
1695       break;
1696     case 16:
1697       SubLo = AMDGPU::sub0_sub1_sub2_sub3;
1698       SubHi = AMDGPU::sub4_sub5_sub6_sub7;
1699       break;
1700     case 32:
1701       SubLo = AMDGPU::sub0_sub1_sub2_sub3_sub4_sub5_sub6_sub7;
1702       SubHi = AMDGPU::sub8_sub9_sub10_sub11_sub12_sub13_sub14_sub15;
1703       break;
1704     default:
1705       llvm_unreachable("Unhandled HalfSize");
1706   }
1707
1708   BuildMI(*MBB, MI, DL, get(AMDGPU::REG_SEQUENCE))
1709           .addOperand(MI->getOperand(0))
1710           .addReg(RegLo)
1711           .addImm(SubLo)
1712           .addReg(RegHi)
1713           .addImm(SubHi);
1714 }
1715
1716 void SIInstrInfo::moveSMRDToVALU(MachineInstr *MI, MachineRegisterInfo &MRI) const {
1717   MachineBasicBlock *MBB = MI->getParent();
1718   switch (MI->getOpcode()) {
1719     case AMDGPU::S_LOAD_DWORD_IMM:
1720     case AMDGPU::S_LOAD_DWORD_SGPR:
1721     case AMDGPU::S_LOAD_DWORDX2_IMM:
1722     case AMDGPU::S_LOAD_DWORDX2_SGPR:
1723     case AMDGPU::S_LOAD_DWORDX4_IMM:
1724     case AMDGPU::S_LOAD_DWORDX4_SGPR: {
1725       unsigned NewOpcode = getVALUOp(*MI);
1726       unsigned RegOffset;
1727       unsigned ImmOffset;
1728
1729       if (MI->getOperand(2).isReg()) {
1730         RegOffset = MI->getOperand(2).getReg();
1731         ImmOffset = 0;
1732       } else {
1733         assert(MI->getOperand(2).isImm());
1734         // SMRD instructions take a dword offsets and MUBUF instructions
1735         // take a byte offset.
1736         ImmOffset = MI->getOperand(2).getImm() << 2;
1737         RegOffset = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1738         if (isUInt<12>(ImmOffset)) {
1739           BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1740                   RegOffset)
1741                   .addImm(0);
1742         } else {
1743           BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1744                   RegOffset)
1745                   .addImm(ImmOffset);
1746           ImmOffset = 0;
1747         }
1748       }
1749
1750       unsigned SRsrc = MRI.createVirtualRegister(&AMDGPU::SReg_128RegClass);
1751       unsigned DWord0 = RegOffset;
1752       unsigned DWord1 = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1753       unsigned DWord2 = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1754       unsigned DWord3 = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1755
1756       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32), DWord1)
1757               .addImm(0);
1758       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32), DWord2)
1759               .addImm(AMDGPU::RSRC_DATA_FORMAT & 0xFFFFFFFF);
1760       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32), DWord3)
1761               .addImm(AMDGPU::RSRC_DATA_FORMAT >> 32);
1762       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE), SRsrc)
1763               .addReg(DWord0)
1764               .addImm(AMDGPU::sub0)
1765               .addReg(DWord1)
1766               .addImm(AMDGPU::sub1)
1767               .addReg(DWord2)
1768               .addImm(AMDGPU::sub2)
1769               .addReg(DWord3)
1770               .addImm(AMDGPU::sub3);
1771       MI->setDesc(get(NewOpcode));
1772       if (MI->getOperand(2).isReg()) {
1773         MI->getOperand(2).setReg(MI->getOperand(1).getReg());
1774       } else {
1775         MI->getOperand(2).ChangeToRegister(MI->getOperand(1).getReg(), false);
1776       }
1777       MI->getOperand(1).setReg(SRsrc);
1778       MI->addOperand(*MBB->getParent(), MachineOperand::CreateImm(ImmOffset));
1779
1780       const TargetRegisterClass *NewDstRC =
1781           RI.getRegClass(get(NewOpcode).OpInfo[0].RegClass);
1782
1783       unsigned DstReg = MI->getOperand(0).getReg();
1784       unsigned NewDstReg = MRI.createVirtualRegister(NewDstRC);
1785       MRI.replaceRegWith(DstReg, NewDstReg);
1786       break;
1787     }
1788     case AMDGPU::S_LOAD_DWORDX8_IMM:
1789     case AMDGPU::S_LOAD_DWORDX8_SGPR: {
1790       MachineInstr *Lo, *Hi;
1791       splitSMRD(MI, &AMDGPU::SReg_128RegClass, AMDGPU::S_LOAD_DWORDX4_IMM,
1792                 AMDGPU::S_LOAD_DWORDX4_SGPR, Lo, Hi);
1793       MI->eraseFromParent();
1794       moveSMRDToVALU(Lo, MRI);
1795       moveSMRDToVALU(Hi, MRI);
1796       break;
1797     }
1798
1799     case AMDGPU::S_LOAD_DWORDX16_IMM:
1800     case AMDGPU::S_LOAD_DWORDX16_SGPR: {
1801       MachineInstr *Lo, *Hi;
1802       splitSMRD(MI, &AMDGPU::SReg_256RegClass, AMDGPU::S_LOAD_DWORDX8_IMM,
1803                 AMDGPU::S_LOAD_DWORDX8_SGPR, Lo, Hi);
1804       MI->eraseFromParent();
1805       moveSMRDToVALU(Lo, MRI);
1806       moveSMRDToVALU(Hi, MRI);
1807       break;
1808     }
1809   }
1810 }
1811
1812 void SIInstrInfo::moveToVALU(MachineInstr &TopInst) const {
1813   SmallVector<MachineInstr *, 128> Worklist;
1814   Worklist.push_back(&TopInst);
1815
1816   while (!Worklist.empty()) {
1817     MachineInstr *Inst = Worklist.pop_back_val();
1818     MachineBasicBlock *MBB = Inst->getParent();
1819     MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
1820
1821     unsigned Opcode = Inst->getOpcode();
1822     unsigned NewOpcode = getVALUOp(*Inst);
1823
1824     // Handle some special cases
1825     switch (Opcode) {
1826     default:
1827       if (isSMRD(Inst->getOpcode())) {
1828         moveSMRDToVALU(Inst, MRI);
1829       }
1830       break;
1831     case AMDGPU::S_MOV_B64: {
1832       DebugLoc DL = Inst->getDebugLoc();
1833
1834       // If the source operand is a register we can replace this with a
1835       // copy.
1836       if (Inst->getOperand(1).isReg()) {
1837         MachineInstr *Copy = BuildMI(*MBB, Inst, DL, get(TargetOpcode::COPY))
1838           .addOperand(Inst->getOperand(0))
1839           .addOperand(Inst->getOperand(1));
1840         Worklist.push_back(Copy);
1841       } else {
1842         // Otherwise, we need to split this into two movs, because there is
1843         // no 64-bit VALU move instruction.
1844         unsigned Reg = Inst->getOperand(0).getReg();
1845         unsigned Dst = split64BitImm(Worklist,
1846                                      Inst,
1847                                      MRI,
1848                                      MRI.getRegClass(Reg),
1849                                      Inst->getOperand(1));
1850         MRI.replaceRegWith(Reg, Dst);
1851       }
1852       Inst->eraseFromParent();
1853       continue;
1854     }
1855     case AMDGPU::S_AND_B64:
1856       splitScalar64BitBinaryOp(Worklist, Inst, AMDGPU::S_AND_B32);
1857       Inst->eraseFromParent();
1858       continue;
1859
1860     case AMDGPU::S_OR_B64:
1861       splitScalar64BitBinaryOp(Worklist, Inst, AMDGPU::S_OR_B32);
1862       Inst->eraseFromParent();
1863       continue;
1864
1865     case AMDGPU::S_XOR_B64:
1866       splitScalar64BitBinaryOp(Worklist, Inst, AMDGPU::S_XOR_B32);
1867       Inst->eraseFromParent();
1868       continue;
1869
1870     case AMDGPU::S_NOT_B64:
1871       splitScalar64BitUnaryOp(Worklist, Inst, AMDGPU::S_NOT_B32);
1872       Inst->eraseFromParent();
1873       continue;
1874
1875     case AMDGPU::S_BCNT1_I32_B64:
1876       splitScalar64BitBCNT(Worklist, Inst);
1877       Inst->eraseFromParent();
1878       continue;
1879
1880     case AMDGPU::S_BFE_U64:
1881     case AMDGPU::S_BFE_I64:
1882     case AMDGPU::S_BFM_B64:
1883       llvm_unreachable("Moving this op to VALU not implemented");
1884     }
1885
1886     if (NewOpcode == AMDGPU::INSTRUCTION_LIST_END) {
1887       // We cannot move this instruction to the VALU, so we should try to
1888       // legalize its operands instead.
1889       legalizeOperands(Inst);
1890       continue;
1891     }
1892
1893     // Use the new VALU Opcode.
1894     const MCInstrDesc &NewDesc = get(NewOpcode);
1895     Inst->setDesc(NewDesc);
1896
1897     // Remove any references to SCC. Vector instructions can't read from it, and
1898     // We're just about to add the implicit use / defs of VCC, and we don't want
1899     // both.
1900     for (unsigned i = Inst->getNumOperands() - 1; i > 0; --i) {
1901       MachineOperand &Op = Inst->getOperand(i);
1902       if (Op.isReg() && Op.getReg() == AMDGPU::SCC)
1903         Inst->RemoveOperand(i);
1904     }
1905
1906     if (Opcode == AMDGPU::S_SEXT_I32_I8 || Opcode == AMDGPU::S_SEXT_I32_I16) {
1907       // We are converting these to a BFE, so we need to add the missing
1908       // operands for the size and offset.
1909       unsigned Size = (Opcode == AMDGPU::S_SEXT_I32_I8) ? 8 : 16;
1910       Inst->addOperand(MachineOperand::CreateImm(0));
1911       Inst->addOperand(MachineOperand::CreateImm(Size));
1912
1913     } else if (Opcode == AMDGPU::S_BCNT1_I32_B32) {
1914       // The VALU version adds the second operand to the result, so insert an
1915       // extra 0 operand.
1916       Inst->addOperand(MachineOperand::CreateImm(0));
1917     }
1918
1919     addDescImplicitUseDef(NewDesc, Inst);
1920
1921     if (Opcode == AMDGPU::S_BFE_I32 || Opcode == AMDGPU::S_BFE_U32) {
1922       const MachineOperand &OffsetWidthOp = Inst->getOperand(2);
1923       // If we need to move this to VGPRs, we need to unpack the second operand
1924       // back into the 2 separate ones for bit offset and width.
1925       assert(OffsetWidthOp.isImm() &&
1926              "Scalar BFE is only implemented for constant width and offset");
1927       uint32_t Imm = OffsetWidthOp.getImm();
1928
1929       uint32_t Offset = Imm & 0x3f; // Extract bits [5:0].
1930       uint32_t BitWidth = (Imm & 0x7f0000) >> 16; // Extract bits [22:16].
1931       Inst->RemoveOperand(2); // Remove old immediate.
1932       Inst->addOperand(MachineOperand::CreateImm(Offset));
1933       Inst->addOperand(MachineOperand::CreateImm(BitWidth));
1934     }
1935
1936     // Update the destination register class.
1937
1938     const TargetRegisterClass *NewDstRC = getOpRegClass(*Inst, 0);
1939
1940     switch (Opcode) {
1941       // For target instructions, getOpRegClass just returns the virtual
1942       // register class associated with the operand, so we need to find an
1943       // equivalent VGPR register class in order to move the instruction to the
1944       // VALU.
1945     case AMDGPU::COPY:
1946     case AMDGPU::PHI:
1947     case AMDGPU::REG_SEQUENCE:
1948     case AMDGPU::INSERT_SUBREG:
1949       if (RI.hasVGPRs(NewDstRC))
1950         continue;
1951       NewDstRC = RI.getEquivalentVGPRClass(NewDstRC);
1952       if (!NewDstRC)
1953         continue;
1954       break;
1955     default:
1956       break;
1957     }
1958
1959     unsigned DstReg = Inst->getOperand(0).getReg();
1960     unsigned NewDstReg = MRI.createVirtualRegister(NewDstRC);
1961     MRI.replaceRegWith(DstReg, NewDstReg);
1962
1963     // Legalize the operands
1964     legalizeOperands(Inst);
1965
1966     for (MachineRegisterInfo::use_iterator I = MRI.use_begin(NewDstReg),
1967            E = MRI.use_end(); I != E; ++I) {
1968       MachineInstr &UseMI = *I->getParent();
1969       if (!canReadVGPR(UseMI, I.getOperandNo())) {
1970         Worklist.push_back(&UseMI);
1971       }
1972     }
1973   }
1974 }
1975
1976 //===----------------------------------------------------------------------===//
1977 // Indirect addressing callbacks
1978 //===----------------------------------------------------------------------===//
1979
1980 unsigned SIInstrInfo::calculateIndirectAddress(unsigned RegIndex,
1981                                                  unsigned Channel) const {
1982   assert(Channel == 0);
1983   return RegIndex;
1984 }
1985
1986 const TargetRegisterClass *SIInstrInfo::getIndirectAddrRegClass() const {
1987   return &AMDGPU::VReg_32RegClass;
1988 }
1989
1990 void SIInstrInfo::splitScalar64BitUnaryOp(
1991   SmallVectorImpl<MachineInstr *> &Worklist,
1992   MachineInstr *Inst,
1993   unsigned Opcode) const {
1994   MachineBasicBlock &MBB = *Inst->getParent();
1995   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
1996
1997   MachineOperand &Dest = Inst->getOperand(0);
1998   MachineOperand &Src0 = Inst->getOperand(1);
1999   DebugLoc DL = Inst->getDebugLoc();
2000
2001   MachineBasicBlock::iterator MII = Inst;
2002
2003   const MCInstrDesc &InstDesc = get(Opcode);
2004   const TargetRegisterClass *Src0RC = Src0.isReg() ?
2005     MRI.getRegClass(Src0.getReg()) :
2006     &AMDGPU::SGPR_32RegClass;
2007
2008   const TargetRegisterClass *Src0SubRC = RI.getSubRegClass(Src0RC, AMDGPU::sub0);
2009
2010   MachineOperand SrcReg0Sub0 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
2011                                                        AMDGPU::sub0, Src0SubRC);
2012
2013   const TargetRegisterClass *DestRC = MRI.getRegClass(Dest.getReg());
2014   const TargetRegisterClass *DestSubRC = RI.getSubRegClass(DestRC, AMDGPU::sub0);
2015
2016   unsigned DestSub0 = MRI.createVirtualRegister(DestRC);
2017   MachineInstr *LoHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub0)
2018     .addOperand(SrcReg0Sub0);
2019
2020   MachineOperand SrcReg0Sub1 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
2021                                                        AMDGPU::sub1, Src0SubRC);
2022
2023   unsigned DestSub1 = MRI.createVirtualRegister(DestSubRC);
2024   MachineInstr *HiHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub1)
2025     .addOperand(SrcReg0Sub1);
2026
2027   unsigned FullDestReg = MRI.createVirtualRegister(DestRC);
2028   BuildMI(MBB, MII, DL, get(TargetOpcode::REG_SEQUENCE), FullDestReg)
2029     .addReg(DestSub0)
2030     .addImm(AMDGPU::sub0)
2031     .addReg(DestSub1)
2032     .addImm(AMDGPU::sub1);
2033
2034   MRI.replaceRegWith(Dest.getReg(), FullDestReg);
2035
2036   // Try to legalize the operands in case we need to swap the order to keep it
2037   // valid.
2038   Worklist.push_back(LoHalf);
2039   Worklist.push_back(HiHalf);
2040 }
2041
2042 void SIInstrInfo::splitScalar64BitBinaryOp(
2043   SmallVectorImpl<MachineInstr *> &Worklist,
2044   MachineInstr *Inst,
2045   unsigned Opcode) const {
2046   MachineBasicBlock &MBB = *Inst->getParent();
2047   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
2048
2049   MachineOperand &Dest = Inst->getOperand(0);
2050   MachineOperand &Src0 = Inst->getOperand(1);
2051   MachineOperand &Src1 = Inst->getOperand(2);
2052   DebugLoc DL = Inst->getDebugLoc();
2053
2054   MachineBasicBlock::iterator MII = Inst;
2055
2056   const MCInstrDesc &InstDesc = get(Opcode);
2057   const TargetRegisterClass *Src0RC = Src0.isReg() ?
2058     MRI.getRegClass(Src0.getReg()) :
2059     &AMDGPU::SGPR_32RegClass;
2060
2061   const TargetRegisterClass *Src0SubRC = RI.getSubRegClass(Src0RC, AMDGPU::sub0);
2062   const TargetRegisterClass *Src1RC = Src1.isReg() ?
2063     MRI.getRegClass(Src1.getReg()) :
2064     &AMDGPU::SGPR_32RegClass;
2065
2066   const TargetRegisterClass *Src1SubRC = RI.getSubRegClass(Src1RC, AMDGPU::sub0);
2067
2068   MachineOperand SrcReg0Sub0 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
2069                                                        AMDGPU::sub0, Src0SubRC);
2070   MachineOperand SrcReg1Sub0 = buildExtractSubRegOrImm(MII, MRI, Src1, Src1RC,
2071                                                        AMDGPU::sub0, Src1SubRC);
2072
2073   const TargetRegisterClass *DestRC = MRI.getRegClass(Dest.getReg());
2074   const TargetRegisterClass *DestSubRC = RI.getSubRegClass(DestRC, AMDGPU::sub0);
2075
2076   unsigned DestSub0 = MRI.createVirtualRegister(DestRC);
2077   MachineInstr *LoHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub0)
2078     .addOperand(SrcReg0Sub0)
2079     .addOperand(SrcReg1Sub0);
2080
2081   MachineOperand SrcReg0Sub1 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
2082                                                        AMDGPU::sub1, Src0SubRC);
2083   MachineOperand SrcReg1Sub1 = buildExtractSubRegOrImm(MII, MRI, Src1, Src1RC,
2084                                                        AMDGPU::sub1, Src1SubRC);
2085
2086   unsigned DestSub1 = MRI.createVirtualRegister(DestSubRC);
2087   MachineInstr *HiHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub1)
2088     .addOperand(SrcReg0Sub1)
2089     .addOperand(SrcReg1Sub1);
2090
2091   unsigned FullDestReg = MRI.createVirtualRegister(DestRC);
2092   BuildMI(MBB, MII, DL, get(TargetOpcode::REG_SEQUENCE), FullDestReg)
2093     .addReg(DestSub0)
2094     .addImm(AMDGPU::sub0)
2095     .addReg(DestSub1)
2096     .addImm(AMDGPU::sub1);
2097
2098   MRI.replaceRegWith(Dest.getReg(), FullDestReg);
2099
2100   // Try to legalize the operands in case we need to swap the order to keep it
2101   // valid.
2102   Worklist.push_back(LoHalf);
2103   Worklist.push_back(HiHalf);
2104 }
2105
2106 void SIInstrInfo::splitScalar64BitBCNT(SmallVectorImpl<MachineInstr *> &Worklist,
2107                                        MachineInstr *Inst) const {
2108   MachineBasicBlock &MBB = *Inst->getParent();
2109   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
2110
2111   MachineBasicBlock::iterator MII = Inst;
2112   DebugLoc DL = Inst->getDebugLoc();
2113
2114   MachineOperand &Dest = Inst->getOperand(0);
2115   MachineOperand &Src = Inst->getOperand(1);
2116
2117   const MCInstrDesc &InstDesc = get(AMDGPU::V_BCNT_U32_B32_e32);
2118   const TargetRegisterClass *SrcRC = Src.isReg() ?
2119     MRI.getRegClass(Src.getReg()) :
2120     &AMDGPU::SGPR_32RegClass;
2121
2122   unsigned MidReg = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
2123   unsigned ResultReg = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
2124
2125   const TargetRegisterClass *SrcSubRC = RI.getSubRegClass(SrcRC, AMDGPU::sub0);
2126
2127   MachineOperand SrcRegSub0 = buildExtractSubRegOrImm(MII, MRI, Src, SrcRC,
2128                                                       AMDGPU::sub0, SrcSubRC);
2129   MachineOperand SrcRegSub1 = buildExtractSubRegOrImm(MII, MRI, Src, SrcRC,
2130                                                       AMDGPU::sub1, SrcSubRC);
2131
2132   MachineInstr *First = BuildMI(MBB, MII, DL, InstDesc, MidReg)
2133     .addOperand(SrcRegSub0)
2134     .addImm(0);
2135
2136   MachineInstr *Second = BuildMI(MBB, MII, DL, InstDesc, ResultReg)
2137     .addOperand(SrcRegSub1)
2138     .addReg(MidReg);
2139
2140   MRI.replaceRegWith(Dest.getReg(), ResultReg);
2141
2142   Worklist.push_back(First);
2143   Worklist.push_back(Second);
2144 }
2145
2146 void SIInstrInfo::addDescImplicitUseDef(const MCInstrDesc &NewDesc,
2147                                         MachineInstr *Inst) const {
2148   // Add the implict and explicit register definitions.
2149   if (NewDesc.ImplicitUses) {
2150     for (unsigned i = 0; NewDesc.ImplicitUses[i]; ++i) {
2151       unsigned Reg = NewDesc.ImplicitUses[i];
2152       Inst->addOperand(MachineOperand::CreateReg(Reg, false, true));
2153     }
2154   }
2155
2156   if (NewDesc.ImplicitDefs) {
2157     for (unsigned i = 0; NewDesc.ImplicitDefs[i]; ++i) {
2158       unsigned Reg = NewDesc.ImplicitDefs[i];
2159       Inst->addOperand(MachineOperand::CreateReg(Reg, true, true));
2160     }
2161   }
2162 }
2163
2164 unsigned SIInstrInfo::findUsedSGPR(const MachineInstr *MI,
2165                                    int OpIndices[3]) const {
2166   const MCInstrDesc &Desc = get(MI->getOpcode());
2167
2168   // Find the one SGPR operand we are allowed to use.
2169   unsigned SGPRReg = AMDGPU::NoRegister;
2170
2171   // First we need to consider the instruction's operand requirements before
2172   // legalizing. Some operands are required to be SGPRs, such as implicit uses
2173   // of VCC, but we are still bound by the constant bus requirement to only use
2174   // one.
2175   //
2176   // If the operand's class is an SGPR, we can never move it.
2177
2178   for (const MachineOperand &MO : MI->implicit_operands()) {
2179     // We only care about reads.
2180     if (MO.isDef())
2181       continue;
2182
2183     if (MO.getReg() == AMDGPU::VCC)
2184       return AMDGPU::VCC;
2185
2186     if (MO.getReg() == AMDGPU::FLAT_SCR)
2187       return AMDGPU::FLAT_SCR;
2188   }
2189
2190   unsigned UsedSGPRs[3] = { AMDGPU::NoRegister };
2191   const MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
2192
2193   for (unsigned i = 0; i < 3; ++i) {
2194     int Idx = OpIndices[i];
2195     if (Idx == -1)
2196       break;
2197
2198     const MachineOperand &MO = MI->getOperand(Idx);
2199     if (RI.isSGPRClassID(Desc.OpInfo[Idx].RegClass))
2200       SGPRReg = MO.getReg();
2201
2202     if (MO.isReg() && RI.isSGPRClass(MRI.getRegClass(MO.getReg())))
2203       UsedSGPRs[i] = MO.getReg();
2204   }
2205
2206   if (SGPRReg != AMDGPU::NoRegister)
2207     return SGPRReg;
2208
2209   // We don't have a required SGPR operand, so we have a bit more freedom in
2210   // selecting operands to move.
2211
2212   // Try to select the most used SGPR. If an SGPR is equal to one of the
2213   // others, we choose that.
2214   //
2215   // e.g.
2216   // V_FMA_F32 v0, s0, s0, s0 -> No moves
2217   // V_FMA_F32 v0, s0, s1, s0 -> Move s1
2218
2219   if (UsedSGPRs[0] != AMDGPU::NoRegister) {
2220     if (UsedSGPRs[0] == UsedSGPRs[1] || UsedSGPRs[0] == UsedSGPRs[2])
2221       SGPRReg = UsedSGPRs[0];
2222   }
2223
2224   if (SGPRReg == AMDGPU::NoRegister && UsedSGPRs[1] != AMDGPU::NoRegister) {
2225     if (UsedSGPRs[1] == UsedSGPRs[2])
2226       SGPRReg = UsedSGPRs[1];
2227   }
2228
2229   return SGPRReg;
2230 }
2231
2232 MachineInstrBuilder SIInstrInfo::buildIndirectWrite(
2233                                    MachineBasicBlock *MBB,
2234                                    MachineBasicBlock::iterator I,
2235                                    unsigned ValueReg,
2236                                    unsigned Address, unsigned OffsetReg) const {
2237   const DebugLoc &DL = MBB->findDebugLoc(I);
2238   unsigned IndirectBaseReg = AMDGPU::VReg_32RegClass.getRegister(
2239                                       getIndirectIndexBegin(*MBB->getParent()));
2240
2241   return BuildMI(*MBB, I, DL, get(AMDGPU::SI_INDIRECT_DST_V1))
2242           .addReg(IndirectBaseReg, RegState::Define)
2243           .addOperand(I->getOperand(0))
2244           .addReg(IndirectBaseReg)
2245           .addReg(OffsetReg)
2246           .addImm(0)
2247           .addReg(ValueReg);
2248 }
2249
2250 MachineInstrBuilder SIInstrInfo::buildIndirectRead(
2251                                    MachineBasicBlock *MBB,
2252                                    MachineBasicBlock::iterator I,
2253                                    unsigned ValueReg,
2254                                    unsigned Address, unsigned OffsetReg) const {
2255   const DebugLoc &DL = MBB->findDebugLoc(I);
2256   unsigned IndirectBaseReg = AMDGPU::VReg_32RegClass.getRegister(
2257                                       getIndirectIndexBegin(*MBB->getParent()));
2258
2259   return BuildMI(*MBB, I, DL, get(AMDGPU::SI_INDIRECT_SRC))
2260           .addOperand(I->getOperand(0))
2261           .addOperand(I->getOperand(1))
2262           .addReg(IndirectBaseReg)
2263           .addReg(OffsetReg)
2264           .addImm(0);
2265
2266 }
2267
2268 void SIInstrInfo::reserveIndirectRegisters(BitVector &Reserved,
2269                                             const MachineFunction &MF) const {
2270   int End = getIndirectIndexEnd(MF);
2271   int Begin = getIndirectIndexBegin(MF);
2272
2273   if (End == -1)
2274     return;
2275
2276
2277   for (int Index = Begin; Index <= End; ++Index)
2278     Reserved.set(AMDGPU::VReg_32RegClass.getRegister(Index));
2279
2280   for (int Index = std::max(0, Begin - 1); Index <= End; ++Index)
2281     Reserved.set(AMDGPU::VReg_64RegClass.getRegister(Index));
2282
2283   for (int Index = std::max(0, Begin - 2); Index <= End; ++Index)
2284     Reserved.set(AMDGPU::VReg_96RegClass.getRegister(Index));
2285
2286   for (int Index = std::max(0, Begin - 3); Index <= End; ++Index)
2287     Reserved.set(AMDGPU::VReg_128RegClass.getRegister(Index));
2288
2289   for (int Index = std::max(0, Begin - 7); Index <= End; ++Index)
2290     Reserved.set(AMDGPU::VReg_256RegClass.getRegister(Index));
2291
2292   for (int Index = std::max(0, Begin - 15); Index <= End; ++Index)
2293     Reserved.set(AMDGPU::VReg_512RegClass.getRegister(Index));
2294 }
2295
2296 MachineOperand *SIInstrInfo::getNamedOperand(MachineInstr &MI,
2297                                                    unsigned OperandName) const {
2298   int Idx = AMDGPU::getNamedOperandIdx(MI.getOpcode(), OperandName);
2299   if (Idx == -1)
2300     return nullptr;
2301
2302   return &MI.getOperand(Idx);
2303 }