lib/Target/R600/SIInstrInfo.cpp

   1 //===-- SIInstrInfo.cpp - SI Instruction Information  ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief SI Implementation of TargetInstrInfo.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15
  16 #include "SIInstrInfo.h"
  17 #include "AMDGPUTargetMachine.h"
  18 #include "SIDefines.h"
  19 #include "SIMachineFunctionInfo.h"
  20 #include "llvm/CodeGen/MachineFrameInfo.h"
  21 #include "llvm/CodeGen/MachineInstrBuilder.h"
  22 #include "llvm/CodeGen/MachineRegisterInfo.h"
  23 #include "llvm/IR/Function.h"
  24 #include "llvm/CodeGen/RegisterScavenging.h"
  25 #include "llvm/MC/MCInstrDesc.h"
  26
  27 using namespace llvm;
  28
  29 SIInstrInfo::SIInstrInfo(const AMDGPUSubtarget &st)
  30   : AMDGPUInstrInfo(st),
  31     RI(st) { }
  32
  33 //===----------------------------------------------------------------------===//
  34 // TargetInstrInfo callbacks
  35 //===----------------------------------------------------------------------===//
  36
  37 static unsigned getNumOperandsNoGlue(SDNode *Node) {
  38   unsigned N = Node->getNumOperands();
  39   while (N && Node->getOperand(N - 1).getValueType() == MVT::Glue)
  40     --N;
  41   return N;
  42 }
  43
  44 static SDValue findChainOperand(SDNode *Load) {
  45   SDValue LastOp = Load->getOperand(getNumOperandsNoGlue(Load) - 1);
  46   assert(LastOp.getValueType() == MVT::Other && "Chain missing from load node");
  47   return LastOp;
  48 }
  49
  50 /// \brief Returns true if both nodes have the same value for the given
  51 ///        operand \p Op, or if both nodes do not have this operand.
  52 static bool nodesHaveSameOperandValue(SDNode *N0, SDNode* N1, unsigned OpName) {
  53   unsigned Opc0 = N0->getMachineOpcode();
  54   unsigned Opc1 = N1->getMachineOpcode();
  55
  56   int Op0Idx = AMDGPU::getNamedOperandIdx(Opc0, OpName);
  57   int Op1Idx = AMDGPU::getNamedOperandIdx(Opc1, OpName);
  58
  59   if (Op0Idx == -1 && Op1Idx == -1)
  60     return true;
  61
  62
  63   if ((Op0Idx == -1 && Op1Idx != -1) ||
  64       (Op1Idx == -1 && Op0Idx != -1))
  65     return false;
  66
  67   // getNamedOperandIdx returns the index for the MachineInstr's operands,
  68   // which includes the result as the first operand. We are indexing into the
  69   // MachineSDNode's operands, so we need to skip the result operand to get
  70   // the real index.
  71   --Op0Idx;
  72   --Op1Idx;
  73
  74   return N0->getOperand(Op0Idx) == N1->getOperand(Op1Idx);
  75 }
  76
  77 bool SIInstrInfo::areLoadsFromSameBasePtr(SDNode *Load0, SDNode *Load1,
  78                                           int64_t &Offset0,
  79                                           int64_t &Offset1) const {
  80   if (!Load0->isMachineOpcode() || !Load1->isMachineOpcode())
  81     return false;
  82
  83   unsigned Opc0 = Load0->getMachineOpcode();
  84   unsigned Opc1 = Load1->getMachineOpcode();
  85
  86   // Make sure both are actually loads.
  87   if (!get(Opc0).mayLoad() || !get(Opc1).mayLoad())
  88     return false;
  89
  90   if (isDS(Opc0) && isDS(Opc1)) {
  91
  92     // FIXME: Handle this case:
  93     if (getNumOperandsNoGlue(Load0) != getNumOperandsNoGlue(Load1))
  94       return false;
  95
  96     // Check base reg.
  97     if (Load0->getOperand(1) != Load1->getOperand(1))
  98       return false;
  99
 100     // Check chain.
 101     if (findChainOperand(Load0) != findChainOperand(Load1))
 102       return false;
 103
 104     // Skip read2 / write2 variants for simplicity.
 105     // TODO: We should report true if the used offsets are adjacent (excluded
 106     // st64 versions).
 107     if (AMDGPU::getNamedOperandIdx(Opc0, AMDGPU::OpName::data1) != -1 ||
 108         AMDGPU::getNamedOperandIdx(Opc1, AMDGPU::OpName::data1) != -1)
 109       return false;
 110
 111     Offset0 = cast<ConstantSDNode>(Load0->getOperand(2))->getZExtValue();
 112     Offset1 = cast<ConstantSDNode>(Load1->getOperand(2))->getZExtValue();
 113     return true;
 114   }
 115
 116   if (isSMRD(Opc0) && isSMRD(Opc1)) {
 117     assert(getNumOperandsNoGlue(Load0) == getNumOperandsNoGlue(Load1));
 118
 119     // Check base reg.
 120     if (Load0->getOperand(0) != Load1->getOperand(0))
 121       return false;
 122
 123     // Check chain.
 124     if (findChainOperand(Load0) != findChainOperand(Load1))
 125       return false;
 126
 127     Offset0 = cast<ConstantSDNode>(Load0->getOperand(1))->getZExtValue();
 128     Offset1 = cast<ConstantSDNode>(Load1->getOperand(1))->getZExtValue();
 129     return true;
 130   }
 131
 132   // MUBUF and MTBUF can access the same addresses.
 133   if ((isMUBUF(Opc0) || isMTBUF(Opc0)) && (isMUBUF(Opc1) || isMTBUF(Opc1))) {
 134
 135     // MUBUF and MTBUF have vaddr at different indices.
 136     if (!nodesHaveSameOperandValue(Load0, Load1, AMDGPU::OpName::soffset) ||
 137         findChainOperand(Load0) != findChainOperand(Load1) ||
 138         !nodesHaveSameOperandValue(Load0, Load1, AMDGPU::OpName::vaddr) ||
 139         !nodesHaveSameOperandValue(Load0, Load1, AMDGPU::OpName::srsrc))
 140       return false;
 141
 142     int OffIdx0 = AMDGPU::getNamedOperandIdx(Opc0, AMDGPU::OpName::offset);
 143     int OffIdx1 = AMDGPU::getNamedOperandIdx(Opc1, AMDGPU::OpName::offset);
 144
 145     if (OffIdx0 == -1 || OffIdx1 == -1)
 146       return false;
 147
 148     // getNamedOperandIdx returns the index for MachineInstrs.  Since they
 149     // inlcude the output in the operand list, but SDNodes don't, we need to
 150     // subtract the index by one.
 151     --OffIdx0;
 152     --OffIdx1;
 153
 154     SDValue Off0 = Load0->getOperand(OffIdx0);
 155     SDValue Off1 = Load1->getOperand(OffIdx1);
 156
 157     // The offset might be a FrameIndexSDNode.
 158     if (!isa<ConstantSDNode>(Off0) || !isa<ConstantSDNode>(Off1))
 159       return false;
 160
 161     Offset0 = cast<ConstantSDNode>(Off0)->getZExtValue();
 162     Offset1 = cast<ConstantSDNode>(Off1)->getZExtValue();
 163     return true;
 164   }
 165
 166   return false;
 167 }
 168
 169 static bool isStride64(unsigned Opc) {
 170   switch (Opc) {
 171   case AMDGPU::DS_READ2ST64_B32:
 172   case AMDGPU::DS_READ2ST64_B64:
 173   case AMDGPU::DS_WRITE2ST64_B32:
 174   case AMDGPU::DS_WRITE2ST64_B64:
 175     return true;
 176   default:
 177     return false;
 178   }
 179 }
 180
 181 bool SIInstrInfo::getLdStBaseRegImmOfs(MachineInstr *LdSt,
 182                                        unsigned &BaseReg, unsigned &Offset,
 183                                        const TargetRegisterInfo *TRI) const {
 184   unsigned Opc = LdSt->getOpcode();
 185   if (isDS(Opc)) {
 186     const MachineOperand *OffsetImm = getNamedOperand(*LdSt,
 187                                                       AMDGPU::OpName::offset);
 188     if (OffsetImm) {
 189       // Normal, single offset LDS instruction.
 190       const MachineOperand *AddrReg = getNamedOperand(*LdSt,
 191                                                       AMDGPU::OpName::addr);
 192
 193       BaseReg = AddrReg->getReg();
 194       Offset = OffsetImm->getImm();
 195       return true;
 196     }
 197
 198     // The 2 offset instructions use offset0 and offset1 instead. We can treat
 199     // these as a load with a single offset if the 2 offsets are consecutive. We
 200     // will use this for some partially aligned loads.
 201     const MachineOperand *Offset0Imm = getNamedOperand(*LdSt,
 202                                                        AMDGPU::OpName::offset0);
 203     const MachineOperand *Offset1Imm = getNamedOperand(*LdSt,
 204                                                        AMDGPU::OpName::offset1);
 205
 206     uint8_t Offset0 = Offset0Imm->getImm();
 207     uint8_t Offset1 = Offset1Imm->getImm();
 208     assert(Offset1 > Offset0);
 209
 210     if (Offset1 - Offset0 == 1) {
 211       // Each of these offsets is in element sized units, so we need to convert
 212       // to bytes of the individual reads.
 213
 214       unsigned EltSize;
 215       if (LdSt->mayLoad())
 216         EltSize = getOpRegClass(*LdSt, 0)->getSize() / 2;
 217       else {
 218         assert(LdSt->mayStore());
 219         int Data0Idx = AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::data0);
 220         EltSize = getOpRegClass(*LdSt, Data0Idx)->getSize();
 221       }
 222
 223       if (isStride64(Opc))
 224         EltSize *= 64;
 225
 226       const MachineOperand *AddrReg = getNamedOperand(*LdSt,
 227                                                       AMDGPU::OpName::addr);
 228       BaseReg = AddrReg->getReg();
 229       Offset = EltSize * Offset0;
 230       return true;
 231     }
 232
 233     return false;
 234   }
 235
 236   if (isMUBUF(Opc) || isMTBUF(Opc)) {
 237     if (AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::soffset) != -1)
 238       return false;
 239
 240     const MachineOperand *AddrReg = getNamedOperand(*LdSt,
 241                                                     AMDGPU::OpName::vaddr);
 242     if (!AddrReg)
 243       return false;
 244
 245     const MachineOperand *OffsetImm = getNamedOperand(*LdSt,
 246                                                       AMDGPU::OpName::offset);
 247     BaseReg = AddrReg->getReg();
 248     Offset = OffsetImm->getImm();
 249     return true;
 250   }
 251
 252   if (isSMRD(Opc)) {
 253     const MachineOperand *OffsetImm = getNamedOperand(*LdSt,
 254                                                       AMDGPU::OpName::offset);
 255     if (!OffsetImm)
 256       return false;
 257
 258     const MachineOperand *SBaseReg = getNamedOperand(*LdSt,
 259                                                      AMDGPU::OpName::sbase);
 260     BaseReg = SBaseReg->getReg();
 261     Offset = OffsetImm->getImm();
 262     return true;
 263   }
 264
 265   return false;
 266 }
 267
 268 bool SIInstrInfo::shouldClusterLoads(MachineInstr *FirstLdSt,
 269                                      MachineInstr *SecondLdSt,
 270                                      unsigned NumLoads) const {
 271   unsigned Opc0 = FirstLdSt->getOpcode();
 272   unsigned Opc1 = SecondLdSt->getOpcode();
 273
 274   // TODO: This needs finer tuning
 275   if (NumLoads > 4)
 276     return false;
 277
 278   if (isDS(Opc0) && isDS(Opc1))
 279     return true;
 280
 281   if (isSMRD(Opc0) && isSMRD(Opc1))
 282     return true;
 283
 284   if ((isMUBUF(Opc0) || isMTBUF(Opc0)) && (isMUBUF(Opc1) || isMTBUF(Opc1)))
 285     return true;
 286
 287   return false;
 288 }
 289
 290 void
 291 SIInstrInfo::copyPhysReg(MachineBasicBlock &MBB,
 292                          MachineBasicBlock::iterator MI, DebugLoc DL,
 293                          unsigned DestReg, unsigned SrcReg,
 294                          bool KillSrc) const {
 295
 296   // If we are trying to copy to or from SCC, there is a bug somewhere else in
 297   // the backend.  While it may be theoretically possible to do this, it should
 298   // never be necessary.
 299   assert(DestReg != AMDGPU::SCC && SrcReg != AMDGPU::SCC);
 300
 301   static const int16_t Sub0_15[] = {
 302     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3,
 303     AMDGPU::sub4, AMDGPU::sub5, AMDGPU::sub6, AMDGPU::sub7,
 304     AMDGPU::sub8, AMDGPU::sub9, AMDGPU::sub10, AMDGPU::sub11,
 305     AMDGPU::sub12, AMDGPU::sub13, AMDGPU::sub14, AMDGPU::sub15, 0
 306   };
 307
 308   static const int16_t Sub0_7[] = {
 309     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3,
 310     AMDGPU::sub4, AMDGPU::sub5, AMDGPU::sub6, AMDGPU::sub7, 0
 311   };
 312
 313   static const int16_t Sub0_3[] = {
 314     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3, 0
 315   };
 316
 317   static const int16_t Sub0_2[] = {
 318     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, 0
 319   };
 320
 321   static const int16_t Sub0_1[] = {
 322     AMDGPU::sub0, AMDGPU::sub1, 0
 323   };
 324
 325   unsigned Opcode;
 326   const int16_t *SubIndices;
 327
 328   if (AMDGPU::M0 == DestReg) {
 329     // Check if M0 isn't already set to this value
 330     for (MachineBasicBlock::reverse_iterator E = MBB.rend(),
 331       I = MachineBasicBlock::reverse_iterator(MI); I != E; ++I) {
 332
 333       if (!I->definesRegister(AMDGPU::M0))
 334         continue;
 335
 336       unsigned Opc = I->getOpcode();
 337       if (Opc != TargetOpcode::COPY && Opc != AMDGPU::S_MOV_B32)
 338         break;
 339
 340       if (!I->readsRegister(SrcReg))
 341         break;
 342
 343       // The copy isn't necessary
 344       return;
 345     }
 346   }
 347
 348   if (AMDGPU::SReg_32RegClass.contains(DestReg)) {
 349     assert(AMDGPU::SReg_32RegClass.contains(SrcReg));
 350     BuildMI(MBB, MI, DL, get(AMDGPU::S_MOV_B32), DestReg)
 351             .addReg(SrcReg, getKillRegState(KillSrc));
 352     return;
 353
 354   } else if (AMDGPU::SReg_64RegClass.contains(DestReg)) {
 355     assert(AMDGPU::SReg_64RegClass.contains(SrcReg));
 356     BuildMI(MBB, MI, DL, get(AMDGPU::S_MOV_B64), DestReg)
 357             .addReg(SrcReg, getKillRegState(KillSrc));
 358     return;
 359
 360   } else if (AMDGPU::SReg_128RegClass.contains(DestReg)) {
 361     assert(AMDGPU::SReg_128RegClass.contains(SrcReg));
 362     Opcode = AMDGPU::S_MOV_B32;
 363     SubIndices = Sub0_3;
 364
 365   } else if (AMDGPU::SReg_256RegClass.contains(DestReg)) {
 366     assert(AMDGPU::SReg_256RegClass.contains(SrcReg));
 367     Opcode = AMDGPU::S_MOV_B32;
 368     SubIndices = Sub0_7;
 369
 370   } else if (AMDGPU::SReg_512RegClass.contains(DestReg)) {
 371     assert(AMDGPU::SReg_512RegClass.contains(SrcReg));
 372     Opcode = AMDGPU::S_MOV_B32;
 373     SubIndices = Sub0_15;
 374
 375   } else if (AMDGPU::VReg_32RegClass.contains(DestReg)) {
 376     assert(AMDGPU::VReg_32RegClass.contains(SrcReg) ||
 377            AMDGPU::SReg_32RegClass.contains(SrcReg));
 378     BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DestReg)
 379             .addReg(SrcReg, getKillRegState(KillSrc));
 380     return;
 381
 382   } else if (AMDGPU::VReg_64RegClass.contains(DestReg)) {
 383     assert(AMDGPU::VReg_64RegClass.contains(SrcReg) ||
 384            AMDGPU::SReg_64RegClass.contains(SrcReg));
 385     Opcode = AMDGPU::V_MOV_B32_e32;
 386     SubIndices = Sub0_1;
 387
 388   } else if (AMDGPU::VReg_96RegClass.contains(DestReg)) {
 389     assert(AMDGPU::VReg_96RegClass.contains(SrcReg));
 390     Opcode = AMDGPU::V_MOV_B32_e32;
 391     SubIndices = Sub0_2;
 392
 393   } else if (AMDGPU::VReg_128RegClass.contains(DestReg)) {
 394     assert(AMDGPU::VReg_128RegClass.contains(SrcReg) ||
 395            AMDGPU::SReg_128RegClass.contains(SrcReg));
 396     Opcode = AMDGPU::V_MOV_B32_e32;
 397     SubIndices = Sub0_3;
 398
 399   } else if (AMDGPU::VReg_256RegClass.contains(DestReg)) {
 400     assert(AMDGPU::VReg_256RegClass.contains(SrcReg) ||
 401            AMDGPU::SReg_256RegClass.contains(SrcReg));
 402     Opcode = AMDGPU::V_MOV_B32_e32;
 403     SubIndices = Sub0_7;
 404
 405   } else if (AMDGPU::VReg_512RegClass.contains(DestReg)) {
 406     assert(AMDGPU::VReg_512RegClass.contains(SrcReg) ||
 407            AMDGPU::SReg_512RegClass.contains(SrcReg));
 408     Opcode = AMDGPU::V_MOV_B32_e32;
 409     SubIndices = Sub0_15;
 410
 411   } else {
 412     llvm_unreachable("Can't copy register!");
 413   }
 414
 415   while (unsigned SubIdx = *SubIndices++) {
 416     MachineInstrBuilder Builder = BuildMI(MBB, MI, DL,
 417       get(Opcode), RI.getSubReg(DestReg, SubIdx));
 418
 419     Builder.addReg(RI.getSubReg(SrcReg, SubIdx), getKillRegState(KillSrc));
 420
 421     if (*SubIndices)
 422       Builder.addReg(DestReg, RegState::Define | RegState::Implicit);
 423   }
 424 }
 425
 426 unsigned SIInstrInfo::commuteOpcode(unsigned Opcode) const {
 427   int NewOpc;
 428
 429   // Try to map original to commuted opcode
 430   if ((NewOpc = AMDGPU::getCommuteRev(Opcode)) != -1)
 431     return NewOpc;
 432
 433   // Try to map commuted to original opcode
 434   if ((NewOpc = AMDGPU::getCommuteOrig(Opcode)) != -1)
 435     return NewOpc;
 436
 437   return Opcode;
 438 }
 439
 440 static bool shouldTryToSpillVGPRs(MachineFunction *MF) {
 441
 442   SIMachineFunctionInfo *MFI = MF->getInfo<SIMachineFunctionInfo>();
 443   const TargetMachine &TM = MF->getTarget();
 444
 445   // FIXME: Even though it can cause problems, we need to enable
 446   // spilling at -O0, since the fast register allocator always
 447   // spills registers that are live at the end of blocks.
 448   return MFI->getShaderType() == ShaderType::COMPUTE &&
 449          TM.getOptLevel() == CodeGenOpt::None;
 450
 451 }
 452
 453 void SIInstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
 454                                       MachineBasicBlock::iterator MI,
 455                                       unsigned SrcReg, bool isKill,
 456                                       int FrameIndex,
 457                                       const TargetRegisterClass *RC,
 458                                       const TargetRegisterInfo *TRI) const {
 459   MachineFunction *MF = MBB.getParent();
 460   MachineFrameInfo *FrameInfo = MF->getFrameInfo();
 461   DebugLoc DL = MBB.findDebugLoc(MI);
 462   int Opcode = -1;
 463
 464   if (RI.isSGPRClass(RC)) {
 465     // We are only allowed to create one new instruction when spilling
 466     // registers, so we need to use pseudo instruction for spilling
 467     // SGPRs.
 468     switch (RC->getSize() * 8) {
 469       case 32:  Opcode = AMDGPU::SI_SPILL_S32_SAVE;  break;
 470       case 64:  Opcode = AMDGPU::SI_SPILL_S64_SAVE;  break;
 471       case 128: Opcode = AMDGPU::SI_SPILL_S128_SAVE; break;
 472       case 256: Opcode = AMDGPU::SI_SPILL_S256_SAVE; break;
 473       case 512: Opcode = AMDGPU::SI_SPILL_S512_SAVE; break;
 474     }
 475   } else if(shouldTryToSpillVGPRs(MF) && RI.hasVGPRs(RC)) {
 476     switch(RC->getSize() * 8) {
 477       case 32: Opcode = AMDGPU::SI_SPILL_V32_SAVE; break;
 478       case 64: Opcode = AMDGPU::SI_SPILL_V64_SAVE; break;
 479       case 96: Opcode = AMDGPU::SI_SPILL_V96_SAVE; break;
 480       case 128: Opcode = AMDGPU::SI_SPILL_V128_SAVE; break;
 481       case 256: Opcode = AMDGPU::SI_SPILL_V256_SAVE; break;
 482       case 512: Opcode = AMDGPU::SI_SPILL_V512_SAVE; break;
 483     }
 484   }
 485
 486   if (Opcode != -1) {
 487     FrameInfo->setObjectAlignment(FrameIndex, 4);
 488     BuildMI(MBB, MI, DL, get(Opcode))
 489             .addReg(SrcReg)
 490             .addFrameIndex(FrameIndex);
 491   } else {
 492     LLVMContext &Ctx = MF->getFunction()->getContext();
 493     Ctx.emitError("SIInstrInfo::storeRegToStackSlot - Do not know how to"
 494                   " spill register");
 495     BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), AMDGPU::VGPR0)
 496             .addReg(SrcReg);
 497   }
 498 }
 499
 500 void SIInstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
 501                                        MachineBasicBlock::iterator MI,
 502                                        unsigned DestReg, int FrameIndex,
 503                                        const TargetRegisterClass *RC,
 504                                        const TargetRegisterInfo *TRI) const {
 505   MachineFunction *MF = MBB.getParent();
 506   MachineFrameInfo *FrameInfo = MF->getFrameInfo();
 507   DebugLoc DL = MBB.findDebugLoc(MI);
 508   int Opcode = -1;
 509
 510   if (RI.isSGPRClass(RC)){
 511     switch(RC->getSize() * 8) {
 512       case 32:  Opcode = AMDGPU::SI_SPILL_S32_RESTORE; break;
 513       case 64:  Opcode = AMDGPU::SI_SPILL_S64_RESTORE;  break;
 514       case 128: Opcode = AMDGPU::SI_SPILL_S128_RESTORE; break;
 515       case 256: Opcode = AMDGPU::SI_SPILL_S256_RESTORE; break;
 516       case 512: Opcode = AMDGPU::SI_SPILL_S512_RESTORE; break;
 517     }
 518   } else if(shouldTryToSpillVGPRs(MF) && RI.hasVGPRs(RC)) {
 519     switch(RC->getSize() * 8) {
 520       case 32: Opcode = AMDGPU::SI_SPILL_V32_RESTORE; break;
 521       case 64: Opcode = AMDGPU::SI_SPILL_V64_RESTORE; break;
 522       case 96: Opcode = AMDGPU::SI_SPILL_V96_RESTORE; break;
 523       case 128: Opcode = AMDGPU::SI_SPILL_V128_RESTORE; break;
 524       case 256: Opcode = AMDGPU::SI_SPILL_V256_RESTORE; break;
 525       case 512: Opcode = AMDGPU::SI_SPILL_V512_RESTORE; break;
 526     }
 527   }
 528
 529   if (Opcode != -1) {
 530     FrameInfo->setObjectAlignment(FrameIndex, 4);
 531     BuildMI(MBB, MI, DL, get(Opcode), DestReg)
 532             .addFrameIndex(FrameIndex);
 533   } else {
 534     LLVMContext &Ctx = MF->getFunction()->getContext();
 535     Ctx.emitError("SIInstrInfo::loadRegFromStackSlot - Do not know how to"
 536                   " restore register");
 537     BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DestReg)
 538             .addReg(AMDGPU::VGPR0);
 539   }
 540 }
 541
 542 /// \param @Offset Offset in bytes of the FrameIndex being spilled
 543 unsigned SIInstrInfo::calculateLDSSpillAddress(MachineBasicBlock &MBB,
 544                                                MachineBasicBlock::iterator MI,
 545                                                RegScavenger *RS, unsigned TmpReg,
 546                                                unsigned FrameOffset,
 547                                                unsigned Size) const {
 548   MachineFunction *MF = MBB.getParent();
 549   SIMachineFunctionInfo *MFI = MF->getInfo<SIMachineFunctionInfo>();
 550   const AMDGPUSubtarget &ST = MF->getTarget().getSubtarget<AMDGPUSubtarget>();
 551   const SIRegisterInfo *TRI =
 552       static_cast<const SIRegisterInfo*>(ST.getRegisterInfo());
 553   DebugLoc DL = MBB.findDebugLoc(MI);
 554   unsigned WorkGroupSize = MFI->getMaximumWorkGroupSize(*MF);
 555   unsigned WavefrontSize = ST.getWavefrontSize();
 556
 557   unsigned TIDReg = MFI->getTIDReg();
 558   if (!MFI->hasCalculatedTID()) {
 559     MachineBasicBlock &Entry = MBB.getParent()->front();
 560     MachineBasicBlock::iterator Insert = Entry.front();
 561     DebugLoc DL = Insert->getDebugLoc();
 562
 563     TIDReg = RI.findUnusedVGPR(MF->getRegInfo());
 564     if (TIDReg == AMDGPU::NoRegister)
 565       return TIDReg;
 566
 567
 568     if (MFI->getShaderType() == ShaderType::COMPUTE &&
 569         WorkGroupSize > WavefrontSize) {
 570
 571       unsigned TIDIGXReg = TRI->getPreloadedValue(*MF, SIRegisterInfo::TIDIG_X);
 572       unsigned TIDIGYReg = TRI->getPreloadedValue(*MF, SIRegisterInfo::TIDIG_Y);
 573       unsigned TIDIGZReg = TRI->getPreloadedValue(*MF, SIRegisterInfo::TIDIG_Z);
 574       unsigned InputPtrReg =
 575           TRI->getPreloadedValue(*MF, SIRegisterInfo::INPUT_PTR);
 576       static const unsigned TIDIGRegs[3] = {
 577         TIDIGXReg, TIDIGYReg, TIDIGZReg
 578       };
 579       for (unsigned Reg : TIDIGRegs) {
 580         if (!Entry.isLiveIn(Reg))
 581           Entry.addLiveIn(Reg);
 582       }
 583
 584       RS->enterBasicBlock(&Entry);
 585       unsigned STmp0 = RS->scavengeRegister(&AMDGPU::SGPR_32RegClass, 0);
 586       unsigned STmp1 = RS->scavengeRegister(&AMDGPU::SGPR_32RegClass, 0);
 587       BuildMI(Entry, Insert, DL, get(AMDGPU::S_LOAD_DWORD_IMM), STmp0)
 588               .addReg(InputPtrReg)
 589               .addImm(SI::KernelInputOffsets::NGROUPS_Z);
 590       BuildMI(Entry, Insert, DL, get(AMDGPU::S_LOAD_DWORD_IMM), STmp1)
 591               .addReg(InputPtrReg)
 592               .addImm(SI::KernelInputOffsets::NGROUPS_Y);
 593
 594       // NGROUPS.X * NGROUPS.Y
 595       BuildMI(Entry, Insert, DL, get(AMDGPU::S_MUL_I32), STmp1)
 596               .addReg(STmp1)
 597               .addReg(STmp0);
 598       // (NGROUPS.X * NGROUPS.Y) * TIDIG.X
 599       BuildMI(Entry, Insert, DL, get(AMDGPU::V_MUL_U32_U24_e32), TIDReg)
 600               .addReg(STmp1)
 601               .addReg(TIDIGXReg);
 602       // NGROUPS.Z * TIDIG.Y + (NGROUPS.X * NGROPUS.Y * TIDIG.X)
 603       BuildMI(Entry, Insert, DL, get(AMDGPU::V_MAD_U32_U24), TIDReg)
 604               .addReg(STmp0)
 605               .addReg(TIDIGYReg)
 606               .addReg(TIDReg);
 607       // (NGROUPS.Z * TIDIG.Y + (NGROUPS.X * NGROPUS.Y * TIDIG.X)) + TIDIG.Z
 608       BuildMI(Entry, Insert, DL, get(AMDGPU::V_ADD_I32_e32), TIDReg)
 609               .addReg(TIDReg)
 610               .addReg(TIDIGZReg);
 611     } else {
 612       // Get the wave id
 613       BuildMI(Entry, Insert, DL, get(AMDGPU::V_MBCNT_LO_U32_B32_e64),
 614               TIDReg)
 615               .addImm(-1)
 616               .addImm(0);
 617
 618       BuildMI(Entry, Insert, DL, get(AMDGPU::V_MBCNT_HI_U32_B32_e32),
 619               TIDReg)
 620               .addImm(-1)
 621               .addReg(TIDReg);
 622     }
 623
 624     BuildMI(Entry, Insert, DL, get(AMDGPU::V_LSHLREV_B32_e32),
 625             TIDReg)
 626             .addImm(2)
 627             .addReg(TIDReg);
 628     MFI->setTIDReg(TIDReg);
 629   }
 630
 631   // Add FrameIndex to LDS offset
 632   unsigned LDSOffset = MFI->LDSSize + (FrameOffset * WorkGroupSize);
 633   BuildMI(MBB, MI, DL, get(AMDGPU::V_ADD_I32_e32), TmpReg)
 634           .addImm(LDSOffset)
 635           .addReg(TIDReg);
 636
 637   return TmpReg;
 638 }
 639
 640 void SIInstrInfo::insertNOPs(MachineBasicBlock::iterator MI,
 641                              int Count) const {
 642   while (Count > 0) {
 643     int Arg;
 644     if (Count >= 8)
 645       Arg = 7;
 646     else
 647       Arg = Count - 1;
 648     Count -= 8;
 649     BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(AMDGPU::S_NOP))
 650             .addImm(Arg);
 651   }
 652 }
 653
 654 bool SIInstrInfo::expandPostRAPseudo(MachineBasicBlock::iterator MI) const {
 655   MachineBasicBlock &MBB = *MI->getParent();
 656   DebugLoc DL = MBB.findDebugLoc(MI);
 657   switch (MI->getOpcode()) {
 658   default: return AMDGPUInstrInfo::expandPostRAPseudo(MI);
 659
 660   case AMDGPU::SI_CONSTDATA_PTR: {
 661     unsigned Reg = MI->getOperand(0).getReg();
 662     unsigned RegLo = RI.getSubReg(Reg, AMDGPU::sub0);
 663     unsigned RegHi = RI.getSubReg(Reg, AMDGPU::sub1);
 664
 665     BuildMI(MBB, MI, DL, get(AMDGPU::S_GETPC_B64), Reg);
 666
 667     // Add 32-bit offset from this instruction to the start of the constant data.
 668     BuildMI(MBB, MI, DL, get(AMDGPU::S_ADD_U32), RegLo)
 669             .addReg(RegLo)
 670             .addTargetIndex(AMDGPU::TI_CONSTDATA_START)
 671             .addReg(AMDGPU::SCC, RegState::Define | RegState::Implicit);
 672     BuildMI(MBB, MI, DL, get(AMDGPU::S_ADDC_U32), RegHi)
 673             .addReg(RegHi)
 674             .addImm(0)
 675             .addReg(AMDGPU::SCC, RegState::Define | RegState::Implicit)
 676             .addReg(AMDGPU::SCC, RegState::Implicit);
 677     MI->eraseFromParent();
 678     break;
 679   }
 680   case AMDGPU::SGPR_USE:
 681     // This is just a placeholder for register allocation.
 682     MI->eraseFromParent();
 683     break;
 684   }
 685   return true;
 686 }
 687
 688 MachineInstr *SIInstrInfo::commuteInstruction(MachineInstr *MI,
 689                                               bool NewMI) const {
 690   if (MI->getNumOperands() < 3)
 691     return nullptr;
 692
 693   int Src0Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
 694                                            AMDGPU::OpName::src0);
 695   assert(Src0Idx != -1 && "Should always have src0 operand");
 696
 697   MachineOperand &Src0 = MI->getOperand(Src0Idx);
 698   if (!Src0.isReg())
 699     return nullptr;
 700
 701   int Src1Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
 702                                            AMDGPU::OpName::src1);
 703   if (Src1Idx == -1)
 704     return nullptr;
 705
 706   MachineOperand &Src1 = MI->getOperand(Src1Idx);
 707
 708   // Make sure it s legal to commute operands for VOP2.
 709   if (isVOP2(MI->getOpcode()) &&
 710       (!isOperandLegal(MI, Src0Idx, &Src1) ||
 711        !isOperandLegal(MI, Src1Idx, &Src0)))
 712     return nullptr;
 713
 714   if (!Src1.isReg()) {
 715     // Allow commuting instructions with Imm or FPImm operands.
 716     if (NewMI || (!Src1.isImm() && !Src1.isFPImm()) ||
 717        (!isVOP2(MI->getOpcode()) && !isVOP3(MI->getOpcode()))) {
 718       return nullptr;
 719     }
 720
 721     // TODO: Is there any reason to commute with src2 modifiers?
 722     // TODO: Should be able to commute with output modifiers just fine.
 723     if (hasModifiersSet(*MI, AMDGPU::OpName::src2_modifiers))
 724       return nullptr;
 725
 726     // Be sure to copy the source modifiers to the right place.
 727     if (MachineOperand *Src0Mods
 728           = getNamedOperand(*MI, AMDGPU::OpName::src0_modifiers)) {
 729       MachineOperand *Src1Mods
 730         = getNamedOperand(*MI, AMDGPU::OpName::src1_modifiers);
 731
 732       int Src0ModsVal = Src0Mods->getImm();
 733       if (!Src1Mods && Src0ModsVal != 0)
 734         return nullptr;
 735
 736       // XXX - This assert might be a lie. It might be useful to have a neg
 737       // modifier with 0.0.
 738       int Src1ModsVal = Src1Mods->getImm();
 739       assert((Src1ModsVal == 0) && "Not expecting modifiers with immediates");
 740
 741       Src1Mods->setImm(Src0ModsVal);
 742       Src0Mods->setImm(Src1ModsVal);
 743     }
 744
 745     unsigned Reg = Src0.getReg();
 746     unsigned SubReg = Src0.getSubReg();
 747     if (Src1.isImm())
 748       Src0.ChangeToImmediate(Src1.getImm());
 749     else if (Src1.isFPImm())
 750       Src0.ChangeToFPImmediate(Src1.getFPImm());
 751     else
 752       llvm_unreachable("Should only have immediates");
 753
 754     Src1.ChangeToRegister(Reg, false);
 755     Src1.setSubReg(SubReg);
 756   } else {
 757     MI = TargetInstrInfo::commuteInstruction(MI, NewMI);
 758   }
 759
 760   if (MI)
 761     MI->setDesc(get(commuteOpcode(MI->getOpcode())));
 762
 763   return MI;
 764 }
 765
 766 // This needs to be implemented because the source modifiers may be inserted
 767 // between the true commutable operands, and the base
 768 // TargetInstrInfo::commuteInstruction uses it.
 769 bool SIInstrInfo::findCommutedOpIndices(MachineInstr *MI,
 770                                         unsigned &SrcOpIdx1,
 771                                         unsigned &SrcOpIdx2) const {
 772   const MCInstrDesc &MCID = MI->getDesc();
 773   if (!MCID.isCommutable())
 774     return false;
 775
 776   unsigned Opc = MI->getOpcode();
 777   int Src0Idx = AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::src0);
 778   if (Src0Idx == -1)
 779     return false;
 780
 781   // FIXME: Workaround TargetInstrInfo::commuteInstruction asserting on
 782   // immediate.
 783   if (!MI->getOperand(Src0Idx).isReg())
 784     return false;
 785
 786   int Src1Idx = AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::src1);
 787   if (Src1Idx == -1)
 788     return false;
 789
 790   if (!MI->getOperand(Src1Idx).isReg())
 791     return false;
 792
 793   // If any source modifiers are set, the generic instruction commuting won't
 794   // understand how to copy the source modifiers.
 795   if (hasModifiersSet(*MI, AMDGPU::OpName::src0_modifiers) ||
 796       hasModifiersSet(*MI, AMDGPU::OpName::src1_modifiers))
 797     return false;
 798
 799   SrcOpIdx1 = Src0Idx;
 800   SrcOpIdx2 = Src1Idx;
 801   return true;
 802 }
 803
 804 MachineInstr *SIInstrInfo::buildMovInstr(MachineBasicBlock *MBB,
 805                                          MachineBasicBlock::iterator I,
 806                                          unsigned DstReg,
 807                                          unsigned SrcReg) const {
 808   return BuildMI(*MBB, I, MBB->findDebugLoc(I), get(AMDGPU::V_MOV_B32_e32),
 809                  DstReg) .addReg(SrcReg);
 810 }
 811
 812 bool SIInstrInfo::isMov(unsigned Opcode) const {
 813   switch(Opcode) {
 814   default: return false;
 815   case AMDGPU::S_MOV_B32:
 816   case AMDGPU::S_MOV_B64:
 817   case AMDGPU::V_MOV_B32_e32:
 818   case AMDGPU::V_MOV_B32_e64:
 819     return true;
 820   }
 821 }
 822
 823 bool
 824 SIInstrInfo::isSafeToMoveRegClassDefs(const TargetRegisterClass *RC) const {
 825   return RC != &AMDGPU::EXECRegRegClass;
 826 }
 827
 828 bool
 829 SIInstrInfo::isTriviallyReMaterializable(const MachineInstr *MI,
 830                                          AliasAnalysis *AA) const {
 831   switch(MI->getOpcode()) {
 832   default: return AMDGPUInstrInfo::isTriviallyReMaterializable(MI, AA);
 833   case AMDGPU::S_MOV_B32:
 834   case AMDGPU::S_MOV_B64:
 835   case AMDGPU::V_MOV_B32_e32:
 836     return MI->getOperand(1).isImm();
 837   }
 838 }
 839
 840 namespace llvm {
 841 namespace AMDGPU {
 842 // Helper function generated by tablegen.  We are wrapping this with
 843 // an SIInstrInfo function that returns bool rather than int.
 844 int isDS(uint16_t Opcode);
 845 }
 846 }
 847
 848 bool SIInstrInfo::isDS(uint16_t Opcode) const {
 849   return ::AMDGPU::isDS(Opcode) != -1;
 850 }
 851
 852 bool SIInstrInfo::isMIMG(uint16_t Opcode) const {
 853   return get(Opcode).TSFlags & SIInstrFlags::MIMG;
 854 }
 855
 856 bool SIInstrInfo::isSMRD(uint16_t Opcode) const {
 857   return get(Opcode).TSFlags & SIInstrFlags::SMRD;
 858 }
 859
 860 bool SIInstrInfo::isMUBUF(uint16_t Opcode) const {
 861   return get(Opcode).TSFlags & SIInstrFlags::MUBUF;
 862 }
 863
 864 bool SIInstrInfo::isMTBUF(uint16_t Opcode) const {
 865   return get(Opcode).TSFlags & SIInstrFlags::MTBUF;
 866 }
 867
 868 bool SIInstrInfo::isFLAT(uint16_t Opcode) const {
 869   return get(Opcode).TSFlags & SIInstrFlags::FLAT;
 870 }
 871
 872 bool SIInstrInfo::isVOP1(uint16_t Opcode) const {
 873   return get(Opcode).TSFlags & SIInstrFlags::VOP1;
 874 }
 875
 876 bool SIInstrInfo::isVOP2(uint16_t Opcode) const {
 877   return get(Opcode).TSFlags & SIInstrFlags::VOP2;
 878 }
 879
 880 bool SIInstrInfo::isVOP3(uint16_t Opcode) const {
 881   return get(Opcode).TSFlags & SIInstrFlags::VOP3;
 882 }
 883
 884 bool SIInstrInfo::isVOPC(uint16_t Opcode) const {
 885   return get(Opcode).TSFlags & SIInstrFlags::VOPC;
 886 }
 887
 888 bool SIInstrInfo::isSALUInstr(const MachineInstr &MI) const {
 889   return get(MI.getOpcode()).TSFlags & SIInstrFlags::SALU;
 890 }
 891
 892 bool SIInstrInfo::isInlineConstant(const APInt &Imm) const {
 893   int32_t Val = Imm.getSExtValue();
 894   if (Val >= -16 && Val <= 64)
 895     return true;
 896
 897   // The actual type of the operand does not seem to matter as long
 898   // as the bits match one of the inline immediate values.  For example:
 899   //
 900   // -nan has the hexadecimal encoding of 0xfffffffe which is -2 in decimal,
 901   // so it is a legal inline immediate.
 902   //
 903   // 1065353216 has the hexadecimal encoding 0x3f800000 which is 1.0f in
 904   // floating-point, so it is a legal inline immediate.
 905
 906   return (APInt::floatToBits(0.0f) == Imm) ||
 907          (APInt::floatToBits(1.0f) == Imm) ||
 908          (APInt::floatToBits(-1.0f) == Imm) ||
 909          (APInt::floatToBits(0.5f) == Imm) ||
 910          (APInt::floatToBits(-0.5f) == Imm) ||
 911          (APInt::floatToBits(2.0f) == Imm) ||
 912          (APInt::floatToBits(-2.0f) == Imm) ||
 913          (APInt::floatToBits(4.0f) == Imm) ||
 914          (APInt::floatToBits(-4.0f) == Imm);
 915 }
 916
 917 bool SIInstrInfo::isInlineConstant(const MachineOperand &MO) const {
 918   if (MO.isImm())
 919     return isInlineConstant(APInt(32, MO.getImm(), true));
 920
 921   if (MO.isFPImm()) {
 922     APFloat FpImm = MO.getFPImm()->getValueAPF();
 923     return isInlineConstant(FpImm.bitcastToAPInt());
 924   }
 925
 926   return false;
 927 }
 928
 929 bool SIInstrInfo::isLiteralConstant(const MachineOperand &MO) const {
 930   return (MO.isImm() || MO.isFPImm()) && !isInlineConstant(MO);
 931 }
 932
 933 static bool compareMachineOp(const MachineOperand &Op0,
 934                              const MachineOperand &Op1) {
 935   if (Op0.getType() != Op1.getType())
 936     return false;
 937
 938   switch (Op0.getType()) {
 939   case MachineOperand::MO_Register:
 940     return Op0.getReg() == Op1.getReg();
 941   case MachineOperand::MO_Immediate:
 942     return Op0.getImm() == Op1.getImm();
 943   case MachineOperand::MO_FPImmediate:
 944     return Op0.getFPImm() == Op1.getFPImm();
 945   default:
 946     llvm_unreachable("Didn't expect to be comparing these operand types");
 947   }
 948 }
 949
 950 bool SIInstrInfo::isImmOperandLegal(const MachineInstr *MI, unsigned OpNo,
 951                                  const MachineOperand &MO) const {
 952   const MCOperandInfo &OpInfo = get(MI->getOpcode()).OpInfo[OpNo];
 953
 954   assert(MO.isImm() || MO.isFPImm() || MO.isTargetIndex() || MO.isFI());
 955
 956   if (OpInfo.OperandType == MCOI::OPERAND_IMMEDIATE)
 957     return true;
 958
 959   if (OpInfo.RegClass < 0)
 960     return false;
 961
 962   if (isLiteralConstant(MO))
 963     return RI.regClassCanUseLiteralConstant(OpInfo.RegClass);
 964
 965   return RI.regClassCanUseInlineConstant(OpInfo.RegClass);
 966 }
 967
 968 bool SIInstrInfo::canFoldOffset(unsigned OffsetSize, unsigned AS) {
 969   switch (AS) {
 970   case AMDGPUAS::GLOBAL_ADDRESS: {
 971     // MUBUF instructions a 12-bit offset in bytes.
 972     return isUInt<12>(OffsetSize);
 973   }
 974   case AMDGPUAS::CONSTANT_ADDRESS: {
 975     // SMRD instructions have an 8-bit offset in dwords.
 976     return (OffsetSize % 4 == 0) && isUInt<8>(OffsetSize / 4);
 977   }
 978   case AMDGPUAS::LOCAL_ADDRESS:
 979   case AMDGPUAS::REGION_ADDRESS: {
 980     // The single offset versions have a 16-bit offset in bytes.
 981     return isUInt<16>(OffsetSize);
 982   }
 983   case AMDGPUAS::PRIVATE_ADDRESS:
 984     // Indirect register addressing does not use any offsets.
 985   default:
 986     return 0;
 987   }
 988 }
 989
 990 bool SIInstrInfo::hasVALU32BitEncoding(unsigned Opcode) const {
 991   return AMDGPU::getVOPe32(Opcode) != -1;
 992 }
 993
 994 bool SIInstrInfo::hasModifiers(unsigned Opcode) const {
 995   // The src0_modifier operand is present on all instructions
 996   // that have modifiers.
 997
 998   return AMDGPU::getNamedOperandIdx(Opcode,
 999                                     AMDGPU::OpName::src0_modifiers) != -1;
1000 }
1001
1002 bool SIInstrInfo::hasModifiersSet(const MachineInstr &MI,
1003                                   unsigned OpName) const {
1004   const MachineOperand *Mods = getNamedOperand(MI, OpName);
1005   return Mods && Mods->getImm();
1006 }
1007
1008 bool SIInstrInfo::usesConstantBus(const MachineRegisterInfo &MRI,
1009                                   const MachineOperand &MO) const {
1010   // Literal constants use the constant bus.
1011   if (isLiteralConstant(MO))
1012     return true;
1013
1014   if (!MO.isReg() || !MO.isUse())
1015     return false;
1016
1017   if (TargetRegisterInfo::isVirtualRegister(MO.getReg()))
1018     return RI.isSGPRClass(MRI.getRegClass(MO.getReg()));
1019
1020   // FLAT_SCR is just an SGPR pair.
1021   if (!MO.isImplicit() && (MO.getReg() == AMDGPU::FLAT_SCR))
1022     return true;
1023
1024   // EXEC register uses the constant bus.
1025   if (!MO.isImplicit() && MO.getReg() == AMDGPU::EXEC)
1026     return true;
1027
1028   // SGPRs use the constant bus
1029   if (MO.getReg() == AMDGPU::M0 || MO.getReg() == AMDGPU::VCC ||
1030       (!MO.isImplicit() &&
1031       (AMDGPU::SGPR_32RegClass.contains(MO.getReg()) ||
1032        AMDGPU::SGPR_64RegClass.contains(MO.getReg())))) {
1033     return true;
1034   }
1035
1036   return false;
1037 }
1038
1039 bool SIInstrInfo::verifyInstruction(const MachineInstr *MI,
1040                                     StringRef &ErrInfo) const {
1041   uint16_t Opcode = MI->getOpcode();
1042   const MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1043   int Src0Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src0);
1044   int Src1Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src1);
1045   int Src2Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src2);
1046
1047   // Make sure the number of operands is correct.
1048   const MCInstrDesc &Desc = get(Opcode);
1049   if (!Desc.isVariadic() &&
1050       Desc.getNumOperands() != MI->getNumExplicitOperands()) {
1051      ErrInfo = "Instruction has wrong number of operands.";
1052      return false;
1053   }
1054
1055   // Make sure the register classes are correct
1056   for (int i = 0, e = Desc.getNumOperands(); i != e; ++i) {
1057     switch (Desc.OpInfo[i].OperandType) {
1058     case MCOI::OPERAND_REGISTER: {
1059       if ((MI->getOperand(i).isImm() || MI->getOperand(i).isFPImm()) &&
1060           !isImmOperandLegal(MI, i, MI->getOperand(i))) {
1061           ErrInfo = "Illegal immediate value for operand.";
1062           return false;
1063         }
1064       }
1065       break;
1066     case MCOI::OPERAND_IMMEDIATE:
1067       // Check if this operand is an immediate.
1068       // FrameIndex operands will be replaced by immediates, so they are
1069       // allowed.
1070       if (!MI->getOperand(i).isImm() && !MI->getOperand(i).isFPImm() &&
1071           !MI->getOperand(i).isFI()) {
1072         ErrInfo = "Expected immediate, but got non-immediate";
1073         return false;
1074       }
1075       // Fall-through
1076     default:
1077       continue;
1078     }
1079
1080     if (!MI->getOperand(i).isReg())
1081       continue;
1082
1083     int RegClass = Desc.OpInfo[i].RegClass;
1084     if (RegClass != -1) {
1085       unsigned Reg = MI->getOperand(i).getReg();
1086       if (TargetRegisterInfo::isVirtualRegister(Reg))
1087         continue;
1088
1089       const TargetRegisterClass *RC = RI.getRegClass(RegClass);
1090       if (!RC->contains(Reg)) {
1091         ErrInfo = "Operand has incorrect register class.";
1092         return false;
1093       }
1094     }
1095   }
1096
1097
1098   // Verify VOP*
1099   if (isVOP1(Opcode) || isVOP2(Opcode) || isVOP3(Opcode) || isVOPC(Opcode)) {
1100     unsigned ConstantBusCount = 0;
1101     unsigned SGPRUsed = AMDGPU::NoRegister;
1102     for (int i = 0, e = MI->getNumOperands(); i != e; ++i) {
1103       const MachineOperand &MO = MI->getOperand(i);
1104       if (usesConstantBus(MRI, MO)) {
1105         if (MO.isReg()) {
1106           if (MO.getReg() != SGPRUsed)
1107             ++ConstantBusCount;
1108           SGPRUsed = MO.getReg();
1109         } else {
1110           ++ConstantBusCount;
1111         }
1112       }
1113     }
1114     if (ConstantBusCount > 1) {
1115       ErrInfo = "VOP* instruction uses the constant bus more than once";
1116       return false;
1117     }
1118   }
1119
1120   // Verify SRC1 for VOP2 and VOPC
1121   if (Src1Idx != -1 && (isVOP2(Opcode) || isVOPC(Opcode))) {
1122     const MachineOperand &Src1 = MI->getOperand(Src1Idx);
1123     if (Src1.isImm() || Src1.isFPImm()) {
1124       ErrInfo = "VOP[2C] src1 cannot be an immediate.";
1125       return false;
1126     }
1127   }
1128
1129   // Verify VOP3
1130   if (isVOP3(Opcode)) {
1131     if (Src0Idx != -1 && isLiteralConstant(MI->getOperand(Src0Idx))) {
1132       ErrInfo = "VOP3 src0 cannot be a literal constant.";
1133       return false;
1134     }
1135     if (Src1Idx != -1 && isLiteralConstant(MI->getOperand(Src1Idx))) {
1136       ErrInfo = "VOP3 src1 cannot be a literal constant.";
1137       return false;
1138     }
1139     if (Src2Idx != -1 && isLiteralConstant(MI->getOperand(Src2Idx))) {
1140       ErrInfo = "VOP3 src2 cannot be a literal constant.";
1141       return false;
1142     }
1143   }
1144
1145   // Verify misc. restrictions on specific instructions.
1146   if (Desc.getOpcode() == AMDGPU::V_DIV_SCALE_F32 ||
1147       Desc.getOpcode() == AMDGPU::V_DIV_SCALE_F64) {
1148     const MachineOperand &Src0 = MI->getOperand(Src0Idx);
1149     const MachineOperand &Src1 = MI->getOperand(Src1Idx);
1150     const MachineOperand &Src2 = MI->getOperand(Src2Idx);
1151     if (Src0.isReg() && Src1.isReg() && Src2.isReg()) {
1152       if (!compareMachineOp(Src0, Src1) &&
1153           !compareMachineOp(Src0, Src2)) {
1154         ErrInfo = "v_div_scale_{f32|f64} require src0 = src1 or src2";
1155         return false;
1156       }
1157     }
1158   }
1159
1160   return true;
1161 }
1162
1163 unsigned SIInstrInfo::getVALUOp(const MachineInstr &MI) {
1164   switch (MI.getOpcode()) {
1165   default: return AMDGPU::INSTRUCTION_LIST_END;
1166   case AMDGPU::REG_SEQUENCE: return AMDGPU::REG_SEQUENCE;
1167   case AMDGPU::COPY: return AMDGPU::COPY;
1168   case AMDGPU::PHI: return AMDGPU::PHI;
1169   case AMDGPU::INSERT_SUBREG: return AMDGPU::INSERT_SUBREG;
1170   case AMDGPU::S_MOV_B32:
1171     return MI.getOperand(1).isReg() ?
1172            AMDGPU::COPY : AMDGPU::V_MOV_B32_e32;
1173   case AMDGPU::S_ADD_I32:
1174   case AMDGPU::S_ADD_U32: return AMDGPU::V_ADD_I32_e32;
1175   case AMDGPU::S_ADDC_U32: return AMDGPU::V_ADDC_U32_e32;
1176   case AMDGPU::S_SUB_I32:
1177   case AMDGPU::S_SUB_U32: return AMDGPU::V_SUB_I32_e32;
1178   case AMDGPU::S_SUBB_U32: return AMDGPU::V_SUBB_U32_e32;
1179   case AMDGPU::S_MUL_I32: return AMDGPU::V_MUL_LO_I32;
1180   case AMDGPU::S_AND_B32: return AMDGPU::V_AND_B32_e32;
1181   case AMDGPU::S_OR_B32: return AMDGPU::V_OR_B32_e32;
1182   case AMDGPU::S_XOR_B32: return AMDGPU::V_XOR_B32_e32;
1183   case AMDGPU::S_MIN_I32: return AMDGPU::V_MIN_I32_e32;
1184   case AMDGPU::S_MIN_U32: return AMDGPU::V_MIN_U32_e32;
1185   case AMDGPU::S_MAX_I32: return AMDGPU::V_MAX_I32_e32;
1186   case AMDGPU::S_MAX_U32: return AMDGPU::V_MAX_U32_e32;
1187   case AMDGPU::S_ASHR_I32: return AMDGPU::V_ASHR_I32_e32;
1188   case AMDGPU::S_ASHR_I64: return AMDGPU::V_ASHR_I64;
1189   case AMDGPU::S_LSHL_B32: return AMDGPU::V_LSHL_B32_e32;
1190   case AMDGPU::S_LSHL_B64: return AMDGPU::V_LSHL_B64;
1191   case AMDGPU::S_LSHR_B32: return AMDGPU::V_LSHR_B32_e32;
1192   case AMDGPU::S_LSHR_B64: return AMDGPU::V_LSHR_B64;
1193   case AMDGPU::S_SEXT_I32_I8: return AMDGPU::V_BFE_I32;
1194   case AMDGPU::S_SEXT_I32_I16: return AMDGPU::V_BFE_I32;
1195   case AMDGPU::S_BFE_U32: return AMDGPU::V_BFE_U32;
1196   case AMDGPU::S_BFE_I32: return AMDGPU::V_BFE_I32;
1197   case AMDGPU::S_BREV_B32: return AMDGPU::V_BFREV_B32_e32;
1198   case AMDGPU::S_NOT_B32: return AMDGPU::V_NOT_B32_e32;
1199   case AMDGPU::S_NOT_B64: return AMDGPU::V_NOT_B32_e32;
1200   case AMDGPU::S_CMP_EQ_I32: return AMDGPU::V_CMP_EQ_I32_e32;
1201   case AMDGPU::S_CMP_LG_I32: return AMDGPU::V_CMP_NE_I32_e32;
1202   case AMDGPU::S_CMP_GT_I32: return AMDGPU::V_CMP_GT_I32_e32;
1203   case AMDGPU::S_CMP_GE_I32: return AMDGPU::V_CMP_GE_I32_e32;
1204   case AMDGPU::S_CMP_LT_I32: return AMDGPU::V_CMP_LT_I32_e32;
1205   case AMDGPU::S_CMP_LE_I32: return AMDGPU::V_CMP_LE_I32_e32;
1206   case AMDGPU::S_LOAD_DWORD_IMM:
1207   case AMDGPU::S_LOAD_DWORD_SGPR: return AMDGPU::BUFFER_LOAD_DWORD_ADDR64;
1208   case AMDGPU::S_LOAD_DWORDX2_IMM:
1209   case AMDGPU::S_LOAD_DWORDX2_SGPR: return AMDGPU::BUFFER_LOAD_DWORDX2_ADDR64;
1210   case AMDGPU::S_LOAD_DWORDX4_IMM:
1211   case AMDGPU::S_LOAD_DWORDX4_SGPR: return AMDGPU::BUFFER_LOAD_DWORDX4_ADDR64;
1212   case AMDGPU::S_BCNT1_I32_B32: return AMDGPU::V_BCNT_U32_B32_e32;
1213   case AMDGPU::S_FF1_I32_B32: return AMDGPU::V_FFBL_B32_e32;
1214   case AMDGPU::S_FLBIT_I32_B32: return AMDGPU::V_FFBH_U32_e32;
1215   }
1216 }
1217
1218 bool SIInstrInfo::isSALUOpSupportedOnVALU(const MachineInstr &MI) const {
1219   return getVALUOp(MI) != AMDGPU::INSTRUCTION_LIST_END;
1220 }
1221
1222 const TargetRegisterClass *SIInstrInfo::getOpRegClass(const MachineInstr &MI,
1223                                                       unsigned OpNo) const {
1224   const MachineRegisterInfo &MRI = MI.getParent()->getParent()->getRegInfo();
1225   const MCInstrDesc &Desc = get(MI.getOpcode());
1226   if (MI.isVariadic() || OpNo >= Desc.getNumOperands() ||
1227       Desc.OpInfo[OpNo].RegClass == -1)
1228     return MRI.getRegClass(MI.getOperand(OpNo).getReg());
1229
1230   unsigned RCID = Desc.OpInfo[OpNo].RegClass;
1231   return RI.getRegClass(RCID);
1232 }
1233
1234 bool SIInstrInfo::canReadVGPR(const MachineInstr &MI, unsigned OpNo) const {
1235   switch (MI.getOpcode()) {
1236   case AMDGPU::COPY:
1237   case AMDGPU::REG_SEQUENCE:
1238   case AMDGPU::PHI:
1239   case AMDGPU::INSERT_SUBREG:
1240     return RI.hasVGPRs(getOpRegClass(MI, 0));
1241   default:
1242     return RI.hasVGPRs(getOpRegClass(MI, OpNo));
1243   }
1244 }
1245
1246 void SIInstrInfo::legalizeOpWithMove(MachineInstr *MI, unsigned OpIdx) const {
1247   MachineBasicBlock::iterator I = MI;
1248   MachineBasicBlock *MBB = MI->getParent();
1249   MachineOperand &MO = MI->getOperand(OpIdx);
1250   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
1251   unsigned RCID = get(MI->getOpcode()).OpInfo[OpIdx].RegClass;
1252   const TargetRegisterClass *RC = RI.getRegClass(RCID);
1253   unsigned Opcode = AMDGPU::V_MOV_B32_e32;
1254   if (MO.isReg())
1255     Opcode = AMDGPU::COPY;
1256   else if (RI.isSGPRClass(RC))
1257     Opcode = AMDGPU::S_MOV_B32;
1258
1259
1260   const TargetRegisterClass *VRC = RI.getEquivalentVGPRClass(RC);
1261   if (RI.getCommonSubClass(&AMDGPU::VReg_64RegClass, VRC))
1262     VRC = &AMDGPU::VReg_64RegClass;
1263   else
1264     VRC = &AMDGPU::VReg_32RegClass;
1265
1266   unsigned Reg = MRI.createVirtualRegister(VRC);
1267   DebugLoc DL = MBB->findDebugLoc(I);
1268   BuildMI(*MI->getParent(), I, DL, get(Opcode), Reg)
1269     .addOperand(MO);
1270   MO.ChangeToRegister(Reg, false);
1271 }
1272
1273 unsigned SIInstrInfo::buildExtractSubReg(MachineBasicBlock::iterator MI,
1274                                          MachineRegisterInfo &MRI,
1275                                          MachineOperand &SuperReg,
1276                                          const TargetRegisterClass *SuperRC,
1277                                          unsigned SubIdx,
1278                                          const TargetRegisterClass *SubRC)
1279                                          const {
1280   assert(SuperReg.isReg());
1281
1282   unsigned NewSuperReg = MRI.createVirtualRegister(SuperRC);
1283   unsigned SubReg = MRI.createVirtualRegister(SubRC);
1284
1285   // Just in case the super register is itself a sub-register, copy it to a new
1286   // value so we don't need to worry about merging its subreg index with the
1287   // SubIdx passed to this function. The register coalescer should be able to
1288   // eliminate this extra copy.
1289   BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(TargetOpcode::COPY),
1290           NewSuperReg)
1291           .addOperand(SuperReg);
1292
1293   BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(TargetOpcode::COPY),
1294           SubReg)
1295           .addReg(NewSuperReg, 0, SubIdx);
1296   return SubReg;
1297 }
1298
1299 MachineOperand SIInstrInfo::buildExtractSubRegOrImm(
1300   MachineBasicBlock::iterator MII,
1301   MachineRegisterInfo &MRI,
1302   MachineOperand &Op,
1303   const TargetRegisterClass *SuperRC,
1304   unsigned SubIdx,
1305   const TargetRegisterClass *SubRC) const {
1306   if (Op.isImm()) {
1307     // XXX - Is there a better way to do this?
1308     if (SubIdx == AMDGPU::sub0)
1309       return MachineOperand::CreateImm(Op.getImm() & 0xFFFFFFFF);
1310     if (SubIdx == AMDGPU::sub1)
1311       return MachineOperand::CreateImm(Op.getImm() >> 32);
1312
1313     llvm_unreachable("Unhandled register index for immediate");
1314   }
1315
1316   unsigned SubReg = buildExtractSubReg(MII, MRI, Op, SuperRC,
1317                                        SubIdx, SubRC);
1318   return MachineOperand::CreateReg(SubReg, false);
1319 }
1320
1321 unsigned SIInstrInfo::split64BitImm(SmallVectorImpl<MachineInstr *> &Worklist,
1322                                     MachineBasicBlock::iterator MI,
1323                                     MachineRegisterInfo &MRI,
1324                                     const TargetRegisterClass *RC,
1325                                     const MachineOperand &Op) const {
1326   MachineBasicBlock *MBB = MI->getParent();
1327   DebugLoc DL = MI->getDebugLoc();
1328   unsigned LoDst = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1329   unsigned HiDst = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1330   unsigned Dst = MRI.createVirtualRegister(RC);
1331
1332   MachineInstr *Lo = BuildMI(*MBB, MI, DL, get(AMDGPU::S_MOV_B32),
1333                              LoDst)
1334     .addImm(Op.getImm() & 0xFFFFFFFF);
1335   MachineInstr *Hi = BuildMI(*MBB, MI, DL, get(AMDGPU::S_MOV_B32),
1336                              HiDst)
1337     .addImm(Op.getImm() >> 32);
1338
1339   BuildMI(*MBB, MI, DL, get(TargetOpcode::REG_SEQUENCE), Dst)
1340     .addReg(LoDst)
1341     .addImm(AMDGPU::sub0)
1342     .addReg(HiDst)
1343     .addImm(AMDGPU::sub1);
1344
1345   Worklist.push_back(Lo);
1346   Worklist.push_back(Hi);
1347
1348   return Dst;
1349 }
1350
1351 bool SIInstrInfo::isOperandLegal(const MachineInstr *MI, unsigned OpIdx,
1352                                  const MachineOperand *MO) const {
1353   const MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1354   const MCInstrDesc &InstDesc = get(MI->getOpcode());
1355   const MCOperandInfo &OpInfo = InstDesc.OpInfo[OpIdx];
1356   const TargetRegisterClass *DefinedRC =
1357       OpInfo.RegClass != -1 ? RI.getRegClass(OpInfo.RegClass) : nullptr;
1358   if (!MO)
1359     MO = &MI->getOperand(OpIdx);
1360
1361   if (usesConstantBus(MRI, *MO)) {
1362     unsigned SGPRUsed =
1363         MO->isReg() ? MO->getReg() : (unsigned)AMDGPU::NoRegister;
1364     for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1365       if (i == OpIdx)
1366         continue;
1367       if (usesConstantBus(MRI, MI->getOperand(i)) &&
1368           MI->getOperand(i).isReg() && MI->getOperand(i).getReg() != SGPRUsed) {
1369         return false;
1370       }
1371     }
1372   }
1373
1374   if (MO->isReg()) {
1375     assert(DefinedRC);
1376     const TargetRegisterClass *RC = MRI.getRegClass(MO->getReg());
1377     return RI.getCommonSubClass(RC, RI.getRegClass(OpInfo.RegClass));
1378   }
1379
1380
1381   // Handle non-register types that are treated like immediates.
1382   assert(MO->isImm() || MO->isFPImm() || MO->isTargetIndex() || MO->isFI());
1383
1384   if (!DefinedRC) {
1385     // This operand expects an immediate.
1386     return true;
1387   }
1388
1389   return isImmOperandLegal(MI, OpIdx, *MO);
1390 }
1391
1392 void SIInstrInfo::legalizeOperands(MachineInstr *MI) const {
1393   MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1394
1395   int Src0Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
1396                                            AMDGPU::OpName::src0);
1397   int Src1Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
1398                                            AMDGPU::OpName::src1);
1399   int Src2Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
1400                                            AMDGPU::OpName::src2);
1401
1402   // Legalize VOP2
1403   if (isVOP2(MI->getOpcode()) && Src1Idx != -1) {
1404     // Legalize src0
1405     if (!isOperandLegal(MI, Src0Idx))
1406       legalizeOpWithMove(MI, Src0Idx);
1407
1408     // Legalize src1
1409     if (isOperandLegal(MI, Src1Idx))
1410       return;
1411
1412     // Usually src0 of VOP2 instructions allow more types of inputs
1413     // than src1, so try to commute the instruction to decrease our
1414     // chances of having to insert a MOV instruction to legalize src1.
1415     if (MI->isCommutable()) {
1416       if (commuteInstruction(MI))
1417         // If we are successful in commuting, then we know MI is legal, so
1418         // we are done.
1419         return;
1420     }
1421
1422     legalizeOpWithMove(MI, Src1Idx);
1423     return;
1424   }
1425
1426   // XXX - Do any VOP3 instructions read VCC?
1427   // Legalize VOP3
1428   if (isVOP3(MI->getOpcode())) {
1429     int VOP3Idx[3] = { Src0Idx, Src1Idx, Src2Idx };
1430
1431     // Find the one SGPR operand we are allowed to use.
1432     unsigned SGPRReg = findUsedSGPR(MI, VOP3Idx);
1433
1434     for (unsigned i = 0; i < 3; ++i) {
1435       int Idx = VOP3Idx[i];
1436       if (Idx == -1)
1437         break;
1438       MachineOperand &MO = MI->getOperand(Idx);
1439
1440       if (MO.isReg()) {
1441         if (!RI.isSGPRClass(MRI.getRegClass(MO.getReg())))
1442           continue; // VGPRs are legal
1443
1444         assert(MO.getReg() != AMDGPU::SCC && "SCC operand to VOP3 instruction");
1445
1446         if (SGPRReg == AMDGPU::NoRegister || SGPRReg == MO.getReg()) {
1447           SGPRReg = MO.getReg();
1448           // We can use one SGPR in each VOP3 instruction.
1449           continue;
1450         }
1451       } else if (!isLiteralConstant(MO)) {
1452         // If it is not a register and not a literal constant, then it must be
1453         // an inline constant which is always legal.
1454         continue;
1455       }
1456       // If we make it this far, then the operand is not legal and we must
1457       // legalize it.
1458       legalizeOpWithMove(MI, Idx);
1459     }
1460   }
1461
1462   // Legalize REG_SEQUENCE and PHI
1463   // The register class of the operands much be the same type as the register
1464   // class of the output.
1465   if (MI->getOpcode() == AMDGPU::REG_SEQUENCE ||
1466       MI->getOpcode() == AMDGPU::PHI) {
1467     const TargetRegisterClass *RC = nullptr, *SRC = nullptr, *VRC = nullptr;
1468     for (unsigned i = 1, e = MI->getNumOperands(); i != e; i+=2) {
1469       if (!MI->getOperand(i).isReg() ||
1470           !TargetRegisterInfo::isVirtualRegister(MI->getOperand(i).getReg()))
1471         continue;
1472       const TargetRegisterClass *OpRC =
1473               MRI.getRegClass(MI->getOperand(i).getReg());
1474       if (RI.hasVGPRs(OpRC)) {
1475         VRC = OpRC;
1476       } else {
1477         SRC = OpRC;
1478       }
1479     }
1480
1481     // If any of the operands are VGPR registers, then they all most be
1482     // otherwise we will create illegal VGPR->SGPR copies when legalizing
1483     // them.
1484     if (VRC || !RI.isSGPRClass(getOpRegClass(*MI, 0))) {
1485       if (!VRC) {
1486         assert(SRC);
1487         VRC = RI.getEquivalentVGPRClass(SRC);
1488       }
1489       RC = VRC;
1490     } else {
1491       RC = SRC;
1492     }
1493
1494     // Update all the operands so they have the same type.
1495     for (unsigned i = 1, e = MI->getNumOperands(); i != e; i+=2) {
1496       if (!MI->getOperand(i).isReg() ||
1497           !TargetRegisterInfo::isVirtualRegister(MI->getOperand(i).getReg()))
1498         continue;
1499       unsigned DstReg = MRI.createVirtualRegister(RC);
1500       MachineBasicBlock *InsertBB;
1501       MachineBasicBlock::iterator Insert;
1502       if (MI->getOpcode() == AMDGPU::REG_SEQUENCE) {
1503         InsertBB = MI->getParent();
1504         Insert = MI;
1505       } else {
1506         // MI is a PHI instruction.
1507         InsertBB = MI->getOperand(i + 1).getMBB();
1508         Insert = InsertBB->getFirstTerminator();
1509       }
1510       BuildMI(*InsertBB, Insert, MI->getDebugLoc(),
1511               get(AMDGPU::COPY), DstReg)
1512               .addOperand(MI->getOperand(i));
1513       MI->getOperand(i).setReg(DstReg);
1514     }
1515   }
1516
1517   // Legalize INSERT_SUBREG
1518   // src0 must have the same register class as dst
1519   if (MI->getOpcode() == AMDGPU::INSERT_SUBREG) {
1520     unsigned Dst = MI->getOperand(0).getReg();
1521     unsigned Src0 = MI->getOperand(1).getReg();
1522     const TargetRegisterClass *DstRC = MRI.getRegClass(Dst);
1523     const TargetRegisterClass *Src0RC = MRI.getRegClass(Src0);
1524     if (DstRC != Src0RC) {
1525       MachineBasicBlock &MBB = *MI->getParent();
1526       unsigned NewSrc0 = MRI.createVirtualRegister(DstRC);
1527       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::COPY), NewSrc0)
1528               .addReg(Src0);
1529       MI->getOperand(1).setReg(NewSrc0);
1530     }
1531     return;
1532   }
1533
1534   // Legalize MUBUF* instructions
1535   // FIXME: If we start using the non-addr64 instructions for compute, we
1536   // may need to legalize them here.
1537   int SRsrcIdx =
1538       AMDGPU::getNamedOperandIdx(MI->getOpcode(), AMDGPU::OpName::srsrc);
1539   if (SRsrcIdx != -1) {
1540     // We have an MUBUF instruction
1541     MachineOperand *SRsrc = &MI->getOperand(SRsrcIdx);
1542     unsigned SRsrcRC = get(MI->getOpcode()).OpInfo[SRsrcIdx].RegClass;
1543     if (RI.getCommonSubClass(MRI.getRegClass(SRsrc->getReg()),
1544                                              RI.getRegClass(SRsrcRC))) {
1545       // The operands are legal.
1546       // FIXME: We may need to legalize operands besided srsrc.
1547       return;
1548     }
1549
1550     MachineBasicBlock &MBB = *MI->getParent();
1551     // Extract the the ptr from the resource descriptor.
1552
1553     // SRsrcPtrLo = srsrc:sub0
1554     unsigned SRsrcPtrLo = buildExtractSubReg(MI, MRI, *SRsrc,
1555         &AMDGPU::VReg_128RegClass, AMDGPU::sub0, &AMDGPU::VReg_32RegClass);
1556
1557     // SRsrcPtrHi = srsrc:sub1
1558     unsigned SRsrcPtrHi = buildExtractSubReg(MI, MRI, *SRsrc,
1559         &AMDGPU::VReg_128RegClass, AMDGPU::sub1, &AMDGPU::VReg_32RegClass);
1560
1561     // Create an empty resource descriptor
1562     unsigned Zero64 = MRI.createVirtualRegister(&AMDGPU::SReg_64RegClass);
1563     unsigned SRsrcFormatLo = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1564     unsigned SRsrcFormatHi = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1565     unsigned NewSRsrc = MRI.createVirtualRegister(&AMDGPU::SReg_128RegClass);
1566
1567     // Zero64 = 0
1568     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B64),
1569             Zero64)
1570             .addImm(0);
1571
1572     // SRsrcFormatLo = RSRC_DATA_FORMAT{31-0}
1573     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1574             SRsrcFormatLo)
1575             .addImm(AMDGPU::RSRC_DATA_FORMAT & 0xFFFFFFFF);
1576
1577     // SRsrcFormatHi = RSRC_DATA_FORMAT{63-32}
1578     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1579             SRsrcFormatHi)
1580             .addImm(AMDGPU::RSRC_DATA_FORMAT >> 32);
1581
1582     // NewSRsrc = {Zero64, SRsrcFormat}
1583     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE),
1584             NewSRsrc)
1585             .addReg(Zero64)
1586             .addImm(AMDGPU::sub0_sub1)
1587             .addReg(SRsrcFormatLo)
1588             .addImm(AMDGPU::sub2)
1589             .addReg(SRsrcFormatHi)
1590             .addImm(AMDGPU::sub3);
1591
1592     MachineOperand *VAddr = getNamedOperand(*MI, AMDGPU::OpName::vaddr);
1593     unsigned NewVAddr = MRI.createVirtualRegister(&AMDGPU::VReg_64RegClass);
1594     unsigned NewVAddrLo;
1595     unsigned NewVAddrHi;
1596     if (VAddr) {
1597       // This is already an ADDR64 instruction so we need to add the pointer
1598       // extracted from the resource descriptor to the current value of VAddr.
1599       NewVAddrLo = MRI.createVirtualRegister(&AMDGPU::VReg_32RegClass);
1600       NewVAddrHi = MRI.createVirtualRegister(&AMDGPU::VReg_32RegClass);
1601
1602       // NewVaddrLo = SRsrcPtrLo + VAddr:sub0
1603       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::V_ADD_I32_e32),
1604               NewVAddrLo)
1605               .addReg(SRsrcPtrLo)
1606               .addReg(VAddr->getReg(), 0, AMDGPU::sub0)
1607               .addReg(AMDGPU::VCC, RegState::ImplicitDefine);
1608
1609       // NewVaddrHi = SRsrcPtrHi + VAddr:sub1
1610       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::V_ADDC_U32_e32),
1611               NewVAddrHi)
1612               .addReg(SRsrcPtrHi)
1613               .addReg(VAddr->getReg(), 0, AMDGPU::sub1)
1614               .addReg(AMDGPU::VCC, RegState::ImplicitDefine)
1615               .addReg(AMDGPU::VCC, RegState::Implicit);
1616
1617     } else {
1618       // This instructions is the _OFFSET variant, so we need to convert it to
1619       // ADDR64.
1620       MachineOperand *VData = getNamedOperand(*MI, AMDGPU::OpName::vdata);
1621       MachineOperand *Offset = getNamedOperand(*MI, AMDGPU::OpName::offset);
1622       MachineOperand *SOffset = getNamedOperand(*MI, AMDGPU::OpName::soffset);
1623       assert(SOffset->isImm() && SOffset->getImm() == 0 && "Legalizing MUBUF "
1624              "with non-zero soffset is not implemented");
1625       (void)SOffset;
1626
1627       // Create the new instruction.
1628       unsigned Addr64Opcode = AMDGPU::getAddr64Inst(MI->getOpcode());
1629       MachineInstr *Addr64 =
1630           BuildMI(MBB, MI, MI->getDebugLoc(), get(Addr64Opcode))
1631                   .addOperand(*VData)
1632                   .addOperand(*SRsrc)
1633                   .addReg(AMDGPU::NoRegister) // Dummy value for vaddr.
1634                                               // This will be replaced later
1635                                               // with the new value of vaddr.
1636                   .addOperand(*Offset);
1637
1638       MI->removeFromParent();
1639       MI = Addr64;
1640
1641       NewVAddrLo = SRsrcPtrLo;
1642       NewVAddrHi = SRsrcPtrHi;
1643       VAddr = getNamedOperand(*MI, AMDGPU::OpName::vaddr);
1644       SRsrc = getNamedOperand(*MI, AMDGPU::OpName::srsrc);
1645     }
1646
1647     // NewVaddr = {NewVaddrHi, NewVaddrLo}
1648     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE),
1649             NewVAddr)
1650             .addReg(NewVAddrLo)
1651             .addImm(AMDGPU::sub0)
1652             .addReg(NewVAddrHi)
1653             .addImm(AMDGPU::sub1);
1654
1655
1656     // Update the instruction to use NewVaddr
1657     VAddr->setReg(NewVAddr);
1658     // Update the instruction to use NewSRsrc
1659     SRsrc->setReg(NewSRsrc);
1660   }
1661 }
1662
1663 void SIInstrInfo::splitSMRD(MachineInstr *MI,
1664                             const TargetRegisterClass *HalfRC,
1665                             unsigned HalfImmOp, unsigned HalfSGPROp,
1666                             MachineInstr *&Lo, MachineInstr *&Hi) const {
1667
1668   DebugLoc DL = MI->getDebugLoc();
1669   MachineBasicBlock *MBB = MI->getParent();
1670   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
1671   unsigned RegLo = MRI.createVirtualRegister(HalfRC);
1672   unsigned RegHi = MRI.createVirtualRegister(HalfRC);
1673   unsigned HalfSize = HalfRC->getSize();
1674   const MachineOperand *OffOp =
1675       getNamedOperand(*MI, AMDGPU::OpName::offset);
1676   const MachineOperand *SBase = getNamedOperand(*MI, AMDGPU::OpName::sbase);
1677
1678   if (OffOp) {
1679     // Handle the _IMM variant
1680     unsigned LoOffset = OffOp->getImm();
1681     unsigned HiOffset = LoOffset + (HalfSize / 4);
1682     Lo = BuildMI(*MBB, MI, DL, get(HalfImmOp), RegLo)
1683                   .addOperand(*SBase)
1684                   .addImm(LoOffset);
1685
1686     if (!isUInt<8>(HiOffset)) {
1687       unsigned OffsetSGPR =
1688           MRI.createVirtualRegister(&AMDGPU::SReg_32RegClass);
1689       BuildMI(*MBB, MI, DL, get(AMDGPU::S_MOV_B32), OffsetSGPR)
1690               .addImm(HiOffset << 2);  // The immediate offset is in dwords,
1691                                        // but offset in register is in bytes.
1692       Hi = BuildMI(*MBB, MI, DL, get(HalfSGPROp), RegHi)
1693                     .addOperand(*SBase)
1694                     .addReg(OffsetSGPR);
1695     } else {
1696       Hi = BuildMI(*MBB, MI, DL, get(HalfImmOp), RegHi)
1697                      .addOperand(*SBase)
1698                      .addImm(HiOffset);
1699     }
1700   } else {
1701     // Handle the _SGPR variant
1702     MachineOperand *SOff = getNamedOperand(*MI, AMDGPU::OpName::soff);
1703     Lo = BuildMI(*MBB, MI, DL, get(HalfSGPROp), RegLo)
1704                   .addOperand(*SBase)
1705                   .addOperand(*SOff);
1706     unsigned OffsetSGPR = MRI.createVirtualRegister(&AMDGPU::SReg_32RegClass);
1707     BuildMI(*MBB, MI, DL, get(AMDGPU::S_ADD_I32), OffsetSGPR)
1708             .addOperand(*SOff)
1709             .addImm(HalfSize);
1710     Hi = BuildMI(*MBB, MI, DL, get(HalfSGPROp))
1711                   .addOperand(*SBase)
1712                   .addReg(OffsetSGPR);
1713   }
1714
1715   unsigned SubLo, SubHi;
1716   switch (HalfSize) {
1717     case 4:
1718       SubLo = AMDGPU::sub0;
1719       SubHi = AMDGPU::sub1;
1720       break;
1721     case 8:
1722       SubLo = AMDGPU::sub0_sub1;
1723       SubHi = AMDGPU::sub2_sub3;
1724       break;
1725     case 16:
1726       SubLo = AMDGPU::sub0_sub1_sub2_sub3;
1727       SubHi = AMDGPU::sub4_sub5_sub6_sub7;
1728       break;
1729     case 32:
1730       SubLo = AMDGPU::sub0_sub1_sub2_sub3_sub4_sub5_sub6_sub7;
1731       SubHi = AMDGPU::sub8_sub9_sub10_sub11_sub12_sub13_sub14_sub15;
1732       break;
1733     default:
1734       llvm_unreachable("Unhandled HalfSize");
1735   }
1736
1737   BuildMI(*MBB, MI, DL, get(AMDGPU::REG_SEQUENCE))
1738           .addOperand(MI->getOperand(0))
1739           .addReg(RegLo)
1740           .addImm(SubLo)
1741           .addReg(RegHi)
1742           .addImm(SubHi);
1743 }
1744
1745 void SIInstrInfo::moveSMRDToVALU(MachineInstr *MI, MachineRegisterInfo &MRI) const {
1746   MachineBasicBlock *MBB = MI->getParent();
1747   switch (MI->getOpcode()) {
1748     case AMDGPU::S_LOAD_DWORD_IMM:
1749     case AMDGPU::S_LOAD_DWORD_SGPR:
1750     case AMDGPU::S_LOAD_DWORDX2_IMM:
1751     case AMDGPU::S_LOAD_DWORDX2_SGPR:
1752     case AMDGPU::S_LOAD_DWORDX4_IMM:
1753     case AMDGPU::S_LOAD_DWORDX4_SGPR: {
1754       unsigned NewOpcode = getVALUOp(*MI);
1755       unsigned RegOffset;
1756       unsigned ImmOffset;
1757
1758       if (MI->getOperand(2).isReg()) {
1759         RegOffset = MI->getOperand(2).getReg();
1760         ImmOffset = 0;
1761       } else {
1762         assert(MI->getOperand(2).isImm());
1763         // SMRD instructions take a dword offsets and MUBUF instructions
1764         // take a byte offset.
1765         ImmOffset = MI->getOperand(2).getImm() << 2;
1766         RegOffset = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1767         if (isUInt<12>(ImmOffset)) {
1768           BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1769                   RegOffset)
1770                   .addImm(0);
1771         } else {
1772           BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1773                   RegOffset)
1774                   .addImm(ImmOffset);
1775           ImmOffset = 0;
1776         }
1777       }
1778
1779       unsigned SRsrc = MRI.createVirtualRegister(&AMDGPU::SReg_128RegClass);
1780       unsigned DWord0 = RegOffset;
1781       unsigned DWord1 = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1782       unsigned DWord2 = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1783       unsigned DWord3 = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1784
1785       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32), DWord1)
1786               .addImm(0);
1787       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32), DWord2)
1788               .addImm(AMDGPU::RSRC_DATA_FORMAT & 0xFFFFFFFF);
1789       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32), DWord3)
1790               .addImm(AMDGPU::RSRC_DATA_FORMAT >> 32);
1791       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE), SRsrc)
1792               .addReg(DWord0)
1793               .addImm(AMDGPU::sub0)
1794               .addReg(DWord1)
1795               .addImm(AMDGPU::sub1)
1796               .addReg(DWord2)
1797               .addImm(AMDGPU::sub2)
1798               .addReg(DWord3)
1799               .addImm(AMDGPU::sub3);
1800       MI->setDesc(get(NewOpcode));
1801       if (MI->getOperand(2).isReg()) {
1802         MI->getOperand(2).setReg(MI->getOperand(1).getReg());
1803       } else {
1804         MI->getOperand(2).ChangeToRegister(MI->getOperand(1).getReg(), false);
1805       }
1806       MI->getOperand(1).setReg(SRsrc);
1807       MI->addOperand(*MBB->getParent(), MachineOperand::CreateImm(ImmOffset));
1808
1809       const TargetRegisterClass *NewDstRC =
1810           RI.getRegClass(get(NewOpcode).OpInfo[0].RegClass);
1811
1812       unsigned DstReg = MI->getOperand(0).getReg();
1813       unsigned NewDstReg = MRI.createVirtualRegister(NewDstRC);
1814       MRI.replaceRegWith(DstReg, NewDstReg);
1815       break;
1816     }
1817     case AMDGPU::S_LOAD_DWORDX8_IMM:
1818     case AMDGPU::S_LOAD_DWORDX8_SGPR: {
1819       MachineInstr *Lo, *Hi;
1820       splitSMRD(MI, &AMDGPU::SReg_128RegClass, AMDGPU::S_LOAD_DWORDX4_IMM,
1821                 AMDGPU::S_LOAD_DWORDX4_SGPR, Lo, Hi);
1822       MI->eraseFromParent();
1823       moveSMRDToVALU(Lo, MRI);
1824       moveSMRDToVALU(Hi, MRI);
1825       break;
1826     }
1827
1828     case AMDGPU::S_LOAD_DWORDX16_IMM:
1829     case AMDGPU::S_LOAD_DWORDX16_SGPR: {
1830       MachineInstr *Lo, *Hi;
1831       splitSMRD(MI, &AMDGPU::SReg_256RegClass, AMDGPU::S_LOAD_DWORDX8_IMM,
1832                 AMDGPU::S_LOAD_DWORDX8_SGPR, Lo, Hi);
1833       MI->eraseFromParent();
1834       moveSMRDToVALU(Lo, MRI);
1835       moveSMRDToVALU(Hi, MRI);
1836       break;
1837     }
1838   }
1839 }
1840
1841 void SIInstrInfo::moveToVALU(MachineInstr &TopInst) const {
1842   SmallVector<MachineInstr *, 128> Worklist;
1843   Worklist.push_back(&TopInst);
1844
1845   while (!Worklist.empty()) {
1846     MachineInstr *Inst = Worklist.pop_back_val();
1847     MachineBasicBlock *MBB = Inst->getParent();
1848     MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
1849
1850     unsigned Opcode = Inst->getOpcode();
1851     unsigned NewOpcode = getVALUOp(*Inst);
1852
1853     // Handle some special cases
1854     switch (Opcode) {
1855     default:
1856       if (isSMRD(Inst->getOpcode())) {
1857         moveSMRDToVALU(Inst, MRI);
1858       }
1859       break;
1860     case AMDGPU::S_MOV_B64: {
1861       DebugLoc DL = Inst->getDebugLoc();
1862
1863       // If the source operand is a register we can replace this with a
1864       // copy.
1865       if (Inst->getOperand(1).isReg()) {
1866         MachineInstr *Copy = BuildMI(*MBB, Inst, DL, get(TargetOpcode::COPY))
1867           .addOperand(Inst->getOperand(0))
1868           .addOperand(Inst->getOperand(1));
1869         Worklist.push_back(Copy);
1870       } else {
1871         // Otherwise, we need to split this into two movs, because there is
1872         // no 64-bit VALU move instruction.
1873         unsigned Reg = Inst->getOperand(0).getReg();
1874         unsigned Dst = split64BitImm(Worklist,
1875                                      Inst,
1876                                      MRI,
1877                                      MRI.getRegClass(Reg),
1878                                      Inst->getOperand(1));
1879         MRI.replaceRegWith(Reg, Dst);
1880       }
1881       Inst->eraseFromParent();
1882       continue;
1883     }
1884     case AMDGPU::S_AND_B64:
1885       splitScalar64BitBinaryOp(Worklist, Inst, AMDGPU::S_AND_B32);
1886       Inst->eraseFromParent();
1887       continue;
1888
1889     case AMDGPU::S_OR_B64:
1890       splitScalar64BitBinaryOp(Worklist, Inst, AMDGPU::S_OR_B32);
1891       Inst->eraseFromParent();
1892       continue;
1893
1894     case AMDGPU::S_XOR_B64:
1895       splitScalar64BitBinaryOp(Worklist, Inst, AMDGPU::S_XOR_B32);
1896       Inst->eraseFromParent();
1897       continue;
1898
1899     case AMDGPU::S_NOT_B64:
1900       splitScalar64BitUnaryOp(Worklist, Inst, AMDGPU::S_NOT_B32);
1901       Inst->eraseFromParent();
1902       continue;
1903
1904     case AMDGPU::S_BCNT1_I32_B64:
1905       splitScalar64BitBCNT(Worklist, Inst);
1906       Inst->eraseFromParent();
1907       continue;
1908
1909     case AMDGPU::S_BFE_U64:
1910     case AMDGPU::S_BFE_I64:
1911     case AMDGPU::S_BFM_B64:
1912       llvm_unreachable("Moving this op to VALU not implemented");
1913     }
1914
1915     if (NewOpcode == AMDGPU::INSTRUCTION_LIST_END) {
1916       // We cannot move this instruction to the VALU, so we should try to
1917       // legalize its operands instead.
1918       legalizeOperands(Inst);
1919       continue;
1920     }
1921
1922     // Use the new VALU Opcode.
1923     const MCInstrDesc &NewDesc = get(NewOpcode);
1924     Inst->setDesc(NewDesc);
1925
1926     // Remove any references to SCC. Vector instructions can't read from it, and
1927     // We're just about to add the implicit use / defs of VCC, and we don't want
1928     // both.
1929     for (unsigned i = Inst->getNumOperands() - 1; i > 0; --i) {
1930       MachineOperand &Op = Inst->getOperand(i);
1931       if (Op.isReg() && Op.getReg() == AMDGPU::SCC)
1932         Inst->RemoveOperand(i);
1933     }
1934
1935     if (Opcode == AMDGPU::S_SEXT_I32_I8 || Opcode == AMDGPU::S_SEXT_I32_I16) {
1936       // We are converting these to a BFE, so we need to add the missing
1937       // operands for the size and offset.
1938       unsigned Size = (Opcode == AMDGPU::S_SEXT_I32_I8) ? 8 : 16;
1939       Inst->addOperand(MachineOperand::CreateImm(0));
1940       Inst->addOperand(MachineOperand::CreateImm(Size));
1941
1942     } else if (Opcode == AMDGPU::S_BCNT1_I32_B32) {
1943       // The VALU version adds the second operand to the result, so insert an
1944       // extra 0 operand.
1945       Inst->addOperand(MachineOperand::CreateImm(0));
1946     }
1947
1948     addDescImplicitUseDef(NewDesc, Inst);
1949
1950     if (Opcode == AMDGPU::S_BFE_I32 || Opcode == AMDGPU::S_BFE_U32) {
1951       const MachineOperand &OffsetWidthOp = Inst->getOperand(2);
1952       // If we need to move this to VGPRs, we need to unpack the second operand
1953       // back into the 2 separate ones for bit offset and width.
1954       assert(OffsetWidthOp.isImm() &&
1955              "Scalar BFE is only implemented for constant width and offset");
1956       uint32_t Imm = OffsetWidthOp.getImm();
1957
1958       uint32_t Offset = Imm & 0x3f; // Extract bits [5:0].
1959       uint32_t BitWidth = (Imm & 0x7f0000) >> 16; // Extract bits [22:16].
1960       Inst->RemoveOperand(2); // Remove old immediate.
1961       Inst->addOperand(MachineOperand::CreateImm(Offset));
1962       Inst->addOperand(MachineOperand::CreateImm(BitWidth));
1963     }
1964
1965     // Update the destination register class.
1966
1967     const TargetRegisterClass *NewDstRC = getOpRegClass(*Inst, 0);
1968
1969     switch (Opcode) {
1970       // For target instructions, getOpRegClass just returns the virtual
1971       // register class associated with the operand, so we need to find an
1972       // equivalent VGPR register class in order to move the instruction to the
1973       // VALU.
1974     case AMDGPU::COPY:
1975     case AMDGPU::PHI:
1976     case AMDGPU::REG_SEQUENCE:
1977     case AMDGPU::INSERT_SUBREG:
1978       if (RI.hasVGPRs(NewDstRC))
1979         continue;
1980       NewDstRC = RI.getEquivalentVGPRClass(NewDstRC);
1981       if (!NewDstRC)
1982         continue;
1983       break;
1984     default:
1985       break;
1986     }
1987
1988     unsigned DstReg = Inst->getOperand(0).getReg();
1989     unsigned NewDstReg = MRI.createVirtualRegister(NewDstRC);
1990     MRI.replaceRegWith(DstReg, NewDstReg);
1991
1992     // Legalize the operands
1993     legalizeOperands(Inst);
1994
1995     for (MachineRegisterInfo::use_iterator I = MRI.use_begin(NewDstReg),
1996            E = MRI.use_end(); I != E; ++I) {
1997       MachineInstr &UseMI = *I->getParent();
1998       if (!canReadVGPR(UseMI, I.getOperandNo())) {
1999         Worklist.push_back(&UseMI);
2000       }
2001     }
2002   }
2003 }
2004
2005 //===----------------------------------------------------------------------===//
2006 // Indirect addressing callbacks
2007 //===----------------------------------------------------------------------===//
2008
2009 unsigned SIInstrInfo::calculateIndirectAddress(unsigned RegIndex,
2010                                                  unsigned Channel) const {
2011   assert(Channel == 0);
2012   return RegIndex;
2013 }
2014
2015 const TargetRegisterClass *SIInstrInfo::getIndirectAddrRegClass() const {
2016   return &AMDGPU::VReg_32RegClass;
2017 }
2018
2019 void SIInstrInfo::splitScalar64BitUnaryOp(
2020   SmallVectorImpl<MachineInstr *> &Worklist,
2021   MachineInstr *Inst,
2022   unsigned Opcode) const {
2023   MachineBasicBlock &MBB = *Inst->getParent();
2024   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
2025
2026   MachineOperand &Dest = Inst->getOperand(0);
2027   MachineOperand &Src0 = Inst->getOperand(1);
2028   DebugLoc DL = Inst->getDebugLoc();
2029
2030   MachineBasicBlock::iterator MII = Inst;
2031
2032   const MCInstrDesc &InstDesc = get(Opcode);
2033   const TargetRegisterClass *Src0RC = Src0.isReg() ?
2034     MRI.getRegClass(Src0.getReg()) :
2035     &AMDGPU::SGPR_32RegClass;
2036
2037   const TargetRegisterClass *Src0SubRC = RI.getSubRegClass(Src0RC, AMDGPU::sub0);
2038
2039   MachineOperand SrcReg0Sub0 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
2040                                                        AMDGPU::sub0, Src0SubRC);
2041
2042   const TargetRegisterClass *DestRC = MRI.getRegClass(Dest.getReg());
2043   const TargetRegisterClass *DestSubRC = RI.getSubRegClass(DestRC, AMDGPU::sub0);
2044
2045   unsigned DestSub0 = MRI.createVirtualRegister(DestRC);
2046   MachineInstr *LoHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub0)
2047     .addOperand(SrcReg0Sub0);
2048
2049   MachineOperand SrcReg0Sub1 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
2050                                                        AMDGPU::sub1, Src0SubRC);
2051
2052   unsigned DestSub1 = MRI.createVirtualRegister(DestSubRC);
2053   MachineInstr *HiHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub1)
2054     .addOperand(SrcReg0Sub1);
2055
2056   unsigned FullDestReg = MRI.createVirtualRegister(DestRC);
2057   BuildMI(MBB, MII, DL, get(TargetOpcode::REG_SEQUENCE), FullDestReg)
2058     .addReg(DestSub0)
2059     .addImm(AMDGPU::sub0)
2060     .addReg(DestSub1)
2061     .addImm(AMDGPU::sub1);
2062
2063   MRI.replaceRegWith(Dest.getReg(), FullDestReg);
2064
2065   // Try to legalize the operands in case we need to swap the order to keep it
2066   // valid.
2067   Worklist.push_back(LoHalf);
2068   Worklist.push_back(HiHalf);
2069 }
2070
2071 void SIInstrInfo::splitScalar64BitBinaryOp(
2072   SmallVectorImpl<MachineInstr *> &Worklist,
2073   MachineInstr *Inst,
2074   unsigned Opcode) const {
2075   MachineBasicBlock &MBB = *Inst->getParent();
2076   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
2077
2078   MachineOperand &Dest = Inst->getOperand(0);
2079   MachineOperand &Src0 = Inst->getOperand(1);
2080   MachineOperand &Src1 = Inst->getOperand(2);
2081   DebugLoc DL = Inst->getDebugLoc();
2082
2083   MachineBasicBlock::iterator MII = Inst;
2084
2085   const MCInstrDesc &InstDesc = get(Opcode);
2086   const TargetRegisterClass *Src0RC = Src0.isReg() ?
2087     MRI.getRegClass(Src0.getReg()) :
2088     &AMDGPU::SGPR_32RegClass;
2089
2090   const TargetRegisterClass *Src0SubRC = RI.getSubRegClass(Src0RC, AMDGPU::sub0);
2091   const TargetRegisterClass *Src1RC = Src1.isReg() ?
2092     MRI.getRegClass(Src1.getReg()) :
2093     &AMDGPU::SGPR_32RegClass;
2094
2095   const TargetRegisterClass *Src1SubRC = RI.getSubRegClass(Src1RC, AMDGPU::sub0);
2096
2097   MachineOperand SrcReg0Sub0 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
2098                                                        AMDGPU::sub0, Src0SubRC);
2099   MachineOperand SrcReg1Sub0 = buildExtractSubRegOrImm(MII, MRI, Src1, Src1RC,
2100                                                        AMDGPU::sub0, Src1SubRC);
2101
2102   const TargetRegisterClass *DestRC = MRI.getRegClass(Dest.getReg());
2103   const TargetRegisterClass *DestSubRC = RI.getSubRegClass(DestRC, AMDGPU::sub0);
2104
2105   unsigned DestSub0 = MRI.createVirtualRegister(DestRC);
2106   MachineInstr *LoHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub0)
2107     .addOperand(SrcReg0Sub0)
2108     .addOperand(SrcReg1Sub0);
2109
2110   MachineOperand SrcReg0Sub1 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
2111                                                        AMDGPU::sub1, Src0SubRC);
2112   MachineOperand SrcReg1Sub1 = buildExtractSubRegOrImm(MII, MRI, Src1, Src1RC,
2113                                                        AMDGPU::sub1, Src1SubRC);
2114
2115   unsigned DestSub1 = MRI.createVirtualRegister(DestSubRC);
2116   MachineInstr *HiHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub1)
2117     .addOperand(SrcReg0Sub1)
2118     .addOperand(SrcReg1Sub1);
2119
2120   unsigned FullDestReg = MRI.createVirtualRegister(DestRC);
2121   BuildMI(MBB, MII, DL, get(TargetOpcode::REG_SEQUENCE), FullDestReg)
2122     .addReg(DestSub0)
2123     .addImm(AMDGPU::sub0)
2124     .addReg(DestSub1)
2125     .addImm(AMDGPU::sub1);
2126
2127   MRI.replaceRegWith(Dest.getReg(), FullDestReg);
2128
2129   // Try to legalize the operands in case we need to swap the order to keep it
2130   // valid.
2131   Worklist.push_back(LoHalf);
2132   Worklist.push_back(HiHalf);
2133 }
2134
2135 void SIInstrInfo::splitScalar64BitBCNT(SmallVectorImpl<MachineInstr *> &Worklist,
2136                                        MachineInstr *Inst) const {
2137   MachineBasicBlock &MBB = *Inst->getParent();
2138   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
2139
2140   MachineBasicBlock::iterator MII = Inst;
2141   DebugLoc DL = Inst->getDebugLoc();
2142
2143   MachineOperand &Dest = Inst->getOperand(0);
2144   MachineOperand &Src = Inst->getOperand(1);
2145
2146   const MCInstrDesc &InstDesc = get(AMDGPU::V_BCNT_U32_B32_e32);
2147   const TargetRegisterClass *SrcRC = Src.isReg() ?
2148     MRI.getRegClass(Src.getReg()) :
2149     &AMDGPU::SGPR_32RegClass;
2150
2151   unsigned MidReg = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
2152   unsigned ResultReg = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
2153
2154   const TargetRegisterClass *SrcSubRC = RI.getSubRegClass(SrcRC, AMDGPU::sub0);
2155
2156   MachineOperand SrcRegSub0 = buildExtractSubRegOrImm(MII, MRI, Src, SrcRC,
2157                                                       AMDGPU::sub0, SrcSubRC);
2158   MachineOperand SrcRegSub1 = buildExtractSubRegOrImm(MII, MRI, Src, SrcRC,
2159                                                       AMDGPU::sub1, SrcSubRC);
2160
2161   MachineInstr *First = BuildMI(MBB, MII, DL, InstDesc, MidReg)
2162     .addOperand(SrcRegSub0)
2163     .addImm(0);
2164
2165   MachineInstr *Second = BuildMI(MBB, MII, DL, InstDesc, ResultReg)
2166     .addOperand(SrcRegSub1)
2167     .addReg(MidReg);
2168
2169   MRI.replaceRegWith(Dest.getReg(), ResultReg);
2170
2171   Worklist.push_back(First);
2172   Worklist.push_back(Second);
2173 }
2174
2175 void SIInstrInfo::addDescImplicitUseDef(const MCInstrDesc &NewDesc,
2176                                         MachineInstr *Inst) const {
2177   // Add the implict and explicit register definitions.
2178   if (NewDesc.ImplicitUses) {
2179     for (unsigned i = 0; NewDesc.ImplicitUses[i]; ++i) {
2180       unsigned Reg = NewDesc.ImplicitUses[i];
2181       Inst->addOperand(MachineOperand::CreateReg(Reg, false, true));
2182     }
2183   }
2184
2185   if (NewDesc.ImplicitDefs) {
2186     for (unsigned i = 0; NewDesc.ImplicitDefs[i]; ++i) {
2187       unsigned Reg = NewDesc.ImplicitDefs[i];
2188       Inst->addOperand(MachineOperand::CreateReg(Reg, true, true));
2189     }
2190   }
2191 }
2192
2193 unsigned SIInstrInfo::findUsedSGPR(const MachineInstr *MI,
2194                                    int OpIndices[3]) const {
2195   const MCInstrDesc &Desc = get(MI->getOpcode());
2196
2197   // Find the one SGPR operand we are allowed to use.
2198   unsigned SGPRReg = AMDGPU::NoRegister;
2199
2200   // First we need to consider the instruction's operand requirements before
2201   // legalizing. Some operands are required to be SGPRs, such as implicit uses
2202   // of VCC, but we are still bound by the constant bus requirement to only use
2203   // one.
2204   //
2205   // If the operand's class is an SGPR, we can never move it.
2206
2207   for (const MachineOperand &MO : MI->implicit_operands()) {
2208     // We only care about reads.
2209     if (MO.isDef())
2210       continue;
2211
2212     if (MO.getReg() == AMDGPU::VCC)
2213       return AMDGPU::VCC;
2214
2215     if (MO.getReg() == AMDGPU::FLAT_SCR)
2216       return AMDGPU::FLAT_SCR;
2217   }
2218
2219   unsigned UsedSGPRs[3] = { AMDGPU::NoRegister };
2220   const MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
2221
2222   for (unsigned i = 0; i < 3; ++i) {
2223     int Idx = OpIndices[i];
2224     if (Idx == -1)
2225       break;
2226
2227     const MachineOperand &MO = MI->getOperand(Idx);
2228     if (RI.isSGPRClassID(Desc.OpInfo[Idx].RegClass))
2229       SGPRReg = MO.getReg();
2230
2231     if (MO.isReg() && RI.isSGPRClass(MRI.getRegClass(MO.getReg())))
2232       UsedSGPRs[i] = MO.getReg();
2233   }
2234
2235   if (SGPRReg != AMDGPU::NoRegister)
2236     return SGPRReg;
2237
2238   // We don't have a required SGPR operand, so we have a bit more freedom in
2239   // selecting operands to move.
2240
2241   // Try to select the most used SGPR. If an SGPR is equal to one of the
2242   // others, we choose that.
2243   //
2244   // e.g.
2245   // V_FMA_F32 v0, s0, s0, s0 -> No moves
2246   // V_FMA_F32 v0, s0, s1, s0 -> Move s1
2247
2248   if (UsedSGPRs[0] != AMDGPU::NoRegister) {
2249     if (UsedSGPRs[0] == UsedSGPRs[1] || UsedSGPRs[0] == UsedSGPRs[2])
2250       SGPRReg = UsedSGPRs[0];
2251   }
2252
2253   if (SGPRReg == AMDGPU::NoRegister && UsedSGPRs[1] != AMDGPU::NoRegister) {
2254     if (UsedSGPRs[1] == UsedSGPRs[2])
2255       SGPRReg = UsedSGPRs[1];
2256   }
2257
2258   return SGPRReg;
2259 }
2260
2261 MachineInstrBuilder SIInstrInfo::buildIndirectWrite(
2262                                    MachineBasicBlock *MBB,
2263                                    MachineBasicBlock::iterator I,
2264                                    unsigned ValueReg,
2265                                    unsigned Address, unsigned OffsetReg) const {
2266   const DebugLoc &DL = MBB->findDebugLoc(I);
2267   unsigned IndirectBaseReg = AMDGPU::VReg_32RegClass.getRegister(
2268                                       getIndirectIndexBegin(*MBB->getParent()));
2269
2270   return BuildMI(*MBB, I, DL, get(AMDGPU::SI_INDIRECT_DST_V1))
2271           .addReg(IndirectBaseReg, RegState::Define)
2272           .addOperand(I->getOperand(0))
2273           .addReg(IndirectBaseReg)
2274           .addReg(OffsetReg)
2275           .addImm(0)
2276           .addReg(ValueReg);
2277 }
2278
2279 MachineInstrBuilder SIInstrInfo::buildIndirectRead(
2280                                    MachineBasicBlock *MBB,
2281                                    MachineBasicBlock::iterator I,
2282                                    unsigned ValueReg,
2283                                    unsigned Address, unsigned OffsetReg) const {
2284   const DebugLoc &DL = MBB->findDebugLoc(I);
2285   unsigned IndirectBaseReg = AMDGPU::VReg_32RegClass.getRegister(
2286                                       getIndirectIndexBegin(*MBB->getParent()));
2287
2288   return BuildMI(*MBB, I, DL, get(AMDGPU::SI_INDIRECT_SRC))
2289           .addOperand(I->getOperand(0))
2290           .addOperand(I->getOperand(1))
2291           .addReg(IndirectBaseReg)
2292           .addReg(OffsetReg)
2293           .addImm(0);
2294
2295 }
2296
2297 void SIInstrInfo::reserveIndirectRegisters(BitVector &Reserved,
2298                                             const MachineFunction &MF) const {
2299   int End = getIndirectIndexEnd(MF);
2300   int Begin = getIndirectIndexBegin(MF);
2301
2302   if (End == -1)
2303     return;
2304
2305
2306   for (int Index = Begin; Index <= End; ++Index)
2307     Reserved.set(AMDGPU::VReg_32RegClass.getRegister(Index));
2308
2309   for (int Index = std::max(0, Begin - 1); Index <= End; ++Index)
2310     Reserved.set(AMDGPU::VReg_64RegClass.getRegister(Index));
2311
2312   for (int Index = std::max(0, Begin - 2); Index <= End; ++Index)
2313     Reserved.set(AMDGPU::VReg_96RegClass.getRegister(Index));
2314
2315   for (int Index = std::max(0, Begin - 3); Index <= End; ++Index)
2316     Reserved.set(AMDGPU::VReg_128RegClass.getRegister(Index));
2317
2318   for (int Index = std::max(0, Begin - 7); Index <= End; ++Index)
2319     Reserved.set(AMDGPU::VReg_256RegClass.getRegister(Index));
2320
2321   for (int Index = std::max(0, Begin - 15); Index <= End; ++Index)
2322     Reserved.set(AMDGPU::VReg_512RegClass.getRegister(Index));
2323 }
2324
2325 MachineOperand *SIInstrInfo::getNamedOperand(MachineInstr &MI,
2326                                              unsigned OperandName) const {
2327   int Idx = AMDGPU::getNamedOperandIdx(MI.getOpcode(), OperandName);
2328   if (Idx == -1)
2329     return nullptr;
2330
2331   return &MI.getOperand(Idx);
2332 }