lib/Target/R600/SIInstrInfo.cpp

   1 //===-- SIInstrInfo.cpp - SI Instruction Information  ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief SI Implementation of TargetInstrInfo.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15
  16 #include "SIInstrInfo.h"
  17 #include "AMDGPUTargetMachine.h"
  18 #include "SIDefines.h"
  19 #include "SIMachineFunctionInfo.h"
  20 #include "llvm/CodeGen/MachineFrameInfo.h"
  21 #include "llvm/CodeGen/MachineInstrBuilder.h"
  22 #include "llvm/CodeGen/MachineRegisterInfo.h"
  23 #include "llvm/IR/Function.h"
  24 #include "llvm/CodeGen/RegisterScavenging.h"
  25 #include "llvm/MC/MCInstrDesc.h"
  26 #include "llvm/Support/Debug.h"
  27
  28 using namespace llvm;
  29
  30 SIInstrInfo::SIInstrInfo(const AMDGPUSubtarget &st)
  31   : AMDGPUInstrInfo(st),
  32     RI(st) { }
  33
  34 //===----------------------------------------------------------------------===//
  35 // TargetInstrInfo callbacks
  36 //===----------------------------------------------------------------------===//
  37
  38 static unsigned getNumOperandsNoGlue(SDNode *Node) {
  39   unsigned N = Node->getNumOperands();
  40   while (N && Node->getOperand(N - 1).getValueType() == MVT::Glue)
  41     --N;
  42   return N;
  43 }
  44
  45 static SDValue findChainOperand(SDNode *Load) {
  46   SDValue LastOp = Load->getOperand(getNumOperandsNoGlue(Load) - 1);
  47   assert(LastOp.getValueType() == MVT::Other && "Chain missing from load node");
  48   return LastOp;
  49 }
  50
  51 /// \brief Returns true if both nodes have the same value for the given
  52 ///        operand \p Op, or if both nodes do not have this operand.
  53 static bool nodesHaveSameOperandValue(SDNode *N0, SDNode* N1, unsigned OpName) {
  54   unsigned Opc0 = N0->getMachineOpcode();
  55   unsigned Opc1 = N1->getMachineOpcode();
  56
  57   int Op0Idx = AMDGPU::getNamedOperandIdx(Opc0, OpName);
  58   int Op1Idx = AMDGPU::getNamedOperandIdx(Opc1, OpName);
  59
  60   if (Op0Idx == -1 && Op1Idx == -1)
  61     return true;
  62
  63
  64   if ((Op0Idx == -1 && Op1Idx != -1) ||
  65       (Op1Idx == -1 && Op0Idx != -1))
  66     return false;
  67
  68   // getNamedOperandIdx returns the index for the MachineInstr's operands,
  69   // which includes the result as the first operand. We are indexing into the
  70   // MachineSDNode's operands, so we need to skip the result operand to get
  71   // the real index.
  72   --Op0Idx;
  73   --Op1Idx;
  74
  75   return N0->getOperand(Op0Idx) == N1->getOperand(Op1Idx);
  76 }
  77
  78 bool SIInstrInfo::areLoadsFromSameBasePtr(SDNode *Load0, SDNode *Load1,
  79                                           int64_t &Offset0,
  80                                           int64_t &Offset1) const {
  81   if (!Load0->isMachineOpcode() || !Load1->isMachineOpcode())
  82     return false;
  83
  84   unsigned Opc0 = Load0->getMachineOpcode();
  85   unsigned Opc1 = Load1->getMachineOpcode();
  86
  87   // Make sure both are actually loads.
  88   if (!get(Opc0).mayLoad() || !get(Opc1).mayLoad())
  89     return false;
  90
  91   if (isDS(Opc0) && isDS(Opc1)) {
  92
  93     // FIXME: Handle this case:
  94     if (getNumOperandsNoGlue(Load0) != getNumOperandsNoGlue(Load1))
  95       return false;
  96
  97     // Check base reg.
  98     if (Load0->getOperand(1) != Load1->getOperand(1))
  99       return false;
 100
 101     // Check chain.
 102     if (findChainOperand(Load0) != findChainOperand(Load1))
 103       return false;
 104
 105     // Skip read2 / write2 variants for simplicity.
 106     // TODO: We should report true if the used offsets are adjacent (excluded
 107     // st64 versions).
 108     if (AMDGPU::getNamedOperandIdx(Opc0, AMDGPU::OpName::data1) != -1 ||
 109         AMDGPU::getNamedOperandIdx(Opc1, AMDGPU::OpName::data1) != -1)
 110       return false;
 111
 112     Offset0 = cast<ConstantSDNode>(Load0->getOperand(2))->getZExtValue();
 113     Offset1 = cast<ConstantSDNode>(Load1->getOperand(2))->getZExtValue();
 114     return true;
 115   }
 116
 117   if (isSMRD(Opc0) && isSMRD(Opc1)) {
 118     assert(getNumOperandsNoGlue(Load0) == getNumOperandsNoGlue(Load1));
 119
 120     // Check base reg.
 121     if (Load0->getOperand(0) != Load1->getOperand(0))
 122       return false;
 123
 124     // Check chain.
 125     if (findChainOperand(Load0) != findChainOperand(Load1))
 126       return false;
 127
 128     Offset0 = cast<ConstantSDNode>(Load0->getOperand(1))->getZExtValue();
 129     Offset1 = cast<ConstantSDNode>(Load1->getOperand(1))->getZExtValue();
 130     return true;
 131   }
 132
 133   // MUBUF and MTBUF can access the same addresses.
 134   if ((isMUBUF(Opc0) || isMTBUF(Opc0)) && (isMUBUF(Opc1) || isMTBUF(Opc1))) {
 135
 136     // MUBUF and MTBUF have vaddr at different indices.
 137     if (!nodesHaveSameOperandValue(Load0, Load1, AMDGPU::OpName::soffset) ||
 138         findChainOperand(Load0) != findChainOperand(Load1) ||
 139         !nodesHaveSameOperandValue(Load0, Load1, AMDGPU::OpName::vaddr) ||
 140         !nodesHaveSameOperandValue(Load0, Load1, AMDGPU::OpName::srsrc))
 141       return false;
 142
 143     int OffIdx0 = AMDGPU::getNamedOperandIdx(Opc0, AMDGPU::OpName::offset);
 144     int OffIdx1 = AMDGPU::getNamedOperandIdx(Opc1, AMDGPU::OpName::offset);
 145
 146     if (OffIdx0 == -1 || OffIdx1 == -1)
 147       return false;
 148
 149     // getNamedOperandIdx returns the index for MachineInstrs.  Since they
 150     // inlcude the output in the operand list, but SDNodes don't, we need to
 151     // subtract the index by one.
 152     --OffIdx0;
 153     --OffIdx1;
 154
 155     SDValue Off0 = Load0->getOperand(OffIdx0);
 156     SDValue Off1 = Load1->getOperand(OffIdx1);
 157
 158     // The offset might be a FrameIndexSDNode.
 159     if (!isa<ConstantSDNode>(Off0) || !isa<ConstantSDNode>(Off1))
 160       return false;
 161
 162     Offset0 = cast<ConstantSDNode>(Off0)->getZExtValue();
 163     Offset1 = cast<ConstantSDNode>(Off1)->getZExtValue();
 164     return true;
 165   }
 166
 167   return false;
 168 }
 169
 170 static bool isStride64(unsigned Opc) {
 171   switch (Opc) {
 172   case AMDGPU::DS_READ2ST64_B32:
 173   case AMDGPU::DS_READ2ST64_B64:
 174   case AMDGPU::DS_WRITE2ST64_B32:
 175   case AMDGPU::DS_WRITE2ST64_B64:
 176     return true;
 177   default:
 178     return false;
 179   }
 180 }
 181
 182 bool SIInstrInfo::getLdStBaseRegImmOfs(MachineInstr *LdSt,
 183                                        unsigned &BaseReg, unsigned &Offset,
 184                                        const TargetRegisterInfo *TRI) const {
 185   unsigned Opc = LdSt->getOpcode();
 186   if (isDS(Opc)) {
 187     const MachineOperand *OffsetImm = getNamedOperand(*LdSt,
 188                                                       AMDGPU::OpName::offset);
 189     if (OffsetImm) {
 190       // Normal, single offset LDS instruction.
 191       const MachineOperand *AddrReg = getNamedOperand(*LdSt,
 192                                                       AMDGPU::OpName::addr);
 193
 194       BaseReg = AddrReg->getReg();
 195       Offset = OffsetImm->getImm();
 196       return true;
 197     }
 198
 199     // The 2 offset instructions use offset0 and offset1 instead. We can treat
 200     // these as a load with a single offset if the 2 offsets are consecutive. We
 201     // will use this for some partially aligned loads.
 202     const MachineOperand *Offset0Imm = getNamedOperand(*LdSt,
 203                                                        AMDGPU::OpName::offset0);
 204     const MachineOperand *Offset1Imm = getNamedOperand(*LdSt,
 205                                                        AMDGPU::OpName::offset1);
 206
 207     uint8_t Offset0 = Offset0Imm->getImm();
 208     uint8_t Offset1 = Offset1Imm->getImm();
 209     assert(Offset1 > Offset0);
 210
 211     if (Offset1 - Offset0 == 1) {
 212       // Each of these offsets is in element sized units, so we need to convert
 213       // to bytes of the individual reads.
 214
 215       unsigned EltSize;
 216       if (LdSt->mayLoad())
 217         EltSize = getOpRegClass(*LdSt, 0)->getSize() / 2;
 218       else {
 219         assert(LdSt->mayStore());
 220         int Data0Idx = AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::data0);
 221         EltSize = getOpRegClass(*LdSt, Data0Idx)->getSize();
 222       }
 223
 224       if (isStride64(Opc))
 225         EltSize *= 64;
 226
 227       const MachineOperand *AddrReg = getNamedOperand(*LdSt,
 228                                                       AMDGPU::OpName::addr);
 229       BaseReg = AddrReg->getReg();
 230       Offset = EltSize * Offset0;
 231       return true;
 232     }
 233
 234     return false;
 235   }
 236
 237   if (isMUBUF(Opc) || isMTBUF(Opc)) {
 238     if (AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::soffset) != -1)
 239       return false;
 240
 241     const MachineOperand *AddrReg = getNamedOperand(*LdSt,
 242                                                     AMDGPU::OpName::vaddr);
 243     if (!AddrReg)
 244       return false;
 245
 246     const MachineOperand *OffsetImm = getNamedOperand(*LdSt,
 247                                                       AMDGPU::OpName::offset);
 248     BaseReg = AddrReg->getReg();
 249     Offset = OffsetImm->getImm();
 250     return true;
 251   }
 252
 253   if (isSMRD(Opc)) {
 254     const MachineOperand *OffsetImm = getNamedOperand(*LdSt,
 255                                                       AMDGPU::OpName::offset);
 256     if (!OffsetImm)
 257       return false;
 258
 259     const MachineOperand *SBaseReg = getNamedOperand(*LdSt,
 260                                                      AMDGPU::OpName::sbase);
 261     BaseReg = SBaseReg->getReg();
 262     Offset = OffsetImm->getImm();
 263     return true;
 264   }
 265
 266   return false;
 267 }
 268
 269 bool SIInstrInfo::shouldClusterLoads(MachineInstr *FirstLdSt,
 270                                      MachineInstr *SecondLdSt,
 271                                      unsigned NumLoads) const {
 272   unsigned Opc0 = FirstLdSt->getOpcode();
 273   unsigned Opc1 = SecondLdSt->getOpcode();
 274
 275   // TODO: This needs finer tuning
 276   if (NumLoads > 4)
 277     return false;
 278
 279   if (isDS(Opc0) && isDS(Opc1))
 280     return true;
 281
 282   if (isSMRD(Opc0) && isSMRD(Opc1))
 283     return true;
 284
 285   if ((isMUBUF(Opc0) || isMTBUF(Opc0)) && (isMUBUF(Opc1) || isMTBUF(Opc1)))
 286     return true;
 287
 288   return false;
 289 }
 290
 291 void
 292 SIInstrInfo::copyPhysReg(MachineBasicBlock &MBB,
 293                          MachineBasicBlock::iterator MI, DebugLoc DL,
 294                          unsigned DestReg, unsigned SrcReg,
 295                          bool KillSrc) const {
 296
 297   // If we are trying to copy to or from SCC, there is a bug somewhere else in
 298   // the backend.  While it may be theoretically possible to do this, it should
 299   // never be necessary.
 300   assert(DestReg != AMDGPU::SCC && SrcReg != AMDGPU::SCC);
 301
 302   static const int16_t Sub0_15[] = {
 303     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3,
 304     AMDGPU::sub4, AMDGPU::sub5, AMDGPU::sub6, AMDGPU::sub7,
 305     AMDGPU::sub8, AMDGPU::sub9, AMDGPU::sub10, AMDGPU::sub11,
 306     AMDGPU::sub12, AMDGPU::sub13, AMDGPU::sub14, AMDGPU::sub15, 0
 307   };
 308
 309   static const int16_t Sub0_7[] = {
 310     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3,
 311     AMDGPU::sub4, AMDGPU::sub5, AMDGPU::sub6, AMDGPU::sub7, 0
 312   };
 313
 314   static const int16_t Sub0_3[] = {
 315     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3, 0
 316   };
 317
 318   static const int16_t Sub0_2[] = {
 319     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, 0
 320   };
 321
 322   static const int16_t Sub0_1[] = {
 323     AMDGPU::sub0, AMDGPU::sub1, 0
 324   };
 325
 326   unsigned Opcode;
 327   const int16_t *SubIndices;
 328
 329   if (AMDGPU::SReg_32RegClass.contains(DestReg)) {
 330     assert(AMDGPU::SReg_32RegClass.contains(SrcReg));
 331     BuildMI(MBB, MI, DL, get(AMDGPU::S_MOV_B32), DestReg)
 332             .addReg(SrcReg, getKillRegState(KillSrc));
 333     return;
 334
 335   } else if (AMDGPU::SReg_64RegClass.contains(DestReg)) {
 336     assert(AMDGPU::SReg_64RegClass.contains(SrcReg));
 337     BuildMI(MBB, MI, DL, get(AMDGPU::S_MOV_B64), DestReg)
 338             .addReg(SrcReg, getKillRegState(KillSrc));
 339     return;
 340
 341   } else if (AMDGPU::SReg_128RegClass.contains(DestReg)) {
 342     assert(AMDGPU::SReg_128RegClass.contains(SrcReg));
 343     Opcode = AMDGPU::S_MOV_B32;
 344     SubIndices = Sub0_3;
 345
 346   } else if (AMDGPU::SReg_256RegClass.contains(DestReg)) {
 347     assert(AMDGPU::SReg_256RegClass.contains(SrcReg));
 348     Opcode = AMDGPU::S_MOV_B32;
 349     SubIndices = Sub0_7;
 350
 351   } else if (AMDGPU::SReg_512RegClass.contains(DestReg)) {
 352     assert(AMDGPU::SReg_512RegClass.contains(SrcReg));
 353     Opcode = AMDGPU::S_MOV_B32;
 354     SubIndices = Sub0_15;
 355
 356   } else if (AMDGPU::VReg_32RegClass.contains(DestReg)) {
 357     assert(AMDGPU::VReg_32RegClass.contains(SrcReg) ||
 358            AMDGPU::SReg_32RegClass.contains(SrcReg));
 359     BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DestReg)
 360             .addReg(SrcReg, getKillRegState(KillSrc));
 361     return;
 362
 363   } else if (AMDGPU::VReg_64RegClass.contains(DestReg)) {
 364     assert(AMDGPU::VReg_64RegClass.contains(SrcReg) ||
 365            AMDGPU::SReg_64RegClass.contains(SrcReg));
 366     Opcode = AMDGPU::V_MOV_B32_e32;
 367     SubIndices = Sub0_1;
 368
 369   } else if (AMDGPU::VReg_96RegClass.contains(DestReg)) {
 370     assert(AMDGPU::VReg_96RegClass.contains(SrcReg));
 371     Opcode = AMDGPU::V_MOV_B32_e32;
 372     SubIndices = Sub0_2;
 373
 374   } else if (AMDGPU::VReg_128RegClass.contains(DestReg)) {
 375     assert(AMDGPU::VReg_128RegClass.contains(SrcReg) ||
 376            AMDGPU::SReg_128RegClass.contains(SrcReg));
 377     Opcode = AMDGPU::V_MOV_B32_e32;
 378     SubIndices = Sub0_3;
 379
 380   } else if (AMDGPU::VReg_256RegClass.contains(DestReg)) {
 381     assert(AMDGPU::VReg_256RegClass.contains(SrcReg) ||
 382            AMDGPU::SReg_256RegClass.contains(SrcReg));
 383     Opcode = AMDGPU::V_MOV_B32_e32;
 384     SubIndices = Sub0_7;
 385
 386   } else if (AMDGPU::VReg_512RegClass.contains(DestReg)) {
 387     assert(AMDGPU::VReg_512RegClass.contains(SrcReg) ||
 388            AMDGPU::SReg_512RegClass.contains(SrcReg));
 389     Opcode = AMDGPU::V_MOV_B32_e32;
 390     SubIndices = Sub0_15;
 391
 392   } else {
 393     llvm_unreachable("Can't copy register!");
 394   }
 395
 396   while (unsigned SubIdx = *SubIndices++) {
 397     MachineInstrBuilder Builder = BuildMI(MBB, MI, DL,
 398       get(Opcode), RI.getSubReg(DestReg, SubIdx));
 399
 400     Builder.addReg(RI.getSubReg(SrcReg, SubIdx), getKillRegState(KillSrc));
 401
 402     if (*SubIndices)
 403       Builder.addReg(DestReg, RegState::Define | RegState::Implicit);
 404   }
 405 }
 406
 407 unsigned SIInstrInfo::commuteOpcode(unsigned Opcode) const {
 408   int NewOpc;
 409
 410   // Try to map original to commuted opcode
 411   if ((NewOpc = AMDGPU::getCommuteRev(Opcode)) != -1)
 412     return NewOpc;
 413
 414   // Try to map commuted to original opcode
 415   if ((NewOpc = AMDGPU::getCommuteOrig(Opcode)) != -1)
 416     return NewOpc;
 417
 418   return Opcode;
 419 }
 420
 421 static bool shouldTryToSpillVGPRs(MachineFunction *MF) {
 422
 423   SIMachineFunctionInfo *MFI = MF->getInfo<SIMachineFunctionInfo>();
 424   const TargetMachine &TM = MF->getTarget();
 425
 426   // FIXME: Even though it can cause problems, we need to enable
 427   // spilling at -O0, since the fast register allocator always
 428   // spills registers that are live at the end of blocks.
 429   return MFI->getShaderType() == ShaderType::COMPUTE &&
 430          TM.getOptLevel() == CodeGenOpt::None;
 431
 432 }
 433
 434 void SIInstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
 435                                       MachineBasicBlock::iterator MI,
 436                                       unsigned SrcReg, bool isKill,
 437                                       int FrameIndex,
 438                                       const TargetRegisterClass *RC,
 439                                       const TargetRegisterInfo *TRI) const {
 440   MachineFunction *MF = MBB.getParent();
 441   MachineFrameInfo *FrameInfo = MF->getFrameInfo();
 442   DebugLoc DL = MBB.findDebugLoc(MI);
 443   int Opcode = -1;
 444
 445   if (RI.isSGPRClass(RC)) {
 446     // We are only allowed to create one new instruction when spilling
 447     // registers, so we need to use pseudo instruction for spilling
 448     // SGPRs.
 449     switch (RC->getSize() * 8) {
 450       case 32:  Opcode = AMDGPU::SI_SPILL_S32_SAVE;  break;
 451       case 64:  Opcode = AMDGPU::SI_SPILL_S64_SAVE;  break;
 452       case 128: Opcode = AMDGPU::SI_SPILL_S128_SAVE; break;
 453       case 256: Opcode = AMDGPU::SI_SPILL_S256_SAVE; break;
 454       case 512: Opcode = AMDGPU::SI_SPILL_S512_SAVE; break;
 455     }
 456   } else if(shouldTryToSpillVGPRs(MF) && RI.hasVGPRs(RC)) {
 457     switch(RC->getSize() * 8) {
 458       case 32: Opcode = AMDGPU::SI_SPILL_V32_SAVE; break;
 459       case 64: Opcode = AMDGPU::SI_SPILL_V64_SAVE; break;
 460       case 96: Opcode = AMDGPU::SI_SPILL_V96_SAVE; break;
 461       case 128: Opcode = AMDGPU::SI_SPILL_V128_SAVE; break;
 462       case 256: Opcode = AMDGPU::SI_SPILL_V256_SAVE; break;
 463       case 512: Opcode = AMDGPU::SI_SPILL_V512_SAVE; break;
 464     }
 465   }
 466
 467   if (Opcode != -1) {
 468     FrameInfo->setObjectAlignment(FrameIndex, 4);
 469     BuildMI(MBB, MI, DL, get(Opcode))
 470             .addReg(SrcReg)
 471             .addFrameIndex(FrameIndex);
 472   } else {
 473     LLVMContext &Ctx = MF->getFunction()->getContext();
 474     Ctx.emitError("SIInstrInfo::storeRegToStackSlot - Do not know how to"
 475                   " spill register");
 476     BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), AMDGPU::VGPR0)
 477             .addReg(SrcReg);
 478   }
 479 }
 480
 481 void SIInstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
 482                                        MachineBasicBlock::iterator MI,
 483                                        unsigned DestReg, int FrameIndex,
 484                                        const TargetRegisterClass *RC,
 485                                        const TargetRegisterInfo *TRI) const {
 486   MachineFunction *MF = MBB.getParent();
 487   MachineFrameInfo *FrameInfo = MF->getFrameInfo();
 488   DebugLoc DL = MBB.findDebugLoc(MI);
 489   int Opcode = -1;
 490
 491   if (RI.isSGPRClass(RC)){
 492     switch(RC->getSize() * 8) {
 493       case 32:  Opcode = AMDGPU::SI_SPILL_S32_RESTORE; break;
 494       case 64:  Opcode = AMDGPU::SI_SPILL_S64_RESTORE;  break;
 495       case 128: Opcode = AMDGPU::SI_SPILL_S128_RESTORE; break;
 496       case 256: Opcode = AMDGPU::SI_SPILL_S256_RESTORE; break;
 497       case 512: Opcode = AMDGPU::SI_SPILL_S512_RESTORE; break;
 498     }
 499   } else if(shouldTryToSpillVGPRs(MF) && RI.hasVGPRs(RC)) {
 500     switch(RC->getSize() * 8) {
 501       case 32: Opcode = AMDGPU::SI_SPILL_V32_RESTORE; break;
 502       case 64: Opcode = AMDGPU::SI_SPILL_V64_RESTORE; break;
 503       case 96: Opcode = AMDGPU::SI_SPILL_V96_RESTORE; break;
 504       case 128: Opcode = AMDGPU::SI_SPILL_V128_RESTORE; break;
 505       case 256: Opcode = AMDGPU::SI_SPILL_V256_RESTORE; break;
 506       case 512: Opcode = AMDGPU::SI_SPILL_V512_RESTORE; break;
 507     }
 508   }
 509
 510   if (Opcode != -1) {
 511     FrameInfo->setObjectAlignment(FrameIndex, 4);
 512     BuildMI(MBB, MI, DL, get(Opcode), DestReg)
 513             .addFrameIndex(FrameIndex);
 514   } else {
 515     LLVMContext &Ctx = MF->getFunction()->getContext();
 516     Ctx.emitError("SIInstrInfo::loadRegFromStackSlot - Do not know how to"
 517                   " restore register");
 518     BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DestReg)
 519             .addReg(AMDGPU::VGPR0);
 520   }
 521 }
 522
 523 /// \param @Offset Offset in bytes of the FrameIndex being spilled
 524 unsigned SIInstrInfo::calculateLDSSpillAddress(MachineBasicBlock &MBB,
 525                                                MachineBasicBlock::iterator MI,
 526                                                RegScavenger *RS, unsigned TmpReg,
 527                                                unsigned FrameOffset,
 528                                                unsigned Size) const {
 529   MachineFunction *MF = MBB.getParent();
 530   SIMachineFunctionInfo *MFI = MF->getInfo<SIMachineFunctionInfo>();
 531   const AMDGPUSubtarget &ST = MF->getTarget().getSubtarget<AMDGPUSubtarget>();
 532   const SIRegisterInfo *TRI =
 533       static_cast<const SIRegisterInfo*>(ST.getRegisterInfo());
 534   DebugLoc DL = MBB.findDebugLoc(MI);
 535   unsigned WorkGroupSize = MFI->getMaximumWorkGroupSize(*MF);
 536   unsigned WavefrontSize = ST.getWavefrontSize();
 537
 538   unsigned TIDReg = MFI->getTIDReg();
 539   if (!MFI->hasCalculatedTID()) {
 540     MachineBasicBlock &Entry = MBB.getParent()->front();
 541     MachineBasicBlock::iterator Insert = Entry.front();
 542     DebugLoc DL = Insert->getDebugLoc();
 543
 544     TIDReg = RI.findUnusedVGPR(MF->getRegInfo());
 545     if (TIDReg == AMDGPU::NoRegister)
 546       return TIDReg;
 547
 548
 549     if (MFI->getShaderType() == ShaderType::COMPUTE &&
 550         WorkGroupSize > WavefrontSize) {
 551
 552       unsigned TIDIGXReg = TRI->getPreloadedValue(*MF, SIRegisterInfo::TIDIG_X);
 553       unsigned TIDIGYReg = TRI->getPreloadedValue(*MF, SIRegisterInfo::TIDIG_Y);
 554       unsigned TIDIGZReg = TRI->getPreloadedValue(*MF, SIRegisterInfo::TIDIG_Z);
 555       unsigned InputPtrReg =
 556           TRI->getPreloadedValue(*MF, SIRegisterInfo::INPUT_PTR);
 557       static const unsigned TIDIGRegs[3] = {
 558         TIDIGXReg, TIDIGYReg, TIDIGZReg
 559       };
 560       for (unsigned Reg : TIDIGRegs) {
 561         if (!Entry.isLiveIn(Reg))
 562           Entry.addLiveIn(Reg);
 563       }
 564
 565       RS->enterBasicBlock(&Entry);
 566       unsigned STmp0 = RS->scavengeRegister(&AMDGPU::SGPR_32RegClass, 0);
 567       unsigned STmp1 = RS->scavengeRegister(&AMDGPU::SGPR_32RegClass, 0);
 568       BuildMI(Entry, Insert, DL, get(AMDGPU::S_LOAD_DWORD_IMM), STmp0)
 569               .addReg(InputPtrReg)
 570               .addImm(SI::KernelInputOffsets::NGROUPS_Z);
 571       BuildMI(Entry, Insert, DL, get(AMDGPU::S_LOAD_DWORD_IMM), STmp1)
 572               .addReg(InputPtrReg)
 573               .addImm(SI::KernelInputOffsets::NGROUPS_Y);
 574
 575       // NGROUPS.X * NGROUPS.Y
 576       BuildMI(Entry, Insert, DL, get(AMDGPU::S_MUL_I32), STmp1)
 577               .addReg(STmp1)
 578               .addReg(STmp0);
 579       // (NGROUPS.X * NGROUPS.Y) * TIDIG.X
 580       BuildMI(Entry, Insert, DL, get(AMDGPU::V_MUL_U32_U24_e32), TIDReg)
 581               .addReg(STmp1)
 582               .addReg(TIDIGXReg);
 583       // NGROUPS.Z * TIDIG.Y + (NGROUPS.X * NGROPUS.Y * TIDIG.X)
 584       BuildMI(Entry, Insert, DL, get(AMDGPU::V_MAD_U32_U24), TIDReg)
 585               .addReg(STmp0)
 586               .addReg(TIDIGYReg)
 587               .addReg(TIDReg);
 588       // (NGROUPS.Z * TIDIG.Y + (NGROUPS.X * NGROPUS.Y * TIDIG.X)) + TIDIG.Z
 589       BuildMI(Entry, Insert, DL, get(AMDGPU::V_ADD_I32_e32), TIDReg)
 590               .addReg(TIDReg)
 591               .addReg(TIDIGZReg);
 592     } else {
 593       // Get the wave id
 594       BuildMI(Entry, Insert, DL, get(AMDGPU::V_MBCNT_LO_U32_B32_e64),
 595               TIDReg)
 596               .addImm(-1)
 597               .addImm(0);
 598
 599       BuildMI(Entry, Insert, DL, get(AMDGPU::V_MBCNT_HI_U32_B32_e32),
 600               TIDReg)
 601               .addImm(-1)
 602               .addReg(TIDReg);
 603     }
 604
 605     BuildMI(Entry, Insert, DL, get(AMDGPU::V_LSHLREV_B32_e32),
 606             TIDReg)
 607             .addImm(2)
 608             .addReg(TIDReg);
 609     MFI->setTIDReg(TIDReg);
 610   }
 611
 612   // Add FrameIndex to LDS offset
 613   unsigned LDSOffset = MFI->LDSSize + (FrameOffset * WorkGroupSize);
 614   BuildMI(MBB, MI, DL, get(AMDGPU::V_ADD_I32_e32), TmpReg)
 615           .addImm(LDSOffset)
 616           .addReg(TIDReg);
 617
 618   return TmpReg;
 619 }
 620
 621 void SIInstrInfo::insertNOPs(MachineBasicBlock::iterator MI,
 622                              int Count) const {
 623   while (Count > 0) {
 624     int Arg;
 625     if (Count >= 8)
 626       Arg = 7;
 627     else
 628       Arg = Count - 1;
 629     Count -= 8;
 630     BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(AMDGPU::S_NOP))
 631             .addImm(Arg);
 632   }
 633 }
 634
 635 bool SIInstrInfo::expandPostRAPseudo(MachineBasicBlock::iterator MI) const {
 636   MachineBasicBlock &MBB = *MI->getParent();
 637   DebugLoc DL = MBB.findDebugLoc(MI);
 638   switch (MI->getOpcode()) {
 639   default: return AMDGPUInstrInfo::expandPostRAPseudo(MI);
 640
 641   case AMDGPU::SI_CONSTDATA_PTR: {
 642     unsigned Reg = MI->getOperand(0).getReg();
 643     unsigned RegLo = RI.getSubReg(Reg, AMDGPU::sub0);
 644     unsigned RegHi = RI.getSubReg(Reg, AMDGPU::sub1);
 645
 646     BuildMI(MBB, MI, DL, get(AMDGPU::S_GETPC_B64), Reg);
 647
 648     // Add 32-bit offset from this instruction to the start of the constant data.
 649     BuildMI(MBB, MI, DL, get(AMDGPU::S_ADD_U32), RegLo)
 650             .addReg(RegLo)
 651             .addTargetIndex(AMDGPU::TI_CONSTDATA_START)
 652             .addReg(AMDGPU::SCC, RegState::Define | RegState::Implicit);
 653     BuildMI(MBB, MI, DL, get(AMDGPU::S_ADDC_U32), RegHi)
 654             .addReg(RegHi)
 655             .addImm(0)
 656             .addReg(AMDGPU::SCC, RegState::Define | RegState::Implicit)
 657             .addReg(AMDGPU::SCC, RegState::Implicit);
 658     MI->eraseFromParent();
 659     break;
 660   }
 661   case AMDGPU::SGPR_USE:
 662     // This is just a placeholder for register allocation.
 663     MI->eraseFromParent();
 664     break;
 665   }
 666   return true;
 667 }
 668
 669 MachineInstr *SIInstrInfo::commuteInstruction(MachineInstr *MI,
 670                                               bool NewMI) const {
 671   if (MI->getNumOperands() < 3)
 672     return nullptr;
 673
 674   int Src0Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
 675                                            AMDGPU::OpName::src0);
 676   assert(Src0Idx != -1 && "Should always have src0 operand");
 677
 678   MachineOperand &Src0 = MI->getOperand(Src0Idx);
 679   if (!Src0.isReg())
 680     return nullptr;
 681
 682   int Src1Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
 683                                            AMDGPU::OpName::src1);
 684   if (Src1Idx == -1)
 685     return nullptr;
 686
 687   MachineOperand &Src1 = MI->getOperand(Src1Idx);
 688
 689   // Make sure it's legal to commute operands for VOP2.
 690   if (isVOP2(MI->getOpcode()) &&
 691       (!isOperandLegal(MI, Src0Idx, &Src1) ||
 692        !isOperandLegal(MI, Src1Idx, &Src0)))
 693     return nullptr;
 694
 695   if (!Src1.isReg()) {
 696     // Allow commuting instructions with Imm or FPImm operands.
 697     if (NewMI || (!Src1.isImm() && !Src1.isFPImm()) ||
 698        (!isVOP2(MI->getOpcode()) && !isVOP3(MI->getOpcode()))) {
 699       return nullptr;
 700     }
 701
 702     // Be sure to copy the source modifiers to the right place.
 703     if (MachineOperand *Src0Mods
 704           = getNamedOperand(*MI, AMDGPU::OpName::src0_modifiers)) {
 705       MachineOperand *Src1Mods
 706         = getNamedOperand(*MI, AMDGPU::OpName::src1_modifiers);
 707
 708       int Src0ModsVal = Src0Mods->getImm();
 709       if (!Src1Mods && Src0ModsVal != 0)
 710         return nullptr;
 711
 712       // XXX - This assert might be a lie. It might be useful to have a neg
 713       // modifier with 0.0.
 714       int Src1ModsVal = Src1Mods->getImm();
 715       assert((Src1ModsVal == 0) && "Not expecting modifiers with immediates");
 716
 717       Src1Mods->setImm(Src0ModsVal);
 718       Src0Mods->setImm(Src1ModsVal);
 719     }
 720
 721     unsigned Reg = Src0.getReg();
 722     unsigned SubReg = Src0.getSubReg();
 723     if (Src1.isImm())
 724       Src0.ChangeToImmediate(Src1.getImm());
 725     else if (Src1.isFPImm())
 726       Src0.ChangeToFPImmediate(Src1.getFPImm());
 727     else
 728       llvm_unreachable("Should only have immediates");
 729
 730     Src1.ChangeToRegister(Reg, false);
 731     Src1.setSubReg(SubReg);
 732   } else {
 733     MI = TargetInstrInfo::commuteInstruction(MI, NewMI);
 734   }
 735
 736   if (MI)
 737     MI->setDesc(get(commuteOpcode(MI->getOpcode())));
 738
 739   return MI;
 740 }
 741
 742 // This needs to be implemented because the source modifiers may be inserted
 743 // between the true commutable operands, and the base
 744 // TargetInstrInfo::commuteInstruction uses it.
 745 bool SIInstrInfo::findCommutedOpIndices(MachineInstr *MI,
 746                                         unsigned &SrcOpIdx1,
 747                                         unsigned &SrcOpIdx2) const {
 748   const MCInstrDesc &MCID = MI->getDesc();
 749   if (!MCID.isCommutable())
 750     return false;
 751
 752   unsigned Opc = MI->getOpcode();
 753   int Src0Idx = AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::src0);
 754   if (Src0Idx == -1)
 755     return false;
 756
 757   // FIXME: Workaround TargetInstrInfo::commuteInstruction asserting on
 758   // immediate.
 759   if (!MI->getOperand(Src0Idx).isReg())
 760     return false;
 761
 762   int Src1Idx = AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::src1);
 763   if (Src1Idx == -1)
 764     return false;
 765
 766   if (!MI->getOperand(Src1Idx).isReg())
 767     return false;
 768
 769   // If any source modifiers are set, the generic instruction commuting won't
 770   // understand how to copy the source modifiers.
 771   if (hasModifiersSet(*MI, AMDGPU::OpName::src0_modifiers) ||
 772       hasModifiersSet(*MI, AMDGPU::OpName::src1_modifiers))
 773     return false;
 774
 775   SrcOpIdx1 = Src0Idx;
 776   SrcOpIdx2 = Src1Idx;
 777   return true;
 778 }
 779
 780 MachineInstr *SIInstrInfo::buildMovInstr(MachineBasicBlock *MBB,
 781                                          MachineBasicBlock::iterator I,
 782                                          unsigned DstReg,
 783                                          unsigned SrcReg) const {
 784   return BuildMI(*MBB, I, MBB->findDebugLoc(I), get(AMDGPU::V_MOV_B32_e32),
 785                  DstReg) .addReg(SrcReg);
 786 }
 787
 788 bool SIInstrInfo::isMov(unsigned Opcode) const {
 789   switch(Opcode) {
 790   default: return false;
 791   case AMDGPU::S_MOV_B32:
 792   case AMDGPU::S_MOV_B64:
 793   case AMDGPU::V_MOV_B32_e32:
 794   case AMDGPU::V_MOV_B32_e64:
 795     return true;
 796   }
 797 }
 798
 799 bool
 800 SIInstrInfo::isSafeToMoveRegClassDefs(const TargetRegisterClass *RC) const {
 801   return RC != &AMDGPU::EXECRegRegClass;
 802 }
 803
 804 bool
 805 SIInstrInfo::isTriviallyReMaterializable(const MachineInstr *MI,
 806                                          AliasAnalysis *AA) const {
 807   switch(MI->getOpcode()) {
 808   default: return AMDGPUInstrInfo::isTriviallyReMaterializable(MI, AA);
 809   case AMDGPU::S_MOV_B32:
 810   case AMDGPU::S_MOV_B64:
 811   case AMDGPU::V_MOV_B32_e32:
 812     return MI->getOperand(1).isImm();
 813   }
 814 }
 815
 816 static bool offsetsDoNotOverlap(int WidthA, int OffsetA,
 817                                 int WidthB, int OffsetB) {
 818   int LowOffset = OffsetA < OffsetB ? OffsetA : OffsetB;
 819   int HighOffset = OffsetA < OffsetB ? OffsetB : OffsetA;
 820   int LowWidth = (LowOffset == OffsetA) ? WidthA : WidthB;
 821   return LowOffset + LowWidth <= HighOffset;
 822 }
 823
 824 bool SIInstrInfo::checkInstOffsetsDoNotOverlap(MachineInstr *MIa,
 825                                                MachineInstr *MIb) const {
 826   unsigned BaseReg0, Offset0;
 827   unsigned BaseReg1, Offset1;
 828
 829   if (getLdStBaseRegImmOfs(MIa, BaseReg0, Offset0, &RI) &&
 830       getLdStBaseRegImmOfs(MIb, BaseReg1, Offset1, &RI)) {
 831     assert(MIa->hasOneMemOperand() && MIb->hasOneMemOperand() &&
 832            "read2 / write2 not expected here yet");
 833     unsigned Width0 = (*MIa->memoperands_begin())->getSize();
 834     unsigned Width1 = (*MIb->memoperands_begin())->getSize();
 835     if (BaseReg0 == BaseReg1 &&
 836         offsetsDoNotOverlap(Width0, Offset0, Width1, Offset1)) {
 837       return true;
 838     }
 839   }
 840
 841   return false;
 842 }
 843
 844 bool SIInstrInfo::areMemAccessesTriviallyDisjoint(MachineInstr *MIa,
 845                                                   MachineInstr *MIb,
 846                                                   AliasAnalysis *AA) const {
 847   unsigned Opc0 = MIa->getOpcode();
 848   unsigned Opc1 = MIb->getOpcode();
 849
 850   assert(MIa && (MIa->mayLoad() || MIa->mayStore()) &&
 851          "MIa must load from or modify a memory location");
 852   assert(MIb && (MIb->mayLoad() || MIb->mayStore()) &&
 853          "MIb must load from or modify a memory location");
 854
 855   if (MIa->hasUnmodeledSideEffects() || MIb->hasUnmodeledSideEffects())
 856     return false;
 857
 858   // XXX - Can we relax this between address spaces?
 859   if (MIa->hasOrderedMemoryRef() || MIb->hasOrderedMemoryRef())
 860     return false;
 861
 862   // TODO: Should we check the address space from the MachineMemOperand? That
 863   // would allow us to distinguish objects we know don't alias based on the
 864   // underlying addres space, even if it was lowered to a different one,
 865   // e.g. private accesses lowered to use MUBUF instructions on a scratch
 866   // buffer.
 867   if (isDS(Opc0)) {
 868     if (isDS(Opc1))
 869       return checkInstOffsetsDoNotOverlap(MIa, MIb);
 870
 871     return !isFLAT(Opc1);
 872   }
 873
 874   if (isMUBUF(Opc0) || isMTBUF(Opc0)) {
 875     if (isMUBUF(Opc1) || isMTBUF(Opc1))
 876       return checkInstOffsetsDoNotOverlap(MIa, MIb);
 877
 878     return !isFLAT(Opc1) && !isSMRD(Opc1);
 879   }
 880
 881   if (isSMRD(Opc0)) {
 882     if (isSMRD(Opc1))
 883       return checkInstOffsetsDoNotOverlap(MIa, MIb);
 884
 885     return !isFLAT(Opc1) && !isMUBUF(Opc0) && !isMTBUF(Opc0);
 886   }
 887
 888   if (isFLAT(Opc0)) {
 889     if (isFLAT(Opc1))
 890       return checkInstOffsetsDoNotOverlap(MIa, MIb);
 891
 892     return false;
 893   }
 894
 895   return false;
 896 }
 897
 898 bool SIInstrInfo::isInlineConstant(const APInt &Imm) const {
 899   int32_t Val = Imm.getSExtValue();
 900   if (Val >= -16 && Val <= 64)
 901     return true;
 902
 903   // The actual type of the operand does not seem to matter as long
 904   // as the bits match one of the inline immediate values.  For example:
 905   //
 906   // -nan has the hexadecimal encoding of 0xfffffffe which is -2 in decimal,
 907   // so it is a legal inline immediate.
 908   //
 909   // 1065353216 has the hexadecimal encoding 0x3f800000 which is 1.0f in
 910   // floating-point, so it is a legal inline immediate.
 911
 912   return (APInt::floatToBits(0.0f) == Imm) ||
 913          (APInt::floatToBits(1.0f) == Imm) ||
 914          (APInt::floatToBits(-1.0f) == Imm) ||
 915          (APInt::floatToBits(0.5f) == Imm) ||
 916          (APInt::floatToBits(-0.5f) == Imm) ||
 917          (APInt::floatToBits(2.0f) == Imm) ||
 918          (APInt::floatToBits(-2.0f) == Imm) ||
 919          (APInt::floatToBits(4.0f) == Imm) ||
 920          (APInt::floatToBits(-4.0f) == Imm);
 921 }
 922
 923 bool SIInstrInfo::isInlineConstant(const MachineOperand &MO) const {
 924   if (MO.isImm())
 925     return isInlineConstant(APInt(32, MO.getImm(), true));
 926
 927   if (MO.isFPImm()) {
 928     APFloat FpImm = MO.getFPImm()->getValueAPF();
 929     return isInlineConstant(FpImm.bitcastToAPInt());
 930   }
 931
 932   return false;
 933 }
 934
 935 bool SIInstrInfo::isLiteralConstant(const MachineOperand &MO) const {
 936   return (MO.isImm() || MO.isFPImm()) && !isInlineConstant(MO);
 937 }
 938
 939 static bool compareMachineOp(const MachineOperand &Op0,
 940                              const MachineOperand &Op1) {
 941   if (Op0.getType() != Op1.getType())
 942     return false;
 943
 944   switch (Op0.getType()) {
 945   case MachineOperand::MO_Register:
 946     return Op0.getReg() == Op1.getReg();
 947   case MachineOperand::MO_Immediate:
 948     return Op0.getImm() == Op1.getImm();
 949   case MachineOperand::MO_FPImmediate:
 950     return Op0.getFPImm() == Op1.getFPImm();
 951   default:
 952     llvm_unreachable("Didn't expect to be comparing these operand types");
 953   }
 954 }
 955
 956 bool SIInstrInfo::isImmOperandLegal(const MachineInstr *MI, unsigned OpNo,
 957                                  const MachineOperand &MO) const {
 958   const MCOperandInfo &OpInfo = get(MI->getOpcode()).OpInfo[OpNo];
 959
 960   assert(MO.isImm() || MO.isFPImm() || MO.isTargetIndex() || MO.isFI());
 961
 962   if (OpInfo.OperandType == MCOI::OPERAND_IMMEDIATE)
 963     return true;
 964
 965   if (OpInfo.RegClass < 0)
 966     return false;
 967
 968   if (isLiteralConstant(MO))
 969     return RI.regClassCanUseLiteralConstant(OpInfo.RegClass);
 970
 971   return RI.regClassCanUseInlineConstant(OpInfo.RegClass);
 972 }
 973
 974 bool SIInstrInfo::canFoldOffset(unsigned OffsetSize, unsigned AS) const {
 975   switch (AS) {
 976   case AMDGPUAS::GLOBAL_ADDRESS: {
 977     // MUBUF instructions a 12-bit offset in bytes.
 978     return isUInt<12>(OffsetSize);
 979   }
 980   case AMDGPUAS::CONSTANT_ADDRESS: {
 981     // SMRD instructions have an 8-bit offset in dwords on SI and
 982     // a 20-bit offset in bytes on VI.
 983     if (RI.ST.getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS)
 984       return isUInt<20>(OffsetSize);
 985     else
 986       return (OffsetSize % 4 == 0) && isUInt<8>(OffsetSize / 4);
 987   }
 988   case AMDGPUAS::LOCAL_ADDRESS:
 989   case AMDGPUAS::REGION_ADDRESS: {
 990     // The single offset versions have a 16-bit offset in bytes.
 991     return isUInt<16>(OffsetSize);
 992   }
 993   case AMDGPUAS::PRIVATE_ADDRESS:
 994     // Indirect register addressing does not use any offsets.
 995   default:
 996     return 0;
 997   }
 998 }
 999
1000 bool SIInstrInfo::hasVALU32BitEncoding(unsigned Opcode) const {
1001   return AMDGPU::getVOPe32(Opcode) != -1;
1002 }
1003
1004 bool SIInstrInfo::hasModifiers(unsigned Opcode) const {
1005   // The src0_modifier operand is present on all instructions
1006   // that have modifiers.
1007
1008   return AMDGPU::getNamedOperandIdx(Opcode,
1009                                     AMDGPU::OpName::src0_modifiers) != -1;
1010 }
1011
1012 bool SIInstrInfo::hasModifiersSet(const MachineInstr &MI,
1013                                   unsigned OpName) const {
1014   const MachineOperand *Mods = getNamedOperand(MI, OpName);
1015   return Mods && Mods->getImm();
1016 }
1017
1018 bool SIInstrInfo::usesConstantBus(const MachineRegisterInfo &MRI,
1019                                   const MachineOperand &MO) const {
1020   // Literal constants use the constant bus.
1021   if (isLiteralConstant(MO))
1022     return true;
1023
1024   if (!MO.isReg() || !MO.isUse())
1025     return false;
1026
1027   if (TargetRegisterInfo::isVirtualRegister(MO.getReg()))
1028     return RI.isSGPRClass(MRI.getRegClass(MO.getReg()));
1029
1030   // FLAT_SCR is just an SGPR pair.
1031   if (!MO.isImplicit() && (MO.getReg() == AMDGPU::FLAT_SCR))
1032     return true;
1033
1034   // EXEC register uses the constant bus.
1035   if (!MO.isImplicit() && MO.getReg() == AMDGPU::EXEC)
1036     return true;
1037
1038   // SGPRs use the constant bus
1039   if (MO.getReg() == AMDGPU::M0 || MO.getReg() == AMDGPU::VCC ||
1040       (!MO.isImplicit() &&
1041       (AMDGPU::SGPR_32RegClass.contains(MO.getReg()) ||
1042        AMDGPU::SGPR_64RegClass.contains(MO.getReg())))) {
1043     return true;
1044   }
1045
1046   return false;
1047 }
1048
1049 bool SIInstrInfo::verifyInstruction(const MachineInstr *MI,
1050                                     StringRef &ErrInfo) const {
1051   uint16_t Opcode = MI->getOpcode();
1052   const MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1053   int Src0Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src0);
1054   int Src1Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src1);
1055   int Src2Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src2);
1056
1057   // Make sure the number of operands is correct.
1058   const MCInstrDesc &Desc = get(Opcode);
1059   if (!Desc.isVariadic() &&
1060       Desc.getNumOperands() != MI->getNumExplicitOperands()) {
1061      ErrInfo = "Instruction has wrong number of operands.";
1062      return false;
1063   }
1064
1065   // Make sure the register classes are correct
1066   for (int i = 0, e = Desc.getNumOperands(); i != e; ++i) {
1067     switch (Desc.OpInfo[i].OperandType) {
1068     case MCOI::OPERAND_REGISTER: {
1069       if ((MI->getOperand(i).isImm() || MI->getOperand(i).isFPImm()) &&
1070           !isImmOperandLegal(MI, i, MI->getOperand(i))) {
1071           ErrInfo = "Illegal immediate value for operand.";
1072           return false;
1073         }
1074       }
1075       break;
1076     case MCOI::OPERAND_IMMEDIATE:
1077       // Check if this operand is an immediate.
1078       // FrameIndex operands will be replaced by immediates, so they are
1079       // allowed.
1080       if (!MI->getOperand(i).isImm() && !MI->getOperand(i).isFPImm() &&
1081           !MI->getOperand(i).isFI()) {
1082         ErrInfo = "Expected immediate, but got non-immediate";
1083         return false;
1084       }
1085       // Fall-through
1086     default:
1087       continue;
1088     }
1089
1090     if (!MI->getOperand(i).isReg())
1091       continue;
1092
1093     int RegClass = Desc.OpInfo[i].RegClass;
1094     if (RegClass != -1) {
1095       unsigned Reg = MI->getOperand(i).getReg();
1096       if (TargetRegisterInfo::isVirtualRegister(Reg))
1097         continue;
1098
1099       const TargetRegisterClass *RC = RI.getRegClass(RegClass);
1100       if (!RC->contains(Reg)) {
1101         ErrInfo = "Operand has incorrect register class.";
1102         return false;
1103       }
1104     }
1105   }
1106
1107
1108   // Verify VOP*
1109   if (isVOP1(Opcode) || isVOP2(Opcode) || isVOP3(Opcode) || isVOPC(Opcode)) {
1110     // Only look at the true operands. Only a real operand can use the constant
1111     // bus, and we don't want to check pseudo-operands like the source modifier
1112     // flags.
1113     const int OpIndices[] = { Src0Idx, Src1Idx, Src2Idx };
1114
1115     unsigned ConstantBusCount = 0;
1116     unsigned SGPRUsed = AMDGPU::NoRegister;
1117     for (int OpIdx : OpIndices) {
1118       if (OpIdx == -1)
1119         break;
1120
1121       const MachineOperand &MO = MI->getOperand(OpIdx);
1122       if (usesConstantBus(MRI, MO)) {
1123         if (MO.isReg()) {
1124           if (MO.getReg() != SGPRUsed)
1125             ++ConstantBusCount;
1126           SGPRUsed = MO.getReg();
1127         } else {
1128           ++ConstantBusCount;
1129         }
1130       }
1131     }
1132     if (ConstantBusCount > 1) {
1133       ErrInfo = "VOP* instruction uses the constant bus more than once";
1134       return false;
1135     }
1136   }
1137
1138   // Verify SRC1 for VOP2 and VOPC
1139   if (Src1Idx != -1 && (isVOP2(Opcode) || isVOPC(Opcode))) {
1140     const MachineOperand &Src1 = MI->getOperand(Src1Idx);
1141     if (Src1.isImm() || Src1.isFPImm()) {
1142       ErrInfo = "VOP[2C] src1 cannot be an immediate.";
1143       return false;
1144     }
1145   }
1146
1147   // Verify VOP3
1148   if (isVOP3(Opcode)) {
1149     if (Src0Idx != -1 && isLiteralConstant(MI->getOperand(Src0Idx))) {
1150       ErrInfo = "VOP3 src0 cannot be a literal constant.";
1151       return false;
1152     }
1153     if (Src1Idx != -1 && isLiteralConstant(MI->getOperand(Src1Idx))) {
1154       ErrInfo = "VOP3 src1 cannot be a literal constant.";
1155       return false;
1156     }
1157     if (Src2Idx != -1 && isLiteralConstant(MI->getOperand(Src2Idx))) {
1158       ErrInfo = "VOP3 src2 cannot be a literal constant.";
1159       return false;
1160     }
1161   }
1162
1163   // Verify misc. restrictions on specific instructions.
1164   if (Desc.getOpcode() == AMDGPU::V_DIV_SCALE_F32 ||
1165       Desc.getOpcode() == AMDGPU::V_DIV_SCALE_F64) {
1166     const MachineOperand &Src0 = MI->getOperand(Src0Idx);
1167     const MachineOperand &Src1 = MI->getOperand(Src1Idx);
1168     const MachineOperand &Src2 = MI->getOperand(Src2Idx);
1169     if (Src0.isReg() && Src1.isReg() && Src2.isReg()) {
1170       if (!compareMachineOp(Src0, Src1) &&
1171           !compareMachineOp(Src0, Src2)) {
1172         ErrInfo = "v_div_scale_{f32|f64} require src0 = src1 or src2";
1173         return false;
1174       }
1175     }
1176   }
1177
1178   return true;
1179 }
1180
1181 unsigned SIInstrInfo::getVALUOp(const MachineInstr &MI) {
1182   switch (MI.getOpcode()) {
1183   default: return AMDGPU::INSTRUCTION_LIST_END;
1184   case AMDGPU::REG_SEQUENCE: return AMDGPU::REG_SEQUENCE;
1185   case AMDGPU::COPY: return AMDGPU::COPY;
1186   case AMDGPU::PHI: return AMDGPU::PHI;
1187   case AMDGPU::INSERT_SUBREG: return AMDGPU::INSERT_SUBREG;
1188   case AMDGPU::S_MOV_B32:
1189     return MI.getOperand(1).isReg() ?
1190            AMDGPU::COPY : AMDGPU::V_MOV_B32_e32;
1191   case AMDGPU::S_ADD_I32:
1192   case AMDGPU::S_ADD_U32: return AMDGPU::V_ADD_I32_e32;
1193   case AMDGPU::S_ADDC_U32: return AMDGPU::V_ADDC_U32_e32;
1194   case AMDGPU::S_SUB_I32:
1195   case AMDGPU::S_SUB_U32: return AMDGPU::V_SUB_I32_e32;
1196   case AMDGPU::S_SUBB_U32: return AMDGPU::V_SUBB_U32_e32;
1197   case AMDGPU::S_MUL_I32: return AMDGPU::V_MUL_LO_I32;
1198   case AMDGPU::S_AND_B32: return AMDGPU::V_AND_B32_e32;
1199   case AMDGPU::S_OR_B32: return AMDGPU::V_OR_B32_e32;
1200   case AMDGPU::S_XOR_B32: return AMDGPU::V_XOR_B32_e32;
1201   case AMDGPU::S_MIN_I32: return AMDGPU::V_MIN_I32_e32;
1202   case AMDGPU::S_MIN_U32: return AMDGPU::V_MIN_U32_e32;
1203   case AMDGPU::S_MAX_I32: return AMDGPU::V_MAX_I32_e32;
1204   case AMDGPU::S_MAX_U32: return AMDGPU::V_MAX_U32_e32;
1205   case AMDGPU::S_ASHR_I32: return AMDGPU::V_ASHR_I32_e32;
1206   case AMDGPU::S_ASHR_I64: return AMDGPU::V_ASHR_I64;
1207   case AMDGPU::S_LSHL_B32: return AMDGPU::V_LSHL_B32_e32;
1208   case AMDGPU::S_LSHL_B64: return AMDGPU::V_LSHL_B64;
1209   case AMDGPU::S_LSHR_B32: return AMDGPU::V_LSHR_B32_e32;
1210   case AMDGPU::S_LSHR_B64: return AMDGPU::V_LSHR_B64;
1211   case AMDGPU::S_SEXT_I32_I8: return AMDGPU::V_BFE_I32;
1212   case AMDGPU::S_SEXT_I32_I16: return AMDGPU::V_BFE_I32;
1213   case AMDGPU::S_BFE_U32: return AMDGPU::V_BFE_U32;
1214   case AMDGPU::S_BFE_I32: return AMDGPU::V_BFE_I32;
1215   case AMDGPU::S_BREV_B32: return AMDGPU::V_BFREV_B32_e32;
1216   case AMDGPU::S_NOT_B32: return AMDGPU::V_NOT_B32_e32;
1217   case AMDGPU::S_NOT_B64: return AMDGPU::V_NOT_B32_e32;
1218   case AMDGPU::S_CMP_EQ_I32: return AMDGPU::V_CMP_EQ_I32_e32;
1219   case AMDGPU::S_CMP_LG_I32: return AMDGPU::V_CMP_NE_I32_e32;
1220   case AMDGPU::S_CMP_GT_I32: return AMDGPU::V_CMP_GT_I32_e32;
1221   case AMDGPU::S_CMP_GE_I32: return AMDGPU::V_CMP_GE_I32_e32;
1222   case AMDGPU::S_CMP_LT_I32: return AMDGPU::V_CMP_LT_I32_e32;
1223   case AMDGPU::S_CMP_LE_I32: return AMDGPU::V_CMP_LE_I32_e32;
1224   case AMDGPU::S_LOAD_DWORD_IMM:
1225   case AMDGPU::S_LOAD_DWORD_SGPR: return AMDGPU::BUFFER_LOAD_DWORD_ADDR64;
1226   case AMDGPU::S_LOAD_DWORDX2_IMM:
1227   case AMDGPU::S_LOAD_DWORDX2_SGPR: return AMDGPU::BUFFER_LOAD_DWORDX2_ADDR64;
1228   case AMDGPU::S_LOAD_DWORDX4_IMM:
1229   case AMDGPU::S_LOAD_DWORDX4_SGPR: return AMDGPU::BUFFER_LOAD_DWORDX4_ADDR64;
1230   case AMDGPU::S_BCNT1_I32_B32: return AMDGPU::V_BCNT_U32_B32_e32;
1231   case AMDGPU::S_FF1_I32_B32: return AMDGPU::V_FFBL_B32_e32;
1232   case AMDGPU::S_FLBIT_I32_B32: return AMDGPU::V_FFBH_U32_e32;
1233   }
1234 }
1235
1236 bool SIInstrInfo::isSALUOpSupportedOnVALU(const MachineInstr &MI) const {
1237   return getVALUOp(MI) != AMDGPU::INSTRUCTION_LIST_END;
1238 }
1239
1240 const TargetRegisterClass *SIInstrInfo::getOpRegClass(const MachineInstr &MI,
1241                                                       unsigned OpNo) const {
1242   const MachineRegisterInfo &MRI = MI.getParent()->getParent()->getRegInfo();
1243   const MCInstrDesc &Desc = get(MI.getOpcode());
1244   if (MI.isVariadic() || OpNo >= Desc.getNumOperands() ||
1245       Desc.OpInfo[OpNo].RegClass == -1) {
1246     unsigned Reg = MI.getOperand(OpNo).getReg();
1247
1248     if (TargetRegisterInfo::isVirtualRegister(Reg))
1249       return MRI.getRegClass(Reg);
1250     return RI.getRegClass(Reg);
1251   }
1252
1253   unsigned RCID = Desc.OpInfo[OpNo].RegClass;
1254   return RI.getRegClass(RCID);
1255 }
1256
1257 bool SIInstrInfo::canReadVGPR(const MachineInstr &MI, unsigned OpNo) const {
1258   switch (MI.getOpcode()) {
1259   case AMDGPU::COPY:
1260   case AMDGPU::REG_SEQUENCE:
1261   case AMDGPU::PHI:
1262   case AMDGPU::INSERT_SUBREG:
1263     return RI.hasVGPRs(getOpRegClass(MI, 0));
1264   default:
1265     return RI.hasVGPRs(getOpRegClass(MI, OpNo));
1266   }
1267 }
1268
1269 void SIInstrInfo::legalizeOpWithMove(MachineInstr *MI, unsigned OpIdx) const {
1270   MachineBasicBlock::iterator I = MI;
1271   MachineBasicBlock *MBB = MI->getParent();
1272   MachineOperand &MO = MI->getOperand(OpIdx);
1273   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
1274   unsigned RCID = get(MI->getOpcode()).OpInfo[OpIdx].RegClass;
1275   const TargetRegisterClass *RC = RI.getRegClass(RCID);
1276   unsigned Opcode = AMDGPU::V_MOV_B32_e32;
1277   if (MO.isReg())
1278     Opcode = AMDGPU::COPY;
1279   else if (RI.isSGPRClass(RC))
1280     Opcode = AMDGPU::S_MOV_B32;
1281
1282
1283   const TargetRegisterClass *VRC = RI.getEquivalentVGPRClass(RC);
1284   if (RI.getCommonSubClass(&AMDGPU::VReg_64RegClass, VRC))
1285     VRC = &AMDGPU::VReg_64RegClass;
1286   else
1287     VRC = &AMDGPU::VReg_32RegClass;
1288
1289   unsigned Reg = MRI.createVirtualRegister(VRC);
1290   DebugLoc DL = MBB->findDebugLoc(I);
1291   BuildMI(*MI->getParent(), I, DL, get(Opcode), Reg)
1292     .addOperand(MO);
1293   MO.ChangeToRegister(Reg, false);
1294 }
1295
1296 unsigned SIInstrInfo::buildExtractSubReg(MachineBasicBlock::iterator MI,
1297                                          MachineRegisterInfo &MRI,
1298                                          MachineOperand &SuperReg,
1299                                          const TargetRegisterClass *SuperRC,
1300                                          unsigned SubIdx,
1301                                          const TargetRegisterClass *SubRC)
1302                                          const {
1303   assert(SuperReg.isReg());
1304
1305   unsigned NewSuperReg = MRI.createVirtualRegister(SuperRC);
1306   unsigned SubReg = MRI.createVirtualRegister(SubRC);
1307
1308   // Just in case the super register is itself a sub-register, copy it to a new
1309   // value so we don't need to worry about merging its subreg index with the
1310   // SubIdx passed to this function. The register coalescer should be able to
1311   // eliminate this extra copy.
1312   MachineBasicBlock *MBB = MI->getParent();
1313   DebugLoc DL = MI->getDebugLoc();
1314
1315   BuildMI(*MBB, MI, DL, get(TargetOpcode::COPY), NewSuperReg)
1316     .addReg(SuperReg.getReg(), 0, SuperReg.getSubReg());
1317
1318   BuildMI(*MBB, MI, DL, get(TargetOpcode::COPY), SubReg)
1319     .addReg(NewSuperReg, 0, SubIdx);
1320
1321   return SubReg;
1322 }
1323
1324 MachineOperand SIInstrInfo::buildExtractSubRegOrImm(
1325   MachineBasicBlock::iterator MII,
1326   MachineRegisterInfo &MRI,
1327   MachineOperand &Op,
1328   const TargetRegisterClass *SuperRC,
1329   unsigned SubIdx,
1330   const TargetRegisterClass *SubRC) const {
1331   if (Op.isImm()) {
1332     // XXX - Is there a better way to do this?
1333     if (SubIdx == AMDGPU::sub0)
1334       return MachineOperand::CreateImm(Op.getImm() & 0xFFFFFFFF);
1335     if (SubIdx == AMDGPU::sub1)
1336       return MachineOperand::CreateImm(Op.getImm() >> 32);
1337
1338     llvm_unreachable("Unhandled register index for immediate");
1339   }
1340
1341   unsigned SubReg = buildExtractSubReg(MII, MRI, Op, SuperRC,
1342                                        SubIdx, SubRC);
1343   return MachineOperand::CreateReg(SubReg, false);
1344 }
1345
1346 unsigned SIInstrInfo::split64BitImm(SmallVectorImpl<MachineInstr *> &Worklist,
1347                                     MachineBasicBlock::iterator MI,
1348                                     MachineRegisterInfo &MRI,
1349                                     const TargetRegisterClass *RC,
1350                                     const MachineOperand &Op) const {
1351   MachineBasicBlock *MBB = MI->getParent();
1352   DebugLoc DL = MI->getDebugLoc();
1353   unsigned LoDst = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1354   unsigned HiDst = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1355   unsigned Dst = MRI.createVirtualRegister(RC);
1356
1357   MachineInstr *Lo = BuildMI(*MBB, MI, DL, get(AMDGPU::S_MOV_B32),
1358                              LoDst)
1359     .addImm(Op.getImm() & 0xFFFFFFFF);
1360   MachineInstr *Hi = BuildMI(*MBB, MI, DL, get(AMDGPU::S_MOV_B32),
1361                              HiDst)
1362     .addImm(Op.getImm() >> 32);
1363
1364   BuildMI(*MBB, MI, DL, get(TargetOpcode::REG_SEQUENCE), Dst)
1365     .addReg(LoDst)
1366     .addImm(AMDGPU::sub0)
1367     .addReg(HiDst)
1368     .addImm(AMDGPU::sub1);
1369
1370   Worklist.push_back(Lo);
1371   Worklist.push_back(Hi);
1372
1373   return Dst;
1374 }
1375
1376 // Change the order of operands from (0, 1, 2) to (0, 2, 1)
1377 void SIInstrInfo::swapOperands(MachineBasicBlock::iterator Inst) const {
1378   assert(Inst->getNumExplicitOperands() == 3);
1379   MachineOperand Op1 = Inst->getOperand(1);
1380   Inst->RemoveOperand(1);
1381   Inst->addOperand(Op1);
1382 }
1383
1384 bool SIInstrInfo::isOperandLegal(const MachineInstr *MI, unsigned OpIdx,
1385                                  const MachineOperand *MO) const {
1386   const MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1387   const MCInstrDesc &InstDesc = get(MI->getOpcode());
1388   const MCOperandInfo &OpInfo = InstDesc.OpInfo[OpIdx];
1389   const TargetRegisterClass *DefinedRC =
1390       OpInfo.RegClass != -1 ? RI.getRegClass(OpInfo.RegClass) : nullptr;
1391   if (!MO)
1392     MO = &MI->getOperand(OpIdx);
1393
1394   if (usesConstantBus(MRI, *MO)) {
1395     unsigned SGPRUsed =
1396         MO->isReg() ? MO->getReg() : (unsigned)AMDGPU::NoRegister;
1397     for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1398       if (i == OpIdx)
1399         continue;
1400       if (usesConstantBus(MRI, MI->getOperand(i)) &&
1401           MI->getOperand(i).isReg() && MI->getOperand(i).getReg() != SGPRUsed) {
1402         return false;
1403       }
1404     }
1405   }
1406
1407   if (MO->isReg()) {
1408     assert(DefinedRC);
1409     const TargetRegisterClass *RC = MRI.getRegClass(MO->getReg());
1410
1411     // In order to be legal, the common sub-class must be equal to the
1412     // class of the current operand.  For example:
1413     //
1414     // v_mov_b32 s0 ; Operand defined as vsrc_32
1415     //              ; RI.getCommonSubClass(s0,vsrc_32) = sgpr ; LEGAL
1416     //
1417     // s_sendmsg 0, s0 ; Operand defined as m0reg
1418     //                 ; RI.getCommonSubClass(s0,m0reg) = m0reg ; NOT LEGAL
1419     return RI.getCommonSubClass(RC, RI.getRegClass(OpInfo.RegClass)) == RC;
1420   }
1421
1422
1423   // Handle non-register types that are treated like immediates.
1424   assert(MO->isImm() || MO->isFPImm() || MO->isTargetIndex() || MO->isFI());
1425
1426   if (!DefinedRC) {
1427     // This operand expects an immediate.
1428     return true;
1429   }
1430
1431   return isImmOperandLegal(MI, OpIdx, *MO);
1432 }
1433
1434 void SIInstrInfo::legalizeOperands(MachineInstr *MI) const {
1435   MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1436
1437   int Src0Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
1438                                            AMDGPU::OpName::src0);
1439   int Src1Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
1440                                            AMDGPU::OpName::src1);
1441   int Src2Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
1442                                            AMDGPU::OpName::src2);
1443
1444   // Legalize VOP2
1445   if (isVOP2(MI->getOpcode()) && Src1Idx != -1) {
1446     // Legalize src0
1447     if (!isOperandLegal(MI, Src0Idx))
1448       legalizeOpWithMove(MI, Src0Idx);
1449
1450     // Legalize src1
1451     if (isOperandLegal(MI, Src1Idx))
1452       return;
1453
1454     // Usually src0 of VOP2 instructions allow more types of inputs
1455     // than src1, so try to commute the instruction to decrease our
1456     // chances of having to insert a MOV instruction to legalize src1.
1457     if (MI->isCommutable()) {
1458       if (commuteInstruction(MI))
1459         // If we are successful in commuting, then we know MI is legal, so
1460         // we are done.
1461         return;
1462     }
1463
1464     legalizeOpWithMove(MI, Src1Idx);
1465     return;
1466   }
1467
1468   // XXX - Do any VOP3 instructions read VCC?
1469   // Legalize VOP3
1470   if (isVOP3(MI->getOpcode())) {
1471     int VOP3Idx[3] = { Src0Idx, Src1Idx, Src2Idx };
1472
1473     // Find the one SGPR operand we are allowed to use.
1474     unsigned SGPRReg = findUsedSGPR(MI, VOP3Idx);
1475
1476     for (unsigned i = 0; i < 3; ++i) {
1477       int Idx = VOP3Idx[i];
1478       if (Idx == -1)
1479         break;
1480       MachineOperand &MO = MI->getOperand(Idx);
1481
1482       if (MO.isReg()) {
1483         if (!RI.isSGPRClass(MRI.getRegClass(MO.getReg())))
1484           continue; // VGPRs are legal
1485
1486         assert(MO.getReg() != AMDGPU::SCC && "SCC operand to VOP3 instruction");
1487
1488         if (SGPRReg == AMDGPU::NoRegister || SGPRReg == MO.getReg()) {
1489           SGPRReg = MO.getReg();
1490           // We can use one SGPR in each VOP3 instruction.
1491           continue;
1492         }
1493       } else if (!isLiteralConstant(MO)) {
1494         // If it is not a register and not a literal constant, then it must be
1495         // an inline constant which is always legal.
1496         continue;
1497       }
1498       // If we make it this far, then the operand is not legal and we must
1499       // legalize it.
1500       legalizeOpWithMove(MI, Idx);
1501     }
1502   }
1503
1504   // Legalize REG_SEQUENCE and PHI
1505   // The register class of the operands much be the same type as the register
1506   // class of the output.
1507   if (MI->getOpcode() == AMDGPU::REG_SEQUENCE ||
1508       MI->getOpcode() == AMDGPU::PHI) {
1509     const TargetRegisterClass *RC = nullptr, *SRC = nullptr, *VRC = nullptr;
1510     for (unsigned i = 1, e = MI->getNumOperands(); i != e; i+=2) {
1511       if (!MI->getOperand(i).isReg() ||
1512           !TargetRegisterInfo::isVirtualRegister(MI->getOperand(i).getReg()))
1513         continue;
1514       const TargetRegisterClass *OpRC =
1515               MRI.getRegClass(MI->getOperand(i).getReg());
1516       if (RI.hasVGPRs(OpRC)) {
1517         VRC = OpRC;
1518       } else {
1519         SRC = OpRC;
1520       }
1521     }
1522
1523     // If any of the operands are VGPR registers, then they all most be
1524     // otherwise we will create illegal VGPR->SGPR copies when legalizing
1525     // them.
1526     if (VRC || !RI.isSGPRClass(getOpRegClass(*MI, 0))) {
1527       if (!VRC) {
1528         assert(SRC);
1529         VRC = RI.getEquivalentVGPRClass(SRC);
1530       }
1531       RC = VRC;
1532     } else {
1533       RC = SRC;
1534     }
1535
1536     // Update all the operands so they have the same type.
1537     for (unsigned i = 1, e = MI->getNumOperands(); i != e; i+=2) {
1538       if (!MI->getOperand(i).isReg() ||
1539           !TargetRegisterInfo::isVirtualRegister(MI->getOperand(i).getReg()))
1540         continue;
1541       unsigned DstReg = MRI.createVirtualRegister(RC);
1542       MachineBasicBlock *InsertBB;
1543       MachineBasicBlock::iterator Insert;
1544       if (MI->getOpcode() == AMDGPU::REG_SEQUENCE) {
1545         InsertBB = MI->getParent();
1546         Insert = MI;
1547       } else {
1548         // MI is a PHI instruction.
1549         InsertBB = MI->getOperand(i + 1).getMBB();
1550         Insert = InsertBB->getFirstTerminator();
1551       }
1552       BuildMI(*InsertBB, Insert, MI->getDebugLoc(),
1553               get(AMDGPU::COPY), DstReg)
1554               .addOperand(MI->getOperand(i));
1555       MI->getOperand(i).setReg(DstReg);
1556     }
1557   }
1558
1559   // Legalize INSERT_SUBREG
1560   // src0 must have the same register class as dst
1561   if (MI->getOpcode() == AMDGPU::INSERT_SUBREG) {
1562     unsigned Dst = MI->getOperand(0).getReg();
1563     unsigned Src0 = MI->getOperand(1).getReg();
1564     const TargetRegisterClass *DstRC = MRI.getRegClass(Dst);
1565     const TargetRegisterClass *Src0RC = MRI.getRegClass(Src0);
1566     if (DstRC != Src0RC) {
1567       MachineBasicBlock &MBB = *MI->getParent();
1568       unsigned NewSrc0 = MRI.createVirtualRegister(DstRC);
1569       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::COPY), NewSrc0)
1570               .addReg(Src0);
1571       MI->getOperand(1).setReg(NewSrc0);
1572     }
1573     return;
1574   }
1575
1576   // Legalize MUBUF* instructions
1577   // FIXME: If we start using the non-addr64 instructions for compute, we
1578   // may need to legalize them here.
1579   int SRsrcIdx =
1580       AMDGPU::getNamedOperandIdx(MI->getOpcode(), AMDGPU::OpName::srsrc);
1581   if (SRsrcIdx != -1) {
1582     // We have an MUBUF instruction
1583     MachineOperand *SRsrc = &MI->getOperand(SRsrcIdx);
1584     unsigned SRsrcRC = get(MI->getOpcode()).OpInfo[SRsrcIdx].RegClass;
1585     if (RI.getCommonSubClass(MRI.getRegClass(SRsrc->getReg()),
1586                                              RI.getRegClass(SRsrcRC))) {
1587       // The operands are legal.
1588       // FIXME: We may need to legalize operands besided srsrc.
1589       return;
1590     }
1591
1592     MachineBasicBlock &MBB = *MI->getParent();
1593     // Extract the the ptr from the resource descriptor.
1594
1595     // SRsrcPtrLo = srsrc:sub0
1596     unsigned SRsrcPtrLo = buildExtractSubReg(MI, MRI, *SRsrc,
1597         &AMDGPU::VReg_128RegClass, AMDGPU::sub0, &AMDGPU::VReg_32RegClass);
1598
1599     // SRsrcPtrHi = srsrc:sub1
1600     unsigned SRsrcPtrHi = buildExtractSubReg(MI, MRI, *SRsrc,
1601         &AMDGPU::VReg_128RegClass, AMDGPU::sub1, &AMDGPU::VReg_32RegClass);
1602
1603     // Create an empty resource descriptor
1604     unsigned Zero64 = MRI.createVirtualRegister(&AMDGPU::SReg_64RegClass);
1605     unsigned SRsrcFormatLo = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1606     unsigned SRsrcFormatHi = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1607     unsigned NewSRsrc = MRI.createVirtualRegister(&AMDGPU::SReg_128RegClass);
1608     uint64_t RsrcDataFormat = getDefaultRsrcDataFormat();
1609
1610     // Zero64 = 0
1611     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B64),
1612             Zero64)
1613             .addImm(0);
1614
1615     // SRsrcFormatLo = RSRC_DATA_FORMAT{31-0}
1616     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1617             SRsrcFormatLo)
1618             .addImm(RsrcDataFormat & 0xFFFFFFFF);
1619
1620     // SRsrcFormatHi = RSRC_DATA_FORMAT{63-32}
1621     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1622             SRsrcFormatHi)
1623             .addImm(RsrcDataFormat >> 32);
1624
1625     // NewSRsrc = {Zero64, SRsrcFormat}
1626     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE),
1627             NewSRsrc)
1628             .addReg(Zero64)
1629             .addImm(AMDGPU::sub0_sub1)
1630             .addReg(SRsrcFormatLo)
1631             .addImm(AMDGPU::sub2)
1632             .addReg(SRsrcFormatHi)
1633             .addImm(AMDGPU::sub3);
1634
1635     MachineOperand *VAddr = getNamedOperand(*MI, AMDGPU::OpName::vaddr);
1636     unsigned NewVAddr = MRI.createVirtualRegister(&AMDGPU::VReg_64RegClass);
1637     unsigned NewVAddrLo;
1638     unsigned NewVAddrHi;
1639     if (VAddr) {
1640       // This is already an ADDR64 instruction so we need to add the pointer
1641       // extracted from the resource descriptor to the current value of VAddr.
1642       NewVAddrLo = MRI.createVirtualRegister(&AMDGPU::VReg_32RegClass);
1643       NewVAddrHi = MRI.createVirtualRegister(&AMDGPU::VReg_32RegClass);
1644
1645       // NewVaddrLo = SRsrcPtrLo + VAddr:sub0
1646       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::V_ADD_I32_e32),
1647               NewVAddrLo)
1648               .addReg(SRsrcPtrLo)
1649               .addReg(VAddr->getReg(), 0, AMDGPU::sub0)
1650               .addReg(AMDGPU::VCC, RegState::ImplicitDefine);
1651
1652       // NewVaddrHi = SRsrcPtrHi + VAddr:sub1
1653       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::V_ADDC_U32_e32),
1654               NewVAddrHi)
1655               .addReg(SRsrcPtrHi)
1656               .addReg(VAddr->getReg(), 0, AMDGPU::sub1)
1657               .addReg(AMDGPU::VCC, RegState::ImplicitDefine)
1658               .addReg(AMDGPU::VCC, RegState::Implicit);
1659
1660     } else {
1661       // This instructions is the _OFFSET variant, so we need to convert it to
1662       // ADDR64.
1663       MachineOperand *VData = getNamedOperand(*MI, AMDGPU::OpName::vdata);
1664       MachineOperand *Offset = getNamedOperand(*MI, AMDGPU::OpName::offset);
1665       MachineOperand *SOffset = getNamedOperand(*MI, AMDGPU::OpName::soffset);
1666       assert(SOffset->isImm() && SOffset->getImm() == 0 && "Legalizing MUBUF "
1667              "with non-zero soffset is not implemented");
1668       (void)SOffset;
1669
1670       // Create the new instruction.
1671       unsigned Addr64Opcode = AMDGPU::getAddr64Inst(MI->getOpcode());
1672       MachineInstr *Addr64 =
1673           BuildMI(MBB, MI, MI->getDebugLoc(), get(Addr64Opcode))
1674                   .addOperand(*VData)
1675                   .addOperand(*SRsrc)
1676                   .addReg(AMDGPU::NoRegister) // Dummy value for vaddr.
1677                                               // This will be replaced later
1678                                               // with the new value of vaddr.
1679                   .addOperand(*Offset);
1680
1681       MI->removeFromParent();
1682       MI = Addr64;
1683
1684       NewVAddrLo = SRsrcPtrLo;
1685       NewVAddrHi = SRsrcPtrHi;
1686       VAddr = getNamedOperand(*MI, AMDGPU::OpName::vaddr);
1687       SRsrc = getNamedOperand(*MI, AMDGPU::OpName::srsrc);
1688     }
1689
1690     // NewVaddr = {NewVaddrHi, NewVaddrLo}
1691     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE),
1692             NewVAddr)
1693             .addReg(NewVAddrLo)
1694             .addImm(AMDGPU::sub0)
1695             .addReg(NewVAddrHi)
1696             .addImm(AMDGPU::sub1);
1697
1698
1699     // Update the instruction to use NewVaddr
1700     VAddr->setReg(NewVAddr);
1701     // Update the instruction to use NewSRsrc
1702     SRsrc->setReg(NewSRsrc);
1703   }
1704 }
1705
1706 void SIInstrInfo::splitSMRD(MachineInstr *MI,
1707                             const TargetRegisterClass *HalfRC,
1708                             unsigned HalfImmOp, unsigned HalfSGPROp,
1709                             MachineInstr *&Lo, MachineInstr *&Hi) const {
1710
1711   DebugLoc DL = MI->getDebugLoc();
1712   MachineBasicBlock *MBB = MI->getParent();
1713   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
1714   unsigned RegLo = MRI.createVirtualRegister(HalfRC);
1715   unsigned RegHi = MRI.createVirtualRegister(HalfRC);
1716   unsigned HalfSize = HalfRC->getSize();
1717   const MachineOperand *OffOp =
1718       getNamedOperand(*MI, AMDGPU::OpName::offset);
1719   const MachineOperand *SBase = getNamedOperand(*MI, AMDGPU::OpName::sbase);
1720
1721   // The SMRD has an 8-bit offset in dwords on SI and a 20-bit offset in bytes
1722   // on VI.
1723   if (OffOp) {
1724     bool isVI = RI.ST.getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS;
1725     unsigned OffScale = isVI ? 1 : 4;
1726     // Handle the _IMM variant
1727     unsigned LoOffset = OffOp->getImm() * OffScale;
1728     unsigned HiOffset = LoOffset + HalfSize;
1729     Lo = BuildMI(*MBB, MI, DL, get(HalfImmOp), RegLo)
1730                   .addOperand(*SBase)
1731                   .addImm(LoOffset / OffScale);
1732
1733     if (!isUInt<20>(HiOffset) || (!isVI && !isUInt<8>(HiOffset / OffScale))) {
1734       unsigned OffsetSGPR =
1735           MRI.createVirtualRegister(&AMDGPU::SReg_32RegClass);
1736       BuildMI(*MBB, MI, DL, get(AMDGPU::S_MOV_B32), OffsetSGPR)
1737               .addImm(HiOffset); // The offset in register is in bytes.
1738       Hi = BuildMI(*MBB, MI, DL, get(HalfSGPROp), RegHi)
1739                     .addOperand(*SBase)
1740                     .addReg(OffsetSGPR);
1741     } else {
1742       Hi = BuildMI(*MBB, MI, DL, get(HalfImmOp), RegHi)
1743                      .addOperand(*SBase)
1744                      .addImm(HiOffset / OffScale);
1745     }
1746   } else {
1747     // Handle the _SGPR variant
1748     MachineOperand *SOff = getNamedOperand(*MI, AMDGPU::OpName::soff);
1749     Lo = BuildMI(*MBB, MI, DL, get(HalfSGPROp), RegLo)
1750                   .addOperand(*SBase)
1751                   .addOperand(*SOff);
1752     unsigned OffsetSGPR = MRI.createVirtualRegister(&AMDGPU::SReg_32RegClass);
1753     BuildMI(*MBB, MI, DL, get(AMDGPU::S_ADD_I32), OffsetSGPR)
1754             .addOperand(*SOff)
1755             .addImm(HalfSize);
1756     Hi = BuildMI(*MBB, MI, DL, get(HalfSGPROp))
1757                   .addOperand(*SBase)
1758                   .addReg(OffsetSGPR);
1759   }
1760
1761   unsigned SubLo, SubHi;
1762   switch (HalfSize) {
1763     case 4:
1764       SubLo = AMDGPU::sub0;
1765       SubHi = AMDGPU::sub1;
1766       break;
1767     case 8:
1768       SubLo = AMDGPU::sub0_sub1;
1769       SubHi = AMDGPU::sub2_sub3;
1770       break;
1771     case 16:
1772       SubLo = AMDGPU::sub0_sub1_sub2_sub3;
1773       SubHi = AMDGPU::sub4_sub5_sub6_sub7;
1774       break;
1775     case 32:
1776       SubLo = AMDGPU::sub0_sub1_sub2_sub3_sub4_sub5_sub6_sub7;
1777       SubHi = AMDGPU::sub8_sub9_sub10_sub11_sub12_sub13_sub14_sub15;
1778       break;
1779     default:
1780       llvm_unreachable("Unhandled HalfSize");
1781   }
1782
1783   BuildMI(*MBB, MI, DL, get(AMDGPU::REG_SEQUENCE))
1784           .addOperand(MI->getOperand(0))
1785           .addReg(RegLo)
1786           .addImm(SubLo)
1787           .addReg(RegHi)
1788           .addImm(SubHi);
1789 }
1790
1791 void SIInstrInfo::moveSMRDToVALU(MachineInstr *MI, MachineRegisterInfo &MRI) const {
1792   MachineBasicBlock *MBB = MI->getParent();
1793   switch (MI->getOpcode()) {
1794     case AMDGPU::S_LOAD_DWORD_IMM:
1795     case AMDGPU::S_LOAD_DWORD_SGPR:
1796     case AMDGPU::S_LOAD_DWORDX2_IMM:
1797     case AMDGPU::S_LOAD_DWORDX2_SGPR:
1798     case AMDGPU::S_LOAD_DWORDX4_IMM:
1799     case AMDGPU::S_LOAD_DWORDX4_SGPR: {
1800       unsigned NewOpcode = getVALUOp(*MI);
1801       unsigned RegOffset;
1802       unsigned ImmOffset;
1803
1804       if (MI->getOperand(2).isReg()) {
1805         RegOffset = MI->getOperand(2).getReg();
1806         ImmOffset = 0;
1807       } else {
1808         assert(MI->getOperand(2).isImm());
1809         // SMRD instructions take a dword offsets on SI and byte offset on VI
1810         // and MUBUF instructions always take a byte offset.
1811         ImmOffset = MI->getOperand(2).getImm();
1812         if (RI.ST.getGeneration() <= AMDGPUSubtarget::SEA_ISLANDS)
1813           ImmOffset <<= 2;
1814         RegOffset = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1815
1816         if (isUInt<12>(ImmOffset)) {
1817           BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1818                   RegOffset)
1819                   .addImm(0);
1820         } else {
1821           BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1822                   RegOffset)
1823                   .addImm(ImmOffset);
1824           ImmOffset = 0;
1825         }
1826       }
1827
1828       unsigned SRsrc = MRI.createVirtualRegister(&AMDGPU::SReg_128RegClass);
1829       unsigned DWord0 = RegOffset;
1830       unsigned DWord1 = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1831       unsigned DWord2 = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1832       unsigned DWord3 = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1833       uint64_t RsrcDataFormat = getDefaultRsrcDataFormat();
1834
1835       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32), DWord1)
1836               .addImm(0);
1837       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32), DWord2)
1838               .addImm(RsrcDataFormat & 0xFFFFFFFF);
1839       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32), DWord3)
1840               .addImm(RsrcDataFormat >> 32);
1841       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE), SRsrc)
1842               .addReg(DWord0)
1843               .addImm(AMDGPU::sub0)
1844               .addReg(DWord1)
1845               .addImm(AMDGPU::sub1)
1846               .addReg(DWord2)
1847               .addImm(AMDGPU::sub2)
1848               .addReg(DWord3)
1849               .addImm(AMDGPU::sub3);
1850       MI->setDesc(get(NewOpcode));
1851       if (MI->getOperand(2).isReg()) {
1852         MI->getOperand(2).setReg(MI->getOperand(1).getReg());
1853       } else {
1854         MI->getOperand(2).ChangeToRegister(MI->getOperand(1).getReg(), false);
1855       }
1856       MI->getOperand(1).setReg(SRsrc);
1857       MI->addOperand(*MBB->getParent(), MachineOperand::CreateImm(ImmOffset));
1858
1859       const TargetRegisterClass *NewDstRC =
1860           RI.getRegClass(get(NewOpcode).OpInfo[0].RegClass);
1861
1862       unsigned DstReg = MI->getOperand(0).getReg();
1863       unsigned NewDstReg = MRI.createVirtualRegister(NewDstRC);
1864       MRI.replaceRegWith(DstReg, NewDstReg);
1865       break;
1866     }
1867     case AMDGPU::S_LOAD_DWORDX8_IMM:
1868     case AMDGPU::S_LOAD_DWORDX8_SGPR: {
1869       MachineInstr *Lo, *Hi;
1870       splitSMRD(MI, &AMDGPU::SReg_128RegClass, AMDGPU::S_LOAD_DWORDX4_IMM,
1871                 AMDGPU::S_LOAD_DWORDX4_SGPR, Lo, Hi);
1872       MI->eraseFromParent();
1873       moveSMRDToVALU(Lo, MRI);
1874       moveSMRDToVALU(Hi, MRI);
1875       break;
1876     }
1877
1878     case AMDGPU::S_LOAD_DWORDX16_IMM:
1879     case AMDGPU::S_LOAD_DWORDX16_SGPR: {
1880       MachineInstr *Lo, *Hi;
1881       splitSMRD(MI, &AMDGPU::SReg_256RegClass, AMDGPU::S_LOAD_DWORDX8_IMM,
1882                 AMDGPU::S_LOAD_DWORDX8_SGPR, Lo, Hi);
1883       MI->eraseFromParent();
1884       moveSMRDToVALU(Lo, MRI);
1885       moveSMRDToVALU(Hi, MRI);
1886       break;
1887     }
1888   }
1889 }
1890
1891 void SIInstrInfo::moveToVALU(MachineInstr &TopInst) const {
1892   SmallVector<MachineInstr *, 128> Worklist;
1893   Worklist.push_back(&TopInst);
1894
1895   while (!Worklist.empty()) {
1896     MachineInstr *Inst = Worklist.pop_back_val();
1897     MachineBasicBlock *MBB = Inst->getParent();
1898     MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
1899
1900     unsigned Opcode = Inst->getOpcode();
1901     unsigned NewOpcode = getVALUOp(*Inst);
1902
1903     // Handle some special cases
1904     switch (Opcode) {
1905     default:
1906       if (isSMRD(Inst->getOpcode())) {
1907         moveSMRDToVALU(Inst, MRI);
1908       }
1909       break;
1910     case AMDGPU::S_MOV_B64: {
1911       DebugLoc DL = Inst->getDebugLoc();
1912
1913       // If the source operand is a register we can replace this with a
1914       // copy.
1915       if (Inst->getOperand(1).isReg()) {
1916         MachineInstr *Copy = BuildMI(*MBB, Inst, DL, get(TargetOpcode::COPY))
1917           .addOperand(Inst->getOperand(0))
1918           .addOperand(Inst->getOperand(1));
1919         Worklist.push_back(Copy);
1920       } else {
1921         // Otherwise, we need to split this into two movs, because there is
1922         // no 64-bit VALU move instruction.
1923         unsigned Reg = Inst->getOperand(0).getReg();
1924         unsigned Dst = split64BitImm(Worklist,
1925                                      Inst,
1926                                      MRI,
1927                                      MRI.getRegClass(Reg),
1928                                      Inst->getOperand(1));
1929         MRI.replaceRegWith(Reg, Dst);
1930       }
1931       Inst->eraseFromParent();
1932       continue;
1933     }
1934     case AMDGPU::S_AND_B64:
1935       splitScalar64BitBinaryOp(Worklist, Inst, AMDGPU::S_AND_B32);
1936       Inst->eraseFromParent();
1937       continue;
1938
1939     case AMDGPU::S_OR_B64:
1940       splitScalar64BitBinaryOp(Worklist, Inst, AMDGPU::S_OR_B32);
1941       Inst->eraseFromParent();
1942       continue;
1943
1944     case AMDGPU::S_XOR_B64:
1945       splitScalar64BitBinaryOp(Worklist, Inst, AMDGPU::S_XOR_B32);
1946       Inst->eraseFromParent();
1947       continue;
1948
1949     case AMDGPU::S_NOT_B64:
1950       splitScalar64BitUnaryOp(Worklist, Inst, AMDGPU::S_NOT_B32);
1951       Inst->eraseFromParent();
1952       continue;
1953
1954     case AMDGPU::S_BCNT1_I32_B64:
1955       splitScalar64BitBCNT(Worklist, Inst);
1956       Inst->eraseFromParent();
1957       continue;
1958
1959     case AMDGPU::S_BFE_I64: {
1960       splitScalar64BitBFE(Worklist, Inst);
1961       Inst->eraseFromParent();
1962       continue;
1963     }
1964
1965     case AMDGPU::S_LSHL_B32:
1966       if (ST.getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS) {
1967         NewOpcode = AMDGPU::V_LSHLREV_B32_e64;
1968         swapOperands(Inst);
1969       }
1970       break;
1971     case AMDGPU::S_ASHR_I32:
1972       if (ST.getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS) {
1973         NewOpcode = AMDGPU::V_ASHRREV_I32_e64;
1974         swapOperands(Inst);
1975       }
1976       break;
1977     case AMDGPU::S_LSHR_B32:
1978       if (ST.getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS) {
1979         NewOpcode = AMDGPU::V_LSHRREV_B32_e64;
1980         swapOperands(Inst);
1981       }
1982       break;
1983
1984     case AMDGPU::S_BFE_U64:
1985     case AMDGPU::S_BFM_B64:
1986       llvm_unreachable("Moving this op to VALU not implemented");
1987     }
1988
1989     if (NewOpcode == AMDGPU::INSTRUCTION_LIST_END) {
1990       // We cannot move this instruction to the VALU, so we should try to
1991       // legalize its operands instead.
1992       legalizeOperands(Inst);
1993       continue;
1994     }
1995
1996     // Use the new VALU Opcode.
1997     const MCInstrDesc &NewDesc = get(NewOpcode);
1998     Inst->setDesc(NewDesc);
1999
2000     // Remove any references to SCC. Vector instructions can't read from it, and
2001     // We're just about to add the implicit use / defs of VCC, and we don't want
2002     // both.
2003     for (unsigned i = Inst->getNumOperands() - 1; i > 0; --i) {
2004       MachineOperand &Op = Inst->getOperand(i);
2005       if (Op.isReg() && Op.getReg() == AMDGPU::SCC)
2006         Inst->RemoveOperand(i);
2007     }
2008
2009     if (Opcode == AMDGPU::S_SEXT_I32_I8 || Opcode == AMDGPU::S_SEXT_I32_I16) {
2010       // We are converting these to a BFE, so we need to add the missing
2011       // operands for the size and offset.
2012       unsigned Size = (Opcode == AMDGPU::S_SEXT_I32_I8) ? 8 : 16;
2013       Inst->addOperand(MachineOperand::CreateImm(0));
2014       Inst->addOperand(MachineOperand::CreateImm(Size));
2015
2016     } else if (Opcode == AMDGPU::S_BCNT1_I32_B32) {
2017       // The VALU version adds the second operand to the result, so insert an
2018       // extra 0 operand.
2019       Inst->addOperand(MachineOperand::CreateImm(0));
2020     }
2021
2022     addDescImplicitUseDef(NewDesc, Inst);
2023
2024     if (Opcode == AMDGPU::S_BFE_I32 || Opcode == AMDGPU::S_BFE_U32) {
2025       const MachineOperand &OffsetWidthOp = Inst->getOperand(2);
2026       // If we need to move this to VGPRs, we need to unpack the second operand
2027       // back into the 2 separate ones for bit offset and width.
2028       assert(OffsetWidthOp.isImm() &&
2029              "Scalar BFE is only implemented for constant width and offset");
2030       uint32_t Imm = OffsetWidthOp.getImm();
2031
2032       uint32_t Offset = Imm & 0x3f; // Extract bits [5:0].
2033       uint32_t BitWidth = (Imm & 0x7f0000) >> 16; // Extract bits [22:16].
2034       Inst->RemoveOperand(2); // Remove old immediate.
2035       Inst->addOperand(MachineOperand::CreateImm(Offset));
2036       Inst->addOperand(MachineOperand::CreateImm(BitWidth));
2037     }
2038
2039     // Update the destination register class.
2040
2041     const TargetRegisterClass *NewDstRC = getOpRegClass(*Inst, 0);
2042
2043     switch (Opcode) {
2044       // For target instructions, getOpRegClass just returns the virtual
2045       // register class associated with the operand, so we need to find an
2046       // equivalent VGPR register class in order to move the instruction to the
2047       // VALU.
2048     case AMDGPU::COPY:
2049     case AMDGPU::PHI:
2050     case AMDGPU::REG_SEQUENCE:
2051     case AMDGPU::INSERT_SUBREG:
2052       if (RI.hasVGPRs(NewDstRC))
2053         continue;
2054       NewDstRC = RI.getEquivalentVGPRClass(NewDstRC);
2055       if (!NewDstRC)
2056         continue;
2057       break;
2058     default:
2059       break;
2060     }
2061
2062     unsigned DstReg = Inst->getOperand(0).getReg();
2063     unsigned NewDstReg = MRI.createVirtualRegister(NewDstRC);
2064     MRI.replaceRegWith(DstReg, NewDstReg);
2065
2066     // Legalize the operands
2067     legalizeOperands(Inst);
2068
2069     for (MachineRegisterInfo::use_iterator I = MRI.use_begin(NewDstReg),
2070            E = MRI.use_end(); I != E; ++I) {
2071       MachineInstr &UseMI = *I->getParent();
2072       if (!canReadVGPR(UseMI, I.getOperandNo())) {
2073         Worklist.push_back(&UseMI);
2074       }
2075     }
2076   }
2077 }
2078
2079 //===----------------------------------------------------------------------===//
2080 // Indirect addressing callbacks
2081 //===----------------------------------------------------------------------===//
2082
2083 unsigned SIInstrInfo::calculateIndirectAddress(unsigned RegIndex,
2084                                                  unsigned Channel) const {
2085   assert(Channel == 0);
2086   return RegIndex;
2087 }
2088
2089 const TargetRegisterClass *SIInstrInfo::getIndirectAddrRegClass() const {
2090   return &AMDGPU::VReg_32RegClass;
2091 }
2092
2093 void SIInstrInfo::splitScalar64BitUnaryOp(
2094   SmallVectorImpl<MachineInstr *> &Worklist,
2095   MachineInstr *Inst,
2096   unsigned Opcode) const {
2097   MachineBasicBlock &MBB = *Inst->getParent();
2098   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
2099
2100   MachineOperand &Dest = Inst->getOperand(0);
2101   MachineOperand &Src0 = Inst->getOperand(1);
2102   DebugLoc DL = Inst->getDebugLoc();
2103
2104   MachineBasicBlock::iterator MII = Inst;
2105
2106   const MCInstrDesc &InstDesc = get(Opcode);
2107   const TargetRegisterClass *Src0RC = Src0.isReg() ?
2108     MRI.getRegClass(Src0.getReg()) :
2109     &AMDGPU::SGPR_32RegClass;
2110
2111   const TargetRegisterClass *Src0SubRC = RI.getSubRegClass(Src0RC, AMDGPU::sub0);
2112
2113   MachineOperand SrcReg0Sub0 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
2114                                                        AMDGPU::sub0, Src0SubRC);
2115
2116   const TargetRegisterClass *DestRC = MRI.getRegClass(Dest.getReg());
2117   const TargetRegisterClass *DestSubRC = RI.getSubRegClass(DestRC, AMDGPU::sub0);
2118
2119   unsigned DestSub0 = MRI.createVirtualRegister(DestRC);
2120   MachineInstr *LoHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub0)
2121     .addOperand(SrcReg0Sub0);
2122
2123   MachineOperand SrcReg0Sub1 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
2124                                                        AMDGPU::sub1, Src0SubRC);
2125
2126   unsigned DestSub1 = MRI.createVirtualRegister(DestSubRC);
2127   MachineInstr *HiHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub1)
2128     .addOperand(SrcReg0Sub1);
2129
2130   unsigned FullDestReg = MRI.createVirtualRegister(DestRC);
2131   BuildMI(MBB, MII, DL, get(TargetOpcode::REG_SEQUENCE), FullDestReg)
2132     .addReg(DestSub0)
2133     .addImm(AMDGPU::sub0)
2134     .addReg(DestSub1)
2135     .addImm(AMDGPU::sub1);
2136
2137   MRI.replaceRegWith(Dest.getReg(), FullDestReg);
2138
2139   // Try to legalize the operands in case we need to swap the order to keep it
2140   // valid.
2141   Worklist.push_back(LoHalf);
2142   Worklist.push_back(HiHalf);
2143 }
2144
2145 void SIInstrInfo::splitScalar64BitBinaryOp(
2146   SmallVectorImpl<MachineInstr *> &Worklist,
2147   MachineInstr *Inst,
2148   unsigned Opcode) const {
2149   MachineBasicBlock &MBB = *Inst->getParent();
2150   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
2151
2152   MachineOperand &Dest = Inst->getOperand(0);
2153   MachineOperand &Src0 = Inst->getOperand(1);
2154   MachineOperand &Src1 = Inst->getOperand(2);
2155   DebugLoc DL = Inst->getDebugLoc();
2156
2157   MachineBasicBlock::iterator MII = Inst;
2158
2159   const MCInstrDesc &InstDesc = get(Opcode);
2160   const TargetRegisterClass *Src0RC = Src0.isReg() ?
2161     MRI.getRegClass(Src0.getReg()) :
2162     &AMDGPU::SGPR_32RegClass;
2163
2164   const TargetRegisterClass *Src0SubRC = RI.getSubRegClass(Src0RC, AMDGPU::sub0);
2165   const TargetRegisterClass *Src1RC = Src1.isReg() ?
2166     MRI.getRegClass(Src1.getReg()) :
2167     &AMDGPU::SGPR_32RegClass;
2168
2169   const TargetRegisterClass *Src1SubRC = RI.getSubRegClass(Src1RC, AMDGPU::sub0);
2170
2171   MachineOperand SrcReg0Sub0 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
2172                                                        AMDGPU::sub0, Src0SubRC);
2173   MachineOperand SrcReg1Sub0 = buildExtractSubRegOrImm(MII, MRI, Src1, Src1RC,
2174                                                        AMDGPU::sub0, Src1SubRC);
2175
2176   const TargetRegisterClass *DestRC = MRI.getRegClass(Dest.getReg());
2177   const TargetRegisterClass *DestSubRC = RI.getSubRegClass(DestRC, AMDGPU::sub0);
2178
2179   unsigned DestSub0 = MRI.createVirtualRegister(DestRC);
2180   MachineInstr *LoHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub0)
2181     .addOperand(SrcReg0Sub0)
2182     .addOperand(SrcReg1Sub0);
2183
2184   MachineOperand SrcReg0Sub1 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
2185                                                        AMDGPU::sub1, Src0SubRC);
2186   MachineOperand SrcReg1Sub1 = buildExtractSubRegOrImm(MII, MRI, Src1, Src1RC,
2187                                                        AMDGPU::sub1, Src1SubRC);
2188
2189   unsigned DestSub1 = MRI.createVirtualRegister(DestSubRC);
2190   MachineInstr *HiHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub1)
2191     .addOperand(SrcReg0Sub1)
2192     .addOperand(SrcReg1Sub1);
2193
2194   unsigned FullDestReg = MRI.createVirtualRegister(DestRC);
2195   BuildMI(MBB, MII, DL, get(TargetOpcode::REG_SEQUENCE), FullDestReg)
2196     .addReg(DestSub0)
2197     .addImm(AMDGPU::sub0)
2198     .addReg(DestSub1)
2199     .addImm(AMDGPU::sub1);
2200
2201   MRI.replaceRegWith(Dest.getReg(), FullDestReg);
2202
2203   // Try to legalize the operands in case we need to swap the order to keep it
2204   // valid.
2205   Worklist.push_back(LoHalf);
2206   Worklist.push_back(HiHalf);
2207 }
2208
2209 void SIInstrInfo::splitScalar64BitBCNT(SmallVectorImpl<MachineInstr *> &Worklist,
2210                                        MachineInstr *Inst) const {
2211   MachineBasicBlock &MBB = *Inst->getParent();
2212   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
2213
2214   MachineBasicBlock::iterator MII = Inst;
2215   DebugLoc DL = Inst->getDebugLoc();
2216
2217   MachineOperand &Dest = Inst->getOperand(0);
2218   MachineOperand &Src = Inst->getOperand(1);
2219
2220   const MCInstrDesc &InstDesc = get(AMDGPU::V_BCNT_U32_B32_e32);
2221   const TargetRegisterClass *SrcRC = Src.isReg() ?
2222     MRI.getRegClass(Src.getReg()) :
2223     &AMDGPU::SGPR_32RegClass;
2224
2225   unsigned MidReg = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
2226   unsigned ResultReg = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
2227
2228   const TargetRegisterClass *SrcSubRC = RI.getSubRegClass(SrcRC, AMDGPU::sub0);
2229
2230   MachineOperand SrcRegSub0 = buildExtractSubRegOrImm(MII, MRI, Src, SrcRC,
2231                                                       AMDGPU::sub0, SrcSubRC);
2232   MachineOperand SrcRegSub1 = buildExtractSubRegOrImm(MII, MRI, Src, SrcRC,
2233                                                       AMDGPU::sub1, SrcSubRC);
2234
2235   MachineInstr *First = BuildMI(MBB, MII, DL, InstDesc, MidReg)
2236     .addOperand(SrcRegSub0)
2237     .addImm(0);
2238
2239   MachineInstr *Second = BuildMI(MBB, MII, DL, InstDesc, ResultReg)
2240     .addOperand(SrcRegSub1)
2241     .addReg(MidReg);
2242
2243   MRI.replaceRegWith(Dest.getReg(), ResultReg);
2244
2245   Worklist.push_back(First);
2246   Worklist.push_back(Second);
2247 }
2248
2249 void SIInstrInfo::splitScalar64BitBFE(SmallVectorImpl<MachineInstr *> &Worklist,
2250                                       MachineInstr *Inst) const {
2251   MachineBasicBlock &MBB = *Inst->getParent();
2252   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
2253   MachineBasicBlock::iterator MII = Inst;
2254   DebugLoc DL = Inst->getDebugLoc();
2255
2256   MachineOperand &Dest = Inst->getOperand(0);
2257   uint32_t Imm = Inst->getOperand(2).getImm();
2258   uint32_t Offset = Imm & 0x3f; // Extract bits [5:0].
2259   uint32_t BitWidth = (Imm & 0x7f0000) >> 16; // Extract bits [22:16].
2260
2261   (void) Offset;
2262
2263   // Only sext_inreg cases handled.
2264   assert(Inst->getOpcode() == AMDGPU::S_BFE_I64 &&
2265          BitWidth <= 32 &&
2266          Offset == 0 &&
2267          "Not implemented");
2268
2269   if (BitWidth < 32) {
2270     unsigned MidRegLo = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
2271     unsigned MidRegHi = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
2272     unsigned ResultReg = MRI.createVirtualRegister(&AMDGPU::VReg_64RegClass);
2273
2274     BuildMI(MBB, MII, DL, get(AMDGPU::V_BFE_I32), MidRegLo)
2275       .addReg(Inst->getOperand(1).getReg(), 0, AMDGPU::sub0)
2276       .addImm(0)
2277       .addImm(BitWidth);
2278
2279     BuildMI(MBB, MII, DL, get(AMDGPU::V_ASHRREV_I32_e32), MidRegHi)
2280       .addImm(31)
2281       .addReg(MidRegLo);
2282
2283     BuildMI(MBB, MII, DL, get(TargetOpcode::REG_SEQUENCE), ResultReg)
2284       .addReg(MidRegLo)
2285       .addImm(AMDGPU::sub0)
2286       .addReg(MidRegHi)
2287       .addImm(AMDGPU::sub1);
2288
2289     MRI.replaceRegWith(Dest.getReg(), ResultReg);
2290     return;
2291   }
2292
2293   MachineOperand &Src = Inst->getOperand(1);
2294   unsigned TmpReg = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
2295   unsigned ResultReg = MRI.createVirtualRegister(&AMDGPU::VReg_64RegClass);
2296
2297   BuildMI(MBB, MII, DL, get(AMDGPU::V_ASHRREV_I32_e64), TmpReg)
2298     .addImm(31)
2299     .addReg(Src.getReg(), 0, AMDGPU::sub0);
2300
2301   BuildMI(MBB, MII, DL, get(TargetOpcode::REG_SEQUENCE), ResultReg)
2302     .addReg(Src.getReg(), 0, AMDGPU::sub0)
2303     .addImm(AMDGPU::sub0)
2304     .addReg(TmpReg)
2305     .addImm(AMDGPU::sub1);
2306
2307   MRI.replaceRegWith(Dest.getReg(), ResultReg);
2308 }
2309
2310 void SIInstrInfo::addDescImplicitUseDef(const MCInstrDesc &NewDesc,
2311                                         MachineInstr *Inst) const {
2312   // Add the implict and explicit register definitions.
2313   if (NewDesc.ImplicitUses) {
2314     for (unsigned i = 0; NewDesc.ImplicitUses[i]; ++i) {
2315       unsigned Reg = NewDesc.ImplicitUses[i];
2316       Inst->addOperand(MachineOperand::CreateReg(Reg, false, true));
2317     }
2318   }
2319
2320   if (NewDesc.ImplicitDefs) {
2321     for (unsigned i = 0; NewDesc.ImplicitDefs[i]; ++i) {
2322       unsigned Reg = NewDesc.ImplicitDefs[i];
2323       Inst->addOperand(MachineOperand::CreateReg(Reg, true, true));
2324     }
2325   }
2326 }
2327
2328 unsigned SIInstrInfo::findUsedSGPR(const MachineInstr *MI,
2329                                    int OpIndices[3]) const {
2330   const MCInstrDesc &Desc = get(MI->getOpcode());
2331
2332   // Find the one SGPR operand we are allowed to use.
2333   unsigned SGPRReg = AMDGPU::NoRegister;
2334
2335   // First we need to consider the instruction's operand requirements before
2336   // legalizing. Some operands are required to be SGPRs, such as implicit uses
2337   // of VCC, but we are still bound by the constant bus requirement to only use
2338   // one.
2339   //
2340   // If the operand's class is an SGPR, we can never move it.
2341
2342   for (const MachineOperand &MO : MI->implicit_operands()) {
2343     // We only care about reads.
2344     if (MO.isDef())
2345       continue;
2346
2347     if (MO.getReg() == AMDGPU::VCC)
2348       return AMDGPU::VCC;
2349
2350     if (MO.getReg() == AMDGPU::FLAT_SCR)
2351       return AMDGPU::FLAT_SCR;
2352   }
2353
2354   unsigned UsedSGPRs[3] = { AMDGPU::NoRegister };
2355   const MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
2356
2357   for (unsigned i = 0; i < 3; ++i) {
2358     int Idx = OpIndices[i];
2359     if (Idx == -1)
2360       break;
2361
2362     const MachineOperand &MO = MI->getOperand(Idx);
2363     if (RI.isSGPRClassID(Desc.OpInfo[Idx].RegClass))
2364       SGPRReg = MO.getReg();
2365
2366     if (MO.isReg() && RI.isSGPRClass(MRI.getRegClass(MO.getReg())))
2367       UsedSGPRs[i] = MO.getReg();
2368   }
2369
2370   if (SGPRReg != AMDGPU::NoRegister)
2371     return SGPRReg;
2372
2373   // We don't have a required SGPR operand, so we have a bit more freedom in
2374   // selecting operands to move.
2375
2376   // Try to select the most used SGPR. If an SGPR is equal to one of the
2377   // others, we choose that.
2378   //
2379   // e.g.
2380   // V_FMA_F32 v0, s0, s0, s0 -> No moves
2381   // V_FMA_F32 v0, s0, s1, s0 -> Move s1
2382
2383   if (UsedSGPRs[0] != AMDGPU::NoRegister) {
2384     if (UsedSGPRs[0] == UsedSGPRs[1] || UsedSGPRs[0] == UsedSGPRs[2])
2385       SGPRReg = UsedSGPRs[0];
2386   }
2387
2388   if (SGPRReg == AMDGPU::NoRegister && UsedSGPRs[1] != AMDGPU::NoRegister) {
2389     if (UsedSGPRs[1] == UsedSGPRs[2])
2390       SGPRReg = UsedSGPRs[1];
2391   }
2392
2393   return SGPRReg;
2394 }
2395
2396 MachineInstrBuilder SIInstrInfo::buildIndirectWrite(
2397                                    MachineBasicBlock *MBB,
2398                                    MachineBasicBlock::iterator I,
2399                                    unsigned ValueReg,
2400                                    unsigned Address, unsigned OffsetReg) const {
2401   const DebugLoc &DL = MBB->findDebugLoc(I);
2402   unsigned IndirectBaseReg = AMDGPU::VReg_32RegClass.getRegister(
2403                                       getIndirectIndexBegin(*MBB->getParent()));
2404
2405   return BuildMI(*MBB, I, DL, get(AMDGPU::SI_INDIRECT_DST_V1))
2406           .addReg(IndirectBaseReg, RegState::Define)
2407           .addOperand(I->getOperand(0))
2408           .addReg(IndirectBaseReg)
2409           .addReg(OffsetReg)
2410           .addImm(0)
2411           .addReg(ValueReg);
2412 }
2413
2414 MachineInstrBuilder SIInstrInfo::buildIndirectRead(
2415                                    MachineBasicBlock *MBB,
2416                                    MachineBasicBlock::iterator I,
2417                                    unsigned ValueReg,
2418                                    unsigned Address, unsigned OffsetReg) const {
2419   const DebugLoc &DL = MBB->findDebugLoc(I);
2420   unsigned IndirectBaseReg = AMDGPU::VReg_32RegClass.getRegister(
2421                                       getIndirectIndexBegin(*MBB->getParent()));
2422
2423   return BuildMI(*MBB, I, DL, get(AMDGPU::SI_INDIRECT_SRC))
2424           .addOperand(I->getOperand(0))
2425           .addOperand(I->getOperand(1))
2426           .addReg(IndirectBaseReg)
2427           .addReg(OffsetReg)
2428           .addImm(0);
2429
2430 }
2431
2432 void SIInstrInfo::reserveIndirectRegisters(BitVector &Reserved,
2433                                             const MachineFunction &MF) const {
2434   int End = getIndirectIndexEnd(MF);
2435   int Begin = getIndirectIndexBegin(MF);
2436
2437   if (End == -1)
2438     return;
2439
2440
2441   for (int Index = Begin; Index <= End; ++Index)
2442     Reserved.set(AMDGPU::VReg_32RegClass.getRegister(Index));
2443
2444   for (int Index = std::max(0, Begin - 1); Index <= End; ++Index)
2445     Reserved.set(AMDGPU::VReg_64RegClass.getRegister(Index));
2446
2447   for (int Index = std::max(0, Begin - 2); Index <= End; ++Index)
2448     Reserved.set(AMDGPU::VReg_96RegClass.getRegister(Index));
2449
2450   for (int Index = std::max(0, Begin - 3); Index <= End; ++Index)
2451     Reserved.set(AMDGPU::VReg_128RegClass.getRegister(Index));
2452
2453   for (int Index = std::max(0, Begin - 7); Index <= End; ++Index)
2454     Reserved.set(AMDGPU::VReg_256RegClass.getRegister(Index));
2455
2456   for (int Index = std::max(0, Begin - 15); Index <= End; ++Index)
2457     Reserved.set(AMDGPU::VReg_512RegClass.getRegister(Index));
2458 }
2459
2460 MachineOperand *SIInstrInfo::getNamedOperand(MachineInstr &MI,
2461                                              unsigned OperandName) const {
2462   int Idx = AMDGPU::getNamedOperandIdx(MI.getOpcode(), OperandName);
2463   if (Idx == -1)
2464     return nullptr;
2465
2466   return &MI.getOperand(Idx);
2467 }
2468
2469 uint64_t SIInstrInfo::getDefaultRsrcDataFormat() const {
2470   uint64_t RsrcDataFormat = AMDGPU::RSRC_DATA_FORMAT;
2471   if (ST.isAmdHsaOS())
2472     RsrcDataFormat |= (1ULL << 56);
2473
2474   return RsrcDataFormat;
2475 }