lib/Target/R600/SIInstrInfo.cpp

   1 //===-- SIInstrInfo.cpp - SI Instruction Information  ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief SI Implementation of TargetInstrInfo.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15
  16 #include "SIInstrInfo.h"
  17 #include "AMDGPUTargetMachine.h"
  18 #include "SIDefines.h"
  19 #include "SIMachineFunctionInfo.h"
  20 #include "llvm/CodeGen/MachineInstrBuilder.h"
  21 #include "llvm/CodeGen/MachineRegisterInfo.h"
  22 #include "llvm/MC/MCInstrDesc.h"
  23
  24 using namespace llvm;
  25
  26 SIInstrInfo::SIInstrInfo(AMDGPUTargetMachine &tm)
  27   : AMDGPUInstrInfo(tm),
  28     RI(tm) { }
  29
  30 //===----------------------------------------------------------------------===//
  31 // TargetInstrInfo callbacks
  32 //===----------------------------------------------------------------------===//
  33
  34 void
  35 SIInstrInfo::copyPhysReg(MachineBasicBlock &MBB,
  36                          MachineBasicBlock::iterator MI, DebugLoc DL,
  37                          unsigned DestReg, unsigned SrcReg,
  38                          bool KillSrc) const {
  39
  40   // If we are trying to copy to or from SCC, there is a bug somewhere else in
  41   // the backend.  While it may be theoretically possible to do this, it should
  42   // never be necessary.
  43   assert(DestReg != AMDGPU::SCC && SrcReg != AMDGPU::SCC);
  44
  45   static const int16_t Sub0_15[] = {
  46     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3,
  47     AMDGPU::sub4, AMDGPU::sub5, AMDGPU::sub6, AMDGPU::sub7,
  48     AMDGPU::sub8, AMDGPU::sub9, AMDGPU::sub10, AMDGPU::sub11,
  49     AMDGPU::sub12, AMDGPU::sub13, AMDGPU::sub14, AMDGPU::sub15, 0
  50   };
  51
  52   static const int16_t Sub0_7[] = {
  53     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3,
  54     AMDGPU::sub4, AMDGPU::sub5, AMDGPU::sub6, AMDGPU::sub7, 0
  55   };
  56
  57   static const int16_t Sub0_3[] = {
  58     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3, 0
  59   };
  60
  61   static const int16_t Sub0_2[] = {
  62     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, 0
  63   };
  64
  65   static const int16_t Sub0_1[] = {
  66     AMDGPU::sub0, AMDGPU::sub1, 0
  67   };
  68
  69   unsigned Opcode;
  70   const int16_t *SubIndices;
  71
  72   if (AMDGPU::M0 == DestReg) {
  73     // Check if M0 isn't already set to this value
  74     for (MachineBasicBlock::reverse_iterator E = MBB.rend(),
  75       I = MachineBasicBlock::reverse_iterator(MI); I != E; ++I) {
  76
  77       if (!I->definesRegister(AMDGPU::M0))
  78         continue;
  79
  80       unsigned Opc = I->getOpcode();
  81       if (Opc != TargetOpcode::COPY && Opc != AMDGPU::S_MOV_B32)
  82         break;
  83
  84       if (!I->readsRegister(SrcReg))
  85         break;
  86
  87       // The copy isn't necessary
  88       return;
  89     }
  90   }
  91
  92   if (AMDGPU::SReg_32RegClass.contains(DestReg)) {
  93     assert(AMDGPU::SReg_32RegClass.contains(SrcReg));
  94     BuildMI(MBB, MI, DL, get(AMDGPU::S_MOV_B32), DestReg)
  95             .addReg(SrcReg, getKillRegState(KillSrc));
  96     return;
  97
  98   } else if (AMDGPU::SReg_64RegClass.contains(DestReg)) {
  99     assert(AMDGPU::SReg_64RegClass.contains(SrcReg));
 100     BuildMI(MBB, MI, DL, get(AMDGPU::S_MOV_B64), DestReg)
 101             .addReg(SrcReg, getKillRegState(KillSrc));
 102     return;
 103
 104   } else if (AMDGPU::SReg_128RegClass.contains(DestReg)) {
 105     assert(AMDGPU::SReg_128RegClass.contains(SrcReg));
 106     Opcode = AMDGPU::S_MOV_B32;
 107     SubIndices = Sub0_3;
 108
 109   } else if (AMDGPU::SReg_256RegClass.contains(DestReg)) {
 110     assert(AMDGPU::SReg_256RegClass.contains(SrcReg));
 111     Opcode = AMDGPU::S_MOV_B32;
 112     SubIndices = Sub0_7;
 113
 114   } else if (AMDGPU::SReg_512RegClass.contains(DestReg)) {
 115     assert(AMDGPU::SReg_512RegClass.contains(SrcReg));
 116     Opcode = AMDGPU::S_MOV_B32;
 117     SubIndices = Sub0_15;
 118
 119   } else if (AMDGPU::VReg_32RegClass.contains(DestReg)) {
 120     assert(AMDGPU::VReg_32RegClass.contains(SrcReg) ||
 121            AMDGPU::SReg_32RegClass.contains(SrcReg));
 122     BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DestReg)
 123             .addReg(SrcReg, getKillRegState(KillSrc));
 124     return;
 125
 126   } else if (AMDGPU::VReg_64RegClass.contains(DestReg)) {
 127     assert(AMDGPU::VReg_64RegClass.contains(SrcReg) ||
 128            AMDGPU::SReg_64RegClass.contains(SrcReg));
 129     Opcode = AMDGPU::V_MOV_B32_e32;
 130     SubIndices = Sub0_1;
 131
 132   } else if (AMDGPU::VReg_96RegClass.contains(DestReg)) {
 133     assert(AMDGPU::VReg_96RegClass.contains(SrcReg));
 134     Opcode = AMDGPU::V_MOV_B32_e32;
 135     SubIndices = Sub0_2;
 136
 137   } else if (AMDGPU::VReg_128RegClass.contains(DestReg)) {
 138     assert(AMDGPU::VReg_128RegClass.contains(SrcReg) ||
 139            AMDGPU::SReg_128RegClass.contains(SrcReg));
 140     Opcode = AMDGPU::V_MOV_B32_e32;
 141     SubIndices = Sub0_3;
 142
 143   } else if (AMDGPU::VReg_256RegClass.contains(DestReg)) {
 144     assert(AMDGPU::VReg_256RegClass.contains(SrcReg) ||
 145            AMDGPU::SReg_256RegClass.contains(SrcReg));
 146     Opcode = AMDGPU::V_MOV_B32_e32;
 147     SubIndices = Sub0_7;
 148
 149   } else if (AMDGPU::VReg_512RegClass.contains(DestReg)) {
 150     assert(AMDGPU::VReg_512RegClass.contains(SrcReg) ||
 151            AMDGPU::SReg_512RegClass.contains(SrcReg));
 152     Opcode = AMDGPU::V_MOV_B32_e32;
 153     SubIndices = Sub0_15;
 154
 155   } else {
 156     llvm_unreachable("Can't copy register!");
 157   }
 158
 159   while (unsigned SubIdx = *SubIndices++) {
 160     MachineInstrBuilder Builder = BuildMI(MBB, MI, DL,
 161       get(Opcode), RI.getSubReg(DestReg, SubIdx));
 162
 163     Builder.addReg(RI.getSubReg(SrcReg, SubIdx), getKillRegState(KillSrc));
 164
 165     if (*SubIndices)
 166       Builder.addReg(DestReg, RegState::Define | RegState::Implicit);
 167   }
 168 }
 169
 170 unsigned SIInstrInfo::commuteOpcode(unsigned Opcode) const {
 171   int NewOpc;
 172
 173   // Try to map original to commuted opcode
 174   if ((NewOpc = AMDGPU::getCommuteRev(Opcode)) != -1)
 175     return NewOpc;
 176
 177   // Try to map commuted to original opcode
 178   if ((NewOpc = AMDGPU::getCommuteOrig(Opcode)) != -1)
 179     return NewOpc;
 180
 181   return Opcode;
 182 }
 183
 184 void SIInstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
 185                                       MachineBasicBlock::iterator MI,
 186                                       unsigned SrcReg, bool isKill,
 187                                       int FrameIndex,
 188                                       const TargetRegisterClass *RC,
 189                                       const TargetRegisterInfo *TRI) const {
 190   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
 191   SIMachineFunctionInfo *MFI = MBB.getParent()->getInfo<SIMachineFunctionInfo>();
 192   DebugLoc DL = MBB.findDebugLoc(MI);
 193   unsigned KillFlag = isKill ? RegState::Kill : 0;
 194
 195   if (TRI->getCommonSubClass(RC, &AMDGPU::SGPR_32RegClass)) {
 196     unsigned Lane = MFI->SpillTracker.getNextLane(MRI);
 197     BuildMI(MBB, MI, DL, get(AMDGPU::V_WRITELANE_B32),
 198             MFI->SpillTracker.LaneVGPR)
 199             .addReg(SrcReg, KillFlag)
 200             .addImm(Lane);
 201     MFI->SpillTracker.addSpilledReg(FrameIndex, MFI->SpillTracker.LaneVGPR,
 202                                     Lane);
 203   } else {
 204     for (unsigned i = 0, e = RC->getSize() / 4; i != e; ++i) {
 205       unsigned SubReg = MRI.createVirtualRegister(&AMDGPU::SReg_32RegClass);
 206       BuildMI(MBB, MI, MBB.findDebugLoc(MI), get(AMDGPU::COPY), SubReg)
 207               .addReg(SrcReg, 0, RI.getSubRegFromChannel(i));
 208       storeRegToStackSlot(MBB, MI, SubReg, isKill, FrameIndex + i,
 209                           &AMDGPU::SReg_32RegClass, TRI);
 210     }
 211   }
 212 }
 213
 214 void SIInstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
 215                                        MachineBasicBlock::iterator MI,
 216                                        unsigned DestReg, int FrameIndex,
 217                                        const TargetRegisterClass *RC,
 218                                        const TargetRegisterInfo *TRI) const {
 219   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
 220   SIMachineFunctionInfo *MFI = MBB.getParent()->getInfo<SIMachineFunctionInfo>();
 221   DebugLoc DL = MBB.findDebugLoc(MI);
 222   if (TRI->getCommonSubClass(RC, &AMDGPU::SReg_32RegClass)) {
 223      SIMachineFunctionInfo::SpilledReg Spill =
 224         MFI->SpillTracker.getSpilledReg(FrameIndex);
 225     assert(Spill.VGPR);
 226     BuildMI(MBB, MI, DL, get(AMDGPU::V_READLANE_B32), DestReg)
 227             .addReg(Spill.VGPR)
 228             .addImm(Spill.Lane);
 229   } else {
 230     for (unsigned i = 0, e = RC->getSize() / 4; i != e; ++i) {
 231       unsigned Flags = RegState::Define;
 232       if (i == 0) {
 233         Flags |= RegState::Undef;
 234       }
 235       unsigned SubReg = MRI.createVirtualRegister(&AMDGPU::SReg_32RegClass);
 236       loadRegFromStackSlot(MBB, MI, SubReg, FrameIndex + i,
 237                            &AMDGPU::SReg_32RegClass, TRI);
 238       BuildMI(MBB, MI, DL, get(AMDGPU::COPY))
 239               .addReg(DestReg, Flags, RI.getSubRegFromChannel(i))
 240               .addReg(SubReg);
 241     }
 242   }
 243 }
 244
 245 MachineInstr *SIInstrInfo::commuteInstruction(MachineInstr *MI,
 246                                               bool NewMI) const {
 247
 248   MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
 249   if (MI->getNumOperands() < 3 || !MI->getOperand(1).isReg())
 250     return 0;
 251
 252   // Cannot commute VOP2 if src0 is SGPR.
 253   if (isVOP2(MI->getOpcode()) && MI->getOperand(1).isReg() &&
 254       RI.isSGPRClass(MRI.getRegClass(MI->getOperand(1).getReg())))
 255    return 0;
 256
 257   if (!MI->getOperand(2).isReg()) {
 258     // XXX: Commute instructions with FPImm operands
 259     if (NewMI || MI->getOperand(2).isFPImm() ||
 260        (!isVOP2(MI->getOpcode()) && !isVOP3(MI->getOpcode()))) {
 261       return 0;
 262     }
 263
 264     // XXX: Commute VOP3 instructions with abs and neg set.
 265     if (isVOP3(MI->getOpcode()) &&
 266         (MI->getOperand(AMDGPU::getNamedOperandIdx(MI->getOpcode(),
 267                         AMDGPU::OpName::abs)).getImm() ||
 268          MI->getOperand(AMDGPU::getNamedOperandIdx(MI->getOpcode(),
 269                         AMDGPU::OpName::neg)).getImm()))
 270       return 0;
 271
 272     unsigned Reg = MI->getOperand(1).getReg();
 273     unsigned SubReg = MI->getOperand(1).getSubReg();
 274     MI->getOperand(1).ChangeToImmediate(MI->getOperand(2).getImm());
 275     MI->getOperand(2).ChangeToRegister(Reg, false);
 276     MI->getOperand(2).setSubReg(SubReg);
 277   } else {
 278     MI = TargetInstrInfo::commuteInstruction(MI, NewMI);
 279   }
 280
 281   if (MI)
 282     MI->setDesc(get(commuteOpcode(MI->getOpcode())));
 283
 284   return MI;
 285 }
 286
 287 MachineInstr *SIInstrInfo::buildMovInstr(MachineBasicBlock *MBB,
 288                                          MachineBasicBlock::iterator I,
 289                                          unsigned DstReg,
 290                                          unsigned SrcReg) const {
 291   return BuildMI(*MBB, I, MBB->findDebugLoc(I), get(AMDGPU::V_MOV_B32_e32),
 292                  DstReg) .addReg(SrcReg);
 293 }
 294
 295 bool SIInstrInfo::isMov(unsigned Opcode) const {
 296   switch(Opcode) {
 297   default: return false;
 298   case AMDGPU::S_MOV_B32:
 299   case AMDGPU::S_MOV_B64:
 300   case AMDGPU::V_MOV_B32_e32:
 301   case AMDGPU::V_MOV_B32_e64:
 302     return true;
 303   }
 304 }
 305
 306 bool
 307 SIInstrInfo::isSafeToMoveRegClassDefs(const TargetRegisterClass *RC) const {
 308   return RC != &AMDGPU::EXECRegRegClass;
 309 }
 310
 311 namespace llvm {
 312 namespace AMDGPU {
 313 // Helper function generated by tablegen.  We are wrapping this with
 314 // an SIInstrInfo function that reutrns bool rather than int.
 315 int isDS(uint16_t Opcode);
 316 }
 317 }
 318
 319 bool SIInstrInfo::isDS(uint16_t Opcode) const {
 320   return ::AMDGPU::isDS(Opcode) != -1;
 321 }
 322
 323 int SIInstrInfo::isMIMG(uint16_t Opcode) const {
 324   return get(Opcode).TSFlags & SIInstrFlags::MIMG;
 325 }
 326
 327 int SIInstrInfo::isSMRD(uint16_t Opcode) const {
 328   return get(Opcode).TSFlags & SIInstrFlags::SMRD;
 329 }
 330
 331 bool SIInstrInfo::isVOP1(uint16_t Opcode) const {
 332   return get(Opcode).TSFlags & SIInstrFlags::VOP1;
 333 }
 334
 335 bool SIInstrInfo::isVOP2(uint16_t Opcode) const {
 336   return get(Opcode).TSFlags & SIInstrFlags::VOP2;
 337 }
 338
 339 bool SIInstrInfo::isVOP3(uint16_t Opcode) const {
 340   return get(Opcode).TSFlags & SIInstrFlags::VOP3;
 341 }
 342
 343 bool SIInstrInfo::isVOPC(uint16_t Opcode) const {
 344   return get(Opcode).TSFlags & SIInstrFlags::VOPC;
 345 }
 346
 347 bool SIInstrInfo::isSALUInstr(const MachineInstr &MI) const {
 348   return get(MI.getOpcode()).TSFlags & SIInstrFlags::SALU;
 349 }
 350
 351 bool SIInstrInfo::isInlineConstant(const MachineOperand &MO) const {
 352   if(MO.isImm()) {
 353     return MO.getImm() >= -16 && MO.getImm() <= 64;
 354   }
 355   if (MO.isFPImm()) {
 356     return MO.getFPImm()->isExactlyValue(0.0)  ||
 357            MO.getFPImm()->isExactlyValue(0.5)  ||
 358            MO.getFPImm()->isExactlyValue(-0.5) ||
 359            MO.getFPImm()->isExactlyValue(1.0)  ||
 360            MO.getFPImm()->isExactlyValue(-1.0) ||
 361            MO.getFPImm()->isExactlyValue(2.0)  ||
 362            MO.getFPImm()->isExactlyValue(-2.0) ||
 363            MO.getFPImm()->isExactlyValue(4.0)  ||
 364            MO.getFPImm()->isExactlyValue(-4.0);
 365   }
 366   return false;
 367 }
 368
 369 bool SIInstrInfo::isLiteralConstant(const MachineOperand &MO) const {
 370   return (MO.isImm() || MO.isFPImm()) && !isInlineConstant(MO);
 371 }
 372
 373 bool SIInstrInfo::verifyInstruction(const MachineInstr *MI,
 374                                     StringRef &ErrInfo) const {
 375   uint16_t Opcode = MI->getOpcode();
 376   int Src0Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src0);
 377   int Src1Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src1);
 378   int Src2Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src2);
 379
 380   // Verify VOP*
 381   if (isVOP1(Opcode) || isVOP2(Opcode) || isVOP3(Opcode) || isVOPC(Opcode)) {
 382     unsigned ConstantBusCount = 0;
 383     unsigned SGPRUsed = AMDGPU::NoRegister;
 384     for (int i = 0, e = MI->getNumOperands(); i != e; ++i) {
 385       const MachineOperand &MO = MI->getOperand(i);
 386       if (MO.isReg() && MO.isUse() &&
 387           !TargetRegisterInfo::isVirtualRegister(MO.getReg())) {
 388
 389         // EXEC register uses the constant bus.
 390         if (!MO.isImplicit() && MO.getReg() == AMDGPU::EXEC)
 391           ++ConstantBusCount;
 392
 393         // SGPRs use the constant bus
 394         if (MO.getReg() == AMDGPU::M0 || MO.getReg() == AMDGPU::VCC ||
 395             (!MO.isImplicit() &&
 396             (AMDGPU::SGPR_32RegClass.contains(MO.getReg()) ||
 397             AMDGPU::SGPR_64RegClass.contains(MO.getReg())))) {
 398           if (SGPRUsed != MO.getReg()) {
 399             ++ConstantBusCount;
 400             SGPRUsed = MO.getReg();
 401           }
 402         }
 403       }
 404       // Literal constants use the constant bus.
 405       if (isLiteralConstant(MO))
 406         ++ConstantBusCount;
 407     }
 408     if (ConstantBusCount > 1) {
 409       ErrInfo = "VOP* instruction uses the constant bus more than once";
 410       return false;
 411     }
 412   }
 413
 414   // Verify SRC1 for VOP2 and VOPC
 415   if (Src1Idx != -1 && (isVOP2(Opcode) || isVOPC(Opcode))) {
 416     const MachineOperand &Src1 = MI->getOperand(Src1Idx);
 417     if (Src1.isImm() || Src1.isFPImm()) {
 418       ErrInfo = "VOP[2C] src1 cannot be an immediate.";
 419       return false;
 420     }
 421   }
 422
 423   // Verify VOP3
 424   if (isVOP3(Opcode)) {
 425     if (Src0Idx != -1 && isLiteralConstant(MI->getOperand(Src0Idx))) {
 426       ErrInfo = "VOP3 src0 cannot be a literal constant.";
 427       return false;
 428     }
 429     if (Src1Idx != -1 && isLiteralConstant(MI->getOperand(Src1Idx))) {
 430       ErrInfo = "VOP3 src1 cannot be a literal constant.";
 431       return false;
 432     }
 433     if (Src2Idx != -1 && isLiteralConstant(MI->getOperand(Src2Idx))) {
 434       ErrInfo = "VOP3 src2 cannot be a literal constant.";
 435       return false;
 436     }
 437   }
 438   return true;
 439 }
 440
 441 unsigned SIInstrInfo::getVALUOp(const MachineInstr &MI) {
 442   switch (MI.getOpcode()) {
 443   default: return AMDGPU::INSTRUCTION_LIST_END;
 444   case AMDGPU::REG_SEQUENCE: return AMDGPU::REG_SEQUENCE;
 445   case AMDGPU::COPY: return AMDGPU::COPY;
 446   case AMDGPU::PHI: return AMDGPU::PHI;
 447   case AMDGPU::S_ADD_I32: return AMDGPU::V_ADD_I32_e32;
 448   case AMDGPU::S_ADDC_U32: return AMDGPU::V_ADDC_U32_e32;
 449   case AMDGPU::S_SUB_I32: return AMDGPU::V_SUB_I32_e32;
 450   case AMDGPU::S_SUBB_U32: return AMDGPU::V_SUBB_U32_e32;
 451   case AMDGPU::S_ASHR_I32: return AMDGPU::V_ASHR_I32_e32;
 452   case AMDGPU::S_ASHR_I64: return AMDGPU::V_ASHR_I64;
 453   case AMDGPU::S_LSHL_B32: return AMDGPU::V_LSHL_B32_e32;
 454   case AMDGPU::S_LSHL_B64: return AMDGPU::V_LSHL_B64;
 455   case AMDGPU::S_LSHR_B32: return AMDGPU::V_LSHR_B32_e32;
 456   case AMDGPU::S_LSHR_B64: return AMDGPU::V_LSHR_B64;
 457   }
 458 }
 459
 460 bool SIInstrInfo::isSALUOpSupportedOnVALU(const MachineInstr &MI) const {
 461   return getVALUOp(MI) != AMDGPU::INSTRUCTION_LIST_END;
 462 }
 463
 464 const TargetRegisterClass *SIInstrInfo::getOpRegClass(const MachineInstr &MI,
 465                                                       unsigned OpNo) const {
 466   const MachineRegisterInfo &MRI = MI.getParent()->getParent()->getRegInfo();
 467   const MCInstrDesc &Desc = get(MI.getOpcode());
 468   if (MI.isVariadic() || OpNo >= Desc.getNumOperands() ||
 469       Desc.OpInfo[OpNo].RegClass == -1)
 470     return MRI.getRegClass(MI.getOperand(OpNo).getReg());
 471
 472   unsigned RCID = Desc.OpInfo[OpNo].RegClass;
 473   return RI.getRegClass(RCID);
 474 }
 475
 476 bool SIInstrInfo::canReadVGPR(const MachineInstr &MI, unsigned OpNo) const {
 477   switch (MI.getOpcode()) {
 478   case AMDGPU::COPY:
 479   case AMDGPU::REG_SEQUENCE:
 480     return RI.hasVGPRs(getOpRegClass(MI, 0));
 481   default:
 482     return RI.hasVGPRs(getOpRegClass(MI, OpNo));
 483   }
 484 }
 485
 486 void SIInstrInfo::legalizeOpWithMove(MachineInstr *MI, unsigned OpIdx) const {
 487   MachineBasicBlock::iterator I = MI;
 488   MachineOperand &MO = MI->getOperand(OpIdx);
 489   MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
 490   unsigned RCID = get(MI->getOpcode()).OpInfo[OpIdx].RegClass;
 491   const TargetRegisterClass *RC = RI.getRegClass(RCID);
 492   unsigned Opcode = AMDGPU::V_MOV_B32_e32;
 493   if (MO.isReg()) {
 494     Opcode = AMDGPU::COPY;
 495   } else if (RI.isSGPRClass(RC)) {
 496     Opcode = AMDGPU::S_MOV_B32;
 497   }
 498
 499   const TargetRegisterClass *VRC = RI.getEquivalentVGPRClass(RC);
 500   unsigned Reg = MRI.createVirtualRegister(VRC);
 501   BuildMI(*MI->getParent(), I, MI->getParent()->findDebugLoc(I), get(Opcode),
 502           Reg).addOperand(MO);
 503   MO.ChangeToRegister(Reg, false);
 504 }
 505
 506 void SIInstrInfo::legalizeOperands(MachineInstr *MI) const {
 507   MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
 508   int Src0Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
 509                                            AMDGPU::OpName::src0);
 510   int Src1Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
 511                                            AMDGPU::OpName::src1);
 512   int Src2Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
 513                                            AMDGPU::OpName::src2);
 514
 515   // Legalize VOP2
 516   if (isVOP2(MI->getOpcode()) && Src1Idx != -1) {
 517     MachineOperand &Src0 = MI->getOperand(Src0Idx);
 518     MachineOperand &Src1 = MI->getOperand(Src1Idx);
 519
 520     // If the instruction implicitly reads VCC, we can't have any SGPR operands,
 521     // so move any.
 522     bool ReadsVCC = MI->readsRegister(AMDGPU::VCC, &RI);
 523     if (ReadsVCC && Src0.isReg() &&
 524         RI.isSGPRClass(MRI.getRegClass(Src0.getReg()))) {
 525       legalizeOpWithMove(MI, Src0Idx);
 526       return;
 527     }
 528
 529     if (ReadsVCC && Src1.isReg() &&
 530         RI.isSGPRClass(MRI.getRegClass(Src1.getReg()))) {
 531       legalizeOpWithMove(MI, Src1Idx);
 532       return;
 533     }
 534
 535     // Legalize VOP2 instructions where src1 is not a VGPR. An SGPR input must
 536     // be the first operand, and there can only be one.
 537     if (Src1.isImm() || Src1.isFPImm() ||
 538         (Src1.isReg() && RI.isSGPRClass(MRI.getRegClass(Src1.getReg())))) {
 539       if (MI->isCommutable()) {
 540         if (commuteInstruction(MI))
 541           return;
 542       }
 543       legalizeOpWithMove(MI, Src1Idx);
 544     }
 545   }
 546
 547   // XXX - Do any VOP3 instructions read VCC?
 548   // Legalize VOP3
 549   if (isVOP3(MI->getOpcode())) {
 550     int VOP3Idx[3] = {Src0Idx, Src1Idx, Src2Idx};
 551     unsigned SGPRReg = AMDGPU::NoRegister;
 552     for (unsigned i = 0; i < 3; ++i) {
 553       int Idx = VOP3Idx[i];
 554       if (Idx == -1)
 555         continue;
 556       MachineOperand &MO = MI->getOperand(Idx);
 557
 558       if (MO.isReg()) {
 559         if (!RI.isSGPRClass(MRI.getRegClass(MO.getReg())))
 560           continue; // VGPRs are legal
 561
 562         assert(MO.getReg() != AMDGPU::SCC && "SCC operand to VOP3 instruction");
 563
 564         if (SGPRReg == AMDGPU::NoRegister || SGPRReg == MO.getReg()) {
 565           SGPRReg = MO.getReg();
 566           // We can use one SGPR in each VOP3 instruction.
 567           continue;
 568         }
 569       } else if (!isLiteralConstant(MO)) {
 570         // If it is not a register and not a literal constant, then it must be
 571         // an inline constant which is always legal.
 572         continue;
 573       }
 574       // If we make it this far, then the operand is not legal and we must
 575       // legalize it.
 576       legalizeOpWithMove(MI, Idx);
 577     }
 578   }
 579
 580   // Legalize REG_SEQUENCE
 581   // The register class of the operands much be the same type as the register
 582   // class of the output.
 583   if (MI->getOpcode() == AMDGPU::REG_SEQUENCE) {
 584     const TargetRegisterClass *RC = NULL, *SRC = NULL, *VRC = NULL;
 585     for (unsigned i = 1, e = MI->getNumOperands(); i != e; i+=2) {
 586       if (!MI->getOperand(i).isReg() ||
 587           !TargetRegisterInfo::isVirtualRegister(MI->getOperand(i).getReg()))
 588         continue;
 589       const TargetRegisterClass *OpRC =
 590               MRI.getRegClass(MI->getOperand(i).getReg());
 591       if (RI.hasVGPRs(OpRC)) {
 592         VRC = OpRC;
 593       } else {
 594         SRC = OpRC;
 595       }
 596     }
 597
 598     // If any of the operands are VGPR registers, then they all most be
 599     // otherwise we will create illegal VGPR->SGPR copies when legalizing
 600     // them.
 601     if (VRC || !RI.isSGPRClass(getOpRegClass(*MI, 0))) {
 602       if (!VRC) {
 603         assert(SRC);
 604         VRC = RI.getEquivalentVGPRClass(SRC);
 605       }
 606       RC = VRC;
 607     } else {
 608       RC = SRC;
 609     }
 610
 611     // Update all the operands so they have the same type.
 612     for (unsigned i = 1, e = MI->getNumOperands(); i != e; i+=2) {
 613       if (!MI->getOperand(i).isReg() ||
 614           !TargetRegisterInfo::isVirtualRegister(MI->getOperand(i).getReg()))
 615         continue;
 616       unsigned DstReg = MRI.createVirtualRegister(RC);
 617       BuildMI(*MI->getParent(), MI, MI->getDebugLoc(),
 618               get(AMDGPU::COPY), DstReg)
 619               .addOperand(MI->getOperand(i));
 620       MI->getOperand(i).setReg(DstReg);
 621     }
 622   }
 623 }
 624
 625 void SIInstrInfo::moveToVALU(MachineInstr &TopInst) const {
 626   SmallVector<MachineInstr *, 128> Worklist;
 627   Worklist.push_back(&TopInst);
 628
 629   while (!Worklist.empty()) {
 630     MachineInstr *Inst = Worklist.pop_back_val();
 631     unsigned NewOpcode = getVALUOp(*Inst);
 632     if (NewOpcode == AMDGPU::INSTRUCTION_LIST_END)
 633       continue;
 634
 635     MachineRegisterInfo &MRI = Inst->getParent()->getParent()->getRegInfo();
 636
 637     // Use the new VALU Opcode.
 638     const MCInstrDesc &NewDesc = get(NewOpcode);
 639     Inst->setDesc(NewDesc);
 640
 641     // Remove any references to SCC. Vector instructions can't read from it, and
 642     // We're just about to add the implicit use / defs of VCC, and we don't want
 643     // both.
 644     for (unsigned i = Inst->getNumOperands() - 1; i > 0; --i) {
 645       MachineOperand &Op = Inst->getOperand(i);
 646       if (Op.isReg() && Op.getReg() == AMDGPU::SCC)
 647         Inst->RemoveOperand(i);
 648     }
 649
 650     // Add the implict and explicit register definitions.
 651     if (NewDesc.ImplicitUses) {
 652       for (unsigned i = 0; NewDesc.ImplicitUses[i]; ++i) {
 653         unsigned Reg = NewDesc.ImplicitUses[i];
 654         Inst->addOperand(MachineOperand::CreateReg(Reg, false, true));
 655       }
 656     }
 657
 658     if (NewDesc.ImplicitDefs) {
 659       for (unsigned i = 0; NewDesc.ImplicitDefs[i]; ++i) {
 660         unsigned Reg = NewDesc.ImplicitDefs[i];
 661         Inst->addOperand(MachineOperand::CreateReg(Reg, true, true));
 662       }
 663     }
 664
 665     legalizeOperands(Inst);
 666
 667     // Update the destination register class.
 668     const TargetRegisterClass *NewDstRC = getOpRegClass(*Inst, 0);
 669
 670     switch (Inst->getOpcode()) {
 671       // For target instructions, getOpRegClass just returns the virtual
 672       // register class associated with the operand, so we need to find an
 673       // equivalent VGPR register class in order to move the instruction to the
 674       // VALU.
 675     case AMDGPU::COPY:
 676     case AMDGPU::PHI:
 677     case AMDGPU::REG_SEQUENCE:
 678       if (RI.hasVGPRs(NewDstRC))
 679         continue;
 680       NewDstRC = RI.getEquivalentVGPRClass(NewDstRC);
 681       if (!NewDstRC)
 682         continue;
 683       break;
 684     default:
 685       break;
 686     }
 687
 688     unsigned DstReg = Inst->getOperand(0).getReg();
 689     unsigned NewDstReg = MRI.createVirtualRegister(NewDstRC);
 690     MRI.replaceRegWith(DstReg, NewDstReg);
 691
 692     for (MachineRegisterInfo::use_iterator I = MRI.use_begin(NewDstReg),
 693            E = MRI.use_end(); I != E; ++I) {
 694       MachineInstr &UseMI = *I;
 695       if (!canReadVGPR(UseMI, I.getOperandNo())) {
 696         Worklist.push_back(&UseMI);
 697       }
 698     }
 699   }
 700 }
 701
 702 //===----------------------------------------------------------------------===//
 703 // Indirect addressing callbacks
 704 //===----------------------------------------------------------------------===//
 705
 706 unsigned SIInstrInfo::calculateIndirectAddress(unsigned RegIndex,
 707                                                  unsigned Channel) const {
 708   assert(Channel == 0);
 709   return RegIndex;
 710 }
 711
 712 const TargetRegisterClass *SIInstrInfo::getIndirectAddrRegClass() const {
 713   return &AMDGPU::VReg_32RegClass;
 714 }
 715
 716 MachineInstrBuilder SIInstrInfo::buildIndirectWrite(
 717                                    MachineBasicBlock *MBB,
 718                                    MachineBasicBlock::iterator I,
 719                                    unsigned ValueReg,
 720                                    unsigned Address, unsigned OffsetReg) const {
 721   const DebugLoc &DL = MBB->findDebugLoc(I);
 722   unsigned IndirectBaseReg = AMDGPU::VReg_32RegClass.getRegister(
 723                                       getIndirectIndexBegin(*MBB->getParent()));
 724
 725   return BuildMI(*MBB, I, DL, get(AMDGPU::SI_INDIRECT_DST_V1))
 726           .addReg(IndirectBaseReg, RegState::Define)
 727           .addOperand(I->getOperand(0))
 728           .addReg(IndirectBaseReg)
 729           .addReg(OffsetReg)
 730           .addImm(0)
 731           .addReg(ValueReg);
 732 }
 733
 734 MachineInstrBuilder SIInstrInfo::buildIndirectRead(
 735                                    MachineBasicBlock *MBB,
 736                                    MachineBasicBlock::iterator I,
 737                                    unsigned ValueReg,
 738                                    unsigned Address, unsigned OffsetReg) const {
 739   const DebugLoc &DL = MBB->findDebugLoc(I);
 740   unsigned IndirectBaseReg = AMDGPU::VReg_32RegClass.getRegister(
 741                                       getIndirectIndexBegin(*MBB->getParent()));
 742
 743   return BuildMI(*MBB, I, DL, get(AMDGPU::SI_INDIRECT_SRC))
 744           .addOperand(I->getOperand(0))
 745           .addOperand(I->getOperand(1))
 746           .addReg(IndirectBaseReg)
 747           .addReg(OffsetReg)
 748           .addImm(0);
 749
 750 }
 751
 752 void SIInstrInfo::reserveIndirectRegisters(BitVector &Reserved,
 753                                             const MachineFunction &MF) const {
 754   int End = getIndirectIndexEnd(MF);
 755   int Begin = getIndirectIndexBegin(MF);
 756
 757   if (End == -1)
 758     return;
 759
 760
 761   for (int Index = Begin; Index <= End; ++Index)
 762     Reserved.set(AMDGPU::VReg_32RegClass.getRegister(Index));
 763
 764   for (int Index = std::max(0, Begin - 1); Index <= End; ++Index)
 765     Reserved.set(AMDGPU::VReg_64RegClass.getRegister(Index));
 766
 767   for (int Index = std::max(0, Begin - 2); Index <= End; ++Index)
 768     Reserved.set(AMDGPU::VReg_96RegClass.getRegister(Index));
 769
 770   for (int Index = std::max(0, Begin - 3); Index <= End; ++Index)
 771     Reserved.set(AMDGPU::VReg_128RegClass.getRegister(Index));
 772
 773   for (int Index = std::max(0, Begin - 7); Index <= End; ++Index)
 774     Reserved.set(AMDGPU::VReg_256RegClass.getRegister(Index));
 775
 776   for (int Index = std::max(0, Begin - 15); Index <= End; ++Index)
 777     Reserved.set(AMDGPU::VReg_512RegClass.getRegister(Index));
 778 }