lib/Target/R600/SIInstrInfo.cpp

   1 //===-- SIInstrInfo.cpp - SI Instruction Information  ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief SI Implementation of TargetInstrInfo.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15
  16 #include "SIInstrInfo.h"
  17 #include "AMDGPUTargetMachine.h"
  18 #include "SIDefines.h"
  19 #include "SIMachineFunctionInfo.h"
  20 #include "llvm/CodeGen/MachineInstrBuilder.h"
  21 #include "llvm/CodeGen/MachineRegisterInfo.h"
  22 #include "llvm/IR/Function.h"
  23 #include "llvm/MC/MCInstrDesc.h"
  24
  25 using namespace llvm;
  26
  27 SIInstrInfo::SIInstrInfo(const AMDGPUSubtarget &st)
  28   : AMDGPUInstrInfo(st),
  29     RI(st) { }
  30
  31 //===----------------------------------------------------------------------===//
  32 // TargetInstrInfo callbacks
  33 //===----------------------------------------------------------------------===//
  34
  35 void
  36 SIInstrInfo::copyPhysReg(MachineBasicBlock &MBB,
  37                          MachineBasicBlock::iterator MI, DebugLoc DL,
  38                          unsigned DestReg, unsigned SrcReg,
  39                          bool KillSrc) const {
  40
  41   // If we are trying to copy to or from SCC, there is a bug somewhere else in
  42   // the backend.  While it may be theoretically possible to do this, it should
  43   // never be necessary.
  44   assert(DestReg != AMDGPU::SCC && SrcReg != AMDGPU::SCC);
  45
  46   static const int16_t Sub0_15[] = {
  47     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3,
  48     AMDGPU::sub4, AMDGPU::sub5, AMDGPU::sub6, AMDGPU::sub7,
  49     AMDGPU::sub8, AMDGPU::sub9, AMDGPU::sub10, AMDGPU::sub11,
  50     AMDGPU::sub12, AMDGPU::sub13, AMDGPU::sub14, AMDGPU::sub15, 0
  51   };
  52
  53   static const int16_t Sub0_7[] = {
  54     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3,
  55     AMDGPU::sub4, AMDGPU::sub5, AMDGPU::sub6, AMDGPU::sub7, 0
  56   };
  57
  58   static const int16_t Sub0_3[] = {
  59     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3, 0
  60   };
  61
  62   static const int16_t Sub0_2[] = {
  63     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, 0
  64   };
  65
  66   static const int16_t Sub0_1[] = {
  67     AMDGPU::sub0, AMDGPU::sub1, 0
  68   };
  69
  70   unsigned Opcode;
  71   const int16_t *SubIndices;
  72
  73   if (AMDGPU::M0 == DestReg) {
  74     // Check if M0 isn't already set to this value
  75     for (MachineBasicBlock::reverse_iterator E = MBB.rend(),
  76       I = MachineBasicBlock::reverse_iterator(MI); I != E; ++I) {
  77
  78       if (!I->definesRegister(AMDGPU::M0))
  79         continue;
  80
  81       unsigned Opc = I->getOpcode();
  82       if (Opc != TargetOpcode::COPY && Opc != AMDGPU::S_MOV_B32)
  83         break;
  84
  85       if (!I->readsRegister(SrcReg))
  86         break;
  87
  88       // The copy isn't necessary
  89       return;
  90     }
  91   }
  92
  93   if (AMDGPU::SReg_32RegClass.contains(DestReg)) {
  94     assert(AMDGPU::SReg_32RegClass.contains(SrcReg));
  95     BuildMI(MBB, MI, DL, get(AMDGPU::S_MOV_B32), DestReg)
  96             .addReg(SrcReg, getKillRegState(KillSrc));
  97     return;
  98
  99   } else if (AMDGPU::SReg_64RegClass.contains(DestReg)) {
 100     assert(AMDGPU::SReg_64RegClass.contains(SrcReg));
 101     BuildMI(MBB, MI, DL, get(AMDGPU::S_MOV_B64), DestReg)
 102             .addReg(SrcReg, getKillRegState(KillSrc));
 103     return;
 104
 105   } else if (AMDGPU::SReg_128RegClass.contains(DestReg)) {
 106     assert(AMDGPU::SReg_128RegClass.contains(SrcReg));
 107     Opcode = AMDGPU::S_MOV_B32;
 108     SubIndices = Sub0_3;
 109
 110   } else if (AMDGPU::SReg_256RegClass.contains(DestReg)) {
 111     assert(AMDGPU::SReg_256RegClass.contains(SrcReg));
 112     Opcode = AMDGPU::S_MOV_B32;
 113     SubIndices = Sub0_7;
 114
 115   } else if (AMDGPU::SReg_512RegClass.contains(DestReg)) {
 116     assert(AMDGPU::SReg_512RegClass.contains(SrcReg));
 117     Opcode = AMDGPU::S_MOV_B32;
 118     SubIndices = Sub0_15;
 119
 120   } else if (AMDGPU::VReg_32RegClass.contains(DestReg)) {
 121     assert(AMDGPU::VReg_32RegClass.contains(SrcReg) ||
 122            AMDGPU::SReg_32RegClass.contains(SrcReg));
 123     BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DestReg)
 124             .addReg(SrcReg, getKillRegState(KillSrc));
 125     return;
 126
 127   } else if (AMDGPU::VReg_64RegClass.contains(DestReg)) {
 128     assert(AMDGPU::VReg_64RegClass.contains(SrcReg) ||
 129            AMDGPU::SReg_64RegClass.contains(SrcReg));
 130     Opcode = AMDGPU::V_MOV_B32_e32;
 131     SubIndices = Sub0_1;
 132
 133   } else if (AMDGPU::VReg_96RegClass.contains(DestReg)) {
 134     assert(AMDGPU::VReg_96RegClass.contains(SrcReg));
 135     Opcode = AMDGPU::V_MOV_B32_e32;
 136     SubIndices = Sub0_2;
 137
 138   } else if (AMDGPU::VReg_128RegClass.contains(DestReg)) {
 139     assert(AMDGPU::VReg_128RegClass.contains(SrcReg) ||
 140            AMDGPU::SReg_128RegClass.contains(SrcReg));
 141     Opcode = AMDGPU::V_MOV_B32_e32;
 142     SubIndices = Sub0_3;
 143
 144   } else if (AMDGPU::VReg_256RegClass.contains(DestReg)) {
 145     assert(AMDGPU::VReg_256RegClass.contains(SrcReg) ||
 146            AMDGPU::SReg_256RegClass.contains(SrcReg));
 147     Opcode = AMDGPU::V_MOV_B32_e32;
 148     SubIndices = Sub0_7;
 149
 150   } else if (AMDGPU::VReg_512RegClass.contains(DestReg)) {
 151     assert(AMDGPU::VReg_512RegClass.contains(SrcReg) ||
 152            AMDGPU::SReg_512RegClass.contains(SrcReg));
 153     Opcode = AMDGPU::V_MOV_B32_e32;
 154     SubIndices = Sub0_15;
 155
 156   } else {
 157     llvm_unreachable("Can't copy register!");
 158   }
 159
 160   while (unsigned SubIdx = *SubIndices++) {
 161     MachineInstrBuilder Builder = BuildMI(MBB, MI, DL,
 162       get(Opcode), RI.getSubReg(DestReg, SubIdx));
 163
 164     Builder.addReg(RI.getSubReg(SrcReg, SubIdx), getKillRegState(KillSrc));
 165
 166     if (*SubIndices)
 167       Builder.addReg(DestReg, RegState::Define | RegState::Implicit);
 168   }
 169 }
 170
 171 unsigned SIInstrInfo::commuteOpcode(unsigned Opcode) const {
 172   int NewOpc;
 173
 174   // Try to map original to commuted opcode
 175   if ((NewOpc = AMDGPU::getCommuteRev(Opcode)) != -1)
 176     return NewOpc;
 177
 178   // Try to map commuted to original opcode
 179   if ((NewOpc = AMDGPU::getCommuteOrig(Opcode)) != -1)
 180     return NewOpc;
 181
 182   return Opcode;
 183 }
 184
 185 void SIInstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
 186                                       MachineBasicBlock::iterator MI,
 187                                       unsigned SrcReg, bool isKill,
 188                                       int FrameIndex,
 189                                       const TargetRegisterClass *RC,
 190                                       const TargetRegisterInfo *TRI) const {
 191   MachineFunction *MF = MBB.getParent();
 192   SIMachineFunctionInfo *MFI = MF->getInfo<SIMachineFunctionInfo>();
 193   MachineRegisterInfo &MRI = MF->getRegInfo();
 194   DebugLoc DL = MBB.findDebugLoc(MI);
 195   unsigned KillFlag = isKill ? RegState::Kill : 0;
 196
 197   if (RI.hasVGPRs(RC)) {
 198     LLVMContext &Ctx = MF->getFunction()->getContext();
 199     Ctx.emitError("SIInstrInfo::storeRegToStackSlot - Can't spill VGPR!");
 200     BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), AMDGPU::VGPR0)
 201             .addReg(SrcReg);
 202   } else if (TRI->getCommonSubClass(RC, &AMDGPU::SGPR_32RegClass)) {
 203     unsigned Lane = MFI->SpillTracker.reserveLanes(MRI, MF);
 204     unsigned TgtReg = MFI->SpillTracker.LaneVGPR;
 205
 206     BuildMI(MBB, MI, DL, get(AMDGPU::V_WRITELANE_B32), TgtReg)
 207             .addReg(SrcReg, KillFlag)
 208             .addImm(Lane);
 209     MFI->SpillTracker.addSpilledReg(FrameIndex, TgtReg, Lane);
 210   } else if (RI.isSGPRClass(RC)) {
 211     // We are only allowed to create one new instruction when spilling
 212     // registers, so we need to use pseudo instruction for vector
 213     // registers.
 214     //
 215     // Reserve a spot in the spill tracker for each sub-register of
 216     // the vector register.
 217     unsigned NumSubRegs = RC->getSize() / 4;
 218     unsigned FirstLane = MFI->SpillTracker.reserveLanes(MRI, MF, NumSubRegs);
 219     MFI->SpillTracker.addSpilledReg(FrameIndex, MFI->SpillTracker.LaneVGPR,
 220                                     FirstLane);
 221
 222     unsigned Opcode;
 223     switch (RC->getSize() * 8) {
 224     case 64:  Opcode = AMDGPU::SI_SPILL_S64_SAVE;  break;
 225     case 128: Opcode = AMDGPU::SI_SPILL_S128_SAVE; break;
 226     case 256: Opcode = AMDGPU::SI_SPILL_S256_SAVE; break;
 227     case 512: Opcode = AMDGPU::SI_SPILL_S512_SAVE; break;
 228     default: llvm_unreachable("Cannot spill register class");
 229     }
 230
 231     BuildMI(MBB, MI, DL, get(Opcode), MFI->SpillTracker.LaneVGPR)
 232             .addReg(SrcReg)
 233             .addImm(FrameIndex);
 234   } else {
 235     llvm_unreachable("VGPR spilling not supported");
 236   }
 237 }
 238
 239 void SIInstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
 240                                        MachineBasicBlock::iterator MI,
 241                                        unsigned DestReg, int FrameIndex,
 242                                        const TargetRegisterClass *RC,
 243                                        const TargetRegisterInfo *TRI) const {
 244   MachineFunction *MF = MBB.getParent();
 245   SIMachineFunctionInfo *MFI = MF->getInfo<SIMachineFunctionInfo>();
 246   DebugLoc DL = MBB.findDebugLoc(MI);
 247
 248   if (RI.hasVGPRs(RC)) {
 249     LLVMContext &Ctx = MF->getFunction()->getContext();
 250     Ctx.emitError("SIInstrInfo::loadRegToStackSlot - Can't retrieve spilled VGPR!");
 251     BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DestReg)
 252             .addImm(0);
 253   } else if (RI.isSGPRClass(RC)){
 254     unsigned Opcode;
 255     switch(RC->getSize() * 8) {
 256     case 32:  Opcode = AMDGPU::SI_SPILL_S32_RESTORE; break;
 257     case 64:  Opcode = AMDGPU::SI_SPILL_S64_RESTORE;  break;
 258     case 128: Opcode = AMDGPU::SI_SPILL_S128_RESTORE; break;
 259     case 256: Opcode = AMDGPU::SI_SPILL_S256_RESTORE; break;
 260     case 512: Opcode = AMDGPU::SI_SPILL_S512_RESTORE; break;
 261     default: llvm_unreachable("Cannot spill register class");
 262     }
 263
 264     SIMachineFunctionInfo::SpilledReg Spill =
 265         MFI->SpillTracker.getSpilledReg(FrameIndex);
 266
 267     BuildMI(MBB, MI, DL, get(Opcode), DestReg)
 268             .addReg(Spill.VGPR)
 269             .addImm(FrameIndex);
 270   } else {
 271     llvm_unreachable("VGPR spilling not supported");
 272   }
 273 }
 274
 275 static unsigned getNumSubRegsForSpillOp(unsigned Op) {
 276
 277   switch (Op) {
 278   case AMDGPU::SI_SPILL_S512_SAVE:
 279   case AMDGPU::SI_SPILL_S512_RESTORE:
 280     return 16;
 281   case AMDGPU::SI_SPILL_S256_SAVE:
 282   case AMDGPU::SI_SPILL_S256_RESTORE:
 283     return 8;
 284   case AMDGPU::SI_SPILL_S128_SAVE:
 285   case AMDGPU::SI_SPILL_S128_RESTORE:
 286     return 4;
 287   case AMDGPU::SI_SPILL_S64_SAVE:
 288   case AMDGPU::SI_SPILL_S64_RESTORE:
 289     return 2;
 290   case AMDGPU::SI_SPILL_S32_RESTORE:
 291     return 1;
 292   default: llvm_unreachable("Invalid spill opcode");
 293   }
 294 }
 295
 296 void SIInstrInfo::insertNOPs(MachineBasicBlock::iterator MI,
 297                              int Count) const {
 298   while (Count > 0) {
 299     int Arg;
 300     if (Count >= 8)
 301       Arg = 7;
 302     else
 303       Arg = Count - 1;
 304     Count -= 8;
 305     BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(AMDGPU::S_NOP))
 306             .addImm(Arg);
 307   }
 308 }
 309
 310 bool SIInstrInfo::expandPostRAPseudo(MachineBasicBlock::iterator MI) const {
 311   SIMachineFunctionInfo *MFI =
 312       MI->getParent()->getParent()->getInfo<SIMachineFunctionInfo>();
 313   MachineBasicBlock &MBB = *MI->getParent();
 314   DebugLoc DL = MBB.findDebugLoc(MI);
 315   switch (MI->getOpcode()) {
 316   default: return AMDGPUInstrInfo::expandPostRAPseudo(MI);
 317
 318   // SGPR register spill
 319   case AMDGPU::SI_SPILL_S512_SAVE:
 320   case AMDGPU::SI_SPILL_S256_SAVE:
 321   case AMDGPU::SI_SPILL_S128_SAVE:
 322   case AMDGPU::SI_SPILL_S64_SAVE: {
 323     unsigned NumSubRegs = getNumSubRegsForSpillOp(MI->getOpcode());
 324     unsigned FrameIndex = MI->getOperand(2).getImm();
 325
 326     for (unsigned i = 0, e = NumSubRegs; i < e; ++i) {
 327       SIMachineFunctionInfo::SpilledReg Spill;
 328       unsigned SubReg = RI.getPhysRegSubReg(MI->getOperand(1).getReg(),
 329                                             &AMDGPU::SGPR_32RegClass, i);
 330       Spill = MFI->SpillTracker.getSpilledReg(FrameIndex);
 331
 332       BuildMI(MBB, MI, DL, get(AMDGPU::V_WRITELANE_B32),
 333               MI->getOperand(0).getReg())
 334               .addReg(SubReg)
 335               .addImm(Spill.Lane + i);
 336     }
 337     MI->eraseFromParent();
 338     break;
 339   }
 340
 341   // SGPR register restore
 342   case AMDGPU::SI_SPILL_S512_RESTORE:
 343   case AMDGPU::SI_SPILL_S256_RESTORE:
 344   case AMDGPU::SI_SPILL_S128_RESTORE:
 345   case AMDGPU::SI_SPILL_S64_RESTORE:
 346   case AMDGPU::SI_SPILL_S32_RESTORE: {
 347     unsigned NumSubRegs = getNumSubRegsForSpillOp(MI->getOpcode());
 348
 349     for (unsigned i = 0, e = NumSubRegs; i < e; ++i) {
 350       SIMachineFunctionInfo::SpilledReg Spill;
 351       unsigned FrameIndex = MI->getOperand(2).getImm();
 352       unsigned SubReg = RI.getPhysRegSubReg(MI->getOperand(0).getReg(),
 353                                    &AMDGPU::SGPR_32RegClass, i);
 354       Spill = MFI->SpillTracker.getSpilledReg(FrameIndex);
 355
 356       BuildMI(MBB, MI, DL, get(AMDGPU::V_READLANE_B32), SubReg)
 357               .addReg(MI->getOperand(1).getReg())
 358               .addImm(Spill.Lane + i);
 359     }
 360     insertNOPs(MI, 3);
 361     MI->eraseFromParent();
 362     break;
 363   }
 364   }
 365   return true;
 366 }
 367
 368 MachineInstr *SIInstrInfo::commuteInstruction(MachineInstr *MI,
 369                                               bool NewMI) const {
 370
 371   MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
 372   if (MI->getNumOperands() < 3 || !MI->getOperand(1).isReg())
 373     return nullptr;
 374
 375   // Cannot commute VOP2 if src0 is SGPR.
 376   if (isVOP2(MI->getOpcode()) && MI->getOperand(1).isReg() &&
 377       RI.isSGPRClass(MRI.getRegClass(MI->getOperand(1).getReg())))
 378    return nullptr;
 379
 380   if (!MI->getOperand(2).isReg()) {
 381     // XXX: Commute instructions with FPImm operands
 382     if (NewMI || MI->getOperand(2).isFPImm() ||
 383        (!isVOP2(MI->getOpcode()) && !isVOP3(MI->getOpcode()))) {
 384       return nullptr;
 385     }
 386
 387     // XXX: Commute VOP3 instructions with abs and neg set.
 388     if (isVOP3(MI->getOpcode()) &&
 389         (MI->getOperand(AMDGPU::getNamedOperandIdx(MI->getOpcode(),
 390                         AMDGPU::OpName::abs)).getImm() ||
 391          MI->getOperand(AMDGPU::getNamedOperandIdx(MI->getOpcode(),
 392                         AMDGPU::OpName::neg)).getImm()))
 393       return nullptr;
 394
 395     unsigned Reg = MI->getOperand(1).getReg();
 396     unsigned SubReg = MI->getOperand(1).getSubReg();
 397     MI->getOperand(1).ChangeToImmediate(MI->getOperand(2).getImm());
 398     MI->getOperand(2).ChangeToRegister(Reg, false);
 399     MI->getOperand(2).setSubReg(SubReg);
 400   } else {
 401     MI = TargetInstrInfo::commuteInstruction(MI, NewMI);
 402   }
 403
 404   if (MI)
 405     MI->setDesc(get(commuteOpcode(MI->getOpcode())));
 406
 407   return MI;
 408 }
 409
 410 MachineInstr *SIInstrInfo::buildMovInstr(MachineBasicBlock *MBB,
 411                                          MachineBasicBlock::iterator I,
 412                                          unsigned DstReg,
 413                                          unsigned SrcReg) const {
 414   return BuildMI(*MBB, I, MBB->findDebugLoc(I), get(AMDGPU::V_MOV_B32_e32),
 415                  DstReg) .addReg(SrcReg);
 416 }
 417
 418 bool SIInstrInfo::isMov(unsigned Opcode) const {
 419   switch(Opcode) {
 420   default: return false;
 421   case AMDGPU::S_MOV_B32:
 422   case AMDGPU::S_MOV_B64:
 423   case AMDGPU::V_MOV_B32_e32:
 424   case AMDGPU::V_MOV_B32_e64:
 425     return true;
 426   }
 427 }
 428
 429 bool
 430 SIInstrInfo::isSafeToMoveRegClassDefs(const TargetRegisterClass *RC) const {
 431   return RC != &AMDGPU::EXECRegRegClass;
 432 }
 433
 434 bool
 435 SIInstrInfo::isTriviallyReMaterializable(const MachineInstr *MI,
 436                                          AliasAnalysis *AA) const {
 437   switch(MI->getOpcode()) {
 438   default: return AMDGPUInstrInfo::isTriviallyReMaterializable(MI, AA);
 439   case AMDGPU::S_MOV_B32:
 440   case AMDGPU::S_MOV_B64:
 441   case AMDGPU::V_MOV_B32_e32:
 442     return MI->getOperand(1).isImm();
 443   }
 444 }
 445
 446 namespace llvm {
 447 namespace AMDGPU {
 448 // Helper function generated by tablegen.  We are wrapping this with
 449 // an SIInstrInfo function that reutrns bool rather than int.
 450 int isDS(uint16_t Opcode);
 451 }
 452 }
 453
 454 bool SIInstrInfo::isDS(uint16_t Opcode) const {
 455   return ::AMDGPU::isDS(Opcode) != -1;
 456 }
 457
 458 int SIInstrInfo::isMIMG(uint16_t Opcode) const {
 459   return get(Opcode).TSFlags & SIInstrFlags::MIMG;
 460 }
 461
 462 int SIInstrInfo::isSMRD(uint16_t Opcode) const {
 463   return get(Opcode).TSFlags & SIInstrFlags::SMRD;
 464 }
 465
 466 bool SIInstrInfo::isVOP1(uint16_t Opcode) const {
 467   return get(Opcode).TSFlags & SIInstrFlags::VOP1;
 468 }
 469
 470 bool SIInstrInfo::isVOP2(uint16_t Opcode) const {
 471   return get(Opcode).TSFlags & SIInstrFlags::VOP2;
 472 }
 473
 474 bool SIInstrInfo::isVOP3(uint16_t Opcode) const {
 475   return get(Opcode).TSFlags & SIInstrFlags::VOP3;
 476 }
 477
 478 bool SIInstrInfo::isVOPC(uint16_t Opcode) const {
 479   return get(Opcode).TSFlags & SIInstrFlags::VOPC;
 480 }
 481
 482 bool SIInstrInfo::isSALUInstr(const MachineInstr &MI) const {
 483   return get(MI.getOpcode()).TSFlags & SIInstrFlags::SALU;
 484 }
 485
 486 bool SIInstrInfo::isInlineConstant(const APInt &Imm) const {
 487   int32_t Val = Imm.getSExtValue();
 488   if (Val >= -16 && Val <= 64)
 489     return true;
 490
 491   // The actual type of the operand does not seem to matter as long
 492   // as the bits match one of the inline immediate values.  For example:
 493   //
 494   // -nan has the hexadecimal encoding of 0xfffffffe which is -2 in decimal,
 495   // so it is a legal inline immediate.
 496   //
 497   // 1065353216 has the hexadecimal encoding 0x3f800000 which is 1.0f in
 498   // floating-point, so it is a legal inline immediate.
 499
 500   return (APInt::floatToBits(0.0f) == Imm) ||
 501          (APInt::floatToBits(1.0f) == Imm) ||
 502          (APInt::floatToBits(-1.0f) == Imm) ||
 503          (APInt::floatToBits(0.5f) == Imm) ||
 504          (APInt::floatToBits(-0.5f) == Imm) ||
 505          (APInt::floatToBits(2.0f) == Imm) ||
 506          (APInt::floatToBits(-2.0f) == Imm) ||
 507          (APInt::floatToBits(4.0f) == Imm) ||
 508          (APInt::floatToBits(-4.0f) == Imm);
 509 }
 510
 511 bool SIInstrInfo::isInlineConstant(const MachineOperand &MO) const {
 512   if (MO.isImm())
 513     return isInlineConstant(APInt(32, MO.getImm(), true));
 514
 515   if (MO.isFPImm()) {
 516     APFloat FpImm = MO.getFPImm()->getValueAPF();
 517     return isInlineConstant(FpImm.bitcastToAPInt());
 518   }
 519
 520   return false;
 521 }
 522
 523 bool SIInstrInfo::isLiteralConstant(const MachineOperand &MO) const {
 524   return (MO.isImm() || MO.isFPImm()) && !isInlineConstant(MO);
 525 }
 526
 527 bool SIInstrInfo::verifyInstruction(const MachineInstr *MI,
 528                                     StringRef &ErrInfo) const {
 529   uint16_t Opcode = MI->getOpcode();
 530   int Src0Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src0);
 531   int Src1Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src1);
 532   int Src2Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src2);
 533
 534   // Make sure the number of operands is correct.
 535   const MCInstrDesc &Desc = get(Opcode);
 536   if (!Desc.isVariadic() &&
 537       Desc.getNumOperands() != MI->getNumExplicitOperands()) {
 538      ErrInfo = "Instruction has wrong number of operands.";
 539      return false;
 540   }
 541
 542   // Make sure the register classes are correct
 543   for (unsigned i = 0, e = Desc.getNumOperands(); i != e; ++i) {
 544     switch (Desc.OpInfo[i].OperandType) {
 545     case MCOI::OPERAND_REGISTER:
 546       break;
 547     case MCOI::OPERAND_IMMEDIATE:
 548       if (!MI->getOperand(i).isImm() && !MI->getOperand(i).isFPImm()) {
 549         ErrInfo = "Expected immediate, but got non-immediate";
 550         return false;
 551       }
 552       // Fall-through
 553     default:
 554       continue;
 555     }
 556
 557     if (!MI->getOperand(i).isReg())
 558       continue;
 559
 560     int RegClass = Desc.OpInfo[i].RegClass;
 561     if (RegClass != -1) {
 562       unsigned Reg = MI->getOperand(i).getReg();
 563       if (TargetRegisterInfo::isVirtualRegister(Reg))
 564         continue;
 565
 566       const TargetRegisterClass *RC = RI.getRegClass(RegClass);
 567       if (!RC->contains(Reg)) {
 568         ErrInfo = "Operand has incorrect register class.";
 569         return false;
 570       }
 571     }
 572   }
 573
 574
 575   // Verify VOP*
 576   if (isVOP1(Opcode) || isVOP2(Opcode) || isVOP3(Opcode) || isVOPC(Opcode)) {
 577     unsigned ConstantBusCount = 0;
 578     unsigned SGPRUsed = AMDGPU::NoRegister;
 579     for (int i = 0, e = MI->getNumOperands(); i != e; ++i) {
 580       const MachineOperand &MO = MI->getOperand(i);
 581       if (MO.isReg() && MO.isUse() &&
 582           !TargetRegisterInfo::isVirtualRegister(MO.getReg())) {
 583
 584         // EXEC register uses the constant bus.
 585         if (!MO.isImplicit() && MO.getReg() == AMDGPU::EXEC)
 586           ++ConstantBusCount;
 587
 588         // SGPRs use the constant bus
 589         if (MO.getReg() == AMDGPU::M0 || MO.getReg() == AMDGPU::VCC ||
 590             (!MO.isImplicit() &&
 591             (AMDGPU::SGPR_32RegClass.contains(MO.getReg()) ||
 592             AMDGPU::SGPR_64RegClass.contains(MO.getReg())))) {
 593           if (SGPRUsed != MO.getReg()) {
 594             ++ConstantBusCount;
 595             SGPRUsed = MO.getReg();
 596           }
 597         }
 598       }
 599       // Literal constants use the constant bus.
 600       if (isLiteralConstant(MO))
 601         ++ConstantBusCount;
 602     }
 603     if (ConstantBusCount > 1) {
 604       ErrInfo = "VOP* instruction uses the constant bus more than once";
 605       return false;
 606     }
 607   }
 608
 609   // Verify SRC1 for VOP2 and VOPC
 610   if (Src1Idx != -1 && (isVOP2(Opcode) || isVOPC(Opcode))) {
 611     const MachineOperand &Src1 = MI->getOperand(Src1Idx);
 612     if (Src1.isImm() || Src1.isFPImm()) {
 613       ErrInfo = "VOP[2C] src1 cannot be an immediate.";
 614       return false;
 615     }
 616   }
 617
 618   // Verify VOP3
 619   if (isVOP3(Opcode)) {
 620     if (Src0Idx != -1 && isLiteralConstant(MI->getOperand(Src0Idx))) {
 621       ErrInfo = "VOP3 src0 cannot be a literal constant.";
 622       return false;
 623     }
 624     if (Src1Idx != -1 && isLiteralConstant(MI->getOperand(Src1Idx))) {
 625       ErrInfo = "VOP3 src1 cannot be a literal constant.";
 626       return false;
 627     }
 628     if (Src2Idx != -1 && isLiteralConstant(MI->getOperand(Src2Idx))) {
 629       ErrInfo = "VOP3 src2 cannot be a literal constant.";
 630       return false;
 631     }
 632   }
 633   return true;
 634 }
 635
 636 unsigned SIInstrInfo::getVALUOp(const MachineInstr &MI) {
 637   switch (MI.getOpcode()) {
 638   default: return AMDGPU::INSTRUCTION_LIST_END;
 639   case AMDGPU::REG_SEQUENCE: return AMDGPU::REG_SEQUENCE;
 640   case AMDGPU::COPY: return AMDGPU::COPY;
 641   case AMDGPU::PHI: return AMDGPU::PHI;
 642   case AMDGPU::INSERT_SUBREG: return AMDGPU::INSERT_SUBREG;
 643   case AMDGPU::S_MOV_B32:
 644     return MI.getOperand(1).isReg() ?
 645            AMDGPU::COPY : AMDGPU::V_MOV_B32_e32;
 646   case AMDGPU::S_ADD_I32: return AMDGPU::V_ADD_I32_e32;
 647   case AMDGPU::S_ADDC_U32: return AMDGPU::V_ADDC_U32_e32;
 648   case AMDGPU::S_SUB_I32: return AMDGPU::V_SUB_I32_e32;
 649   case AMDGPU::S_SUBB_U32: return AMDGPU::V_SUBB_U32_e32;
 650   case AMDGPU::S_AND_B32: return AMDGPU::V_AND_B32_e32;
 651   case AMDGPU::S_OR_B32: return AMDGPU::V_OR_B32_e32;
 652   case AMDGPU::S_XOR_B32: return AMDGPU::V_XOR_B32_e32;
 653   case AMDGPU::S_MIN_I32: return AMDGPU::V_MIN_I32_e32;
 654   case AMDGPU::S_MIN_U32: return AMDGPU::V_MIN_U32_e32;
 655   case AMDGPU::S_MAX_I32: return AMDGPU::V_MAX_I32_e32;
 656   case AMDGPU::S_MAX_U32: return AMDGPU::V_MAX_U32_e32;
 657   case AMDGPU::S_ASHR_I32: return AMDGPU::V_ASHR_I32_e32;
 658   case AMDGPU::S_ASHR_I64: return AMDGPU::V_ASHR_I64;
 659   case AMDGPU::S_LSHL_B32: return AMDGPU::V_LSHL_B32_e32;
 660   case AMDGPU::S_LSHL_B64: return AMDGPU::V_LSHL_B64;
 661   case AMDGPU::S_LSHR_B32: return AMDGPU::V_LSHR_B32_e32;
 662   case AMDGPU::S_LSHR_B64: return AMDGPU::V_LSHR_B64;
 663   case AMDGPU::S_SEXT_I32_I8: return AMDGPU::V_BFE_I32;
 664   case AMDGPU::S_SEXT_I32_I16: return AMDGPU::V_BFE_I32;
 665   case AMDGPU::S_BFE_U32: return AMDGPU::V_BFE_U32;
 666   case AMDGPU::S_BFE_I32: return AMDGPU::V_BFE_I32;
 667   case AMDGPU::S_NOT_B32: return AMDGPU::V_NOT_B32_e32;
 668   case AMDGPU::S_NOT_B64: return AMDGPU::V_NOT_B32_e32;
 669   case AMDGPU::S_CMP_EQ_I32: return AMDGPU::V_CMP_EQ_I32_e32;
 670   case AMDGPU::S_CMP_LG_I32: return AMDGPU::V_CMP_NE_I32_e32;
 671   case AMDGPU::S_CMP_GT_I32: return AMDGPU::V_CMP_GT_I32_e32;
 672   case AMDGPU::S_CMP_GE_I32: return AMDGPU::V_CMP_GE_I32_e32;
 673   case AMDGPU::S_CMP_LT_I32: return AMDGPU::V_CMP_LT_I32_e32;
 674   case AMDGPU::S_CMP_LE_I32: return AMDGPU::V_CMP_LE_I32_e32;
 675   case AMDGPU::S_LOAD_DWORD_IMM:
 676   case AMDGPU::S_LOAD_DWORD_SGPR: return AMDGPU::BUFFER_LOAD_DWORD_ADDR64;
 677   case AMDGPU::S_LOAD_DWORDX2_IMM:
 678   case AMDGPU::S_LOAD_DWORDX2_SGPR: return AMDGPU::BUFFER_LOAD_DWORDX2_ADDR64;
 679   case AMDGPU::S_LOAD_DWORDX4_IMM:
 680   case AMDGPU::S_LOAD_DWORDX4_SGPR: return AMDGPU::BUFFER_LOAD_DWORDX4_ADDR64;
 681   case AMDGPU::S_BCNT1_I32_B32: return AMDGPU::V_BCNT_U32_B32_e32;
 682   case AMDGPU::S_FLBIT_I32_B32: return AMDGPU::V_FFBH_U32_e32;
 683   }
 684 }
 685
 686 bool SIInstrInfo::isSALUOpSupportedOnVALU(const MachineInstr &MI) const {
 687   return getVALUOp(MI) != AMDGPU::INSTRUCTION_LIST_END;
 688 }
 689
 690 const TargetRegisterClass *SIInstrInfo::getOpRegClass(const MachineInstr &MI,
 691                                                       unsigned OpNo) const {
 692   const MachineRegisterInfo &MRI = MI.getParent()->getParent()->getRegInfo();
 693   const MCInstrDesc &Desc = get(MI.getOpcode());
 694   if (MI.isVariadic() || OpNo >= Desc.getNumOperands() ||
 695       Desc.OpInfo[OpNo].RegClass == -1)
 696     return MRI.getRegClass(MI.getOperand(OpNo).getReg());
 697
 698   unsigned RCID = Desc.OpInfo[OpNo].RegClass;
 699   return RI.getRegClass(RCID);
 700 }
 701
 702 bool SIInstrInfo::canReadVGPR(const MachineInstr &MI, unsigned OpNo) const {
 703   switch (MI.getOpcode()) {
 704   case AMDGPU::COPY:
 705   case AMDGPU::REG_SEQUENCE:
 706   case AMDGPU::PHI:
 707   case AMDGPU::INSERT_SUBREG:
 708     return RI.hasVGPRs(getOpRegClass(MI, 0));
 709   default:
 710     return RI.hasVGPRs(getOpRegClass(MI, OpNo));
 711   }
 712 }
 713
 714 void SIInstrInfo::legalizeOpWithMove(MachineInstr *MI, unsigned OpIdx) const {
 715   MachineBasicBlock::iterator I = MI;
 716   MachineOperand &MO = MI->getOperand(OpIdx);
 717   MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
 718   unsigned RCID = get(MI->getOpcode()).OpInfo[OpIdx].RegClass;
 719   const TargetRegisterClass *RC = RI.getRegClass(RCID);
 720   unsigned Opcode = AMDGPU::V_MOV_B32_e32;
 721   if (MO.isReg()) {
 722     Opcode = AMDGPU::COPY;
 723   } else if (RI.isSGPRClass(RC)) {
 724     Opcode = AMDGPU::S_MOV_B32;
 725   }
 726
 727   const TargetRegisterClass *VRC = RI.getEquivalentVGPRClass(RC);
 728   unsigned Reg = MRI.createVirtualRegister(VRC);
 729   BuildMI(*MI->getParent(), I, MI->getParent()->findDebugLoc(I), get(Opcode),
 730           Reg).addOperand(MO);
 731   MO.ChangeToRegister(Reg, false);
 732 }
 733
 734 unsigned SIInstrInfo::buildExtractSubReg(MachineBasicBlock::iterator MI,
 735                                          MachineRegisterInfo &MRI,
 736                                          MachineOperand &SuperReg,
 737                                          const TargetRegisterClass *SuperRC,
 738                                          unsigned SubIdx,
 739                                          const TargetRegisterClass *SubRC)
 740                                          const {
 741   assert(SuperReg.isReg());
 742
 743   unsigned NewSuperReg = MRI.createVirtualRegister(SuperRC);
 744   unsigned SubReg = MRI.createVirtualRegister(SubRC);
 745
 746   // Just in case the super register is itself a sub-register, copy it to a new
 747   // value so we don't need to worry about merging its subreg index with the
 748   // SubIdx passed to this function. The register coalescer should be able to
 749   // eliminate this extra copy.
 750   BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(TargetOpcode::COPY),
 751           NewSuperReg)
 752           .addOperand(SuperReg);
 753
 754   BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(TargetOpcode::COPY),
 755           SubReg)
 756           .addReg(NewSuperReg, 0, SubIdx);
 757   return SubReg;
 758 }
 759
 760 MachineOperand SIInstrInfo::buildExtractSubRegOrImm(
 761   MachineBasicBlock::iterator MII,
 762   MachineRegisterInfo &MRI,
 763   MachineOperand &Op,
 764   const TargetRegisterClass *SuperRC,
 765   unsigned SubIdx,
 766   const TargetRegisterClass *SubRC) const {
 767   if (Op.isImm()) {
 768     // XXX - Is there a better way to do this?
 769     if (SubIdx == AMDGPU::sub0)
 770       return MachineOperand::CreateImm(Op.getImm() & 0xFFFFFFFF);
 771     if (SubIdx == AMDGPU::sub1)
 772       return MachineOperand::CreateImm(Op.getImm() >> 32);
 773
 774     llvm_unreachable("Unhandled register index for immediate");
 775   }
 776
 777   unsigned SubReg = buildExtractSubReg(MII, MRI, Op, SuperRC,
 778                                        SubIdx, SubRC);
 779   return MachineOperand::CreateReg(SubReg, false);
 780 }
 781
 782 unsigned SIInstrInfo::split64BitImm(SmallVectorImpl<MachineInstr *> &Worklist,
 783                                     MachineBasicBlock::iterator MI,
 784                                     MachineRegisterInfo &MRI,
 785                                     const TargetRegisterClass *RC,
 786                                     const MachineOperand &Op) const {
 787   MachineBasicBlock *MBB = MI->getParent();
 788   DebugLoc DL = MI->getDebugLoc();
 789   unsigned LoDst = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
 790   unsigned HiDst = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
 791   unsigned Dst = MRI.createVirtualRegister(RC);
 792
 793   MachineInstr *Lo = BuildMI(*MBB, MI, DL, get(AMDGPU::S_MOV_B32),
 794                              LoDst)
 795     .addImm(Op.getImm() & 0xFFFFFFFF);
 796   MachineInstr *Hi = BuildMI(*MBB, MI, DL, get(AMDGPU::S_MOV_B32),
 797                              HiDst)
 798     .addImm(Op.getImm() >> 32);
 799
 800   BuildMI(*MBB, MI, DL, get(TargetOpcode::REG_SEQUENCE), Dst)
 801     .addReg(LoDst)
 802     .addImm(AMDGPU::sub0)
 803     .addReg(HiDst)
 804     .addImm(AMDGPU::sub1);
 805
 806   Worklist.push_back(Lo);
 807   Worklist.push_back(Hi);
 808
 809   return Dst;
 810 }
 811
 812 void SIInstrInfo::legalizeOperands(MachineInstr *MI) const {
 813   MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
 814   int Src0Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
 815                                            AMDGPU::OpName::src0);
 816   int Src1Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
 817                                            AMDGPU::OpName::src1);
 818   int Src2Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
 819                                            AMDGPU::OpName::src2);
 820
 821   // Legalize VOP2
 822   if (isVOP2(MI->getOpcode()) && Src1Idx != -1) {
 823     MachineOperand &Src0 = MI->getOperand(Src0Idx);
 824     MachineOperand &Src1 = MI->getOperand(Src1Idx);
 825
 826     // If the instruction implicitly reads VCC, we can't have any SGPR operands,
 827     // so move any.
 828     bool ReadsVCC = MI->readsRegister(AMDGPU::VCC, &RI);
 829     if (ReadsVCC && Src0.isReg() &&
 830         RI.isSGPRClass(MRI.getRegClass(Src0.getReg()))) {
 831       legalizeOpWithMove(MI, Src0Idx);
 832       return;
 833     }
 834
 835     if (ReadsVCC && Src1.isReg() &&
 836         RI.isSGPRClass(MRI.getRegClass(Src1.getReg()))) {
 837       legalizeOpWithMove(MI, Src1Idx);
 838       return;
 839     }
 840
 841     // Legalize VOP2 instructions where src1 is not a VGPR. An SGPR input must
 842     // be the first operand, and there can only be one.
 843     if (Src1.isImm() || Src1.isFPImm() ||
 844         (Src1.isReg() && RI.isSGPRClass(MRI.getRegClass(Src1.getReg())))) {
 845       if (MI->isCommutable()) {
 846         if (commuteInstruction(MI))
 847           return;
 848       }
 849       legalizeOpWithMove(MI, Src1Idx);
 850     }
 851   }
 852
 853   // XXX - Do any VOP3 instructions read VCC?
 854   // Legalize VOP3
 855   if (isVOP3(MI->getOpcode())) {
 856     int VOP3Idx[3] = {Src0Idx, Src1Idx, Src2Idx};
 857     unsigned SGPRReg = AMDGPU::NoRegister;
 858     for (unsigned i = 0; i < 3; ++i) {
 859       int Idx = VOP3Idx[i];
 860       if (Idx == -1)
 861         continue;
 862       MachineOperand &MO = MI->getOperand(Idx);
 863
 864       if (MO.isReg()) {
 865         if (!RI.isSGPRClass(MRI.getRegClass(MO.getReg())))
 866           continue; // VGPRs are legal
 867
 868         assert(MO.getReg() != AMDGPU::SCC && "SCC operand to VOP3 instruction");
 869
 870         if (SGPRReg == AMDGPU::NoRegister || SGPRReg == MO.getReg()) {
 871           SGPRReg = MO.getReg();
 872           // We can use one SGPR in each VOP3 instruction.
 873           continue;
 874         }
 875       } else if (!isLiteralConstant(MO)) {
 876         // If it is not a register and not a literal constant, then it must be
 877         // an inline constant which is always legal.
 878         continue;
 879       }
 880       // If we make it this far, then the operand is not legal and we must
 881       // legalize it.
 882       legalizeOpWithMove(MI, Idx);
 883     }
 884   }
 885
 886   // Legalize REG_SEQUENCE and PHI
 887   // The register class of the operands much be the same type as the register
 888   // class of the output.
 889   if (MI->getOpcode() == AMDGPU::REG_SEQUENCE ||
 890       MI->getOpcode() == AMDGPU::PHI) {
 891     const TargetRegisterClass *RC = nullptr, *SRC = nullptr, *VRC = nullptr;
 892     for (unsigned i = 1, e = MI->getNumOperands(); i != e; i+=2) {
 893       if (!MI->getOperand(i).isReg() ||
 894           !TargetRegisterInfo::isVirtualRegister(MI->getOperand(i).getReg()))
 895         continue;
 896       const TargetRegisterClass *OpRC =
 897               MRI.getRegClass(MI->getOperand(i).getReg());
 898       if (RI.hasVGPRs(OpRC)) {
 899         VRC = OpRC;
 900       } else {
 901         SRC = OpRC;
 902       }
 903     }
 904
 905     // If any of the operands are VGPR registers, then they all most be
 906     // otherwise we will create illegal VGPR->SGPR copies when legalizing
 907     // them.
 908     if (VRC || !RI.isSGPRClass(getOpRegClass(*MI, 0))) {
 909       if (!VRC) {
 910         assert(SRC);
 911         VRC = RI.getEquivalentVGPRClass(SRC);
 912       }
 913       RC = VRC;
 914     } else {
 915       RC = SRC;
 916     }
 917
 918     // Update all the operands so they have the same type.
 919     for (unsigned i = 1, e = MI->getNumOperands(); i != e; i+=2) {
 920       if (!MI->getOperand(i).isReg() ||
 921           !TargetRegisterInfo::isVirtualRegister(MI->getOperand(i).getReg()))
 922         continue;
 923       unsigned DstReg = MRI.createVirtualRegister(RC);
 924       MachineBasicBlock *InsertBB;
 925       MachineBasicBlock::iterator Insert;
 926       if (MI->getOpcode() == AMDGPU::REG_SEQUENCE) {
 927         InsertBB = MI->getParent();
 928         Insert = MI;
 929       } else {
 930         // MI is a PHI instruction.
 931         InsertBB = MI->getOperand(i + 1).getMBB();
 932         Insert = InsertBB->getFirstTerminator();
 933       }
 934       BuildMI(*InsertBB, Insert, MI->getDebugLoc(),
 935               get(AMDGPU::COPY), DstReg)
 936               .addOperand(MI->getOperand(i));
 937       MI->getOperand(i).setReg(DstReg);
 938     }
 939   }
 940
 941   // Legalize INSERT_SUBREG
 942   // src0 must have the same register class as dst
 943   if (MI->getOpcode() == AMDGPU::INSERT_SUBREG) {
 944     unsigned Dst = MI->getOperand(0).getReg();
 945     unsigned Src0 = MI->getOperand(1).getReg();
 946     const TargetRegisterClass *DstRC = MRI.getRegClass(Dst);
 947     const TargetRegisterClass *Src0RC = MRI.getRegClass(Src0);
 948     if (DstRC != Src0RC) {
 949       MachineBasicBlock &MBB = *MI->getParent();
 950       unsigned NewSrc0 = MRI.createVirtualRegister(DstRC);
 951       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::COPY), NewSrc0)
 952               .addReg(Src0);
 953       MI->getOperand(1).setReg(NewSrc0);
 954     }
 955     return;
 956   }
 957
 958   // Legalize MUBUF* instructions
 959   // FIXME: If we start using the non-addr64 instructions for compute, we
 960   // may need to legalize them here.
 961
 962   int SRsrcIdx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
 963                                             AMDGPU::OpName::srsrc);
 964   int VAddrIdx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
 965                                              AMDGPU::OpName::vaddr);
 966   if (SRsrcIdx != -1 && VAddrIdx != -1) {
 967     const TargetRegisterClass *VAddrRC =
 968         RI.getRegClass(get(MI->getOpcode()).OpInfo[VAddrIdx].RegClass);
 969
 970     if(VAddrRC->getSize() == 8 &&
 971        MRI.getRegClass(MI->getOperand(SRsrcIdx).getReg()) != VAddrRC) {
 972       // We have a MUBUF instruction that uses a 64-bit vaddr register and
 973       // srsrc has the incorrect register class.  In order to fix this, we
 974       // need to extract the pointer from the resource descriptor (srsrc),
 975       // add it to the value of vadd,  then store the result in the vaddr
 976       // operand.  Then, we need to set the pointer field of the resource
 977       // descriptor to zero.
 978
 979       MachineBasicBlock &MBB = *MI->getParent();
 980       MachineOperand &SRsrcOp = MI->getOperand(SRsrcIdx);
 981       MachineOperand &VAddrOp = MI->getOperand(VAddrIdx);
 982       unsigned SRsrcPtrLo, SRsrcPtrHi, VAddrLo, VAddrHi;
 983       unsigned NewVAddrLo = MRI.createVirtualRegister(&AMDGPU::VReg_32RegClass);
 984       unsigned NewVAddrHi = MRI.createVirtualRegister(&AMDGPU::VReg_32RegClass);
 985       unsigned NewVAddr = MRI.createVirtualRegister(&AMDGPU::VReg_64RegClass);
 986       unsigned Zero64 = MRI.createVirtualRegister(&AMDGPU::SReg_64RegClass);
 987       unsigned SRsrcFormatLo = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
 988       unsigned SRsrcFormatHi = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
 989       unsigned NewSRsrc = MRI.createVirtualRegister(&AMDGPU::SReg_128RegClass);
 990
 991       // SRsrcPtrLo = srsrc:sub0
 992       SRsrcPtrLo = buildExtractSubReg(MI, MRI, SRsrcOp,
 993           &AMDGPU::VReg_128RegClass, AMDGPU::sub0, &AMDGPU::VReg_32RegClass);
 994
 995       // SRsrcPtrHi = srsrc:sub1
 996       SRsrcPtrHi = buildExtractSubReg(MI, MRI, SRsrcOp,
 997           &AMDGPU::VReg_128RegClass, AMDGPU::sub1, &AMDGPU::VReg_32RegClass);
 998
 999       // VAddrLo = vaddr:sub0
1000       VAddrLo = buildExtractSubReg(MI, MRI, VAddrOp,
1001           &AMDGPU::VReg_64RegClass, AMDGPU::sub0, &AMDGPU::VReg_32RegClass);
1002
1003       // VAddrHi = vaddr:sub1
1004       VAddrHi = buildExtractSubReg(MI, MRI, VAddrOp,
1005           &AMDGPU::VReg_64RegClass, AMDGPU::sub1, &AMDGPU::VReg_32RegClass);
1006
1007       // NewVaddrLo = SRsrcPtrLo + VAddrLo
1008       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::V_ADD_I32_e32),
1009               NewVAddrLo)
1010               .addReg(SRsrcPtrLo)
1011               .addReg(VAddrLo)
1012               .addReg(AMDGPU::VCC, RegState::Define | RegState::Implicit);
1013
1014       // NewVaddrHi = SRsrcPtrHi + VAddrHi
1015       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::V_ADDC_U32_e32),
1016               NewVAddrHi)
1017               .addReg(SRsrcPtrHi)
1018               .addReg(VAddrHi)
1019               .addReg(AMDGPU::VCC, RegState::ImplicitDefine)
1020               .addReg(AMDGPU::VCC, RegState::Implicit);
1021
1022       // NewVaddr = {NewVaddrHi, NewVaddrLo}
1023       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE),
1024               NewVAddr)
1025               .addReg(NewVAddrLo)
1026               .addImm(AMDGPU::sub0)
1027               .addReg(NewVAddrHi)
1028               .addImm(AMDGPU::sub1);
1029
1030       // Zero64 = 0
1031       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B64),
1032               Zero64)
1033               .addImm(0);
1034
1035       // SRsrcFormatLo = RSRC_DATA_FORMAT{31-0}
1036       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1037               SRsrcFormatLo)
1038               .addImm(AMDGPU::RSRC_DATA_FORMAT & 0xFFFFFFFF);
1039
1040       // SRsrcFormatHi = RSRC_DATA_FORMAT{63-32}
1041       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1042               SRsrcFormatHi)
1043               .addImm(AMDGPU::RSRC_DATA_FORMAT >> 32);
1044
1045       // NewSRsrc = {Zero64, SRsrcFormat}
1046       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE),
1047               NewSRsrc)
1048               .addReg(Zero64)
1049               .addImm(AMDGPU::sub0_sub1)
1050               .addReg(SRsrcFormatLo)
1051               .addImm(AMDGPU::sub2)
1052               .addReg(SRsrcFormatHi)
1053               .addImm(AMDGPU::sub3);
1054
1055       // Update the instruction to use NewVaddr
1056       MI->getOperand(VAddrIdx).setReg(NewVAddr);
1057       // Update the instruction to use NewSRsrc
1058       MI->getOperand(SRsrcIdx).setReg(NewSRsrc);
1059     }
1060   }
1061 }
1062
1063 void SIInstrInfo::moveSMRDToVALU(MachineInstr *MI, MachineRegisterInfo &MRI) const {
1064   MachineBasicBlock *MBB = MI->getParent();
1065   switch (MI->getOpcode()) {
1066     case AMDGPU::S_LOAD_DWORD_IMM:
1067     case AMDGPU::S_LOAD_DWORD_SGPR:
1068     case AMDGPU::S_LOAD_DWORDX2_IMM:
1069     case AMDGPU::S_LOAD_DWORDX2_SGPR:
1070     case AMDGPU::S_LOAD_DWORDX4_IMM:
1071     case AMDGPU::S_LOAD_DWORDX4_SGPR:
1072       unsigned NewOpcode = getVALUOp(*MI);
1073       unsigned RegOffset;
1074       unsigned ImmOffset;
1075
1076       if (MI->getOperand(2).isReg()) {
1077         RegOffset = MI->getOperand(2).getReg();
1078         ImmOffset = 0;
1079       } else {
1080         assert(MI->getOperand(2).isImm());
1081         // SMRD instructions take a dword offsets and MUBUF instructions
1082         // take a byte offset.
1083         ImmOffset = MI->getOperand(2).getImm() << 2;
1084         RegOffset = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1085         if (isUInt<12>(ImmOffset)) {
1086           BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1087                   RegOffset)
1088                   .addImm(0);
1089         } else {
1090           BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1091                   RegOffset)
1092                   .addImm(ImmOffset);
1093           ImmOffset = 0;
1094         }
1095       }
1096
1097       unsigned SRsrc = MRI.createVirtualRegister(&AMDGPU::SReg_128RegClass);
1098       unsigned DWord0 = RegOffset;
1099       unsigned DWord1 = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1100       unsigned DWord2 = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1101       unsigned DWord3 = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1102
1103       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32), DWord1)
1104               .addImm(0);
1105       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32), DWord2)
1106               .addImm(AMDGPU::RSRC_DATA_FORMAT & 0xFFFFFFFF);
1107       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32), DWord3)
1108               .addImm(AMDGPU::RSRC_DATA_FORMAT >> 32);
1109       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE), SRsrc)
1110               .addReg(DWord0)
1111               .addImm(AMDGPU::sub0)
1112               .addReg(DWord1)
1113               .addImm(AMDGPU::sub1)
1114               .addReg(DWord2)
1115               .addImm(AMDGPU::sub2)
1116               .addReg(DWord3)
1117               .addImm(AMDGPU::sub3);
1118      MI->setDesc(get(NewOpcode));
1119      if (MI->getOperand(2).isReg()) {
1120        MI->getOperand(2).setReg(MI->getOperand(1).getReg());
1121      } else {
1122        MI->getOperand(2).ChangeToRegister(MI->getOperand(1).getReg(), false);
1123      }
1124      MI->getOperand(1).setReg(SRsrc);
1125      MI->addOperand(*MBB->getParent(), MachineOperand::CreateImm(ImmOffset));
1126   }
1127 }
1128
1129 void SIInstrInfo::moveToVALU(MachineInstr &TopInst) const {
1130   SmallVector<MachineInstr *, 128> Worklist;
1131   Worklist.push_back(&TopInst);
1132
1133   while (!Worklist.empty()) {
1134     MachineInstr *Inst = Worklist.pop_back_val();
1135     MachineBasicBlock *MBB = Inst->getParent();
1136     MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
1137
1138     unsigned Opcode = Inst->getOpcode();
1139     unsigned NewOpcode = getVALUOp(*Inst);
1140
1141     // Handle some special cases
1142     switch (Opcode) {
1143     default:
1144       if (isSMRD(Inst->getOpcode())) {
1145         moveSMRDToVALU(Inst, MRI);
1146       }
1147       break;
1148     case AMDGPU::S_MOV_B64: {
1149       DebugLoc DL = Inst->getDebugLoc();
1150
1151       // If the source operand is a register we can replace this with a
1152       // copy.
1153       if (Inst->getOperand(1).isReg()) {
1154         MachineInstr *Copy = BuildMI(*MBB, Inst, DL, get(TargetOpcode::COPY))
1155           .addOperand(Inst->getOperand(0))
1156           .addOperand(Inst->getOperand(1));
1157         Worklist.push_back(Copy);
1158       } else {
1159         // Otherwise, we need to split this into two movs, because there is
1160         // no 64-bit VALU move instruction.
1161         unsigned Reg = Inst->getOperand(0).getReg();
1162         unsigned Dst = split64BitImm(Worklist,
1163                                      Inst,
1164                                      MRI,
1165                                      MRI.getRegClass(Reg),
1166                                      Inst->getOperand(1));
1167         MRI.replaceRegWith(Reg, Dst);
1168       }
1169       Inst->eraseFromParent();
1170       continue;
1171     }
1172     case AMDGPU::S_AND_B64:
1173       splitScalar64BitBinaryOp(Worklist, Inst, AMDGPU::S_AND_B32);
1174       Inst->eraseFromParent();
1175       continue;
1176
1177     case AMDGPU::S_OR_B64:
1178       splitScalar64BitBinaryOp(Worklist, Inst, AMDGPU::S_OR_B32);
1179       Inst->eraseFromParent();
1180       continue;
1181
1182     case AMDGPU::S_XOR_B64:
1183       splitScalar64BitBinaryOp(Worklist, Inst, AMDGPU::S_XOR_B32);
1184       Inst->eraseFromParent();
1185       continue;
1186
1187     case AMDGPU::S_NOT_B64:
1188       splitScalar64BitUnaryOp(Worklist, Inst, AMDGPU::S_NOT_B32);
1189       Inst->eraseFromParent();
1190       continue;
1191
1192     case AMDGPU::S_BCNT1_I32_B64:
1193       splitScalar64BitBCNT(Worklist, Inst);
1194       Inst->eraseFromParent();
1195       continue;
1196
1197     case AMDGPU::S_BFE_U64:
1198     case AMDGPU::S_BFE_I64:
1199     case AMDGPU::S_BFM_B64:
1200       llvm_unreachable("Moving this op to VALU not implemented");
1201     }
1202
1203     if (NewOpcode == AMDGPU::INSTRUCTION_LIST_END) {
1204       // We cannot move this instruction to the VALU, so we should try to
1205       // legalize its operands instead.
1206       legalizeOperands(Inst);
1207       continue;
1208     }
1209
1210     // Use the new VALU Opcode.
1211     const MCInstrDesc &NewDesc = get(NewOpcode);
1212     Inst->setDesc(NewDesc);
1213
1214     // Remove any references to SCC. Vector instructions can't read from it, and
1215     // We're just about to add the implicit use / defs of VCC, and we don't want
1216     // both.
1217     for (unsigned i = Inst->getNumOperands() - 1; i > 0; --i) {
1218       MachineOperand &Op = Inst->getOperand(i);
1219       if (Op.isReg() && Op.getReg() == AMDGPU::SCC)
1220         Inst->RemoveOperand(i);
1221     }
1222
1223     if (Opcode == AMDGPU::S_SEXT_I32_I8 || Opcode == AMDGPU::S_SEXT_I32_I16) {
1224       // We are converting these to a BFE, so we need to add the missing
1225       // operands for the size and offset.
1226       unsigned Size = (Opcode == AMDGPU::S_SEXT_I32_I8) ? 8 : 16;
1227       Inst->addOperand(Inst->getOperand(1));
1228       Inst->getOperand(1).ChangeToImmediate(0);
1229       Inst->addOperand(MachineOperand::CreateImm(0));
1230       Inst->addOperand(MachineOperand::CreateImm(0));
1231       Inst->addOperand(MachineOperand::CreateImm(0));
1232       Inst->addOperand(MachineOperand::CreateImm(Size));
1233
1234       // XXX - Other pointless operands. There are 4, but it seems you only need
1235       // 3 to not hit an assertion later in MCInstLower.
1236       Inst->addOperand(MachineOperand::CreateImm(0));
1237       Inst->addOperand(MachineOperand::CreateImm(0));
1238     } else if (Opcode == AMDGPU::S_BCNT1_I32_B32) {
1239       // The VALU version adds the second operand to the result, so insert an
1240       // extra 0 operand.
1241       Inst->addOperand(MachineOperand::CreateImm(0));
1242     }
1243
1244     addDescImplicitUseDef(NewDesc, Inst);
1245
1246     if (Opcode == AMDGPU::S_BFE_I32 || Opcode == AMDGPU::S_BFE_U32) {
1247       const MachineOperand &OffsetWidthOp = Inst->getOperand(2);
1248       // If we need to move this to VGPRs, we need to unpack the second operand
1249       // back into the 2 separate ones for bit offset and width.
1250       assert(OffsetWidthOp.isImm() &&
1251              "Scalar BFE is only implemented for constant width and offset");
1252       uint32_t Imm = OffsetWidthOp.getImm();
1253
1254       uint32_t Offset = Imm & 0x3f; // Extract bits [5:0].
1255       uint32_t BitWidth = (Imm & 0x7f0000) >> 16; // Extract bits [22:16].
1256
1257       Inst->RemoveOperand(2); // Remove old immediate.
1258       Inst->addOperand(Inst->getOperand(1));
1259       Inst->getOperand(1).ChangeToImmediate(0);
1260       Inst->addOperand(MachineOperand::CreateImm(0));
1261       Inst->addOperand(MachineOperand::CreateImm(Offset));
1262       Inst->addOperand(MachineOperand::CreateImm(0));
1263       Inst->addOperand(MachineOperand::CreateImm(BitWidth));
1264       Inst->addOperand(MachineOperand::CreateImm(0));
1265       Inst->addOperand(MachineOperand::CreateImm(0));
1266     }
1267
1268     // Update the destination register class.
1269
1270     const TargetRegisterClass *NewDstRC = getOpRegClass(*Inst, 0);
1271
1272     switch (Opcode) {
1273       // For target instructions, getOpRegClass just returns the virtual
1274       // register class associated with the operand, so we need to find an
1275       // equivalent VGPR register class in order to move the instruction to the
1276       // VALU.
1277     case AMDGPU::COPY:
1278     case AMDGPU::PHI:
1279     case AMDGPU::REG_SEQUENCE:
1280     case AMDGPU::INSERT_SUBREG:
1281       if (RI.hasVGPRs(NewDstRC))
1282         continue;
1283       NewDstRC = RI.getEquivalentVGPRClass(NewDstRC);
1284       if (!NewDstRC)
1285         continue;
1286       break;
1287     default:
1288       break;
1289     }
1290
1291     unsigned DstReg = Inst->getOperand(0).getReg();
1292     unsigned NewDstReg = MRI.createVirtualRegister(NewDstRC);
1293     MRI.replaceRegWith(DstReg, NewDstReg);
1294
1295     // Legalize the operands
1296     legalizeOperands(Inst);
1297
1298     for (MachineRegisterInfo::use_iterator I = MRI.use_begin(NewDstReg),
1299            E = MRI.use_end(); I != E; ++I) {
1300       MachineInstr &UseMI = *I->getParent();
1301       if (!canReadVGPR(UseMI, I.getOperandNo())) {
1302         Worklist.push_back(&UseMI);
1303       }
1304     }
1305   }
1306 }
1307
1308 //===----------------------------------------------------------------------===//
1309 // Indirect addressing callbacks
1310 //===----------------------------------------------------------------------===//
1311
1312 unsigned SIInstrInfo::calculateIndirectAddress(unsigned RegIndex,
1313                                                  unsigned Channel) const {
1314   assert(Channel == 0);
1315   return RegIndex;
1316 }
1317
1318 const TargetRegisterClass *SIInstrInfo::getIndirectAddrRegClass() const {
1319   return &AMDGPU::VReg_32RegClass;
1320 }
1321
1322 void SIInstrInfo::splitScalar64BitUnaryOp(
1323   SmallVectorImpl<MachineInstr *> &Worklist,
1324   MachineInstr *Inst,
1325   unsigned Opcode) const {
1326   MachineBasicBlock &MBB = *Inst->getParent();
1327   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
1328
1329   MachineOperand &Dest = Inst->getOperand(0);
1330   MachineOperand &Src0 = Inst->getOperand(1);
1331   DebugLoc DL = Inst->getDebugLoc();
1332
1333   MachineBasicBlock::iterator MII = Inst;
1334
1335   const MCInstrDesc &InstDesc = get(Opcode);
1336   const TargetRegisterClass *Src0RC = Src0.isReg() ?
1337     MRI.getRegClass(Src0.getReg()) :
1338     &AMDGPU::SGPR_32RegClass;
1339
1340   const TargetRegisterClass *Src0SubRC = RI.getSubRegClass(Src0RC, AMDGPU::sub0);
1341
1342   MachineOperand SrcReg0Sub0 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
1343                                                        AMDGPU::sub0, Src0SubRC);
1344
1345   const TargetRegisterClass *DestRC = MRI.getRegClass(Dest.getReg());
1346   const TargetRegisterClass *DestSubRC = RI.getSubRegClass(DestRC, AMDGPU::sub0);
1347
1348   unsigned DestSub0 = MRI.createVirtualRegister(DestRC);
1349   MachineInstr *LoHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub0)
1350     .addOperand(SrcReg0Sub0);
1351
1352   MachineOperand SrcReg0Sub1 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
1353                                                        AMDGPU::sub1, Src0SubRC);
1354
1355   unsigned DestSub1 = MRI.createVirtualRegister(DestSubRC);
1356   MachineInstr *HiHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub1)
1357     .addOperand(SrcReg0Sub1);
1358
1359   unsigned FullDestReg = MRI.createVirtualRegister(DestRC);
1360   BuildMI(MBB, MII, DL, get(TargetOpcode::REG_SEQUENCE), FullDestReg)
1361     .addReg(DestSub0)
1362     .addImm(AMDGPU::sub0)
1363     .addReg(DestSub1)
1364     .addImm(AMDGPU::sub1);
1365
1366   MRI.replaceRegWith(Dest.getReg(), FullDestReg);
1367
1368   // Try to legalize the operands in case we need to swap the order to keep it
1369   // valid.
1370   Worklist.push_back(LoHalf);
1371   Worklist.push_back(HiHalf);
1372 }
1373
1374 void SIInstrInfo::splitScalar64BitBinaryOp(
1375   SmallVectorImpl<MachineInstr *> &Worklist,
1376   MachineInstr *Inst,
1377   unsigned Opcode) const {
1378   MachineBasicBlock &MBB = *Inst->getParent();
1379   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
1380
1381   MachineOperand &Dest = Inst->getOperand(0);
1382   MachineOperand &Src0 = Inst->getOperand(1);
1383   MachineOperand &Src1 = Inst->getOperand(2);
1384   DebugLoc DL = Inst->getDebugLoc();
1385
1386   MachineBasicBlock::iterator MII = Inst;
1387
1388   const MCInstrDesc &InstDesc = get(Opcode);
1389   const TargetRegisterClass *Src0RC = Src0.isReg() ?
1390     MRI.getRegClass(Src0.getReg()) :
1391     &AMDGPU::SGPR_32RegClass;
1392
1393   const TargetRegisterClass *Src0SubRC = RI.getSubRegClass(Src0RC, AMDGPU::sub0);
1394   const TargetRegisterClass *Src1RC = Src1.isReg() ?
1395     MRI.getRegClass(Src1.getReg()) :
1396     &AMDGPU::SGPR_32RegClass;
1397
1398   const TargetRegisterClass *Src1SubRC = RI.getSubRegClass(Src1RC, AMDGPU::sub0);
1399
1400   MachineOperand SrcReg0Sub0 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
1401                                                        AMDGPU::sub0, Src0SubRC);
1402   MachineOperand SrcReg1Sub0 = buildExtractSubRegOrImm(MII, MRI, Src1, Src1RC,
1403                                                        AMDGPU::sub0, Src1SubRC);
1404
1405   const TargetRegisterClass *DestRC = MRI.getRegClass(Dest.getReg());
1406   const TargetRegisterClass *DestSubRC = RI.getSubRegClass(DestRC, AMDGPU::sub0);
1407
1408   unsigned DestSub0 = MRI.createVirtualRegister(DestRC);
1409   MachineInstr *LoHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub0)
1410     .addOperand(SrcReg0Sub0)
1411     .addOperand(SrcReg1Sub0);
1412
1413   MachineOperand SrcReg0Sub1 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
1414                                                        AMDGPU::sub1, Src0SubRC);
1415   MachineOperand SrcReg1Sub1 = buildExtractSubRegOrImm(MII, MRI, Src1, Src1RC,
1416                                                        AMDGPU::sub1, Src1SubRC);
1417
1418   unsigned DestSub1 = MRI.createVirtualRegister(DestSubRC);
1419   MachineInstr *HiHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub1)
1420     .addOperand(SrcReg0Sub1)
1421     .addOperand(SrcReg1Sub1);
1422
1423   unsigned FullDestReg = MRI.createVirtualRegister(DestRC);
1424   BuildMI(MBB, MII, DL, get(TargetOpcode::REG_SEQUENCE), FullDestReg)
1425     .addReg(DestSub0)
1426     .addImm(AMDGPU::sub0)
1427     .addReg(DestSub1)
1428     .addImm(AMDGPU::sub1);
1429
1430   MRI.replaceRegWith(Dest.getReg(), FullDestReg);
1431
1432   // Try to legalize the operands in case we need to swap the order to keep it
1433   // valid.
1434   Worklist.push_back(LoHalf);
1435   Worklist.push_back(HiHalf);
1436 }
1437
1438 void SIInstrInfo::splitScalar64BitBCNT(SmallVectorImpl<MachineInstr *> &Worklist,
1439                                        MachineInstr *Inst) const {
1440   MachineBasicBlock &MBB = *Inst->getParent();
1441   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
1442
1443   MachineBasicBlock::iterator MII = Inst;
1444   DebugLoc DL = Inst->getDebugLoc();
1445
1446   MachineOperand &Dest = Inst->getOperand(0);
1447   MachineOperand &Src = Inst->getOperand(1);
1448
1449   const MCInstrDesc &InstDesc = get(AMDGPU::V_BCNT_U32_B32_e32);
1450   const TargetRegisterClass *SrcRC = Src.isReg() ?
1451     MRI.getRegClass(Src.getReg()) :
1452     &AMDGPU::SGPR_32RegClass;
1453
1454   unsigned MidReg = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
1455   unsigned ResultReg = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
1456
1457   const TargetRegisterClass *SrcSubRC = RI.getSubRegClass(SrcRC, AMDGPU::sub0);
1458
1459   MachineOperand SrcRegSub0 = buildExtractSubRegOrImm(MII, MRI, Src, SrcRC,
1460                                                       AMDGPU::sub0, SrcSubRC);
1461   MachineOperand SrcRegSub1 = buildExtractSubRegOrImm(MII, MRI, Src, SrcRC,
1462                                                       AMDGPU::sub1, SrcSubRC);
1463
1464   MachineInstr *First = BuildMI(MBB, MII, DL, InstDesc, MidReg)
1465     .addOperand(SrcRegSub0)
1466     .addImm(0);
1467
1468   MachineInstr *Second = BuildMI(MBB, MII, DL, InstDesc, ResultReg)
1469     .addOperand(SrcRegSub1)
1470     .addReg(MidReg);
1471
1472   MRI.replaceRegWith(Dest.getReg(), ResultReg);
1473
1474   Worklist.push_back(First);
1475   Worklist.push_back(Second);
1476 }
1477
1478 void SIInstrInfo::addDescImplicitUseDef(const MCInstrDesc &NewDesc,
1479                                         MachineInstr *Inst) const {
1480   // Add the implict and explicit register definitions.
1481   if (NewDesc.ImplicitUses) {
1482     for (unsigned i = 0; NewDesc.ImplicitUses[i]; ++i) {
1483       unsigned Reg = NewDesc.ImplicitUses[i];
1484       Inst->addOperand(MachineOperand::CreateReg(Reg, false, true));
1485     }
1486   }
1487
1488   if (NewDesc.ImplicitDefs) {
1489     for (unsigned i = 0; NewDesc.ImplicitDefs[i]; ++i) {
1490       unsigned Reg = NewDesc.ImplicitDefs[i];
1491       Inst->addOperand(MachineOperand::CreateReg(Reg, true, true));
1492     }
1493   }
1494 }
1495
1496 MachineInstrBuilder SIInstrInfo::buildIndirectWrite(
1497                                    MachineBasicBlock *MBB,
1498                                    MachineBasicBlock::iterator I,
1499                                    unsigned ValueReg,
1500                                    unsigned Address, unsigned OffsetReg) const {
1501   const DebugLoc &DL = MBB->findDebugLoc(I);
1502   unsigned IndirectBaseReg = AMDGPU::VReg_32RegClass.getRegister(
1503                                       getIndirectIndexBegin(*MBB->getParent()));
1504
1505   return BuildMI(*MBB, I, DL, get(AMDGPU::SI_INDIRECT_DST_V1))
1506           .addReg(IndirectBaseReg, RegState::Define)
1507           .addOperand(I->getOperand(0))
1508           .addReg(IndirectBaseReg)
1509           .addReg(OffsetReg)
1510           .addImm(0)
1511           .addReg(ValueReg);
1512 }
1513
1514 MachineInstrBuilder SIInstrInfo::buildIndirectRead(
1515                                    MachineBasicBlock *MBB,
1516                                    MachineBasicBlock::iterator I,
1517                                    unsigned ValueReg,
1518                                    unsigned Address, unsigned OffsetReg) const {
1519   const DebugLoc &DL = MBB->findDebugLoc(I);
1520   unsigned IndirectBaseReg = AMDGPU::VReg_32RegClass.getRegister(
1521                                       getIndirectIndexBegin(*MBB->getParent()));
1522
1523   return BuildMI(*MBB, I, DL, get(AMDGPU::SI_INDIRECT_SRC))
1524           .addOperand(I->getOperand(0))
1525           .addOperand(I->getOperand(1))
1526           .addReg(IndirectBaseReg)
1527           .addReg(OffsetReg)
1528           .addImm(0);
1529
1530 }
1531
1532 void SIInstrInfo::reserveIndirectRegisters(BitVector &Reserved,
1533                                             const MachineFunction &MF) const {
1534   int End = getIndirectIndexEnd(MF);
1535   int Begin = getIndirectIndexBegin(MF);
1536
1537   if (End == -1)
1538     return;
1539
1540
1541   for (int Index = Begin; Index <= End; ++Index)
1542     Reserved.set(AMDGPU::VReg_32RegClass.getRegister(Index));
1543
1544   for (int Index = std::max(0, Begin - 1); Index <= End; ++Index)
1545     Reserved.set(AMDGPU::VReg_64RegClass.getRegister(Index));
1546
1547   for (int Index = std::max(0, Begin - 2); Index <= End; ++Index)
1548     Reserved.set(AMDGPU::VReg_96RegClass.getRegister(Index));
1549
1550   for (int Index = std::max(0, Begin - 3); Index <= End; ++Index)
1551     Reserved.set(AMDGPU::VReg_128RegClass.getRegister(Index));
1552
1553   for (int Index = std::max(0, Begin - 7); Index <= End; ++Index)
1554     Reserved.set(AMDGPU::VReg_256RegClass.getRegister(Index));
1555
1556   for (int Index = std::max(0, Begin - 15); Index <= End; ++Index)
1557     Reserved.set(AMDGPU::VReg_512RegClass.getRegister(Index));
1558 }