lib/Target/R600/SIInstrInfo.cpp

   1 //===-- SIInstrInfo.cpp - SI Instruction Information  ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief SI Implementation of TargetInstrInfo.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15
  16 #include "SIInstrInfo.h"
  17 #include "AMDGPUTargetMachine.h"
  18 #include "SIDefines.h"
  19 #include "SIMachineFunctionInfo.h"
  20 #include "llvm/CodeGen/MachineInstrBuilder.h"
  21 #include "llvm/CodeGen/MachineRegisterInfo.h"
  22 #include "llvm/MC/MCInstrDesc.h"
  23
  24 using namespace llvm;
  25
  26 SIInstrInfo::SIInstrInfo(AMDGPUTargetMachine &tm)
  27   : AMDGPUInstrInfo(tm),
  28     RI(tm) { }
  29
  30 //===----------------------------------------------------------------------===//
  31 // TargetInstrInfo callbacks
  32 //===----------------------------------------------------------------------===//
  33
  34 void
  35 SIInstrInfo::copyPhysReg(MachineBasicBlock &MBB,
  36                          MachineBasicBlock::iterator MI, DebugLoc DL,
  37                          unsigned DestReg, unsigned SrcReg,
  38                          bool KillSrc) const {
  39
  40   // If we are trying to copy to or from SCC, there is a bug somewhere else in
  41   // the backend.  While it may be theoretically possible to do this, it should
  42   // never be necessary.
  43   assert(DestReg != AMDGPU::SCC && SrcReg != AMDGPU::SCC);
  44
  45   static const int16_t Sub0_15[] = {
  46     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3,
  47     AMDGPU::sub4, AMDGPU::sub5, AMDGPU::sub6, AMDGPU::sub7,
  48     AMDGPU::sub8, AMDGPU::sub9, AMDGPU::sub10, AMDGPU::sub11,
  49     AMDGPU::sub12, AMDGPU::sub13, AMDGPU::sub14, AMDGPU::sub15, 0
  50   };
  51
  52   static const int16_t Sub0_7[] = {
  53     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3,
  54     AMDGPU::sub4, AMDGPU::sub5, AMDGPU::sub6, AMDGPU::sub7, 0
  55   };
  56
  57   static const int16_t Sub0_3[] = {
  58     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3, 0
  59   };
  60
  61   static const int16_t Sub0_2[] = {
  62     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, 0
  63   };
  64
  65   static const int16_t Sub0_1[] = {
  66     AMDGPU::sub0, AMDGPU::sub1, 0
  67   };
  68
  69   unsigned Opcode;
  70   const int16_t *SubIndices;
  71
  72   if (AMDGPU::M0 == DestReg) {
  73     // Check if M0 isn't already set to this value
  74     for (MachineBasicBlock::reverse_iterator E = MBB.rend(),
  75       I = MachineBasicBlock::reverse_iterator(MI); I != E; ++I) {
  76
  77       if (!I->definesRegister(AMDGPU::M0))
  78         continue;
  79
  80       unsigned Opc = I->getOpcode();
  81       if (Opc != TargetOpcode::COPY && Opc != AMDGPU::S_MOV_B32)
  82         break;
  83
  84       if (!I->readsRegister(SrcReg))
  85         break;
  86
  87       // The copy isn't necessary
  88       return;
  89     }
  90   }
  91
  92   if (AMDGPU::SReg_32RegClass.contains(DestReg)) {
  93     assert(AMDGPU::SReg_32RegClass.contains(SrcReg));
  94     BuildMI(MBB, MI, DL, get(AMDGPU::S_MOV_B32), DestReg)
  95             .addReg(SrcReg, getKillRegState(KillSrc));
  96     return;
  97
  98   } else if (AMDGPU::SReg_64RegClass.contains(DestReg)) {
  99     assert(AMDGPU::SReg_64RegClass.contains(SrcReg));
 100     BuildMI(MBB, MI, DL, get(AMDGPU::S_MOV_B64), DestReg)
 101             .addReg(SrcReg, getKillRegState(KillSrc));
 102     return;
 103
 104   } else if (AMDGPU::SReg_128RegClass.contains(DestReg)) {
 105     assert(AMDGPU::SReg_128RegClass.contains(SrcReg));
 106     Opcode = AMDGPU::S_MOV_B32;
 107     SubIndices = Sub0_3;
 108
 109   } else if (AMDGPU::SReg_256RegClass.contains(DestReg)) {
 110     assert(AMDGPU::SReg_256RegClass.contains(SrcReg));
 111     Opcode = AMDGPU::S_MOV_B32;
 112     SubIndices = Sub0_7;
 113
 114   } else if (AMDGPU::SReg_512RegClass.contains(DestReg)) {
 115     assert(AMDGPU::SReg_512RegClass.contains(SrcReg));
 116     Opcode = AMDGPU::S_MOV_B32;
 117     SubIndices = Sub0_15;
 118
 119   } else if (AMDGPU::VReg_32RegClass.contains(DestReg)) {
 120     assert(AMDGPU::VReg_32RegClass.contains(SrcReg) ||
 121            AMDGPU::SReg_32RegClass.contains(SrcReg));
 122     BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DestReg)
 123             .addReg(SrcReg, getKillRegState(KillSrc));
 124     return;
 125
 126   } else if (AMDGPU::VReg_64RegClass.contains(DestReg)) {
 127     assert(AMDGPU::VReg_64RegClass.contains(SrcReg) ||
 128            AMDGPU::SReg_64RegClass.contains(SrcReg));
 129     Opcode = AMDGPU::V_MOV_B32_e32;
 130     SubIndices = Sub0_1;
 131
 132   } else if (AMDGPU::VReg_96RegClass.contains(DestReg)) {
 133     assert(AMDGPU::VReg_96RegClass.contains(SrcReg));
 134     Opcode = AMDGPU::V_MOV_B32_e32;
 135     SubIndices = Sub0_2;
 136
 137   } else if (AMDGPU::VReg_128RegClass.contains(DestReg)) {
 138     assert(AMDGPU::VReg_128RegClass.contains(SrcReg) ||
 139            AMDGPU::SReg_128RegClass.contains(SrcReg));
 140     Opcode = AMDGPU::V_MOV_B32_e32;
 141     SubIndices = Sub0_3;
 142
 143   } else if (AMDGPU::VReg_256RegClass.contains(DestReg)) {
 144     assert(AMDGPU::VReg_256RegClass.contains(SrcReg) ||
 145            AMDGPU::SReg_256RegClass.contains(SrcReg));
 146     Opcode = AMDGPU::V_MOV_B32_e32;
 147     SubIndices = Sub0_7;
 148
 149   } else if (AMDGPU::VReg_512RegClass.contains(DestReg)) {
 150     assert(AMDGPU::VReg_512RegClass.contains(SrcReg) ||
 151            AMDGPU::SReg_512RegClass.contains(SrcReg));
 152     Opcode = AMDGPU::V_MOV_B32_e32;
 153     SubIndices = Sub0_15;
 154
 155   } else {
 156     llvm_unreachable("Can't copy register!");
 157   }
 158
 159   while (unsigned SubIdx = *SubIndices++) {
 160     MachineInstrBuilder Builder = BuildMI(MBB, MI, DL,
 161       get(Opcode), RI.getSubReg(DestReg, SubIdx));
 162
 163     Builder.addReg(RI.getSubReg(SrcReg, SubIdx), getKillRegState(KillSrc));
 164
 165     if (*SubIndices)
 166       Builder.addReg(DestReg, RegState::Define | RegState::Implicit);
 167   }
 168 }
 169
 170 unsigned SIInstrInfo::commuteOpcode(unsigned Opcode) const {
 171   int NewOpc;
 172
 173   // Try to map original to commuted opcode
 174   if ((NewOpc = AMDGPU::getCommuteRev(Opcode)) != -1)
 175     return NewOpc;
 176
 177   // Try to map commuted to original opcode
 178   if ((NewOpc = AMDGPU::getCommuteOrig(Opcode)) != -1)
 179     return NewOpc;
 180
 181   return Opcode;
 182 }
 183
 184 void SIInstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
 185                                       MachineBasicBlock::iterator MI,
 186                                       unsigned SrcReg, bool isKill,
 187                                       int FrameIndex,
 188                                       const TargetRegisterClass *RC,
 189                                       const TargetRegisterInfo *TRI) const {
 190   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
 191   SIMachineFunctionInfo *MFI = MBB.getParent()->getInfo<SIMachineFunctionInfo>();
 192   DebugLoc DL = MBB.findDebugLoc(MI);
 193   unsigned KillFlag = isKill ? RegState::Kill : 0;
 194
 195   if (TRI->getCommonSubClass(RC, &AMDGPU::SGPR_32RegClass)) {
 196     unsigned Lane = MFI->SpillTracker.getNextLane(MRI);
 197     BuildMI(MBB, MI, DL, get(AMDGPU::V_WRITELANE_B32),
 198             MFI->SpillTracker.LaneVGPR)
 199             .addReg(SrcReg, KillFlag)
 200             .addImm(Lane);
 201     MFI->SpillTracker.addSpilledReg(FrameIndex, MFI->SpillTracker.LaneVGPR,
 202                                     Lane);
 203   } else {
 204     for (unsigned i = 0, e = RC->getSize() / 4; i != e; ++i) {
 205       unsigned SubReg = MRI.createVirtualRegister(&AMDGPU::SReg_32RegClass);
 206       BuildMI(MBB, MI, MBB.findDebugLoc(MI), get(AMDGPU::COPY), SubReg)
 207               .addReg(SrcReg, 0, RI.getSubRegFromChannel(i));
 208       storeRegToStackSlot(MBB, MI, SubReg, isKill, FrameIndex + i,
 209                           &AMDGPU::SReg_32RegClass, TRI);
 210     }
 211   }
 212 }
 213
 214 void SIInstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
 215                                        MachineBasicBlock::iterator MI,
 216                                        unsigned DestReg, int FrameIndex,
 217                                        const TargetRegisterClass *RC,
 218                                        const TargetRegisterInfo *TRI) const {
 219   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
 220   SIMachineFunctionInfo *MFI = MBB.getParent()->getInfo<SIMachineFunctionInfo>();
 221   DebugLoc DL = MBB.findDebugLoc(MI);
 222   if (TRI->getCommonSubClass(RC, &AMDGPU::SReg_32RegClass)) {
 223      SIMachineFunctionInfo::SpilledReg Spill =
 224         MFI->SpillTracker.getSpilledReg(FrameIndex);
 225     assert(Spill.VGPR);
 226     BuildMI(MBB, MI, DL, get(AMDGPU::V_READLANE_B32), DestReg)
 227             .addReg(Spill.VGPR)
 228             .addImm(Spill.Lane);
 229   } else {
 230     for (unsigned i = 0, e = RC->getSize() / 4; i != e; ++i) {
 231       unsigned Flags = RegState::Define;
 232       if (i == 0) {
 233         Flags |= RegState::Undef;
 234       }
 235       unsigned SubReg = MRI.createVirtualRegister(&AMDGPU::SReg_32RegClass);
 236       loadRegFromStackSlot(MBB, MI, SubReg, FrameIndex + i,
 237                            &AMDGPU::SReg_32RegClass, TRI);
 238       BuildMI(MBB, MI, DL, get(AMDGPU::COPY))
 239               .addReg(DestReg, Flags, RI.getSubRegFromChannel(i))
 240               .addReg(SubReg);
 241     }
 242   }
 243 }
 244
 245 MachineInstr *SIInstrInfo::commuteInstruction(MachineInstr *MI,
 246                                               bool NewMI) const {
 247
 248   MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
 249   if (MI->getNumOperands() < 3 || !MI->getOperand(1).isReg())
 250     return 0;
 251
 252   // Cannot commute VOP2 if src0 is SGPR.
 253   if (isVOP2(MI->getOpcode()) && MI->getOperand(1).isReg() &&
 254       RI.isSGPRClass(MRI.getRegClass(MI->getOperand(1).getReg())))
 255    return 0;
 256
 257   if (!MI->getOperand(2).isReg()) {
 258     // XXX: Commute instructions with FPImm operands
 259     if (NewMI || MI->getOperand(2).isFPImm() ||
 260        (!isVOP2(MI->getOpcode()) && !isVOP3(MI->getOpcode()))) {
 261       return 0;
 262     }
 263
 264     // XXX: Commute VOP3 instructions with abs and neg set.
 265     if (isVOP3(MI->getOpcode()) &&
 266         (MI->getOperand(AMDGPU::getNamedOperandIdx(MI->getOpcode(),
 267                         AMDGPU::OpName::abs)).getImm() ||
 268          MI->getOperand(AMDGPU::getNamedOperandIdx(MI->getOpcode(),
 269                         AMDGPU::OpName::neg)).getImm()))
 270       return 0;
 271
 272     unsigned Reg = MI->getOperand(1).getReg();
 273     unsigned SubReg = MI->getOperand(1).getSubReg();
 274     MI->getOperand(1).ChangeToImmediate(MI->getOperand(2).getImm());
 275     MI->getOperand(2).ChangeToRegister(Reg, false);
 276     MI->getOperand(2).setSubReg(SubReg);
 277   } else {
 278     MI = TargetInstrInfo::commuteInstruction(MI, NewMI);
 279   }
 280
 281   if (MI)
 282     MI->setDesc(get(commuteOpcode(MI->getOpcode())));
 283
 284   return MI;
 285 }
 286
 287 MachineInstr *SIInstrInfo::buildMovInstr(MachineBasicBlock *MBB,
 288                                          MachineBasicBlock::iterator I,
 289                                          unsigned DstReg,
 290                                          unsigned SrcReg) const {
 291   return BuildMI(*MBB, I, MBB->findDebugLoc(I), get(AMDGPU::V_MOV_B32_e32),
 292                  DstReg) .addReg(SrcReg);
 293 }
 294
 295 bool SIInstrInfo::isMov(unsigned Opcode) const {
 296   switch(Opcode) {
 297   default: return false;
 298   case AMDGPU::S_MOV_B32:
 299   case AMDGPU::S_MOV_B64:
 300   case AMDGPU::V_MOV_B32_e32:
 301   case AMDGPU::V_MOV_B32_e64:
 302     return true;
 303   }
 304 }
 305
 306 bool
 307 SIInstrInfo::isSafeToMoveRegClassDefs(const TargetRegisterClass *RC) const {
 308   return RC != &AMDGPU::EXECRegRegClass;
 309 }
 310
 311 namespace llvm {
 312 namespace AMDGPU {
 313 // Helper function generated by tablegen.  We are wrapping this with
 314 // an SIInstrInfo function that reutrns bool rather than int.
 315 int isDS(uint16_t Opcode);
 316 }
 317 }
 318
 319 bool SIInstrInfo::isDS(uint16_t Opcode) const {
 320   return ::AMDGPU::isDS(Opcode) != -1;
 321 }
 322
 323 int SIInstrInfo::isMIMG(uint16_t Opcode) const {
 324   return get(Opcode).TSFlags & SIInstrFlags::MIMG;
 325 }
 326
 327 int SIInstrInfo::isSMRD(uint16_t Opcode) const {
 328   return get(Opcode).TSFlags & SIInstrFlags::SMRD;
 329 }
 330
 331 bool SIInstrInfo::isVOP1(uint16_t Opcode) const {
 332   return get(Opcode).TSFlags & SIInstrFlags::VOP1;
 333 }
 334
 335 bool SIInstrInfo::isVOP2(uint16_t Opcode) const {
 336   return get(Opcode).TSFlags & SIInstrFlags::VOP2;
 337 }
 338
 339 bool SIInstrInfo::isVOP3(uint16_t Opcode) const {
 340   return get(Opcode).TSFlags & SIInstrFlags::VOP3;
 341 }
 342
 343 bool SIInstrInfo::isVOPC(uint16_t Opcode) const {
 344   return get(Opcode).TSFlags & SIInstrFlags::VOPC;
 345 }
 346
 347 bool SIInstrInfo::isSALUInstr(const MachineInstr &MI) const {
 348   return get(MI.getOpcode()).TSFlags & SIInstrFlags::SALU;
 349 }
 350
 351 bool SIInstrInfo::isInlineConstant(const MachineOperand &MO) const {
 352
 353   union {
 354     int32_t I;
 355     float F;
 356   } Imm;
 357
 358   if (MO.isImm()) {
 359     Imm.I = MO.getImm();
 360   } else if (MO.isFPImm()) {
 361     Imm.F = MO.getFPImm()->getValueAPF().convertToFloat();
 362   } else {
 363     return false;
 364   }
 365
 366   // The actual type of the operand does not seem to matter as long
 367   // as the bits match one of the inline immediate values.  For example:
 368   //
 369   // -nan has the hexadecimal encoding of 0xfffffffe which is -2 in decimal,
 370   // so it is a legal inline immediate.
 371   //
 372   // 1065353216 has the hexadecimal encoding 0x3f800000 which is 1.0f in
 373   // floating-point, so it is a legal inline immediate.
 374   return (Imm.I >= -16 && Imm.I <= 64) ||
 375           Imm.F == 0.0f || Imm.F == 0.5f || Imm.F == -0.5f || Imm.F == 1.0f ||
 376           Imm.F == -1.0f || Imm.F == 2.0f || Imm.F == -2.0f || Imm.F == 4.0f ||
 377           Imm.F == -4.0f;
 378 }
 379
 380 bool SIInstrInfo::isLiteralConstant(const MachineOperand &MO) const {
 381   return (MO.isImm() || MO.isFPImm()) && !isInlineConstant(MO);
 382 }
 383
 384 bool SIInstrInfo::verifyInstruction(const MachineInstr *MI,
 385                                     StringRef &ErrInfo) const {
 386   uint16_t Opcode = MI->getOpcode();
 387   int Src0Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src0);
 388   int Src1Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src1);
 389   int Src2Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src2);
 390
 391   // Make sure the number of operands is correct.
 392   const MCInstrDesc &Desc = get(Opcode);
 393   if (!Desc.isVariadic() &&
 394       Desc.getNumOperands() != MI->getNumExplicitOperands()) {
 395      ErrInfo = "Instruction has wrong number of operands.";
 396      return false;
 397   }
 398
 399   // Make sure the register classes are correct
 400   for (unsigned i = 0, e = Desc.getNumOperands(); i != e; ++i) {
 401     switch (Desc.OpInfo[i].OperandType) {
 402     case MCOI::OPERAND_REGISTER:
 403       break;
 404     case MCOI::OPERAND_IMMEDIATE:
 405       if (!MI->getOperand(i).isImm() && !MI->getOperand(i).isFPImm()) {
 406         ErrInfo = "Expected immediate, but got non-immediate";
 407         return false;
 408       }
 409       // Fall-through
 410     default:
 411       continue;
 412     }
 413
 414     if (!MI->getOperand(i).isReg())
 415       continue;
 416
 417     int RegClass = Desc.OpInfo[i].RegClass;
 418     if (RegClass != -1) {
 419       unsigned Reg = MI->getOperand(i).getReg();
 420       if (TargetRegisterInfo::isVirtualRegister(Reg))
 421         continue;
 422
 423       const TargetRegisterClass *RC = RI.getRegClass(RegClass);
 424       if (!RC->contains(Reg)) {
 425         ErrInfo = "Operand has incorrect register class.";
 426         return false;
 427       }
 428     }
 429   }
 430
 431
 432   // Verify VOP*
 433   if (isVOP1(Opcode) || isVOP2(Opcode) || isVOP3(Opcode) || isVOPC(Opcode)) {
 434     unsigned ConstantBusCount = 0;
 435     unsigned SGPRUsed = AMDGPU::NoRegister;
 436     for (int i = 0, e = MI->getNumOperands(); i != e; ++i) {
 437       const MachineOperand &MO = MI->getOperand(i);
 438       if (MO.isReg() && MO.isUse() &&
 439           !TargetRegisterInfo::isVirtualRegister(MO.getReg())) {
 440
 441         // EXEC register uses the constant bus.
 442         if (!MO.isImplicit() && MO.getReg() == AMDGPU::EXEC)
 443           ++ConstantBusCount;
 444
 445         // SGPRs use the constant bus
 446         if (MO.getReg() == AMDGPU::M0 || MO.getReg() == AMDGPU::VCC ||
 447             (!MO.isImplicit() &&
 448             (AMDGPU::SGPR_32RegClass.contains(MO.getReg()) ||
 449             AMDGPU::SGPR_64RegClass.contains(MO.getReg())))) {
 450           if (SGPRUsed != MO.getReg()) {
 451             ++ConstantBusCount;
 452             SGPRUsed = MO.getReg();
 453           }
 454         }
 455       }
 456       // Literal constants use the constant bus.
 457       if (isLiteralConstant(MO))
 458         ++ConstantBusCount;
 459     }
 460     if (ConstantBusCount > 1) {
 461       ErrInfo = "VOP* instruction uses the constant bus more than once";
 462       return false;
 463     }
 464   }
 465
 466   // Verify SRC1 for VOP2 and VOPC
 467   if (Src1Idx != -1 && (isVOP2(Opcode) || isVOPC(Opcode))) {
 468     const MachineOperand &Src1 = MI->getOperand(Src1Idx);
 469     if (Src1.isImm() || Src1.isFPImm()) {
 470       ErrInfo = "VOP[2C] src1 cannot be an immediate.";
 471       return false;
 472     }
 473   }
 474
 475   // Verify VOP3
 476   if (isVOP3(Opcode)) {
 477     if (Src0Idx != -1 && isLiteralConstant(MI->getOperand(Src0Idx))) {
 478       ErrInfo = "VOP3 src0 cannot be a literal constant.";
 479       return false;
 480     }
 481     if (Src1Idx != -1 && isLiteralConstant(MI->getOperand(Src1Idx))) {
 482       ErrInfo = "VOP3 src1 cannot be a literal constant.";
 483       return false;
 484     }
 485     if (Src2Idx != -1 && isLiteralConstant(MI->getOperand(Src2Idx))) {
 486       ErrInfo = "VOP3 src2 cannot be a literal constant.";
 487       return false;
 488     }
 489   }
 490   return true;
 491 }
 492
 493 unsigned SIInstrInfo::getVALUOp(const MachineInstr &MI) {
 494   switch (MI.getOpcode()) {
 495   default: return AMDGPU::INSTRUCTION_LIST_END;
 496   case AMDGPU::REG_SEQUENCE: return AMDGPU::REG_SEQUENCE;
 497   case AMDGPU::COPY: return AMDGPU::COPY;
 498   case AMDGPU::PHI: return AMDGPU::PHI;
 499   case AMDGPU::S_MOV_B32:
 500     return MI.getOperand(1).isReg() ?
 501            AMDGPU::COPY : AMDGPU::V_MOV_B32_e32;
 502   case AMDGPU::S_ADD_I32: return AMDGPU::V_ADD_I32_e32;
 503   case AMDGPU::S_ADDC_U32: return AMDGPU::V_ADDC_U32_e32;
 504   case AMDGPU::S_SUB_I32: return AMDGPU::V_SUB_I32_e32;
 505   case AMDGPU::S_SUBB_U32: return AMDGPU::V_SUBB_U32_e32;
 506   case AMDGPU::S_AND_B32: return AMDGPU::V_AND_B32_e32;
 507   case AMDGPU::S_OR_B32: return AMDGPU::V_OR_B32_e32;
 508   case AMDGPU::S_XOR_B32: return AMDGPU::V_XOR_B32_e32;
 509   case AMDGPU::S_MIN_I32: return AMDGPU::V_MIN_I32_e32;
 510   case AMDGPU::S_MIN_U32: return AMDGPU::V_MIN_U32_e32;
 511   case AMDGPU::S_MAX_I32: return AMDGPU::V_MAX_I32_e32;
 512   case AMDGPU::S_MAX_U32: return AMDGPU::V_MAX_U32_e32;
 513   case AMDGPU::S_ASHR_I32: return AMDGPU::V_ASHR_I32_e32;
 514   case AMDGPU::S_ASHR_I64: return AMDGPU::V_ASHR_I64;
 515   case AMDGPU::S_LSHL_B32: return AMDGPU::V_LSHL_B32_e32;
 516   case AMDGPU::S_LSHL_B64: return AMDGPU::V_LSHL_B64;
 517   case AMDGPU::S_LSHR_B32: return AMDGPU::V_LSHR_B32_e32;
 518   case AMDGPU::S_LSHR_B64: return AMDGPU::V_LSHR_B64;
 519   }
 520 }
 521
 522 bool SIInstrInfo::isSALUOpSupportedOnVALU(const MachineInstr &MI) const {
 523   return getVALUOp(MI) != AMDGPU::INSTRUCTION_LIST_END;
 524 }
 525
 526 const TargetRegisterClass *SIInstrInfo::getOpRegClass(const MachineInstr &MI,
 527                                                       unsigned OpNo) const {
 528   const MachineRegisterInfo &MRI = MI.getParent()->getParent()->getRegInfo();
 529   const MCInstrDesc &Desc = get(MI.getOpcode());
 530   if (MI.isVariadic() || OpNo >= Desc.getNumOperands() ||
 531       Desc.OpInfo[OpNo].RegClass == -1)
 532     return MRI.getRegClass(MI.getOperand(OpNo).getReg());
 533
 534   unsigned RCID = Desc.OpInfo[OpNo].RegClass;
 535   return RI.getRegClass(RCID);
 536 }
 537
 538 bool SIInstrInfo::canReadVGPR(const MachineInstr &MI, unsigned OpNo) const {
 539   switch (MI.getOpcode()) {
 540   case AMDGPU::COPY:
 541   case AMDGPU::REG_SEQUENCE:
 542     return RI.hasVGPRs(getOpRegClass(MI, 0));
 543   default:
 544     return RI.hasVGPRs(getOpRegClass(MI, OpNo));
 545   }
 546 }
 547
 548 void SIInstrInfo::legalizeOpWithMove(MachineInstr *MI, unsigned OpIdx) const {
 549   MachineBasicBlock::iterator I = MI;
 550   MachineOperand &MO = MI->getOperand(OpIdx);
 551   MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
 552   unsigned RCID = get(MI->getOpcode()).OpInfo[OpIdx].RegClass;
 553   const TargetRegisterClass *RC = RI.getRegClass(RCID);
 554   unsigned Opcode = AMDGPU::V_MOV_B32_e32;
 555   if (MO.isReg()) {
 556     Opcode = AMDGPU::COPY;
 557   } else if (RI.isSGPRClass(RC)) {
 558     Opcode = AMDGPU::S_MOV_B32;
 559   }
 560
 561   const TargetRegisterClass *VRC = RI.getEquivalentVGPRClass(RC);
 562   unsigned Reg = MRI.createVirtualRegister(VRC);
 563   BuildMI(*MI->getParent(), I, MI->getParent()->findDebugLoc(I), get(Opcode),
 564           Reg).addOperand(MO);
 565   MO.ChangeToRegister(Reg, false);
 566 }
 567
 568 unsigned SIInstrInfo::buildExtractSubReg(MachineBasicBlock::iterator MI,
 569                                          MachineRegisterInfo &MRI,
 570                                          MachineOperand &SuperReg,
 571                                          const TargetRegisterClass *SuperRC,
 572                                          unsigned SubIdx,
 573                                          const TargetRegisterClass *SubRC)
 574                                          const {
 575   assert(SuperReg.isReg());
 576
 577   unsigned NewSuperReg = MRI.createVirtualRegister(SuperRC);
 578   unsigned SubReg = MRI.createVirtualRegister(SubRC);
 579
 580   // Just in case the super register is itself a sub-register, copy it to a new
 581   // value so we don't need to wory about merging its subreg index with the
 582   // SubIdx passed to this function.  The register coalescer should be able to
 583   // eliminate this extra copy.
 584   BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(TargetOpcode::COPY),
 585           NewSuperReg)
 586           .addOperand(SuperReg);
 587
 588   BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(TargetOpcode::COPY),
 589           SubReg)
 590           .addReg(NewSuperReg, 0, SubIdx);
 591   return SubReg;
 592 }
 593
 594 MachineOperand SIInstrInfo::buildExtractSubRegOrImm(
 595   MachineBasicBlock::iterator MII,
 596   MachineRegisterInfo &MRI,
 597   MachineOperand &Op,
 598   const TargetRegisterClass *SuperRC,
 599   unsigned SubIdx,
 600   const TargetRegisterClass *SubRC) const {
 601   if (Op.isImm()) {
 602     // XXX - Is there a better way to do this?
 603     if (SubIdx == AMDGPU::sub0)
 604       return MachineOperand::CreateImm(Op.getImm() & 0xFFFFFFFF);
 605     if (SubIdx == AMDGPU::sub1)
 606       return MachineOperand::CreateImm(Op.getImm() >> 32);
 607
 608     llvm_unreachable("Unhandled register index for immediate");
 609   }
 610
 611   unsigned SubReg = buildExtractSubReg(MII, MRI, Op, SuperRC,
 612                                        SubIdx, SubRC);
 613   return MachineOperand::CreateReg(SubReg, false);
 614 }
 615
 616 unsigned SIInstrInfo::split64BitImm(SmallVectorImpl<MachineInstr *> &Worklist,
 617                                     MachineBasicBlock::iterator MI,
 618                                     MachineRegisterInfo &MRI,
 619                                     const TargetRegisterClass *RC,
 620                                     const MachineOperand &Op) const {
 621   MachineBasicBlock *MBB = MI->getParent();
 622   DebugLoc DL = MI->getDebugLoc();
 623   unsigned LoDst = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
 624   unsigned HiDst = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
 625   unsigned Dst = MRI.createVirtualRegister(RC);
 626
 627   MachineInstr *Lo = BuildMI(*MBB, MI, DL, get(AMDGPU::S_MOV_B32),
 628                              LoDst)
 629     .addImm(Op.getImm() & 0xFFFFFFFF);
 630   MachineInstr *Hi = BuildMI(*MBB, MI, DL, get(AMDGPU::S_MOV_B32),
 631                              HiDst)
 632     .addImm(Op.getImm() >> 32);
 633
 634   BuildMI(*MBB, MI, DL, get(TargetOpcode::REG_SEQUENCE), Dst)
 635     .addReg(LoDst)
 636     .addImm(AMDGPU::sub0)
 637     .addReg(HiDst)
 638     .addImm(AMDGPU::sub1);
 639
 640   Worklist.push_back(Lo);
 641   Worklist.push_back(Hi);
 642
 643   return Dst;
 644 }
 645
 646 void SIInstrInfo::legalizeOperands(MachineInstr *MI) const {
 647   MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
 648   int Src0Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
 649                                            AMDGPU::OpName::src0);
 650   int Src1Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
 651                                            AMDGPU::OpName::src1);
 652   int Src2Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
 653                                            AMDGPU::OpName::src2);
 654
 655   // Legalize VOP2
 656   if (isVOP2(MI->getOpcode()) && Src1Idx != -1) {
 657     MachineOperand &Src0 = MI->getOperand(Src0Idx);
 658     MachineOperand &Src1 = MI->getOperand(Src1Idx);
 659
 660     // If the instruction implicitly reads VCC, we can't have any SGPR operands,
 661     // so move any.
 662     bool ReadsVCC = MI->readsRegister(AMDGPU::VCC, &RI);
 663     if (ReadsVCC && Src0.isReg() &&
 664         RI.isSGPRClass(MRI.getRegClass(Src0.getReg()))) {
 665       legalizeOpWithMove(MI, Src0Idx);
 666       return;
 667     }
 668
 669     if (ReadsVCC && Src1.isReg() &&
 670         RI.isSGPRClass(MRI.getRegClass(Src1.getReg()))) {
 671       legalizeOpWithMove(MI, Src1Idx);
 672       return;
 673     }
 674
 675     // Legalize VOP2 instructions where src1 is not a VGPR. An SGPR input must
 676     // be the first operand, and there can only be one.
 677     if (Src1.isImm() || Src1.isFPImm() ||
 678         (Src1.isReg() && RI.isSGPRClass(MRI.getRegClass(Src1.getReg())))) {
 679       if (MI->isCommutable()) {
 680         if (commuteInstruction(MI))
 681           return;
 682       }
 683       legalizeOpWithMove(MI, Src1Idx);
 684     }
 685   }
 686
 687   // XXX - Do any VOP3 instructions read VCC?
 688   // Legalize VOP3
 689   if (isVOP3(MI->getOpcode())) {
 690     int VOP3Idx[3] = {Src0Idx, Src1Idx, Src2Idx};
 691     unsigned SGPRReg = AMDGPU::NoRegister;
 692     for (unsigned i = 0; i < 3; ++i) {
 693       int Idx = VOP3Idx[i];
 694       if (Idx == -1)
 695         continue;
 696       MachineOperand &MO = MI->getOperand(Idx);
 697
 698       if (MO.isReg()) {
 699         if (!RI.isSGPRClass(MRI.getRegClass(MO.getReg())))
 700           continue; // VGPRs are legal
 701
 702         assert(MO.getReg() != AMDGPU::SCC && "SCC operand to VOP3 instruction");
 703
 704         if (SGPRReg == AMDGPU::NoRegister || SGPRReg == MO.getReg()) {
 705           SGPRReg = MO.getReg();
 706           // We can use one SGPR in each VOP3 instruction.
 707           continue;
 708         }
 709       } else if (!isLiteralConstant(MO)) {
 710         // If it is not a register and not a literal constant, then it must be
 711         // an inline constant which is always legal.
 712         continue;
 713       }
 714       // If we make it this far, then the operand is not legal and we must
 715       // legalize it.
 716       legalizeOpWithMove(MI, Idx);
 717     }
 718   }
 719
 720   // Legalize REG_SEQUENCE
 721   // The register class of the operands much be the same type as the register
 722   // class of the output.
 723   if (MI->getOpcode() == AMDGPU::REG_SEQUENCE) {
 724     const TargetRegisterClass *RC = NULL, *SRC = NULL, *VRC = NULL;
 725     for (unsigned i = 1, e = MI->getNumOperands(); i != e; i+=2) {
 726       if (!MI->getOperand(i).isReg() ||
 727           !TargetRegisterInfo::isVirtualRegister(MI->getOperand(i).getReg()))
 728         continue;
 729       const TargetRegisterClass *OpRC =
 730               MRI.getRegClass(MI->getOperand(i).getReg());
 731       if (RI.hasVGPRs(OpRC)) {
 732         VRC = OpRC;
 733       } else {
 734         SRC = OpRC;
 735       }
 736     }
 737
 738     // If any of the operands are VGPR registers, then they all most be
 739     // otherwise we will create illegal VGPR->SGPR copies when legalizing
 740     // them.
 741     if (VRC || !RI.isSGPRClass(getOpRegClass(*MI, 0))) {
 742       if (!VRC) {
 743         assert(SRC);
 744         VRC = RI.getEquivalentVGPRClass(SRC);
 745       }
 746       RC = VRC;
 747     } else {
 748       RC = SRC;
 749     }
 750
 751     // Update all the operands so they have the same type.
 752     for (unsigned i = 1, e = MI->getNumOperands(); i != e; i+=2) {
 753       if (!MI->getOperand(i).isReg() ||
 754           !TargetRegisterInfo::isVirtualRegister(MI->getOperand(i).getReg()))
 755         continue;
 756       unsigned DstReg = MRI.createVirtualRegister(RC);
 757       BuildMI(*MI->getParent(), MI, MI->getDebugLoc(),
 758               get(AMDGPU::COPY), DstReg)
 759               .addOperand(MI->getOperand(i));
 760       MI->getOperand(i).setReg(DstReg);
 761     }
 762   }
 763
 764   // Legalize MUBUF* instructions
 765   // FIXME: If we start using the non-addr64 instructions for compute, we
 766   // may need to legalize them here.
 767
 768   int SRsrcIdx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
 769                                             AMDGPU::OpName::srsrc);
 770   int VAddrIdx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
 771                                              AMDGPU::OpName::vaddr);
 772   if (SRsrcIdx != -1 && VAddrIdx != -1) {
 773     const TargetRegisterClass *VAddrRC =
 774         RI.getRegClass(get(MI->getOpcode()).OpInfo[VAddrIdx].RegClass);
 775
 776     if(VAddrRC->getSize() == 8 &&
 777        MRI.getRegClass(MI->getOperand(SRsrcIdx).getReg()) != VAddrRC) {
 778       // We have a MUBUF instruction that uses a 64-bit vaddr register and
 779       // srsrc has the incorrect register class.  In order to fix this, we
 780       // need to extract the pointer from the resource descriptor (srsrc),
 781       // add it to the value of vadd,  then store the result in the vaddr
 782       // operand.  Then, we need to set the pointer field of the resource
 783       // descriptor to zero.
 784
 785       MachineBasicBlock &MBB = *MI->getParent();
 786       MachineOperand &SRsrcOp = MI->getOperand(SRsrcIdx);
 787       MachineOperand &VAddrOp = MI->getOperand(VAddrIdx);
 788       unsigned SRsrcPtrLo, SRsrcPtrHi, VAddrLo, VAddrHi;
 789       unsigned NewVAddrLo = MRI.createVirtualRegister(&AMDGPU::VReg_32RegClass);
 790       unsigned NewVAddrHi = MRI.createVirtualRegister(&AMDGPU::VReg_32RegClass);
 791       unsigned NewVAddr = MRI.createVirtualRegister(&AMDGPU::VReg_64RegClass);
 792       unsigned Zero64 = MRI.createVirtualRegister(&AMDGPU::SReg_64RegClass);
 793       unsigned SRsrcFormatLo = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
 794       unsigned SRsrcFormatHi = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
 795       unsigned NewSRsrc = MRI.createVirtualRegister(&AMDGPU::SReg_128RegClass);
 796
 797       // SRsrcPtrLo = srsrc:sub0
 798       SRsrcPtrLo = buildExtractSubReg(MI, MRI, SRsrcOp,
 799           &AMDGPU::VReg_128RegClass, AMDGPU::sub0, &AMDGPU::VReg_32RegClass);
 800
 801       // SRsrcPtrHi = srsrc:sub1
 802       SRsrcPtrHi = buildExtractSubReg(MI, MRI, SRsrcOp,
 803           &AMDGPU::VReg_128RegClass, AMDGPU::sub1, &AMDGPU::VReg_32RegClass);
 804
 805       // VAddrLo = vaddr:sub0
 806       VAddrLo = buildExtractSubReg(MI, MRI, VAddrOp,
 807           &AMDGPU::VReg_64RegClass, AMDGPU::sub0, &AMDGPU::VReg_32RegClass);
 808
 809       // VAddrHi = vaddr:sub1
 810       VAddrHi = buildExtractSubReg(MI, MRI, VAddrOp,
 811           &AMDGPU::VReg_64RegClass, AMDGPU::sub1, &AMDGPU::VReg_32RegClass);
 812
 813       // NewVaddrLo = SRsrcPtrLo + VAddrLo
 814       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::V_ADD_I32_e32),
 815               NewVAddrLo)
 816               .addReg(SRsrcPtrLo)
 817               .addReg(VAddrLo)
 818               .addReg(AMDGPU::VCC, RegState::Define | RegState::Implicit);
 819
 820       // NewVaddrHi = SRsrcPtrHi + VAddrHi
 821       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::V_ADDC_U32_e32),
 822               NewVAddrHi)
 823               .addReg(SRsrcPtrHi)
 824               .addReg(VAddrHi)
 825               .addReg(AMDGPU::VCC, RegState::ImplicitDefine)
 826               .addReg(AMDGPU::VCC, RegState::Implicit);
 827
 828       // NewVaddr = {NewVaddrHi, NewVaddrLo}
 829       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE),
 830               NewVAddr)
 831               .addReg(NewVAddrLo)
 832               .addImm(AMDGPU::sub0)
 833               .addReg(NewVAddrHi)
 834               .addImm(AMDGPU::sub1);
 835
 836       // Zero64 = 0
 837       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B64),
 838               Zero64)
 839               .addImm(0);
 840
 841       // SRsrcFormatLo = RSRC_DATA_FORMAT{31-0}
 842       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
 843               SRsrcFormatLo)
 844               .addImm(AMDGPU::RSRC_DATA_FORMAT & 0xFFFFFFFF);
 845
 846       // SRsrcFormatHi = RSRC_DATA_FORMAT{63-32}
 847       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
 848               SRsrcFormatHi)
 849               .addImm(AMDGPU::RSRC_DATA_FORMAT >> 32);
 850
 851       // NewSRsrc = {Zero64, SRsrcFormat}
 852       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE),
 853               NewSRsrc)
 854               .addReg(Zero64)
 855               .addImm(AMDGPU::sub0_sub1)
 856               .addReg(SRsrcFormatLo)
 857               .addImm(AMDGPU::sub2)
 858               .addReg(SRsrcFormatHi)
 859               .addImm(AMDGPU::sub3);
 860
 861       // Update the instruction to use NewVaddr
 862       MI->getOperand(VAddrIdx).setReg(NewVAddr);
 863       // Update the instruction to use NewSRsrc
 864       MI->getOperand(SRsrcIdx).setReg(NewSRsrc);
 865     }
 866   }
 867 }
 868
 869 void SIInstrInfo::moveToVALU(MachineInstr &TopInst) const {
 870   SmallVector<MachineInstr *, 128> Worklist;
 871   Worklist.push_back(&TopInst);
 872
 873   while (!Worklist.empty()) {
 874     MachineInstr *Inst = Worklist.pop_back_val();
 875     MachineBasicBlock *MBB = Inst->getParent();
 876     MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
 877
 878     // Handle some special cases
 879     switch(Inst->getOpcode()) {
 880     case AMDGPU::S_MOV_B64: {
 881       DebugLoc DL = Inst->getDebugLoc();
 882
 883       // If the source operand is a register we can replace this with a
 884       // copy.
 885       if (Inst->getOperand(1).isReg()) {
 886         MachineInstr *Copy = BuildMI(*MBB, Inst, DL, get(TargetOpcode::COPY))
 887           .addOperand(Inst->getOperand(0))
 888           .addOperand(Inst->getOperand(1));
 889         Worklist.push_back(Copy);
 890       } else {
 891         // Otherwise, we need to split this into two movs, because there is
 892         // no 64-bit VALU move instruction.
 893         unsigned Reg = Inst->getOperand(0).getReg();
 894         unsigned Dst = split64BitImm(Worklist,
 895                                      Inst,
 896                                      MRI,
 897                                      MRI.getRegClass(Reg),
 898                                      Inst->getOperand(1));
 899         MRI.replaceRegWith(Reg, Dst);
 900       }
 901       Inst->eraseFromParent();
 902       continue;
 903     }
 904     case AMDGPU::S_AND_B64:
 905       splitScalar64BitOp(Worklist, Inst, AMDGPU::S_AND_B32);
 906       Inst->eraseFromParent();
 907       continue;
 908
 909     case AMDGPU::S_OR_B64:
 910       splitScalar64BitOp(Worklist, Inst, AMDGPU::S_OR_B32);
 911       Inst->eraseFromParent();
 912       continue;
 913
 914     case AMDGPU::S_XOR_B64:
 915       splitScalar64BitOp(Worklist, Inst, AMDGPU::S_XOR_B32);
 916       Inst->eraseFromParent();
 917       continue;
 918
 919     case AMDGPU::S_NOT_B64:
 920       splitScalar64BitOp(Worklist, Inst, AMDGPU::S_NOT_B32);
 921       Inst->eraseFromParent();
 922       continue;
 923
 924     case AMDGPU::S_BFE_U64:
 925     case AMDGPU::S_BFE_I64:
 926     case AMDGPU::S_BFM_B64:
 927       llvm_unreachable("Moving this op to VALU not implemented");
 928     }
 929
 930     unsigned NewOpcode = getVALUOp(*Inst);
 931     if (NewOpcode == AMDGPU::INSTRUCTION_LIST_END) {
 932       // We cannot move this instruction to the VALU, so we should try to
 933       // legalize its operands instead.
 934       legalizeOperands(Inst);
 935       continue;
 936     }
 937
 938     // Use the new VALU Opcode.
 939     const MCInstrDesc &NewDesc = get(NewOpcode);
 940     Inst->setDesc(NewDesc);
 941
 942     // Remove any references to SCC. Vector instructions can't read from it, and
 943     // We're just about to add the implicit use / defs of VCC, and we don't want
 944     // both.
 945     for (unsigned i = Inst->getNumOperands() - 1; i > 0; --i) {
 946       MachineOperand &Op = Inst->getOperand(i);
 947       if (Op.isReg() && Op.getReg() == AMDGPU::SCC)
 948         Inst->RemoveOperand(i);
 949     }
 950
 951     // Add the implict and explicit register definitions.
 952     if (NewDesc.ImplicitUses) {
 953       for (unsigned i = 0; NewDesc.ImplicitUses[i]; ++i) {
 954         unsigned Reg = NewDesc.ImplicitUses[i];
 955         Inst->addOperand(MachineOperand::CreateReg(Reg, false, true));
 956       }
 957     }
 958
 959     if (NewDesc.ImplicitDefs) {
 960       for (unsigned i = 0; NewDesc.ImplicitDefs[i]; ++i) {
 961         unsigned Reg = NewDesc.ImplicitDefs[i];
 962         Inst->addOperand(MachineOperand::CreateReg(Reg, true, true));
 963       }
 964     }
 965
 966     legalizeOperands(Inst);
 967
 968     // Update the destination register class.
 969     const TargetRegisterClass *NewDstRC = getOpRegClass(*Inst, 0);
 970
 971     switch (Inst->getOpcode()) {
 972       // For target instructions, getOpRegClass just returns the virtual
 973       // register class associated with the operand, so we need to find an
 974       // equivalent VGPR register class in order to move the instruction to the
 975       // VALU.
 976     case AMDGPU::COPY:
 977     case AMDGPU::PHI:
 978     case AMDGPU::REG_SEQUENCE:
 979       if (RI.hasVGPRs(NewDstRC))
 980         continue;
 981       NewDstRC = RI.getEquivalentVGPRClass(NewDstRC);
 982       if (!NewDstRC)
 983         continue;
 984       break;
 985     default:
 986       break;
 987     }
 988
 989     unsigned DstReg = Inst->getOperand(0).getReg();
 990     unsigned NewDstReg = MRI.createVirtualRegister(NewDstRC);
 991     MRI.replaceRegWith(DstReg, NewDstReg);
 992
 993     for (MachineRegisterInfo::use_iterator I = MRI.use_begin(NewDstReg),
 994            E = MRI.use_end(); I != E; ++I) {
 995       MachineInstr &UseMI = *I->getParent();
 996       if (!canReadVGPR(UseMI, I.getOperandNo())) {
 997         Worklist.push_back(&UseMI);
 998       }
 999     }
1000   }
1001 }
1002
1003 //===----------------------------------------------------------------------===//
1004 // Indirect addressing callbacks
1005 //===----------------------------------------------------------------------===//
1006
1007 unsigned SIInstrInfo::calculateIndirectAddress(unsigned RegIndex,
1008                                                  unsigned Channel) const {
1009   assert(Channel == 0);
1010   return RegIndex;
1011 }
1012
1013 const TargetRegisterClass *SIInstrInfo::getIndirectAddrRegClass() const {
1014   return &AMDGPU::VReg_32RegClass;
1015 }
1016
1017 void SIInstrInfo::splitScalar64BitOp(SmallVectorImpl<MachineInstr *> &Worklist,
1018                                      MachineInstr *Inst,
1019                                      unsigned Opcode) const {
1020   MachineBasicBlock &MBB = *Inst->getParent();
1021   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
1022
1023   MachineOperand &Dest = Inst->getOperand(0);
1024   MachineOperand &Src0 = Inst->getOperand(1);
1025   MachineOperand &Src1 = Inst->getOperand(2);
1026   DebugLoc DL = Inst->getDebugLoc();
1027
1028   MachineBasicBlock::iterator MII = Inst;
1029
1030   const MCInstrDesc &InstDesc = get(Opcode);
1031   const TargetRegisterClass *RC = MRI.getRegClass(Src0.getReg());
1032   const TargetRegisterClass *SubRC = RI.getSubRegClass(RC, AMDGPU::sub0);
1033   MachineOperand SrcReg0Sub0 = buildExtractSubRegOrImm(MII, MRI, Src0, RC,
1034                                                        AMDGPU::sub0, SubRC);
1035   MachineOperand SrcReg1Sub0 = buildExtractSubRegOrImm(MII, MRI, Src1, RC,
1036                                                        AMDGPU::sub0, SubRC);
1037
1038   unsigned DestSub0 = MRI.createVirtualRegister(SubRC);
1039   MachineInstr *LoHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub0)
1040     .addOperand(SrcReg0Sub0)
1041     .addOperand(SrcReg1Sub0);
1042
1043   MachineOperand SrcReg0Sub1 = buildExtractSubRegOrImm(MII, MRI, Src0, RC,
1044                                                        AMDGPU::sub1, SubRC);
1045   MachineOperand SrcReg1Sub1 = buildExtractSubRegOrImm(MII, MRI, Src1, RC,
1046                                                        AMDGPU::sub1, SubRC);
1047
1048   unsigned DestSub1 = MRI.createVirtualRegister(SubRC);
1049   MachineInstr *HiHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub1)
1050     .addOperand(SrcReg0Sub1)
1051     .addOperand(SrcReg1Sub1);
1052
1053   unsigned FullDestReg = MRI.createVirtualRegister(RC);
1054   BuildMI(MBB, MII, DL, get(TargetOpcode::REG_SEQUENCE), FullDestReg)
1055     .addReg(DestSub0)
1056     .addImm(AMDGPU::sub0)
1057     .addReg(DestSub1)
1058     .addImm(AMDGPU::sub1);
1059
1060   MRI.replaceRegWith(Dest.getReg(), FullDestReg);
1061
1062   // Try to legalize the operands in case we need to swap the order to keep it
1063   // valid.
1064   Worklist.push_back(LoHalf);
1065   Worklist.push_back(HiHalf);
1066 }
1067
1068 MachineInstrBuilder SIInstrInfo::buildIndirectWrite(
1069                                    MachineBasicBlock *MBB,
1070                                    MachineBasicBlock::iterator I,
1071                                    unsigned ValueReg,
1072                                    unsigned Address, unsigned OffsetReg) const {
1073   const DebugLoc &DL = MBB->findDebugLoc(I);
1074   unsigned IndirectBaseReg = AMDGPU::VReg_32RegClass.getRegister(
1075                                       getIndirectIndexBegin(*MBB->getParent()));
1076
1077   return BuildMI(*MBB, I, DL, get(AMDGPU::SI_INDIRECT_DST_V1))
1078           .addReg(IndirectBaseReg, RegState::Define)
1079           .addOperand(I->getOperand(0))
1080           .addReg(IndirectBaseReg)
1081           .addReg(OffsetReg)
1082           .addImm(0)
1083           .addReg(ValueReg);
1084 }
1085
1086 MachineInstrBuilder SIInstrInfo::buildIndirectRead(
1087                                    MachineBasicBlock *MBB,
1088                                    MachineBasicBlock::iterator I,
1089                                    unsigned ValueReg,
1090                                    unsigned Address, unsigned OffsetReg) const {
1091   const DebugLoc &DL = MBB->findDebugLoc(I);
1092   unsigned IndirectBaseReg = AMDGPU::VReg_32RegClass.getRegister(
1093                                       getIndirectIndexBegin(*MBB->getParent()));
1094
1095   return BuildMI(*MBB, I, DL, get(AMDGPU::SI_INDIRECT_SRC))
1096           .addOperand(I->getOperand(0))
1097           .addOperand(I->getOperand(1))
1098           .addReg(IndirectBaseReg)
1099           .addReg(OffsetReg)
1100           .addImm(0);
1101
1102 }
1103
1104 void SIInstrInfo::reserveIndirectRegisters(BitVector &Reserved,
1105                                             const MachineFunction &MF) const {
1106   int End = getIndirectIndexEnd(MF);
1107   int Begin = getIndirectIndexBegin(MF);
1108
1109   if (End == -1)
1110     return;
1111
1112
1113   for (int Index = Begin; Index <= End; ++Index)
1114     Reserved.set(AMDGPU::VReg_32RegClass.getRegister(Index));
1115
1116   for (int Index = std::max(0, Begin - 1); Index <= End; ++Index)
1117     Reserved.set(AMDGPU::VReg_64RegClass.getRegister(Index));
1118
1119   for (int Index = std::max(0, Begin - 2); Index <= End; ++Index)
1120     Reserved.set(AMDGPU::VReg_96RegClass.getRegister(Index));
1121
1122   for (int Index = std::max(0, Begin - 3); Index <= End; ++Index)
1123     Reserved.set(AMDGPU::VReg_128RegClass.getRegister(Index));
1124
1125   for (int Index = std::max(0, Begin - 7); Index <= End; ++Index)
1126     Reserved.set(AMDGPU::VReg_256RegClass.getRegister(Index));
1127
1128   for (int Index = std::max(0, Begin - 15); Index <= End; ++Index)
1129     Reserved.set(AMDGPU::VReg_512RegClass.getRegister(Index));
1130 }