lib/Target/R600/SIInstrInfo.cpp

   1 //===-- SIInstrInfo.cpp - SI Instruction Information  ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief SI Implementation of TargetInstrInfo.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15
  16 #include "SIInstrInfo.h"
  17 #include "AMDGPUTargetMachine.h"
  18 #include "SIDefines.h"
  19 #include "SIMachineFunctionInfo.h"
  20 #include "llvm/CodeGen/MachineInstrBuilder.h"
  21 #include "llvm/CodeGen/MachineRegisterInfo.h"
  22 #include "llvm/MC/MCInstrDesc.h"
  23
  24 using namespace llvm;
  25
  26 SIInstrInfo::SIInstrInfo(AMDGPUTargetMachine &tm)
  27   : AMDGPUInstrInfo(tm),
  28     RI(tm)
  29     { }
  30
  31 const SIRegisterInfo &SIInstrInfo::getRegisterInfo() const {
  32   return RI;
  33 }
  34
  35 //===----------------------------------------------------------------------===//
  36 // TargetInstrInfo callbacks
  37 //===----------------------------------------------------------------------===//
  38
  39 void
  40 SIInstrInfo::copyPhysReg(MachineBasicBlock &MBB,
  41                          MachineBasicBlock::iterator MI, DebugLoc DL,
  42                          unsigned DestReg, unsigned SrcReg,
  43                          bool KillSrc) const {
  44
  45   // If we are trying to copy to or from SCC, there is a bug somewhere else in
  46   // the backend.  While it may be theoretically possible to do this, it should
  47   // never be necessary.
  48   assert(DestReg != AMDGPU::SCC && SrcReg != AMDGPU::SCC);
  49
  50   static const int16_t Sub0_15[] = {
  51     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3,
  52     AMDGPU::sub4, AMDGPU::sub5, AMDGPU::sub6, AMDGPU::sub7,
  53     AMDGPU::sub8, AMDGPU::sub9, AMDGPU::sub10, AMDGPU::sub11,
  54     AMDGPU::sub12, AMDGPU::sub13, AMDGPU::sub14, AMDGPU::sub15, 0
  55   };
  56
  57   static const int16_t Sub0_7[] = {
  58     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3,
  59     AMDGPU::sub4, AMDGPU::sub5, AMDGPU::sub6, AMDGPU::sub7, 0
  60   };
  61
  62   static const int16_t Sub0_3[] = {
  63     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3, 0
  64   };
  65
  66   static const int16_t Sub0_2[] = {
  67     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, 0
  68   };
  69
  70   static const int16_t Sub0_1[] = {
  71     AMDGPU::sub0, AMDGPU::sub1, 0
  72   };
  73
  74   unsigned Opcode;
  75   const int16_t *SubIndices;
  76
  77   if (AMDGPU::M0 == DestReg) {
  78     // Check if M0 isn't already set to this value
  79     for (MachineBasicBlock::reverse_iterator E = MBB.rend(),
  80       I = MachineBasicBlock::reverse_iterator(MI); I != E; ++I) {
  81
  82       if (!I->definesRegister(AMDGPU::M0))
  83         continue;
  84
  85       unsigned Opc = I->getOpcode();
  86       if (Opc != TargetOpcode::COPY && Opc != AMDGPU::S_MOV_B32)
  87         break;
  88
  89       if (!I->readsRegister(SrcReg))
  90         break;
  91
  92       // The copy isn't necessary
  93       return;
  94     }
  95   }
  96
  97   if (AMDGPU::SReg_32RegClass.contains(DestReg)) {
  98     assert(AMDGPU::SReg_32RegClass.contains(SrcReg));
  99     BuildMI(MBB, MI, DL, get(AMDGPU::S_MOV_B32), DestReg)
 100             .addReg(SrcReg, getKillRegState(KillSrc));
 101     return;
 102
 103   } else if (AMDGPU::SReg_64RegClass.contains(DestReg)) {
 104     assert(AMDGPU::SReg_64RegClass.contains(SrcReg));
 105     BuildMI(MBB, MI, DL, get(AMDGPU::S_MOV_B64), DestReg)
 106             .addReg(SrcReg, getKillRegState(KillSrc));
 107     return;
 108
 109   } else if (AMDGPU::SReg_128RegClass.contains(DestReg)) {
 110     assert(AMDGPU::SReg_128RegClass.contains(SrcReg));
 111     Opcode = AMDGPU::S_MOV_B32;
 112     SubIndices = Sub0_3;
 113
 114   } else if (AMDGPU::SReg_256RegClass.contains(DestReg)) {
 115     assert(AMDGPU::SReg_256RegClass.contains(SrcReg));
 116     Opcode = AMDGPU::S_MOV_B32;
 117     SubIndices = Sub0_7;
 118
 119   } else if (AMDGPU::SReg_512RegClass.contains(DestReg)) {
 120     assert(AMDGPU::SReg_512RegClass.contains(SrcReg));
 121     Opcode = AMDGPU::S_MOV_B32;
 122     SubIndices = Sub0_15;
 123
 124   } else if (AMDGPU::VReg_32RegClass.contains(DestReg)) {
 125     assert(AMDGPU::VReg_32RegClass.contains(SrcReg) ||
 126            AMDGPU::SReg_32RegClass.contains(SrcReg));
 127     BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DestReg)
 128             .addReg(SrcReg, getKillRegState(KillSrc));
 129     return;
 130
 131   } else if (AMDGPU::VReg_64RegClass.contains(DestReg)) {
 132     assert(AMDGPU::VReg_64RegClass.contains(SrcReg) ||
 133            AMDGPU::SReg_64RegClass.contains(SrcReg));
 134     Opcode = AMDGPU::V_MOV_B32_e32;
 135     SubIndices = Sub0_1;
 136
 137   } else if (AMDGPU::VReg_96RegClass.contains(DestReg)) {
 138     assert(AMDGPU::VReg_96RegClass.contains(SrcReg));
 139     Opcode = AMDGPU::V_MOV_B32_e32;
 140     SubIndices = Sub0_2;
 141
 142   } else if (AMDGPU::VReg_128RegClass.contains(DestReg)) {
 143     assert(AMDGPU::VReg_128RegClass.contains(SrcReg) ||
 144            AMDGPU::SReg_128RegClass.contains(SrcReg));
 145     Opcode = AMDGPU::V_MOV_B32_e32;
 146     SubIndices = Sub0_3;
 147
 148   } else if (AMDGPU::VReg_256RegClass.contains(DestReg)) {
 149     assert(AMDGPU::VReg_256RegClass.contains(SrcReg) ||
 150            AMDGPU::SReg_256RegClass.contains(SrcReg));
 151     Opcode = AMDGPU::V_MOV_B32_e32;
 152     SubIndices = Sub0_7;
 153
 154   } else if (AMDGPU::VReg_512RegClass.contains(DestReg)) {
 155     assert(AMDGPU::VReg_512RegClass.contains(SrcReg) ||
 156            AMDGPU::SReg_512RegClass.contains(SrcReg));
 157     Opcode = AMDGPU::V_MOV_B32_e32;
 158     SubIndices = Sub0_15;
 159
 160   } else {
 161     llvm_unreachable("Can't copy register!");
 162   }
 163
 164   while (unsigned SubIdx = *SubIndices++) {
 165     MachineInstrBuilder Builder = BuildMI(MBB, MI, DL,
 166       get(Opcode), RI.getSubReg(DestReg, SubIdx));
 167
 168     Builder.addReg(RI.getSubReg(SrcReg, SubIdx), getKillRegState(KillSrc));
 169
 170     if (*SubIndices)
 171       Builder.addReg(DestReg, RegState::Define | RegState::Implicit);
 172   }
 173 }
 174
 175 unsigned SIInstrInfo::commuteOpcode(unsigned Opcode) const {
 176   int NewOpc;
 177
 178   // Try to map original to commuted opcode
 179   if ((NewOpc = AMDGPU::getCommuteRev(Opcode)) != -1)
 180     return NewOpc;
 181
 182   // Try to map commuted to original opcode
 183   if ((NewOpc = AMDGPU::getCommuteOrig(Opcode)) != -1)
 184     return NewOpc;
 185
 186   return Opcode;
 187 }
 188
 189 void SIInstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
 190                                       MachineBasicBlock::iterator MI,
 191                                       unsigned SrcReg, bool isKill,
 192                                       int FrameIndex,
 193                                       const TargetRegisterClass *RC,
 194                                       const TargetRegisterInfo *TRI) const {
 195   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
 196   SIMachineFunctionInfo *MFI = MBB.getParent()->getInfo<SIMachineFunctionInfo>();
 197   DebugLoc DL = MBB.findDebugLoc(MI);
 198   unsigned KillFlag = isKill ? RegState::Kill : 0;
 199
 200   if (TRI->getCommonSubClass(RC, &AMDGPU::SGPR_32RegClass)) {
 201     unsigned Lane = MFI->SpillTracker.getNextLane(MRI);
 202     BuildMI(MBB, MI, DL, get(AMDGPU::V_WRITELANE_B32),
 203             MFI->SpillTracker.LaneVGPR)
 204             .addReg(SrcReg, KillFlag)
 205             .addImm(Lane);
 206     MFI->SpillTracker.addSpilledReg(FrameIndex, MFI->SpillTracker.LaneVGPR,
 207                                     Lane);
 208   } else {
 209     for (unsigned i = 0, e = RC->getSize() / 4; i != e; ++i) {
 210       unsigned SubReg = MRI.createVirtualRegister(&AMDGPU::SReg_32RegClass);
 211       BuildMI(MBB, MI, MBB.findDebugLoc(MI), get(AMDGPU::COPY), SubReg)
 212               .addReg(SrcReg, 0, RI.getSubRegFromChannel(i));
 213       storeRegToStackSlot(MBB, MI, SubReg, isKill, FrameIndex + i,
 214                           &AMDGPU::SReg_32RegClass, TRI);
 215     }
 216   }
 217 }
 218
 219 void SIInstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
 220                                        MachineBasicBlock::iterator MI,
 221                                        unsigned DestReg, int FrameIndex,
 222                                        const TargetRegisterClass *RC,
 223                                        const TargetRegisterInfo *TRI) const {
 224   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
 225   SIMachineFunctionInfo *MFI = MBB.getParent()->getInfo<SIMachineFunctionInfo>();
 226   DebugLoc DL = MBB.findDebugLoc(MI);
 227   if (TRI->getCommonSubClass(RC, &AMDGPU::SReg_32RegClass)) {
 228      SIMachineFunctionInfo::SpilledReg Spill =
 229         MFI->SpillTracker.getSpilledReg(FrameIndex);
 230     assert(Spill.VGPR);
 231     BuildMI(MBB, MI, DL, get(AMDGPU::V_READLANE_B32), DestReg)
 232             .addReg(Spill.VGPR)
 233             .addImm(Spill.Lane);
 234   } else {
 235     for (unsigned i = 0, e = RC->getSize() / 4; i != e; ++i) {
 236       unsigned Flags = RegState::Define;
 237       if (i == 0) {
 238         Flags |= RegState::Undef;
 239       }
 240       unsigned SubReg = MRI.createVirtualRegister(&AMDGPU::SReg_32RegClass);
 241       loadRegFromStackSlot(MBB, MI, SubReg, FrameIndex + i,
 242                            &AMDGPU::SReg_32RegClass, TRI);
 243       BuildMI(MBB, MI, DL, get(AMDGPU::COPY))
 244               .addReg(DestReg, Flags, RI.getSubRegFromChannel(i))
 245               .addReg(SubReg);
 246     }
 247   }
 248 }
 249
 250 MachineInstr *SIInstrInfo::commuteInstruction(MachineInstr *MI,
 251                                               bool NewMI) const {
 252
 253   MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
 254   if (MI->getNumOperands() < 3 || !MI->getOperand(1).isReg())
 255     return 0;
 256
 257   // Cannot commute VOP2 if src0 is SGPR.
 258   if (isVOP2(MI->getOpcode()) && MI->getOperand(1).isReg() &&
 259       RI.isSGPRClass(MRI.getRegClass(MI->getOperand(1).getReg())))
 260    return 0;
 261
 262   if (!MI->getOperand(2).isReg()) {
 263     // XXX: Commute instructions with FPImm operands
 264     if (NewMI || MI->getOperand(2).isFPImm() ||
 265        (!isVOP2(MI->getOpcode()) && !isVOP3(MI->getOpcode()))) {
 266       return 0;
 267     }
 268
 269     // XXX: Commute VOP3 instructions with abs and neg set.
 270     if (isVOP3(MI->getOpcode()) &&
 271         (MI->getOperand(AMDGPU::getNamedOperandIdx(MI->getOpcode(),
 272                         AMDGPU::OpName::abs)).getImm() ||
 273          MI->getOperand(AMDGPU::getNamedOperandIdx(MI->getOpcode(),
 274                         AMDGPU::OpName::neg)).getImm()))
 275       return 0;
 276
 277     unsigned Reg = MI->getOperand(1).getReg();
 278     MI->getOperand(1).ChangeToImmediate(MI->getOperand(2).getImm());
 279     MI->getOperand(2).ChangeToRegister(Reg, false);
 280   } else {
 281     MI = TargetInstrInfo::commuteInstruction(MI, NewMI);
 282   }
 283
 284   if (MI)
 285     MI->setDesc(get(commuteOpcode(MI->getOpcode())));
 286
 287   return MI;
 288 }
 289
 290 MachineInstr *SIInstrInfo::buildMovInstr(MachineBasicBlock *MBB,
 291                                          MachineBasicBlock::iterator I,
 292                                          unsigned DstReg,
 293                                          unsigned SrcReg) const {
 294   return BuildMI(*MBB, I, MBB->findDebugLoc(I), get(AMDGPU::V_MOV_B32_e32),
 295                  DstReg) .addReg(SrcReg);
 296 }
 297
 298 bool SIInstrInfo::isMov(unsigned Opcode) const {
 299   switch(Opcode) {
 300   default: return false;
 301   case AMDGPU::S_MOV_B32:
 302   case AMDGPU::S_MOV_B64:
 303   case AMDGPU::V_MOV_B32_e32:
 304   case AMDGPU::V_MOV_B32_e64:
 305     return true;
 306   }
 307 }
 308
 309 bool
 310 SIInstrInfo::isSafeToMoveRegClassDefs(const TargetRegisterClass *RC) const {
 311   return RC != &AMDGPU::EXECRegRegClass;
 312 }
 313
 314 int SIInstrInfo::isMIMG(uint16_t Opcode) const {
 315   return get(Opcode).TSFlags & SIInstrFlags::MIMG;
 316 }
 317
 318 int SIInstrInfo::isSMRD(uint16_t Opcode) const {
 319   return get(Opcode).TSFlags & SIInstrFlags::SMRD;
 320 }
 321
 322 bool SIInstrInfo::isVOP1(uint16_t Opcode) const {
 323   return get(Opcode).TSFlags & SIInstrFlags::VOP1;
 324 }
 325
 326 bool SIInstrInfo::isVOP2(uint16_t Opcode) const {
 327   return get(Opcode).TSFlags & SIInstrFlags::VOP2;
 328 }
 329
 330 bool SIInstrInfo::isVOP3(uint16_t Opcode) const {
 331   return get(Opcode).TSFlags & SIInstrFlags::VOP3;
 332 }
 333
 334 bool SIInstrInfo::isVOPC(uint16_t Opcode) const {
 335   return get(Opcode).TSFlags & SIInstrFlags::VOPC;
 336 }
 337
 338 bool SIInstrInfo::isSALUInstr(const MachineInstr &MI) const {
 339   return get(MI.getOpcode()).TSFlags & SIInstrFlags::SALU;
 340 }
 341
 342 bool SIInstrInfo::isInlineConstant(const MachineOperand &MO) const {
 343   if(MO.isImm()) {
 344     return MO.getImm() >= -16 && MO.getImm() <= 64;
 345   }
 346   if (MO.isFPImm()) {
 347     return MO.getFPImm()->isExactlyValue(0.0)  ||
 348            MO.getFPImm()->isExactlyValue(0.5)  ||
 349            MO.getFPImm()->isExactlyValue(-0.5) ||
 350            MO.getFPImm()->isExactlyValue(1.0)  ||
 351            MO.getFPImm()->isExactlyValue(-1.0) ||
 352            MO.getFPImm()->isExactlyValue(2.0)  ||
 353            MO.getFPImm()->isExactlyValue(-2.0) ||
 354            MO.getFPImm()->isExactlyValue(4.0)  ||
 355            MO.getFPImm()->isExactlyValue(-4.0);
 356   }
 357   return false;
 358 }
 359
 360 bool SIInstrInfo::isLiteralConstant(const MachineOperand &MO) const {
 361   return (MO.isImm() || MO.isFPImm()) && !isInlineConstant(MO);
 362 }
 363
 364 bool SIInstrInfo::verifyInstruction(const MachineInstr *MI,
 365                                     StringRef &ErrInfo) const {
 366   uint16_t Opcode = MI->getOpcode();
 367   int Src0Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src0);
 368   int Src1Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src1);
 369   int Src2Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src2);
 370
 371   // Verify VOP*
 372   if (isVOP1(Opcode) || isVOP2(Opcode) || isVOP3(Opcode) || isVOPC(Opcode)) {
 373     unsigned ConstantBusCount = 0;
 374     unsigned SGPRUsed = AMDGPU::NoRegister;
 375     for (int i = 0, e = MI->getNumOperands(); i != e; ++i) {
 376       const MachineOperand &MO = MI->getOperand(i);
 377       if (MO.isReg() && MO.isUse() &&
 378           !TargetRegisterInfo::isVirtualRegister(MO.getReg())) {
 379
 380         // EXEC register uses the constant bus.
 381         if (!MO.isImplicit() && MO.getReg() == AMDGPU::EXEC)
 382           ++ConstantBusCount;
 383
 384         // SGPRs use the constant bus
 385         if (MO.getReg() == AMDGPU::M0 || MO.getReg() == AMDGPU::VCC ||
 386             (!MO.isImplicit() &&
 387             (AMDGPU::SGPR_32RegClass.contains(MO.getReg()) ||
 388             AMDGPU::SGPR_64RegClass.contains(MO.getReg())))) {
 389           if (SGPRUsed != MO.getReg()) {
 390             ++ConstantBusCount;
 391             SGPRUsed = MO.getReg();
 392           }
 393         }
 394       }
 395       // Literal constants use the constant bus.
 396       if (isLiteralConstant(MO))
 397         ++ConstantBusCount;
 398     }
 399     if (ConstantBusCount > 1) {
 400       ErrInfo = "VOP* instruction uses the constant bus more than once";
 401       return false;
 402     }
 403   }
 404
 405   // Verify SRC1 for VOP2 and VOPC
 406   if (Src1Idx != -1 && (isVOP2(Opcode) || isVOPC(Opcode))) {
 407     const MachineOperand &Src1 = MI->getOperand(Src1Idx);
 408     if (Src1.isImm() || Src1.isFPImm()) {
 409       ErrInfo = "VOP[2C] src1 cannot be an immediate.";
 410       return false;
 411     }
 412   }
 413
 414   // Verify VOP3
 415   if (isVOP3(Opcode)) {
 416     if (Src0Idx != -1 && isLiteralConstant(MI->getOperand(Src0Idx))) {
 417       ErrInfo = "VOP3 src0 cannot be a literal constant.";
 418       return false;
 419     }
 420     if (Src1Idx != -1 && isLiteralConstant(MI->getOperand(Src1Idx))) {
 421       ErrInfo = "VOP3 src1 cannot be a literal constant.";
 422       return false;
 423     }
 424     if (Src2Idx != -1 && isLiteralConstant(MI->getOperand(Src2Idx))) {
 425       ErrInfo = "VOP3 src2 cannot be a literal constant.";
 426       return false;
 427     }
 428   }
 429   return true;
 430 }
 431
 432 unsigned SIInstrInfo::getVALUOp(const MachineInstr &MI) {
 433   switch (MI.getOpcode()) {
 434   default: return AMDGPU::INSTRUCTION_LIST_END;
 435   case AMDGPU::REG_SEQUENCE: return AMDGPU::REG_SEQUENCE;
 436   case AMDGPU::COPY: return AMDGPU::COPY;
 437   case AMDGPU::PHI: return AMDGPU::PHI;
 438   case AMDGPU::S_ADD_I32: return AMDGPU::V_ADD_I32_e32;
 439   case AMDGPU::S_ADDC_U32: return AMDGPU::V_ADDC_U32_e32;
 440   case AMDGPU::S_SUB_I32: return AMDGPU::V_SUB_I32_e32;
 441   case AMDGPU::S_SUBB_U32: return AMDGPU::V_SUBB_U32_e32;
 442   case AMDGPU::S_ASHR_I32: return AMDGPU::V_ASHR_I32_e32;
 443   case AMDGPU::S_ASHR_I64: return AMDGPU::V_ASHR_I64;
 444   case AMDGPU::S_LSHL_B32: return AMDGPU::V_LSHL_B32_e32;
 445   case AMDGPU::S_LSHL_B64: return AMDGPU::V_LSHL_B64;
 446   case AMDGPU::S_LSHR_B32: return AMDGPU::V_LSHR_B32_e32;
 447   case AMDGPU::S_LSHR_B64: return AMDGPU::V_LSHR_B64;
 448   }
 449 }
 450
 451 bool SIInstrInfo::isSALUOpSupportedOnVALU(const MachineInstr &MI) const {
 452   return getVALUOp(MI) != AMDGPU::INSTRUCTION_LIST_END;
 453 }
 454
 455 const TargetRegisterClass *SIInstrInfo::getOpRegClass(const MachineInstr &MI,
 456                                                       unsigned OpNo) const {
 457   const MachineRegisterInfo &MRI = MI.getParent()->getParent()->getRegInfo();
 458   const MCInstrDesc &Desc = get(MI.getOpcode());
 459   if (MI.isVariadic() || OpNo >= Desc.getNumOperands() ||
 460       Desc.OpInfo[OpNo].RegClass == -1)
 461     return MRI.getRegClass(MI.getOperand(OpNo).getReg());
 462
 463   unsigned RCID = Desc.OpInfo[OpNo].RegClass;
 464   return RI.getRegClass(RCID);
 465 }
 466
 467 bool SIInstrInfo::canReadVGPR(const MachineInstr &MI, unsigned OpNo) const {
 468   switch (MI.getOpcode()) {
 469   case AMDGPU::COPY:
 470   case AMDGPU::REG_SEQUENCE:
 471     return RI.hasVGPRs(getOpRegClass(MI, 0));
 472   default:
 473     return RI.hasVGPRs(getOpRegClass(MI, OpNo));
 474   }
 475 }
 476
 477 void SIInstrInfo::legalizeOpWithMove(MachineInstr *MI, unsigned OpIdx) const {
 478   MachineBasicBlock::iterator I = MI;
 479   MachineOperand &MO = MI->getOperand(OpIdx);
 480   MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
 481   unsigned RCID = get(MI->getOpcode()).OpInfo[OpIdx].RegClass;
 482   const TargetRegisterClass *RC = RI.getRegClass(RCID);
 483   unsigned Opcode = AMDGPU::V_MOV_B32_e32;
 484   if (MO.isReg()) {
 485     Opcode = AMDGPU::COPY;
 486   } else if (RI.isSGPRClass(RC)) {
 487     Opcode = AMDGPU::S_MOV_B32;
 488   }
 489
 490   const TargetRegisterClass *VRC = RI.getEquivalentVGPRClass(RC);
 491   unsigned Reg = MRI.createVirtualRegister(VRC);
 492   BuildMI(*MI->getParent(), I, MI->getParent()->findDebugLoc(I), get(Opcode),
 493           Reg).addOperand(MO);
 494   MO.ChangeToRegister(Reg, false);
 495 }
 496
 497 void SIInstrInfo::legalizeOperands(MachineInstr *MI) const {
 498   MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
 499   int Src0Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
 500                                            AMDGPU::OpName::src0);
 501   int Src1Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
 502                                            AMDGPU::OpName::src1);
 503   int Src2Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
 504                                            AMDGPU::OpName::src2);
 505
 506   // Legalize VOP2
 507   if (isVOP2(MI->getOpcode()) && Src1Idx != -1) {
 508     MachineOperand &Src0 = MI->getOperand(Src0Idx);
 509     MachineOperand &Src1 = MI->getOperand(Src1Idx);
 510
 511     // If the instruction implicitly reads VCC, we can't have any SGPR operands,
 512     // so move any.
 513     bool ReadsVCC = MI->readsRegister(AMDGPU::VCC, &RI);
 514     if (ReadsVCC && Src0.isReg() &&
 515         RI.isSGPRClass(MRI.getRegClass(Src0.getReg()))) {
 516       legalizeOpWithMove(MI, Src0Idx);
 517       return;
 518     }
 519
 520     if (ReadsVCC && Src1.isReg() &&
 521         RI.isSGPRClass(MRI.getRegClass(Src1.getReg()))) {
 522       legalizeOpWithMove(MI, Src1Idx);
 523       return;
 524     }
 525
 526     // Legalize VOP2 instructions where src1 is not a VGPR. An SGPR input must
 527     // be the first operand, and there can only be one.
 528     if (Src1.isImm() || Src1.isFPImm() ||
 529         (Src1.isReg() && RI.isSGPRClass(MRI.getRegClass(Src1.getReg())))) {
 530       if (MI->isCommutable()) {
 531         if (commuteInstruction(MI))
 532           return;
 533       }
 534       legalizeOpWithMove(MI, Src1Idx);
 535     }
 536   }
 537
 538   // XXX - Do any VOP3 instructions read VCC?
 539   // Legalize VOP3
 540   if (isVOP3(MI->getOpcode())) {
 541     int VOP3Idx[3] = {Src0Idx, Src1Idx, Src2Idx};
 542     unsigned SGPRReg = AMDGPU::NoRegister;
 543     for (unsigned i = 0; i < 3; ++i) {
 544       int Idx = VOP3Idx[i];
 545       if (Idx == -1)
 546         continue;
 547       MachineOperand &MO = MI->getOperand(Idx);
 548
 549       if (MO.isReg()) {
 550         if (!RI.isSGPRClass(MRI.getRegClass(MO.getReg())))
 551           continue; // VGPRs are legal
 552
 553         assert(MO.getReg() != AMDGPU::SCC && "SCC operand to VOP3 instruction");
 554
 555         if (SGPRReg == AMDGPU::NoRegister || SGPRReg == MO.getReg()) {
 556           SGPRReg = MO.getReg();
 557           // We can use one SGPR in each VOP3 instruction.
 558           continue;
 559         }
 560       } else if (!isLiteralConstant(MO)) {
 561         // If it is not a register and not a literal constant, then it must be
 562         // an inline constant which is always legal.
 563         continue;
 564       }
 565       // If we make it this far, then the operand is not legal and we must
 566       // legalize it.
 567       legalizeOpWithMove(MI, Idx);
 568     }
 569   }
 570
 571   // Legalize REG_SEQUENCE
 572   // The register class of the operands much be the same type as the register
 573   // class of the output.
 574   if (MI->getOpcode() == AMDGPU::REG_SEQUENCE) {
 575     const TargetRegisterClass *RC = NULL, *SRC = NULL, *VRC = NULL;
 576     for (unsigned i = 1, e = MI->getNumOperands(); i != e; i+=2) {
 577       if (!MI->getOperand(i).isReg() ||
 578           !TargetRegisterInfo::isVirtualRegister(MI->getOperand(i).getReg()))
 579         continue;
 580       const TargetRegisterClass *OpRC =
 581               MRI.getRegClass(MI->getOperand(i).getReg());
 582       if (RI.hasVGPRs(OpRC)) {
 583         VRC = OpRC;
 584       } else {
 585         SRC = OpRC;
 586       }
 587     }
 588
 589     // If any of the operands are VGPR registers, then they all most be
 590     // otherwise we will create illegal VGPR->SGPR copies when legalizing
 591     // them.
 592     if (VRC || !RI.isSGPRClass(getOpRegClass(*MI, 0))) {
 593       if (!VRC) {
 594         assert(SRC);
 595         VRC = RI.getEquivalentVGPRClass(SRC);
 596       }
 597       RC = VRC;
 598     } else {
 599       RC = SRC;
 600     }
 601
 602     // Update all the operands so they have the same type.
 603     for (unsigned i = 1, e = MI->getNumOperands(); i != e; i+=2) {
 604       if (!MI->getOperand(i).isReg() ||
 605           !TargetRegisterInfo::isVirtualRegister(MI->getOperand(i).getReg()))
 606         continue;
 607       unsigned DstReg = MRI.createVirtualRegister(RC);
 608       BuildMI(*MI->getParent(), MI, MI->getDebugLoc(),
 609               get(AMDGPU::COPY), DstReg)
 610               .addOperand(MI->getOperand(i));
 611       MI->getOperand(i).setReg(DstReg);
 612     }
 613   }
 614 }
 615
 616 void SIInstrInfo::moveToVALU(MachineInstr &TopInst) const {
 617   SmallVector<MachineInstr *, 128> Worklist;
 618   Worklist.push_back(&TopInst);
 619
 620   while (!Worklist.empty()) {
 621     MachineInstr *Inst = Worklist.pop_back_val();
 622     unsigned NewOpcode = getVALUOp(*Inst);
 623     if (NewOpcode == AMDGPU::INSTRUCTION_LIST_END)
 624       continue;
 625
 626     MachineRegisterInfo &MRI = Inst->getParent()->getParent()->getRegInfo();
 627
 628     // Use the new VALU Opcode.
 629     const MCInstrDesc &NewDesc = get(NewOpcode);
 630     Inst->setDesc(NewDesc);
 631
 632     // Remove any references to SCC. Vector instructions can't read from it, and
 633     // We're just about to add the implicit use / defs of VCC, and we don't want
 634     // both.
 635     for (unsigned i = Inst->getNumOperands() - 1; i > 0; --i) {
 636       MachineOperand &Op = Inst->getOperand(i);
 637       if (Op.isReg() && Op.getReg() == AMDGPU::SCC)
 638         Inst->RemoveOperand(i);
 639     }
 640
 641     // Add the implict and explicit register definitions.
 642     if (NewDesc.ImplicitUses) {
 643       for (unsigned i = 0; NewDesc.ImplicitUses[i]; ++i) {
 644         unsigned Reg = NewDesc.ImplicitUses[i];
 645         Inst->addOperand(MachineOperand::CreateReg(Reg, false, true));
 646       }
 647     }
 648
 649     if (NewDesc.ImplicitDefs) {
 650       for (unsigned i = 0; NewDesc.ImplicitDefs[i]; ++i) {
 651         unsigned Reg = NewDesc.ImplicitDefs[i];
 652         Inst->addOperand(MachineOperand::CreateReg(Reg, true, true));
 653       }
 654     }
 655
 656     legalizeOperands(Inst);
 657
 658     // Update the destination register class.
 659     const TargetRegisterClass *NewDstRC = getOpRegClass(*Inst, 0);
 660
 661     switch (Inst->getOpcode()) {
 662       // For target instructions, getOpRegClass just returns the virtual
 663       // register class associated with the operand, so we need to find an
 664       // equivalent VGPR register class in order to move the instruction to the
 665       // VALU.
 666     case AMDGPU::COPY:
 667     case AMDGPU::PHI:
 668     case AMDGPU::REG_SEQUENCE:
 669       if (RI.hasVGPRs(NewDstRC))
 670         continue;
 671       NewDstRC = RI.getEquivalentVGPRClass(NewDstRC);
 672       if (!NewDstRC)
 673         continue;
 674       break;
 675     default:
 676       break;
 677     }
 678
 679     unsigned DstReg = Inst->getOperand(0).getReg();
 680     unsigned NewDstReg = MRI.createVirtualRegister(NewDstRC);
 681     MRI.replaceRegWith(DstReg, NewDstReg);
 682
 683     for (MachineRegisterInfo::use_iterator I = MRI.use_begin(NewDstReg),
 684            E = MRI.use_end(); I != E; ++I) {
 685       MachineInstr &UseMI = *I;
 686       if (!canReadVGPR(UseMI, I.getOperandNo())) {
 687         Worklist.push_back(&UseMI);
 688       }
 689     }
 690   }
 691 }
 692
 693 //===----------------------------------------------------------------------===//
 694 // Indirect addressing callbacks
 695 //===----------------------------------------------------------------------===//
 696
 697 unsigned SIInstrInfo::calculateIndirectAddress(unsigned RegIndex,
 698                                                  unsigned Channel) const {
 699   assert(Channel == 0);
 700   return RegIndex;
 701 }
 702
 703 const TargetRegisterClass *SIInstrInfo::getIndirectAddrRegClass() const {
 704   return &AMDGPU::VReg_32RegClass;
 705 }
 706
 707 MachineInstrBuilder SIInstrInfo::buildIndirectWrite(
 708                                    MachineBasicBlock *MBB,
 709                                    MachineBasicBlock::iterator I,
 710                                    unsigned ValueReg,
 711                                    unsigned Address, unsigned OffsetReg) const {
 712   const DebugLoc &DL = MBB->findDebugLoc(I);
 713   unsigned IndirectBaseReg = AMDGPU::VReg_32RegClass.getRegister(
 714                                       getIndirectIndexBegin(*MBB->getParent()));
 715
 716   return BuildMI(*MBB, I, DL, get(AMDGPU::SI_INDIRECT_DST_V1))
 717           .addReg(IndirectBaseReg, RegState::Define)
 718           .addOperand(I->getOperand(0))
 719           .addReg(IndirectBaseReg)
 720           .addReg(OffsetReg)
 721           .addImm(0)
 722           .addReg(ValueReg);
 723 }
 724
 725 MachineInstrBuilder SIInstrInfo::buildIndirectRead(
 726                                    MachineBasicBlock *MBB,
 727                                    MachineBasicBlock::iterator I,
 728                                    unsigned ValueReg,
 729                                    unsigned Address, unsigned OffsetReg) const {
 730   const DebugLoc &DL = MBB->findDebugLoc(I);
 731   unsigned IndirectBaseReg = AMDGPU::VReg_32RegClass.getRegister(
 732                                       getIndirectIndexBegin(*MBB->getParent()));
 733
 734   return BuildMI(*MBB, I, DL, get(AMDGPU::SI_INDIRECT_SRC))
 735           .addOperand(I->getOperand(0))
 736           .addOperand(I->getOperand(1))
 737           .addReg(IndirectBaseReg)
 738           .addReg(OffsetReg)
 739           .addImm(0);
 740
 741 }
 742
 743 void SIInstrInfo::reserveIndirectRegisters(BitVector &Reserved,
 744                                             const MachineFunction &MF) const {
 745   int End = getIndirectIndexEnd(MF);
 746   int Begin = getIndirectIndexBegin(MF);
 747
 748   if (End == -1)
 749     return;
 750
 751
 752   for (int Index = Begin; Index <= End; ++Index)
 753     Reserved.set(AMDGPU::VReg_32RegClass.getRegister(Index));
 754
 755   for (int Index = std::max(0, Begin - 1); Index <= End; ++Index)
 756     Reserved.set(AMDGPU::VReg_64RegClass.getRegister(Index));
 757
 758   for (int Index = std::max(0, Begin - 2); Index <= End; ++Index)
 759     Reserved.set(AMDGPU::VReg_96RegClass.getRegister(Index));
 760
 761   for (int Index = std::max(0, Begin - 3); Index <= End; ++Index)
 762     Reserved.set(AMDGPU::VReg_128RegClass.getRegister(Index));
 763
 764   for (int Index = std::max(0, Begin - 7); Index <= End; ++Index)
 765     Reserved.set(AMDGPU::VReg_256RegClass.getRegister(Index));
 766
 767   for (int Index = std::max(0, Begin - 15); Index <= End; ++Index)
 768     Reserved.set(AMDGPU::VReg_512RegClass.getRegister(Index));
 769 }