lib/Target/R600/SIInstrInfo.cpp

   1 //===-- SIInstrInfo.cpp - SI Instruction Information  ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief SI Implementation of TargetInstrInfo.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15
  16 #include "SIInstrInfo.h"
  17 #include "AMDGPUTargetMachine.h"
  18 #include "SIDefines.h"
  19 #include "SIMachineFunctionInfo.h"
  20 #include "llvm/CodeGen/MachineFrameInfo.h"
  21 #include "llvm/CodeGen/MachineInstrBuilder.h"
  22 #include "llvm/CodeGen/MachineRegisterInfo.h"
  23 #include "llvm/IR/Function.h"
  24 #include "llvm/CodeGen/RegisterScavenging.h"
  25 #include "llvm/MC/MCInstrDesc.h"
  26
  27 using namespace llvm;
  28
  29 SIInstrInfo::SIInstrInfo(const AMDGPUSubtarget &st)
  30   : AMDGPUInstrInfo(st),
  31     RI(st) { }
  32
  33 //===----------------------------------------------------------------------===//
  34 // TargetInstrInfo callbacks
  35 //===----------------------------------------------------------------------===//
  36
  37 static unsigned getNumOperandsNoGlue(SDNode *Node) {
  38   unsigned N = Node->getNumOperands();
  39   while (N && Node->getOperand(N - 1).getValueType() == MVT::Glue)
  40     --N;
  41   return N;
  42 }
  43
  44 static SDValue findChainOperand(SDNode *Load) {
  45   SDValue LastOp = Load->getOperand(getNumOperandsNoGlue(Load) - 1);
  46   assert(LastOp.getValueType() == MVT::Other && "Chain missing from load node");
  47   return LastOp;
  48 }
  49
  50 /// \brief Returns true if both nodes have the same value for the given
  51 ///        operand \p Op, or if both nodes do not have this operand.
  52 static bool nodesHaveSameOperandValue(SDNode *N0, SDNode* N1, unsigned OpName) {
  53   unsigned Opc0 = N0->getMachineOpcode();
  54   unsigned Opc1 = N1->getMachineOpcode();
  55
  56   int Op0Idx = AMDGPU::getNamedOperandIdx(Opc0, OpName);
  57   int Op1Idx = AMDGPU::getNamedOperandIdx(Opc1, OpName);
  58
  59   if (Op0Idx == -1 && Op1Idx == -1)
  60     return true;
  61
  62
  63   if ((Op0Idx == -1 && Op1Idx != -1) ||
  64       (Op1Idx == -1 && Op0Idx != -1))
  65     return false;
  66
  67   // getNamedOperandIdx returns the index for the MachineInstr's operands,
  68   // which includes the result as the first operand. We are indexing into the
  69   // MachineSDNode's operands, so we need to skip the result operand to get
  70   // the real index.
  71   --Op0Idx;
  72   --Op1Idx;
  73
  74   return N0->getOperand(Op0Idx) == N1->getOperand(Op1Idx);
  75 }
  76
  77 bool SIInstrInfo::areLoadsFromSameBasePtr(SDNode *Load0, SDNode *Load1,
  78                                           int64_t &Offset0,
  79                                           int64_t &Offset1) const {
  80   if (!Load0->isMachineOpcode() || !Load1->isMachineOpcode())
  81     return false;
  82
  83   unsigned Opc0 = Load0->getMachineOpcode();
  84   unsigned Opc1 = Load1->getMachineOpcode();
  85
  86   // Make sure both are actually loads.
  87   if (!get(Opc0).mayLoad() || !get(Opc1).mayLoad())
  88     return false;
  89
  90   if (isDS(Opc0) && isDS(Opc1)) {
  91     assert(getNumOperandsNoGlue(Load0) == getNumOperandsNoGlue(Load1));
  92
  93     // Check base reg.
  94     if (Load0->getOperand(1) != Load1->getOperand(1))
  95       return false;
  96
  97     // Check chain.
  98     if (findChainOperand(Load0) != findChainOperand(Load1))
  99       return false;
 100
 101     // Skip read2 / write2 variants for simplicity.
 102     // TODO: We should report true if the used offsets are adjacent (excluded
 103     // st64 versions).
 104     if (AMDGPU::getNamedOperandIdx(Opc0, AMDGPU::OpName::data1) != -1 ||
 105         AMDGPU::getNamedOperandIdx(Opc1, AMDGPU::OpName::data1) != -1)
 106       return false;
 107
 108     Offset0 = cast<ConstantSDNode>(Load0->getOperand(2))->getZExtValue();
 109     Offset1 = cast<ConstantSDNode>(Load1->getOperand(2))->getZExtValue();
 110     return true;
 111   }
 112
 113   if (isSMRD(Opc0) && isSMRD(Opc1)) {
 114     assert(getNumOperandsNoGlue(Load0) == getNumOperandsNoGlue(Load1));
 115
 116     // Check base reg.
 117     if (Load0->getOperand(0) != Load1->getOperand(0))
 118       return false;
 119
 120     // Check chain.
 121     if (findChainOperand(Load0) != findChainOperand(Load1))
 122       return false;
 123
 124     Offset0 = cast<ConstantSDNode>(Load0->getOperand(1))->getZExtValue();
 125     Offset1 = cast<ConstantSDNode>(Load1->getOperand(1))->getZExtValue();
 126     return true;
 127   }
 128
 129   // MUBUF and MTBUF can access the same addresses.
 130   if ((isMUBUF(Opc0) || isMTBUF(Opc0)) && (isMUBUF(Opc1) || isMTBUF(Opc1))) {
 131
 132     // MUBUF and MTBUF have vaddr at different indices.
 133     if (!nodesHaveSameOperandValue(Load0, Load1, AMDGPU::OpName::soffset) ||
 134         findChainOperand(Load0) != findChainOperand(Load1) ||
 135         !nodesHaveSameOperandValue(Load0, Load1, AMDGPU::OpName::vaddr) ||
 136         !nodesHaveSameOperandValue(Load0, Load1, AMDGPU::OpName::srsrc))
 137       return false;
 138
 139     int OffIdx0 = AMDGPU::getNamedOperandIdx(Opc0, AMDGPU::OpName::offset);
 140     int OffIdx1 = AMDGPU::getNamedOperandIdx(Opc1, AMDGPU::OpName::offset);
 141
 142     if (OffIdx0 == -1 || OffIdx1 == -1)
 143       return false;
 144
 145     // getNamedOperandIdx returns the index for MachineInstrs.  Since they
 146     // inlcude the output in the operand list, but SDNodes don't, we need to
 147     // subtract the index by one.
 148     --OffIdx0;
 149     --OffIdx1;
 150
 151     SDValue Off0 = Load0->getOperand(OffIdx0);
 152     SDValue Off1 = Load1->getOperand(OffIdx1);
 153
 154     // The offset might be a FrameIndexSDNode.
 155     if (!isa<ConstantSDNode>(Off0) || !isa<ConstantSDNode>(Off1))
 156       return false;
 157
 158     Offset0 = cast<ConstantSDNode>(Off0)->getZExtValue();
 159     Offset1 = cast<ConstantSDNode>(Off1)->getZExtValue();
 160     return true;
 161   }
 162
 163   return false;
 164 }
 165
 166 static bool isStride64(unsigned Opc) {
 167   switch (Opc) {
 168   case AMDGPU::DS_READ2ST64_B32:
 169   case AMDGPU::DS_READ2ST64_B64:
 170   case AMDGPU::DS_WRITE2ST64_B32:
 171   case AMDGPU::DS_WRITE2ST64_B64:
 172     return true;
 173   default:
 174     return false;
 175   }
 176 }
 177
 178 bool SIInstrInfo::getLdStBaseRegImmOfs(MachineInstr *LdSt,
 179                                        unsigned &BaseReg, unsigned &Offset,
 180                                        const TargetRegisterInfo *TRI) const {
 181   unsigned Opc = LdSt->getOpcode();
 182   if (isDS(Opc)) {
 183     const MachineOperand *OffsetImm = getNamedOperand(*LdSt,
 184                                                       AMDGPU::OpName::offset);
 185     if (OffsetImm) {
 186       // Normal, single offset LDS instruction.
 187       const MachineOperand *AddrReg = getNamedOperand(*LdSt,
 188                                                       AMDGPU::OpName::addr);
 189
 190       BaseReg = AddrReg->getReg();
 191       Offset = OffsetImm->getImm();
 192       return true;
 193     }
 194
 195     // The 2 offset instructions use offset0 and offset1 instead. We can treat
 196     // these as a load with a single offset if the 2 offsets are consecutive. We
 197     // will use this for some partially aligned loads.
 198     const MachineOperand *Offset0Imm = getNamedOperand(*LdSt,
 199                                                        AMDGPU::OpName::offset0);
 200     const MachineOperand *Offset1Imm = getNamedOperand(*LdSt,
 201                                                        AMDGPU::OpName::offset1);
 202
 203     uint8_t Offset0 = Offset0Imm->getImm();
 204     uint8_t Offset1 = Offset1Imm->getImm();
 205     assert(Offset1 > Offset0);
 206
 207     if (Offset1 - Offset0 == 1) {
 208       // Each of these offsets is in element sized units, so we need to convert
 209       // to bytes of the individual reads.
 210
 211       unsigned EltSize;
 212       if (LdSt->mayLoad())
 213         EltSize = getOpRegClass(*LdSt, 0)->getSize() / 2;
 214       else {
 215         assert(LdSt->mayStore());
 216         int Data0Idx = AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::data0);
 217         EltSize = getOpRegClass(*LdSt, Data0Idx)->getSize();
 218       }
 219
 220       if (isStride64(Opc))
 221         EltSize *= 64;
 222
 223       const MachineOperand *AddrReg = getNamedOperand(*LdSt,
 224                                                       AMDGPU::OpName::addr);
 225       BaseReg = AddrReg->getReg();
 226       Offset = EltSize * Offset0;
 227       return true;
 228     }
 229
 230     return false;
 231   }
 232
 233   if (isMUBUF(Opc) || isMTBUF(Opc)) {
 234     if (AMDGPU::getNamedOperandIdx(Opc, AMDGPU::OpName::soffset) != -1)
 235       return false;
 236
 237     const MachineOperand *AddrReg = getNamedOperand(*LdSt,
 238                                                     AMDGPU::OpName::vaddr);
 239     if (!AddrReg)
 240       return false;
 241
 242     const MachineOperand *OffsetImm = getNamedOperand(*LdSt,
 243                                                       AMDGPU::OpName::offset);
 244     BaseReg = AddrReg->getReg();
 245     Offset = OffsetImm->getImm();
 246     return true;
 247   }
 248
 249   if (isSMRD(Opc)) {
 250     const MachineOperand *OffsetImm = getNamedOperand(*LdSt,
 251                                                       AMDGPU::OpName::offset);
 252     if (!OffsetImm)
 253       return false;
 254
 255     const MachineOperand *SBaseReg = getNamedOperand(*LdSt,
 256                                                      AMDGPU::OpName::sbase);
 257     BaseReg = SBaseReg->getReg();
 258     Offset = OffsetImm->getImm();
 259     return true;
 260   }
 261
 262   return false;
 263 }
 264
 265 bool SIInstrInfo::shouldClusterLoads(MachineInstr *FirstLdSt,
 266                                      MachineInstr *SecondLdSt,
 267                                      unsigned NumLoads) const {
 268   unsigned Opc0 = FirstLdSt->getOpcode();
 269   unsigned Opc1 = SecondLdSt->getOpcode();
 270
 271   // TODO: This needs finer tuning
 272   if (NumLoads > 4)
 273     return false;
 274
 275   if (isDS(Opc0) && isDS(Opc1))
 276     return true;
 277
 278   if (isSMRD(Opc0) && isSMRD(Opc1))
 279     return true;
 280
 281   if ((isMUBUF(Opc0) || isMTBUF(Opc0)) && (isMUBUF(Opc1) || isMTBUF(Opc1)))
 282     return true;
 283
 284   return false;
 285 }
 286
 287 void
 288 SIInstrInfo::copyPhysReg(MachineBasicBlock &MBB,
 289                          MachineBasicBlock::iterator MI, DebugLoc DL,
 290                          unsigned DestReg, unsigned SrcReg,
 291                          bool KillSrc) const {
 292
 293   // If we are trying to copy to or from SCC, there is a bug somewhere else in
 294   // the backend.  While it may be theoretically possible to do this, it should
 295   // never be necessary.
 296   assert(DestReg != AMDGPU::SCC && SrcReg != AMDGPU::SCC);
 297
 298   static const int16_t Sub0_15[] = {
 299     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3,
 300     AMDGPU::sub4, AMDGPU::sub5, AMDGPU::sub6, AMDGPU::sub7,
 301     AMDGPU::sub8, AMDGPU::sub9, AMDGPU::sub10, AMDGPU::sub11,
 302     AMDGPU::sub12, AMDGPU::sub13, AMDGPU::sub14, AMDGPU::sub15, 0
 303   };
 304
 305   static const int16_t Sub0_7[] = {
 306     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3,
 307     AMDGPU::sub4, AMDGPU::sub5, AMDGPU::sub6, AMDGPU::sub7, 0
 308   };
 309
 310   static const int16_t Sub0_3[] = {
 311     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, AMDGPU::sub3, 0
 312   };
 313
 314   static const int16_t Sub0_2[] = {
 315     AMDGPU::sub0, AMDGPU::sub1, AMDGPU::sub2, 0
 316   };
 317
 318   static const int16_t Sub0_1[] = {
 319     AMDGPU::sub0, AMDGPU::sub1, 0
 320   };
 321
 322   unsigned Opcode;
 323   const int16_t *SubIndices;
 324
 325   if (AMDGPU::M0 == DestReg) {
 326     // Check if M0 isn't already set to this value
 327     for (MachineBasicBlock::reverse_iterator E = MBB.rend(),
 328       I = MachineBasicBlock::reverse_iterator(MI); I != E; ++I) {
 329
 330       if (!I->definesRegister(AMDGPU::M0))
 331         continue;
 332
 333       unsigned Opc = I->getOpcode();
 334       if (Opc != TargetOpcode::COPY && Opc != AMDGPU::S_MOV_B32)
 335         break;
 336
 337       if (!I->readsRegister(SrcReg))
 338         break;
 339
 340       // The copy isn't necessary
 341       return;
 342     }
 343   }
 344
 345   if (AMDGPU::SReg_32RegClass.contains(DestReg)) {
 346     assert(AMDGPU::SReg_32RegClass.contains(SrcReg));
 347     BuildMI(MBB, MI, DL, get(AMDGPU::S_MOV_B32), DestReg)
 348             .addReg(SrcReg, getKillRegState(KillSrc));
 349     return;
 350
 351   } else if (AMDGPU::SReg_64RegClass.contains(DestReg)) {
 352     assert(AMDGPU::SReg_64RegClass.contains(SrcReg));
 353     BuildMI(MBB, MI, DL, get(AMDGPU::S_MOV_B64), DestReg)
 354             .addReg(SrcReg, getKillRegState(KillSrc));
 355     return;
 356
 357   } else if (AMDGPU::SReg_128RegClass.contains(DestReg)) {
 358     assert(AMDGPU::SReg_128RegClass.contains(SrcReg));
 359     Opcode = AMDGPU::S_MOV_B32;
 360     SubIndices = Sub0_3;
 361
 362   } else if (AMDGPU::SReg_256RegClass.contains(DestReg)) {
 363     assert(AMDGPU::SReg_256RegClass.contains(SrcReg));
 364     Opcode = AMDGPU::S_MOV_B32;
 365     SubIndices = Sub0_7;
 366
 367   } else if (AMDGPU::SReg_512RegClass.contains(DestReg)) {
 368     assert(AMDGPU::SReg_512RegClass.contains(SrcReg));
 369     Opcode = AMDGPU::S_MOV_B32;
 370     SubIndices = Sub0_15;
 371
 372   } else if (AMDGPU::VReg_32RegClass.contains(DestReg)) {
 373     assert(AMDGPU::VReg_32RegClass.contains(SrcReg) ||
 374            AMDGPU::SReg_32RegClass.contains(SrcReg));
 375     BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DestReg)
 376             .addReg(SrcReg, getKillRegState(KillSrc));
 377     return;
 378
 379   } else if (AMDGPU::VReg_64RegClass.contains(DestReg)) {
 380     assert(AMDGPU::VReg_64RegClass.contains(SrcReg) ||
 381            AMDGPU::SReg_64RegClass.contains(SrcReg));
 382     Opcode = AMDGPU::V_MOV_B32_e32;
 383     SubIndices = Sub0_1;
 384
 385   } else if (AMDGPU::VReg_96RegClass.contains(DestReg)) {
 386     assert(AMDGPU::VReg_96RegClass.contains(SrcReg));
 387     Opcode = AMDGPU::V_MOV_B32_e32;
 388     SubIndices = Sub0_2;
 389
 390   } else if (AMDGPU::VReg_128RegClass.contains(DestReg)) {
 391     assert(AMDGPU::VReg_128RegClass.contains(SrcReg) ||
 392            AMDGPU::SReg_128RegClass.contains(SrcReg));
 393     Opcode = AMDGPU::V_MOV_B32_e32;
 394     SubIndices = Sub0_3;
 395
 396   } else if (AMDGPU::VReg_256RegClass.contains(DestReg)) {
 397     assert(AMDGPU::VReg_256RegClass.contains(SrcReg) ||
 398            AMDGPU::SReg_256RegClass.contains(SrcReg));
 399     Opcode = AMDGPU::V_MOV_B32_e32;
 400     SubIndices = Sub0_7;
 401
 402   } else if (AMDGPU::VReg_512RegClass.contains(DestReg)) {
 403     assert(AMDGPU::VReg_512RegClass.contains(SrcReg) ||
 404            AMDGPU::SReg_512RegClass.contains(SrcReg));
 405     Opcode = AMDGPU::V_MOV_B32_e32;
 406     SubIndices = Sub0_15;
 407
 408   } else {
 409     llvm_unreachable("Can't copy register!");
 410   }
 411
 412   while (unsigned SubIdx = *SubIndices++) {
 413     MachineInstrBuilder Builder = BuildMI(MBB, MI, DL,
 414       get(Opcode), RI.getSubReg(DestReg, SubIdx));
 415
 416     Builder.addReg(RI.getSubReg(SrcReg, SubIdx), getKillRegState(KillSrc));
 417
 418     if (*SubIndices)
 419       Builder.addReg(DestReg, RegState::Define | RegState::Implicit);
 420   }
 421 }
 422
 423 unsigned SIInstrInfo::commuteOpcode(unsigned Opcode) const {
 424   int NewOpc;
 425
 426   // Try to map original to commuted opcode
 427   if ((NewOpc = AMDGPU::getCommuteRev(Opcode)) != -1)
 428     return NewOpc;
 429
 430   // Try to map commuted to original opcode
 431   if ((NewOpc = AMDGPU::getCommuteOrig(Opcode)) != -1)
 432     return NewOpc;
 433
 434   return Opcode;
 435 }
 436
 437 static bool shouldTryToSpillVGPRs(MachineFunction *MF) {
 438
 439   SIMachineFunctionInfo *MFI = MF->getInfo<SIMachineFunctionInfo>();
 440   const TargetMachine &TM = MF->getTarget();
 441
 442   // FIXME: Even though it can cause problems, we need to enable
 443   // spilling at -O0, since the fast register allocator always
 444   // spills registers that are live at the end of blocks.
 445   return MFI->getShaderType() == ShaderType::COMPUTE &&
 446          TM.getOptLevel() == CodeGenOpt::None;
 447
 448 }
 449
 450 void SIInstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
 451                                       MachineBasicBlock::iterator MI,
 452                                       unsigned SrcReg, bool isKill,
 453                                       int FrameIndex,
 454                                       const TargetRegisterClass *RC,
 455                                       const TargetRegisterInfo *TRI) const {
 456   MachineFunction *MF = MBB.getParent();
 457   MachineFrameInfo *FrameInfo = MF->getFrameInfo();
 458   DebugLoc DL = MBB.findDebugLoc(MI);
 459   int Opcode = -1;
 460
 461   if (RI.isSGPRClass(RC)) {
 462     // We are only allowed to create one new instruction when spilling
 463     // registers, so we need to use pseudo instruction for spilling
 464     // SGPRs.
 465     switch (RC->getSize() * 8) {
 466       case 32:  Opcode = AMDGPU::SI_SPILL_S32_SAVE;  break;
 467       case 64:  Opcode = AMDGPU::SI_SPILL_S64_SAVE;  break;
 468       case 128: Opcode = AMDGPU::SI_SPILL_S128_SAVE; break;
 469       case 256: Opcode = AMDGPU::SI_SPILL_S256_SAVE; break;
 470       case 512: Opcode = AMDGPU::SI_SPILL_S512_SAVE; break;
 471     }
 472   } else if(shouldTryToSpillVGPRs(MF) && RI.hasVGPRs(RC)) {
 473     switch(RC->getSize() * 8) {
 474       case 32: Opcode = AMDGPU::SI_SPILL_V32_SAVE; break;
 475       case 64: Opcode = AMDGPU::SI_SPILL_V64_SAVE; break;
 476       case 96: Opcode = AMDGPU::SI_SPILL_V96_SAVE; break;
 477       case 128: Opcode = AMDGPU::SI_SPILL_V128_SAVE; break;
 478       case 256: Opcode = AMDGPU::SI_SPILL_V256_SAVE; break;
 479       case 512: Opcode = AMDGPU::SI_SPILL_V512_SAVE; break;
 480     }
 481   }
 482
 483   if (Opcode != -1) {
 484     FrameInfo->setObjectAlignment(FrameIndex, 4);
 485     BuildMI(MBB, MI, DL, get(Opcode))
 486             .addReg(SrcReg)
 487             .addFrameIndex(FrameIndex);
 488   } else {
 489     LLVMContext &Ctx = MF->getFunction()->getContext();
 490     Ctx.emitError("SIInstrInfo::storeRegToStackSlot - Do not know how to"
 491                   " spill register");
 492     BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), AMDGPU::VGPR0)
 493             .addReg(SrcReg);
 494   }
 495 }
 496
 497 void SIInstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
 498                                        MachineBasicBlock::iterator MI,
 499                                        unsigned DestReg, int FrameIndex,
 500                                        const TargetRegisterClass *RC,
 501                                        const TargetRegisterInfo *TRI) const {
 502   MachineFunction *MF = MBB.getParent();
 503   MachineFrameInfo *FrameInfo = MF->getFrameInfo();
 504   DebugLoc DL = MBB.findDebugLoc(MI);
 505   int Opcode = -1;
 506
 507   if (RI.isSGPRClass(RC)){
 508     switch(RC->getSize() * 8) {
 509       case 32:  Opcode = AMDGPU::SI_SPILL_S32_RESTORE; break;
 510       case 64:  Opcode = AMDGPU::SI_SPILL_S64_RESTORE;  break;
 511       case 128: Opcode = AMDGPU::SI_SPILL_S128_RESTORE; break;
 512       case 256: Opcode = AMDGPU::SI_SPILL_S256_RESTORE; break;
 513       case 512: Opcode = AMDGPU::SI_SPILL_S512_RESTORE; break;
 514     }
 515   } else if(shouldTryToSpillVGPRs(MF) && RI.hasVGPRs(RC)) {
 516     switch(RC->getSize() * 8) {
 517       case 32: Opcode = AMDGPU::SI_SPILL_V32_RESTORE; break;
 518       case 64: Opcode = AMDGPU::SI_SPILL_V64_RESTORE; break;
 519       case 96: Opcode = AMDGPU::SI_SPILL_V96_RESTORE; break;
 520       case 128: Opcode = AMDGPU::SI_SPILL_V128_RESTORE; break;
 521       case 256: Opcode = AMDGPU::SI_SPILL_V256_RESTORE; break;
 522       case 512: Opcode = AMDGPU::SI_SPILL_V512_RESTORE; break;
 523     }
 524   }
 525
 526   if (Opcode != -1) {
 527     FrameInfo->setObjectAlignment(FrameIndex, 4);
 528     BuildMI(MBB, MI, DL, get(Opcode), DestReg)
 529             .addFrameIndex(FrameIndex);
 530   } else {
 531     LLVMContext &Ctx = MF->getFunction()->getContext();
 532     Ctx.emitError("SIInstrInfo::loadRegFromStackSlot - Do not know how to"
 533                   " restore register");
 534     BuildMI(MBB, MI, DL, get(AMDGPU::V_MOV_B32_e32), DestReg)
 535             .addReg(AMDGPU::VGPR0);
 536   }
 537 }
 538
 539 /// \param @Offset Offset in bytes of the FrameIndex being spilled
 540 unsigned SIInstrInfo::calculateLDSSpillAddress(MachineBasicBlock &MBB,
 541                                                MachineBasicBlock::iterator MI,
 542                                                RegScavenger *RS, unsigned TmpReg,
 543                                                unsigned FrameOffset,
 544                                                unsigned Size) const {
 545   MachineFunction *MF = MBB.getParent();
 546   SIMachineFunctionInfo *MFI = MF->getInfo<SIMachineFunctionInfo>();
 547   const AMDGPUSubtarget &ST = MF->getTarget().getSubtarget<AMDGPUSubtarget>();
 548   const SIRegisterInfo *TRI =
 549       static_cast<const SIRegisterInfo*>(ST.getRegisterInfo());
 550   DebugLoc DL = MBB.findDebugLoc(MI);
 551   unsigned WorkGroupSize = MFI->getMaximumWorkGroupSize(*MF);
 552   unsigned WavefrontSize = ST.getWavefrontSize();
 553
 554   unsigned TIDReg = MFI->getTIDReg();
 555   if (!MFI->hasCalculatedTID()) {
 556     MachineBasicBlock &Entry = MBB.getParent()->front();
 557     MachineBasicBlock::iterator Insert = Entry.front();
 558     DebugLoc DL = Insert->getDebugLoc();
 559
 560     TIDReg = RI.findUnusedVGPR(MF->getRegInfo());
 561     if (TIDReg == AMDGPU::NoRegister)
 562       return TIDReg;
 563
 564
 565     if (MFI->getShaderType() == ShaderType::COMPUTE &&
 566         WorkGroupSize > WavefrontSize) {
 567
 568       unsigned TIDIGXReg = TRI->getPreloadedValue(*MF, SIRegisterInfo::TIDIG_X);
 569       unsigned TIDIGYReg = TRI->getPreloadedValue(*MF, SIRegisterInfo::TIDIG_Y);
 570       unsigned TIDIGZReg = TRI->getPreloadedValue(*MF, SIRegisterInfo::TIDIG_Z);
 571       unsigned InputPtrReg =
 572           TRI->getPreloadedValue(*MF, SIRegisterInfo::INPUT_PTR);
 573       static const unsigned TIDIGRegs[3] = {
 574         TIDIGXReg, TIDIGYReg, TIDIGZReg
 575       };
 576       for (unsigned Reg : TIDIGRegs) {
 577         if (!Entry.isLiveIn(Reg))
 578           Entry.addLiveIn(Reg);
 579       }
 580
 581       RS->enterBasicBlock(&Entry);
 582       unsigned STmp0 = RS->scavengeRegister(&AMDGPU::SGPR_32RegClass, 0);
 583       unsigned STmp1 = RS->scavengeRegister(&AMDGPU::SGPR_32RegClass, 0);
 584       BuildMI(Entry, Insert, DL, get(AMDGPU::S_LOAD_DWORD_IMM), STmp0)
 585               .addReg(InputPtrReg)
 586               .addImm(SI::KernelInputOffsets::NGROUPS_Z);
 587       BuildMI(Entry, Insert, DL, get(AMDGPU::S_LOAD_DWORD_IMM), STmp1)
 588               .addReg(InputPtrReg)
 589               .addImm(SI::KernelInputOffsets::NGROUPS_Y);
 590
 591       // NGROUPS.X * NGROUPS.Y
 592       BuildMI(Entry, Insert, DL, get(AMDGPU::S_MUL_I32), STmp1)
 593               .addReg(STmp1)
 594               .addReg(STmp0);
 595       // (NGROUPS.X * NGROUPS.Y) * TIDIG.X
 596       BuildMI(Entry, Insert, DL, get(AMDGPU::V_MUL_U32_U24_e32), TIDReg)
 597               .addReg(STmp1)
 598               .addReg(TIDIGXReg);
 599       // NGROUPS.Z * TIDIG.Y + (NGROUPS.X * NGROPUS.Y * TIDIG.X)
 600       BuildMI(Entry, Insert, DL, get(AMDGPU::V_MAD_U32_U24), TIDReg)
 601               .addReg(STmp0)
 602               .addReg(TIDIGYReg)
 603               .addReg(TIDReg);
 604       // (NGROUPS.Z * TIDIG.Y + (NGROUPS.X * NGROPUS.Y * TIDIG.X)) + TIDIG.Z
 605       BuildMI(Entry, Insert, DL, get(AMDGPU::V_ADD_I32_e32), TIDReg)
 606               .addReg(TIDReg)
 607               .addReg(TIDIGZReg);
 608     } else {
 609       // Get the wave id
 610       BuildMI(Entry, Insert, DL, get(AMDGPU::V_MBCNT_LO_U32_B32_e64),
 611               TIDReg)
 612               .addImm(-1)
 613               .addImm(0);
 614
 615       BuildMI(Entry, Insert, DL, get(AMDGPU::V_MBCNT_HI_U32_B32_e32),
 616               TIDReg)
 617               .addImm(-1)
 618               .addReg(TIDReg);
 619     }
 620
 621     BuildMI(Entry, Insert, DL, get(AMDGPU::V_LSHLREV_B32_e32),
 622             TIDReg)
 623             .addImm(2)
 624             .addReg(TIDReg);
 625     MFI->setTIDReg(TIDReg);
 626   }
 627
 628   // Add FrameIndex to LDS offset
 629   unsigned LDSOffset = MFI->LDSSize + (FrameOffset * WorkGroupSize);
 630   BuildMI(MBB, MI, DL, get(AMDGPU::V_ADD_I32_e32), TmpReg)
 631           .addImm(LDSOffset)
 632           .addReg(TIDReg);
 633
 634   return TmpReg;
 635 }
 636
 637 void SIInstrInfo::insertNOPs(MachineBasicBlock::iterator MI,
 638                              int Count) const {
 639   while (Count > 0) {
 640     int Arg;
 641     if (Count >= 8)
 642       Arg = 7;
 643     else
 644       Arg = Count - 1;
 645     Count -= 8;
 646     BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(AMDGPU::S_NOP))
 647             .addImm(Arg);
 648   }
 649 }
 650
 651 bool SIInstrInfo::expandPostRAPseudo(MachineBasicBlock::iterator MI) const {
 652   MachineBasicBlock &MBB = *MI->getParent();
 653   DebugLoc DL = MBB.findDebugLoc(MI);
 654   switch (MI->getOpcode()) {
 655   default: return AMDGPUInstrInfo::expandPostRAPseudo(MI);
 656
 657   case AMDGPU::SI_CONSTDATA_PTR: {
 658     unsigned Reg = MI->getOperand(0).getReg();
 659     unsigned RegLo = RI.getSubReg(Reg, AMDGPU::sub0);
 660     unsigned RegHi = RI.getSubReg(Reg, AMDGPU::sub1);
 661
 662     BuildMI(MBB, MI, DL, get(AMDGPU::S_GETPC_B64), Reg);
 663
 664     // Add 32-bit offset from this instruction to the start of the constant data.
 665     BuildMI(MBB, MI, DL, get(AMDGPU::S_ADD_U32), RegLo)
 666             .addReg(RegLo)
 667             .addTargetIndex(AMDGPU::TI_CONSTDATA_START)
 668             .addReg(AMDGPU::SCC, RegState::Define | RegState::Implicit);
 669     BuildMI(MBB, MI, DL, get(AMDGPU::S_ADDC_U32), RegHi)
 670             .addReg(RegHi)
 671             .addImm(0)
 672             .addReg(AMDGPU::SCC, RegState::Define | RegState::Implicit)
 673             .addReg(AMDGPU::SCC, RegState::Implicit);
 674     MI->eraseFromParent();
 675     break;
 676   }
 677   case AMDGPU::SGPR_USE:
 678     // This is just a placeholder for register allocation.
 679     MI->eraseFromParent();
 680     break;
 681   }
 682   return true;
 683 }
 684
 685 MachineInstr *SIInstrInfo::commuteInstruction(MachineInstr *MI,
 686                                               bool NewMI) const {
 687   if (MI->getNumOperands() < 3)
 688     return nullptr;
 689
 690   int Src0Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
 691                                            AMDGPU::OpName::src0);
 692   assert(Src0Idx != -1 && "Should always have src0 operand");
 693
 694   if (!MI->getOperand(Src0Idx).isReg())
 695     return nullptr;
 696
 697   int Src1Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
 698                                            AMDGPU::OpName::src1);
 699
 700   // Make sure it s legal to commute operands for VOP2.
 701   if ((Src1Idx != -1) && isVOP2(MI->getOpcode()) &&
 702       (!isOperandLegal(MI, Src0Idx, &MI->getOperand(Src1Idx)) ||
 703        !isOperandLegal(MI, Src1Idx, &MI->getOperand(Src0Idx))))
 704     return nullptr;
 705
 706   if (Src1Idx != -1 && !MI->getOperand(Src1Idx).isReg()) {
 707     // XXX: Commute instructions with FPImm operands
 708     if (NewMI || MI->getOperand(Src1Idx).isFPImm() ||
 709        (!isVOP2(MI->getOpcode()) && !isVOP3(MI->getOpcode()))) {
 710       return nullptr;
 711     }
 712
 713     // XXX: Commute VOP3 instructions with abs and neg set .
 714     const MachineOperand *Abs = getNamedOperand(*MI, AMDGPU::OpName::abs);
 715     const MachineOperand *Neg = getNamedOperand(*MI, AMDGPU::OpName::neg);
 716     const MachineOperand *Src0Mods = getNamedOperand(*MI,
 717                                           AMDGPU::OpName::src0_modifiers);
 718     const MachineOperand *Src1Mods = getNamedOperand(*MI,
 719                                           AMDGPU::OpName::src1_modifiers);
 720     const MachineOperand *Src2Mods = getNamedOperand(*MI,
 721                                           AMDGPU::OpName::src2_modifiers);
 722
 723     if ((Abs && Abs->getImm()) || (Neg && Neg->getImm()) ||
 724         (Src0Mods && Src0Mods->getImm()) || (Src1Mods && Src1Mods->getImm()) ||
 725         (Src2Mods && Src2Mods->getImm()))
 726       return nullptr;
 727
 728     unsigned Reg = MI->getOperand(Src0Idx).getReg();
 729     unsigned SubReg = MI->getOperand(Src0Idx).getSubReg();
 730     MI->getOperand(Src0Idx).ChangeToImmediate(MI->getOperand(Src1Idx).getImm());
 731     MI->getOperand(Src1Idx).ChangeToRegister(Reg, false);
 732     MI->getOperand(Src1Idx).setSubReg(SubReg);
 733   } else {
 734     MI = TargetInstrInfo::commuteInstruction(MI, NewMI);
 735   }
 736
 737   if (MI)
 738     MI->setDesc(get(commuteOpcode(MI->getOpcode())));
 739
 740   return MI;
 741 }
 742
 743 MachineInstr *SIInstrInfo::buildMovInstr(MachineBasicBlock *MBB,
 744                                          MachineBasicBlock::iterator I,
 745                                          unsigned DstReg,
 746                                          unsigned SrcReg) const {
 747   return BuildMI(*MBB, I, MBB->findDebugLoc(I), get(AMDGPU::V_MOV_B32_e32),
 748                  DstReg) .addReg(SrcReg);
 749 }
 750
 751 bool SIInstrInfo::isMov(unsigned Opcode) const {
 752   switch(Opcode) {
 753   default: return false;
 754   case AMDGPU::S_MOV_B32:
 755   case AMDGPU::S_MOV_B64:
 756   case AMDGPU::V_MOV_B32_e32:
 757   case AMDGPU::V_MOV_B32_e64:
 758     return true;
 759   }
 760 }
 761
 762 bool
 763 SIInstrInfo::isSafeToMoveRegClassDefs(const TargetRegisterClass *RC) const {
 764   return RC != &AMDGPU::EXECRegRegClass;
 765 }
 766
 767 bool
 768 SIInstrInfo::isTriviallyReMaterializable(const MachineInstr *MI,
 769                                          AliasAnalysis *AA) const {
 770   switch(MI->getOpcode()) {
 771   default: return AMDGPUInstrInfo::isTriviallyReMaterializable(MI, AA);
 772   case AMDGPU::S_MOV_B32:
 773   case AMDGPU::S_MOV_B64:
 774   case AMDGPU::V_MOV_B32_e32:
 775     return MI->getOperand(1).isImm();
 776   }
 777 }
 778
 779 namespace llvm {
 780 namespace AMDGPU {
 781 // Helper function generated by tablegen.  We are wrapping this with
 782 // an SIInstrInfo function that returns bool rather than int.
 783 int isDS(uint16_t Opcode);
 784 }
 785 }
 786
 787 bool SIInstrInfo::isDS(uint16_t Opcode) const {
 788   return ::AMDGPU::isDS(Opcode) != -1;
 789 }
 790
 791 bool SIInstrInfo::isMIMG(uint16_t Opcode) const {
 792   return get(Opcode).TSFlags & SIInstrFlags::MIMG;
 793 }
 794
 795 bool SIInstrInfo::isSMRD(uint16_t Opcode) const {
 796   return get(Opcode).TSFlags & SIInstrFlags::SMRD;
 797 }
 798
 799 bool SIInstrInfo::isMUBUF(uint16_t Opcode) const {
 800   return get(Opcode).TSFlags & SIInstrFlags::MUBUF;
 801 }
 802
 803 bool SIInstrInfo::isMTBUF(uint16_t Opcode) const {
 804   return get(Opcode).TSFlags & SIInstrFlags::MTBUF;
 805 }
 806
 807 bool SIInstrInfo::isFLAT(uint16_t Opcode) const {
 808   return get(Opcode).TSFlags & SIInstrFlags::FLAT;
 809 }
 810
 811 bool SIInstrInfo::isVOP1(uint16_t Opcode) const {
 812   return get(Opcode).TSFlags & SIInstrFlags::VOP1;
 813 }
 814
 815 bool SIInstrInfo::isVOP2(uint16_t Opcode) const {
 816   return get(Opcode).TSFlags & SIInstrFlags::VOP2;
 817 }
 818
 819 bool SIInstrInfo::isVOP3(uint16_t Opcode) const {
 820   return get(Opcode).TSFlags & SIInstrFlags::VOP3;
 821 }
 822
 823 bool SIInstrInfo::isVOPC(uint16_t Opcode) const {
 824   return get(Opcode).TSFlags & SIInstrFlags::VOPC;
 825 }
 826
 827 bool SIInstrInfo::isSALUInstr(const MachineInstr &MI) const {
 828   return get(MI.getOpcode()).TSFlags & SIInstrFlags::SALU;
 829 }
 830
 831 bool SIInstrInfo::isInlineConstant(const APInt &Imm) const {
 832   int32_t Val = Imm.getSExtValue();
 833   if (Val >= -16 && Val <= 64)
 834     return true;
 835
 836   // The actual type of the operand does not seem to matter as long
 837   // as the bits match one of the inline immediate values.  For example:
 838   //
 839   // -nan has the hexadecimal encoding of 0xfffffffe which is -2 in decimal,
 840   // so it is a legal inline immediate.
 841   //
 842   // 1065353216 has the hexadecimal encoding 0x3f800000 which is 1.0f in
 843   // floating-point, so it is a legal inline immediate.
 844
 845   return (APInt::floatToBits(0.0f) == Imm) ||
 846          (APInt::floatToBits(1.0f) == Imm) ||
 847          (APInt::floatToBits(-1.0f) == Imm) ||
 848          (APInt::floatToBits(0.5f) == Imm) ||
 849          (APInt::floatToBits(-0.5f) == Imm) ||
 850          (APInt::floatToBits(2.0f) == Imm) ||
 851          (APInt::floatToBits(-2.0f) == Imm) ||
 852          (APInt::floatToBits(4.0f) == Imm) ||
 853          (APInt::floatToBits(-4.0f) == Imm);
 854 }
 855
 856 bool SIInstrInfo::isInlineConstant(const MachineOperand &MO) const {
 857   if (MO.isImm())
 858     return isInlineConstant(APInt(32, MO.getImm(), true));
 859
 860   if (MO.isFPImm()) {
 861     APFloat FpImm = MO.getFPImm()->getValueAPF();
 862     return isInlineConstant(FpImm.bitcastToAPInt());
 863   }
 864
 865   return false;
 866 }
 867
 868 bool SIInstrInfo::isLiteralConstant(const MachineOperand &MO) const {
 869   return (MO.isImm() || MO.isFPImm()) && !isInlineConstant(MO);
 870 }
 871
 872 static bool compareMachineOp(const MachineOperand &Op0,
 873                              const MachineOperand &Op1) {
 874   if (Op0.getType() != Op1.getType())
 875     return false;
 876
 877   switch (Op0.getType()) {
 878   case MachineOperand::MO_Register:
 879     return Op0.getReg() == Op1.getReg();
 880   case MachineOperand::MO_Immediate:
 881     return Op0.getImm() == Op1.getImm();
 882   case MachineOperand::MO_FPImmediate:
 883     return Op0.getFPImm() == Op1.getFPImm();
 884   default:
 885     llvm_unreachable("Didn't expect to be comparing these operand types");
 886   }
 887 }
 888
 889 bool SIInstrInfo::isImmOperandLegal(const MachineInstr *MI, unsigned OpNo,
 890                                  const MachineOperand &MO) const {
 891   const MCOperandInfo &OpInfo = get(MI->getOpcode()).OpInfo[OpNo];
 892
 893   assert(MO.isImm() || MO.isFPImm() || MO.isTargetIndex() || MO.isFI());
 894
 895   if (OpInfo.OperandType == MCOI::OPERAND_IMMEDIATE)
 896     return true;
 897
 898   if (OpInfo.RegClass < 0)
 899     return false;
 900
 901   if (isLiteralConstant(MO))
 902     return RI.regClassCanUseLiteralConstant(OpInfo.RegClass);
 903
 904   return RI.regClassCanUseInlineConstant(OpInfo.RegClass);
 905 }
 906
 907 bool SIInstrInfo::canFoldOffset(unsigned OffsetSize, unsigned AS) {
 908   switch (AS) {
 909   case AMDGPUAS::GLOBAL_ADDRESS: {
 910     // MUBUF instructions a 12-bit offset in bytes.
 911     return isUInt<12>(OffsetSize);
 912   }
 913   case AMDGPUAS::CONSTANT_ADDRESS: {
 914     // SMRD instructions have an 8-bit offset in dwords.
 915     return (OffsetSize % 4 == 0) && isUInt<8>(OffsetSize / 4);
 916   }
 917   case AMDGPUAS::LOCAL_ADDRESS:
 918   case AMDGPUAS::REGION_ADDRESS: {
 919     // The single offset versions have a 16-bit offset in bytes.
 920     return isUInt<16>(OffsetSize);
 921   }
 922   case AMDGPUAS::PRIVATE_ADDRESS:
 923     // Indirect register addressing does not use any offsets.
 924   default:
 925     return 0;
 926   }
 927 }
 928
 929 bool SIInstrInfo::hasVALU32BitEncoding(unsigned Opcode) const {
 930   return AMDGPU::getVOPe32(Opcode) != -1;
 931 }
 932
 933 bool SIInstrInfo::hasModifiers(unsigned Opcode) const {
 934   // The src0_modifier operand is present on all instructions
 935   // that have modifiers.
 936
 937   return AMDGPU::getNamedOperandIdx(Opcode,
 938                                     AMDGPU::OpName::src0_modifiers) != -1;
 939 }
 940
 941 bool SIInstrInfo::usesConstantBus(const MachineRegisterInfo &MRI,
 942                                   const MachineOperand &MO) const {
 943   // Literal constants use the constant bus.
 944   if (isLiteralConstant(MO))
 945     return true;
 946
 947   if (!MO.isReg() || !MO.isUse())
 948     return false;
 949
 950   if (TargetRegisterInfo::isVirtualRegister(MO.getReg()))
 951     return RI.isSGPRClass(MRI.getRegClass(MO.getReg()));
 952
 953   // FLAT_SCR is just an SGPR pair.
 954   if (!MO.isImplicit() && (MO.getReg() == AMDGPU::FLAT_SCR))
 955     return true;
 956
 957   // EXEC register uses the constant bus.
 958   if (!MO.isImplicit() && MO.getReg() == AMDGPU::EXEC)
 959     return true;
 960
 961   // SGPRs use the constant bus
 962   if (MO.getReg() == AMDGPU::M0 || MO.getReg() == AMDGPU::VCC ||
 963       (!MO.isImplicit() &&
 964       (AMDGPU::SGPR_32RegClass.contains(MO.getReg()) ||
 965        AMDGPU::SGPR_64RegClass.contains(MO.getReg())))) {
 966     return true;
 967   }
 968
 969   return false;
 970 }
 971
 972 bool SIInstrInfo::verifyInstruction(const MachineInstr *MI,
 973                                     StringRef &ErrInfo) const {
 974   uint16_t Opcode = MI->getOpcode();
 975   const MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
 976   int Src0Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src0);
 977   int Src1Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src1);
 978   int Src2Idx = AMDGPU::getNamedOperandIdx(Opcode, AMDGPU::OpName::src2);
 979
 980   // Make sure the number of operands is correct.
 981   const MCInstrDesc &Desc = get(Opcode);
 982   if (!Desc.isVariadic() &&
 983       Desc.getNumOperands() != MI->getNumExplicitOperands()) {
 984      ErrInfo = "Instruction has wrong number of operands.";
 985      return false;
 986   }
 987
 988   // Make sure the register classes are correct
 989   for (int i = 0, e = Desc.getNumOperands(); i != e; ++i) {
 990     switch (Desc.OpInfo[i].OperandType) {
 991     case MCOI::OPERAND_REGISTER: {
 992       if ((MI->getOperand(i).isImm() || MI->getOperand(i).isFPImm()) &&
 993           !isImmOperandLegal(MI, i, MI->getOperand(i))) {
 994           ErrInfo = "Illegal immediate value for operand.";
 995           return false;
 996         }
 997       }
 998       break;
 999     case MCOI::OPERAND_IMMEDIATE:
1000       // Check if this operand is an immediate.
1001       // FrameIndex operands will be replaced by immediates, so they are
1002       // allowed.
1003       if (!MI->getOperand(i).isImm() && !MI->getOperand(i).isFPImm() &&
1004           !MI->getOperand(i).isFI()) {
1005         ErrInfo = "Expected immediate, but got non-immediate";
1006         return false;
1007       }
1008       // Fall-through
1009     default:
1010       continue;
1011     }
1012
1013     if (!MI->getOperand(i).isReg())
1014       continue;
1015
1016     int RegClass = Desc.OpInfo[i].RegClass;
1017     if (RegClass != -1) {
1018       unsigned Reg = MI->getOperand(i).getReg();
1019       if (TargetRegisterInfo::isVirtualRegister(Reg))
1020         continue;
1021
1022       const TargetRegisterClass *RC = RI.getRegClass(RegClass);
1023       if (!RC->contains(Reg)) {
1024         ErrInfo = "Operand has incorrect register class.";
1025         return false;
1026       }
1027     }
1028   }
1029
1030
1031   // Verify VOP*
1032   if (isVOP1(Opcode) || isVOP2(Opcode) || isVOP3(Opcode) || isVOPC(Opcode)) {
1033     unsigned ConstantBusCount = 0;
1034     unsigned SGPRUsed = AMDGPU::NoRegister;
1035     for (int i = 0, e = MI->getNumOperands(); i != e; ++i) {
1036       const MachineOperand &MO = MI->getOperand(i);
1037       if (usesConstantBus(MRI, MO)) {
1038         if (MO.isReg()) {
1039           if (MO.getReg() != SGPRUsed)
1040             ++ConstantBusCount;
1041           SGPRUsed = MO.getReg();
1042         } else {
1043           ++ConstantBusCount;
1044         }
1045       }
1046     }
1047     if (ConstantBusCount > 1) {
1048       ErrInfo = "VOP* instruction uses the constant bus more than once";
1049       return false;
1050     }
1051   }
1052
1053   // Verify SRC1 for VOP2 and VOPC
1054   if (Src1Idx != -1 && (isVOP2(Opcode) || isVOPC(Opcode))) {
1055     const MachineOperand &Src1 = MI->getOperand(Src1Idx);
1056     if (Src1.isImm() || Src1.isFPImm()) {
1057       ErrInfo = "VOP[2C] src1 cannot be an immediate.";
1058       return false;
1059     }
1060   }
1061
1062   // Verify VOP3
1063   if (isVOP3(Opcode)) {
1064     if (Src0Idx != -1 && isLiteralConstant(MI->getOperand(Src0Idx))) {
1065       ErrInfo = "VOP3 src0 cannot be a literal constant.";
1066       return false;
1067     }
1068     if (Src1Idx != -1 && isLiteralConstant(MI->getOperand(Src1Idx))) {
1069       ErrInfo = "VOP3 src1 cannot be a literal constant.";
1070       return false;
1071     }
1072     if (Src2Idx != -1 && isLiteralConstant(MI->getOperand(Src2Idx))) {
1073       ErrInfo = "VOP3 src2 cannot be a literal constant.";
1074       return false;
1075     }
1076   }
1077
1078   // Verify misc. restrictions on specific instructions.
1079   if (Desc.getOpcode() == AMDGPU::V_DIV_SCALE_F32 ||
1080       Desc.getOpcode() == AMDGPU::V_DIV_SCALE_F64) {
1081     const MachineOperand &Src0 = MI->getOperand(Src0Idx);
1082     const MachineOperand &Src1 = MI->getOperand(Src1Idx);
1083     const MachineOperand &Src2 = MI->getOperand(Src2Idx);
1084     if (Src0.isReg() && Src1.isReg() && Src2.isReg()) {
1085       if (!compareMachineOp(Src0, Src1) &&
1086           !compareMachineOp(Src0, Src2)) {
1087         ErrInfo = "v_div_scale_{f32|f64} require src0 = src1 or src2";
1088         return false;
1089       }
1090     }
1091   }
1092
1093   return true;
1094 }
1095
1096 unsigned SIInstrInfo::getVALUOp(const MachineInstr &MI) {
1097   switch (MI.getOpcode()) {
1098   default: return AMDGPU::INSTRUCTION_LIST_END;
1099   case AMDGPU::REG_SEQUENCE: return AMDGPU::REG_SEQUENCE;
1100   case AMDGPU::COPY: return AMDGPU::COPY;
1101   case AMDGPU::PHI: return AMDGPU::PHI;
1102   case AMDGPU::INSERT_SUBREG: return AMDGPU::INSERT_SUBREG;
1103   case AMDGPU::S_MOV_B32:
1104     return MI.getOperand(1).isReg() ?
1105            AMDGPU::COPY : AMDGPU::V_MOV_B32_e32;
1106   case AMDGPU::S_ADD_I32:
1107   case AMDGPU::S_ADD_U32: return AMDGPU::V_ADD_I32_e32;
1108   case AMDGPU::S_ADDC_U32: return AMDGPU::V_ADDC_U32_e32;
1109   case AMDGPU::S_SUB_I32:
1110   case AMDGPU::S_SUB_U32: return AMDGPU::V_SUB_I32_e32;
1111   case AMDGPU::S_SUBB_U32: return AMDGPU::V_SUBB_U32_e32;
1112   case AMDGPU::S_MUL_I32: return AMDGPU::V_MUL_LO_I32;
1113   case AMDGPU::S_AND_B32: return AMDGPU::V_AND_B32_e32;
1114   case AMDGPU::S_OR_B32: return AMDGPU::V_OR_B32_e32;
1115   case AMDGPU::S_XOR_B32: return AMDGPU::V_XOR_B32_e32;
1116   case AMDGPU::S_MIN_I32: return AMDGPU::V_MIN_I32_e32;
1117   case AMDGPU::S_MIN_U32: return AMDGPU::V_MIN_U32_e32;
1118   case AMDGPU::S_MAX_I32: return AMDGPU::V_MAX_I32_e32;
1119   case AMDGPU::S_MAX_U32: return AMDGPU::V_MAX_U32_e32;
1120   case AMDGPU::S_ASHR_I32: return AMDGPU::V_ASHR_I32_e32;
1121   case AMDGPU::S_ASHR_I64: return AMDGPU::V_ASHR_I64;
1122   case AMDGPU::S_LSHL_B32: return AMDGPU::V_LSHL_B32_e32;
1123   case AMDGPU::S_LSHL_B64: return AMDGPU::V_LSHL_B64;
1124   case AMDGPU::S_LSHR_B32: return AMDGPU::V_LSHR_B32_e32;
1125   case AMDGPU::S_LSHR_B64: return AMDGPU::V_LSHR_B64;
1126   case AMDGPU::S_SEXT_I32_I8: return AMDGPU::V_BFE_I32;
1127   case AMDGPU::S_SEXT_I32_I16: return AMDGPU::V_BFE_I32;
1128   case AMDGPU::S_BFE_U32: return AMDGPU::V_BFE_U32;
1129   case AMDGPU::S_BFE_I32: return AMDGPU::V_BFE_I32;
1130   case AMDGPU::S_BREV_B32: return AMDGPU::V_BFREV_B32_e32;
1131   case AMDGPU::S_NOT_B32: return AMDGPU::V_NOT_B32_e32;
1132   case AMDGPU::S_NOT_B64: return AMDGPU::V_NOT_B32_e32;
1133   case AMDGPU::S_CMP_EQ_I32: return AMDGPU::V_CMP_EQ_I32_e32;
1134   case AMDGPU::S_CMP_LG_I32: return AMDGPU::V_CMP_NE_I32_e32;
1135   case AMDGPU::S_CMP_GT_I32: return AMDGPU::V_CMP_GT_I32_e32;
1136   case AMDGPU::S_CMP_GE_I32: return AMDGPU::V_CMP_GE_I32_e32;
1137   case AMDGPU::S_CMP_LT_I32: return AMDGPU::V_CMP_LT_I32_e32;
1138   case AMDGPU::S_CMP_LE_I32: return AMDGPU::V_CMP_LE_I32_e32;
1139   case AMDGPU::S_LOAD_DWORD_IMM:
1140   case AMDGPU::S_LOAD_DWORD_SGPR: return AMDGPU::BUFFER_LOAD_DWORD_ADDR64;
1141   case AMDGPU::S_LOAD_DWORDX2_IMM:
1142   case AMDGPU::S_LOAD_DWORDX2_SGPR: return AMDGPU::BUFFER_LOAD_DWORDX2_ADDR64;
1143   case AMDGPU::S_LOAD_DWORDX4_IMM:
1144   case AMDGPU::S_LOAD_DWORDX4_SGPR: return AMDGPU::BUFFER_LOAD_DWORDX4_ADDR64;
1145   case AMDGPU::S_BCNT1_I32_B32: return AMDGPU::V_BCNT_U32_B32_e32;
1146   case AMDGPU::S_FF1_I32_B32: return AMDGPU::V_FFBL_B32_e32;
1147   case AMDGPU::S_FLBIT_I32_B32: return AMDGPU::V_FFBH_U32_e32;
1148   }
1149 }
1150
1151 bool SIInstrInfo::isSALUOpSupportedOnVALU(const MachineInstr &MI) const {
1152   return getVALUOp(MI) != AMDGPU::INSTRUCTION_LIST_END;
1153 }
1154
1155 const TargetRegisterClass *SIInstrInfo::getOpRegClass(const MachineInstr &MI,
1156                                                       unsigned OpNo) const {
1157   const MachineRegisterInfo &MRI = MI.getParent()->getParent()->getRegInfo();
1158   const MCInstrDesc &Desc = get(MI.getOpcode());
1159   if (MI.isVariadic() || OpNo >= Desc.getNumOperands() ||
1160       Desc.OpInfo[OpNo].RegClass == -1)
1161     return MRI.getRegClass(MI.getOperand(OpNo).getReg());
1162
1163   unsigned RCID = Desc.OpInfo[OpNo].RegClass;
1164   return RI.getRegClass(RCID);
1165 }
1166
1167 bool SIInstrInfo::canReadVGPR(const MachineInstr &MI, unsigned OpNo) const {
1168   switch (MI.getOpcode()) {
1169   case AMDGPU::COPY:
1170   case AMDGPU::REG_SEQUENCE:
1171   case AMDGPU::PHI:
1172   case AMDGPU::INSERT_SUBREG:
1173     return RI.hasVGPRs(getOpRegClass(MI, 0));
1174   default:
1175     return RI.hasVGPRs(getOpRegClass(MI, OpNo));
1176   }
1177 }
1178
1179 void SIInstrInfo::legalizeOpWithMove(MachineInstr *MI, unsigned OpIdx) const {
1180   MachineBasicBlock::iterator I = MI;
1181   MachineOperand &MO = MI->getOperand(OpIdx);
1182   MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1183   unsigned RCID = get(MI->getOpcode()).OpInfo[OpIdx].RegClass;
1184   const TargetRegisterClass *RC = RI.getRegClass(RCID);
1185   unsigned Opcode = AMDGPU::V_MOV_B32_e32;
1186   if (MO.isReg()) {
1187     Opcode = AMDGPU::COPY;
1188   } else if (RI.isSGPRClass(RC)) {
1189     Opcode = AMDGPU::S_MOV_B32;
1190   }
1191
1192   const TargetRegisterClass *VRC = RI.getEquivalentVGPRClass(RC);
1193   if (RI.getCommonSubClass(&AMDGPU::VReg_64RegClass, VRC)) {
1194     VRC = &AMDGPU::VReg_64RegClass;
1195   } else {
1196     VRC = &AMDGPU::VReg_32RegClass;
1197   }
1198   unsigned Reg = MRI.createVirtualRegister(VRC);
1199   BuildMI(*MI->getParent(), I, MI->getParent()->findDebugLoc(I), get(Opcode),
1200           Reg).addOperand(MO);
1201   MO.ChangeToRegister(Reg, false);
1202 }
1203
1204 unsigned SIInstrInfo::buildExtractSubReg(MachineBasicBlock::iterator MI,
1205                                          MachineRegisterInfo &MRI,
1206                                          MachineOperand &SuperReg,
1207                                          const TargetRegisterClass *SuperRC,
1208                                          unsigned SubIdx,
1209                                          const TargetRegisterClass *SubRC)
1210                                          const {
1211   assert(SuperReg.isReg());
1212
1213   unsigned NewSuperReg = MRI.createVirtualRegister(SuperRC);
1214   unsigned SubReg = MRI.createVirtualRegister(SubRC);
1215
1216   // Just in case the super register is itself a sub-register, copy it to a new
1217   // value so we don't need to worry about merging its subreg index with the
1218   // SubIdx passed to this function. The register coalescer should be able to
1219   // eliminate this extra copy.
1220   BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(TargetOpcode::COPY),
1221           NewSuperReg)
1222           .addOperand(SuperReg);
1223
1224   BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(TargetOpcode::COPY),
1225           SubReg)
1226           .addReg(NewSuperReg, 0, SubIdx);
1227   return SubReg;
1228 }
1229
1230 MachineOperand SIInstrInfo::buildExtractSubRegOrImm(
1231   MachineBasicBlock::iterator MII,
1232   MachineRegisterInfo &MRI,
1233   MachineOperand &Op,
1234   const TargetRegisterClass *SuperRC,
1235   unsigned SubIdx,
1236   const TargetRegisterClass *SubRC) const {
1237   if (Op.isImm()) {
1238     // XXX - Is there a better way to do this?
1239     if (SubIdx == AMDGPU::sub0)
1240       return MachineOperand::CreateImm(Op.getImm() & 0xFFFFFFFF);
1241     if (SubIdx == AMDGPU::sub1)
1242       return MachineOperand::CreateImm(Op.getImm() >> 32);
1243
1244     llvm_unreachable("Unhandled register index for immediate");
1245   }
1246
1247   unsigned SubReg = buildExtractSubReg(MII, MRI, Op, SuperRC,
1248                                        SubIdx, SubRC);
1249   return MachineOperand::CreateReg(SubReg, false);
1250 }
1251
1252 unsigned SIInstrInfo::split64BitImm(SmallVectorImpl<MachineInstr *> &Worklist,
1253                                     MachineBasicBlock::iterator MI,
1254                                     MachineRegisterInfo &MRI,
1255                                     const TargetRegisterClass *RC,
1256                                     const MachineOperand &Op) const {
1257   MachineBasicBlock *MBB = MI->getParent();
1258   DebugLoc DL = MI->getDebugLoc();
1259   unsigned LoDst = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1260   unsigned HiDst = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1261   unsigned Dst = MRI.createVirtualRegister(RC);
1262
1263   MachineInstr *Lo = BuildMI(*MBB, MI, DL, get(AMDGPU::S_MOV_B32),
1264                              LoDst)
1265     .addImm(Op.getImm() & 0xFFFFFFFF);
1266   MachineInstr *Hi = BuildMI(*MBB, MI, DL, get(AMDGPU::S_MOV_B32),
1267                              HiDst)
1268     .addImm(Op.getImm() >> 32);
1269
1270   BuildMI(*MBB, MI, DL, get(TargetOpcode::REG_SEQUENCE), Dst)
1271     .addReg(LoDst)
1272     .addImm(AMDGPU::sub0)
1273     .addReg(HiDst)
1274     .addImm(AMDGPU::sub1);
1275
1276   Worklist.push_back(Lo);
1277   Worklist.push_back(Hi);
1278
1279   return Dst;
1280 }
1281
1282 bool SIInstrInfo::isOperandLegal(const MachineInstr *MI, unsigned OpIdx,
1283                                  const MachineOperand *MO) const {
1284   const MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1285   const MCInstrDesc &InstDesc = get(MI->getOpcode());
1286   const MCOperandInfo &OpInfo = InstDesc.OpInfo[OpIdx];
1287   const TargetRegisterClass *DefinedRC =
1288       OpInfo.RegClass != -1 ? RI.getRegClass(OpInfo.RegClass) : nullptr;
1289   if (!MO)
1290     MO = &MI->getOperand(OpIdx);
1291
1292   if (usesConstantBus(MRI, *MO)) {
1293     unsigned SGPRUsed =
1294         MO->isReg() ? MO->getReg() : (unsigned)AMDGPU::NoRegister;
1295     for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1296       if (i == OpIdx)
1297         continue;
1298       if (usesConstantBus(MRI, MI->getOperand(i)) &&
1299           MI->getOperand(i).isReg() && MI->getOperand(i).getReg() != SGPRUsed) {
1300         return false;
1301       }
1302     }
1303   }
1304
1305   if (MO->isReg()) {
1306     assert(DefinedRC);
1307     const TargetRegisterClass *RC = MRI.getRegClass(MO->getReg());
1308     return RI.getCommonSubClass(RC, RI.getRegClass(OpInfo.RegClass));
1309   }
1310
1311
1312   // Handle non-register types that are treated like immediates.
1313   assert(MO->isImm() || MO->isFPImm() || MO->isTargetIndex() || MO->isFI());
1314
1315   if (!DefinedRC) {
1316     // This operand expects an immediate.
1317     return true;
1318   }
1319
1320   return isImmOperandLegal(MI, OpIdx, *MO);
1321 }
1322
1323 void SIInstrInfo::legalizeOperands(MachineInstr *MI) const {
1324   MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1325
1326   int Src0Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
1327                                            AMDGPU::OpName::src0);
1328   int Src1Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
1329                                            AMDGPU::OpName::src1);
1330   int Src2Idx = AMDGPU::getNamedOperandIdx(MI->getOpcode(),
1331                                            AMDGPU::OpName::src2);
1332
1333   // Legalize VOP2
1334   if (isVOP2(MI->getOpcode()) && Src1Idx != -1) {
1335     // Legalize src0
1336     if (!isOperandLegal(MI, Src0Idx))
1337       legalizeOpWithMove(MI, Src0Idx);
1338
1339     // Legalize src1
1340     if (isOperandLegal(MI, Src1Idx))
1341       return;
1342
1343     // Usually src0 of VOP2 instructions allow more types of inputs
1344     // than src1, so try to commute the instruction to decrease our
1345     // chances of having to insert a MOV instruction to legalize src1.
1346     if (MI->isCommutable()) {
1347       if (commuteInstruction(MI))
1348         // If we are successful in commuting, then we know MI is legal, so
1349         // we are done.
1350         return;
1351     }
1352
1353     legalizeOpWithMove(MI, Src1Idx);
1354     return;
1355   }
1356
1357   // XXX - Do any VOP3 instructions read VCC?
1358   // Legalize VOP3
1359   if (isVOP3(MI->getOpcode())) {
1360     int VOP3Idx[3] = {Src0Idx, Src1Idx, Src2Idx};
1361     unsigned SGPRReg = AMDGPU::NoRegister;
1362     for (unsigned i = 0; i < 3; ++i) {
1363       int Idx = VOP3Idx[i];
1364       if (Idx == -1)
1365         continue;
1366       MachineOperand &MO = MI->getOperand(Idx);
1367
1368       if (MO.isReg()) {
1369         if (!RI.isSGPRClass(MRI.getRegClass(MO.getReg())))
1370           continue; // VGPRs are legal
1371
1372         assert(MO.getReg() != AMDGPU::SCC && "SCC operand to VOP3 instruction");
1373
1374         if (SGPRReg == AMDGPU::NoRegister || SGPRReg == MO.getReg()) {
1375           SGPRReg = MO.getReg();
1376           // We can use one SGPR in each VOP3 instruction.
1377           continue;
1378         }
1379       } else if (!isLiteralConstant(MO)) {
1380         // If it is not a register and not a literal constant, then it must be
1381         // an inline constant which is always legal.
1382         continue;
1383       }
1384       // If we make it this far, then the operand is not legal and we must
1385       // legalize it.
1386       legalizeOpWithMove(MI, Idx);
1387     }
1388   }
1389
1390   // Legalize REG_SEQUENCE and PHI
1391   // The register class of the operands much be the same type as the register
1392   // class of the output.
1393   if (MI->getOpcode() == AMDGPU::REG_SEQUENCE ||
1394       MI->getOpcode() == AMDGPU::PHI) {
1395     const TargetRegisterClass *RC = nullptr, *SRC = nullptr, *VRC = nullptr;
1396     for (unsigned i = 1, e = MI->getNumOperands(); i != e; i+=2) {
1397       if (!MI->getOperand(i).isReg() ||
1398           !TargetRegisterInfo::isVirtualRegister(MI->getOperand(i).getReg()))
1399         continue;
1400       const TargetRegisterClass *OpRC =
1401               MRI.getRegClass(MI->getOperand(i).getReg());
1402       if (RI.hasVGPRs(OpRC)) {
1403         VRC = OpRC;
1404       } else {
1405         SRC = OpRC;
1406       }
1407     }
1408
1409     // If any of the operands are VGPR registers, then they all most be
1410     // otherwise we will create illegal VGPR->SGPR copies when legalizing
1411     // them.
1412     if (VRC || !RI.isSGPRClass(getOpRegClass(*MI, 0))) {
1413       if (!VRC) {
1414         assert(SRC);
1415         VRC = RI.getEquivalentVGPRClass(SRC);
1416       }
1417       RC = VRC;
1418     } else {
1419       RC = SRC;
1420     }
1421
1422     // Update all the operands so they have the same type.
1423     for (unsigned i = 1, e = MI->getNumOperands(); i != e; i+=2) {
1424       if (!MI->getOperand(i).isReg() ||
1425           !TargetRegisterInfo::isVirtualRegister(MI->getOperand(i).getReg()))
1426         continue;
1427       unsigned DstReg = MRI.createVirtualRegister(RC);
1428       MachineBasicBlock *InsertBB;
1429       MachineBasicBlock::iterator Insert;
1430       if (MI->getOpcode() == AMDGPU::REG_SEQUENCE) {
1431         InsertBB = MI->getParent();
1432         Insert = MI;
1433       } else {
1434         // MI is a PHI instruction.
1435         InsertBB = MI->getOperand(i + 1).getMBB();
1436         Insert = InsertBB->getFirstTerminator();
1437       }
1438       BuildMI(*InsertBB, Insert, MI->getDebugLoc(),
1439               get(AMDGPU::COPY), DstReg)
1440               .addOperand(MI->getOperand(i));
1441       MI->getOperand(i).setReg(DstReg);
1442     }
1443   }
1444
1445   // Legalize INSERT_SUBREG
1446   // src0 must have the same register class as dst
1447   if (MI->getOpcode() == AMDGPU::INSERT_SUBREG) {
1448     unsigned Dst = MI->getOperand(0).getReg();
1449     unsigned Src0 = MI->getOperand(1).getReg();
1450     const TargetRegisterClass *DstRC = MRI.getRegClass(Dst);
1451     const TargetRegisterClass *Src0RC = MRI.getRegClass(Src0);
1452     if (DstRC != Src0RC) {
1453       MachineBasicBlock &MBB = *MI->getParent();
1454       unsigned NewSrc0 = MRI.createVirtualRegister(DstRC);
1455       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::COPY), NewSrc0)
1456               .addReg(Src0);
1457       MI->getOperand(1).setReg(NewSrc0);
1458     }
1459     return;
1460   }
1461
1462   // Legalize MUBUF* instructions
1463   // FIXME: If we start using the non-addr64 instructions for compute, we
1464   // may need to legalize them here.
1465   int SRsrcIdx =
1466       AMDGPU::getNamedOperandIdx(MI->getOpcode(), AMDGPU::OpName::srsrc);
1467   if (SRsrcIdx != -1) {
1468     // We have an MUBUF instruction
1469     MachineOperand *SRsrc = &MI->getOperand(SRsrcIdx);
1470     unsigned SRsrcRC = get(MI->getOpcode()).OpInfo[SRsrcIdx].RegClass;
1471     if (RI.getCommonSubClass(MRI.getRegClass(SRsrc->getReg()),
1472                                              RI.getRegClass(SRsrcRC))) {
1473       // The operands are legal.
1474       // FIXME: We may need to legalize operands besided srsrc.
1475       return;
1476     }
1477
1478     MachineBasicBlock &MBB = *MI->getParent();
1479     // Extract the the ptr from the resource descriptor.
1480
1481     // SRsrcPtrLo = srsrc:sub0
1482     unsigned SRsrcPtrLo = buildExtractSubReg(MI, MRI, *SRsrc,
1483         &AMDGPU::VReg_128RegClass, AMDGPU::sub0, &AMDGPU::VReg_32RegClass);
1484
1485     // SRsrcPtrHi = srsrc:sub1
1486     unsigned SRsrcPtrHi = buildExtractSubReg(MI, MRI, *SRsrc,
1487         &AMDGPU::VReg_128RegClass, AMDGPU::sub1, &AMDGPU::VReg_32RegClass);
1488
1489     // Create an empty resource descriptor
1490     unsigned Zero64 = MRI.createVirtualRegister(&AMDGPU::SReg_64RegClass);
1491     unsigned SRsrcFormatLo = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1492     unsigned SRsrcFormatHi = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1493     unsigned NewSRsrc = MRI.createVirtualRegister(&AMDGPU::SReg_128RegClass);
1494
1495     // Zero64 = 0
1496     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B64),
1497             Zero64)
1498             .addImm(0);
1499
1500     // SRsrcFormatLo = RSRC_DATA_FORMAT{31-0}
1501     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1502             SRsrcFormatLo)
1503             .addImm(AMDGPU::RSRC_DATA_FORMAT & 0xFFFFFFFF);
1504
1505     // SRsrcFormatHi = RSRC_DATA_FORMAT{63-32}
1506     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1507             SRsrcFormatHi)
1508             .addImm(AMDGPU::RSRC_DATA_FORMAT >> 32);
1509
1510     // NewSRsrc = {Zero64, SRsrcFormat}
1511     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE),
1512             NewSRsrc)
1513             .addReg(Zero64)
1514             .addImm(AMDGPU::sub0_sub1)
1515             .addReg(SRsrcFormatLo)
1516             .addImm(AMDGPU::sub2)
1517             .addReg(SRsrcFormatHi)
1518             .addImm(AMDGPU::sub3);
1519
1520     MachineOperand *VAddr = getNamedOperand(*MI, AMDGPU::OpName::vaddr);
1521     unsigned NewVAddr = MRI.createVirtualRegister(&AMDGPU::VReg_64RegClass);
1522     unsigned NewVAddrLo;
1523     unsigned NewVAddrHi;
1524     if (VAddr) {
1525       // This is already an ADDR64 instruction so we need to add the pointer
1526       // extracted from the resource descriptor to the current value of VAddr.
1527       NewVAddrLo = MRI.createVirtualRegister(&AMDGPU::VReg_32RegClass);
1528       NewVAddrHi = MRI.createVirtualRegister(&AMDGPU::VReg_32RegClass);
1529
1530       // NewVaddrLo = SRsrcPtrLo + VAddr:sub0
1531       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::V_ADD_I32_e32),
1532               NewVAddrLo)
1533               .addReg(SRsrcPtrLo)
1534               .addReg(VAddr->getReg(), 0, AMDGPU::sub0)
1535               .addReg(AMDGPU::VCC, RegState::ImplicitDefine);
1536
1537       // NewVaddrHi = SRsrcPtrHi + VAddr:sub1
1538       BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::V_ADDC_U32_e32),
1539               NewVAddrHi)
1540               .addReg(SRsrcPtrHi)
1541               .addReg(VAddr->getReg(), 0, AMDGPU::sub1)
1542               .addReg(AMDGPU::VCC, RegState::ImplicitDefine)
1543               .addReg(AMDGPU::VCC, RegState::Implicit);
1544
1545     } else {
1546       // This instructions is the _OFFSET variant, so we need to convert it to
1547       // ADDR64.
1548       MachineOperand *VData = getNamedOperand(*MI, AMDGPU::OpName::vdata);
1549       MachineOperand *Offset = getNamedOperand(*MI, AMDGPU::OpName::offset);
1550       MachineOperand *SOffset = getNamedOperand(*MI, AMDGPU::OpName::soffset);
1551       assert(SOffset->isImm() && SOffset->getImm() == 0 && "Legalizing MUBUF "
1552              "with non-zero soffset is not implemented");
1553       (void)SOffset;
1554
1555       // Create the new instruction.
1556       unsigned Addr64Opcode = AMDGPU::getAddr64Inst(MI->getOpcode());
1557       MachineInstr *Addr64 =
1558           BuildMI(MBB, MI, MI->getDebugLoc(), get(Addr64Opcode))
1559                   .addOperand(*VData)
1560                   .addOperand(*SRsrc)
1561                   .addReg(AMDGPU::NoRegister) // Dummy value for vaddr.
1562                                               // This will be replaced later
1563                                               // with the new value of vaddr.
1564                   .addOperand(*Offset);
1565
1566       MI->removeFromParent();
1567       MI = Addr64;
1568
1569       NewVAddrLo = SRsrcPtrLo;
1570       NewVAddrHi = SRsrcPtrHi;
1571       VAddr = getNamedOperand(*MI, AMDGPU::OpName::vaddr);
1572       SRsrc = getNamedOperand(*MI, AMDGPU::OpName::srsrc);
1573     }
1574
1575     // NewVaddr = {NewVaddrHi, NewVaddrLo}
1576     BuildMI(MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE),
1577             NewVAddr)
1578             .addReg(NewVAddrLo)
1579             .addImm(AMDGPU::sub0)
1580             .addReg(NewVAddrHi)
1581             .addImm(AMDGPU::sub1);
1582
1583
1584     // Update the instruction to use NewVaddr
1585     VAddr->setReg(NewVAddr);
1586     // Update the instruction to use NewSRsrc
1587     SRsrc->setReg(NewSRsrc);
1588   }
1589 }
1590
1591 void SIInstrInfo::splitSMRD(MachineInstr *MI,
1592                             const TargetRegisterClass *HalfRC,
1593                             unsigned HalfImmOp, unsigned HalfSGPROp,
1594                             MachineInstr *&Lo, MachineInstr *&Hi) const {
1595
1596   DebugLoc DL = MI->getDebugLoc();
1597   MachineBasicBlock *MBB = MI->getParent();
1598   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
1599   unsigned RegLo = MRI.createVirtualRegister(HalfRC);
1600   unsigned RegHi = MRI.createVirtualRegister(HalfRC);
1601   unsigned HalfSize = HalfRC->getSize();
1602   const MachineOperand *OffOp =
1603       getNamedOperand(*MI, AMDGPU::OpName::offset);
1604   const MachineOperand *SBase = getNamedOperand(*MI, AMDGPU::OpName::sbase);
1605
1606   if (OffOp) {
1607     // Handle the _IMM variant
1608     unsigned LoOffset = OffOp->getImm();
1609     unsigned HiOffset = LoOffset + (HalfSize / 4);
1610     Lo = BuildMI(*MBB, MI, DL, get(HalfImmOp), RegLo)
1611                   .addOperand(*SBase)
1612                   .addImm(LoOffset);
1613
1614     if (!isUInt<8>(HiOffset)) {
1615       unsigned OffsetSGPR =
1616           MRI.createVirtualRegister(&AMDGPU::SReg_32RegClass);
1617       BuildMI(*MBB, MI, DL, get(AMDGPU::S_MOV_B32), OffsetSGPR)
1618               .addImm(HiOffset << 2);  // The immediate offset is in dwords,
1619                                        // but offset in register is in bytes.
1620       Hi = BuildMI(*MBB, MI, DL, get(HalfSGPROp), RegHi)
1621                     .addOperand(*SBase)
1622                     .addReg(OffsetSGPR);
1623     } else {
1624       Hi = BuildMI(*MBB, MI, DL, get(HalfImmOp), RegHi)
1625                      .addOperand(*SBase)
1626                      .addImm(HiOffset);
1627     }
1628   } else {
1629     // Handle the _SGPR variant
1630     MachineOperand *SOff = getNamedOperand(*MI, AMDGPU::OpName::soff);
1631     Lo = BuildMI(*MBB, MI, DL, get(HalfSGPROp), RegLo)
1632                   .addOperand(*SBase)
1633                   .addOperand(*SOff);
1634     unsigned OffsetSGPR = MRI.createVirtualRegister(&AMDGPU::SReg_32RegClass);
1635     BuildMI(*MBB, MI, DL, get(AMDGPU::S_ADD_I32), OffsetSGPR)
1636             .addOperand(*SOff)
1637             .addImm(HalfSize);
1638     Hi = BuildMI(*MBB, MI, DL, get(HalfSGPROp))
1639                   .addOperand(*SBase)
1640                   .addReg(OffsetSGPR);
1641   }
1642
1643   unsigned SubLo, SubHi;
1644   switch (HalfSize) {
1645     case 4:
1646       SubLo = AMDGPU::sub0;
1647       SubHi = AMDGPU::sub1;
1648       break;
1649     case 8:
1650       SubLo = AMDGPU::sub0_sub1;
1651       SubHi = AMDGPU::sub2_sub3;
1652       break;
1653     case 16:
1654       SubLo = AMDGPU::sub0_sub1_sub2_sub3;
1655       SubHi = AMDGPU::sub4_sub5_sub6_sub7;
1656       break;
1657     case 32:
1658       SubLo = AMDGPU::sub0_sub1_sub2_sub3_sub4_sub5_sub6_sub7;
1659       SubHi = AMDGPU::sub8_sub9_sub10_sub11_sub12_sub13_sub14_sub15;
1660       break;
1661     default:
1662       llvm_unreachable("Unhandled HalfSize");
1663   }
1664
1665   BuildMI(*MBB, MI, DL, get(AMDGPU::REG_SEQUENCE))
1666           .addOperand(MI->getOperand(0))
1667           .addReg(RegLo)
1668           .addImm(SubLo)
1669           .addReg(RegHi)
1670           .addImm(SubHi);
1671 }
1672
1673 void SIInstrInfo::moveSMRDToVALU(MachineInstr *MI, MachineRegisterInfo &MRI) const {
1674   MachineBasicBlock *MBB = MI->getParent();
1675   switch (MI->getOpcode()) {
1676     case AMDGPU::S_LOAD_DWORD_IMM:
1677     case AMDGPU::S_LOAD_DWORD_SGPR:
1678     case AMDGPU::S_LOAD_DWORDX2_IMM:
1679     case AMDGPU::S_LOAD_DWORDX2_SGPR:
1680     case AMDGPU::S_LOAD_DWORDX4_IMM:
1681     case AMDGPU::S_LOAD_DWORDX4_SGPR: {
1682       unsigned NewOpcode = getVALUOp(*MI);
1683       unsigned RegOffset;
1684       unsigned ImmOffset;
1685
1686       if (MI->getOperand(2).isReg()) {
1687         RegOffset = MI->getOperand(2).getReg();
1688         ImmOffset = 0;
1689       } else {
1690         assert(MI->getOperand(2).isImm());
1691         // SMRD instructions take a dword offsets and MUBUF instructions
1692         // take a byte offset.
1693         ImmOffset = MI->getOperand(2).getImm() << 2;
1694         RegOffset = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1695         if (isUInt<12>(ImmOffset)) {
1696           BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1697                   RegOffset)
1698                   .addImm(0);
1699         } else {
1700           BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32),
1701                   RegOffset)
1702                   .addImm(ImmOffset);
1703           ImmOffset = 0;
1704         }
1705       }
1706
1707       unsigned SRsrc = MRI.createVirtualRegister(&AMDGPU::SReg_128RegClass);
1708       unsigned DWord0 = RegOffset;
1709       unsigned DWord1 = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1710       unsigned DWord2 = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1711       unsigned DWord3 = MRI.createVirtualRegister(&AMDGPU::SGPR_32RegClass);
1712
1713       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32), DWord1)
1714               .addImm(0);
1715       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32), DWord2)
1716               .addImm(AMDGPU::RSRC_DATA_FORMAT & 0xFFFFFFFF);
1717       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::S_MOV_B32), DWord3)
1718               .addImm(AMDGPU::RSRC_DATA_FORMAT >> 32);
1719       BuildMI(*MBB, MI, MI->getDebugLoc(), get(AMDGPU::REG_SEQUENCE), SRsrc)
1720               .addReg(DWord0)
1721               .addImm(AMDGPU::sub0)
1722               .addReg(DWord1)
1723               .addImm(AMDGPU::sub1)
1724               .addReg(DWord2)
1725               .addImm(AMDGPU::sub2)
1726               .addReg(DWord3)
1727               .addImm(AMDGPU::sub3);
1728       MI->setDesc(get(NewOpcode));
1729       if (MI->getOperand(2).isReg()) {
1730         MI->getOperand(2).setReg(MI->getOperand(1).getReg());
1731       } else {
1732         MI->getOperand(2).ChangeToRegister(MI->getOperand(1).getReg(), false);
1733       }
1734       MI->getOperand(1).setReg(SRsrc);
1735       MI->addOperand(*MBB->getParent(), MachineOperand::CreateImm(ImmOffset));
1736
1737       const TargetRegisterClass *NewDstRC =
1738           RI.getRegClass(get(NewOpcode).OpInfo[0].RegClass);
1739
1740       unsigned DstReg = MI->getOperand(0).getReg();
1741       unsigned NewDstReg = MRI.createVirtualRegister(NewDstRC);
1742       MRI.replaceRegWith(DstReg, NewDstReg);
1743       break;
1744     }
1745     case AMDGPU::S_LOAD_DWORDX8_IMM:
1746     case AMDGPU::S_LOAD_DWORDX8_SGPR: {
1747       MachineInstr *Lo, *Hi;
1748       splitSMRD(MI, &AMDGPU::SReg_128RegClass, AMDGPU::S_LOAD_DWORDX4_IMM,
1749                 AMDGPU::S_LOAD_DWORDX4_SGPR, Lo, Hi);
1750       MI->eraseFromParent();
1751       moveSMRDToVALU(Lo, MRI);
1752       moveSMRDToVALU(Hi, MRI);
1753       break;
1754     }
1755
1756     case AMDGPU::S_LOAD_DWORDX16_IMM:
1757     case AMDGPU::S_LOAD_DWORDX16_SGPR: {
1758       MachineInstr *Lo, *Hi;
1759       splitSMRD(MI, &AMDGPU::SReg_256RegClass, AMDGPU::S_LOAD_DWORDX8_IMM,
1760                 AMDGPU::S_LOAD_DWORDX8_SGPR, Lo, Hi);
1761       MI->eraseFromParent();
1762       moveSMRDToVALU(Lo, MRI);
1763       moveSMRDToVALU(Hi, MRI);
1764       break;
1765     }
1766   }
1767 }
1768
1769 void SIInstrInfo::moveToVALU(MachineInstr &TopInst) const {
1770   SmallVector<MachineInstr *, 128> Worklist;
1771   Worklist.push_back(&TopInst);
1772
1773   while (!Worklist.empty()) {
1774     MachineInstr *Inst = Worklist.pop_back_val();
1775     MachineBasicBlock *MBB = Inst->getParent();
1776     MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
1777
1778     unsigned Opcode = Inst->getOpcode();
1779     unsigned NewOpcode = getVALUOp(*Inst);
1780
1781     // Handle some special cases
1782     switch (Opcode) {
1783     default:
1784       if (isSMRD(Inst->getOpcode())) {
1785         moveSMRDToVALU(Inst, MRI);
1786       }
1787       break;
1788     case AMDGPU::S_MOV_B64: {
1789       DebugLoc DL = Inst->getDebugLoc();
1790
1791       // If the source operand is a register we can replace this with a
1792       // copy.
1793       if (Inst->getOperand(1).isReg()) {
1794         MachineInstr *Copy = BuildMI(*MBB, Inst, DL, get(TargetOpcode::COPY))
1795           .addOperand(Inst->getOperand(0))
1796           .addOperand(Inst->getOperand(1));
1797         Worklist.push_back(Copy);
1798       } else {
1799         // Otherwise, we need to split this into two movs, because there is
1800         // no 64-bit VALU move instruction.
1801         unsigned Reg = Inst->getOperand(0).getReg();
1802         unsigned Dst = split64BitImm(Worklist,
1803                                      Inst,
1804                                      MRI,
1805                                      MRI.getRegClass(Reg),
1806                                      Inst->getOperand(1));
1807         MRI.replaceRegWith(Reg, Dst);
1808       }
1809       Inst->eraseFromParent();
1810       continue;
1811     }
1812     case AMDGPU::S_AND_B64:
1813       splitScalar64BitBinaryOp(Worklist, Inst, AMDGPU::S_AND_B32);
1814       Inst->eraseFromParent();
1815       continue;
1816
1817     case AMDGPU::S_OR_B64:
1818       splitScalar64BitBinaryOp(Worklist, Inst, AMDGPU::S_OR_B32);
1819       Inst->eraseFromParent();
1820       continue;
1821
1822     case AMDGPU::S_XOR_B64:
1823       splitScalar64BitBinaryOp(Worklist, Inst, AMDGPU::S_XOR_B32);
1824       Inst->eraseFromParent();
1825       continue;
1826
1827     case AMDGPU::S_NOT_B64:
1828       splitScalar64BitUnaryOp(Worklist, Inst, AMDGPU::S_NOT_B32);
1829       Inst->eraseFromParent();
1830       continue;
1831
1832     case AMDGPU::S_BCNT1_I32_B64:
1833       splitScalar64BitBCNT(Worklist, Inst);
1834       Inst->eraseFromParent();
1835       continue;
1836
1837     case AMDGPU::S_BFE_U64:
1838     case AMDGPU::S_BFE_I64:
1839     case AMDGPU::S_BFM_B64:
1840       llvm_unreachable("Moving this op to VALU not implemented");
1841     }
1842
1843     if (NewOpcode == AMDGPU::INSTRUCTION_LIST_END) {
1844       // We cannot move this instruction to the VALU, so we should try to
1845       // legalize its operands instead.
1846       legalizeOperands(Inst);
1847       continue;
1848     }
1849
1850     // Use the new VALU Opcode.
1851     const MCInstrDesc &NewDesc = get(NewOpcode);
1852     Inst->setDesc(NewDesc);
1853
1854     // Remove any references to SCC. Vector instructions can't read from it, and
1855     // We're just about to add the implicit use / defs of VCC, and we don't want
1856     // both.
1857     for (unsigned i = Inst->getNumOperands() - 1; i > 0; --i) {
1858       MachineOperand &Op = Inst->getOperand(i);
1859       if (Op.isReg() && Op.getReg() == AMDGPU::SCC)
1860         Inst->RemoveOperand(i);
1861     }
1862
1863     if (Opcode == AMDGPU::S_SEXT_I32_I8 || Opcode == AMDGPU::S_SEXT_I32_I16) {
1864       // We are converting these to a BFE, so we need to add the missing
1865       // operands for the size and offset.
1866       unsigned Size = (Opcode == AMDGPU::S_SEXT_I32_I8) ? 8 : 16;
1867       Inst->addOperand(MachineOperand::CreateImm(0));
1868       Inst->addOperand(MachineOperand::CreateImm(Size));
1869
1870     } else if (Opcode == AMDGPU::S_BCNT1_I32_B32) {
1871       // The VALU version adds the second operand to the result, so insert an
1872       // extra 0 operand.
1873       Inst->addOperand(MachineOperand::CreateImm(0));
1874     }
1875
1876     addDescImplicitUseDef(NewDesc, Inst);
1877
1878     if (Opcode == AMDGPU::S_BFE_I32 || Opcode == AMDGPU::S_BFE_U32) {
1879       const MachineOperand &OffsetWidthOp = Inst->getOperand(2);
1880       // If we need to move this to VGPRs, we need to unpack the second operand
1881       // back into the 2 separate ones for bit offset and width.
1882       assert(OffsetWidthOp.isImm() &&
1883              "Scalar BFE is only implemented for constant width and offset");
1884       uint32_t Imm = OffsetWidthOp.getImm();
1885
1886       uint32_t Offset = Imm & 0x3f; // Extract bits [5:0].
1887       uint32_t BitWidth = (Imm & 0x7f0000) >> 16; // Extract bits [22:16].
1888       Inst->RemoveOperand(2); // Remove old immediate.
1889       Inst->addOperand(MachineOperand::CreateImm(Offset));
1890       Inst->addOperand(MachineOperand::CreateImm(BitWidth));
1891     }
1892
1893     // Update the destination register class.
1894
1895     const TargetRegisterClass *NewDstRC = getOpRegClass(*Inst, 0);
1896
1897     switch (Opcode) {
1898       // For target instructions, getOpRegClass just returns the virtual
1899       // register class associated with the operand, so we need to find an
1900       // equivalent VGPR register class in order to move the instruction to the
1901       // VALU.
1902     case AMDGPU::COPY:
1903     case AMDGPU::PHI:
1904     case AMDGPU::REG_SEQUENCE:
1905     case AMDGPU::INSERT_SUBREG:
1906       if (RI.hasVGPRs(NewDstRC))
1907         continue;
1908       NewDstRC = RI.getEquivalentVGPRClass(NewDstRC);
1909       if (!NewDstRC)
1910         continue;
1911       break;
1912     default:
1913       break;
1914     }
1915
1916     unsigned DstReg = Inst->getOperand(0).getReg();
1917     unsigned NewDstReg = MRI.createVirtualRegister(NewDstRC);
1918     MRI.replaceRegWith(DstReg, NewDstReg);
1919
1920     // Legalize the operands
1921     legalizeOperands(Inst);
1922
1923     for (MachineRegisterInfo::use_iterator I = MRI.use_begin(NewDstReg),
1924            E = MRI.use_end(); I != E; ++I) {
1925       MachineInstr &UseMI = *I->getParent();
1926       if (!canReadVGPR(UseMI, I.getOperandNo())) {
1927         Worklist.push_back(&UseMI);
1928       }
1929     }
1930   }
1931 }
1932
1933 //===----------------------------------------------------------------------===//
1934 // Indirect addressing callbacks
1935 //===----------------------------------------------------------------------===//
1936
1937 unsigned SIInstrInfo::calculateIndirectAddress(unsigned RegIndex,
1938                                                  unsigned Channel) const {
1939   assert(Channel == 0);
1940   return RegIndex;
1941 }
1942
1943 const TargetRegisterClass *SIInstrInfo::getIndirectAddrRegClass() const {
1944   return &AMDGPU::VReg_32RegClass;
1945 }
1946
1947 void SIInstrInfo::splitScalar64BitUnaryOp(
1948   SmallVectorImpl<MachineInstr *> &Worklist,
1949   MachineInstr *Inst,
1950   unsigned Opcode) const {
1951   MachineBasicBlock &MBB = *Inst->getParent();
1952   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
1953
1954   MachineOperand &Dest = Inst->getOperand(0);
1955   MachineOperand &Src0 = Inst->getOperand(1);
1956   DebugLoc DL = Inst->getDebugLoc();
1957
1958   MachineBasicBlock::iterator MII = Inst;
1959
1960   const MCInstrDesc &InstDesc = get(Opcode);
1961   const TargetRegisterClass *Src0RC = Src0.isReg() ?
1962     MRI.getRegClass(Src0.getReg()) :
1963     &AMDGPU::SGPR_32RegClass;
1964
1965   const TargetRegisterClass *Src0SubRC = RI.getSubRegClass(Src0RC, AMDGPU::sub0);
1966
1967   MachineOperand SrcReg0Sub0 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
1968                                                        AMDGPU::sub0, Src0SubRC);
1969
1970   const TargetRegisterClass *DestRC = MRI.getRegClass(Dest.getReg());
1971   const TargetRegisterClass *DestSubRC = RI.getSubRegClass(DestRC, AMDGPU::sub0);
1972
1973   unsigned DestSub0 = MRI.createVirtualRegister(DestRC);
1974   MachineInstr *LoHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub0)
1975     .addOperand(SrcReg0Sub0);
1976
1977   MachineOperand SrcReg0Sub1 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
1978                                                        AMDGPU::sub1, Src0SubRC);
1979
1980   unsigned DestSub1 = MRI.createVirtualRegister(DestSubRC);
1981   MachineInstr *HiHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub1)
1982     .addOperand(SrcReg0Sub1);
1983
1984   unsigned FullDestReg = MRI.createVirtualRegister(DestRC);
1985   BuildMI(MBB, MII, DL, get(TargetOpcode::REG_SEQUENCE), FullDestReg)
1986     .addReg(DestSub0)
1987     .addImm(AMDGPU::sub0)
1988     .addReg(DestSub1)
1989     .addImm(AMDGPU::sub1);
1990
1991   MRI.replaceRegWith(Dest.getReg(), FullDestReg);
1992
1993   // Try to legalize the operands in case we need to swap the order to keep it
1994   // valid.
1995   Worklist.push_back(LoHalf);
1996   Worklist.push_back(HiHalf);
1997 }
1998
1999 void SIInstrInfo::splitScalar64BitBinaryOp(
2000   SmallVectorImpl<MachineInstr *> &Worklist,
2001   MachineInstr *Inst,
2002   unsigned Opcode) const {
2003   MachineBasicBlock &MBB = *Inst->getParent();
2004   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
2005
2006   MachineOperand &Dest = Inst->getOperand(0);
2007   MachineOperand &Src0 = Inst->getOperand(1);
2008   MachineOperand &Src1 = Inst->getOperand(2);
2009   DebugLoc DL = Inst->getDebugLoc();
2010
2011   MachineBasicBlock::iterator MII = Inst;
2012
2013   const MCInstrDesc &InstDesc = get(Opcode);
2014   const TargetRegisterClass *Src0RC = Src0.isReg() ?
2015     MRI.getRegClass(Src0.getReg()) :
2016     &AMDGPU::SGPR_32RegClass;
2017
2018   const TargetRegisterClass *Src0SubRC = RI.getSubRegClass(Src0RC, AMDGPU::sub0);
2019   const TargetRegisterClass *Src1RC = Src1.isReg() ?
2020     MRI.getRegClass(Src1.getReg()) :
2021     &AMDGPU::SGPR_32RegClass;
2022
2023   const TargetRegisterClass *Src1SubRC = RI.getSubRegClass(Src1RC, AMDGPU::sub0);
2024
2025   MachineOperand SrcReg0Sub0 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
2026                                                        AMDGPU::sub0, Src0SubRC);
2027   MachineOperand SrcReg1Sub0 = buildExtractSubRegOrImm(MII, MRI, Src1, Src1RC,
2028                                                        AMDGPU::sub0, Src1SubRC);
2029
2030   const TargetRegisterClass *DestRC = MRI.getRegClass(Dest.getReg());
2031   const TargetRegisterClass *DestSubRC = RI.getSubRegClass(DestRC, AMDGPU::sub0);
2032
2033   unsigned DestSub0 = MRI.createVirtualRegister(DestRC);
2034   MachineInstr *LoHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub0)
2035     .addOperand(SrcReg0Sub0)
2036     .addOperand(SrcReg1Sub0);
2037
2038   MachineOperand SrcReg0Sub1 = buildExtractSubRegOrImm(MII, MRI, Src0, Src0RC,
2039                                                        AMDGPU::sub1, Src0SubRC);
2040   MachineOperand SrcReg1Sub1 = buildExtractSubRegOrImm(MII, MRI, Src1, Src1RC,
2041                                                        AMDGPU::sub1, Src1SubRC);
2042
2043   unsigned DestSub1 = MRI.createVirtualRegister(DestSubRC);
2044   MachineInstr *HiHalf = BuildMI(MBB, MII, DL, InstDesc, DestSub1)
2045     .addOperand(SrcReg0Sub1)
2046     .addOperand(SrcReg1Sub1);
2047
2048   unsigned FullDestReg = MRI.createVirtualRegister(DestRC);
2049   BuildMI(MBB, MII, DL, get(TargetOpcode::REG_SEQUENCE), FullDestReg)
2050     .addReg(DestSub0)
2051     .addImm(AMDGPU::sub0)
2052     .addReg(DestSub1)
2053     .addImm(AMDGPU::sub1);
2054
2055   MRI.replaceRegWith(Dest.getReg(), FullDestReg);
2056
2057   // Try to legalize the operands in case we need to swap the order to keep it
2058   // valid.
2059   Worklist.push_back(LoHalf);
2060   Worklist.push_back(HiHalf);
2061 }
2062
2063 void SIInstrInfo::splitScalar64BitBCNT(SmallVectorImpl<MachineInstr *> &Worklist,
2064                                        MachineInstr *Inst) const {
2065   MachineBasicBlock &MBB = *Inst->getParent();
2066   MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
2067
2068   MachineBasicBlock::iterator MII = Inst;
2069   DebugLoc DL = Inst->getDebugLoc();
2070
2071   MachineOperand &Dest = Inst->getOperand(0);
2072   MachineOperand &Src = Inst->getOperand(1);
2073
2074   const MCInstrDesc &InstDesc = get(AMDGPU::V_BCNT_U32_B32_e32);
2075   const TargetRegisterClass *SrcRC = Src.isReg() ?
2076     MRI.getRegClass(Src.getReg()) :
2077     &AMDGPU::SGPR_32RegClass;
2078
2079   unsigned MidReg = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
2080   unsigned ResultReg = MRI.createVirtualRegister(&AMDGPU::VGPR_32RegClass);
2081
2082   const TargetRegisterClass *SrcSubRC = RI.getSubRegClass(SrcRC, AMDGPU::sub0);
2083
2084   MachineOperand SrcRegSub0 = buildExtractSubRegOrImm(MII, MRI, Src, SrcRC,
2085                                                       AMDGPU::sub0, SrcSubRC);
2086   MachineOperand SrcRegSub1 = buildExtractSubRegOrImm(MII, MRI, Src, SrcRC,
2087                                                       AMDGPU::sub1, SrcSubRC);
2088
2089   MachineInstr *First = BuildMI(MBB, MII, DL, InstDesc, MidReg)
2090     .addOperand(SrcRegSub0)
2091     .addImm(0);
2092
2093   MachineInstr *Second = BuildMI(MBB, MII, DL, InstDesc, ResultReg)
2094     .addOperand(SrcRegSub1)
2095     .addReg(MidReg);
2096
2097   MRI.replaceRegWith(Dest.getReg(), ResultReg);
2098
2099   Worklist.push_back(First);
2100   Worklist.push_back(Second);
2101 }
2102
2103 void SIInstrInfo::addDescImplicitUseDef(const MCInstrDesc &NewDesc,
2104                                         MachineInstr *Inst) const {
2105   // Add the implict and explicit register definitions.
2106   if (NewDesc.ImplicitUses) {
2107     for (unsigned i = 0; NewDesc.ImplicitUses[i]; ++i) {
2108       unsigned Reg = NewDesc.ImplicitUses[i];
2109       Inst->addOperand(MachineOperand::CreateReg(Reg, false, true));
2110     }
2111   }
2112
2113   if (NewDesc.ImplicitDefs) {
2114     for (unsigned i = 0; NewDesc.ImplicitDefs[i]; ++i) {
2115       unsigned Reg = NewDesc.ImplicitDefs[i];
2116       Inst->addOperand(MachineOperand::CreateReg(Reg, true, true));
2117     }
2118   }
2119 }
2120
2121 MachineInstrBuilder SIInstrInfo::buildIndirectWrite(
2122                                    MachineBasicBlock *MBB,
2123                                    MachineBasicBlock::iterator I,
2124                                    unsigned ValueReg,
2125                                    unsigned Address, unsigned OffsetReg) const {
2126   const DebugLoc &DL = MBB->findDebugLoc(I);
2127   unsigned IndirectBaseReg = AMDGPU::VReg_32RegClass.getRegister(
2128                                       getIndirectIndexBegin(*MBB->getParent()));
2129
2130   return BuildMI(*MBB, I, DL, get(AMDGPU::SI_INDIRECT_DST_V1))
2131           .addReg(IndirectBaseReg, RegState::Define)
2132           .addOperand(I->getOperand(0))
2133           .addReg(IndirectBaseReg)
2134           .addReg(OffsetReg)
2135           .addImm(0)
2136           .addReg(ValueReg);
2137 }
2138
2139 MachineInstrBuilder SIInstrInfo::buildIndirectRead(
2140                                    MachineBasicBlock *MBB,
2141                                    MachineBasicBlock::iterator I,
2142                                    unsigned ValueReg,
2143                                    unsigned Address, unsigned OffsetReg) const {
2144   const DebugLoc &DL = MBB->findDebugLoc(I);
2145   unsigned IndirectBaseReg = AMDGPU::VReg_32RegClass.getRegister(
2146                                       getIndirectIndexBegin(*MBB->getParent()));
2147
2148   return BuildMI(*MBB, I, DL, get(AMDGPU::SI_INDIRECT_SRC))
2149           .addOperand(I->getOperand(0))
2150           .addOperand(I->getOperand(1))
2151           .addReg(IndirectBaseReg)
2152           .addReg(OffsetReg)
2153           .addImm(0);
2154
2155 }
2156
2157 void SIInstrInfo::reserveIndirectRegisters(BitVector &Reserved,
2158                                             const MachineFunction &MF) const {
2159   int End = getIndirectIndexEnd(MF);
2160   int Begin = getIndirectIndexBegin(MF);
2161
2162   if (End == -1)
2163     return;
2164
2165
2166   for (int Index = Begin; Index <= End; ++Index)
2167     Reserved.set(AMDGPU::VReg_32RegClass.getRegister(Index));
2168
2169   for (int Index = std::max(0, Begin - 1); Index <= End; ++Index)
2170     Reserved.set(AMDGPU::VReg_64RegClass.getRegister(Index));
2171
2172   for (int Index = std::max(0, Begin - 2); Index <= End; ++Index)
2173     Reserved.set(AMDGPU::VReg_96RegClass.getRegister(Index));
2174
2175   for (int Index = std::max(0, Begin - 3); Index <= End; ++Index)
2176     Reserved.set(AMDGPU::VReg_128RegClass.getRegister(Index));
2177
2178   for (int Index = std::max(0, Begin - 7); Index <= End; ++Index)
2179     Reserved.set(AMDGPU::VReg_256RegClass.getRegister(Index));
2180
2181   for (int Index = std::max(0, Begin - 15); Index <= End; ++Index)
2182     Reserved.set(AMDGPU::VReg_512RegClass.getRegister(Index));
2183 }
2184
2185 MachineOperand *SIInstrInfo::getNamedOperand(MachineInstr &MI,
2186                                                    unsigned OperandName) const {
2187   int Idx = AMDGPU::getNamedOperandIdx(MI.getOpcode(), OperandName);
2188   if (Idx == -1)
2189     return nullptr;
2190
2191   return &MI.getOperand(Idx);
2192 }