lib/Target/R600/SIInstrFormats.td

   1 //===-- SIInstrFormats.td - SI Instruction Encodings ----------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // SI Instruction format definitions.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 class InstSI <dag outs, dag ins, string asm, list<dag> pattern> :
  15     AMDGPUInst<outs, ins, asm, pattern>, PredicateControl {
  16
  17   field bits<1> VM_CNT = 0;
  18   field bits<1> EXP_CNT = 0;
  19   field bits<1> LGKM_CNT = 0;
  20
  21   field bits<1> SALU = 0;
  22   field bits<1> VALU = 0;
  23
  24   field bits<1> SOP1 = 0;
  25   field bits<1> SOP2 = 0;
  26   field bits<1> SOPC = 0;
  27   field bits<1> SOPK = 0;
  28   field bits<1> SOPP = 0;
  29
  30   field bits<1> VOP1 = 0;
  31   field bits<1> VOP2 = 0;
  32   field bits<1> VOP3 = 0;
  33   field bits<1> VOPC = 0;
  34
  35   field bits<1> MUBUF = 0;
  36   field bits<1> MTBUF = 0;
  37   field bits<1> SMRD = 0;
  38   field bits<1> DS = 0;
  39   field bits<1> MIMG = 0;
  40   field bits<1> FLAT = 0;
  41
  42   // These need to be kept in sync with the enum in SIInstrFlags.
  43   let TSFlags{0} = VM_CNT;
  44   let TSFlags{1} = EXP_CNT;
  45   let TSFlags{2} = LGKM_CNT;
  46
  47   let TSFlags{3} = SALU;
  48   let TSFlags{4} = VALU;
  49
  50   let TSFlags{5} = SOP1;
  51   let TSFlags{6} = SOP2;
  52   let TSFlags{7} = SOPC;
  53   let TSFlags{8} = SOPK;
  54   let TSFlags{9} = SOPP;
  55
  56   let TSFlags{10} = VOP1;
  57   let TSFlags{11} = VOP2;
  58   let TSFlags{12} = VOP3;
  59   let TSFlags{13} = VOPC;
  60
  61   let TSFlags{14} = MUBUF;
  62   let TSFlags{15} = MTBUF;
  63   let TSFlags{16} = SMRD;
  64   let TSFlags{17} = DS;
  65   let TSFlags{18} = MIMG;
  66   let TSFlags{19} = FLAT;
  67
  68   // Most instructions require adjustments after selection to satisfy
  69   // operand requirements.
  70   let hasPostISelHook = 1;
  71   let SchedRW = [Write32Bit];
  72 }
  73
  74 class Enc32 {
  75
  76   field bits<32> Inst;
  77   int Size = 4;
  78 }
  79
  80 class Enc64 {
  81
  82   field bits<64> Inst;
  83   int Size = 8;
  84 }
  85
  86 let Uses = [EXEC] in {
  87
  88 class VOPCCommon <dag ins, string asm, list<dag> pattern> :
  89     InstSI <(outs VCCReg:$dst), ins, asm, pattern> {
  90
  91   let DisableEncoding = "$dst";
  92   let mayLoad = 0;
  93   let mayStore = 0;
  94   let hasSideEffects = 0;
  95   let UseNamedOperandTable = 1;
  96   let VOPC = 1;
  97   let VALU = 1;
  98   let Size = 4;
  99 }
 100
 101 class VOP1Common <dag outs, dag ins, string asm, list<dag> pattern> :
 102     InstSI <outs, ins, asm, pattern> {
 103   let mayLoad = 0;
 104   let mayStore = 0;
 105   let hasSideEffects = 0;
 106   let UseNamedOperandTable = 1;
 107   let VOP1 = 1;
 108   let VALU = 1;
 109   let Size = 4;
 110 }
 111
 112 class VOP2Common <dag outs, dag ins, string asm, list<dag> pattern> :
 113     InstSI <outs, ins, asm, pattern> {
 114
 115   let mayLoad = 0;
 116   let mayStore = 0;
 117   let hasSideEffects = 0;
 118   let UseNamedOperandTable = 1;
 119   let VOP2 = 1;
 120   let VALU = 1;
 121   let Size = 4;
 122 }
 123
 124 class VOP3Common <dag outs, dag ins, string asm, list<dag> pattern> :
 125     InstSI <outs, ins, asm, pattern> {
 126
 127   let mayLoad = 0;
 128   let mayStore = 0;
 129   let hasSideEffects = 0;
 130   let UseNamedOperandTable = 1;
 131   // Using complex patterns gives VOP3 patterns a very high complexity rating,
 132   // but standalone patterns are almost always prefered, so we need to adjust the
 133   // priority lower.  The goal is to use a high number to reduce complexity to
 134   // zero (or less than zero).
 135   let AddedComplexity = -1000;
 136
 137   let VOP3 = 1;
 138   let VALU = 1;
 139
 140   int Size = 8;
 141 }
 142
 143 } // End Uses = [EXEC]
 144
 145 //===----------------------------------------------------------------------===//
 146 // Scalar operations
 147 //===----------------------------------------------------------------------===//
 148
 149 class SOP1e <bits<8> op> : Enc32 {
 150
 151   bits<7> SDST;
 152   bits<8> SSRC0;
 153
 154   let Inst{7-0} = SSRC0;
 155   let Inst{15-8} = op;
 156   let Inst{22-16} = SDST;
 157   let Inst{31-23} = 0x17d; //encoding;
 158 }
 159
 160 class SOP2e <bits<7> op> : Enc32 {
 161
 162   bits<7> SDST;
 163   bits<8> SSRC0;
 164   bits<8> SSRC1;
 165
 166   let Inst{7-0} = SSRC0;
 167   let Inst{15-8} = SSRC1;
 168   let Inst{22-16} = SDST;
 169   let Inst{29-23} = op;
 170   let Inst{31-30} = 0x2; // encoding
 171 }
 172
 173 class SOPCe <bits<7> op> : Enc32 {
 174
 175   bits<8> SSRC0;
 176   bits<8> SSRC1;
 177
 178   let Inst{7-0} = SSRC0;
 179   let Inst{15-8} = SSRC1;
 180   let Inst{22-16} = op;
 181   let Inst{31-23} = 0x17e;
 182 }
 183
 184 class SOPKe <bits<5> op> : Enc32 {
 185
 186   bits <7> SDST;
 187   bits <16> SIMM16;
 188
 189   let Inst{15-0} = SIMM16;
 190   let Inst{22-16} = SDST;
 191   let Inst{27-23} = op;
 192   let Inst{31-28} = 0xb; //encoding
 193 }
 194
 195 class SOPPe <bits<7> op> : Enc32 {
 196
 197   bits <16> simm16;
 198
 199   let Inst{15-0} = simm16;
 200   let Inst{22-16} = op;
 201   let Inst{31-23} = 0x17f; // encoding
 202 }
 203
 204 class SMRDe <bits<5> op, bits<1> imm> : Enc32 {
 205
 206   bits<7> SDST;
 207   bits<7> SBASE;
 208   bits<8> OFFSET;
 209
 210   let Inst{7-0} = OFFSET;
 211   let Inst{8} = imm;
 212   let Inst{14-9} = SBASE{6-1};
 213   let Inst{21-15} = SDST;
 214   let Inst{26-22} = op;
 215   let Inst{31-27} = 0x18; //encoding
 216 }
 217
 218 let SchedRW = [WriteSALU] in {
 219 class SOP1 <dag outs, dag ins, string asm, list<dag> pattern> :
 220     InstSI<outs, ins, asm, pattern> {
 221   let mayLoad = 0;
 222   let mayStore = 0;
 223   let hasSideEffects = 0;
 224   let SALU = 1;
 225   let SOP1 = 1;
 226 }
 227
 228 class SOP2 <dag outs, dag ins, string asm, list<dag> pattern> :
 229     InstSI <outs, ins, asm, pattern> {
 230
 231   let mayLoad = 0;
 232   let mayStore = 0;
 233   let hasSideEffects = 0;
 234   let SALU = 1;
 235   let SOP2 = 1;
 236
 237   let UseNamedOperandTable = 1;
 238 }
 239
 240 class SOPC <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
 241   InstSI<outs, ins, asm, pattern>, SOPCe <op> {
 242
 243   let DisableEncoding = "$dst";
 244   let mayLoad = 0;
 245   let mayStore = 0;
 246   let hasSideEffects = 0;
 247   let SALU = 1;
 248   let SOPC = 1;
 249
 250   let UseNamedOperandTable = 1;
 251 }
 252
 253 class SOPK <dag outs, dag ins, string asm, list<dag> pattern> :
 254    InstSI <outs, ins , asm, pattern> {
 255
 256   let mayLoad = 0;
 257   let mayStore = 0;
 258   let hasSideEffects = 0;
 259   let SALU = 1;
 260   let SOPK = 1;
 261
 262   let UseNamedOperandTable = 1;
 263 }
 264
 265 class SOPP <bits<7> op, dag ins, string asm, list<dag> pattern = []> :
 266                 InstSI <(outs), ins, asm, pattern >, SOPPe <op> {
 267
 268   let mayLoad = 0;
 269   let mayStore = 0;
 270   let hasSideEffects = 0;
 271   let isCodeGenOnly = 0;
 272   let SALU = 1;
 273   let SOPP = 1;
 274
 275   let UseNamedOperandTable = 1;
 276 }
 277
 278 } // let SchedRW = [WriteSALU]
 279
 280 class SMRD <dag outs, dag ins, string asm, list<dag> pattern> :
 281     InstSI<outs, ins, asm, pattern> {
 282
 283   let LGKM_CNT = 1;
 284   let SMRD = 1;
 285   let mayStore = 0;
 286   let mayLoad = 1;
 287   let hasSideEffects = 0;
 288   let UseNamedOperandTable = 1;
 289   let SchedRW = [WriteSMEM];
 290 }
 291
 292 //===----------------------------------------------------------------------===//
 293 // Vector ALU operations
 294 //===----------------------------------------------------------------------===//
 295
 296 class VOP1e <bits<8> op> : Enc32 {
 297
 298   bits<8> VDST;
 299   bits<9> SRC0;
 300
 301   let Inst{8-0} = SRC0;
 302   let Inst{16-9} = op;
 303   let Inst{24-17} = VDST;
 304   let Inst{31-25} = 0x3f; //encoding
 305 }
 306
 307 class VOP2e <bits<6> op> : Enc32 {
 308
 309   bits<8> VDST;
 310   bits<9> SRC0;
 311   bits<8> VSRC1;
 312
 313   let Inst{8-0} = SRC0;
 314   let Inst{16-9} = VSRC1;
 315   let Inst{24-17} = VDST;
 316   let Inst{30-25} = op;
 317   let Inst{31} = 0x0; //encoding
 318 }
 319
 320 class VOP3e <bits<9> op> : Enc64 {
 321
 322   bits<8> dst;
 323   bits<2> src0_modifiers;
 324   bits<9> src0;
 325   bits<2> src1_modifiers;
 326   bits<9> src1;
 327   bits<2> src2_modifiers;
 328   bits<9> src2;
 329   bits<1> clamp;
 330   bits<2> omod;
 331
 332   let Inst{7-0} = dst;
 333   let Inst{8} = src0_modifiers{1};
 334   let Inst{9} = src1_modifiers{1};
 335   let Inst{10} = src2_modifiers{1};
 336   let Inst{11} = clamp;
 337   let Inst{25-17} = op;
 338   let Inst{31-26} = 0x34; //encoding
 339   let Inst{40-32} = src0;
 340   let Inst{49-41} = src1;
 341   let Inst{58-50} = src2;
 342   let Inst{60-59} = omod;
 343   let Inst{61} = src0_modifiers{0};
 344   let Inst{62} = src1_modifiers{0};
 345   let Inst{63} = src2_modifiers{0};
 346 }
 347
 348 class VOP3be <bits<9> op> : Enc64 {
 349
 350   bits<8> dst;
 351   bits<2> src0_modifiers;
 352   bits<9> src0;
 353   bits<2> src1_modifiers;
 354   bits<9> src1;
 355   bits<2> src2_modifiers;
 356   bits<9> src2;
 357   bits<7> sdst;
 358   bits<2> omod;
 359
 360   let Inst{7-0} = dst;
 361   let Inst{14-8} = sdst;
 362   let Inst{25-17} = op;
 363   let Inst{31-26} = 0x34; //encoding
 364   let Inst{40-32} = src0;
 365   let Inst{49-41} = src1;
 366   let Inst{58-50} = src2;
 367   let Inst{60-59} = omod;
 368   let Inst{61} = src0_modifiers{0};
 369   let Inst{62} = src1_modifiers{0};
 370   let Inst{63} = src2_modifiers{0};
 371 }
 372
 373 class VOPCe <bits<8> op> : Enc32 {
 374
 375   bits<9> SRC0;
 376   bits<8> VSRC1;
 377
 378   let Inst{8-0} = SRC0;
 379   let Inst{16-9} = VSRC1;
 380   let Inst{24-17} = op;
 381   let Inst{31-25} = 0x3e;
 382 }
 383
 384 class VINTRPe <bits<2> op> : Enc32 {
 385
 386   bits<8> VDST;
 387   bits<8> VSRC;
 388   bits<2> ATTRCHAN;
 389   bits<6> ATTR;
 390
 391   let Inst{7-0} = VSRC;
 392   let Inst{9-8} = ATTRCHAN;
 393   let Inst{15-10} = ATTR;
 394   let Inst{17-16} = op;
 395   let Inst{25-18} = VDST;
 396   let Inst{31-26} = 0x32; // encoding
 397 }
 398
 399 class DSe <bits<8> op> : Enc64 {
 400
 401   bits<8> vdst;
 402   bits<1> gds;
 403   bits<8> addr;
 404   bits<8> data0;
 405   bits<8> data1;
 406   bits<8> offset0;
 407   bits<8> offset1;
 408
 409   let Inst{7-0} = offset0;
 410   let Inst{15-8} = offset1;
 411   let Inst{17} = gds;
 412   let Inst{25-18} = op;
 413   let Inst{31-26} = 0x36; //encoding
 414   let Inst{39-32} = addr;
 415   let Inst{47-40} = data0;
 416   let Inst{55-48} = data1;
 417   let Inst{63-56} = vdst;
 418 }
 419
 420 class MUBUFe <bits<7> op> : Enc64 {
 421
 422   bits<12> offset;
 423   bits<1> offen;
 424   bits<1> idxen;
 425   bits<1> glc;
 426   bits<1> addr64;
 427   bits<1> lds;
 428   bits<8> vaddr;
 429   bits<8> vdata;
 430   bits<7> srsrc;
 431   bits<1> slc;
 432   bits<1> tfe;
 433   bits<8> soffset;
 434
 435   let Inst{11-0} = offset;
 436   let Inst{12} = offen;
 437   let Inst{13} = idxen;
 438   let Inst{14} = glc;
 439   let Inst{15} = addr64;
 440   let Inst{16} = lds;
 441   let Inst{24-18} = op;
 442   let Inst{31-26} = 0x38; //encoding
 443   let Inst{39-32} = vaddr;
 444   let Inst{47-40} = vdata;
 445   let Inst{52-48} = srsrc{6-2};
 446   let Inst{54} = slc;
 447   let Inst{55} = tfe;
 448   let Inst{63-56} = soffset;
 449 }
 450
 451 class MTBUFe <bits<3> op> : Enc64 {
 452
 453   bits<8> VDATA;
 454   bits<12> OFFSET;
 455   bits<1> OFFEN;
 456   bits<1> IDXEN;
 457   bits<1> GLC;
 458   bits<1> ADDR64;
 459   bits<4> DFMT;
 460   bits<3> NFMT;
 461   bits<8> VADDR;
 462   bits<7> SRSRC;
 463   bits<1> SLC;
 464   bits<1> TFE;
 465   bits<8> SOFFSET;
 466
 467   let Inst{11-0} = OFFSET;
 468   let Inst{12} = OFFEN;
 469   let Inst{13} = IDXEN;
 470   let Inst{14} = GLC;
 471   let Inst{15} = ADDR64;
 472   let Inst{18-16} = op;
 473   let Inst{22-19} = DFMT;
 474   let Inst{25-23} = NFMT;
 475   let Inst{31-26} = 0x3a; //encoding
 476   let Inst{39-32} = VADDR;
 477   let Inst{47-40} = VDATA;
 478   let Inst{52-48} = SRSRC{6-2};
 479   let Inst{54} = SLC;
 480   let Inst{55} = TFE;
 481   let Inst{63-56} = SOFFSET;
 482 }
 483
 484 class MIMGe <bits<7> op> : Enc64 {
 485
 486   bits<8> VDATA;
 487   bits<4> DMASK;
 488   bits<1> UNORM;
 489   bits<1> GLC;
 490   bits<1> DA;
 491   bits<1> R128;
 492   bits<1> TFE;
 493   bits<1> LWE;
 494   bits<1> SLC;
 495   bits<8> VADDR;
 496   bits<7> SRSRC;
 497   bits<7> SSAMP;
 498
 499   let Inst{11-8} = DMASK;
 500   let Inst{12} = UNORM;
 501   let Inst{13} = GLC;
 502   let Inst{14} = DA;
 503   let Inst{15} = R128;
 504   let Inst{16} = TFE;
 505   let Inst{17} = LWE;
 506   let Inst{24-18} = op;
 507   let Inst{25} = SLC;
 508   let Inst{31-26} = 0x3c;
 509   let Inst{39-32} = VADDR;
 510   let Inst{47-40} = VDATA;
 511   let Inst{52-48} = SRSRC{6-2};
 512   let Inst{57-53} = SSAMP{6-2};
 513 }
 514
 515 class FLATe<bits<7> op> : Enc64 {
 516   bits<8> addr;
 517   bits<8> data;
 518   bits<8> vdst;
 519   bits<1> slc;
 520   bits<1> glc;
 521   bits<1> tfe;
 522
 523   // 15-0 is reserved.
 524   let Inst{16} = glc;
 525   let Inst{17} = slc;
 526   let Inst{24-18} = op;
 527   let Inst{31-26} = 0x37; // Encoding.
 528   let Inst{39-32} = addr;
 529   let Inst{47-40} = data;
 530   // 54-48 is reserved.
 531   let Inst{55} = tfe;
 532   let Inst{63-56} = vdst;
 533 }
 534
 535 class EXPe : Enc64 {
 536   bits<4> EN;
 537   bits<6> TGT;
 538   bits<1> COMPR;
 539   bits<1> DONE;
 540   bits<1> VM;
 541   bits<8> VSRC0;
 542   bits<8> VSRC1;
 543   bits<8> VSRC2;
 544   bits<8> VSRC3;
 545
 546   let Inst{3-0} = EN;
 547   let Inst{9-4} = TGT;
 548   let Inst{10} = COMPR;
 549   let Inst{11} = DONE;
 550   let Inst{12} = VM;
 551   let Inst{31-26} = 0x3e;
 552   let Inst{39-32} = VSRC0;
 553   let Inst{47-40} = VSRC1;
 554   let Inst{55-48} = VSRC2;
 555   let Inst{63-56} = VSRC3;
 556 }
 557
 558 let Uses = [EXEC] in {
 559
 560 class VOP1 <bits<8> op, dag outs, dag ins, string asm, list<dag> pattern> :
 561     VOP1Common <outs, ins, asm, pattern>,
 562     VOP1e<op>;
 563
 564 class VOP2 <bits<6> op, dag outs, dag ins, string asm, list<dag> pattern> :
 565     VOP2Common <outs, ins, asm, pattern>, VOP2e<op>;
 566
 567 class VOP3b <bits<9> op, dag outs, dag ins, string asm, list<dag> pattern> :
 568     VOP3Common <outs, ins, asm, pattern>, VOP3be<op>;
 569
 570 class VOPC <bits<8> op, dag ins, string asm, list<dag> pattern> :
 571     VOPCCommon <ins, asm, pattern>, VOPCe <op>;
 572
 573 class VINTRPCommon <dag outs, dag ins, string asm, list<dag> pattern> :
 574     InstSI <outs, ins, asm, pattern> {
 575   let mayLoad = 1;
 576   let mayStore = 0;
 577   let hasSideEffects = 0;
 578 }
 579
 580 } // End Uses = [EXEC]
 581
 582 //===----------------------------------------------------------------------===//
 583 // Vector I/O operations
 584 //===----------------------------------------------------------------------===//
 585
 586 let Uses = [EXEC] in {
 587
 588 class DS <dag outs, dag ins, string asm, list<dag> pattern> :
 589     InstSI <outs, ins, asm, pattern> {
 590
 591   let LGKM_CNT = 1;
 592   let DS = 1;
 593   let UseNamedOperandTable = 1;
 594   let DisableEncoding = "$m0";
 595   let SchedRW = [WriteLDS];
 596 }
 597
 598 class DS_si <bits<8> op, dag outs, dag ins, string asm, list<dag> pattern> :
 599     DS <outs, ins, asm, pattern>, DSe<op>;
 600
 601 class MUBUF <dag outs, dag ins, string asm, list<dag> pattern> :
 602     InstSI<outs, ins, asm, pattern> {
 603
 604   let VM_CNT = 1;
 605   let EXP_CNT = 1;
 606   let MUBUF = 1;
 607
 608   let hasSideEffects = 0;
 609   let UseNamedOperandTable = 1;
 610   let SchedRW = [WriteVMEM];
 611 }
 612
 613 class MTBUF <dag outs, dag ins, string asm, list<dag> pattern> :
 614     InstSI<outs, ins, asm, pattern> {
 615
 616   let VM_CNT = 1;
 617   let EXP_CNT = 1;
 618   let MTBUF = 1;
 619
 620   let hasSideEffects = 0;
 621   let UseNamedOperandTable = 1;
 622   let SchedRW = [WriteVMEM];
 623 }
 624
 625 class FLAT <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
 626     InstSI<outs, ins, asm, pattern>, FLATe <op> {
 627   let FLAT = 1;
 628   // Internally, FLAT instruction are executed as both an LDS and a
 629   // Buffer instruction; so, they increment both VM_CNT and LGKM_CNT
 630   // and are not considered done until both have been decremented.
 631   let VM_CNT = 1;
 632   let LGKM_CNT = 1;
 633
 634   let Uses = [EXEC, FLAT_SCR]; // M0
 635
 636   let UseNamedOperandTable = 1;
 637   let hasSideEffects = 0;
 638 }
 639
 640 class MIMG <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
 641     InstSI <outs, ins, asm, pattern>, MIMGe <op> {
 642
 643   let VM_CNT = 1;
 644   let EXP_CNT = 1;
 645   let MIMG = 1;
 646
 647   let hasSideEffects = 0; // XXX ????
 648 }
 649
 650
 651 } // End Uses = [EXEC]