lib/Target/R600/SIInstrFormats.td

   1 //===-- SIInstrFormats.td - SI Instruction Encodings ----------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // SI Instruction format definitions.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 class InstSI <dag outs, dag ins, string asm, list<dag> pattern> :
  15     AMDGPUInst<outs, ins, asm, pattern>, PredicateControl {
  16
  17   field bits<1> VM_CNT = 0;
  18   field bits<1> EXP_CNT = 0;
  19   field bits<1> LGKM_CNT = 0;
  20   field bits<1> MIMG = 0;
  21   field bits<1> SMRD = 0;
  22   field bits<1> VOP1 = 0;
  23   field bits<1> VOP2 = 0;
  24   field bits<1> VOP3 = 0;
  25   field bits<1> VOPC = 0;
  26   field bits<1> SALU = 0;
  27   field bits<1> MUBUF = 0;
  28   field bits<1> MTBUF = 0;
  29
  30   // These need to be kept in sync with the enum in SIInstrFlags.
  31   let TSFlags{0} = VM_CNT;
  32   let TSFlags{1} = EXP_CNT;
  33   let TSFlags{2} = LGKM_CNT;
  34   let TSFlags{3} = MIMG;
  35   let TSFlags{4} = SMRD;
  36   let TSFlags{5} = VOP1;
  37   let TSFlags{6} = VOP2;
  38   let TSFlags{7} = VOP3;
  39   let TSFlags{8} = VOPC;
  40   let TSFlags{9} = SALU;
  41   let TSFlags{10} = MUBUF;
  42   let TSFlags{11} = MTBUF;
  43 }
  44
  45 class Enc32 {
  46
  47   field bits<32> Inst;
  48   int Size = 4;
  49 }
  50
  51 class Enc64 {
  52
  53   field bits<64> Inst;
  54   int Size = 8;
  55 }
  56
  57 class VOP3Common <dag outs, dag ins, string asm, list<dag> pattern> :
  58     InstSI <outs, ins, asm, pattern> {
  59
  60   let mayLoad = 0;
  61   let mayStore = 0;
  62   let hasSideEffects = 0;
  63   let UseNamedOperandTable = 1;
  64   let VOP3 = 1;
  65
  66   int Size = 8;
  67 }
  68
  69 //===----------------------------------------------------------------------===//
  70 // Scalar operations
  71 //===----------------------------------------------------------------------===//
  72
  73 class SOP1e <bits<8> op> : Enc32 {
  74
  75   bits<7> SDST;
  76   bits<8> SSRC0;
  77
  78   let Inst{7-0} = SSRC0;
  79   let Inst{15-8} = op;
  80   let Inst{22-16} = SDST;
  81   let Inst{31-23} = 0x17d; //encoding;
  82 }
  83
  84 class SOP2e <bits<7> op> : Enc32 {
  85
  86   bits<7> SDST;
  87   bits<8> SSRC0;
  88   bits<8> SSRC1;
  89
  90   let Inst{7-0} = SSRC0;
  91   let Inst{15-8} = SSRC1;
  92   let Inst{22-16} = SDST;
  93   let Inst{29-23} = op;
  94   let Inst{31-30} = 0x2; // encoding
  95 }
  96
  97 class SOPCe <bits<7> op> : Enc32 {
  98
  99   bits<8> SSRC0;
 100   bits<8> SSRC1;
 101
 102   let Inst{7-0} = SSRC0;
 103   let Inst{15-8} = SSRC1;
 104   let Inst{22-16} = op;
 105   let Inst{31-23} = 0x17e;
 106 }
 107
 108 class SOPKe <bits<5> op> : Enc32 {
 109
 110   bits <7> SDST;
 111   bits <16> SIMM16;
 112
 113   let Inst{15-0} = SIMM16;
 114   let Inst{22-16} = SDST;
 115   let Inst{27-23} = op;
 116   let Inst{31-28} = 0xb; //encoding
 117 }
 118
 119 class SOPPe <bits<7> op> : Enc32 {
 120
 121   bits <16> simm16;
 122
 123   let Inst{15-0} = simm16;
 124   let Inst{22-16} = op;
 125   let Inst{31-23} = 0x17f; // encoding
 126 }
 127
 128 class SMRDe <bits<5> op, bits<1> imm> : Enc32 {
 129
 130   bits<7> SDST;
 131   bits<7> SBASE;
 132   bits<8> OFFSET;
 133
 134   let Inst{7-0} = OFFSET;
 135   let Inst{8} = imm;
 136   let Inst{14-9} = SBASE{6-1};
 137   let Inst{21-15} = SDST;
 138   let Inst{26-22} = op;
 139   let Inst{31-27} = 0x18; //encoding
 140 }
 141
 142 class SOP1 <bits<8> op, dag outs, dag ins, string asm, list<dag> pattern> :
 143     InstSI<outs, ins, asm, pattern>, SOP1e <op> {
 144
 145   let mayLoad = 0;
 146   let mayStore = 0;
 147   let hasSideEffects = 0;
 148   let SALU = 1;
 149 }
 150
 151 class SOP2 <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
 152     InstSI <outs, ins, asm, pattern>, SOP2e<op> {
 153
 154   let mayLoad = 0;
 155   let mayStore = 0;
 156   let hasSideEffects = 0;
 157   let SALU = 1;
 158 }
 159
 160 class SOPC <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
 161   InstSI<outs, ins, asm, pattern>, SOPCe <op> {
 162
 163   let DisableEncoding = "$dst";
 164   let mayLoad = 0;
 165   let mayStore = 0;
 166   let hasSideEffects = 0;
 167   let SALU = 1;
 168 }
 169
 170 class SOPK <bits<5> op, dag outs, dag ins, string asm, list<dag> pattern> :
 171    InstSI <outs, ins , asm, pattern>, SOPKe<op> {
 172
 173   let mayLoad = 0;
 174   let mayStore = 0;
 175   let hasSideEffects = 0;
 176   let SALU = 1;
 177 }
 178
 179 class SOPP <bits<7> op, dag ins, string asm, list<dag> pattern> :
 180                 InstSI <(outs), ins, asm, pattern >, SOPPe <op> {
 181
 182   let mayLoad = 0;
 183   let mayStore = 0;
 184   let hasSideEffects = 0;
 185   let SALU = 1;
 186 }
 187
 188 class SMRD <bits<5> op, bits<1> imm, dag outs, dag ins, string asm,
 189             list<dag> pattern> : InstSI<outs, ins, asm, pattern>, SMRDe<op, imm> {
 190
 191   let LGKM_CNT = 1;
 192   let SMRD = 1;
 193   let mayStore = 0;
 194   let mayLoad = 1;
 195   let UseNamedOperandTable = 1;
 196 }
 197
 198 //===----------------------------------------------------------------------===//
 199 // Vector ALU operations
 200 //===----------------------------------------------------------------------===//
 201
 202 class VOP1e <bits<8> op> : Enc32 {
 203
 204   bits<8> VDST;
 205   bits<9> SRC0;
 206
 207   let Inst{8-0} = SRC0;
 208   let Inst{16-9} = op;
 209   let Inst{24-17} = VDST;
 210   let Inst{31-25} = 0x3f; //encoding
 211 }
 212
 213 class VOP2e <bits<6> op> : Enc32 {
 214
 215   bits<8> VDST;
 216   bits<9> SRC0;
 217   bits<8> VSRC1;
 218
 219   let Inst{8-0} = SRC0;
 220   let Inst{16-9} = VSRC1;
 221   let Inst{24-17} = VDST;
 222   let Inst{30-25} = op;
 223   let Inst{31} = 0x0; //encoding
 224 }
 225
 226 class VOP3e <bits<9> op> : Enc64 {
 227
 228   bits<8> dst;
 229   bits<2> src0_modifiers;
 230   bits<9> src0;
 231   bits<2> src1_modifiers;
 232   bits<9> src1;
 233   bits<2> src2_modifiers;
 234   bits<9> src2;
 235   bits<1> clamp;
 236   bits<2> omod;
 237
 238   let Inst{7-0} = dst;
 239   let Inst{8} = src0_modifiers{1};
 240   let Inst{9} = src1_modifiers{1};
 241   let Inst{10} = src2_modifiers{1};
 242   let Inst{11} = clamp;
 243   let Inst{25-17} = op;
 244   let Inst{31-26} = 0x34; //encoding
 245   let Inst{40-32} = src0;
 246   let Inst{49-41} = src1;
 247   let Inst{58-50} = src2;
 248   let Inst{60-59} = omod;
 249   let Inst{61} = src0_modifiers{0};
 250   let Inst{62} = src1_modifiers{0};
 251   let Inst{63} = src2_modifiers{0};
 252 }
 253
 254 class VOP3be <bits<9> op> : Enc64 {
 255
 256   bits<8> dst;
 257   bits<2> src0_modifiers;
 258   bits<9> src0;
 259   bits<2> src1_modifiers;
 260   bits<9> src1;
 261   bits<2> src2_modifiers;
 262   bits<9> src2;
 263   bits<7> sdst;
 264   bits<2> omod;
 265
 266   let Inst{7-0} = dst;
 267   let Inst{14-8} = sdst;
 268   let Inst{25-17} = op;
 269   let Inst{31-26} = 0x34; //encoding
 270   let Inst{40-32} = src0;
 271   let Inst{49-41} = src1;
 272   let Inst{58-50} = src2;
 273   let Inst{60-59} = omod;
 274   let Inst{61} = src0_modifiers{0};
 275   let Inst{62} = src1_modifiers{0};
 276   let Inst{63} = src2_modifiers{0};
 277 }
 278
 279 class VOPCe <bits<8> op> : Enc32 {
 280
 281   bits<9> SRC0;
 282   bits<8> VSRC1;
 283
 284   let Inst{8-0} = SRC0;
 285   let Inst{16-9} = VSRC1;
 286   let Inst{24-17} = op;
 287   let Inst{31-25} = 0x3e;
 288 }
 289
 290 class VINTRPe <bits<2> op> : Enc32 {
 291
 292   bits<8> VDST;
 293   bits<8> VSRC;
 294   bits<2> ATTRCHAN;
 295   bits<6> ATTR;
 296
 297   let Inst{7-0} = VSRC;
 298   let Inst{9-8} = ATTRCHAN;
 299   let Inst{15-10} = ATTR;
 300   let Inst{17-16} = op;
 301   let Inst{25-18} = VDST;
 302   let Inst{31-26} = 0x32; // encoding
 303 }
 304
 305 class DSe <bits<8> op> : Enc64 {
 306
 307   bits<8> vdst;
 308   bits<1> gds;
 309   bits<8> addr;
 310   bits<8> data0;
 311   bits<8> data1;
 312   bits<8> offset0;
 313   bits<8> offset1;
 314
 315   let Inst{7-0} = offset0;
 316   let Inst{15-8} = offset1;
 317   let Inst{17} = gds;
 318   let Inst{25-18} = op;
 319   let Inst{31-26} = 0x36; //encoding
 320   let Inst{39-32} = addr;
 321   let Inst{47-40} = data0;
 322   let Inst{55-48} = data1;
 323   let Inst{63-56} = vdst;
 324 }
 325
 326 class MUBUFe <bits<7> op> : Enc64 {
 327
 328   bits<12> offset;
 329   bits<1> offen;
 330   bits<1> idxen;
 331   bits<1> glc;
 332   bits<1> addr64;
 333   bits<1> lds;
 334   bits<8> vaddr;
 335   bits<8> vdata;
 336   bits<7> srsrc;
 337   bits<1> slc;
 338   bits<1> tfe;
 339   bits<8> soffset;
 340
 341   let Inst{11-0} = offset;
 342   let Inst{12} = offen;
 343   let Inst{13} = idxen;
 344   let Inst{14} = glc;
 345   let Inst{15} = addr64;
 346   let Inst{16} = lds;
 347   let Inst{24-18} = op;
 348   let Inst{31-26} = 0x38; //encoding
 349   let Inst{39-32} = vaddr;
 350   let Inst{47-40} = vdata;
 351   let Inst{52-48} = srsrc{6-2};
 352   let Inst{54} = slc;
 353   let Inst{55} = tfe;
 354   let Inst{63-56} = soffset;
 355 }
 356
 357 class MTBUFe <bits<3> op> : Enc64 {
 358
 359   bits<8> VDATA;
 360   bits<12> OFFSET;
 361   bits<1> OFFEN;
 362   bits<1> IDXEN;
 363   bits<1> GLC;
 364   bits<1> ADDR64;
 365   bits<4> DFMT;
 366   bits<3> NFMT;
 367   bits<8> VADDR;
 368   bits<7> SRSRC;
 369   bits<1> SLC;
 370   bits<1> TFE;
 371   bits<8> SOFFSET;
 372
 373   let Inst{11-0} = OFFSET;
 374   let Inst{12} = OFFEN;
 375   let Inst{13} = IDXEN;
 376   let Inst{14} = GLC;
 377   let Inst{15} = ADDR64;
 378   let Inst{18-16} = op;
 379   let Inst{22-19} = DFMT;
 380   let Inst{25-23} = NFMT;
 381   let Inst{31-26} = 0x3a; //encoding
 382   let Inst{39-32} = VADDR;
 383   let Inst{47-40} = VDATA;
 384   let Inst{52-48} = SRSRC{6-2};
 385   let Inst{54} = SLC;
 386   let Inst{55} = TFE;
 387   let Inst{63-56} = SOFFSET;
 388 }
 389
 390 class MIMGe <bits<7> op> : Enc64 {
 391
 392   bits<8> VDATA;
 393   bits<4> DMASK;
 394   bits<1> UNORM;
 395   bits<1> GLC;
 396   bits<1> DA;
 397   bits<1> R128;
 398   bits<1> TFE;
 399   bits<1> LWE;
 400   bits<1> SLC;
 401   bits<8> VADDR;
 402   bits<7> SRSRC;
 403   bits<7> SSAMP;
 404
 405   let Inst{11-8} = DMASK;
 406   let Inst{12} = UNORM;
 407   let Inst{13} = GLC;
 408   let Inst{14} = DA;
 409   let Inst{15} = R128;
 410   let Inst{16} = TFE;
 411   let Inst{17} = LWE;
 412   let Inst{24-18} = op;
 413   let Inst{25} = SLC;
 414   let Inst{31-26} = 0x3c;
 415   let Inst{39-32} = VADDR;
 416   let Inst{47-40} = VDATA;
 417   let Inst{52-48} = SRSRC{6-2};
 418   let Inst{57-53} = SSAMP{6-2};
 419 }
 420
 421 class EXPe : Enc64 {
 422
 423   bits<4> EN;
 424   bits<6> TGT;
 425   bits<1> COMPR;
 426   bits<1> DONE;
 427   bits<1> VM;
 428   bits<8> VSRC0;
 429   bits<8> VSRC1;
 430   bits<8> VSRC2;
 431   bits<8> VSRC3;
 432
 433   let Inst{3-0} = EN;
 434   let Inst{9-4} = TGT;
 435   let Inst{10} = COMPR;
 436   let Inst{11} = DONE;
 437   let Inst{12} = VM;
 438   let Inst{31-26} = 0x3e;
 439   let Inst{39-32} = VSRC0;
 440   let Inst{47-40} = VSRC1;
 441   let Inst{55-48} = VSRC2;
 442   let Inst{63-56} = VSRC3;
 443 }
 444
 445 let Uses = [EXEC] in {
 446
 447 class VOP1 <bits<8> op, dag outs, dag ins, string asm, list<dag> pattern> :
 448     InstSI <outs, ins, asm, pattern>, VOP1e<op> {
 449
 450   let mayLoad = 0;
 451   let mayStore = 0;
 452   let hasSideEffects = 0;
 453   let UseNamedOperandTable = 1;
 454   let VOP1 = 1;
 455 }
 456
 457 class VOP2 <bits<6> op, dag outs, dag ins, string asm, list<dag> pattern> :
 458     InstSI <outs, ins, asm, pattern>, VOP2e<op> {
 459
 460   let mayLoad = 0;
 461   let mayStore = 0;
 462   let hasSideEffects = 0;
 463   let UseNamedOperandTable = 1;
 464   let VOP2 = 1;
 465 }
 466
 467 class VOP3 <bits<9> op, dag outs, dag ins, string asm, list<dag> pattern> :
 468     VOP3Common <outs, ins, asm, pattern>, VOP3e<op>;
 469
 470 class VOP3b <bits<9> op, dag outs, dag ins, string asm, list<dag> pattern> :
 471     VOP3Common <outs, ins, asm, pattern>, VOP3be<op>;
 472
 473 class VOPC <bits<8> op, dag ins, string asm, list<dag> pattern> :
 474     InstSI <(outs VCCReg:$dst), ins, asm, pattern>, VOPCe <op> {
 475
 476   let DisableEncoding = "$dst";
 477   let mayLoad = 0;
 478   let mayStore = 0;
 479   let hasSideEffects = 0;
 480   let UseNamedOperandTable = 1;
 481   let VOPC = 1;
 482 }
 483
 484 class VINTRP <bits <2> op, dag outs, dag ins, string asm, list<dag> pattern> :
 485     InstSI <outs, ins, asm, pattern>, VINTRPe<op> {
 486
 487   let neverHasSideEffects = 1;
 488   let mayLoad = 1;
 489   let mayStore = 0;
 490 }
 491
 492 } // End Uses = [EXEC]
 493
 494 //===----------------------------------------------------------------------===//
 495 // Vector I/O operations
 496 //===----------------------------------------------------------------------===//
 497
 498 let Uses = [EXEC] in {
 499
 500 class DS <bits<8> op, dag outs, dag ins, string asm, list<dag> pattern> :
 501     InstSI <outs, ins, asm, pattern> , DSe<op> {
 502
 503   let LGKM_CNT = 1;
 504   let UseNamedOperandTable = 1;
 505 }
 506
 507 class MUBUF <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
 508     InstSI<outs, ins, asm, pattern>, MUBUFe <op> {
 509
 510   let VM_CNT = 1;
 511   let EXP_CNT = 1;
 512   let MUBUF = 1;
 513
 514   let neverHasSideEffects = 1;
 515   let UseNamedOperandTable = 1;
 516 }
 517
 518 class MTBUF <bits<3> op, dag outs, dag ins, string asm, list<dag> pattern> :
 519     InstSI<outs, ins, asm, pattern>, MTBUFe <op> {
 520
 521   let VM_CNT = 1;
 522   let EXP_CNT = 1;
 523   let MTBUF = 1;
 524
 525   let neverHasSideEffects = 1;
 526 }
 527
 528 class MIMG <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
 529     InstSI <outs, ins, asm, pattern>, MIMGe <op> {
 530
 531   let VM_CNT = 1;
 532   let EXP_CNT = 1;
 533   let MIMG = 1;
 534 }
 535
 536 def EXP : InstSI<
 537   (outs),
 538   (ins i32imm:$en, i32imm:$tgt, i32imm:$compr, i32imm:$done, i32imm:$vm,
 539        VReg_32:$src0, VReg_32:$src1, VReg_32:$src2, VReg_32:$src3),
 540   "EXP $en, $tgt, $compr, $done, $vm, $src0, $src1, $src2, $src3",
 541   [] >, EXPe {
 542
 543   let EXP_CNT = 1;
 544 }
 545
 546 } // End Uses = [EXEC]