lib/Target/R600/SIInstrFormats.td

   1 //===-- SIInstrFormats.td - SI Instruction Encodings ----------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // SI Instruction format definitions.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 class InstSI <dag outs, dag ins, string asm, list<dag> pattern> :
  15     AMDGPUInst<outs, ins, asm, pattern>, PredicateControl {
  16
  17   field bits<1> VM_CNT = 0;
  18   field bits<1> EXP_CNT = 0;
  19   field bits<1> LGKM_CNT = 0;
  20   field bits<1> MIMG = 0;
  21   field bits<1> SMRD = 0;
  22   field bits<1> VOP1 = 0;
  23   field bits<1> VOP2 = 0;
  24   field bits<1> VOP3 = 0;
  25   field bits<1> VOPC = 0;
  26   field bits<1> SALU = 0;
  27   field bits<1> MUBUF = 0;
  28   field bits<1> MTBUF = 0;
  29
  30   // These need to be kept in sync with the enum in SIInstrFlags.
  31   let TSFlags{0} = VM_CNT;
  32   let TSFlags{1} = EXP_CNT;
  33   let TSFlags{2} = LGKM_CNT;
  34   let TSFlags{3} = MIMG;
  35   let TSFlags{4} = SMRD;
  36   let TSFlags{5} = VOP1;
  37   let TSFlags{6} = VOP2;
  38   let TSFlags{7} = VOP3;
  39   let TSFlags{8} = VOPC;
  40   let TSFlags{9} = SALU;
  41   let TSFlags{10} = MUBUF;
  42   let TSFlags{11} = MTBUF;
  43 }
  44
  45 class Enc32 {
  46
  47   field bits<32> Inst;
  48   int Size = 4;
  49 }
  50
  51 class Enc64 {
  52
  53   field bits<64> Inst;
  54   int Size = 8;
  55 }
  56
  57 class VOP3Common <dag outs, dag ins, string asm, list<dag> pattern> :
  58     InstSI <outs, ins, asm, pattern> {
  59
  60   let mayLoad = 0;
  61   let mayStore = 0;
  62   let hasSideEffects = 0;
  63   let UseNamedOperandTable = 1;
  64   // Using complex patterns gives VOP3 patterns a very high complexity rating,
  65   // but standalone patterns are almost always prefered, so we need to adjust the
  66   // priority lower.  The goal is to use a high number to reduce complexity to
  67   // zero (or less than zero).
  68   let AddedComplexity = -1000;
  69
  70   let VOP3 = 1;
  71
  72   int Size = 8;
  73   let Uses = [EXEC];
  74 }
  75
  76 //===----------------------------------------------------------------------===//
  77 // Scalar operations
  78 //===----------------------------------------------------------------------===//
  79
  80 class SOP1e <bits<8> op> : Enc32 {
  81
  82   bits<7> SDST;
  83   bits<8> SSRC0;
  84
  85   let Inst{7-0} = SSRC0;
  86   let Inst{15-8} = op;
  87   let Inst{22-16} = SDST;
  88   let Inst{31-23} = 0x17d; //encoding;
  89 }
  90
  91 class SOP2e <bits<7> op> : Enc32 {
  92
  93   bits<7> SDST;
  94   bits<8> SSRC0;
  95   bits<8> SSRC1;
  96
  97   let Inst{7-0} = SSRC0;
  98   let Inst{15-8} = SSRC1;
  99   let Inst{22-16} = SDST;
 100   let Inst{29-23} = op;
 101   let Inst{31-30} = 0x2; // encoding
 102 }
 103
 104 class SOPCe <bits<7> op> : Enc32 {
 105
 106   bits<8> SSRC0;
 107   bits<8> SSRC1;
 108
 109   let Inst{7-0} = SSRC0;
 110   let Inst{15-8} = SSRC1;
 111   let Inst{22-16} = op;
 112   let Inst{31-23} = 0x17e;
 113 }
 114
 115 class SOPKe <bits<5> op> : Enc32 {
 116
 117   bits <7> SDST;
 118   bits <16> SIMM16;
 119
 120   let Inst{15-0} = SIMM16;
 121   let Inst{22-16} = SDST;
 122   let Inst{27-23} = op;
 123   let Inst{31-28} = 0xb; //encoding
 124 }
 125
 126 class SOPPe <bits<7> op> : Enc32 {
 127
 128   bits <16> simm16;
 129
 130   let Inst{15-0} = simm16;
 131   let Inst{22-16} = op;
 132   let Inst{31-23} = 0x17f; // encoding
 133 }
 134
 135 class SMRDe <bits<5> op, bits<1> imm> : Enc32 {
 136
 137   bits<7> SDST;
 138   bits<7> SBASE;
 139   bits<8> OFFSET;
 140
 141   let Inst{7-0} = OFFSET;
 142   let Inst{8} = imm;
 143   let Inst{14-9} = SBASE{6-1};
 144   let Inst{21-15} = SDST;
 145   let Inst{26-22} = op;
 146   let Inst{31-27} = 0x18; //encoding
 147 }
 148
 149 class SOP1 <bits<8> op, dag outs, dag ins, string asm, list<dag> pattern> :
 150     InstSI<outs, ins, asm, pattern>, SOP1e <op> {
 151
 152   let mayLoad = 0;
 153   let mayStore = 0;
 154   let hasSideEffects = 0;
 155   let SALU = 1;
 156 }
 157
 158 class SOP2 <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
 159     InstSI <outs, ins, asm, pattern>, SOP2e<op> {
 160
 161   let mayLoad = 0;
 162   let mayStore = 0;
 163   let hasSideEffects = 0;
 164   let SALU = 1;
 165 }
 166
 167 class SOPC <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
 168   InstSI<outs, ins, asm, pattern>, SOPCe <op> {
 169
 170   let DisableEncoding = "$dst";
 171   let mayLoad = 0;
 172   let mayStore = 0;
 173   let hasSideEffects = 0;
 174   let SALU = 1;
 175 }
 176
 177 class SOPK <bits<5> op, dag outs, dag ins, string asm, list<dag> pattern> :
 178    InstSI <outs, ins , asm, pattern>, SOPKe<op> {
 179
 180   let mayLoad = 0;
 181   let mayStore = 0;
 182   let hasSideEffects = 0;
 183   let SALU = 1;
 184 }
 185
 186 class SOPP <bits<7> op, dag ins, string asm, list<dag> pattern> :
 187                 InstSI <(outs), ins, asm, pattern >, SOPPe <op> {
 188
 189   let mayLoad = 0;
 190   let mayStore = 0;
 191   let hasSideEffects = 0;
 192   let SALU = 1;
 193 }
 194
 195 class SMRD <bits<5> op, bits<1> imm, dag outs, dag ins, string asm,
 196             list<dag> pattern> : InstSI<outs, ins, asm, pattern>, SMRDe<op, imm> {
 197
 198   let LGKM_CNT = 1;
 199   let SMRD = 1;
 200   let mayStore = 0;
 201   let mayLoad = 1;
 202   let UseNamedOperandTable = 1;
 203 }
 204
 205 //===----------------------------------------------------------------------===//
 206 // Vector ALU operations
 207 //===----------------------------------------------------------------------===//
 208
 209 class VOP1e <bits<8> op> : Enc32 {
 210
 211   bits<8> VDST;
 212   bits<9> SRC0;
 213
 214   let Inst{8-0} = SRC0;
 215   let Inst{16-9} = op;
 216   let Inst{24-17} = VDST;
 217   let Inst{31-25} = 0x3f; //encoding
 218 }
 219
 220 class VOP2e <bits<6> op> : Enc32 {
 221
 222   bits<8> VDST;
 223   bits<9> SRC0;
 224   bits<8> VSRC1;
 225
 226   let Inst{8-0} = SRC0;
 227   let Inst{16-9} = VSRC1;
 228   let Inst{24-17} = VDST;
 229   let Inst{30-25} = op;
 230   let Inst{31} = 0x0; //encoding
 231 }
 232
 233 class VOP3e <bits<9> op> : Enc64 {
 234
 235   bits<8> dst;
 236   bits<2> src0_modifiers;
 237   bits<9> src0;
 238   bits<2> src1_modifiers;
 239   bits<9> src1;
 240   bits<2> src2_modifiers;
 241   bits<9> src2;
 242   bits<1> clamp;
 243   bits<2> omod;
 244
 245   let Inst{7-0} = dst;
 246   let Inst{8} = src0_modifiers{1};
 247   let Inst{9} = src1_modifiers{1};
 248   let Inst{10} = src2_modifiers{1};
 249   let Inst{11} = clamp;
 250   let Inst{25-17} = op;
 251   let Inst{31-26} = 0x34; //encoding
 252   let Inst{40-32} = src0;
 253   let Inst{49-41} = src1;
 254   let Inst{58-50} = src2;
 255   let Inst{60-59} = omod;
 256   let Inst{61} = src0_modifiers{0};
 257   let Inst{62} = src1_modifiers{0};
 258   let Inst{63} = src2_modifiers{0};
 259 }
 260
 261 class VOP3be <bits<9> op> : Enc64 {
 262
 263   bits<8> dst;
 264   bits<2> src0_modifiers;
 265   bits<9> src0;
 266   bits<2> src1_modifiers;
 267   bits<9> src1;
 268   bits<2> src2_modifiers;
 269   bits<9> src2;
 270   bits<7> sdst;
 271   bits<2> omod;
 272
 273   let Inst{7-0} = dst;
 274   let Inst{14-8} = sdst;
 275   let Inst{25-17} = op;
 276   let Inst{31-26} = 0x34; //encoding
 277   let Inst{40-32} = src0;
 278   let Inst{49-41} = src1;
 279   let Inst{58-50} = src2;
 280   let Inst{60-59} = omod;
 281   let Inst{61} = src0_modifiers{0};
 282   let Inst{62} = src1_modifiers{0};
 283   let Inst{63} = src2_modifiers{0};
 284 }
 285
 286 class VOPCe <bits<8> op> : Enc32 {
 287
 288   bits<9> SRC0;
 289   bits<8> VSRC1;
 290
 291   let Inst{8-0} = SRC0;
 292   let Inst{16-9} = VSRC1;
 293   let Inst{24-17} = op;
 294   let Inst{31-25} = 0x3e;
 295 }
 296
 297 class VINTRPe <bits<2> op> : Enc32 {
 298
 299   bits<8> VDST;
 300   bits<8> VSRC;
 301   bits<2> ATTRCHAN;
 302   bits<6> ATTR;
 303
 304   let Inst{7-0} = VSRC;
 305   let Inst{9-8} = ATTRCHAN;
 306   let Inst{15-10} = ATTR;
 307   let Inst{17-16} = op;
 308   let Inst{25-18} = VDST;
 309   let Inst{31-26} = 0x32; // encoding
 310 }
 311
 312 class DSe <bits<8> op> : Enc64 {
 313
 314   bits<8> vdst;
 315   bits<1> gds;
 316   bits<8> addr;
 317   bits<8> data0;
 318   bits<8> data1;
 319   bits<8> offset0;
 320   bits<8> offset1;
 321
 322   let Inst{7-0} = offset0;
 323   let Inst{15-8} = offset1;
 324   let Inst{17} = gds;
 325   let Inst{25-18} = op;
 326   let Inst{31-26} = 0x36; //encoding
 327   let Inst{39-32} = addr;
 328   let Inst{47-40} = data0;
 329   let Inst{55-48} = data1;
 330   let Inst{63-56} = vdst;
 331 }
 332
 333 class MUBUFe <bits<7> op> : Enc64 {
 334
 335   bits<12> offset;
 336   bits<1> offen;
 337   bits<1> idxen;
 338   bits<1> glc;
 339   bits<1> addr64;
 340   bits<1> lds;
 341   bits<8> vaddr;
 342   bits<8> vdata;
 343   bits<7> srsrc;
 344   bits<1> slc;
 345   bits<1> tfe;
 346   bits<8> soffset;
 347
 348   let Inst{11-0} = offset;
 349   let Inst{12} = offen;
 350   let Inst{13} = idxen;
 351   let Inst{14} = glc;
 352   let Inst{15} = addr64;
 353   let Inst{16} = lds;
 354   let Inst{24-18} = op;
 355   let Inst{31-26} = 0x38; //encoding
 356   let Inst{39-32} = vaddr;
 357   let Inst{47-40} = vdata;
 358   let Inst{52-48} = srsrc{6-2};
 359   let Inst{54} = slc;
 360   let Inst{55} = tfe;
 361   let Inst{63-56} = soffset;
 362 }
 363
 364 class MTBUFe <bits<3> op> : Enc64 {
 365
 366   bits<8> VDATA;
 367   bits<12> OFFSET;
 368   bits<1> OFFEN;
 369   bits<1> IDXEN;
 370   bits<1> GLC;
 371   bits<1> ADDR64;
 372   bits<4> DFMT;
 373   bits<3> NFMT;
 374   bits<8> VADDR;
 375   bits<7> SRSRC;
 376   bits<1> SLC;
 377   bits<1> TFE;
 378   bits<8> SOFFSET;
 379
 380   let Inst{11-0} = OFFSET;
 381   let Inst{12} = OFFEN;
 382   let Inst{13} = IDXEN;
 383   let Inst{14} = GLC;
 384   let Inst{15} = ADDR64;
 385   let Inst{18-16} = op;
 386   let Inst{22-19} = DFMT;
 387   let Inst{25-23} = NFMT;
 388   let Inst{31-26} = 0x3a; //encoding
 389   let Inst{39-32} = VADDR;
 390   let Inst{47-40} = VDATA;
 391   let Inst{52-48} = SRSRC{6-2};
 392   let Inst{54} = SLC;
 393   let Inst{55} = TFE;
 394   let Inst{63-56} = SOFFSET;
 395 }
 396
 397 class MIMGe <bits<7> op> : Enc64 {
 398
 399   bits<8> VDATA;
 400   bits<4> DMASK;
 401   bits<1> UNORM;
 402   bits<1> GLC;
 403   bits<1> DA;
 404   bits<1> R128;
 405   bits<1> TFE;
 406   bits<1> LWE;
 407   bits<1> SLC;
 408   bits<8> VADDR;
 409   bits<7> SRSRC;
 410   bits<7> SSAMP;
 411
 412   let Inst{11-8} = DMASK;
 413   let Inst{12} = UNORM;
 414   let Inst{13} = GLC;
 415   let Inst{14} = DA;
 416   let Inst{15} = R128;
 417   let Inst{16} = TFE;
 418   let Inst{17} = LWE;
 419   let Inst{24-18} = op;
 420   let Inst{25} = SLC;
 421   let Inst{31-26} = 0x3c;
 422   let Inst{39-32} = VADDR;
 423   let Inst{47-40} = VDATA;
 424   let Inst{52-48} = SRSRC{6-2};
 425   let Inst{57-53} = SSAMP{6-2};
 426 }
 427
 428 class EXPe : Enc64 {
 429
 430   bits<4> EN;
 431   bits<6> TGT;
 432   bits<1> COMPR;
 433   bits<1> DONE;
 434   bits<1> VM;
 435   bits<8> VSRC0;
 436   bits<8> VSRC1;
 437   bits<8> VSRC2;
 438   bits<8> VSRC3;
 439
 440   let Inst{3-0} = EN;
 441   let Inst{9-4} = TGT;
 442   let Inst{10} = COMPR;
 443   let Inst{11} = DONE;
 444   let Inst{12} = VM;
 445   let Inst{31-26} = 0x3e;
 446   let Inst{39-32} = VSRC0;
 447   let Inst{47-40} = VSRC1;
 448   let Inst{55-48} = VSRC2;
 449   let Inst{63-56} = VSRC3;
 450 }
 451
 452 let Uses = [EXEC] in {
 453
 454 class VOP1 <bits<8> op, dag outs, dag ins, string asm, list<dag> pattern> :
 455     InstSI <outs, ins, asm, pattern>, VOP1e<op> {
 456
 457   let mayLoad = 0;
 458   let mayStore = 0;
 459   let hasSideEffects = 0;
 460   let UseNamedOperandTable = 1;
 461   let VOP1 = 1;
 462 }
 463
 464 class VOP2 <bits<6> op, dag outs, dag ins, string asm, list<dag> pattern> :
 465     InstSI <outs, ins, asm, pattern>, VOP2e<op> {
 466
 467   let mayLoad = 0;
 468   let mayStore = 0;
 469   let hasSideEffects = 0;
 470   let UseNamedOperandTable = 1;
 471   let VOP2 = 1;
 472 }
 473
 474 class VOP3 <bits<9> op, dag outs, dag ins, string asm, list<dag> pattern> :
 475     VOP3Common <outs, ins, asm, pattern>, VOP3e<op>;
 476
 477 class VOP3b <bits<9> op, dag outs, dag ins, string asm, list<dag> pattern> :
 478     VOP3Common <outs, ins, asm, pattern>, VOP3be<op>;
 479
 480 class VOPC <bits<8> op, dag ins, string asm, list<dag> pattern> :
 481     InstSI <(outs VCCReg:$dst), ins, asm, pattern>, VOPCe <op> {
 482
 483   let DisableEncoding = "$dst";
 484   let mayLoad = 0;
 485   let mayStore = 0;
 486   let hasSideEffects = 0;
 487   let UseNamedOperandTable = 1;
 488   let VOPC = 1;
 489 }
 490
 491 class VINTRP <bits <2> op, dag outs, dag ins, string asm, list<dag> pattern> :
 492     InstSI <outs, ins, asm, pattern>, VINTRPe<op> {
 493
 494   let neverHasSideEffects = 1;
 495   let mayLoad = 1;
 496   let mayStore = 0;
 497 }
 498
 499 } // End Uses = [EXEC]
 500
 501 //===----------------------------------------------------------------------===//
 502 // Vector I/O operations
 503 //===----------------------------------------------------------------------===//
 504
 505 let Uses = [EXEC] in {
 506
 507 class DS <bits<8> op, dag outs, dag ins, string asm, list<dag> pattern> :
 508     InstSI <outs, ins, asm, pattern> , DSe<op> {
 509
 510   let LGKM_CNT = 1;
 511   let UseNamedOperandTable = 1;
 512 }
 513
 514 class MUBUF <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
 515     InstSI<outs, ins, asm, pattern>, MUBUFe <op> {
 516
 517   let VM_CNT = 1;
 518   let EXP_CNT = 1;
 519   let MUBUF = 1;
 520
 521   let neverHasSideEffects = 1;
 522   let UseNamedOperandTable = 1;
 523 }
 524
 525 class MTBUF <bits<3> op, dag outs, dag ins, string asm, list<dag> pattern> :
 526     InstSI<outs, ins, asm, pattern>, MTBUFe <op> {
 527
 528   let VM_CNT = 1;
 529   let EXP_CNT = 1;
 530   let MTBUF = 1;
 531
 532   let neverHasSideEffects = 1;
 533 }
 534
 535 class MIMG <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
 536     InstSI <outs, ins, asm, pattern>, MIMGe <op> {
 537
 538   let VM_CNT = 1;
 539   let EXP_CNT = 1;
 540   let MIMG = 1;
 541 }
 542
 543 def EXP : InstSI<
 544   (outs),
 545   (ins i32imm:$en, i32imm:$tgt, i32imm:$compr, i32imm:$done, i32imm:$vm,
 546        VReg_32:$src0, VReg_32:$src1, VReg_32:$src2, VReg_32:$src3),
 547   "EXP $en, $tgt, $compr, $done, $vm, $src0, $src1, $src2, $src3",
 548   [] >, EXPe {
 549
 550   let EXP_CNT = 1;
 551 }
 552
 553 } // End Uses = [EXEC]