lib/Target/R600/SIInstrFormats.td

   1 //===-- SIInstrFormats.td - SI Instruction Encodings ----------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // SI Instruction format definitions.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 class InstSI <dag outs, dag ins, string asm, list<dag> pattern> :
  15     AMDGPUInst<outs, ins, asm, pattern>, PredicateControl {
  16
  17   field bits<1> VM_CNT = 0;
  18   field bits<1> EXP_CNT = 0;
  19   field bits<1> LGKM_CNT = 0;
  20
  21   field bits<1> SALU = 0;
  22   field bits<1> VALU = 0;
  23
  24   field bits<1> SOP1 = 0;
  25   field bits<1> SOP2 = 0;
  26   field bits<1> SOPC = 0;
  27   field bits<1> SOPK = 0;
  28   field bits<1> SOPP = 0;
  29
  30   field bits<1> VOP1 = 0;
  31   field bits<1> VOP2 = 0;
  32   field bits<1> VOP3 = 0;
  33   field bits<1> VOPC = 0;
  34
  35   field bits<1> MUBUF = 0;
  36   field bits<1> MTBUF = 0;
  37   field bits<1> SMRD = 0;
  38   field bits<1> DS = 0;
  39   field bits<1> MIMG = 0;
  40   field bits<1> FLAT = 0;
  41
  42   // These need to be kept in sync with the enum in SIInstrFlags.
  43   let TSFlags{0} = VM_CNT;
  44   let TSFlags{1} = EXP_CNT;
  45   let TSFlags{2} = LGKM_CNT;
  46
  47   let TSFlags{3} = SALU;
  48   let TSFlags{4} = VALU;
  49
  50   let TSFlags{5} = SOP1;
  51   let TSFlags{6} = SOP2;
  52   let TSFlags{7} = SOPC;
  53   let TSFlags{8} = SOPK;
  54   let TSFlags{9} = SOPP;
  55
  56   let TSFlags{10} = VOP1;
  57   let TSFlags{11} = VOP2;
  58   let TSFlags{12} = VOP3;
  59   let TSFlags{13} = VOPC;
  60
  61   let TSFlags{14} = MUBUF;
  62   let TSFlags{15} = MTBUF;
  63   let TSFlags{16} = SMRD;
  64   let TSFlags{17} = DS;
  65   let TSFlags{18} = MIMG;
  66   let TSFlags{19} = FLAT;
  67
  68   // Most instructions require adjustments after selection to satisfy
  69   // operand requirements.
  70   let hasPostISelHook = 1;
  71 }
  72
  73 class Enc32 {
  74
  75   field bits<32> Inst;
  76   int Size = 4;
  77 }
  78
  79 class Enc64 {
  80
  81   field bits<64> Inst;
  82   int Size = 8;
  83 }
  84
  85 class VOP1Common <dag outs, dag ins, string asm, list<dag> pattern> :
  86     InstSI <outs, ins, asm, pattern> {
  87   let mayLoad = 0;
  88   let mayStore = 0;
  89   let hasSideEffects = 0;
  90   let UseNamedOperandTable = 1;
  91   let VOP1 = 1;
  92   let VALU = 1;
  93 }
  94
  95 class VOP3Common <dag outs, dag ins, string asm, list<dag> pattern> :
  96     InstSI <outs, ins, asm, pattern> {
  97
  98   let mayLoad = 0;
  99   let mayStore = 0;
 100   let hasSideEffects = 0;
 101   let UseNamedOperandTable = 1;
 102   // Using complex patterns gives VOP3 patterns a very high complexity rating,
 103   // but standalone patterns are almost always prefered, so we need to adjust the
 104   // priority lower.  The goal is to use a high number to reduce complexity to
 105   // zero (or less than zero).
 106   let AddedComplexity = -1000;
 107
 108   let VOP3 = 1;
 109   let VALU = 1;
 110
 111   int Size = 8;
 112   let Uses = [EXEC];
 113 }
 114
 115 //===----------------------------------------------------------------------===//
 116 // Scalar operations
 117 //===----------------------------------------------------------------------===//
 118
 119 class SOP1e <bits<8> op> : Enc32 {
 120
 121   bits<7> SDST;
 122   bits<8> SSRC0;
 123
 124   let Inst{7-0} = SSRC0;
 125   let Inst{15-8} = op;
 126   let Inst{22-16} = SDST;
 127   let Inst{31-23} = 0x17d; //encoding;
 128 }
 129
 130 class SOP2e <bits<7> op> : Enc32 {
 131
 132   bits<7> SDST;
 133   bits<8> SSRC0;
 134   bits<8> SSRC1;
 135
 136   let Inst{7-0} = SSRC0;
 137   let Inst{15-8} = SSRC1;
 138   let Inst{22-16} = SDST;
 139   let Inst{29-23} = op;
 140   let Inst{31-30} = 0x2; // encoding
 141 }
 142
 143 class SOPCe <bits<7> op> : Enc32 {
 144
 145   bits<8> SSRC0;
 146   bits<8> SSRC1;
 147
 148   let Inst{7-0} = SSRC0;
 149   let Inst{15-8} = SSRC1;
 150   let Inst{22-16} = op;
 151   let Inst{31-23} = 0x17e;
 152 }
 153
 154 class SOPKe <bits<5> op> : Enc32 {
 155
 156   bits <7> SDST;
 157   bits <16> SIMM16;
 158
 159   let Inst{15-0} = SIMM16;
 160   let Inst{22-16} = SDST;
 161   let Inst{27-23} = op;
 162   let Inst{31-28} = 0xb; //encoding
 163 }
 164
 165 class SOPPe <bits<7> op> : Enc32 {
 166
 167   bits <16> simm16;
 168
 169   let Inst{15-0} = simm16;
 170   let Inst{22-16} = op;
 171   let Inst{31-23} = 0x17f; // encoding
 172 }
 173
 174 class SMRDe <bits<5> op, bits<1> imm> : Enc32 {
 175
 176   bits<7> SDST;
 177   bits<7> SBASE;
 178   bits<8> OFFSET;
 179
 180   let Inst{7-0} = OFFSET;
 181   let Inst{8} = imm;
 182   let Inst{14-9} = SBASE{6-1};
 183   let Inst{21-15} = SDST;
 184   let Inst{26-22} = op;
 185   let Inst{31-27} = 0x18; //encoding
 186 }
 187
 188 class SOP1 <bits<8> op, dag outs, dag ins, string asm, list<dag> pattern> :
 189     InstSI<outs, ins, asm, pattern>, SOP1e <op> {
 190
 191   let mayLoad = 0;
 192   let mayStore = 0;
 193   let hasSideEffects = 0;
 194   let SALU = 1;
 195   let SOP1 = 1;
 196 }
 197
 198 class SOP2 <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
 199     InstSI <outs, ins, asm, pattern>, SOP2e<op> {
 200
 201   let mayLoad = 0;
 202   let mayStore = 0;
 203   let hasSideEffects = 0;
 204   let SALU = 1;
 205   let SOP2 = 1;
 206
 207   let UseNamedOperandTable = 1;
 208 }
 209
 210 class SOPC <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
 211   InstSI<outs, ins, asm, pattern>, SOPCe <op> {
 212
 213   let DisableEncoding = "$dst";
 214   let mayLoad = 0;
 215   let mayStore = 0;
 216   let hasSideEffects = 0;
 217   let SALU = 1;
 218   let SOPC = 1;
 219
 220   let UseNamedOperandTable = 1;
 221 }
 222
 223 class SOPK <bits<5> op, dag outs, dag ins, string asm, list<dag> pattern> :
 224    InstSI <outs, ins , asm, pattern>, SOPKe<op> {
 225
 226   let mayLoad = 0;
 227   let mayStore = 0;
 228   let hasSideEffects = 0;
 229   let SALU = 1;
 230   let SOPK = 1;
 231
 232   let UseNamedOperandTable = 1;
 233 }
 234
 235 class SOPP <bits<7> op, dag ins, string asm, list<dag> pattern = []> :
 236                 InstSI <(outs), ins, asm, pattern >, SOPPe <op> {
 237
 238   let mayLoad = 0;
 239   let mayStore = 0;
 240   let hasSideEffects = 0;
 241   let isCodeGenOnly = 0;
 242   let SALU = 1;
 243   let SOPP = 1;
 244
 245   let UseNamedOperandTable = 1;
 246 }
 247
 248 class SMRD <dag outs, dag ins, string asm, list<dag> pattern> :
 249     InstSI<outs, ins, asm, pattern> {
 250
 251   let LGKM_CNT = 1;
 252   let SMRD = 1;
 253   let mayStore = 0;
 254   let mayLoad = 1;
 255   let hasSideEffects = 0;
 256   let UseNamedOperandTable = 1;
 257 }
 258
 259 //===----------------------------------------------------------------------===//
 260 // Vector ALU operations
 261 //===----------------------------------------------------------------------===//
 262
 263 class VOP1e <bits<8> op> : Enc32 {
 264
 265   bits<8> VDST;
 266   bits<9> SRC0;
 267
 268   let Inst{8-0} = SRC0;
 269   let Inst{16-9} = op;
 270   let Inst{24-17} = VDST;
 271   let Inst{31-25} = 0x3f; //encoding
 272 }
 273
 274 class VOP2e <bits<6> op> : Enc32 {
 275
 276   bits<8> VDST;
 277   bits<9> SRC0;
 278   bits<8> VSRC1;
 279
 280   let Inst{8-0} = SRC0;
 281   let Inst{16-9} = VSRC1;
 282   let Inst{24-17} = VDST;
 283   let Inst{30-25} = op;
 284   let Inst{31} = 0x0; //encoding
 285 }
 286
 287 class VOP3e <bits<9> op> : Enc64 {
 288
 289   bits<8> dst;
 290   bits<2> src0_modifiers;
 291   bits<9> src0;
 292   bits<2> src1_modifiers;
 293   bits<9> src1;
 294   bits<2> src2_modifiers;
 295   bits<9> src2;
 296   bits<1> clamp;
 297   bits<2> omod;
 298
 299   let Inst{7-0} = dst;
 300   let Inst{8} = src0_modifiers{1};
 301   let Inst{9} = src1_modifiers{1};
 302   let Inst{10} = src2_modifiers{1};
 303   let Inst{11} = clamp;
 304   let Inst{25-17} = op;
 305   let Inst{31-26} = 0x34; //encoding
 306   let Inst{40-32} = src0;
 307   let Inst{49-41} = src1;
 308   let Inst{58-50} = src2;
 309   let Inst{60-59} = omod;
 310   let Inst{61} = src0_modifiers{0};
 311   let Inst{62} = src1_modifiers{0};
 312   let Inst{63} = src2_modifiers{0};
 313 }
 314
 315 class VOP3be <bits<9> op> : Enc64 {
 316
 317   bits<8> dst;
 318   bits<2> src0_modifiers;
 319   bits<9> src0;
 320   bits<2> src1_modifiers;
 321   bits<9> src1;
 322   bits<2> src2_modifiers;
 323   bits<9> src2;
 324   bits<7> sdst;
 325   bits<2> omod;
 326
 327   let Inst{7-0} = dst;
 328   let Inst{14-8} = sdst;
 329   let Inst{25-17} = op;
 330   let Inst{31-26} = 0x34; //encoding
 331   let Inst{40-32} = src0;
 332   let Inst{49-41} = src1;
 333   let Inst{58-50} = src2;
 334   let Inst{60-59} = omod;
 335   let Inst{61} = src0_modifiers{0};
 336   let Inst{62} = src1_modifiers{0};
 337   let Inst{63} = src2_modifiers{0};
 338 }
 339
 340 class VOPCe <bits<8> op> : Enc32 {
 341
 342   bits<9> SRC0;
 343   bits<8> VSRC1;
 344
 345   let Inst{8-0} = SRC0;
 346   let Inst{16-9} = VSRC1;
 347   let Inst{24-17} = op;
 348   let Inst{31-25} = 0x3e;
 349 }
 350
 351 class VINTRPe <bits<2> op> : Enc32 {
 352
 353   bits<8> VDST;
 354   bits<8> VSRC;
 355   bits<2> ATTRCHAN;
 356   bits<6> ATTR;
 357
 358   let Inst{7-0} = VSRC;
 359   let Inst{9-8} = ATTRCHAN;
 360   let Inst{15-10} = ATTR;
 361   let Inst{17-16} = op;
 362   let Inst{25-18} = VDST;
 363   let Inst{31-26} = 0x32; // encoding
 364 }
 365
 366 class DSe <bits<8> op> : Enc64 {
 367
 368   bits<8> vdst;
 369   bits<1> gds;
 370   bits<8> addr;
 371   bits<8> data0;
 372   bits<8> data1;
 373   bits<8> offset0;
 374   bits<8> offset1;
 375
 376   let Inst{7-0} = offset0;
 377   let Inst{15-8} = offset1;
 378   let Inst{17} = gds;
 379   let Inst{25-18} = op;
 380   let Inst{31-26} = 0x36; //encoding
 381   let Inst{39-32} = addr;
 382   let Inst{47-40} = data0;
 383   let Inst{55-48} = data1;
 384   let Inst{63-56} = vdst;
 385 }
 386
 387 class MUBUFe <bits<7> op> : Enc64 {
 388
 389   bits<12> offset;
 390   bits<1> offen;
 391   bits<1> idxen;
 392   bits<1> glc;
 393   bits<1> addr64;
 394   bits<1> lds;
 395   bits<8> vaddr;
 396   bits<8> vdata;
 397   bits<7> srsrc;
 398   bits<1> slc;
 399   bits<1> tfe;
 400   bits<8> soffset;
 401
 402   let Inst{11-0} = offset;
 403   let Inst{12} = offen;
 404   let Inst{13} = idxen;
 405   let Inst{14} = glc;
 406   let Inst{15} = addr64;
 407   let Inst{16} = lds;
 408   let Inst{24-18} = op;
 409   let Inst{31-26} = 0x38; //encoding
 410   let Inst{39-32} = vaddr;
 411   let Inst{47-40} = vdata;
 412   let Inst{52-48} = srsrc{6-2};
 413   let Inst{54} = slc;
 414   let Inst{55} = tfe;
 415   let Inst{63-56} = soffset;
 416 }
 417
 418 class MTBUFe <bits<3> op> : Enc64 {
 419
 420   bits<8> VDATA;
 421   bits<12> OFFSET;
 422   bits<1> OFFEN;
 423   bits<1> IDXEN;
 424   bits<1> GLC;
 425   bits<1> ADDR64;
 426   bits<4> DFMT;
 427   bits<3> NFMT;
 428   bits<8> VADDR;
 429   bits<7> SRSRC;
 430   bits<1> SLC;
 431   bits<1> TFE;
 432   bits<8> SOFFSET;
 433
 434   let Inst{11-0} = OFFSET;
 435   let Inst{12} = OFFEN;
 436   let Inst{13} = IDXEN;
 437   let Inst{14} = GLC;
 438   let Inst{15} = ADDR64;
 439   let Inst{18-16} = op;
 440   let Inst{22-19} = DFMT;
 441   let Inst{25-23} = NFMT;
 442   let Inst{31-26} = 0x3a; //encoding
 443   let Inst{39-32} = VADDR;
 444   let Inst{47-40} = VDATA;
 445   let Inst{52-48} = SRSRC{6-2};
 446   let Inst{54} = SLC;
 447   let Inst{55} = TFE;
 448   let Inst{63-56} = SOFFSET;
 449 }
 450
 451 class MIMGe <bits<7> op> : Enc64 {
 452
 453   bits<8> VDATA;
 454   bits<4> DMASK;
 455   bits<1> UNORM;
 456   bits<1> GLC;
 457   bits<1> DA;
 458   bits<1> R128;
 459   bits<1> TFE;
 460   bits<1> LWE;
 461   bits<1> SLC;
 462   bits<8> VADDR;
 463   bits<7> SRSRC;
 464   bits<7> SSAMP;
 465
 466   let Inst{11-8} = DMASK;
 467   let Inst{12} = UNORM;
 468   let Inst{13} = GLC;
 469   let Inst{14} = DA;
 470   let Inst{15} = R128;
 471   let Inst{16} = TFE;
 472   let Inst{17} = LWE;
 473   let Inst{24-18} = op;
 474   let Inst{25} = SLC;
 475   let Inst{31-26} = 0x3c;
 476   let Inst{39-32} = VADDR;
 477   let Inst{47-40} = VDATA;
 478   let Inst{52-48} = SRSRC{6-2};
 479   let Inst{57-53} = SSAMP{6-2};
 480 }
 481
 482 class FLATe<bits<7> op> : Enc64 {
 483   bits<8> addr;
 484   bits<8> data;
 485   bits<8> vdst;
 486   bits<1> slc;
 487   bits<1> glc;
 488   bits<1> tfe;
 489
 490   // 15-0 is reserved.
 491   let Inst{16} = glc;
 492   let Inst{17} = slc;
 493   let Inst{24-18} = op;
 494   let Inst{31-26} = 0x37; // Encoding.
 495   let Inst{39-32} = addr;
 496   let Inst{47-40} = data;
 497   // 54-48 is reserved.
 498   let Inst{55} = tfe;
 499   let Inst{63-56} = vdst;
 500 }
 501
 502 class EXPe : Enc64 {
 503   bits<4> EN;
 504   bits<6> TGT;
 505   bits<1> COMPR;
 506   bits<1> DONE;
 507   bits<1> VM;
 508   bits<8> VSRC0;
 509   bits<8> VSRC1;
 510   bits<8> VSRC2;
 511   bits<8> VSRC3;
 512
 513   let Inst{3-0} = EN;
 514   let Inst{9-4} = TGT;
 515   let Inst{10} = COMPR;
 516   let Inst{11} = DONE;
 517   let Inst{12} = VM;
 518   let Inst{31-26} = 0x3e;
 519   let Inst{39-32} = VSRC0;
 520   let Inst{47-40} = VSRC1;
 521   let Inst{55-48} = VSRC2;
 522   let Inst{63-56} = VSRC3;
 523 }
 524
 525 let Uses = [EXEC] in {
 526
 527 class VOP1 <bits<8> op, dag outs, dag ins, string asm, list<dag> pattern> :
 528     VOP1Common <outs, ins, asm, pattern>,
 529     VOP1e<op>;
 530
 531 class VOP2 <bits<6> op, dag outs, dag ins, string asm, list<dag> pattern> :
 532     InstSI <outs, ins, asm, pattern>, VOP2e<op> {
 533
 534   let mayLoad = 0;
 535   let mayStore = 0;
 536   let hasSideEffects = 0;
 537   let UseNamedOperandTable = 1;
 538   let VOP2 = 1;
 539   let VALU = 1;
 540 }
 541
 542 class VOP3 <bits<9> op, dag outs, dag ins, string asm, list<dag> pattern> :
 543     VOP3Common <outs, ins, asm, pattern>, VOP3e<op>;
 544
 545 class VOP3b <bits<9> op, dag outs, dag ins, string asm, list<dag> pattern> :
 546     VOP3Common <outs, ins, asm, pattern>, VOP3be<op>;
 547
 548 class VOPC <bits<8> op, dag ins, string asm, list<dag> pattern> :
 549     InstSI <(outs VCCReg:$dst), ins, asm, pattern>, VOPCe <op> {
 550
 551   let DisableEncoding = "$dst";
 552   let mayLoad = 0;
 553   let mayStore = 0;
 554   let hasSideEffects = 0;
 555   let UseNamedOperandTable = 1;
 556   let VOPC = 1;
 557   let VALU = 1;
 558 }
 559
 560 class VINTRP <bits <2> op, dag outs, dag ins, string asm, list<dag> pattern> :
 561     InstSI <outs, ins, asm, pattern>, VINTRPe<op> {
 562   let mayLoad = 1;
 563   let mayStore = 0;
 564   let hasSideEffects = 0;
 565 }
 566
 567 } // End Uses = [EXEC]
 568
 569 //===----------------------------------------------------------------------===//
 570 // Vector I/O operations
 571 //===----------------------------------------------------------------------===//
 572
 573 let Uses = [EXEC] in {
 574
 575 class DS <bits<8> op, dag outs, dag ins, string asm, list<dag> pattern> :
 576     InstSI <outs, ins, asm, pattern> , DSe<op> {
 577
 578   let LGKM_CNT = 1;
 579   let DS = 1;
 580   let UseNamedOperandTable = 1;
 581   let DisableEncoding = "$m0";
 582 }
 583
 584 class MUBUF <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
 585     InstSI<outs, ins, asm, pattern>, MUBUFe <op> {
 586
 587   let VM_CNT = 1;
 588   let EXP_CNT = 1;
 589   let MUBUF = 1;
 590
 591   let hasSideEffects = 0;
 592   let UseNamedOperandTable = 1;
 593 }
 594
 595 class MTBUF <dag outs, dag ins, string asm, list<dag> pattern> :
 596     InstSI<outs, ins, asm, pattern> {
 597
 598   let VM_CNT = 1;
 599   let EXP_CNT = 1;
 600   let MTBUF = 1;
 601
 602   let hasSideEffects = 0;
 603   let UseNamedOperandTable = 1;
 604 }
 605
 606 class FLAT <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
 607     InstSI<outs, ins, asm, pattern>, FLATe <op> {
 608   let FLAT = 1;
 609   // Internally, FLAT instruction are executed as both an LDS and a
 610   // Buffer instruction; so, they increment both VM_CNT and LGKM_CNT
 611   // and are not considered done until both have been decremented.
 612   let VM_CNT = 1;
 613   let LGKM_CNT = 1;
 614
 615   let Uses = [EXEC, FLAT_SCR]; // M0
 616
 617   let UseNamedOperandTable = 1;
 618   let hasSideEffects = 0;
 619 }
 620
 621 class MIMG <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
 622     InstSI <outs, ins, asm, pattern>, MIMGe <op> {
 623
 624   let VM_CNT = 1;
 625   let EXP_CNT = 1;
 626   let MIMG = 1;
 627
 628   let hasSideEffects = 0; // XXX ????
 629 }
 630
 631
 632
 633 } // End Uses = [EXEC]