lib/Target/R600/R600Instructions.td

   1 //===-- R600Instructions.td - R600 Instruction defs  -------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // R600 Tablegen instruction definitions
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 include "R600Intrinsics.td"
  15 include "R600InstrFormats.td"
  16
  17 class InstR600ISA <dag outs, dag ins, string asm, list<dag> pattern> :
  18     InstR600 <outs, ins, asm, pattern, NullALU> {
  19
  20   let Namespace = "AMDGPU";
  21 }
  22
  23 def MEMxi : Operand<iPTR> {
  24   let MIOperandInfo = (ops R600_TReg32_X:$ptr, i32imm:$index);
  25   let PrintMethod = "printMemOperand";
  26 }
  27
  28 def MEMrr : Operand<iPTR> {
  29   let MIOperandInfo = (ops R600_Reg32:$ptr, R600_Reg32:$index);
  30 }
  31
  32 // Operands for non-registers
  33
  34 class InstFlag<string PM = "printOperand", int Default = 0>
  35     : OperandWithDefaultOps <i32, (ops (i32 Default))> {
  36   let PrintMethod = PM;
  37 }
  38
  39 // src_sel for ALU src operands, see also ALU_CONST, ALU_PARAM registers
  40 def SEL : OperandWithDefaultOps <i32, (ops (i32 -1))> {
  41   let PrintMethod = "printSel";
  42 }
  43 def BANK_SWIZZLE : OperandWithDefaultOps <i32, (ops (i32 0))> {
  44   let PrintMethod = "printBankSwizzle";
  45 }
  46
  47 def LITERAL : InstFlag<"printLiteral">;
  48
  49 def WRITE : InstFlag <"printWrite", 1>;
  50 def OMOD : InstFlag <"printOMOD">;
  51 def REL : InstFlag <"printRel">;
  52 def CLAMP : InstFlag <"printClamp">;
  53 def NEG : InstFlag <"printNeg">;
  54 def ABS : InstFlag <"printAbs">;
  55 def UEM : InstFlag <"printUpdateExecMask">;
  56 def UP : InstFlag <"printUpdatePred">;
  57
  58 // XXX: The r600g finalizer in Mesa expects last to be one in most cases.
  59 // Once we start using the packetizer in this backend we should have this
  60 // default to 0.
  61 def LAST : InstFlag<"printLast", 1>;
  62 def RSel : Operand<i32> {
  63   let PrintMethod = "printRSel";
  64 }
  65 def CT: Operand<i32> {
  66   let PrintMethod = "printCT";
  67 }
  68
  69 def FRAMEri : Operand<iPTR> {
  70   let MIOperandInfo = (ops R600_Reg32:$ptr, i32imm:$index);
  71 }
  72
  73 def ADDRParam : ComplexPattern<i32, 2, "SelectADDRParam", [], []>;
  74 def ADDRDWord : ComplexPattern<i32, 1, "SelectADDRDWord", [], []>;
  75 def ADDRVTX_READ : ComplexPattern<i32, 2, "SelectADDRVTX_READ", [], []>;
  76 def ADDRGA_CONST_OFFSET : ComplexPattern<i32, 1, "SelectGlobalValueConstantOffset", [], []>;
  77 def ADDRGA_VAR_OFFSET : ComplexPattern<i32, 2, "SelectGlobalValueVariableOffset", [], []>;
  78 def ADDRIndirect : ComplexPattern<iPTR, 2, "SelectADDRIndirect", [], []>;
  79
  80
  81 def R600_Pred : PredicateOperand<i32, (ops R600_Predicate),
  82                                      (ops PRED_SEL_OFF)>;
  83
  84
  85 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in {
  86
  87 // Class for instructions with only one source register.
  88 // If you add new ins to this instruction, make sure they are listed before
  89 // $literal, because the backend currently assumes that the last operand is
  90 // a literal.  Also be sure to update the enum R600Op1OperandIndex::ROI in
  91 // R600Defines.h, R600InstrInfo::buildDefaultInstruction(),
  92 // and R600InstrInfo::getOperandIdx().
  93 class R600_1OP <bits<11> inst, string opName, list<dag> pattern,
  94                 InstrItinClass itin = AnyALU> :
  95     InstR600 <(outs R600_Reg32:$dst),
  96               (ins WRITE:$write, OMOD:$omod, REL:$dst_rel, CLAMP:$clamp,
  97                    R600_Reg32:$src0, NEG:$src0_neg, REL:$src0_rel, ABS:$src0_abs, SEL:$src0_sel,
  98                    LAST:$last, R600_Pred:$pred_sel, LITERAL:$literal,
  99                    BANK_SWIZZLE:$bank_swizzle),
 100               !strconcat("  ", opName,
 101                    "$clamp $last $dst$write$dst_rel$omod, "
 102                    "$src0_neg$src0_abs$src0$src0_abs$src0_rel, "
 103                    "$pred_sel $bank_swizzle"),
 104               pattern,
 105               itin>,
 106     R600ALU_Word0,
 107     R600ALU_Word1_OP2 <inst> {
 108
 109   let src1 = 0;
 110   let src1_rel = 0;
 111   let src1_neg = 0;
 112   let src1_abs = 0;
 113   let update_exec_mask = 0;
 114   let update_pred = 0;
 115   let HasNativeOperands = 1;
 116   let Op1 = 1;
 117   let ALUInst = 1;
 118   let DisableEncoding = "$literal";
 119   let UseNamedOperandTable = 1;
 120
 121   let Inst{31-0}  = Word0;
 122   let Inst{63-32} = Word1;
 123 }
 124
 125 class R600_1OP_Helper <bits<11> inst, string opName, SDPatternOperator node,
 126                     InstrItinClass itin = AnyALU> :
 127     R600_1OP <inst, opName,
 128               [(set R600_Reg32:$dst, (node R600_Reg32:$src0))]
 129 >;
 130
 131 // If you add or change the operands for R600_2OP instructions, you must
 132 // also update the R600Op2OperandIndex::ROI enum in R600Defines.h,
 133 // R600InstrInfo::buildDefaultInstruction(), and R600InstrInfo::getOperandIdx().
 134 class R600_2OP <bits<11> inst, string opName, list<dag> pattern,
 135                 InstrItinClass itin = AnyALU> :
 136   InstR600 <(outs R600_Reg32:$dst),
 137           (ins UEM:$update_exec_mask, UP:$update_pred, WRITE:$write,
 138                OMOD:$omod, REL:$dst_rel, CLAMP:$clamp,
 139                R600_Reg32:$src0, NEG:$src0_neg, REL:$src0_rel, ABS:$src0_abs, SEL:$src0_sel,
 140                R600_Reg32:$src1, NEG:$src1_neg, REL:$src1_rel, ABS:$src1_abs, SEL:$src1_sel,
 141                LAST:$last, R600_Pred:$pred_sel, LITERAL:$literal,
 142                BANK_SWIZZLE:$bank_swizzle),
 143           !strconcat("  ", opName,
 144                 "$clamp $last $update_exec_mask$update_pred$dst$write$dst_rel$omod, "
 145                 "$src0_neg$src0_abs$src0$src0_abs$src0_rel, "
 146                 "$src1_neg$src1_abs$src1$src1_abs$src1_rel, "
 147                 "$pred_sel $bank_swizzle"),
 148           pattern,
 149           itin>,
 150     R600ALU_Word0,
 151     R600ALU_Word1_OP2 <inst> {
 152
 153   let HasNativeOperands = 1;
 154   let Op2 = 1;
 155   let ALUInst = 1;
 156   let DisableEncoding = "$literal";
 157   let UseNamedOperandTable = 1;
 158
 159   let Inst{31-0}  = Word0;
 160   let Inst{63-32} = Word1;
 161 }
 162
 163 class R600_2OP_Helper <bits<11> inst, string opName, SDPatternOperator node,
 164                        InstrItinClass itim = AnyALU> :
 165     R600_2OP <inst, opName,
 166               [(set R600_Reg32:$dst, (node R600_Reg32:$src0,
 167                                            R600_Reg32:$src1))]
 168 >;
 169
 170 // If you add our change the operands for R600_3OP instructions, you must
 171 // also update the R600Op3OperandIndex::ROI enum in R600Defines.h,
 172 // R600InstrInfo::buildDefaultInstruction(), and
 173 // R600InstrInfo::getOperandIdx().
 174 class R600_3OP <bits<5> inst, string opName, list<dag> pattern,
 175                 InstrItinClass itin = AnyALU> :
 176   InstR600 <(outs R600_Reg32:$dst),
 177           (ins REL:$dst_rel, CLAMP:$clamp,
 178                R600_Reg32:$src0, NEG:$src0_neg, REL:$src0_rel, SEL:$src0_sel,
 179                R600_Reg32:$src1, NEG:$src1_neg, REL:$src1_rel, SEL:$src1_sel,
 180                R600_Reg32:$src2, NEG:$src2_neg, REL:$src2_rel, SEL:$src2_sel,
 181                LAST:$last, R600_Pred:$pred_sel, LITERAL:$literal,
 182                BANK_SWIZZLE:$bank_swizzle),
 183           !strconcat("  ", opName, "$clamp $last $dst$dst_rel, "
 184                              "$src0_neg$src0$src0_rel, "
 185                              "$src1_neg$src1$src1_rel, "
 186                              "$src2_neg$src2$src2_rel, "
 187                              "$pred_sel"
 188                              "$bank_swizzle"),
 189           pattern,
 190           itin>,
 191     R600ALU_Word0,
 192     R600ALU_Word1_OP3<inst>{
 193
 194   let HasNativeOperands = 1;
 195   let DisableEncoding = "$literal";
 196   let Op3 = 1;
 197   let UseNamedOperandTable = 1;
 198   let ALUInst = 1;
 199
 200   let Inst{31-0}  = Word0;
 201   let Inst{63-32} = Word1;
 202 }
 203
 204 class R600_REDUCTION <bits<11> inst, dag ins, string asm, list<dag> pattern,
 205                       InstrItinClass itin = VecALU> :
 206   InstR600 <(outs R600_Reg32:$dst),
 207           ins,
 208           asm,
 209           pattern,
 210           itin>;
 211
 212
 213
 214 } // End mayLoad = 1, mayStore = 0, hasSideEffects = 0
 215
 216 def TEX_SHADOW : PatLeaf<
 217   (imm),
 218   [{uint32_t TType = (uint32_t)N->getZExtValue();
 219     return (TType >= 6 && TType <= 8) || (TType >= 11 && TType <= 13);
 220   }]
 221 >;
 222
 223 def TEX_RECT : PatLeaf<
 224   (imm),
 225   [{uint32_t TType = (uint32_t)N->getZExtValue();
 226     return TType == 5;
 227   }]
 228 >;
 229
 230 def TEX_ARRAY : PatLeaf<
 231   (imm),
 232   [{uint32_t TType = (uint32_t)N->getZExtValue();
 233     return TType == 9 || TType == 10 || TType == 16;
 234   }]
 235 >;
 236
 237 def TEX_SHADOW_ARRAY : PatLeaf<
 238   (imm),
 239   [{uint32_t TType = (uint32_t)N->getZExtValue();
 240     return TType == 11 || TType == 12 || TType == 17;
 241   }]
 242 >;
 243
 244 def TEX_MSAA : PatLeaf<
 245   (imm),
 246   [{uint32_t TType = (uint32_t)N->getZExtValue();
 247     return TType == 14;
 248   }]
 249 >;
 250
 251 def TEX_ARRAY_MSAA : PatLeaf<
 252   (imm),
 253   [{uint32_t TType = (uint32_t)N->getZExtValue();
 254     return TType == 15;
 255   }]
 256 >;
 257
 258 class EG_CF_RAT <bits <8> cfinst, bits <6> ratinst, bits<4> ratid, bits<4> mask,
 259                  dag outs, dag ins, string asm, list<dag> pattern> :
 260     InstR600ISA <outs, ins, asm, pattern>,
 261     CF_ALLOC_EXPORT_WORD0_RAT, CF_ALLOC_EXPORT_WORD1_BUF  {
 262
 263   let rat_id = ratid;
 264   let rat_inst = ratinst;
 265   let rim         = 0;
 266   // XXX: Have a separate instruction for non-indexed writes.
 267   let type        = 1;
 268   let rw_rel      = 0;
 269   let elem_size   = 0;
 270
 271   let array_size  = 0;
 272   let comp_mask   = mask;
 273   let burst_count = 0;
 274   let vpm         = 0;
 275   let cf_inst = cfinst;
 276   let mark        = 0;
 277   let barrier     = 1;
 278
 279   let Inst{31-0} = Word0;
 280   let Inst{63-32} = Word1;
 281   let IsExport = 1;
 282
 283 }
 284
 285 class VTX_READ <string name, bits<8> buffer_id, dag outs, list<dag> pattern>
 286     : InstR600ISA <outs, (ins MEMxi:$src_gpr), name, pattern>,
 287       VTX_WORD1_GPR {
 288
 289   // Static fields
 290   let DST_REL = 0;
 291   // The docs say that if this bit is set, then DATA_FORMAT, NUM_FORMAT_ALL,
 292   // FORMAT_COMP_ALL, SRF_MODE_ALL, and ENDIAN_SWAP fields will be ignored,
 293   // however, based on my testing if USE_CONST_FIELDS is set, then all
 294   // these fields need to be set to 0.
 295   let USE_CONST_FIELDS = 0;
 296   let NUM_FORMAT_ALL = 1;
 297   let FORMAT_COMP_ALL = 0;
 298   let SRF_MODE_ALL = 0;
 299
 300   let Inst{63-32} = Word1;
 301   // LLVM can only encode 64-bit instructions, so these fields are manually
 302   // encoded in R600CodeEmitter
 303   //
 304   // bits<16> OFFSET;
 305   // bits<2>  ENDIAN_SWAP = 0;
 306   // bits<1>  CONST_BUF_NO_STRIDE = 0;
 307   // bits<1>  MEGA_FETCH = 0;
 308   // bits<1>  ALT_CONST = 0;
 309   // bits<2>  BUFFER_INDEX_MODE = 0;
 310
 311   // VTX_WORD2 (LLVM can only encode 64-bit instructions, so WORD2 encoding
 312   // is done in R600CodeEmitter
 313   //
 314   // Inst{79-64} = OFFSET;
 315   // Inst{81-80} = ENDIAN_SWAP;
 316   // Inst{82}    = CONST_BUF_NO_STRIDE;
 317   // Inst{83}    = MEGA_FETCH;
 318   // Inst{84}    = ALT_CONST;
 319   // Inst{86-85} = BUFFER_INDEX_MODE;
 320   // Inst{95-86} = 0; Reserved
 321
 322   // VTX_WORD3 (Padding)
 323   //
 324   // Inst{127-96} = 0;
 325
 326   let VTXInst = 1;
 327 }
 328
 329 class LoadParamFrag <PatFrag load_type> : PatFrag <
 330   (ops node:$ptr), (load_type node:$ptr),
 331   [{ return isConstantLoad(dyn_cast<LoadSDNode>(N), 0); }]
 332 >;
 333
 334 def load_param : LoadParamFrag<load>;
 335 def load_param_exti8 : LoadParamFrag<az_extloadi8>;
 336 def load_param_exti16 : LoadParamFrag<az_extloadi16>;
 337
 338 def isR600 : Predicate<"Subtarget.getGeneration() <= AMDGPUSubtarget::R700">;
 339 def isR700 : Predicate<"Subtarget.getGeneration() == AMDGPUSubtarget::R700">;
 340 def isEG : Predicate<
 341   "Subtarget.getGeneration() >= AMDGPUSubtarget::EVERGREEN && "
 342   "Subtarget.getGeneration() < AMDGPUSubtarget::SOUTHERN_ISLANDS && "
 343   "!Subtarget.hasCaymanISA()">;
 344
 345 def isCayman : Predicate<"Subtarget.hasCaymanISA()">;
 346 def isEGorCayman : Predicate<"Subtarget.getGeneration() == "
 347                              "AMDGPUSubtarget::EVERGREEN"
 348                             "|| Subtarget.getGeneration() =="
 349                             "AMDGPUSubtarget::NORTHERN_ISLANDS">;
 350
 351 def isR600toCayman : Predicate<
 352                      "Subtarget.getGeneration() <= AMDGPUSubtarget::NORTHERN_ISLANDS">;
 353
 354 //===----------------------------------------------------------------------===//
 355 // R600 SDNodes
 356 //===----------------------------------------------------------------------===//
 357
 358 def INTERP_PAIR_XY :  AMDGPUShaderInst <
 359   (outs R600_TReg32_X:$dst0, R600_TReg32_Y:$dst1),
 360   (ins i32imm:$src0, R600_TReg32_Y:$src1, R600_TReg32_X:$src2),
 361   "INTERP_PAIR_XY $src0 $src1 $src2 : $dst0 dst1",
 362   []>;
 363
 364 def INTERP_PAIR_ZW :  AMDGPUShaderInst <
 365   (outs R600_TReg32_Z:$dst0, R600_TReg32_W:$dst1),
 366   (ins i32imm:$src0, R600_TReg32_Y:$src1, R600_TReg32_X:$src2),
 367   "INTERP_PAIR_ZW $src0 $src1 $src2 : $dst0 dst1",
 368   []>;
 369
 370 def CONST_ADDRESS: SDNode<"AMDGPUISD::CONST_ADDRESS",
 371   SDTypeProfile<1, -1, [SDTCisInt<0>, SDTCisPtrTy<1>]>,
 372   [SDNPVariadic]
 373 >;
 374
 375 def DOT4 : SDNode<"AMDGPUISD::DOT4",
 376   SDTypeProfile<1, 8, [SDTCisFP<0>, SDTCisVT<1, f32>, SDTCisVT<2, f32>,
 377       SDTCisVT<3, f32>, SDTCisVT<4, f32>, SDTCisVT<5, f32>,
 378       SDTCisVT<6, f32>, SDTCisVT<7, f32>, SDTCisVT<8, f32>]>,
 379   []
 380 >;
 381
 382 def COS_HW : SDNode<"AMDGPUISD::COS_HW",
 383   SDTypeProfile<1, 1, [SDTCisFP<0>, SDTCisFP<1>]>
 384 >;
 385
 386 def SIN_HW : SDNode<"AMDGPUISD::SIN_HW",
 387   SDTypeProfile<1, 1, [SDTCisFP<0>, SDTCisFP<1>]>
 388 >;
 389
 390 def TEXTURE_FETCH_Type : SDTypeProfile<1, 19, [SDTCisFP<0>]>;
 391
 392 def TEXTURE_FETCH: SDNode<"AMDGPUISD::TEXTURE_FETCH", TEXTURE_FETCH_Type, []>;
 393
 394 multiclass TexPattern<bits<32> TextureOp, Instruction inst, ValueType vt = v4f32> {
 395 def : Pat<(TEXTURE_FETCH (i32 TextureOp), vt:$SRC_GPR,
 396           (i32 imm:$srcx), (i32 imm:$srcy), (i32 imm:$srcz), (i32 imm:$srcw),
 397           (i32 imm:$offsetx), (i32 imm:$offsety), (i32 imm:$offsetz),
 398           (i32 imm:$DST_SEL_X), (i32 imm:$DST_SEL_Y), (i32 imm:$DST_SEL_Z),
 399           (i32 imm:$DST_SEL_W),
 400           (i32 imm:$RESOURCE_ID), (i32 imm:$SAMPLER_ID),
 401           (i32 imm:$COORD_TYPE_X), (i32 imm:$COORD_TYPE_Y), (i32 imm:$COORD_TYPE_Z),
 402           (i32 imm:$COORD_TYPE_W)),
 403           (inst R600_Reg128:$SRC_GPR,
 404           imm:$srcx, imm:$srcy, imm:$srcz, imm:$srcw,
 405           imm:$offsetx, imm:$offsety, imm:$offsetz,
 406           imm:$DST_SEL_X, imm:$DST_SEL_Y, imm:$DST_SEL_Z,
 407           imm:$DST_SEL_W,
 408           imm:$RESOURCE_ID, imm:$SAMPLER_ID,
 409           imm:$COORD_TYPE_X, imm:$COORD_TYPE_Y, imm:$COORD_TYPE_Z,
 410           imm:$COORD_TYPE_W)>;
 411 }
 412
 413 //===----------------------------------------------------------------------===//
 414 // Interpolation Instructions
 415 //===----------------------------------------------------------------------===//
 416
 417 def INTERP_VEC_LOAD :  AMDGPUShaderInst <
 418   (outs R600_Reg128:$dst),
 419   (ins i32imm:$src0),
 420   "INTERP_LOAD $src0 : $dst",
 421   []>;
 422
 423 def INTERP_XY : R600_2OP <0xD6, "INTERP_XY", []> {
 424   let bank_swizzle = 5;
 425 }
 426
 427 def INTERP_ZW : R600_2OP <0xD7, "INTERP_ZW", []> {
 428   let bank_swizzle = 5;
 429 }
 430
 431 def INTERP_LOAD_P0 : R600_1OP <0xE0, "INTERP_LOAD_P0", []>;
 432
 433 //===----------------------------------------------------------------------===//
 434 // Export Instructions
 435 //===----------------------------------------------------------------------===//
 436
 437 def ExportType : SDTypeProfile<0, 7, [SDTCisFP<0>, SDTCisInt<1>]>;
 438
 439 def EXPORT: SDNode<"AMDGPUISD::EXPORT", ExportType,
 440   [SDNPHasChain, SDNPSideEffect]>;
 441
 442 class ExportWord0 {
 443   field bits<32> Word0;
 444
 445   bits<13> arraybase;
 446   bits<2> type;
 447   bits<7> gpr;
 448   bits<2> elem_size;
 449
 450   let Word0{12-0} = arraybase;
 451   let Word0{14-13} = type;
 452   let Word0{21-15} = gpr;
 453   let Word0{22} = 0; // RW_REL
 454   let Word0{29-23} = 0; // INDEX_GPR
 455   let Word0{31-30} = elem_size;
 456 }
 457
 458 class ExportSwzWord1 {
 459   field bits<32> Word1;
 460
 461   bits<3> sw_x;
 462   bits<3> sw_y;
 463   bits<3> sw_z;
 464   bits<3> sw_w;
 465   bits<1> eop;
 466   bits<8> inst;
 467
 468   let Word1{2-0} = sw_x;
 469   let Word1{5-3} = sw_y;
 470   let Word1{8-6} = sw_z;
 471   let Word1{11-9} = sw_w;
 472 }
 473
 474 class ExportBufWord1 {
 475   field bits<32> Word1;
 476
 477   bits<12> arraySize;
 478   bits<4> compMask;
 479   bits<1> eop;
 480   bits<8> inst;
 481
 482   let Word1{11-0} = arraySize;
 483   let Word1{15-12} = compMask;
 484 }
 485
 486 multiclass ExportPattern<Instruction ExportInst, bits<8> cf_inst> {
 487   def : Pat<(int_R600_store_pixel_depth R600_Reg32:$reg),
 488     (ExportInst
 489         (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), R600_Reg32:$reg, sub0),
 490         0, 61, 0, 7, 7, 7, cf_inst, 0)
 491   >;
 492
 493   def : Pat<(int_R600_store_pixel_stencil R600_Reg32:$reg),
 494     (ExportInst
 495         (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), R600_Reg32:$reg, sub0),
 496         0, 61, 7, 0, 7, 7, cf_inst, 0)
 497   >;
 498
 499   def : Pat<(int_R600_store_dummy (i32 imm:$type)),
 500     (ExportInst
 501         (v4f32 (IMPLICIT_DEF)), imm:$type, 0, 7, 7, 7, 7, cf_inst, 0)
 502   >;
 503
 504   def : Pat<(int_R600_store_dummy 1),
 505     (ExportInst
 506         (v4f32 (IMPLICIT_DEF)), 1, 60, 7, 7, 7, 7, cf_inst, 0)
 507   >;
 508
 509   def : Pat<(EXPORT (v4f32 R600_Reg128:$src), (i32 imm:$base), (i32 imm:$type),
 510     (i32 imm:$swz_x), (i32 imm:$swz_y), (i32 imm:$swz_z), (i32 imm:$swz_w)),
 511         (ExportInst R600_Reg128:$src, imm:$type, imm:$base,
 512         imm:$swz_x, imm:$swz_y, imm:$swz_z, imm:$swz_w, cf_inst, 0)
 513   >;
 514
 515 }
 516
 517 multiclass SteamOutputExportPattern<Instruction ExportInst,
 518     bits<8> buf0inst, bits<8> buf1inst, bits<8> buf2inst, bits<8> buf3inst> {
 519 // Stream0
 520   def : Pat<(int_R600_store_stream_output (v4f32 R600_Reg128:$src),
 521       (i32 imm:$arraybase), (i32 0), (i32 imm:$mask)),
 522       (ExportInst R600_Reg128:$src, 0, imm:$arraybase,
 523       4095, imm:$mask, buf0inst, 0)>;
 524 // Stream1
 525   def : Pat<(int_R600_store_stream_output (v4f32 R600_Reg128:$src),
 526       (i32 imm:$arraybase), (i32 1), (i32 imm:$mask)),
 527       (ExportInst R600_Reg128:$src, 0, imm:$arraybase,
 528       4095, imm:$mask, buf1inst, 0)>;
 529 // Stream2
 530   def : Pat<(int_R600_store_stream_output (v4f32 R600_Reg128:$src),
 531       (i32 imm:$arraybase), (i32 2), (i32 imm:$mask)),
 532       (ExportInst R600_Reg128:$src, 0, imm:$arraybase,
 533       4095, imm:$mask, buf2inst, 0)>;
 534 // Stream3
 535   def : Pat<(int_R600_store_stream_output (v4f32 R600_Reg128:$src),
 536       (i32 imm:$arraybase), (i32 3), (i32 imm:$mask)),
 537       (ExportInst R600_Reg128:$src, 0, imm:$arraybase,
 538       4095, imm:$mask, buf3inst, 0)>;
 539 }
 540
 541 // Export Instructions should not be duplicated by TailDuplication pass
 542 // (which assumes that duplicable instruction are affected by exec mask)
 543 let usesCustomInserter = 1, isNotDuplicable = 1 in {
 544
 545 class ExportSwzInst : InstR600ISA<(
 546     outs),
 547     (ins R600_Reg128:$gpr, i32imm:$type, i32imm:$arraybase,
 548     RSel:$sw_x, RSel:$sw_y, RSel:$sw_z, RSel:$sw_w, i32imm:$inst,
 549     i32imm:$eop),
 550     !strconcat("EXPORT", " $gpr.$sw_x$sw_y$sw_z$sw_w"),
 551     []>, ExportWord0, ExportSwzWord1 {
 552   let elem_size = 3;
 553   let Inst{31-0} = Word0;
 554   let Inst{63-32} = Word1;
 555   let IsExport = 1;
 556 }
 557
 558 } // End usesCustomInserter = 1
 559
 560 class ExportBufInst : InstR600ISA<(
 561     outs),
 562     (ins R600_Reg128:$gpr, i32imm:$type, i32imm:$arraybase,
 563     i32imm:$arraySize, i32imm:$compMask, i32imm:$inst, i32imm:$eop),
 564     !strconcat("EXPORT", " $gpr"),
 565     []>, ExportWord0, ExportBufWord1 {
 566   let elem_size = 0;
 567   let Inst{31-0} = Word0;
 568   let Inst{63-32} = Word1;
 569   let IsExport = 1;
 570 }
 571
 572 //===----------------------------------------------------------------------===//
 573 // Control Flow Instructions
 574 //===----------------------------------------------------------------------===//
 575
 576
 577 def KCACHE : InstFlag<"printKCache">;
 578
 579 class ALU_CLAUSE<bits<4> inst, string OpName> : AMDGPUInst <(outs),
 580 (ins i32imm:$ADDR, i32imm:$KCACHE_BANK0, i32imm:$KCACHE_BANK1,
 581 KCACHE:$KCACHE_MODE0, KCACHE:$KCACHE_MODE1,
 582 i32imm:$KCACHE_ADDR0, i32imm:$KCACHE_ADDR1,
 583 i32imm:$COUNT, i32imm:$Enabled),
 584 !strconcat(OpName, " $COUNT, @$ADDR, "
 585 "KC0[$KCACHE_MODE0], KC1[$KCACHE_MODE1]"),
 586 [] >, CF_ALU_WORD0, CF_ALU_WORD1 {
 587   field bits<64> Inst;
 588
 589   let CF_INST = inst;
 590   let ALT_CONST = 0;
 591   let WHOLE_QUAD_MODE = 0;
 592   let BARRIER = 1;
 593   let UseNamedOperandTable = 1;
 594
 595   let Inst{31-0} = Word0;
 596   let Inst{63-32} = Word1;
 597 }
 598
 599 class CF_WORD0_R600 {
 600   field bits<32> Word0;
 601
 602   bits<32> ADDR;
 603
 604   let Word0 = ADDR;
 605 }
 606
 607 class CF_CLAUSE_R600 <bits<7> inst, dag ins, string AsmPrint> : AMDGPUInst <(outs),
 608 ins, AsmPrint, [] >, CF_WORD0_R600, CF_WORD1_R600 {
 609   field bits<64> Inst;
 610   bits<4> CNT;
 611
 612   let CF_INST = inst;
 613   let BARRIER = 1;
 614   let CF_CONST = 0;
 615   let VALID_PIXEL_MODE = 0;
 616   let COND = 0;
 617   let COUNT = CNT{2-0};
 618   let CALL_COUNT = 0;
 619   let COUNT_3 = CNT{3};
 620   let END_OF_PROGRAM = 0;
 621   let WHOLE_QUAD_MODE = 0;
 622
 623   let Inst{31-0} = Word0;
 624   let Inst{63-32} = Word1;
 625 }
 626
 627 class CF_CLAUSE_EG <bits<8> inst, dag ins, string AsmPrint> : AMDGPUInst <(outs),
 628 ins, AsmPrint, [] >, CF_WORD0_EG, CF_WORD1_EG {
 629   field bits<64> Inst;
 630
 631   let CF_INST = inst;
 632   let BARRIER = 1;
 633   let JUMPTABLE_SEL = 0;
 634   let CF_CONST = 0;
 635   let VALID_PIXEL_MODE = 0;
 636   let COND = 0;
 637   let END_OF_PROGRAM = 0;
 638
 639   let Inst{31-0} = Word0;
 640   let Inst{63-32} = Word1;
 641 }
 642
 643 def CF_ALU : ALU_CLAUSE<8, "ALU">;
 644 def CF_ALU_PUSH_BEFORE : ALU_CLAUSE<9, "ALU_PUSH_BEFORE">;
 645 def CF_ALU_POP_AFTER : ALU_CLAUSE<10, "ALU_POP_AFTER">;
 646
 647 def FETCH_CLAUSE : AMDGPUInst <(outs),
 648 (ins i32imm:$addr), "Fetch clause starting at $addr:", [] > {
 649   field bits<8> Inst;
 650   bits<8> num;
 651   let Inst = num;
 652 }
 653
 654 def ALU_CLAUSE : AMDGPUInst <(outs),
 655 (ins i32imm:$addr), "ALU clause starting at $addr:", [] > {
 656   field bits<8> Inst;
 657   bits<8> num;
 658   let Inst = num;
 659 }
 660
 661 def LITERALS : AMDGPUInst <(outs),
 662 (ins LITERAL:$literal1, LITERAL:$literal2), "$literal1, $literal2", [] > {
 663   field bits<64> Inst;
 664   bits<32> literal1;
 665   bits<32> literal2;
 666
 667   let Inst{31-0} = literal1;
 668   let Inst{63-32} = literal2;
 669 }
 670
 671 def PAD : AMDGPUInst <(outs), (ins), "PAD", [] > {
 672   field bits<64> Inst;
 673 }
 674
 675 let Predicates = [isR600toCayman] in {
 676
 677 //===----------------------------------------------------------------------===//
 678 // Common Instructions R600, R700, Evergreen, Cayman
 679 //===----------------------------------------------------------------------===//
 680
 681 def ADD : R600_2OP_Helper <0x0, "ADD", fadd>;
 682 // Non-IEEE MUL: 0 * anything = 0
 683 def MUL : R600_2OP_Helper <0x1, "MUL NON-IEEE", int_AMDGPU_mul>;
 684 def MUL_IEEE : R600_2OP_Helper <0x2, "MUL_IEEE", fmul>;
 685 def MAX : R600_2OP_Helper <0x3, "MAX", AMDGPUfmax>;
 686 def MIN : R600_2OP_Helper <0x4, "MIN", AMDGPUfmin>;
 687
 688 // For the SET* instructions there is a naming conflict in TargetSelectionDAG.td,
 689 // so some of the instruction names don't match the asm string.
 690 // XXX: Use the defs in TargetSelectionDAG.td instead of intrinsics.
 691 def SETE : R600_2OP <
 692   0x08, "SETE",
 693   [(set f32:$dst, (selectcc f32:$src0, f32:$src1, FP_ONE, FP_ZERO, COND_OEQ))]
 694 >;
 695
 696 def SGT : R600_2OP <
 697   0x09, "SETGT",
 698   [(set f32:$dst, (selectcc f32:$src0, f32:$src1, FP_ONE, FP_ZERO, COND_OGT))]
 699 >;
 700
 701 def SGE : R600_2OP <
 702   0xA, "SETGE",
 703   [(set f32:$dst, (selectcc f32:$src0, f32:$src1, FP_ONE, FP_ZERO, COND_OGE))]
 704 >;
 705
 706 def SNE : R600_2OP <
 707   0xB, "SETNE",
 708   [(set f32:$dst, (selectcc f32:$src0, f32:$src1, FP_ONE, FP_ZERO, COND_UNE))]
 709 >;
 710
 711 def SETE_DX10 : R600_2OP <
 712   0xC, "SETE_DX10",
 713   [(set i32:$dst, (selectcc f32:$src0, f32:$src1, -1, 0, COND_OEQ))]
 714 >;
 715
 716 def SETGT_DX10 : R600_2OP <
 717   0xD, "SETGT_DX10",
 718   [(set i32:$dst, (selectcc f32:$src0, f32:$src1, -1, 0, COND_OGT))]
 719 >;
 720
 721 def SETGE_DX10 : R600_2OP <
 722   0xE, "SETGE_DX10",
 723   [(set i32:$dst, (selectcc f32:$src0, f32:$src1, -1, 0, COND_OGE))]
 724 >;
 725
 726 def SETNE_DX10 : R600_2OP <
 727   0xF, "SETNE_DX10",
 728   [(set i32:$dst, (selectcc f32:$src0, f32:$src1, -1, 0, COND_UNE))]
 729 >;
 730
 731 def FRACT : R600_1OP_Helper <0x10, "FRACT", AMDGPUfract>;
 732 def TRUNC : R600_1OP_Helper <0x11, "TRUNC", int_AMDGPU_trunc>;
 733 def CEIL : R600_1OP_Helper <0x12, "CEIL", fceil>;
 734 def RNDNE : R600_1OP_Helper <0x13, "RNDNE", frint>;
 735 def FLOOR : R600_1OP_Helper <0x14, "FLOOR", ffloor>;
 736
 737 def MOV : R600_1OP <0x19, "MOV", []>;
 738
 739 let isPseudo = 1, isCodeGenOnly = 1, usesCustomInserter = 1 in {
 740
 741 class MOV_IMM <ValueType vt, Operand immType> : AMDGPUInst <
 742   (outs R600_Reg32:$dst),
 743   (ins immType:$imm),
 744   "",
 745   []
 746 >;
 747
 748 } // end let isPseudo = 1, isCodeGenOnly = 1, usesCustomInserter = 1
 749
 750 def MOV_IMM_I32 : MOV_IMM<i32, i32imm>;
 751 def : Pat <
 752   (imm:$val),
 753   (MOV_IMM_I32 imm:$val)
 754 >;
 755
 756 def MOV_IMM_F32 : MOV_IMM<f32, f32imm>;
 757 def : Pat <
 758   (fpimm:$val),
 759   (MOV_IMM_F32  fpimm:$val)
 760 >;
 761
 762 def PRED_SETE : R600_2OP <0x20, "PRED_SETE", []>;
 763 def PRED_SETGT : R600_2OP <0x21, "PRED_SETGT", []>;
 764 def PRED_SETGE : R600_2OP <0x22, "PRED_SETGE", []>;
 765 def PRED_SETNE : R600_2OP <0x23, "PRED_SETNE", []>;
 766
 767 let hasSideEffects = 1 in {
 768
 769 def KILLGT : R600_2OP <0x2D, "KILLGT", []>;
 770
 771 } // end hasSideEffects
 772
 773 def AND_INT : R600_2OP_Helper <0x30, "AND_INT", and>;
 774 def OR_INT : R600_2OP_Helper <0x31, "OR_INT", or>;
 775 def XOR_INT : R600_2OP_Helper <0x32, "XOR_INT", xor>;
 776 def NOT_INT : R600_1OP_Helper <0x33, "NOT_INT", not>;
 777 def ADD_INT : R600_2OP_Helper <0x34, "ADD_INT", add>;
 778 def SUB_INT : R600_2OP_Helper <0x35, "SUB_INT", sub>;
 779 def MAX_INT : R600_2OP_Helper <0x36, "MAX_INT", AMDGPUsmax>;
 780 def MIN_INT : R600_2OP_Helper <0x37, "MIN_INT", AMDGPUsmin>;
 781 def MAX_UINT : R600_2OP_Helper <0x38, "MAX_UINT", AMDGPUumax>;
 782 def MIN_UINT : R600_2OP_Helper <0x39, "MIN_UINT", AMDGPUumin>;
 783
 784 def SETE_INT : R600_2OP <
 785   0x3A, "SETE_INT",
 786   [(set i32:$dst, (selectcc i32:$src0, i32:$src1, -1, 0, SETEQ))]
 787 >;
 788
 789 def SETGT_INT : R600_2OP <
 790   0x3B, "SETGT_INT",
 791   [(set i32:$dst, (selectcc i32:$src0, i32:$src1, -1, 0, SETGT))]
 792 >;
 793
 794 def SETGE_INT : R600_2OP <
 795   0x3C, "SETGE_INT",
 796   [(set i32:$dst, (selectcc i32:$src0, i32:$src1, -1, 0, SETGE))]
 797 >;
 798
 799 def SETNE_INT : R600_2OP <
 800   0x3D, "SETNE_INT",
 801   [(set i32:$dst, (selectcc i32:$src0, i32:$src1, -1, 0, SETNE))]
 802 >;
 803
 804 def SETGT_UINT : R600_2OP <
 805   0x3E, "SETGT_UINT",
 806   [(set i32:$dst, (selectcc i32:$src0, i32:$src1, -1, 0, SETUGT))]
 807 >;
 808
 809 def SETGE_UINT : R600_2OP <
 810   0x3F, "SETGE_UINT",
 811   [(set i32:$dst, (selectcc i32:$src0, i32:$src1, -1, 0, SETUGE))]
 812 >;
 813
 814 def PRED_SETE_INT : R600_2OP <0x42, "PRED_SETE_INT", []>;
 815 def PRED_SETGT_INT : R600_2OP <0x43, "PRED_SETGE_INT", []>;
 816 def PRED_SETGE_INT : R600_2OP <0x44, "PRED_SETGE_INT", []>;
 817 def PRED_SETNE_INT : R600_2OP <0x45, "PRED_SETNE_INT", []>;
 818
 819 def CNDE_INT : R600_3OP <
 820   0x1C, "CNDE_INT",
 821   [(set i32:$dst, (selectcc i32:$src0, 0, i32:$src1, i32:$src2, COND_EQ))]
 822 >;
 823
 824 def CNDGE_INT : R600_3OP <
 825   0x1E, "CNDGE_INT",
 826   [(set i32:$dst, (selectcc i32:$src0, 0, i32:$src1, i32:$src2, COND_GE))]
 827 >;
 828
 829 def CNDGT_INT : R600_3OP <
 830   0x1D, "CNDGT_INT",
 831   [(set i32:$dst, (selectcc i32:$src0, 0, i32:$src1, i32:$src2, COND_GT))]
 832 >;
 833
 834 //===----------------------------------------------------------------------===//
 835 // Texture instructions
 836 //===----------------------------------------------------------------------===//
 837
 838 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in {
 839
 840 class R600_TEX <bits<11> inst, string opName> :
 841   InstR600 <(outs R600_Reg128:$DST_GPR),
 842           (ins R600_Reg128:$SRC_GPR,
 843           RSel:$srcx, RSel:$srcy, RSel:$srcz, RSel:$srcw,
 844           i32imm:$offsetx, i32imm:$offsety, i32imm:$offsetz,
 845           RSel:$DST_SEL_X, RSel:$DST_SEL_Y, RSel:$DST_SEL_Z, RSel:$DST_SEL_W,
 846           i32imm:$RESOURCE_ID, i32imm:$SAMPLER_ID,
 847           CT:$COORD_TYPE_X, CT:$COORD_TYPE_Y, CT:$COORD_TYPE_Z,
 848           CT:$COORD_TYPE_W),
 849           !strconcat(opName,
 850           " $DST_GPR.$DST_SEL_X$DST_SEL_Y$DST_SEL_Z$DST_SEL_W, "
 851           "$SRC_GPR.$srcx$srcy$srcz$srcw "
 852           "RID:$RESOURCE_ID SID:$SAMPLER_ID "
 853           "CT:$COORD_TYPE_X$COORD_TYPE_Y$COORD_TYPE_Z$COORD_TYPE_W"),
 854           [],
 855           NullALU>, TEX_WORD0, TEX_WORD1, TEX_WORD2 {
 856   let Inst{31-0} = Word0;
 857   let Inst{63-32} = Word1;
 858
 859   let TEX_INST = inst{4-0};
 860   let SRC_REL = 0;
 861   let DST_REL = 0;
 862   let LOD_BIAS = 0;
 863
 864   let INST_MOD = 0;
 865   let FETCH_WHOLE_QUAD = 0;
 866   let ALT_CONST = 0;
 867   let SAMPLER_INDEX_MODE = 0;
 868   let RESOURCE_INDEX_MODE = 0;
 869
 870   let TEXInst = 1;
 871 }
 872
 873 } // End mayLoad = 0, mayStore = 0, hasSideEffects = 0
 874
 875
 876
 877 def TEX_SAMPLE : R600_TEX <0x10, "TEX_SAMPLE">;
 878 def TEX_SAMPLE_C : R600_TEX <0x18, "TEX_SAMPLE_C">;
 879 def TEX_SAMPLE_L : R600_TEX <0x11, "TEX_SAMPLE_L">;
 880 def TEX_SAMPLE_C_L : R600_TEX <0x19, "TEX_SAMPLE_C_L">;
 881 def TEX_SAMPLE_LB : R600_TEX <0x12, "TEX_SAMPLE_LB">;
 882 def TEX_SAMPLE_C_LB : R600_TEX <0x1A, "TEX_SAMPLE_C_LB">;
 883 def TEX_LD : R600_TEX <0x03, "TEX_LD">;
 884 def TEX_LDPTR : R600_TEX <0x03, "TEX_LDPTR"> {
 885   let INST_MOD = 1;
 886 }
 887 def TEX_GET_TEXTURE_RESINFO : R600_TEX <0x04, "TEX_GET_TEXTURE_RESINFO">;
 888 def TEX_GET_GRADIENTS_H : R600_TEX <0x07, "TEX_GET_GRADIENTS_H">;
 889 def TEX_GET_GRADIENTS_V : R600_TEX <0x08, "TEX_GET_GRADIENTS_V">;
 890 def TEX_SET_GRADIENTS_H : R600_TEX <0x0B, "TEX_SET_GRADIENTS_H">;
 891 def TEX_SET_GRADIENTS_V : R600_TEX <0x0C, "TEX_SET_GRADIENTS_V">;
 892 def TEX_SAMPLE_G : R600_TEX <0x14, "TEX_SAMPLE_G">;
 893 def TEX_SAMPLE_C_G : R600_TEX <0x1C, "TEX_SAMPLE_C_G">;
 894
 895 defm : TexPattern<0, TEX_SAMPLE>;
 896 defm : TexPattern<1, TEX_SAMPLE_C>;
 897 defm : TexPattern<2, TEX_SAMPLE_L>;
 898 defm : TexPattern<3, TEX_SAMPLE_C_L>;
 899 defm : TexPattern<4, TEX_SAMPLE_LB>;
 900 defm : TexPattern<5, TEX_SAMPLE_C_LB>;
 901 defm : TexPattern<6, TEX_LD, v4i32>;
 902 defm : TexPattern<7, TEX_GET_TEXTURE_RESINFO, v4i32>;
 903 defm : TexPattern<8, TEX_GET_GRADIENTS_H>;
 904 defm : TexPattern<9, TEX_GET_GRADIENTS_V>;
 905 defm : TexPattern<10, TEX_LDPTR, v4i32>;
 906
 907 //===----------------------------------------------------------------------===//
 908 // Helper classes for common instructions
 909 //===----------------------------------------------------------------------===//
 910
 911 class MUL_LIT_Common <bits<5> inst> : R600_3OP <
 912   inst, "MUL_LIT",
 913   []
 914 >;
 915
 916 class MULADD_Common <bits<5> inst> : R600_3OP <
 917   inst, "MULADD",
 918   []
 919 >;
 920
 921 class MULADD_IEEE_Common <bits<5> inst> : R600_3OP <
 922   inst, "MULADD_IEEE",
 923   [(set f32:$dst, (fadd (fmul f32:$src0, f32:$src1), f32:$src2))]
 924 >;
 925
 926 class CNDE_Common <bits<5> inst> : R600_3OP <
 927   inst, "CNDE",
 928   [(set f32:$dst, (selectcc f32:$src0, FP_ZERO, f32:$src1, f32:$src2, COND_OEQ))]
 929 >;
 930
 931 class CNDGT_Common <bits<5> inst> : R600_3OP <
 932   inst, "CNDGT",
 933   [(set f32:$dst, (selectcc f32:$src0, FP_ZERO, f32:$src1, f32:$src2, COND_OGT))]
 934 > {
 935   let Itinerary = VecALU;
 936 }
 937
 938 class CNDGE_Common <bits<5> inst> : R600_3OP <
 939   inst, "CNDGE",
 940   [(set f32:$dst, (selectcc f32:$src0, FP_ZERO, f32:$src1, f32:$src2, COND_OGE))]
 941 > {
 942   let Itinerary = VecALU;
 943 }
 944
 945
 946 let isCodeGenOnly = 1, isPseudo = 1, Namespace = "AMDGPU"  in {
 947 class R600_VEC2OP<list<dag> pattern> : InstR600 <(outs R600_Reg32:$dst), (ins
 948 // Slot X
 949    UEM:$update_exec_mask_X, UP:$update_pred_X, WRITE:$write_X,
 950    OMOD:$omod_X, REL:$dst_rel_X, CLAMP:$clamp_X,
 951    R600_TReg32_X:$src0_X, NEG:$src0_neg_X, REL:$src0_rel_X, ABS:$src0_abs_X, SEL:$src0_sel_X,
 952    R600_TReg32_X:$src1_X, NEG:$src1_neg_X, REL:$src1_rel_X, ABS:$src1_abs_X, SEL:$src1_sel_X,
 953    R600_Pred:$pred_sel_X,
 954 // Slot Y
 955    UEM:$update_exec_mask_Y, UP:$update_pred_Y, WRITE:$write_Y,
 956    OMOD:$omod_Y, REL:$dst_rel_Y, CLAMP:$clamp_Y,
 957    R600_TReg32_Y:$src0_Y, NEG:$src0_neg_Y, REL:$src0_rel_Y, ABS:$src0_abs_Y, SEL:$src0_sel_Y,
 958    R600_TReg32_Y:$src1_Y, NEG:$src1_neg_Y, REL:$src1_rel_Y, ABS:$src1_abs_Y, SEL:$src1_sel_Y,
 959    R600_Pred:$pred_sel_Y,
 960 // Slot Z
 961    UEM:$update_exec_mask_Z, UP:$update_pred_Z, WRITE:$write_Z,
 962    OMOD:$omod_Z, REL:$dst_rel_Z, CLAMP:$clamp_Z,
 963    R600_TReg32_Z:$src0_Z, NEG:$src0_neg_Z, REL:$src0_rel_Z, ABS:$src0_abs_Z, SEL:$src0_sel_Z,
 964    R600_TReg32_Z:$src1_Z, NEG:$src1_neg_Z, REL:$src1_rel_Z, ABS:$src1_abs_Z, SEL:$src1_sel_Z,
 965    R600_Pred:$pred_sel_Z,
 966 // Slot W
 967    UEM:$update_exec_mask_W, UP:$update_pred_W, WRITE:$write_W,
 968    OMOD:$omod_W, REL:$dst_rel_W, CLAMP:$clamp_W,
 969    R600_TReg32_W:$src0_W, NEG:$src0_neg_W, REL:$src0_rel_W, ABS:$src0_abs_W, SEL:$src0_sel_W,
 970    R600_TReg32_W:$src1_W, NEG:$src1_neg_W, REL:$src1_rel_W, ABS:$src1_abs_W, SEL:$src1_sel_W,
 971    R600_Pred:$pred_sel_W,
 972    LITERAL:$literal0, LITERAL:$literal1),
 973   "",
 974   pattern,
 975   AnyALU> {
 976
 977   let UseNamedOperandTable = 1;
 978
 979 }
 980 }
 981
 982 def DOT_4 : R600_VEC2OP<[(set R600_Reg32:$dst, (DOT4
 983   R600_TReg32_X:$src0_X, R600_TReg32_X:$src1_X,
 984   R600_TReg32_Y:$src0_Y, R600_TReg32_Y:$src1_Y,
 985   R600_TReg32_Z:$src0_Z, R600_TReg32_Z:$src1_Z,
 986   R600_TReg32_W:$src0_W, R600_TReg32_W:$src1_W))]>;
 987
 988
 989 class DOT4_Common <bits<11> inst> : R600_2OP <inst, "DOT4", []>;
 990
 991
 992 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in {
 993 multiclass CUBE_Common <bits<11> inst> {
 994
 995   def _pseudo : InstR600 <
 996     (outs R600_Reg128:$dst),
 997     (ins R600_Reg128:$src0),
 998     "CUBE $dst $src0",
 999     [(set v4f32:$dst, (int_AMDGPU_cube v4f32:$src0))],
1000     VecALU
1001   > {
1002     let isPseudo = 1;
1003     let UseNamedOperandTable = 1;
1004   }
1005
1006   def _real : R600_2OP <inst, "CUBE", []>;
1007 }
1008 } // End mayLoad = 0, mayStore = 0, hasSideEffects = 0
1009
1010 class EXP_IEEE_Common <bits<11> inst> : R600_1OP_Helper <
1011   inst, "EXP_IEEE", fexp2
1012 > {
1013   let Itinerary = TransALU;
1014 }
1015
1016 class FLT_TO_INT_Common <bits<11> inst> : R600_1OP_Helper <
1017   inst, "FLT_TO_INT", fp_to_sint
1018 > {
1019   let Itinerary = TransALU;
1020 }
1021
1022 class INT_TO_FLT_Common <bits<11> inst> : R600_1OP_Helper <
1023   inst, "INT_TO_FLT", sint_to_fp
1024 > {
1025   let Itinerary = TransALU;
1026 }
1027
1028 class FLT_TO_UINT_Common <bits<11> inst> : R600_1OP_Helper <
1029   inst, "FLT_TO_UINT", fp_to_uint
1030 > {
1031   let Itinerary = TransALU;
1032 }
1033
1034 class UINT_TO_FLT_Common <bits<11> inst> : R600_1OP_Helper <
1035   inst, "UINT_TO_FLT", uint_to_fp
1036 > {
1037   let Itinerary = TransALU;
1038 }
1039
1040 class LOG_CLAMPED_Common <bits<11> inst> : R600_1OP <
1041   inst, "LOG_CLAMPED", []
1042 >;
1043
1044 class LOG_IEEE_Common <bits<11> inst> : R600_1OP_Helper <
1045   inst, "LOG_IEEE", flog2
1046 > {
1047   let Itinerary = TransALU;
1048 }
1049
1050 class LSHL_Common <bits<11> inst> : R600_2OP_Helper <inst, "LSHL", shl>;
1051 class LSHR_Common <bits<11> inst> : R600_2OP_Helper <inst, "LSHR", srl>;
1052 class ASHR_Common <bits<11> inst> : R600_2OP_Helper <inst, "ASHR", sra>;
1053 class MULHI_INT_Common <bits<11> inst> : R600_2OP_Helper <
1054   inst, "MULHI_INT", mulhs
1055 > {
1056   let Itinerary = TransALU;
1057 }
1058 class MULHI_UINT_Common <bits<11> inst> : R600_2OP_Helper <
1059   inst, "MULHI", mulhu
1060 > {
1061   let Itinerary = TransALU;
1062 }
1063 class MULLO_INT_Common <bits<11> inst> : R600_2OP_Helper <
1064   inst, "MULLO_INT", mul
1065 > {
1066   let Itinerary = TransALU;
1067 }
1068 class MULLO_UINT_Common <bits<11> inst> : R600_2OP <inst, "MULLO_UINT", []> {
1069   let Itinerary = TransALU;
1070 }
1071
1072 class RECIP_CLAMPED_Common <bits<11> inst> : R600_1OP <
1073   inst, "RECIP_CLAMPED", []
1074 > {
1075   let Itinerary = TransALU;
1076 }
1077
1078 class RECIP_IEEE_Common <bits<11> inst> : R600_1OP <
1079   inst, "RECIP_IEEE", [(set f32:$dst, (fdiv FP_ONE, f32:$src0))]
1080 > {
1081   let Itinerary = TransALU;
1082 }
1083
1084 class RECIP_UINT_Common <bits<11> inst> : R600_1OP_Helper <
1085   inst, "RECIP_UINT", AMDGPUurecip
1086 > {
1087   let Itinerary = TransALU;
1088 }
1089
1090 class RECIPSQRT_CLAMPED_Common <bits<11> inst> : R600_1OP_Helper <
1091   inst, "RECIPSQRT_CLAMPED", int_AMDGPU_rsq
1092 > {
1093   let Itinerary = TransALU;
1094 }
1095
1096 class RECIPSQRT_IEEE_Common <bits<11> inst> : R600_1OP <
1097   inst, "RECIPSQRT_IEEE", []
1098 > {
1099   let Itinerary = TransALU;
1100 }
1101
1102 class SIN_Common <bits<11> inst> : R600_1OP <
1103   inst, "SIN", [(set f32:$dst, (SIN_HW f32:$src0))]>{
1104   let Trig = 1;
1105   let Itinerary = TransALU;
1106 }
1107
1108 class COS_Common <bits<11> inst> : R600_1OP <
1109   inst, "COS", [(set f32:$dst, (COS_HW f32:$src0))]> {
1110   let Trig = 1;
1111   let Itinerary = TransALU;
1112 }
1113
1114 //===----------------------------------------------------------------------===//
1115 // Helper patterns for complex intrinsics
1116 //===----------------------------------------------------------------------===//
1117
1118 multiclass DIV_Common <InstR600 recip_ieee> {
1119 def : Pat<
1120   (int_AMDGPU_div f32:$src0, f32:$src1),
1121   (MUL_IEEE $src0, (recip_ieee $src1))
1122 >;
1123
1124 def : Pat<
1125   (fdiv f32:$src0, f32:$src1),
1126   (MUL_IEEE $src0, (recip_ieee $src1))
1127 >;
1128 }
1129
1130 class TGSI_LIT_Z_Common <InstR600 mul_lit, InstR600 log_clamped, InstR600 exp_ieee>
1131   : Pat <
1132   (int_TGSI_lit_z f32:$src_x, f32:$src_y, f32:$src_w),
1133   (exp_ieee (mul_lit (log_clamped (MAX $src_y, (f32 ZERO))), $src_w, $src_x))
1134 >;
1135
1136 //===----------------------------------------------------------------------===//
1137 // R600 / R700 Instructions
1138 //===----------------------------------------------------------------------===//
1139
1140 let Predicates = [isR600] in {
1141
1142   def MUL_LIT_r600 : MUL_LIT_Common<0x0C>;
1143   def MULADD_r600 : MULADD_Common<0x10>;
1144   def MULADD_IEEE_r600 : MULADD_IEEE_Common<0x14>;
1145   def CNDE_r600 : CNDE_Common<0x18>;
1146   def CNDGT_r600 : CNDGT_Common<0x19>;
1147   def CNDGE_r600 : CNDGE_Common<0x1A>;
1148   def DOT4_r600 : DOT4_Common<0x50>;
1149   defm CUBE_r600 : CUBE_Common<0x52>;
1150   def EXP_IEEE_r600 : EXP_IEEE_Common<0x61>;
1151   def LOG_CLAMPED_r600 : LOG_CLAMPED_Common<0x62>;
1152   def LOG_IEEE_r600 : LOG_IEEE_Common<0x63>;
1153   def RECIP_CLAMPED_r600 : RECIP_CLAMPED_Common<0x64>;
1154   def RECIP_IEEE_r600 : RECIP_IEEE_Common<0x66>;
1155   def RECIPSQRT_CLAMPED_r600 : RECIPSQRT_CLAMPED_Common<0x67>;
1156   def RECIPSQRT_IEEE_r600 : RECIPSQRT_IEEE_Common<0x69>;
1157   def FLT_TO_INT_r600 : FLT_TO_INT_Common<0x6b>;
1158   def INT_TO_FLT_r600 : INT_TO_FLT_Common<0x6c>;
1159   def FLT_TO_UINT_r600 : FLT_TO_UINT_Common<0x79>;
1160   def UINT_TO_FLT_r600 : UINT_TO_FLT_Common<0x6d>;
1161   def SIN_r600 : SIN_Common<0x6E>;
1162   def COS_r600 : COS_Common<0x6F>;
1163   def ASHR_r600 : ASHR_Common<0x70>;
1164   def LSHR_r600 : LSHR_Common<0x71>;
1165   def LSHL_r600 : LSHL_Common<0x72>;
1166   def MULLO_INT_r600 : MULLO_INT_Common<0x73>;
1167   def MULHI_INT_r600 : MULHI_INT_Common<0x74>;
1168   def MULLO_UINT_r600 : MULLO_UINT_Common<0x75>;
1169   def MULHI_UINT_r600 : MULHI_UINT_Common<0x76>;
1170   def RECIP_UINT_r600 : RECIP_UINT_Common <0x78>;
1171
1172   defm DIV_r600 : DIV_Common<RECIP_IEEE_r600>;
1173   def : POW_Common <LOG_IEEE_r600, EXP_IEEE_r600, MUL>;
1174   def TGSI_LIT_Z_r600 : TGSI_LIT_Z_Common<MUL_LIT_r600, LOG_CLAMPED_r600, EXP_IEEE_r600>;
1175
1176   def : Pat<(fsqrt f32:$src), (MUL $src, (RECIPSQRT_CLAMPED_r600 $src))>;
1177
1178   def R600_ExportSwz : ExportSwzInst {
1179     let Word1{20-17} = 0; // BURST_COUNT
1180     let Word1{21} = eop;
1181     let Word1{22} = 0; // VALID_PIXEL_MODE
1182     let Word1{30-23} = inst;
1183     let Word1{31} = 1; // BARRIER
1184   }
1185   defm : ExportPattern<R600_ExportSwz, 39>;
1186
1187   def R600_ExportBuf : ExportBufInst {
1188     let Word1{20-17} = 0; // BURST_COUNT
1189     let Word1{21} = eop;
1190     let Word1{22} = 0; // VALID_PIXEL_MODE
1191     let Word1{30-23} = inst;
1192     let Word1{31} = 1; // BARRIER
1193   }
1194   defm : SteamOutputExportPattern<R600_ExportBuf, 0x20, 0x21, 0x22, 0x23>;
1195
1196   def CF_TC_R600 : CF_CLAUSE_R600<1, (ins i32imm:$ADDR, i32imm:$CNT),
1197   "TEX $CNT @$ADDR"> {
1198     let POP_COUNT = 0;
1199   }
1200   def CF_VC_R600 : CF_CLAUSE_R600<2, (ins i32imm:$ADDR, i32imm:$CNT),
1201   "VTX $CNT @$ADDR"> {
1202     let POP_COUNT = 0;
1203   }
1204   def WHILE_LOOP_R600 : CF_CLAUSE_R600<6, (ins i32imm:$ADDR),
1205   "LOOP_START_DX10 @$ADDR"> {
1206     let POP_COUNT = 0;
1207     let CNT = 0;
1208   }
1209   def END_LOOP_R600 : CF_CLAUSE_R600<5, (ins i32imm:$ADDR), "END_LOOP @$ADDR"> {
1210     let POP_COUNT = 0;
1211     let CNT = 0;
1212   }
1213   def LOOP_BREAK_R600 : CF_CLAUSE_R600<9, (ins i32imm:$ADDR),
1214   "LOOP_BREAK @$ADDR"> {
1215     let POP_COUNT = 0;
1216     let CNT = 0;
1217   }
1218   def CF_CONTINUE_R600 : CF_CLAUSE_R600<8, (ins i32imm:$ADDR),
1219   "CONTINUE @$ADDR"> {
1220     let POP_COUNT = 0;
1221     let CNT = 0;
1222   }
1223   def CF_JUMP_R600 : CF_CLAUSE_R600<10, (ins i32imm:$ADDR, i32imm:$POP_COUNT),
1224   "JUMP @$ADDR POP:$POP_COUNT"> {
1225     let CNT = 0;
1226   }
1227   def CF_ELSE_R600 : CF_CLAUSE_R600<13, (ins i32imm:$ADDR, i32imm:$POP_COUNT),
1228   "ELSE @$ADDR POP:$POP_COUNT"> {
1229     let CNT = 0;
1230   }
1231   def CF_CALL_FS_R600 : CF_CLAUSE_R600<19, (ins), "CALL_FS"> {
1232     let ADDR = 0;
1233     let CNT = 0;
1234     let POP_COUNT = 0;
1235   }
1236   def POP_R600 : CF_CLAUSE_R600<14, (ins i32imm:$ADDR, i32imm:$POP_COUNT),
1237   "POP @$ADDR POP:$POP_COUNT"> {
1238     let CNT = 0;
1239   }
1240   def CF_END_R600 : CF_CLAUSE_R600<0, (ins), "CF_END"> {
1241     let CNT = 0;
1242     let POP_COUNT = 0;
1243     let ADDR = 0;
1244     let END_OF_PROGRAM = 1;
1245   }
1246
1247 }
1248
1249 //===----------------------------------------------------------------------===//
1250 // R700 Only instructions
1251 //===----------------------------------------------------------------------===//
1252
1253 let Predicates = [isR700] in {
1254   def SIN_r700 : SIN_Common<0x6E>;
1255   def COS_r700 : COS_Common<0x6F>;
1256 }
1257
1258 //===----------------------------------------------------------------------===//
1259 // Evergreen / Cayman store instructions
1260 //===----------------------------------------------------------------------===//
1261
1262 let Predicates = [isEGorCayman] in {
1263
1264 class CF_MEM_RAT_CACHELESS <bits<6> rat_inst, bits<4> rat_id, bits<4> mask, dag ins,
1265                            string name, list<dag> pattern>
1266     : EG_CF_RAT <0x57, rat_inst, rat_id, mask, (outs), ins,
1267                  "MEM_RAT_CACHELESS "#name, pattern>;
1268
1269 class CF_MEM_RAT <bits<6> rat_inst, bits<4> rat_id, dag ins, string name,
1270                   list<dag> pattern>
1271     : EG_CF_RAT <0x56, rat_inst, rat_id, 0xf /* mask */, (outs), ins,
1272                  "MEM_RAT "#name, pattern>;
1273
1274 def RAT_MSKOR : CF_MEM_RAT <0x11, 0,
1275   (ins R600_Reg128:$rw_gpr, R600_TReg32_X:$index_gpr),
1276   "MSKOR $rw_gpr.XW, $index_gpr",
1277   [(mskor_global v4i32:$rw_gpr, i32:$index_gpr)]
1278 > {
1279   let eop = 0;
1280 }
1281
1282 } // End Predicates = [isEGorCayman]
1283
1284
1285 //===----------------------------------------------------------------------===//
1286 // Evergreen Only instructions
1287 //===----------------------------------------------------------------------===//
1288
1289 let Predicates = [isEG] in {
1290
1291 def RECIP_IEEE_eg : RECIP_IEEE_Common<0x86>;
1292 defm DIV_eg : DIV_Common<RECIP_IEEE_eg>;
1293
1294 def MULLO_INT_eg : MULLO_INT_Common<0x8F>;
1295 def MULHI_INT_eg : MULHI_INT_Common<0x90>;
1296 def MULLO_UINT_eg : MULLO_UINT_Common<0x91>;
1297 def MULHI_UINT_eg : MULHI_UINT_Common<0x92>;
1298 def RECIP_UINT_eg : RECIP_UINT_Common<0x94>;
1299 def RECIPSQRT_CLAMPED_eg : RECIPSQRT_CLAMPED_Common<0x87>;
1300 def EXP_IEEE_eg : EXP_IEEE_Common<0x81>;
1301 def LOG_IEEE_eg : LOG_IEEE_Common<0x83>;
1302 def RECIP_CLAMPED_eg : RECIP_CLAMPED_Common<0x84>;
1303 def RECIPSQRT_IEEE_eg : RECIPSQRT_IEEE_Common<0x89>;
1304 def SIN_eg : SIN_Common<0x8D>;
1305 def COS_eg : COS_Common<0x8E>;
1306
1307 def : POW_Common <LOG_IEEE_eg, EXP_IEEE_eg, MUL>;
1308 def : Pat<(fsqrt f32:$src), (MUL $src, (RECIPSQRT_CLAMPED_eg $src))>;
1309
1310 //===----------------------------------------------------------------------===//
1311 // Memory read/write instructions
1312 //===----------------------------------------------------------------------===//
1313
1314 let usesCustomInserter = 1 in {
1315
1316 // 32-bit store
1317 def RAT_WRITE_CACHELESS_32_eg : CF_MEM_RAT_CACHELESS <0x2, 0, 0x1,
1318   (ins R600_TReg32_X:$rw_gpr, R600_TReg32_X:$index_gpr, InstFlag:$eop),
1319   "STORE_RAW $rw_gpr, $index_gpr, $eop",
1320   [(global_store i32:$rw_gpr, i32:$index_gpr)]
1321 >;
1322
1323 // 64-bit store
1324 def RAT_WRITE_CACHELESS_64_eg : CF_MEM_RAT_CACHELESS <0x2, 0, 0x3,
1325   (ins R600_Reg64:$rw_gpr, R600_TReg32_X:$index_gpr, InstFlag:$eop),
1326   "STORE_RAW $rw_gpr.XY, $index_gpr, $eop",
1327   [(global_store v2i32:$rw_gpr, i32:$index_gpr)]
1328 >;
1329
1330 //128-bit store
1331 def RAT_WRITE_CACHELESS_128_eg : CF_MEM_RAT_CACHELESS <0x2, 0, 0xf,
1332   (ins R600_Reg128:$rw_gpr, R600_TReg32_X:$index_gpr, InstFlag:$eop),
1333   "STORE_RAW $rw_gpr.XYZW, $index_gpr, $eop",
1334   [(global_store v4i32:$rw_gpr, i32:$index_gpr)]
1335 >;
1336
1337 } // End usesCustomInserter = 1
1338
1339 class VTX_READ_eg <string name, bits<8> buffer_id, dag outs, list<dag> pattern>
1340     : VTX_WORD0_eg, VTX_READ<name, buffer_id, outs, pattern> {
1341
1342   // Static fields
1343   let VC_INST = 0;
1344   let FETCH_TYPE = 2;
1345   let FETCH_WHOLE_QUAD = 0;
1346   let BUFFER_ID = buffer_id;
1347   let SRC_REL = 0;
1348   // XXX: We can infer this field based on the SRC_GPR.  This would allow us
1349   // to store vertex addresses in any channel, not just X.
1350   let SRC_SEL_X = 0;
1351
1352   let Inst{31-0} = Word0;
1353 }
1354
1355 class VTX_READ_8_eg <bits<8> buffer_id, list<dag> pattern>
1356     : VTX_READ_eg <"VTX_READ_8 $dst_gpr, $src_gpr", buffer_id,
1357                    (outs R600_TReg32_X:$dst_gpr), pattern> {
1358
1359   let MEGA_FETCH_COUNT = 1;
1360   let DST_SEL_X = 0;
1361   let DST_SEL_Y = 7;   // Masked
1362   let DST_SEL_Z = 7;   // Masked
1363   let DST_SEL_W = 7;   // Masked
1364   let DATA_FORMAT = 1; // FMT_8
1365 }
1366
1367 class VTX_READ_16_eg <bits<8> buffer_id, list<dag> pattern>
1368     : VTX_READ_eg <"VTX_READ_16 $dst_gpr, $src_gpr", buffer_id,
1369                    (outs R600_TReg32_X:$dst_gpr), pattern> {
1370   let MEGA_FETCH_COUNT = 2;
1371   let DST_SEL_X = 0;
1372   let DST_SEL_Y = 7;   // Masked
1373   let DST_SEL_Z = 7;   // Masked
1374   let DST_SEL_W = 7;   // Masked
1375   let DATA_FORMAT = 5; // FMT_16
1376
1377 }
1378
1379 class VTX_READ_32_eg <bits<8> buffer_id, list<dag> pattern>
1380     : VTX_READ_eg <"VTX_READ_32 $dst_gpr, $src_gpr", buffer_id,
1381                    (outs R600_TReg32_X:$dst_gpr), pattern> {
1382
1383   let MEGA_FETCH_COUNT = 4;
1384   let DST_SEL_X        = 0;
1385   let DST_SEL_Y        = 7;   // Masked
1386   let DST_SEL_Z        = 7;   // Masked
1387   let DST_SEL_W        = 7;   // Masked
1388   let DATA_FORMAT      = 0xD; // COLOR_32
1389
1390   // This is not really necessary, but there were some GPU hangs that appeared
1391   // to be caused by ALU instructions in the next instruction group that wrote
1392   // to the $src_gpr registers of the VTX_READ.
1393   // e.g.
1394   // %T3_X<def> = VTX_READ_PARAM_32_eg %T2_X<kill>, 24
1395   // %T2_X<def> = MOV %ZERO
1396   //Adding this constraint prevents this from happening.
1397   let Constraints = "$src_gpr.ptr = $dst_gpr";
1398 }
1399
1400 class VTX_READ_64_eg <bits<8> buffer_id, list<dag> pattern>
1401     : VTX_READ_eg <"VTX_READ_64 $dst_gpr.XY, $src_gpr", buffer_id,
1402                    (outs R600_Reg64:$dst_gpr), pattern> {
1403
1404   let MEGA_FETCH_COUNT = 8;
1405   let DST_SEL_X        = 0;
1406   let DST_SEL_Y        = 1;
1407   let DST_SEL_Z        = 7;
1408   let DST_SEL_W        = 7;
1409   let DATA_FORMAT      = 0x1D; // COLOR_32_32
1410 }
1411
1412 class VTX_READ_128_eg <bits<8> buffer_id, list<dag> pattern>
1413     : VTX_READ_eg <"VTX_READ_128 $dst_gpr.XYZW, $src_gpr", buffer_id,
1414                    (outs R600_Reg128:$dst_gpr), pattern> {
1415
1416   let MEGA_FETCH_COUNT = 16;
1417   let DST_SEL_X        =  0;
1418   let DST_SEL_Y        =  1;
1419   let DST_SEL_Z        =  2;
1420   let DST_SEL_W        =  3;
1421   let DATA_FORMAT      =  0x22; // COLOR_32_32_32_32
1422
1423   // XXX: Need to force VTX_READ_128 instructions to write to the same register
1424   // that holds its buffer address to avoid potential hangs.  We can't use
1425   // the same constraint as VTX_READ_32_eg, because the $src_gpr.ptr and $dst
1426   // registers are different sizes.
1427 }
1428
1429 //===----------------------------------------------------------------------===//
1430 // VTX Read from parameter memory space
1431 //===----------------------------------------------------------------------===//
1432
1433 def VTX_READ_PARAM_8_eg : VTX_READ_8_eg <0,
1434   [(set i32:$dst_gpr, (load_param_exti8 ADDRVTX_READ:$src_gpr))]
1435 >;
1436
1437 def VTX_READ_PARAM_16_eg : VTX_READ_16_eg <0,
1438   [(set i32:$dst_gpr, (load_param_exti16 ADDRVTX_READ:$src_gpr))]
1439 >;
1440
1441 def VTX_READ_PARAM_32_eg : VTX_READ_32_eg <0,
1442   [(set i32:$dst_gpr, (load_param ADDRVTX_READ:$src_gpr))]
1443 >;
1444
1445 def VTX_READ_PARAM_64_eg : VTX_READ_64_eg <0,
1446   [(set v2i32:$dst_gpr, (load_param ADDRVTX_READ:$src_gpr))]
1447 >;
1448
1449 def VTX_READ_PARAM_128_eg : VTX_READ_128_eg <0,
1450   [(set v4i32:$dst_gpr, (load_param ADDRVTX_READ:$src_gpr))]
1451 >;
1452
1453 //===----------------------------------------------------------------------===//
1454 // VTX Read from global memory space
1455 //===----------------------------------------------------------------------===//
1456
1457 // 8-bit reads
1458 def VTX_READ_GLOBAL_8_eg : VTX_READ_8_eg <1,
1459   [(set i32:$dst_gpr, (az_extloadi8_global ADDRVTX_READ:$src_gpr))]
1460 >;
1461
1462 def VTX_READ_GLOBAL_16_eg : VTX_READ_16_eg <1,
1463   [(set i32:$dst_gpr, (az_extloadi16_global ADDRVTX_READ:$src_gpr))]
1464 >;
1465
1466 // 32-bit reads
1467 def VTX_READ_GLOBAL_32_eg : VTX_READ_32_eg <1,
1468   [(set i32:$dst_gpr, (global_load ADDRVTX_READ:$src_gpr))]
1469 >;
1470
1471 // 64-bit reads
1472 def VTX_READ_GLOBAL_64_eg : VTX_READ_64_eg <1,
1473   [(set v2i32:$dst_gpr, (global_load ADDRVTX_READ:$src_gpr))]
1474 >;
1475
1476 // 128-bit reads
1477 def VTX_READ_GLOBAL_128_eg : VTX_READ_128_eg <1,
1478   [(set v4i32:$dst_gpr, (global_load ADDRVTX_READ:$src_gpr))]
1479 >;
1480
1481 } // End Predicates = [isEG]
1482
1483 //===----------------------------------------------------------------------===//
1484 // Evergreen / Cayman Instructions
1485 //===----------------------------------------------------------------------===//
1486
1487 let Predicates = [isEGorCayman] in {
1488
1489   // BFE_UINT - bit_extract, an optimization for mask and shift
1490   // Src0 = Input
1491   // Src1 = Offset
1492   // Src2 = Width
1493   //
1494   // bit_extract = (Input << (32 - Offset - Width)) >> (32 - Width)
1495   //
1496   // Example Usage:
1497   // (Offset, Width)
1498   //
1499   // (0, 8)           = (Input << 24) >> 24  = (Input &  0xff)       >> 0
1500   // (8, 8)           = (Input << 16) >> 24  = (Input &  0xffff)     >> 8
1501   // (16,8)           = (Input <<  8) >> 24  = (Input &  0xffffff)   >> 16
1502   // (24,8)           = (Input <<  0) >> 24  = (Input &  0xffffffff) >> 24
1503   def BFE_UINT_eg : R600_3OP <0x4, "BFE_UINT",
1504     [(set i32:$dst, (int_AMDIL_bit_extract_u32 i32:$src0, i32:$src1,
1505                                                i32:$src2))],
1506     VecALU
1507   >;
1508   def : BFEPattern <BFE_UINT_eg>;
1509
1510   def BFI_INT_eg : R600_3OP <0x06, "BFI_INT", [], VecALU>;
1511   defm : BFIPatterns <BFI_INT_eg>;
1512
1513   def MULADD_UINT24_eg : R600_3OP <0x10, "MULADD_UINT24",
1514     [(set i32:$dst, (add (mul U24:$src0, U24:$src1), i32:$src2))], VecALU
1515   >;
1516   def BIT_ALIGN_INT_eg : R600_3OP <0xC, "BIT_ALIGN_INT", [], VecALU>;
1517   def : ROTRPattern <BIT_ALIGN_INT_eg>;
1518
1519   def MULADD_eg : MULADD_Common<0x14>;
1520   def MULADD_IEEE_eg : MULADD_IEEE_Common<0x18>;
1521   def ASHR_eg : ASHR_Common<0x15>;
1522   def LSHR_eg : LSHR_Common<0x16>;
1523   def LSHL_eg : LSHL_Common<0x17>;
1524   def CNDE_eg : CNDE_Common<0x19>;
1525   def CNDGT_eg : CNDGT_Common<0x1A>;
1526   def CNDGE_eg : CNDGE_Common<0x1B>;
1527   def MUL_LIT_eg : MUL_LIT_Common<0x1F>;
1528   def LOG_CLAMPED_eg : LOG_CLAMPED_Common<0x82>;
1529   def MUL_UINT24_eg : R600_2OP <0xB5, "MUL_UINT24",
1530     [(set i32:$dst, (mul U24:$src0, U24:$src1))], VecALU
1531   >;
1532   def DOT4_eg : DOT4_Common<0xBE>;
1533   defm CUBE_eg : CUBE_Common<0xC0>;
1534
1535 let hasSideEffects = 1 in {
1536   def MOVA_INT_eg : R600_1OP <0xCC, "MOVA_INT", []>;
1537 }
1538
1539   def TGSI_LIT_Z_eg : TGSI_LIT_Z_Common<MUL_LIT_eg, LOG_CLAMPED_eg, EXP_IEEE_eg>;
1540
1541   def FLT_TO_INT_eg : FLT_TO_INT_Common<0x50> {
1542     let Pattern = [];
1543     let Itinerary = AnyALU;
1544   }
1545
1546   def INT_TO_FLT_eg : INT_TO_FLT_Common<0x9B>;
1547
1548   def FLT_TO_UINT_eg : FLT_TO_UINT_Common<0x9A> {
1549     let Pattern = [];
1550   }
1551
1552   def UINT_TO_FLT_eg : UINT_TO_FLT_Common<0x9C>;
1553
1554 def GROUP_BARRIER : InstR600 <
1555     (outs), (ins), "  GROUP_BARRIER", [(int_AMDGPU_barrier_local)], AnyALU>,
1556     R600ALU_Word0,
1557     R600ALU_Word1_OP2 <0x54> {
1558
1559   let dst = 0;
1560   let dst_rel = 0;
1561   let src0 = 0;
1562   let src0_rel = 0;
1563   let src0_neg = 0;
1564   let src0_abs = 0;
1565   let src1 = 0;
1566   let src1_rel = 0;
1567   let src1_neg = 0;
1568   let src1_abs = 0;
1569   let write = 0;
1570   let omod = 0;
1571   let clamp = 0;
1572   let last = 1;
1573   let bank_swizzle = 0;
1574   let pred_sel = 0;
1575   let update_exec_mask = 0;
1576   let update_pred = 0;
1577
1578   let Inst{31-0}  = Word0;
1579   let Inst{63-32} = Word1;
1580
1581   let ALUInst = 1;
1582 }
1583
1584 //===----------------------------------------------------------------------===//
1585 // LDS Instructions
1586 //===----------------------------------------------------------------------===//
1587 class R600_LDS  <bits<6> op, dag outs, dag ins, string asm,
1588                  list<dag> pattern = []> :
1589
1590     InstR600 <outs, ins, asm, pattern, XALU>,
1591     R600_ALU_LDS_Word0,
1592     R600LDS_Word1 {
1593
1594   bits<6>  offset = 0;
1595   let lds_op = op;
1596
1597   let Word1{27} = offset{0};
1598   let Word1{12} = offset{1};
1599   let Word1{28} = offset{2};
1600   let Word1{31} = offset{3};
1601   let Word0{12} = offset{4};
1602   let Word0{25} = offset{5};
1603
1604
1605   let Inst{31-0}  = Word0;
1606   let Inst{63-32} = Word1;
1607
1608   let ALUInst = 1;
1609   let HasNativeOperands = 1;
1610   let UseNamedOperandTable = 1;
1611 }
1612
1613 class R600_LDS_1A <bits<6> lds_op, string name, list<dag> pattern> : R600_LDS <
1614   lds_op,
1615   (outs R600_Reg32:$dst),
1616   (ins R600_Reg32:$src0, REL:$src0_rel, SEL:$src0_sel,
1617        LAST:$last, R600_Pred:$pred_sel,
1618        BANK_SWIZZLE:$bank_swizzle),
1619   "  "#name#" $last OQAP, $src0$src0_rel $pred_sel",
1620   pattern
1621   > {
1622
1623   let src1 = 0;
1624   let src1_rel = 0;
1625   let src2 = 0;
1626   let src2_rel = 0;
1627
1628   let Defs = [OQAP];
1629   let usesCustomInserter = 1;
1630   let LDS_1A = 1;
1631   let DisableEncoding = "$dst";
1632 }
1633
1634 class R600_LDS_1A1D <bits<6> lds_op, dag outs, string name, list<dag> pattern,
1635                      string dst =""> :
1636     R600_LDS <
1637   lds_op, outs,
1638   (ins R600_Reg32:$src0, REL:$src0_rel, SEL:$src0_sel,
1639        R600_Reg32:$src1, REL:$src1_rel, SEL:$src1_sel,
1640        LAST:$last, R600_Pred:$pred_sel,
1641        BANK_SWIZZLE:$bank_swizzle),
1642   "  "#name#" $last "#dst#"$src0$src0_rel, $src1$src1_rel, $pred_sel",
1643   pattern
1644   > {
1645
1646   field string BaseOp;
1647
1648   let src2 = 0;
1649   let src2_rel = 0;
1650   let LDS_1A1D = 1;
1651 }
1652
1653 class R600_LDS_1A1D_NORET <bits<6> lds_op, string name, list<dag> pattern> :
1654     R600_LDS_1A1D <lds_op, (outs), name, pattern> {
1655   let BaseOp = name;
1656 }
1657
1658 class R600_LDS_1A1D_RET <bits<6> lds_op, string name, list<dag> pattern> :
1659     R600_LDS_1A1D <lds_op,  (outs R600_Reg32:$dst), name##"_RET", pattern, "OQAP, "> {
1660
1661   let BaseOp = name;
1662   let usesCustomInserter = 1;
1663   let DisableEncoding = "$dst";
1664   let Defs = [OQAP];
1665 }
1666
1667 class R600_LDS_1A2D <bits<6> lds_op, string name, list<dag> pattern> :
1668     R600_LDS <
1669   lds_op,
1670   (outs),
1671   (ins R600_Reg32:$src0, REL:$src0_rel, SEL:$src0_sel,
1672        R600_Reg32:$src1, REL:$src1_rel, SEL:$src1_sel,
1673        R600_Reg32:$src2, REL:$src2_rel, SEL:$src2_sel,
1674        LAST:$last, R600_Pred:$pred_sel, BANK_SWIZZLE:$bank_swizzle),
1675   "  "#name# "$last $src0$src0_rel, $src1$src1_rel, $src2$src2_rel, $pred_sel",
1676   pattern> {
1677   let LDS_1A2D = 1;
1678 }
1679
1680 def LDS_ADD : R600_LDS_1A1D_NORET <0x0, "LDS_ADD", [] >;
1681 def LDS_SUB : R600_LDS_1A1D_NORET <0x1, "LDS_SUB", [] >;
1682 def LDS_WRITE : R600_LDS_1A1D_NORET <0xD, "LDS_WRITE",
1683   [(local_store (i32 R600_Reg32:$src1), R600_Reg32:$src0)]
1684 >;
1685 def LDS_BYTE_WRITE : R600_LDS_1A1D_NORET<0x12, "LDS_BYTE_WRITE",
1686   [(truncstorei8_local i32:$src1, i32:$src0)]
1687 >;
1688 def LDS_SHORT_WRITE : R600_LDS_1A1D_NORET<0x13, "LDS_SHORT_WRITE",
1689   [(truncstorei16_local i32:$src1, i32:$src0)]
1690 >;
1691 def LDS_ADD_RET : R600_LDS_1A1D_RET <0x20, "LDS_ADD",
1692   [(set i32:$dst, (atomic_load_add_local i32:$src0, i32:$src1))]
1693 >;
1694 def LDS_SUB_RET : R600_LDS_1A1D_RET <0x21, "LDS_SUB",
1695   [(set i32:$dst, (atomic_load_sub_local i32:$src0, i32:$src1))]
1696 >;
1697 def LDS_READ_RET : R600_LDS_1A <0x32, "LDS_READ_RET",
1698   [(set (i32 R600_Reg32:$dst), (local_load R600_Reg32:$src0))]
1699 >;
1700 def LDS_BYTE_READ_RET : R600_LDS_1A <0x36, "LDS_BYTE_READ_RET",
1701   [(set i32:$dst, (sextloadi8_local i32:$src0))]
1702 >;
1703 def LDS_UBYTE_READ_RET : R600_LDS_1A <0x37, "LDS_UBYTE_READ_RET",
1704   [(set i32:$dst, (az_extloadi8_local i32:$src0))]
1705 >;
1706 def LDS_SHORT_READ_RET : R600_LDS_1A <0x38, "LDS_SHORT_READ_RET",
1707   [(set i32:$dst, (sextloadi16_local i32:$src0))]
1708 >;
1709 def LDS_USHORT_READ_RET : R600_LDS_1A <0x39, "LDS_USHORT_READ_RET",
1710   [(set i32:$dst, (az_extloadi16_local i32:$src0))]
1711 >;
1712
1713   // TRUNC is used for the FLT_TO_INT instructions to work around a
1714   // perceived problem where the rounding modes are applied differently
1715   // depending on the instruction and the slot they are in.
1716   // See:
1717   // https://bugs.freedesktop.org/show_bug.cgi?id=50232
1718   // Mesa commit: a1a0974401c467cb86ef818f22df67c21774a38c
1719   //
1720   // XXX: Lowering SELECT_CC will sometimes generate fp_to_[su]int nodes,
1721   // which do not need to be truncated since the fp values are 0.0f or 1.0f.
1722   // We should look into handling these cases separately.
1723   def : Pat<(fp_to_sint f32:$src0), (FLT_TO_INT_eg (TRUNC $src0))>;
1724
1725   def : Pat<(fp_to_uint f32:$src0), (FLT_TO_UINT_eg (TRUNC $src0))>;
1726
1727   // SHA-256 Patterns
1728   def : SHA256MaPattern <BFI_INT_eg, XOR_INT>;
1729
1730   def EG_ExportSwz : ExportSwzInst {
1731     let Word1{19-16} = 0; // BURST_COUNT
1732     let Word1{20} = 0; // VALID_PIXEL_MODE
1733     let Word1{21} = eop;
1734     let Word1{29-22} = inst;
1735     let Word1{30} = 0; // MARK
1736     let Word1{31} = 1; // BARRIER
1737   }
1738   defm : ExportPattern<EG_ExportSwz, 83>;
1739
1740   def EG_ExportBuf : ExportBufInst {
1741     let Word1{19-16} = 0; // BURST_COUNT
1742     let Word1{20} = 0; // VALID_PIXEL_MODE
1743     let Word1{21} = eop;
1744     let Word1{29-22} = inst;
1745     let Word1{30} = 0; // MARK
1746     let Word1{31} = 1; // BARRIER
1747   }
1748   defm : SteamOutputExportPattern<EG_ExportBuf, 0x40, 0x41, 0x42, 0x43>;
1749
1750   def CF_TC_EG : CF_CLAUSE_EG<1, (ins i32imm:$ADDR, i32imm:$COUNT),
1751   "TEX $COUNT @$ADDR"> {
1752     let POP_COUNT = 0;
1753   }
1754   def CF_VC_EG : CF_CLAUSE_EG<2, (ins i32imm:$ADDR, i32imm:$COUNT),
1755   "VTX $COUNT @$ADDR"> {
1756     let POP_COUNT = 0;
1757   }
1758   def WHILE_LOOP_EG : CF_CLAUSE_EG<6, (ins i32imm:$ADDR),
1759   "LOOP_START_DX10 @$ADDR"> {
1760     let POP_COUNT = 0;
1761     let COUNT = 0;
1762   }
1763   def END_LOOP_EG : CF_CLAUSE_EG<5, (ins i32imm:$ADDR), "END_LOOP @$ADDR"> {
1764     let POP_COUNT = 0;
1765     let COUNT = 0;
1766   }
1767   def LOOP_BREAK_EG : CF_CLAUSE_EG<9, (ins i32imm:$ADDR),
1768   "LOOP_BREAK @$ADDR"> {
1769     let POP_COUNT = 0;
1770     let COUNT = 0;
1771   }
1772   def CF_CONTINUE_EG : CF_CLAUSE_EG<8, (ins i32imm:$ADDR),
1773   "CONTINUE @$ADDR"> {
1774     let POP_COUNT = 0;
1775     let COUNT = 0;
1776   }
1777   def CF_JUMP_EG : CF_CLAUSE_EG<10, (ins i32imm:$ADDR, i32imm:$POP_COUNT),
1778   "JUMP @$ADDR POP:$POP_COUNT"> {
1779     let COUNT = 0;
1780   }
1781   def CF_ELSE_EG : CF_CLAUSE_EG<13, (ins i32imm:$ADDR, i32imm:$POP_COUNT),
1782   "ELSE @$ADDR POP:$POP_COUNT"> {
1783     let COUNT = 0;
1784   }
1785   def CF_CALL_FS_EG : CF_CLAUSE_EG<19, (ins), "CALL_FS"> {
1786     let ADDR = 0;
1787     let COUNT = 0;
1788     let POP_COUNT = 0;
1789   }
1790   def POP_EG : CF_CLAUSE_EG<14, (ins i32imm:$ADDR, i32imm:$POP_COUNT),
1791   "POP @$ADDR POP:$POP_COUNT"> {
1792     let COUNT = 0;
1793   }
1794   def CF_END_EG :  CF_CLAUSE_EG<0, (ins), "CF_END"> {
1795     let COUNT = 0;
1796     let POP_COUNT = 0;
1797     let ADDR = 0;
1798     let END_OF_PROGRAM = 1;
1799   }
1800
1801 } // End Predicates = [isEGorCayman]
1802
1803 //===----------------------------------------------------------------------===//
1804 // Regist loads and stores - for indirect addressing
1805 //===----------------------------------------------------------------------===//
1806
1807 defm R600_ : RegisterLoadStore <R600_Reg32, FRAMEri, ADDRIndirect>;
1808
1809 //===----------------------------------------------------------------------===//
1810 // Cayman Instructions
1811 //===----------------------------------------------------------------------===//
1812
1813 let Predicates = [isCayman] in {
1814
1815 def MULADD_INT24_cm : R600_3OP <0x08, "MULADD_INT24",
1816   [(set i32:$dst, (add (mul I24:$src0, I24:$src1), i32:$src2))], VecALU
1817 >;
1818 def MUL_INT24_cm : R600_2OP <0x5B, "MUL_INT24",
1819   [(set i32:$dst, (mul I24:$src0, I24:$src1))], VecALU
1820 >;
1821
1822 let isVector = 1 in {
1823
1824 def RECIP_IEEE_cm : RECIP_IEEE_Common<0x86>;
1825
1826 def MULLO_INT_cm : MULLO_INT_Common<0x8F>;
1827 def MULHI_INT_cm : MULHI_INT_Common<0x90>;
1828 def MULLO_UINT_cm : MULLO_UINT_Common<0x91>;
1829 def MULHI_UINT_cm : MULHI_UINT_Common<0x92>;
1830 def RECIPSQRT_CLAMPED_cm : RECIPSQRT_CLAMPED_Common<0x87>;
1831 def EXP_IEEE_cm : EXP_IEEE_Common<0x81>;
1832 def LOG_IEEE_cm : LOG_IEEE_Common<0x83>;
1833 def RECIP_CLAMPED_cm : RECIP_CLAMPED_Common<0x84>;
1834 def RECIPSQRT_IEEE_cm : RECIPSQRT_IEEE_Common<0x89>;
1835 def SIN_cm : SIN_Common<0x8D>;
1836 def COS_cm : COS_Common<0x8E>;
1837 } // End isVector = 1
1838
1839 def : POW_Common <LOG_IEEE_cm, EXP_IEEE_cm, MUL>;
1840
1841 defm DIV_cm : DIV_Common<RECIP_IEEE_cm>;
1842
1843 // RECIP_UINT emulation for Cayman
1844 // The multiplication scales from [0,1] to the unsigned integer range
1845 def : Pat <
1846   (AMDGPUurecip i32:$src0),
1847   (FLT_TO_UINT_eg (MUL_IEEE (RECIP_IEEE_cm (UINT_TO_FLT_eg $src0)),
1848                             (MOV_IMM_I32 CONST.FP_UINT_MAX_PLUS_1)))
1849 >;
1850
1851   def CF_END_CM : CF_CLAUSE_EG<32, (ins), "CF_END"> {
1852     let ADDR = 0;
1853     let POP_COUNT = 0;
1854     let COUNT = 0;
1855   }
1856
1857 def : Pat<(fsqrt f32:$src), (MUL R600_Reg32:$src, (RECIPSQRT_CLAMPED_cm $src))>;
1858
1859 class RAT_STORE_DWORD <RegisterClass rc, ValueType vt, bits<4> mask> :
1860   CF_MEM_RAT_CACHELESS <0x14, 0, mask,
1861                         (ins rc:$rw_gpr, R600_TReg32_X:$index_gpr),
1862                         "STORE_DWORD $rw_gpr, $index_gpr",
1863                         [(global_store vt:$rw_gpr, i32:$index_gpr)]> {
1864   let eop = 0; // This bit is not used on Cayman.
1865 }
1866
1867 def RAT_STORE_DWORD32 : RAT_STORE_DWORD <R600_TReg32_X, i32, 0x1>;
1868 def RAT_STORE_DWORD64 : RAT_STORE_DWORD <R600_Reg64, v2i32, 0x3>;
1869 def RAT_STORE_DWORD128 : RAT_STORE_DWORD <R600_Reg128, v4i32, 0xf>;
1870
1871 class VTX_READ_cm <string name, bits<8> buffer_id, dag outs, list<dag> pattern>
1872     : VTX_WORD0_cm, VTX_READ<name, buffer_id, outs, pattern> {
1873
1874   // Static fields
1875   let VC_INST = 0;
1876   let FETCH_TYPE = 2;
1877   let FETCH_WHOLE_QUAD = 0;
1878   let BUFFER_ID = buffer_id;
1879   let SRC_REL = 0;
1880   // XXX: We can infer this field based on the SRC_GPR.  This would allow us
1881   // to store vertex addresses in any channel, not just X.
1882   let SRC_SEL_X = 0;
1883   let SRC_SEL_Y = 0;
1884   let STRUCTURED_READ = 0;
1885   let LDS_REQ = 0;
1886   let COALESCED_READ = 0;
1887
1888   let Inst{31-0} = Word0;
1889 }
1890
1891 class VTX_READ_8_cm <bits<8> buffer_id, list<dag> pattern>
1892     : VTX_READ_cm <"VTX_READ_8 $dst_gpr, $src_gpr", buffer_id,
1893                    (outs R600_TReg32_X:$dst_gpr), pattern> {
1894
1895   let DST_SEL_X = 0;
1896   let DST_SEL_Y = 7;   // Masked
1897   let DST_SEL_Z = 7;   // Masked
1898   let DST_SEL_W = 7;   // Masked
1899   let DATA_FORMAT = 1; // FMT_8
1900 }
1901
1902 class VTX_READ_16_cm <bits<8> buffer_id, list<dag> pattern>
1903     : VTX_READ_cm <"VTX_READ_16 $dst_gpr, $src_gpr", buffer_id,
1904                    (outs R600_TReg32_X:$dst_gpr), pattern> {
1905   let DST_SEL_X = 0;
1906   let DST_SEL_Y = 7;   // Masked
1907   let DST_SEL_Z = 7;   // Masked
1908   let DST_SEL_W = 7;   // Masked
1909   let DATA_FORMAT = 5; // FMT_16
1910
1911 }
1912
1913 class VTX_READ_32_cm <bits<8> buffer_id, list<dag> pattern>
1914     : VTX_READ_cm <"VTX_READ_32 $dst_gpr, $src_gpr", buffer_id,
1915                    (outs R600_TReg32_X:$dst_gpr), pattern> {
1916
1917   let DST_SEL_X        = 0;
1918   let DST_SEL_Y        = 7;   // Masked
1919   let DST_SEL_Z        = 7;   // Masked
1920   let DST_SEL_W        = 7;   // Masked
1921   let DATA_FORMAT      = 0xD; // COLOR_32
1922
1923   // This is not really necessary, but there were some GPU hangs that appeared
1924   // to be caused by ALU instructions in the next instruction group that wrote
1925   // to the $src_gpr registers of the VTX_READ.
1926   // e.g.
1927   // %T3_X<def> = VTX_READ_PARAM_32_eg %T2_X<kill>, 24
1928   // %T2_X<def> = MOV %ZERO
1929   //Adding this constraint prevents this from happening.
1930   let Constraints = "$src_gpr.ptr = $dst_gpr";
1931 }
1932
1933 class VTX_READ_64_cm <bits<8> buffer_id, list<dag> pattern>
1934     : VTX_READ_cm <"VTX_READ_64 $dst_gpr, $src_gpr", buffer_id,
1935                    (outs R600_Reg64:$dst_gpr), pattern> {
1936
1937   let DST_SEL_X        = 0;
1938   let DST_SEL_Y        = 1;
1939   let DST_SEL_Z        = 7;
1940   let DST_SEL_W        = 7;
1941   let DATA_FORMAT      = 0x1D; // COLOR_32_32
1942 }
1943
1944 class VTX_READ_128_cm <bits<8> buffer_id, list<dag> pattern>
1945     : VTX_READ_cm <"VTX_READ_128 $dst_gpr.XYZW, $src_gpr", buffer_id,
1946                    (outs R600_Reg128:$dst_gpr), pattern> {
1947
1948   let DST_SEL_X        =  0;
1949   let DST_SEL_Y        =  1;
1950   let DST_SEL_Z        =  2;
1951   let DST_SEL_W        =  3;
1952   let DATA_FORMAT      =  0x22; // COLOR_32_32_32_32
1953
1954   // XXX: Need to force VTX_READ_128 instructions to write to the same register
1955   // that holds its buffer address to avoid potential hangs.  We can't use
1956   // the same constraint as VTX_READ_32_eg, because the $src_gpr.ptr and $dst
1957   // registers are different sizes.
1958 }
1959
1960 //===----------------------------------------------------------------------===//
1961 // VTX Read from parameter memory space
1962 //===----------------------------------------------------------------------===//
1963 def VTX_READ_PARAM_8_cm : VTX_READ_8_cm <0,
1964   [(set i32:$dst_gpr, (load_param_exti8 ADDRVTX_READ:$src_gpr))]
1965 >;
1966
1967 def VTX_READ_PARAM_16_cm : VTX_READ_16_cm <0,
1968   [(set i32:$dst_gpr, (load_param_exti16 ADDRVTX_READ:$src_gpr))]
1969 >;
1970
1971 def VTX_READ_PARAM_32_cm : VTX_READ_32_cm <0,
1972   [(set i32:$dst_gpr, (load_param ADDRVTX_READ:$src_gpr))]
1973 >;
1974
1975 def VTX_READ_PARAM_64_cm : VTX_READ_64_cm <0,
1976   [(set v2i32:$dst_gpr, (load_param ADDRVTX_READ:$src_gpr))]
1977 >;
1978
1979 def VTX_READ_PARAM_128_cm : VTX_READ_128_cm <0,
1980   [(set v4i32:$dst_gpr, (load_param ADDRVTX_READ:$src_gpr))]
1981 >;
1982
1983 //===----------------------------------------------------------------------===//
1984 // VTX Read from global memory space
1985 //===----------------------------------------------------------------------===//
1986
1987 // 8-bit reads
1988 def VTX_READ_GLOBAL_8_cm : VTX_READ_8_cm <1,
1989   [(set i32:$dst_gpr, (az_extloadi8_global ADDRVTX_READ:$src_gpr))]
1990 >;
1991
1992 def VTX_READ_GLOBAL_16_cm : VTX_READ_16_cm <1,
1993   [(set i32:$dst_gpr, (az_extloadi16_global ADDRVTX_READ:$src_gpr))]
1994 >;
1995
1996 // 32-bit reads
1997 def VTX_READ_GLOBAL_32_cm : VTX_READ_32_cm <1,
1998   [(set i32:$dst_gpr, (global_load ADDRVTX_READ:$src_gpr))]
1999 >;
2000
2001 // 64-bit reads
2002 def VTX_READ_GLOBAL_64_cm : VTX_READ_64_cm <1,
2003   [(set v2i32:$dst_gpr, (global_load ADDRVTX_READ:$src_gpr))]
2004 >;
2005
2006 // 128-bit reads
2007 def VTX_READ_GLOBAL_128_cm : VTX_READ_128_cm <1,
2008   [(set v4i32:$dst_gpr, (global_load ADDRVTX_READ:$src_gpr))]
2009 >;
2010
2011 } // End isCayman
2012
2013 //===----------------------------------------------------------------------===//
2014 // Branch Instructions
2015 //===----------------------------------------------------------------------===//
2016
2017
2018 def IF_PREDICATE_SET  : ILFormat<(outs), (ins GPRI32:$src),
2019   "IF_PREDICATE_SET $src", []>;
2020
2021 //===----------------------------------------------------------------------===//
2022 // Pseudo instructions
2023 //===----------------------------------------------------------------------===//
2024
2025 let isPseudo = 1 in {
2026
2027 def PRED_X : InstR600 <
2028   (outs R600_Predicate_Bit:$dst),
2029   (ins R600_Reg32:$src0, i32imm:$src1, i32imm:$flags),
2030   "", [], NullALU> {
2031   let FlagOperandIdx = 3;
2032 }
2033
2034 let isTerminator = 1, isBranch = 1 in {
2035 def JUMP_COND : InstR600 <
2036           (outs),
2037           (ins brtarget:$target, R600_Predicate_Bit:$p),
2038           "JUMP $target ($p)",
2039           [], AnyALU
2040   >;
2041
2042 def JUMP : InstR600 <
2043           (outs),
2044           (ins brtarget:$target),
2045           "JUMP $target",
2046           [], AnyALU
2047   >
2048 {
2049   let isPredicable = 1;
2050   let isBarrier = 1;
2051 }
2052
2053 }  // End isTerminator = 1, isBranch = 1
2054
2055 let usesCustomInserter = 1 in {
2056
2057 let mayLoad = 0, mayStore = 0, hasSideEffects = 1 in {
2058
2059 def MASK_WRITE : AMDGPUShaderInst <
2060     (outs),
2061     (ins R600_Reg32:$src),
2062     "MASK_WRITE $src",
2063     []
2064 >;
2065
2066 } // End mayLoad = 0, mayStore = 0, hasSideEffects = 1
2067
2068
2069 def TXD: InstR600 <
2070   (outs R600_Reg128:$dst),
2071   (ins R600_Reg128:$src0, R600_Reg128:$src1, R600_Reg128:$src2,
2072        i32imm:$resourceId, i32imm:$samplerId, i32imm:$textureTarget),
2073   "TXD $dst, $src0, $src1, $src2, $resourceId, $samplerId, $textureTarget",
2074   [(set v4f32:$dst, (int_AMDGPU_txd v4f32:$src0, v4f32:$src1, v4f32:$src2,
2075                      imm:$resourceId, imm:$samplerId, imm:$textureTarget))],
2076   NullALU > {
2077   let TEXInst = 1;
2078 }
2079
2080 def TXD_SHADOW: InstR600 <
2081   (outs R600_Reg128:$dst),
2082   (ins R600_Reg128:$src0, R600_Reg128:$src1, R600_Reg128:$src2,
2083        i32imm:$resourceId, i32imm:$samplerId, i32imm:$textureTarget),
2084   "TXD_SHADOW $dst, $src0, $src1, $src2, $resourceId, $samplerId, $textureTarget",
2085   [(set v4f32:$dst, (int_AMDGPU_txd v4f32:$src0, v4f32:$src1, v4f32:$src2,
2086         imm:$resourceId, imm:$samplerId, TEX_SHADOW:$textureTarget))],
2087    NullALU
2088 > {
2089   let TEXInst = 1;
2090 }
2091 } // End isPseudo = 1
2092 } // End usesCustomInserter = 1
2093
2094 def CLAMP_R600 :  CLAMP <R600_Reg32>;
2095 def FABS_R600 : FABS<R600_Reg32>;
2096 def FNEG_R600 : FNEG<R600_Reg32>;
2097
2098 //===---------------------------------------------------------------------===//
2099 // Return instruction
2100 //===---------------------------------------------------------------------===//
2101 let isTerminator = 1, isReturn = 1, hasCtrlDep = 1,
2102     usesCustomInserter = 1 in {
2103   def RETURN          : ILFormat<(outs), (ins variable_ops),
2104       "RETURN", [(IL_retflag)]>;
2105 }
2106
2107
2108 //===----------------------------------------------------------------------===//
2109 // Constant Buffer Addressing Support
2110 //===----------------------------------------------------------------------===//
2111
2112 let usesCustomInserter = 1, isCodeGenOnly = 1, isPseudo = 1, Namespace = "AMDGPU"  in {
2113 def CONST_COPY : Instruction {
2114   let OutOperandList = (outs R600_Reg32:$dst);
2115   let InOperandList = (ins i32imm:$src);
2116   let Pattern =
2117       [(set R600_Reg32:$dst, (CONST_ADDRESS ADDRGA_CONST_OFFSET:$src))];
2118   let AsmString = "CONST_COPY";
2119   let neverHasSideEffects = 1;
2120   let isAsCheapAsAMove = 1;
2121   let Itinerary = NullALU;
2122 }
2123 } // end usesCustomInserter = 1, isCodeGenOnly = 1, isPseudo = 1, Namespace = "AMDGPU"
2124
2125 def TEX_VTX_CONSTBUF :
2126   InstR600ISA <(outs R600_Reg128:$dst), (ins MEMxi:$ptr, i32imm:$BUFFER_ID), "VTX_READ_eg $dst, $ptr",
2127       [(set v4i32:$dst, (CONST_ADDRESS ADDRGA_VAR_OFFSET:$ptr, (i32 imm:$BUFFER_ID)))]>,
2128   VTX_WORD1_GPR, VTX_WORD0_eg {
2129
2130   let VC_INST = 0;
2131   let FETCH_TYPE = 2;
2132   let FETCH_WHOLE_QUAD = 0;
2133   let SRC_REL = 0;
2134   let SRC_SEL_X = 0;
2135   let DST_REL = 0;
2136   let USE_CONST_FIELDS = 0;
2137   let NUM_FORMAT_ALL = 2;
2138   let FORMAT_COMP_ALL = 1;
2139   let SRF_MODE_ALL = 1;
2140   let MEGA_FETCH_COUNT = 16;
2141   let DST_SEL_X        = 0;
2142   let DST_SEL_Y        = 1;
2143   let DST_SEL_Z        = 2;
2144   let DST_SEL_W        = 3;
2145   let DATA_FORMAT      = 35;
2146
2147   let Inst{31-0} = Word0;
2148   let Inst{63-32} = Word1;
2149
2150 // LLVM can only encode 64-bit instructions, so these fields are manually
2151 // encoded in R600CodeEmitter
2152 //
2153 // bits<16> OFFSET;
2154 // bits<2>  ENDIAN_SWAP = 0;
2155 // bits<1>  CONST_BUF_NO_STRIDE = 0;
2156 // bits<1>  MEGA_FETCH = 0;
2157 // bits<1>  ALT_CONST = 0;
2158 // bits<2>  BUFFER_INDEX_MODE = 0;
2159
2160
2161
2162 // VTX_WORD2 (LLVM can only encode 64-bit instructions, so WORD2 encoding
2163 // is done in R600CodeEmitter
2164 //
2165 // Inst{79-64} = OFFSET;
2166 // Inst{81-80} = ENDIAN_SWAP;
2167 // Inst{82}    = CONST_BUF_NO_STRIDE;
2168 // Inst{83}    = MEGA_FETCH;
2169 // Inst{84}    = ALT_CONST;
2170 // Inst{86-85} = BUFFER_INDEX_MODE;
2171 // Inst{95-86} = 0; Reserved
2172
2173 // VTX_WORD3 (Padding)
2174 //
2175 // Inst{127-96} = 0;
2176   let VTXInst = 1;
2177 }
2178
2179 def TEX_VTX_TEXBUF:
2180   InstR600ISA <(outs R600_Reg128:$dst), (ins MEMxi:$ptr, i32imm:$BUFFER_ID), "TEX_VTX_EXPLICIT_READ $dst, $ptr",
2181       [(set v4f32:$dst, (int_R600_load_texbuf ADDRGA_VAR_OFFSET:$ptr, imm:$BUFFER_ID))]>,
2182 VTX_WORD1_GPR, VTX_WORD0_eg {
2183
2184 let VC_INST = 0;
2185 let FETCH_TYPE = 2;
2186 let FETCH_WHOLE_QUAD = 0;
2187 let SRC_REL = 0;
2188 let SRC_SEL_X = 0;
2189 let DST_REL = 0;
2190 let USE_CONST_FIELDS = 1;
2191 let NUM_FORMAT_ALL = 0;
2192 let FORMAT_COMP_ALL = 0;
2193 let SRF_MODE_ALL = 1;
2194 let MEGA_FETCH_COUNT = 16;
2195 let DST_SEL_X        = 0;
2196 let DST_SEL_Y        = 1;
2197 let DST_SEL_Z        = 2;
2198 let DST_SEL_W        = 3;
2199 let DATA_FORMAT      = 0;
2200
2201 let Inst{31-0} = Word0;
2202 let Inst{63-32} = Word1;
2203
2204 // LLVM can only encode 64-bit instructions, so these fields are manually
2205 // encoded in R600CodeEmitter
2206 //
2207 // bits<16> OFFSET;
2208 // bits<2>  ENDIAN_SWAP = 0;
2209 // bits<1>  CONST_BUF_NO_STRIDE = 0;
2210 // bits<1>  MEGA_FETCH = 0;
2211 // bits<1>  ALT_CONST = 0;
2212 // bits<2>  BUFFER_INDEX_MODE = 0;
2213
2214
2215
2216 // VTX_WORD2 (LLVM can only encode 64-bit instructions, so WORD2 encoding
2217 // is done in R600CodeEmitter
2218 //
2219 // Inst{79-64} = OFFSET;
2220 // Inst{81-80} = ENDIAN_SWAP;
2221 // Inst{82}    = CONST_BUF_NO_STRIDE;
2222 // Inst{83}    = MEGA_FETCH;
2223 // Inst{84}    = ALT_CONST;
2224 // Inst{86-85} = BUFFER_INDEX_MODE;
2225 // Inst{95-86} = 0; Reserved
2226
2227 // VTX_WORD3 (Padding)
2228 //
2229 // Inst{127-96} = 0;
2230   let VTXInst = 1;
2231 }
2232
2233
2234
2235 //===--------------------------------------------------------------------===//
2236 // Instructions support
2237 //===--------------------------------------------------------------------===//
2238 //===---------------------------------------------------------------------===//
2239 // Custom Inserter for Branches and returns, this eventually will be a
2240 // seperate pass
2241 //===---------------------------------------------------------------------===//
2242 let isTerminator = 1, usesCustomInserter = 1, isBranch = 1, isBarrier = 1 in {
2243   def BRANCH : ILFormat<(outs), (ins brtarget:$target),
2244       "; Pseudo unconditional branch instruction",
2245       [(br bb:$target)]>;
2246   defm BRANCH_COND : BranchConditional<IL_brcond, R600_Reg32, R600_Reg32>;
2247 }
2248
2249 //===---------------------------------------------------------------------===//
2250 // Flow and Program control Instructions
2251 //===---------------------------------------------------------------------===//
2252 let isTerminator=1 in {
2253   def SWITCH      : ILFormat< (outs), (ins GPRI32:$src),
2254   !strconcat("SWITCH", " $src"), []>;
2255   def CASE        : ILFormat< (outs), (ins GPRI32:$src),
2256       !strconcat("CASE", " $src"), []>;
2257   def BREAK       : ILFormat< (outs), (ins),
2258       "BREAK", []>;
2259   def CONTINUE    : ILFormat< (outs), (ins),
2260       "CONTINUE", []>;
2261   def DEFAULT     : ILFormat< (outs), (ins),
2262       "DEFAULT", []>;
2263   def ELSE        : ILFormat< (outs), (ins),
2264       "ELSE", []>;
2265   def ENDSWITCH   : ILFormat< (outs), (ins),
2266       "ENDSWITCH", []>;
2267   def ENDMAIN     : ILFormat< (outs), (ins),
2268       "ENDMAIN", []>;
2269   def END         : ILFormat< (outs), (ins),
2270       "END", []>;
2271   def ENDFUNC     : ILFormat< (outs), (ins),
2272       "ENDFUNC", []>;
2273   def ENDIF       : ILFormat< (outs), (ins),
2274       "ENDIF", []>;
2275   def WHILELOOP   : ILFormat< (outs), (ins),
2276       "WHILE", []>;
2277   def ENDLOOP     : ILFormat< (outs), (ins),
2278       "ENDLOOP", []>;
2279   def FUNC        : ILFormat< (outs), (ins),
2280       "FUNC", []>;
2281   def RETDYN      : ILFormat< (outs), (ins),
2282       "RET_DYN", []>;
2283   // This opcode has custom swizzle pattern encoded in Swizzle Encoder
2284   defm IF_LOGICALNZ  : BranchInstr<"IF_LOGICALNZ">;
2285   // This opcode has custom swizzle pattern encoded in Swizzle Encoder
2286   defm IF_LOGICALZ   : BranchInstr<"IF_LOGICALZ">;
2287   // This opcode has custom swizzle pattern encoded in Swizzle Encoder
2288   defm BREAK_LOGICALNZ : BranchInstr<"BREAK_LOGICALNZ">;
2289   // This opcode has custom swizzle pattern encoded in Swizzle Encoder
2290   defm BREAK_LOGICALZ : BranchInstr<"BREAK_LOGICALZ">;
2291   // This opcode has custom swizzle pattern encoded in Swizzle Encoder
2292   defm CONTINUE_LOGICALNZ : BranchInstr<"CONTINUE_LOGICALNZ">;
2293   // This opcode has custom swizzle pattern encoded in Swizzle Encoder
2294   defm CONTINUE_LOGICALZ : BranchInstr<"CONTINUE_LOGICALZ">;
2295   defm IFC         : BranchInstr2<"IFC">;
2296   defm BREAKC      : BranchInstr2<"BREAKC">;
2297   defm CONTINUEC   : BranchInstr2<"CONTINUEC">;
2298 }
2299
2300 //===----------------------------------------------------------------------===//
2301 // ISel Patterns
2302 //===----------------------------------------------------------------------===//
2303
2304 // CND*_INT Pattterns for f32 True / False values
2305
2306 class CND_INT_f32 <InstR600 cnd, CondCode cc> : Pat <
2307   (selectcc i32:$src0, 0, f32:$src1, f32:$src2, cc),
2308   (cnd $src0, $src1, $src2)
2309 >;
2310
2311 def : CND_INT_f32 <CNDE_INT,  SETEQ>;
2312 def : CND_INT_f32 <CNDGT_INT, SETGT>;
2313 def : CND_INT_f32 <CNDGE_INT, SETGE>;
2314
2315 //CNDGE_INT extra pattern
2316 def : Pat <
2317   (selectcc i32:$src0, -1, i32:$src1, i32:$src2, COND_GT),
2318   (CNDGE_INT $src0, $src1, $src2)
2319 >;
2320
2321 // KIL Patterns
2322 def KILP : Pat <
2323   (int_AMDGPU_kilp),
2324   (MASK_WRITE (KILLGT (f32 ONE), (f32 ZERO)))
2325 >;
2326
2327 def KIL : Pat <
2328   (int_AMDGPU_kill f32:$src0),
2329   (MASK_WRITE (KILLGT (f32 ZERO), $src0))
2330 >;
2331
2332 def : Extract_Element <f32, v4f32, 0, sub0>;
2333 def : Extract_Element <f32, v4f32, 1, sub1>;
2334 def : Extract_Element <f32, v4f32, 2, sub2>;
2335 def : Extract_Element <f32, v4f32, 3, sub3>;
2336
2337 def : Insert_Element <f32, v4f32, 0, sub0>;
2338 def : Insert_Element <f32, v4f32, 1, sub1>;
2339 def : Insert_Element <f32, v4f32, 2, sub2>;
2340 def : Insert_Element <f32, v4f32, 3, sub3>;
2341
2342 def : Extract_Element <i32, v4i32, 0, sub0>;
2343 def : Extract_Element <i32, v4i32, 1, sub1>;
2344 def : Extract_Element <i32, v4i32, 2, sub2>;
2345 def : Extract_Element <i32, v4i32, 3, sub3>;
2346
2347 def : Insert_Element <i32, v4i32, 0, sub0>;
2348 def : Insert_Element <i32, v4i32, 1, sub1>;
2349 def : Insert_Element <i32, v4i32, 2, sub2>;
2350 def : Insert_Element <i32, v4i32, 3, sub3>;
2351
2352 def : Vector4_Build <v4f32, f32>;
2353 def : Vector4_Build <v4i32, i32>;
2354
2355 def : Extract_Element <f32, v2f32, 0, sub0>;
2356 def : Extract_Element <f32, v2f32, 1, sub1>;
2357
2358 def : Insert_Element <f32, v2f32, 0, sub0>;
2359 def : Insert_Element <f32, v2f32, 1, sub1>;
2360
2361 def : Extract_Element <i32, v2i32, 0, sub0>;
2362 def : Extract_Element <i32, v2i32, 1, sub1>;
2363
2364 def : Insert_Element <i32, v2i32, 0, sub0>;
2365 def : Insert_Element <i32, v2i32, 1, sub1>;
2366
2367 // bitconvert patterns
2368
2369 def : BitConvert <i32, f32, R600_Reg32>;
2370 def : BitConvert <f32, i32, R600_Reg32>;
2371 def : BitConvert <v2f32, v2i32, R600_Reg64>;
2372 def : BitConvert <v2i32, v2f32, R600_Reg64>;
2373 def : BitConvert <v4f32, v4i32, R600_Reg128>;
2374 def : BitConvert <v4i32, v4f32, R600_Reg128>;
2375
2376 // DWORDADDR pattern
2377 def : DwordAddrPat  <i32, R600_Reg32>;
2378
2379 } // End isR600toCayman Predicate
2380
2381 def getLDSNoRetOp : InstrMapping {
2382   let FilterClass = "R600_LDS_1A1D";
2383   let RowFields = ["BaseOp"];
2384   let ColFields = ["DisableEncoding"];
2385   let KeyCol = ["$dst"];
2386   let ValueCols = [[""""]];
2387 }