lib/Target/R600/R600Instructions.td

   1 //===-- R600Instructions.td - R600 Instruction defs  -------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // R600 Tablegen instruction definitions
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 include "R600Intrinsics.td"
  15 include "R600InstrFormats.td"
  16
  17 class InstR600ISA <dag outs, dag ins, string asm, list<dag> pattern> :
  18     InstR600 <outs, ins, asm, pattern, NullALU> {
  19
  20   let Namespace = "AMDGPU";
  21 }
  22
  23 def MEMxi : Operand<iPTR> {
  24   let MIOperandInfo = (ops R600_TReg32_X:$ptr, i32imm:$index);
  25   let PrintMethod = "printMemOperand";
  26 }
  27
  28 def MEMrr : Operand<iPTR> {
  29   let MIOperandInfo = (ops R600_Reg32:$ptr, R600_Reg32:$index);
  30 }
  31
  32 // Operands for non-registers
  33
  34 class InstFlag<string PM = "printOperand", int Default = 0>
  35     : OperandWithDefaultOps <i32, (ops (i32 Default))> {
  36   let PrintMethod = PM;
  37 }
  38
  39 // src_sel for ALU src operands, see also ALU_CONST, ALU_PARAM registers
  40 def SEL : OperandWithDefaultOps <i32, (ops (i32 -1))> {
  41   let PrintMethod = "printSel";
  42 }
  43 def BANK_SWIZZLE : OperandWithDefaultOps <i32, (ops (i32 0))> {
  44   let PrintMethod = "printBankSwizzle";
  45 }
  46
  47 def LITERAL : InstFlag<"printLiteral">;
  48
  49 def WRITE : InstFlag <"printWrite", 1>;
  50 def OMOD : InstFlag <"printOMOD">;
  51 def REL : InstFlag <"printRel">;
  52 def CLAMP : InstFlag <"printClamp">;
  53 def NEG : InstFlag <"printNeg">;
  54 def ABS : InstFlag <"printAbs">;
  55 def UEM : InstFlag <"printUpdateExecMask">;
  56 def UP : InstFlag <"printUpdatePred">;
  57
  58 // XXX: The r600g finalizer in Mesa expects last to be one in most cases.
  59 // Once we start using the packetizer in this backend we should have this
  60 // default to 0.
  61 def LAST : InstFlag<"printLast", 1>;
  62 def RSel : Operand<i32> {
  63   let PrintMethod = "printRSel";
  64 }
  65 def CT: Operand<i32> {
  66   let PrintMethod = "printCT";
  67 }
  68
  69 def FRAMEri : Operand<iPTR> {
  70   let MIOperandInfo = (ops R600_Reg32:$ptr, i32imm:$index);
  71 }
  72
  73 def ADDRParam : ComplexPattern<i32, 2, "SelectADDRParam", [], []>;
  74 def ADDRDWord : ComplexPattern<i32, 1, "SelectADDRDWord", [], []>;
  75 def ADDRVTX_READ : ComplexPattern<i32, 2, "SelectADDRVTX_READ", [], []>;
  76 def ADDRGA_CONST_OFFSET : ComplexPattern<i32, 1, "SelectGlobalValueConstantOffset", [], []>;
  77 def ADDRGA_VAR_OFFSET : ComplexPattern<i32, 2, "SelectGlobalValueVariableOffset", [], []>;
  78 def ADDRIndirect : ComplexPattern<iPTR, 2, "SelectADDRIndirect", [], []>;
  79
  80
  81 def R600_Pred : PredicateOperand<i32, (ops R600_Predicate),
  82                                      (ops PRED_SEL_OFF)>;
  83
  84
  85 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in {
  86
  87 // Class for instructions with only one source register.
  88 // If you add new ins to this instruction, make sure they are listed before
  89 // $literal, because the backend currently assumes that the last operand is
  90 // a literal.  Also be sure to update the enum R600Op1OperandIndex::ROI in
  91 // R600Defines.h, R600InstrInfo::buildDefaultInstruction(),
  92 // and R600InstrInfo::getOperandIdx().
  93 class R600_1OP <bits<11> inst, string opName, list<dag> pattern,
  94                 InstrItinClass itin = AnyALU> :
  95     InstR600 <(outs R600_Reg32:$dst),
  96               (ins WRITE:$write, OMOD:$omod, REL:$dst_rel, CLAMP:$clamp,
  97                    R600_Reg32:$src0, NEG:$src0_neg, REL:$src0_rel, ABS:$src0_abs, SEL:$src0_sel,
  98                    LAST:$last, R600_Pred:$pred_sel, LITERAL:$literal,
  99                    BANK_SWIZZLE:$bank_swizzle),
 100               !strconcat("  ", opName,
 101                    "$clamp $last $dst$write$dst_rel$omod, "
 102                    "$src0_neg$src0_abs$src0$src0_abs$src0_rel, "
 103                    "$pred_sel $bank_swizzle"),
 104               pattern,
 105               itin>,
 106     R600ALU_Word0,
 107     R600ALU_Word1_OP2 <inst> {
 108
 109   let src1 = 0;
 110   let src1_rel = 0;
 111   let src1_neg = 0;
 112   let src1_abs = 0;
 113   let update_exec_mask = 0;
 114   let update_pred = 0;
 115   let HasNativeOperands = 1;
 116   let Op1 = 1;
 117   let ALUInst = 1;
 118   let DisableEncoding = "$literal";
 119   let UseNamedOperandTable = 1;
 120
 121   let Inst{31-0}  = Word0;
 122   let Inst{63-32} = Word1;
 123 }
 124
 125 class R600_1OP_Helper <bits<11> inst, string opName, SDPatternOperator node,
 126                     InstrItinClass itin = AnyALU> :
 127     R600_1OP <inst, opName,
 128               [(set R600_Reg32:$dst, (node R600_Reg32:$src0))]
 129 >;
 130
 131 // If you add or change the operands for R600_2OP instructions, you must
 132 // also update the R600Op2OperandIndex::ROI enum in R600Defines.h,
 133 // R600InstrInfo::buildDefaultInstruction(), and R600InstrInfo::getOperandIdx().
 134 class R600_2OP <bits<11> inst, string opName, list<dag> pattern,
 135                 InstrItinClass itin = AnyALU> :
 136   InstR600 <(outs R600_Reg32:$dst),
 137           (ins UEM:$update_exec_mask, UP:$update_pred, WRITE:$write,
 138                OMOD:$omod, REL:$dst_rel, CLAMP:$clamp,
 139                R600_Reg32:$src0, NEG:$src0_neg, REL:$src0_rel, ABS:$src0_abs, SEL:$src0_sel,
 140                R600_Reg32:$src1, NEG:$src1_neg, REL:$src1_rel, ABS:$src1_abs, SEL:$src1_sel,
 141                LAST:$last, R600_Pred:$pred_sel, LITERAL:$literal,
 142                BANK_SWIZZLE:$bank_swizzle),
 143           !strconcat("  ", opName,
 144                 "$clamp $last $update_exec_mask$update_pred$dst$write$dst_rel$omod, "
 145                 "$src0_neg$src0_abs$src0$src0_abs$src0_rel, "
 146                 "$src1_neg$src1_abs$src1$src1_abs$src1_rel, "
 147                 "$pred_sel $bank_swizzle"),
 148           pattern,
 149           itin>,
 150     R600ALU_Word0,
 151     R600ALU_Word1_OP2 <inst> {
 152
 153   let HasNativeOperands = 1;
 154   let Op2 = 1;
 155   let ALUInst = 1;
 156   let DisableEncoding = "$literal";
 157   let UseNamedOperandTable = 1;
 158
 159   let Inst{31-0}  = Word0;
 160   let Inst{63-32} = Word1;
 161 }
 162
 163 class R600_2OP_Helper <bits<11> inst, string opName, SDPatternOperator node,
 164                        InstrItinClass itim = AnyALU> :
 165     R600_2OP <inst, opName,
 166               [(set R600_Reg32:$dst, (node R600_Reg32:$src0,
 167                                            R600_Reg32:$src1))]
 168 >;
 169
 170 // If you add our change the operands for R600_3OP instructions, you must
 171 // also update the R600Op3OperandIndex::ROI enum in R600Defines.h,
 172 // R600InstrInfo::buildDefaultInstruction(), and
 173 // R600InstrInfo::getOperandIdx().
 174 class R600_3OP <bits<5> inst, string opName, list<dag> pattern,
 175                 InstrItinClass itin = AnyALU> :
 176   InstR600 <(outs R600_Reg32:$dst),
 177           (ins REL:$dst_rel, CLAMP:$clamp,
 178                R600_Reg32:$src0, NEG:$src0_neg, REL:$src0_rel, SEL:$src0_sel,
 179                R600_Reg32:$src1, NEG:$src1_neg, REL:$src1_rel, SEL:$src1_sel,
 180                R600_Reg32:$src2, NEG:$src2_neg, REL:$src2_rel, SEL:$src2_sel,
 181                LAST:$last, R600_Pred:$pred_sel, LITERAL:$literal,
 182                BANK_SWIZZLE:$bank_swizzle),
 183           !strconcat("  ", opName, "$clamp $last $dst$dst_rel, "
 184                              "$src0_neg$src0$src0_rel, "
 185                              "$src1_neg$src1$src1_rel, "
 186                              "$src2_neg$src2$src2_rel, "
 187                              "$pred_sel"
 188                              "$bank_swizzle"),
 189           pattern,
 190           itin>,
 191     R600ALU_Word0,
 192     R600ALU_Word1_OP3<inst>{
 193
 194   let HasNativeOperands = 1;
 195   let DisableEncoding = "$literal";
 196   let Op3 = 1;
 197   let UseNamedOperandTable = 1;
 198   let ALUInst = 1;
 199
 200   let Inst{31-0}  = Word0;
 201   let Inst{63-32} = Word1;
 202 }
 203
 204 class R600_REDUCTION <bits<11> inst, dag ins, string asm, list<dag> pattern,
 205                       InstrItinClass itin = VecALU> :
 206   InstR600 <(outs R600_Reg32:$dst),
 207           ins,
 208           asm,
 209           pattern,
 210           itin>;
 211
 212
 213
 214 } // End mayLoad = 1, mayStore = 0, hasSideEffects = 0
 215
 216 def TEX_SHADOW : PatLeaf<
 217   (imm),
 218   [{uint32_t TType = (uint32_t)N->getZExtValue();
 219     return (TType >= 6 && TType <= 8) || (TType >= 11 && TType <= 13);
 220   }]
 221 >;
 222
 223 def TEX_RECT : PatLeaf<
 224   (imm),
 225   [{uint32_t TType = (uint32_t)N->getZExtValue();
 226     return TType == 5;
 227   }]
 228 >;
 229
 230 def TEX_ARRAY : PatLeaf<
 231   (imm),
 232   [{uint32_t TType = (uint32_t)N->getZExtValue();
 233     return TType == 9 || TType == 10 || TType == 15 || TType == 16;
 234   }]
 235 >;
 236
 237 def TEX_SHADOW_ARRAY : PatLeaf<
 238   (imm),
 239   [{uint32_t TType = (uint32_t)N->getZExtValue();
 240     return TType == 11 || TType == 12 || TType == 17;
 241   }]
 242 >;
 243
 244 class EG_CF_RAT <bits <8> cfinst, bits <6> ratinst, bits<4> mask, dag outs,
 245                  dag ins, string asm, list<dag> pattern> :
 246     InstR600ISA <outs, ins, asm, pattern>,
 247     CF_ALLOC_EXPORT_WORD0_RAT, CF_ALLOC_EXPORT_WORD1_BUF  {
 248
 249   let rat_id = 0;
 250   let rat_inst = ratinst;
 251   let rim         = 0;
 252   // XXX: Have a separate instruction for non-indexed writes.
 253   let type        = 1;
 254   let rw_rel      = 0;
 255   let elem_size   = 0;
 256
 257   let array_size  = 0;
 258   let comp_mask   = mask;
 259   let burst_count = 0;
 260   let vpm         = 0;
 261   let cf_inst = cfinst;
 262   let mark        = 0;
 263   let barrier     = 1;
 264
 265   let Inst{31-0} = Word0;
 266   let Inst{63-32} = Word1;
 267
 268 }
 269
 270 class VTX_READ <string name, bits<8> buffer_id, dag outs, list<dag> pattern>
 271     : InstR600ISA <outs, (ins MEMxi:$src_gpr), name, pattern>,
 272       VTX_WORD1_GPR {
 273
 274   // Static fields
 275   let DST_REL = 0;
 276   // The docs say that if this bit is set, then DATA_FORMAT, NUM_FORMAT_ALL,
 277   // FORMAT_COMP_ALL, SRF_MODE_ALL, and ENDIAN_SWAP fields will be ignored,
 278   // however, based on my testing if USE_CONST_FIELDS is set, then all
 279   // these fields need to be set to 0.
 280   let USE_CONST_FIELDS = 0;
 281   let NUM_FORMAT_ALL = 1;
 282   let FORMAT_COMP_ALL = 0;
 283   let SRF_MODE_ALL = 0;
 284
 285   let Inst{63-32} = Word1;
 286   // LLVM can only encode 64-bit instructions, so these fields are manually
 287   // encoded in R600CodeEmitter
 288   //
 289   // bits<16> OFFSET;
 290   // bits<2>  ENDIAN_SWAP = 0;
 291   // bits<1>  CONST_BUF_NO_STRIDE = 0;
 292   // bits<1>  MEGA_FETCH = 0;
 293   // bits<1>  ALT_CONST = 0;
 294   // bits<2>  BUFFER_INDEX_MODE = 0;
 295
 296   // VTX_WORD2 (LLVM can only encode 64-bit instructions, so WORD2 encoding
 297   // is done in R600CodeEmitter
 298   //
 299   // Inst{79-64} = OFFSET;
 300   // Inst{81-80} = ENDIAN_SWAP;
 301   // Inst{82}    = CONST_BUF_NO_STRIDE;
 302   // Inst{83}    = MEGA_FETCH;
 303   // Inst{84}    = ALT_CONST;
 304   // Inst{86-85} = BUFFER_INDEX_MODE;
 305   // Inst{95-86} = 0; Reserved
 306
 307   // VTX_WORD3 (Padding)
 308   //
 309   // Inst{127-96} = 0;
 310
 311   let VTXInst = 1;
 312 }
 313
 314 class LoadParamFrag <PatFrag load_type> : PatFrag <
 315   (ops node:$ptr), (load_type node:$ptr),
 316   [{ return isParamLoad(dyn_cast<LoadSDNode>(N)); }]
 317 >;
 318
 319 def load_param : LoadParamFrag<load>;
 320 def load_param_zexti8 : LoadParamFrag<zextloadi8>;
 321 def load_param_zexti16 : LoadParamFrag<zextloadi16>;
 322
 323 def isR600 : Predicate<"Subtarget.getGeneration() <= AMDGPUSubtarget::R700">;
 324 def isR700 : Predicate<"Subtarget.getGeneration() == AMDGPUSubtarget::R700">;
 325 def isEG : Predicate<
 326   "Subtarget.getGeneration() >= AMDGPUSubtarget::EVERGREEN && "
 327   "Subtarget.getGeneration() < AMDGPUSubtarget::SOUTHERN_ISLANDS && "
 328   "!Subtarget.hasCaymanISA()">;
 329
 330 def isCayman : Predicate<"Subtarget.hasCaymanISA()">;
 331 def isEGorCayman : Predicate<"Subtarget.getGeneration() == "
 332                              "AMDGPUSubtarget::EVERGREEN"
 333                             "|| Subtarget.getGeneration() =="
 334                             "AMDGPUSubtarget::NORTHERN_ISLANDS">;
 335
 336 def isR600toCayman : Predicate<
 337                      "Subtarget.getGeneration() <= AMDGPUSubtarget::NORTHERN_ISLANDS">;
 338
 339 //===----------------------------------------------------------------------===//
 340 // R600 SDNodes
 341 //===----------------------------------------------------------------------===//
 342
 343 def INTERP_PAIR_XY :  AMDGPUShaderInst <
 344   (outs R600_TReg32_X:$dst0, R600_TReg32_Y:$dst1),
 345   (ins i32imm:$src0, R600_TReg32_Y:$src1, R600_TReg32_X:$src2),
 346   "INTERP_PAIR_XY $src0 $src1 $src2 : $dst0 dst1",
 347   []>;
 348
 349 def INTERP_PAIR_ZW :  AMDGPUShaderInst <
 350   (outs R600_TReg32_Z:$dst0, R600_TReg32_W:$dst1),
 351   (ins i32imm:$src0, R600_TReg32_Y:$src1, R600_TReg32_X:$src2),
 352   "INTERP_PAIR_ZW $src0 $src1 $src2 : $dst0 dst1",
 353   []>;
 354
 355 def CONST_ADDRESS: SDNode<"AMDGPUISD::CONST_ADDRESS",
 356   SDTypeProfile<1, -1, [SDTCisInt<0>, SDTCisPtrTy<1>]>,
 357   [SDNPVariadic]
 358 >;
 359
 360 def DOT4 : SDNode<"AMDGPUISD::DOT4",
 361   SDTypeProfile<1, 8, [SDTCisFP<0>, SDTCisVT<1, f32>, SDTCisVT<2, f32>,
 362       SDTCisVT<3, f32>, SDTCisVT<4, f32>, SDTCisVT<5, f32>,
 363       SDTCisVT<6, f32>, SDTCisVT<7, f32>, SDTCisVT<8, f32>]>,
 364   []
 365 >;
 366
 367 def TEXTURE_FETCH_Type : SDTypeProfile<1, 19, [SDTCisFP<0>]>;
 368
 369 def TEXTURE_FETCH: SDNode<"AMDGPUISD::TEXTURE_FETCH", TEXTURE_FETCH_Type, []>;
 370
 371 multiclass TexPattern<bits<32> TextureOp, Instruction inst, ValueType vt = v4f32> {
 372 def : Pat<(TEXTURE_FETCH (i32 TextureOp), vt:$SRC_GPR,
 373           (i32 imm:$srcx), (i32 imm:$srcy), (i32 imm:$srcz), (i32 imm:$srcw),
 374           (i32 imm:$offsetx), (i32 imm:$offsety), (i32 imm:$offsetz),
 375           (i32 imm:$DST_SEL_X), (i32 imm:$DST_SEL_Y), (i32 imm:$DST_SEL_Z),
 376           (i32 imm:$DST_SEL_W),
 377           (i32 imm:$RESOURCE_ID), (i32 imm:$SAMPLER_ID),
 378           (i32 imm:$COORD_TYPE_X), (i32 imm:$COORD_TYPE_Y), (i32 imm:$COORD_TYPE_Z),
 379           (i32 imm:$COORD_TYPE_W)),
 380           (inst R600_Reg128:$SRC_GPR,
 381           imm:$srcx, imm:$srcy, imm:$srcz, imm:$srcw,
 382           imm:$offsetx, imm:$offsety, imm:$offsetz,
 383           imm:$DST_SEL_X, imm:$DST_SEL_Y, imm:$DST_SEL_Z,
 384           imm:$DST_SEL_W,
 385           imm:$RESOURCE_ID, imm:$SAMPLER_ID,
 386           imm:$COORD_TYPE_X, imm:$COORD_TYPE_Y, imm:$COORD_TYPE_Z,
 387           imm:$COORD_TYPE_W)>;
 388 }
 389
 390 //===----------------------------------------------------------------------===//
 391 // Interpolation Instructions
 392 //===----------------------------------------------------------------------===//
 393
 394 def INTERP_VEC_LOAD :  AMDGPUShaderInst <
 395   (outs R600_Reg128:$dst),
 396   (ins i32imm:$src0),
 397   "INTERP_LOAD $src0 : $dst",
 398   []>;
 399
 400 def INTERP_XY : R600_2OP <0xD6, "INTERP_XY", []> {
 401   let bank_swizzle = 5;
 402 }
 403
 404 def INTERP_ZW : R600_2OP <0xD7, "INTERP_ZW", []> {
 405   let bank_swizzle = 5;
 406 }
 407
 408 def INTERP_LOAD_P0 : R600_1OP <0xE0, "INTERP_LOAD_P0", []>;
 409
 410 //===----------------------------------------------------------------------===//
 411 // Export Instructions
 412 //===----------------------------------------------------------------------===//
 413
 414 def ExportType : SDTypeProfile<0, 7, [SDTCisFP<0>, SDTCisInt<1>]>;
 415
 416 def EXPORT: SDNode<"AMDGPUISD::EXPORT", ExportType,
 417   [SDNPHasChain, SDNPSideEffect]>;
 418
 419 class ExportWord0 {
 420   field bits<32> Word0;
 421
 422   bits<13> arraybase;
 423   bits<2> type;
 424   bits<7> gpr;
 425   bits<2> elem_size;
 426
 427   let Word0{12-0} = arraybase;
 428   let Word0{14-13} = type;
 429   let Word0{21-15} = gpr;
 430   let Word0{22} = 0; // RW_REL
 431   let Word0{29-23} = 0; // INDEX_GPR
 432   let Word0{31-30} = elem_size;
 433 }
 434
 435 class ExportSwzWord1 {
 436   field bits<32> Word1;
 437
 438   bits<3> sw_x;
 439   bits<3> sw_y;
 440   bits<3> sw_z;
 441   bits<3> sw_w;
 442   bits<1> eop;
 443   bits<8> inst;
 444
 445   let Word1{2-0} = sw_x;
 446   let Word1{5-3} = sw_y;
 447   let Word1{8-6} = sw_z;
 448   let Word1{11-9} = sw_w;
 449 }
 450
 451 class ExportBufWord1 {
 452   field bits<32> Word1;
 453
 454   bits<12> arraySize;
 455   bits<4> compMask;
 456   bits<1> eop;
 457   bits<8> inst;
 458
 459   let Word1{11-0} = arraySize;
 460   let Word1{15-12} = compMask;
 461 }
 462
 463 multiclass ExportPattern<Instruction ExportInst, bits<8> cf_inst> {
 464   def : Pat<(int_R600_store_pixel_depth R600_Reg32:$reg),
 465     (ExportInst
 466         (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), R600_Reg32:$reg, sub0),
 467         0, 61, 0, 7, 7, 7, cf_inst, 0)
 468   >;
 469
 470   def : Pat<(int_R600_store_pixel_stencil R600_Reg32:$reg),
 471     (ExportInst
 472         (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), R600_Reg32:$reg, sub0),
 473         0, 61, 7, 0, 7, 7, cf_inst, 0)
 474   >;
 475
 476   def : Pat<(int_R600_store_dummy (i32 imm:$type)),
 477     (ExportInst
 478         (v4f32 (IMPLICIT_DEF)), imm:$type, 0, 7, 7, 7, 7, cf_inst, 0)
 479   >;
 480
 481   def : Pat<(int_R600_store_dummy 1),
 482     (ExportInst
 483         (v4f32 (IMPLICIT_DEF)), 1, 60, 7, 7, 7, 7, cf_inst, 0)
 484   >;
 485
 486   def : Pat<(EXPORT (v4f32 R600_Reg128:$src), (i32 imm:$base), (i32 imm:$type),
 487     (i32 imm:$swz_x), (i32 imm:$swz_y), (i32 imm:$swz_z), (i32 imm:$swz_w)),
 488         (ExportInst R600_Reg128:$src, imm:$type, imm:$base,
 489         imm:$swz_x, imm:$swz_y, imm:$swz_z, imm:$swz_w, cf_inst, 0)
 490   >;
 491
 492 }
 493
 494 multiclass SteamOutputExportPattern<Instruction ExportInst,
 495     bits<8> buf0inst, bits<8> buf1inst, bits<8> buf2inst, bits<8> buf3inst> {
 496 // Stream0
 497   def : Pat<(int_R600_store_stream_output (v4f32 R600_Reg128:$src),
 498       (i32 imm:$arraybase), (i32 0), (i32 imm:$mask)),
 499       (ExportInst R600_Reg128:$src, 0, imm:$arraybase,
 500       4095, imm:$mask, buf0inst, 0)>;
 501 // Stream1
 502   def : Pat<(int_R600_store_stream_output (v4f32 R600_Reg128:$src),
 503       (i32 imm:$arraybase), (i32 1), (i32 imm:$mask)),
 504       (ExportInst R600_Reg128:$src, 0, imm:$arraybase,
 505       4095, imm:$mask, buf1inst, 0)>;
 506 // Stream2
 507   def : Pat<(int_R600_store_stream_output (v4f32 R600_Reg128:$src),
 508       (i32 imm:$arraybase), (i32 2), (i32 imm:$mask)),
 509       (ExportInst R600_Reg128:$src, 0, imm:$arraybase,
 510       4095, imm:$mask, buf2inst, 0)>;
 511 // Stream3
 512   def : Pat<(int_R600_store_stream_output (v4f32 R600_Reg128:$src),
 513       (i32 imm:$arraybase), (i32 3), (i32 imm:$mask)),
 514       (ExportInst R600_Reg128:$src, 0, imm:$arraybase,
 515       4095, imm:$mask, buf3inst, 0)>;
 516 }
 517
 518 // Export Instructions should not be duplicated by TailDuplication pass
 519 // (which assumes that duplicable instruction are affected by exec mask)
 520 let usesCustomInserter = 1, isNotDuplicable = 1 in {
 521
 522 class ExportSwzInst : InstR600ISA<(
 523     outs),
 524     (ins R600_Reg128:$gpr, i32imm:$type, i32imm:$arraybase,
 525     i32imm:$sw_x, i32imm:$sw_y, i32imm:$sw_z, i32imm:$sw_w, i32imm:$inst,
 526     i32imm:$eop),
 527     !strconcat("EXPORT", " $gpr"),
 528     []>, ExportWord0, ExportSwzWord1 {
 529   let elem_size = 3;
 530   let Inst{31-0} = Word0;
 531   let Inst{63-32} = Word1;
 532 }
 533
 534 } // End usesCustomInserter = 1
 535
 536 class ExportBufInst : InstR600ISA<(
 537     outs),
 538     (ins R600_Reg128:$gpr, i32imm:$type, i32imm:$arraybase,
 539     i32imm:$arraySize, i32imm:$compMask, i32imm:$inst, i32imm:$eop),
 540     !strconcat("EXPORT", " $gpr"),
 541     []>, ExportWord0, ExportBufWord1 {
 542   let elem_size = 0;
 543   let Inst{31-0} = Word0;
 544   let Inst{63-32} = Word1;
 545 }
 546
 547 //===----------------------------------------------------------------------===//
 548 // Control Flow Instructions
 549 //===----------------------------------------------------------------------===//
 550
 551
 552 def KCACHE : InstFlag<"printKCache">;
 553
 554 class ALU_CLAUSE<bits<4> inst, string OpName> : AMDGPUInst <(outs),
 555 (ins i32imm:$ADDR, i32imm:$KCACHE_BANK0, i32imm:$KCACHE_BANK1,
 556 KCACHE:$KCACHE_MODE0, KCACHE:$KCACHE_MODE1,
 557 i32imm:$KCACHE_ADDR0, i32imm:$KCACHE_ADDR1,
 558 i32imm:$COUNT),
 559 !strconcat(OpName, " $COUNT, @$ADDR, "
 560 "KC0[$KCACHE_MODE0], KC1[$KCACHE_MODE1]"),
 561 [] >, CF_ALU_WORD0, CF_ALU_WORD1 {
 562   field bits<64> Inst;
 563
 564   let CF_INST = inst;
 565   let ALT_CONST = 0;
 566   let WHOLE_QUAD_MODE = 0;
 567   let BARRIER = 1;
 568
 569   let Inst{31-0} = Word0;
 570   let Inst{63-32} = Word1;
 571 }
 572
 573 class CF_WORD0_R600 {
 574   field bits<32> Word0;
 575
 576   bits<32> ADDR;
 577
 578   let Word0 = ADDR;
 579 }
 580
 581 class CF_CLAUSE_R600 <bits<7> inst, dag ins, string AsmPrint> : AMDGPUInst <(outs),
 582 ins, AsmPrint, [] >, CF_WORD0_R600, CF_WORD1_R600 {
 583   field bits<64> Inst;
 584   bits<4> CNT;
 585
 586   let CF_INST = inst;
 587   let BARRIER = 1;
 588   let CF_CONST = 0;
 589   let VALID_PIXEL_MODE = 0;
 590   let COND = 0;
 591   let COUNT = CNT{2-0};
 592   let CALL_COUNT = 0;
 593   let COUNT_3 = CNT{3};
 594   let END_OF_PROGRAM = 0;
 595   let WHOLE_QUAD_MODE = 0;
 596
 597   let Inst{31-0} = Word0;
 598   let Inst{63-32} = Word1;
 599 }
 600
 601 class CF_CLAUSE_EG <bits<8> inst, dag ins, string AsmPrint> : AMDGPUInst <(outs),
 602 ins, AsmPrint, [] >, CF_WORD0_EG, CF_WORD1_EG {
 603   field bits<64> Inst;
 604
 605   let CF_INST = inst;
 606   let BARRIER = 1;
 607   let JUMPTABLE_SEL = 0;
 608   let CF_CONST = 0;
 609   let VALID_PIXEL_MODE = 0;
 610   let COND = 0;
 611   let END_OF_PROGRAM = 0;
 612
 613   let Inst{31-0} = Word0;
 614   let Inst{63-32} = Word1;
 615 }
 616
 617 def CF_ALU : ALU_CLAUSE<8, "ALU">;
 618 def CF_ALU_PUSH_BEFORE : ALU_CLAUSE<9, "ALU_PUSH_BEFORE">;
 619
 620 def FETCH_CLAUSE : AMDGPUInst <(outs),
 621 (ins i32imm:$addr), "Fetch clause starting at $addr:", [] > {
 622   field bits<8> Inst;
 623   bits<8> num;
 624   let Inst = num;
 625 }
 626
 627 def ALU_CLAUSE : AMDGPUInst <(outs),
 628 (ins i32imm:$addr), "ALU clause starting at $addr:", [] > {
 629   field bits<8> Inst;
 630   bits<8> num;
 631   let Inst = num;
 632 }
 633
 634 def LITERALS : AMDGPUInst <(outs),
 635 (ins LITERAL:$literal1, LITERAL:$literal2), "$literal1, $literal2", [] > {
 636   field bits<64> Inst;
 637   bits<32> literal1;
 638   bits<32> literal2;
 639
 640   let Inst{31-0} = literal1;
 641   let Inst{63-32} = literal2;
 642 }
 643
 644 def PAD : AMDGPUInst <(outs), (ins), "PAD", [] > {
 645   field bits<64> Inst;
 646 }
 647
 648 let Predicates = [isR600toCayman] in {
 649
 650 //===----------------------------------------------------------------------===//
 651 // Common Instructions R600, R700, Evergreen, Cayman
 652 //===----------------------------------------------------------------------===//
 653
 654 def ADD : R600_2OP_Helper <0x0, "ADD", fadd>;
 655 // Non-IEEE MUL: 0 * anything = 0
 656 def MUL : R600_2OP_Helper <0x1, "MUL NON-IEEE", int_AMDGPU_mul>;
 657 def MUL_IEEE : R600_2OP_Helper <0x2, "MUL_IEEE", fmul>;
 658 def MAX : R600_2OP_Helper <0x3, "MAX", AMDGPUfmax>;
 659 def MIN : R600_2OP_Helper <0x4, "MIN", AMDGPUfmin>;
 660
 661 // For the SET* instructions there is a naming conflict in TargetSelectionDAG.td,
 662 // so some of the instruction names don't match the asm string.
 663 // XXX: Use the defs in TargetSelectionDAG.td instead of intrinsics.
 664 def SETE : R600_2OP <
 665   0x08, "SETE",
 666   [(set f32:$dst, (selectcc f32:$src0, f32:$src1, FP_ONE, FP_ZERO, COND_EQ))]
 667 >;
 668
 669 def SGT : R600_2OP <
 670   0x09, "SETGT",
 671   [(set f32:$dst, (selectcc f32:$src0, f32:$src1, FP_ONE, FP_ZERO, COND_GT))]
 672 >;
 673
 674 def SGE : R600_2OP <
 675   0xA, "SETGE",
 676   [(set f32:$dst, (selectcc f32:$src0, f32:$src1, FP_ONE, FP_ZERO, COND_GE))]
 677 >;
 678
 679 def SNE : R600_2OP <
 680   0xB, "SETNE",
 681   [(set f32:$dst, (selectcc f32:$src0, f32:$src1, FP_ONE, FP_ZERO, COND_NE))]
 682 >;
 683
 684 def SETE_DX10 : R600_2OP <
 685   0xC, "SETE_DX10",
 686   [(set i32:$dst, (selectcc f32:$src0, f32:$src1, -1, 0, COND_EQ))]
 687 >;
 688
 689 def SETGT_DX10 : R600_2OP <
 690   0xD, "SETGT_DX10",
 691   [(set i32:$dst, (selectcc f32:$src0, f32:$src1, -1, 0, COND_GT))]
 692 >;
 693
 694 def SETGE_DX10 : R600_2OP <
 695   0xE, "SETGE_DX10",
 696   [(set i32:$dst, (selectcc f32:$src0, f32:$src1, -1, 0, COND_GE))]
 697 >;
 698
 699 def SETNE_DX10 : R600_2OP <
 700   0xF, "SETNE_DX10",
 701   [(set i32:$dst, (selectcc f32:$src0, f32:$src1, -1, 0, COND_NE))]
 702 >;
 703
 704 def FRACT : R600_1OP_Helper <0x10, "FRACT", AMDGPUfract>;
 705 def TRUNC : R600_1OP_Helper <0x11, "TRUNC", int_AMDGPU_trunc>;
 706 def CEIL : R600_1OP_Helper <0x12, "CEIL", fceil>;
 707 def RNDNE : R600_1OP_Helper <0x13, "RNDNE", frint>;
 708 def FLOOR : R600_1OP_Helper <0x14, "FLOOR", ffloor>;
 709
 710 def MOV : R600_1OP <0x19, "MOV", []>;
 711
 712 let isPseudo = 1, isCodeGenOnly = 1, usesCustomInserter = 1 in {
 713
 714 class MOV_IMM <ValueType vt, Operand immType> : AMDGPUInst <
 715   (outs R600_Reg32:$dst),
 716   (ins immType:$imm),
 717   "",
 718   []
 719 >;
 720
 721 } // end let isPseudo = 1, isCodeGenOnly = 1, usesCustomInserter = 1
 722
 723 def MOV_IMM_I32 : MOV_IMM<i32, i32imm>;
 724 def : Pat <
 725   (imm:$val),
 726   (MOV_IMM_I32 imm:$val)
 727 >;
 728
 729 def MOV_IMM_F32 : MOV_IMM<f32, f32imm>;
 730 def : Pat <
 731   (fpimm:$val),
 732   (MOV_IMM_F32  fpimm:$val)
 733 >;
 734
 735 def PRED_SETE : R600_2OP <0x20, "PRED_SETE", []>;
 736 def PRED_SETGT : R600_2OP <0x21, "PRED_SETGT", []>;
 737 def PRED_SETGE : R600_2OP <0x22, "PRED_SETGE", []>;
 738 def PRED_SETNE : R600_2OP <0x23, "PRED_SETNE", []>;
 739
 740 let hasSideEffects = 1 in {
 741
 742 def KILLGT : R600_2OP <0x2D, "KILLGT", []>;
 743
 744 } // end hasSideEffects
 745
 746 def AND_INT : R600_2OP_Helper <0x30, "AND_INT", and>;
 747 def OR_INT : R600_2OP_Helper <0x31, "OR_INT", or>;
 748 def XOR_INT : R600_2OP_Helper <0x32, "XOR_INT", xor>;
 749 def NOT_INT : R600_1OP_Helper <0x33, "NOT_INT", not>;
 750 def ADD_INT : R600_2OP_Helper <0x34, "ADD_INT", add>;
 751 def SUB_INT : R600_2OP_Helper <0x35, "SUB_INT", sub>;
 752 def MAX_INT : R600_2OP_Helper <0x36, "MAX_INT", AMDGPUsmax>;
 753 def MIN_INT : R600_2OP_Helper <0x37, "MIN_INT", AMDGPUsmin>;
 754 def MAX_UINT : R600_2OP_Helper <0x38, "MAX_UINT", AMDGPUumax>;
 755 def MIN_UINT : R600_2OP_Helper <0x39, "MIN_UINT", AMDGPUumin>;
 756
 757 def SETE_INT : R600_2OP <
 758   0x3A, "SETE_INT",
 759   [(set i32:$dst, (selectcc i32:$src0, i32:$src1, -1, 0, SETEQ))]
 760 >;
 761
 762 def SETGT_INT : R600_2OP <
 763   0x3B, "SETGT_INT",
 764   [(set i32:$dst, (selectcc i32:$src0, i32:$src1, -1, 0, SETGT))]
 765 >;
 766
 767 def SETGE_INT : R600_2OP <
 768   0x3C, "SETGE_INT",
 769   [(set i32:$dst, (selectcc i32:$src0, i32:$src1, -1, 0, SETGE))]
 770 >;
 771
 772 def SETNE_INT : R600_2OP <
 773   0x3D, "SETNE_INT",
 774   [(set i32:$dst, (selectcc i32:$src0, i32:$src1, -1, 0, SETNE))]
 775 >;
 776
 777 def SETGT_UINT : R600_2OP <
 778   0x3E, "SETGT_UINT",
 779   [(set i32:$dst, (selectcc i32:$src0, i32:$src1, -1, 0, SETUGT))]
 780 >;
 781
 782 def SETGE_UINT : R600_2OP <
 783   0x3F, "SETGE_UINT",
 784   [(set i32:$dst, (selectcc i32:$src0, i32:$src1, -1, 0, SETUGE))]
 785 >;
 786
 787 def PRED_SETE_INT : R600_2OP <0x42, "PRED_SETE_INT", []>;
 788 def PRED_SETGT_INT : R600_2OP <0x43, "PRED_SETGE_INT", []>;
 789 def PRED_SETGE_INT : R600_2OP <0x44, "PRED_SETGE_INT", []>;
 790 def PRED_SETNE_INT : R600_2OP <0x45, "PRED_SETNE_INT", []>;
 791
 792 def CNDE_INT : R600_3OP <
 793   0x1C, "CNDE_INT",
 794   [(set i32:$dst, (selectcc i32:$src0, 0, i32:$src1, i32:$src2, COND_EQ))]
 795 >;
 796
 797 def CNDGE_INT : R600_3OP <
 798   0x1E, "CNDGE_INT",
 799   [(set i32:$dst, (selectcc i32:$src0, 0, i32:$src1, i32:$src2, COND_GE))]
 800 >;
 801
 802 def CNDGT_INT : R600_3OP <
 803   0x1D, "CNDGT_INT",
 804   [(set i32:$dst, (selectcc i32:$src0, 0, i32:$src1, i32:$src2, COND_GT))]
 805 >;
 806
 807 //===----------------------------------------------------------------------===//
 808 // Texture instructions
 809 //===----------------------------------------------------------------------===//
 810
 811 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in {
 812
 813 class R600_TEX <bits<11> inst, string opName> :
 814   InstR600 <(outs R600_Reg128:$DST_GPR),
 815           (ins R600_Reg128:$SRC_GPR,
 816           RSel:$srcx, RSel:$srcy, RSel:$srcz, RSel:$srcw,
 817           i32imm:$offsetx, i32imm:$offsety, i32imm:$offsetz,
 818           RSel:$DST_SEL_X, RSel:$DST_SEL_Y, RSel:$DST_SEL_Z, RSel:$DST_SEL_W,
 819           i32imm:$RESOURCE_ID, i32imm:$SAMPLER_ID,
 820           CT:$COORD_TYPE_X, CT:$COORD_TYPE_Y, CT:$COORD_TYPE_Z,
 821           CT:$COORD_TYPE_W),
 822           !strconcat(opName,
 823           " $DST_GPR.$DST_SEL_X$DST_SEL_Y$DST_SEL_Z$DST_SEL_W, "
 824           "$SRC_GPR.$srcx$srcy$srcz$srcw "
 825           "RID:$RESOURCE_ID SID:$SAMPLER_ID "
 826           "CT:$COORD_TYPE_X$COORD_TYPE_Y$COORD_TYPE_Z$COORD_TYPE_W"),
 827           [],
 828           NullALU>, TEX_WORD0, TEX_WORD1, TEX_WORD2 {
 829   let Inst{31-0} = Word0;
 830   let Inst{63-32} = Word1;
 831
 832   let TEX_INST = inst{4-0};
 833   let SRC_REL = 0;
 834   let DST_REL = 0;
 835   let LOD_BIAS = 0;
 836
 837   let INST_MOD = 0;
 838   let FETCH_WHOLE_QUAD = 0;
 839   let ALT_CONST = 0;
 840   let SAMPLER_INDEX_MODE = 0;
 841   let RESOURCE_INDEX_MODE = 0;
 842
 843   let TEXInst = 1;
 844 }
 845
 846 } // End mayLoad = 0, mayStore = 0, hasSideEffects = 0
 847
 848
 849
 850 def TEX_SAMPLE : R600_TEX <0x10, "TEX_SAMPLE">;
 851 def TEX_SAMPLE_C : R600_TEX <0x18, "TEX_SAMPLE_C">;
 852 def TEX_SAMPLE_L : R600_TEX <0x11, "TEX_SAMPLE_L">;
 853 def TEX_SAMPLE_C_L : R600_TEX <0x19, "TEX_SAMPLE_C_L">;
 854 def TEX_SAMPLE_LB : R600_TEX <0x12, "TEX_SAMPLE_LB">;
 855 def TEX_SAMPLE_C_LB : R600_TEX <0x1A, "TEX_SAMPLE_C_LB">;
 856 def TEX_LD : R600_TEX <0x03, "TEX_LD">;
 857 def TEX_GET_TEXTURE_RESINFO : R600_TEX <0x04, "TEX_GET_TEXTURE_RESINFO">;
 858 def TEX_GET_GRADIENTS_H : R600_TEX <0x07, "TEX_GET_GRADIENTS_H">;
 859 def TEX_GET_GRADIENTS_V : R600_TEX <0x08, "TEX_GET_GRADIENTS_V">;
 860 def TEX_SET_GRADIENTS_H : R600_TEX <0x0B, "TEX_SET_GRADIENTS_H">;
 861 def TEX_SET_GRADIENTS_V : R600_TEX <0x0C, "TEX_SET_GRADIENTS_V">;
 862 def TEX_SAMPLE_G : R600_TEX <0x14, "TEX_SAMPLE_G">;
 863 def TEX_SAMPLE_C_G : R600_TEX <0x1C, "TEX_SAMPLE_C_G">;
 864
 865 defm : TexPattern<0, TEX_SAMPLE>;
 866 defm : TexPattern<1, TEX_SAMPLE_C>;
 867 defm : TexPattern<2, TEX_SAMPLE_L>;
 868 defm : TexPattern<3, TEX_SAMPLE_C_L>;
 869 defm : TexPattern<4, TEX_SAMPLE_LB>;
 870 defm : TexPattern<5, TEX_SAMPLE_C_LB>;
 871 defm : TexPattern<6, TEX_LD, v4i32>;
 872 defm : TexPattern<7, TEX_GET_TEXTURE_RESINFO, v4i32>;
 873 defm : TexPattern<8, TEX_GET_GRADIENTS_H>;
 874 defm : TexPattern<9, TEX_GET_GRADIENTS_V>;
 875
 876 //===----------------------------------------------------------------------===//
 877 // Helper classes for common instructions
 878 //===----------------------------------------------------------------------===//
 879
 880 class MUL_LIT_Common <bits<5> inst> : R600_3OP <
 881   inst, "MUL_LIT",
 882   []
 883 >;
 884
 885 class MULADD_Common <bits<5> inst> : R600_3OP <
 886   inst, "MULADD",
 887   []
 888 >;
 889
 890 class MULADD_IEEE_Common <bits<5> inst> : R600_3OP <
 891   inst, "MULADD_IEEE",
 892   [(set f32:$dst, (fadd (fmul f32:$src0, f32:$src1), f32:$src2))]
 893 >;
 894
 895 class CNDE_Common <bits<5> inst> : R600_3OP <
 896   inst, "CNDE",
 897   [(set f32:$dst, (selectcc f32:$src0, FP_ZERO, f32:$src1, f32:$src2, COND_EQ))]
 898 >;
 899
 900 class CNDGT_Common <bits<5> inst> : R600_3OP <
 901   inst, "CNDGT",
 902   [(set f32:$dst, (selectcc f32:$src0, FP_ZERO, f32:$src1, f32:$src2, COND_GT))]
 903 >;
 904
 905 class CNDGE_Common <bits<5> inst> : R600_3OP <
 906   inst, "CNDGE",
 907   [(set f32:$dst, (selectcc f32:$src0, FP_ZERO, f32:$src1, f32:$src2, COND_GE))]
 908 >;
 909
 910
 911 let isCodeGenOnly = 1, isPseudo = 1, Namespace = "AMDGPU"  in {
 912 class R600_VEC2OP<list<dag> pattern> : InstR600 <(outs R600_Reg32:$dst), (ins
 913 // Slot X
 914    UEM:$update_exec_mask_X, UP:$update_pred_X, WRITE:$write_X,
 915    OMOD:$omod_X, REL:$dst_rel_X, CLAMP:$clamp_X,
 916    R600_TReg32_X:$src0_X, NEG:$src0_neg_X, REL:$src0_rel_X, ABS:$src0_abs_X, SEL:$src0_sel_X,
 917    R600_TReg32_X:$src1_X, NEG:$src1_neg_X, REL:$src1_rel_X, ABS:$src1_abs_X, SEL:$src1_sel_X,
 918    R600_Pred:$pred_sel_X,
 919 // Slot Y
 920    UEM:$update_exec_mask_Y, UP:$update_pred_Y, WRITE:$write_Y,
 921    OMOD:$omod_Y, REL:$dst_rel_Y, CLAMP:$clamp_Y,
 922    R600_TReg32_Y:$src0_Y, NEG:$src0_neg_Y, REL:$src0_rel_Y, ABS:$src0_abs_Y, SEL:$src0_sel_Y,
 923    R600_TReg32_Y:$src1_Y, NEG:$src1_neg_Y, REL:$src1_rel_Y, ABS:$src1_abs_Y, SEL:$src1_sel_Y,
 924    R600_Pred:$pred_sel_Y,
 925 // Slot Z
 926    UEM:$update_exec_mask_Z, UP:$update_pred_Z, WRITE:$write_Z,
 927    OMOD:$omod_Z, REL:$dst_rel_Z, CLAMP:$clamp_Z,
 928    R600_TReg32_Z:$src0_Z, NEG:$src0_neg_Z, REL:$src0_rel_Z, ABS:$src0_abs_Z, SEL:$src0_sel_Z,
 929    R600_TReg32_Z:$src1_Z, NEG:$src1_neg_Z, REL:$src1_rel_Z, ABS:$src1_abs_Z, SEL:$src1_sel_Z,
 930    R600_Pred:$pred_sel_Z,
 931 // Slot W
 932    UEM:$update_exec_mask_W, UP:$update_pred_W, WRITE:$write_W,
 933    OMOD:$omod_W, REL:$dst_rel_W, CLAMP:$clamp_W,
 934    R600_TReg32_W:$src0_W, NEG:$src0_neg_W, REL:$src0_rel_W, ABS:$src0_abs_W, SEL:$src0_sel_W,
 935    R600_TReg32_W:$src1_W, NEG:$src1_neg_W, REL:$src1_rel_W, ABS:$src1_abs_W, SEL:$src1_sel_W,
 936    R600_Pred:$pred_sel_W,
 937    LITERAL:$literal0, LITERAL:$literal1),
 938   "",
 939   pattern,
 940   AnyALU> {
 941
 942   let UseNamedOperandTable = 1;
 943
 944 }
 945 }
 946
 947 def DOT_4 : R600_VEC2OP<[(set R600_Reg32:$dst, (DOT4
 948   R600_TReg32_X:$src0_X, R600_TReg32_X:$src1_X,
 949   R600_TReg32_Y:$src0_Y, R600_TReg32_Y:$src1_Y,
 950   R600_TReg32_Z:$src0_Z, R600_TReg32_Z:$src1_Z,
 951   R600_TReg32_W:$src0_W, R600_TReg32_W:$src1_W))]>;
 952
 953
 954 class DOT4_Common <bits<11> inst> : R600_2OP <inst, "DOT4", []>;
 955
 956
 957 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in {
 958 multiclass CUBE_Common <bits<11> inst> {
 959
 960   def _pseudo : InstR600 <
 961     (outs R600_Reg128:$dst),
 962     (ins R600_Reg128:$src0),
 963     "CUBE $dst $src0",
 964     [(set v4f32:$dst, (int_AMDGPU_cube v4f32:$src0))],
 965     VecALU
 966   > {
 967     let isPseudo = 1;
 968     let UseNamedOperandTable = 1;
 969   }
 970
 971   def _real : R600_2OP <inst, "CUBE", []>;
 972 }
 973 } // End mayLoad = 0, mayStore = 0, hasSideEffects = 0
 974
 975 class EXP_IEEE_Common <bits<11> inst> : R600_1OP_Helper <
 976   inst, "EXP_IEEE", fexp2
 977 > {
 978   let TransOnly = 1;
 979   let Itinerary = TransALU;
 980 }
 981
 982 class FLT_TO_INT_Common <bits<11> inst> : R600_1OP_Helper <
 983   inst, "FLT_TO_INT", fp_to_sint
 984 > {
 985   let TransOnly = 1;
 986   let Itinerary = TransALU;
 987 }
 988
 989 class INT_TO_FLT_Common <bits<11> inst> : R600_1OP_Helper <
 990   inst, "INT_TO_FLT", sint_to_fp
 991 > {
 992   let TransOnly = 1;
 993   let Itinerary = TransALU;
 994 }
 995
 996 class FLT_TO_UINT_Common <bits<11> inst> : R600_1OP_Helper <
 997   inst, "FLT_TO_UINT", fp_to_uint
 998 > {
 999   let TransOnly = 1;
1000   let Itinerary = TransALU;
1001 }
1002
1003 class UINT_TO_FLT_Common <bits<11> inst> : R600_1OP_Helper <
1004   inst, "UINT_TO_FLT", uint_to_fp
1005 > {
1006   let TransOnly = 1;
1007   let Itinerary = TransALU;
1008 }
1009
1010 class LOG_CLAMPED_Common <bits<11> inst> : R600_1OP <
1011   inst, "LOG_CLAMPED", []
1012 >;
1013
1014 class LOG_IEEE_Common <bits<11> inst> : R600_1OP_Helper <
1015   inst, "LOG_IEEE", flog2
1016 > {
1017   let TransOnly = 1;
1018   let Itinerary = TransALU;
1019 }
1020
1021 class LSHL_Common <bits<11> inst> : R600_2OP_Helper <inst, "LSHL", shl>;
1022 class LSHR_Common <bits<11> inst> : R600_2OP_Helper <inst, "LSHR", srl>;
1023 class ASHR_Common <bits<11> inst> : R600_2OP_Helper <inst, "ASHR", sra>;
1024 class MULHI_INT_Common <bits<11> inst> : R600_2OP_Helper <
1025   inst, "MULHI_INT", mulhs
1026 > {
1027   let TransOnly = 1;
1028   let Itinerary = TransALU;
1029 }
1030 class MULHI_UINT_Common <bits<11> inst> : R600_2OP_Helper <
1031   inst, "MULHI", mulhu
1032 > {
1033   let TransOnly = 1;
1034   let Itinerary = TransALU;
1035 }
1036 class MULLO_INT_Common <bits<11> inst> : R600_2OP_Helper <
1037   inst, "MULLO_INT", mul
1038 > {
1039   let TransOnly = 1;
1040   let Itinerary = TransALU;
1041 }
1042 class MULLO_UINT_Common <bits<11> inst> : R600_2OP <inst, "MULLO_UINT", []> {
1043   let TransOnly = 1;
1044   let Itinerary = TransALU;
1045 }
1046
1047 class RECIP_CLAMPED_Common <bits<11> inst> : R600_1OP <
1048   inst, "RECIP_CLAMPED", []
1049 > {
1050   let TransOnly = 1;
1051   let Itinerary = TransALU;
1052 }
1053
1054 class RECIP_IEEE_Common <bits<11> inst> : R600_1OP <
1055   inst, "RECIP_IEEE", [(set f32:$dst, (fdiv FP_ONE, f32:$src0))]
1056 > {
1057   let TransOnly = 1;
1058   let Itinerary = TransALU;
1059 }
1060
1061 class RECIP_UINT_Common <bits<11> inst> : R600_1OP_Helper <
1062   inst, "RECIP_UINT", AMDGPUurecip
1063 > {
1064   let TransOnly = 1;
1065   let Itinerary = TransALU;
1066 }
1067
1068 class RECIPSQRT_CLAMPED_Common <bits<11> inst> : R600_1OP_Helper <
1069   inst, "RECIPSQRT_CLAMPED", int_AMDGPU_rsq
1070 > {
1071   let TransOnly = 1;
1072   let Itinerary = TransALU;
1073 }
1074
1075 class RECIPSQRT_IEEE_Common <bits<11> inst> : R600_1OP <
1076   inst, "RECIPSQRT_IEEE", []
1077 > {
1078   let TransOnly = 1;
1079   let Itinerary = TransALU;
1080 }
1081
1082 class SIN_Common <bits<11> inst> : R600_1OP <
1083   inst, "SIN", []>{
1084   let Trig = 1;
1085   let TransOnly = 1;
1086   let Itinerary = TransALU;
1087 }
1088
1089 class COS_Common <bits<11> inst> : R600_1OP <
1090   inst, "COS", []> {
1091   let Trig = 1;
1092   let TransOnly = 1;
1093   let Itinerary = TransALU;
1094 }
1095
1096 //===----------------------------------------------------------------------===//
1097 // Helper patterns for complex intrinsics
1098 //===----------------------------------------------------------------------===//
1099
1100 multiclass DIV_Common <InstR600 recip_ieee> {
1101 def : Pat<
1102   (int_AMDGPU_div f32:$src0, f32:$src1),
1103   (MUL_IEEE $src0, (recip_ieee $src1))
1104 >;
1105
1106 def : Pat<
1107   (fdiv f32:$src0, f32:$src1),
1108   (MUL_IEEE $src0, (recip_ieee $src1))
1109 >;
1110 }
1111
1112 class TGSI_LIT_Z_Common <InstR600 mul_lit, InstR600 log_clamped, InstR600 exp_ieee>
1113   : Pat <
1114   (int_TGSI_lit_z f32:$src_x, f32:$src_y, f32:$src_w),
1115   (exp_ieee (mul_lit (log_clamped (MAX $src_y, (f32 ZERO))), $src_w, $src_x))
1116 >;
1117
1118 //===----------------------------------------------------------------------===//
1119 // R600 / R700 Instructions
1120 //===----------------------------------------------------------------------===//
1121
1122 let Predicates = [isR600] in {
1123
1124   def MUL_LIT_r600 : MUL_LIT_Common<0x0C>;
1125   def MULADD_r600 : MULADD_Common<0x10>;
1126   def MULADD_IEEE_r600 : MULADD_IEEE_Common<0x14>;
1127   def CNDE_r600 : CNDE_Common<0x18>;
1128   def CNDGT_r600 : CNDGT_Common<0x19>;
1129   def CNDGE_r600 : CNDGE_Common<0x1A>;
1130   def DOT4_r600 : DOT4_Common<0x50>;
1131   defm CUBE_r600 : CUBE_Common<0x52>;
1132   def EXP_IEEE_r600 : EXP_IEEE_Common<0x61>;
1133   def LOG_CLAMPED_r600 : LOG_CLAMPED_Common<0x62>;
1134   def LOG_IEEE_r600 : LOG_IEEE_Common<0x63>;
1135   def RECIP_CLAMPED_r600 : RECIP_CLAMPED_Common<0x64>;
1136   def RECIP_IEEE_r600 : RECIP_IEEE_Common<0x66>;
1137   def RECIPSQRT_CLAMPED_r600 : RECIPSQRT_CLAMPED_Common<0x67>;
1138   def RECIPSQRT_IEEE_r600 : RECIPSQRT_IEEE_Common<0x69>;
1139   def FLT_TO_INT_r600 : FLT_TO_INT_Common<0x6b>;
1140   def INT_TO_FLT_r600 : INT_TO_FLT_Common<0x6c>;
1141   def FLT_TO_UINT_r600 : FLT_TO_UINT_Common<0x79>;
1142   def UINT_TO_FLT_r600 : UINT_TO_FLT_Common<0x6d>;
1143   def SIN_r600 : SIN_Common<0x6E>;
1144   def COS_r600 : COS_Common<0x6F>;
1145   def ASHR_r600 : ASHR_Common<0x70>;
1146   def LSHR_r600 : LSHR_Common<0x71>;
1147   def LSHL_r600 : LSHL_Common<0x72>;
1148   def MULLO_INT_r600 : MULLO_INT_Common<0x73>;
1149   def MULHI_INT_r600 : MULHI_INT_Common<0x74>;
1150   def MULLO_UINT_r600 : MULLO_UINT_Common<0x75>;
1151   def MULHI_UINT_r600 : MULHI_UINT_Common<0x76>;
1152   def RECIP_UINT_r600 : RECIP_UINT_Common <0x78>;
1153
1154   defm DIV_r600 : DIV_Common<RECIP_IEEE_r600>;
1155   def : POW_Common <LOG_IEEE_r600, EXP_IEEE_r600, MUL>;
1156   def TGSI_LIT_Z_r600 : TGSI_LIT_Z_Common<MUL_LIT_r600, LOG_CLAMPED_r600, EXP_IEEE_r600>;
1157
1158   def : Pat<(fsqrt f32:$src), (MUL $src, (RECIPSQRT_CLAMPED_r600 $src))>;
1159
1160   def R600_ExportSwz : ExportSwzInst {
1161     let Word1{20-17} = 0; // BURST_COUNT
1162     let Word1{21} = eop;
1163     let Word1{22} = 1; // VALID_PIXEL_MODE
1164     let Word1{30-23} = inst;
1165     let Word1{31} = 1; // BARRIER
1166   }
1167   defm : ExportPattern<R600_ExportSwz, 39>;
1168
1169   def R600_ExportBuf : ExportBufInst {
1170     let Word1{20-17} = 0; // BURST_COUNT
1171     let Word1{21} = eop;
1172     let Word1{22} = 1; // VALID_PIXEL_MODE
1173     let Word1{30-23} = inst;
1174     let Word1{31} = 1; // BARRIER
1175   }
1176   defm : SteamOutputExportPattern<R600_ExportBuf, 0x20, 0x21, 0x22, 0x23>;
1177
1178   def CF_TC_R600 : CF_CLAUSE_R600<1, (ins i32imm:$ADDR, i32imm:$CNT),
1179   "TEX $CNT @$ADDR"> {
1180     let POP_COUNT = 0;
1181   }
1182   def CF_VC_R600 : CF_CLAUSE_R600<2, (ins i32imm:$ADDR, i32imm:$CNT),
1183   "VTX $CNT @$ADDR"> {
1184     let POP_COUNT = 0;
1185   }
1186   def WHILE_LOOP_R600 : CF_CLAUSE_R600<6, (ins i32imm:$ADDR),
1187   "LOOP_START_DX10 @$ADDR"> {
1188     let POP_COUNT = 0;
1189     let CNT = 0;
1190   }
1191   def END_LOOP_R600 : CF_CLAUSE_R600<5, (ins i32imm:$ADDR), "END_LOOP @$ADDR"> {
1192     let POP_COUNT = 0;
1193     let CNT = 0;
1194   }
1195   def LOOP_BREAK_R600 : CF_CLAUSE_R600<9, (ins i32imm:$ADDR),
1196   "LOOP_BREAK @$ADDR"> {
1197     let POP_COUNT = 0;
1198     let CNT = 0;
1199   }
1200   def CF_CONTINUE_R600 : CF_CLAUSE_R600<8, (ins i32imm:$ADDR),
1201   "CONTINUE @$ADDR"> {
1202     let POP_COUNT = 0;
1203     let CNT = 0;
1204   }
1205   def CF_JUMP_R600 : CF_CLAUSE_R600<10, (ins i32imm:$ADDR, i32imm:$POP_COUNT),
1206   "JUMP @$ADDR POP:$POP_COUNT"> {
1207     let CNT = 0;
1208   }
1209   def CF_ELSE_R600 : CF_CLAUSE_R600<13, (ins i32imm:$ADDR, i32imm:$POP_COUNT),
1210   "ELSE @$ADDR POP:$POP_COUNT"> {
1211     let CNT = 0;
1212   }
1213   def CF_CALL_FS_R600 : CF_CLAUSE_R600<19, (ins), "CALL_FS"> {
1214     let ADDR = 0;
1215     let CNT = 0;
1216     let POP_COUNT = 0;
1217   }
1218   def POP_R600 : CF_CLAUSE_R600<14, (ins i32imm:$ADDR, i32imm:$POP_COUNT),
1219   "POP @$ADDR POP:$POP_COUNT"> {
1220     let CNT = 0;
1221   }
1222   def CF_END_R600 : CF_CLAUSE_R600<0, (ins), "CF_END"> {
1223     let CNT = 0;
1224     let POP_COUNT = 0;
1225     let ADDR = 0;
1226     let END_OF_PROGRAM = 1;
1227   }
1228
1229 }
1230
1231 // Helper pattern for normalizing inputs to triginomic instructions for R700+
1232 // cards.
1233 class COS_PAT <InstR600 trig> : Pat<
1234   (fcos f32:$src),
1235   (trig (MUL_IEEE (MOV_IMM_I32 CONST.TWO_PI_INV), $src))
1236 >;
1237
1238 class SIN_PAT <InstR600 trig> : Pat<
1239   (fsin f32:$src),
1240   (trig (MUL_IEEE (MOV_IMM_I32 CONST.TWO_PI_INV), $src))
1241 >;
1242
1243 //===----------------------------------------------------------------------===//
1244 // R700 Only instructions
1245 //===----------------------------------------------------------------------===//
1246
1247 let Predicates = [isR700] in {
1248   def SIN_r700 : SIN_Common<0x6E>;
1249   def COS_r700 : COS_Common<0x6F>;
1250
1251   // R700 normalizes inputs to SIN/COS the same as EG
1252   def : SIN_PAT <SIN_r700>;
1253   def : COS_PAT <COS_r700>;
1254 }
1255
1256 //===----------------------------------------------------------------------===//
1257 // Evergreen Only instructions
1258 //===----------------------------------------------------------------------===//
1259
1260 let Predicates = [isEG] in {
1261
1262 def RECIP_IEEE_eg : RECIP_IEEE_Common<0x86>;
1263 defm DIV_eg : DIV_Common<RECIP_IEEE_eg>;
1264
1265 def MULLO_INT_eg : MULLO_INT_Common<0x8F>;
1266 def MULHI_INT_eg : MULHI_INT_Common<0x90>;
1267 def MULLO_UINT_eg : MULLO_UINT_Common<0x91>;
1268 def MULHI_UINT_eg : MULHI_UINT_Common<0x92>;
1269 def RECIP_UINT_eg : RECIP_UINT_Common<0x94>;
1270 def RECIPSQRT_CLAMPED_eg : RECIPSQRT_CLAMPED_Common<0x87>;
1271 def EXP_IEEE_eg : EXP_IEEE_Common<0x81>;
1272 def LOG_IEEE_eg : LOG_IEEE_Common<0x83>;
1273 def RECIP_CLAMPED_eg : RECIP_CLAMPED_Common<0x84>;
1274 def RECIPSQRT_IEEE_eg : RECIPSQRT_IEEE_Common<0x89>;
1275 def SIN_eg : SIN_Common<0x8D>;
1276 def COS_eg : COS_Common<0x8E>;
1277
1278 def : POW_Common <LOG_IEEE_eg, EXP_IEEE_eg, MUL>;
1279 def : SIN_PAT <SIN_eg>;
1280 def : COS_PAT <COS_eg>;
1281 def : Pat<(fsqrt f32:$src), (MUL $src, (RECIPSQRT_CLAMPED_eg $src))>;
1282
1283 //===----------------------------------------------------------------------===//
1284 // Memory read/write instructions
1285 //===----------------------------------------------------------------------===//
1286 let usesCustomInserter = 1 in {
1287
1288 class RAT_WRITE_CACHELESS_eg <dag ins, bits<4> mask, string name,
1289                               list<dag> pattern>
1290     : EG_CF_RAT <0x57, 0x2, mask, (outs), ins, name, pattern> {
1291 }
1292
1293 } // End usesCustomInserter = 1
1294
1295 // 32-bit store
1296 def RAT_WRITE_CACHELESS_32_eg : RAT_WRITE_CACHELESS_eg <
1297   (ins R600_TReg32_X:$rw_gpr, R600_TReg32_X:$index_gpr, InstFlag:$eop),
1298   0x1, "RAT_WRITE_CACHELESS_32_eg $rw_gpr, $index_gpr, $eop",
1299   [(global_store i32:$rw_gpr, i32:$index_gpr)]
1300 >;
1301
1302 //128-bit store
1303 def RAT_WRITE_CACHELESS_128_eg : RAT_WRITE_CACHELESS_eg <
1304   (ins R600_Reg128:$rw_gpr, R600_TReg32_X:$index_gpr, InstFlag:$eop),
1305   0xf, "RAT_WRITE_CACHELESS_128 $rw_gpr.XYZW, $index_gpr, $eop",
1306   [(global_store v4i32:$rw_gpr, i32:$index_gpr)]
1307 >;
1308
1309 class VTX_READ_eg <string name, bits<8> buffer_id, dag outs, list<dag> pattern>
1310     : VTX_WORD0_eg, VTX_READ<name, buffer_id, outs, pattern> {
1311
1312   // Static fields
1313   let VC_INST = 0;
1314   let FETCH_TYPE = 2;
1315   let FETCH_WHOLE_QUAD = 0;
1316   let BUFFER_ID = buffer_id;
1317   let SRC_REL = 0;
1318   // XXX: We can infer this field based on the SRC_GPR.  This would allow us
1319   // to store vertex addresses in any channel, not just X.
1320   let SRC_SEL_X = 0;
1321
1322   let Inst{31-0} = Word0;
1323 }
1324
1325 class VTX_READ_8_eg <bits<8> buffer_id, list<dag> pattern>
1326     : VTX_READ_eg <"VTX_READ_8 $dst_gpr, $src_gpr", buffer_id,
1327                    (outs R600_TReg32_X:$dst_gpr), pattern> {
1328
1329   let MEGA_FETCH_COUNT = 1;
1330   let DST_SEL_X = 0;
1331   let DST_SEL_Y = 7;   // Masked
1332   let DST_SEL_Z = 7;   // Masked
1333   let DST_SEL_W = 7;   // Masked
1334   let DATA_FORMAT = 1; // FMT_8
1335 }
1336
1337 class VTX_READ_16_eg <bits<8> buffer_id, list<dag> pattern>
1338     : VTX_READ_eg <"VTX_READ_16 $dst_gpr, $src_gpr", buffer_id,
1339                    (outs R600_TReg32_X:$dst_gpr), pattern> {
1340   let MEGA_FETCH_COUNT = 2;
1341   let DST_SEL_X = 0;
1342   let DST_SEL_Y = 7;   // Masked
1343   let DST_SEL_Z = 7;   // Masked
1344   let DST_SEL_W = 7;   // Masked
1345   let DATA_FORMAT = 5; // FMT_16
1346
1347 }
1348
1349 class VTX_READ_32_eg <bits<8> buffer_id, list<dag> pattern>
1350     : VTX_READ_eg <"VTX_READ_32 $dst_gpr, $src_gpr", buffer_id,
1351                    (outs R600_TReg32_X:$dst_gpr), pattern> {
1352
1353   let MEGA_FETCH_COUNT = 4;
1354   let DST_SEL_X        = 0;
1355   let DST_SEL_Y        = 7;   // Masked
1356   let DST_SEL_Z        = 7;   // Masked
1357   let DST_SEL_W        = 7;   // Masked
1358   let DATA_FORMAT      = 0xD; // COLOR_32
1359
1360   // This is not really necessary, but there were some GPU hangs that appeared
1361   // to be caused by ALU instructions in the next instruction group that wrote
1362   // to the $src_gpr registers of the VTX_READ.
1363   // e.g.
1364   // %T3_X<def> = VTX_READ_PARAM_32_eg %T2_X<kill>, 24
1365   // %T2_X<def> = MOV %ZERO
1366   //Adding this constraint prevents this from happening.
1367   let Constraints = "$src_gpr.ptr = $dst_gpr";
1368 }
1369
1370 class VTX_READ_128_eg <bits<8> buffer_id, list<dag> pattern>
1371     : VTX_READ_eg <"VTX_READ_128 $dst_gpr.XYZW, $src_gpr", buffer_id,
1372                    (outs R600_Reg128:$dst_gpr), pattern> {
1373
1374   let MEGA_FETCH_COUNT = 16;
1375   let DST_SEL_X        =  0;
1376   let DST_SEL_Y        =  1;
1377   let DST_SEL_Z        =  2;
1378   let DST_SEL_W        =  3;
1379   let DATA_FORMAT      =  0x22; // COLOR_32_32_32_32
1380
1381   // XXX: Need to force VTX_READ_128 instructions to write to the same register
1382   // that holds its buffer address to avoid potential hangs.  We can't use
1383   // the same constraint as VTX_READ_32_eg, because the $src_gpr.ptr and $dst
1384   // registers are different sizes.
1385 }
1386
1387 //===----------------------------------------------------------------------===//
1388 // VTX Read from parameter memory space
1389 //===----------------------------------------------------------------------===//
1390
1391 def VTX_READ_PARAM_8_eg : VTX_READ_8_eg <0,
1392   [(set i32:$dst_gpr, (load_param_zexti8 ADDRVTX_READ:$src_gpr))]
1393 >;
1394
1395 def VTX_READ_PARAM_16_eg : VTX_READ_16_eg <0,
1396   [(set i32:$dst_gpr, (load_param_zexti16 ADDRVTX_READ:$src_gpr))]
1397 >;
1398
1399 def VTX_READ_PARAM_32_eg : VTX_READ_32_eg <0,
1400   [(set i32:$dst_gpr, (load_param ADDRVTX_READ:$src_gpr))]
1401 >;
1402
1403 def VTX_READ_PARAM_128_eg : VTX_READ_128_eg <0,
1404   [(set v4i32:$dst_gpr, (load_param ADDRVTX_READ:$src_gpr))]
1405 >;
1406
1407 //===----------------------------------------------------------------------===//
1408 // VTX Read from global memory space
1409 //===----------------------------------------------------------------------===//
1410
1411 // 8-bit reads
1412 def VTX_READ_GLOBAL_8_eg : VTX_READ_8_eg <1,
1413   [(set i32:$dst_gpr, (zextloadi8_global ADDRVTX_READ:$src_gpr))]
1414 >;
1415
1416 // 32-bit reads
1417 def VTX_READ_GLOBAL_32_eg : VTX_READ_32_eg <1,
1418   [(set i32:$dst_gpr, (global_load ADDRVTX_READ:$src_gpr))]
1419 >;
1420
1421 // 128-bit reads
1422 def VTX_READ_GLOBAL_128_eg : VTX_READ_128_eg <1,
1423   [(set v4i32:$dst_gpr, (global_load ADDRVTX_READ:$src_gpr))]
1424 >;
1425
1426 //===----------------------------------------------------------------------===//
1427 // Constant Loads
1428 // XXX: We are currently storing all constants in the global address space.
1429 //===----------------------------------------------------------------------===//
1430
1431 def CONSTANT_LOAD_eg : VTX_READ_32_eg <1,
1432   [(set i32:$dst_gpr, (constant_load ADDRVTX_READ:$src_gpr))]
1433 >;
1434
1435
1436 } // End Predicates = [isEG]
1437
1438 //===----------------------------------------------------------------------===//
1439 // Evergreen / Cayman Instructions
1440 //===----------------------------------------------------------------------===//
1441
1442 let Predicates = [isEGorCayman] in {
1443
1444   // BFE_UINT - bit_extract, an optimization for mask and shift
1445   // Src0 = Input
1446   // Src1 = Offset
1447   // Src2 = Width
1448   //
1449   // bit_extract = (Input << (32 - Offset - Width)) >> (32 - Width)
1450   //
1451   // Example Usage:
1452   // (Offset, Width)
1453   //
1454   // (0, 8)           = (Input << 24) >> 24  = (Input &  0xff)       >> 0
1455   // (8, 8)           = (Input << 16) >> 24  = (Input &  0xffff)     >> 8
1456   // (16,8)           = (Input <<  8) >> 24  = (Input &  0xffffff)   >> 16
1457   // (24,8)           = (Input <<  0) >> 24  = (Input &  0xffffffff) >> 24
1458   def BFE_UINT_eg : R600_3OP <0x4, "BFE_UINT",
1459     [(set i32:$dst, (int_AMDIL_bit_extract_u32 i32:$src0, i32:$src1,
1460                                                i32:$src2))],
1461     VecALU
1462   >;
1463   def : BFEPattern <BFE_UINT_eg>;
1464
1465   def BFI_INT_eg : R600_3OP <0x06, "BFI_INT", [], VecALU>;
1466   defm : BFIPatterns <BFI_INT_eg>;
1467
1468   def BIT_ALIGN_INT_eg : R600_3OP <0xC, "BIT_ALIGN_INT", [], VecALU>;
1469   def : ROTRPattern <BIT_ALIGN_INT_eg>;
1470
1471   def MULADD_eg : MULADD_Common<0x14>;
1472   def MULADD_IEEE_eg : MULADD_IEEE_Common<0x18>;
1473   def ASHR_eg : ASHR_Common<0x15>;
1474   def LSHR_eg : LSHR_Common<0x16>;
1475   def LSHL_eg : LSHL_Common<0x17>;
1476   def CNDE_eg : CNDE_Common<0x19>;
1477   def CNDGT_eg : CNDGT_Common<0x1A>;
1478   def CNDGE_eg : CNDGE_Common<0x1B>;
1479   def MUL_LIT_eg : MUL_LIT_Common<0x1F>;
1480   def LOG_CLAMPED_eg : LOG_CLAMPED_Common<0x82>;
1481   def DOT4_eg : DOT4_Common<0xBE>;
1482   defm CUBE_eg : CUBE_Common<0xC0>;
1483
1484 let hasSideEffects = 1 in {
1485   def MOVA_INT_eg : R600_1OP <0xCC, "MOVA_INT", []>;
1486 }
1487
1488   def TGSI_LIT_Z_eg : TGSI_LIT_Z_Common<MUL_LIT_eg, LOG_CLAMPED_eg, EXP_IEEE_eg>;
1489
1490   def FLT_TO_INT_eg : FLT_TO_INT_Common<0x50> {
1491     let Pattern = [];
1492   }
1493
1494   def INT_TO_FLT_eg : INT_TO_FLT_Common<0x9B>;
1495
1496   def FLT_TO_UINT_eg : FLT_TO_UINT_Common<0x9A> {
1497     let Pattern = [];
1498   }
1499
1500   def UINT_TO_FLT_eg : UINT_TO_FLT_Common<0x9C>;
1501
1502 def GROUP_BARRIER : InstR600 <
1503     (outs), (ins), "  GROUP_BARRIER", [(int_AMDGPU_barrier_local)], AnyALU>,
1504     R600ALU_Word0,
1505     R600ALU_Word1_OP2 <0x54> {
1506
1507   let dst = 0;
1508   let dst_rel = 0;
1509   let src0 = 0;
1510   let src0_rel = 0;
1511   let src0_neg = 0;
1512   let src0_abs = 0;
1513   let src1 = 0;
1514   let src1_rel = 0;
1515   let src1_neg = 0;
1516   let src1_abs = 0;
1517   let write = 0;
1518   let omod = 0;
1519   let clamp = 0;
1520   let last = 1;
1521   let bank_swizzle = 0;
1522   let pred_sel = 0;
1523   let update_exec_mask = 0;
1524   let update_pred = 0;
1525
1526   let Inst{31-0}  = Word0;
1527   let Inst{63-32} = Word1;
1528
1529   let ALUInst = 1;
1530 }
1531
1532 //===----------------------------------------------------------------------===//
1533 // LDS Instructions
1534 //===----------------------------------------------------------------------===//
1535 class R600_LDS  <bits<6> op, dag outs, dag ins, string asm,
1536                  list<dag> pattern = []> :
1537
1538     InstR600 <outs, ins, asm, pattern, XALU>,
1539     R600_ALU_LDS_Word0,
1540     R600LDS_Word1 {
1541
1542   bits<6>  offset = 0;
1543   let lds_op = op;
1544
1545   let Word1{27} = offset{0};
1546   let Word1{12} = offset{1};
1547   let Word1{28} = offset{2};
1548   let Word1{31} = offset{3};
1549   let Word0{12} = offset{4};
1550   let Word0{25} = offset{5};
1551
1552
1553   let Inst{31-0}  = Word0;
1554   let Inst{63-32} = Word1;
1555
1556   let ALUInst = 1;
1557   let HasNativeOperands = 1;
1558   let UseNamedOperandTable = 1;
1559 }
1560
1561 class R600_LDS_1A <bits<6> lds_op, string name, list<dag> pattern> : R600_LDS <
1562   lds_op,
1563   (outs R600_Reg32:$dst),
1564   (ins R600_Reg32:$src0, REL:$src0_rel, SEL:$src0_sel,
1565        LAST:$last, R600_Pred:$pred_sel,
1566        BANK_SWIZZLE:$bank_swizzle),
1567   "  "#name#" $last OQAP, $src0$src0_rel $pred_sel",
1568   pattern
1569   > {
1570
1571   let src1 = 0;
1572   let src1_rel = 0;
1573   let src2 = 0;
1574   let src2_rel = 0;
1575
1576   let Defs = [OQAP];
1577   let usesCustomInserter = 1;
1578   let LDS_1A = 1;
1579   let DisableEncoding = "$dst";
1580 }
1581
1582 class R600_LDS_1A1D <bits<6> lds_op, string name, list<dag> pattern> :
1583     R600_LDS <
1584   lds_op,
1585   (outs),
1586   (ins R600_Reg32:$src0, REL:$src0_rel, SEL:$src0_sel,
1587        R600_Reg32:$src1, REL:$src1_rel, SEL:$src1_sel,
1588        LAST:$last, R600_Pred:$pred_sel,
1589        BANK_SWIZZLE:$bank_swizzle),
1590   "  "#name#" $last $src0$src0_rel, $src1$src1_rel, $pred_sel",
1591   pattern
1592   > {
1593
1594   let src2 = 0;
1595   let src2_rel = 0;
1596   let LDS_1A1D = 1;
1597 }
1598
1599 def LDS_READ_RET : R600_LDS_1A <0x32, "LDS_READ_RET",
1600   [(set (i32 R600_Reg32:$dst), (local_load R600_Reg32:$src0))]
1601 >;
1602
1603 def LDS_WRITE : R600_LDS_1A1D <0xD, "LDS_WRITE",
1604   [(local_store (i32 R600_Reg32:$src1), R600_Reg32:$src0)]
1605 >;
1606
1607   // TRUNC is used for the FLT_TO_INT instructions to work around a
1608   // perceived problem where the rounding modes are applied differently
1609   // depending on the instruction and the slot they are in.
1610   // See:
1611   // https://bugs.freedesktop.org/show_bug.cgi?id=50232
1612   // Mesa commit: a1a0974401c467cb86ef818f22df67c21774a38c
1613   //
1614   // XXX: Lowering SELECT_CC will sometimes generate fp_to_[su]int nodes,
1615   // which do not need to be truncated since the fp values are 0.0f or 1.0f.
1616   // We should look into handling these cases separately.
1617   def : Pat<(fp_to_sint f32:$src0), (FLT_TO_INT_eg (TRUNC $src0))>;
1618
1619   def : Pat<(fp_to_uint f32:$src0), (FLT_TO_UINT_eg (TRUNC $src0))>;
1620
1621   // SHA-256 Patterns
1622   def : SHA256MaPattern <BFI_INT_eg, XOR_INT>;
1623
1624   def EG_ExportSwz : ExportSwzInst {
1625     let Word1{19-16} = 0; // BURST_COUNT
1626     let Word1{20} = 1; // VALID_PIXEL_MODE
1627     let Word1{21} = eop;
1628     let Word1{29-22} = inst;
1629     let Word1{30} = 0; // MARK
1630     let Word1{31} = 1; // BARRIER
1631   }
1632   defm : ExportPattern<EG_ExportSwz, 83>;
1633
1634   def EG_ExportBuf : ExportBufInst {
1635     let Word1{19-16} = 0; // BURST_COUNT
1636     let Word1{20} = 1; // VALID_PIXEL_MODE
1637     let Word1{21} = eop;
1638     let Word1{29-22} = inst;
1639     let Word1{30} = 0; // MARK
1640     let Word1{31} = 1; // BARRIER
1641   }
1642   defm : SteamOutputExportPattern<EG_ExportBuf, 0x40, 0x41, 0x42, 0x43>;
1643
1644   def CF_TC_EG : CF_CLAUSE_EG<1, (ins i32imm:$ADDR, i32imm:$COUNT),
1645   "TEX $COUNT @$ADDR"> {
1646     let POP_COUNT = 0;
1647   }
1648   def CF_VC_EG : CF_CLAUSE_EG<2, (ins i32imm:$ADDR, i32imm:$COUNT),
1649   "VTX $COUNT @$ADDR"> {
1650     let POP_COUNT = 0;
1651   }
1652   def WHILE_LOOP_EG : CF_CLAUSE_EG<6, (ins i32imm:$ADDR),
1653   "LOOP_START_DX10 @$ADDR"> {
1654     let POP_COUNT = 0;
1655     let COUNT = 0;
1656   }
1657   def END_LOOP_EG : CF_CLAUSE_EG<5, (ins i32imm:$ADDR), "END_LOOP @$ADDR"> {
1658     let POP_COUNT = 0;
1659     let COUNT = 0;
1660   }
1661   def LOOP_BREAK_EG : CF_CLAUSE_EG<9, (ins i32imm:$ADDR),
1662   "LOOP_BREAK @$ADDR"> {
1663     let POP_COUNT = 0;
1664     let COUNT = 0;
1665   }
1666   def CF_CONTINUE_EG : CF_CLAUSE_EG<8, (ins i32imm:$ADDR),
1667   "CONTINUE @$ADDR"> {
1668     let POP_COUNT = 0;
1669     let COUNT = 0;
1670   }
1671   def CF_JUMP_EG : CF_CLAUSE_EG<10, (ins i32imm:$ADDR, i32imm:$POP_COUNT),
1672   "JUMP @$ADDR POP:$POP_COUNT"> {
1673     let COUNT = 0;
1674   }
1675   def CF_ELSE_EG : CF_CLAUSE_EG<13, (ins i32imm:$ADDR, i32imm:$POP_COUNT),
1676   "ELSE @$ADDR POP:$POP_COUNT"> {
1677     let COUNT = 0;
1678   }
1679   def CF_CALL_FS_EG : CF_CLAUSE_EG<19, (ins), "CALL_FS"> {
1680     let ADDR = 0;
1681     let COUNT = 0;
1682     let POP_COUNT = 0;
1683   }
1684   def POP_EG : CF_CLAUSE_EG<14, (ins i32imm:$ADDR, i32imm:$POP_COUNT),
1685   "POP @$ADDR POP:$POP_COUNT"> {
1686     let COUNT = 0;
1687   }
1688   def CF_END_EG :  CF_CLAUSE_EG<0, (ins), "CF_END"> {
1689     let COUNT = 0;
1690     let POP_COUNT = 0;
1691     let ADDR = 0;
1692     let END_OF_PROGRAM = 1;
1693   }
1694
1695 } // End Predicates = [isEGorCayman]
1696
1697 //===----------------------------------------------------------------------===//
1698 // Regist loads and stores - for indirect addressing
1699 //===----------------------------------------------------------------------===//
1700
1701 defm R600_ : RegisterLoadStore <R600_Reg32, FRAMEri, ADDRIndirect>;
1702
1703 //===----------------------------------------------------------------------===//
1704 // Cayman Instructions
1705 //===----------------------------------------------------------------------===//
1706
1707 let Predicates = [isCayman] in {
1708
1709 let isVector = 1 in {
1710
1711 def RECIP_IEEE_cm : RECIP_IEEE_Common<0x86>;
1712
1713 def MULLO_INT_cm : MULLO_INT_Common<0x8F>;
1714 def MULHI_INT_cm : MULHI_INT_Common<0x90>;
1715 def MULLO_UINT_cm : MULLO_UINT_Common<0x91>;
1716 def MULHI_UINT_cm : MULHI_UINT_Common<0x92>;
1717 def RECIPSQRT_CLAMPED_cm : RECIPSQRT_CLAMPED_Common<0x87>;
1718 def EXP_IEEE_cm : EXP_IEEE_Common<0x81>;
1719 def LOG_IEEE_cm : LOG_IEEE_Common<0x83>;
1720 def RECIP_CLAMPED_cm : RECIP_CLAMPED_Common<0x84>;
1721 def RECIPSQRT_IEEE_cm : RECIPSQRT_IEEE_Common<0x89>;
1722 def SIN_cm : SIN_Common<0x8D>;
1723 def COS_cm : COS_Common<0x8E>;
1724 } // End isVector = 1
1725
1726 def : POW_Common <LOG_IEEE_cm, EXP_IEEE_cm, MUL>;
1727 def : SIN_PAT <SIN_cm>;
1728 def : COS_PAT <COS_cm>;
1729
1730 defm DIV_cm : DIV_Common<RECIP_IEEE_cm>;
1731
1732 // RECIP_UINT emulation for Cayman
1733 // The multiplication scales from [0,1] to the unsigned integer range
1734 def : Pat <
1735   (AMDGPUurecip i32:$src0),
1736   (FLT_TO_UINT_eg (MUL_IEEE (RECIP_IEEE_cm (UINT_TO_FLT_eg $src0)),
1737                             (MOV_IMM_I32 CONST.FP_UINT_MAX_PLUS_1)))
1738 >;
1739
1740   def CF_END_CM : CF_CLAUSE_EG<32, (ins), "CF_END"> {
1741     let ADDR = 0;
1742     let POP_COUNT = 0;
1743     let COUNT = 0;
1744   }
1745
1746 def : Pat<(fsqrt f32:$src), (MUL R600_Reg32:$src, (RECIPSQRT_CLAMPED_cm $src))>;
1747
1748
1749 def RAT_STORE_DWORD_cm : EG_CF_RAT <
1750   0x57, 0x14, 0x1, (outs),
1751   (ins R600_TReg32_X:$rw_gpr, R600_TReg32_X:$index_gpr),
1752   "EXPORT_RAT_INST_STORE_DWORD $rw_gpr, $index_gpr",
1753   [(global_store i32:$rw_gpr, i32:$index_gpr)]
1754 > {
1755   let eop = 0; // This bit is not used on Cayman.
1756 }
1757
1758 class VTX_READ_cm <string name, bits<8> buffer_id, dag outs, list<dag> pattern>
1759     : VTX_WORD0_cm, VTX_READ<name, buffer_id, outs, pattern> {
1760
1761   // Static fields
1762   let VC_INST = 0;
1763   let FETCH_TYPE = 2;
1764   let FETCH_WHOLE_QUAD = 0;
1765   let BUFFER_ID = buffer_id;
1766   let SRC_REL = 0;
1767   // XXX: We can infer this field based on the SRC_GPR.  This would allow us
1768   // to store vertex addresses in any channel, not just X.
1769   let SRC_SEL_X = 0;
1770   let SRC_SEL_Y = 0;
1771   let STRUCTURED_READ = 0;
1772   let LDS_REQ = 0;
1773   let COALESCED_READ = 0;
1774
1775   let Inst{31-0} = Word0;
1776 }
1777
1778 class VTX_READ_8_cm <bits<8> buffer_id, list<dag> pattern>
1779     : VTX_READ_cm <"VTX_READ_8 $dst_gpr, $src_gpr", buffer_id,
1780                    (outs R600_TReg32_X:$dst_gpr), pattern> {
1781
1782   let DST_SEL_X = 0;
1783   let DST_SEL_Y = 7;   // Masked
1784   let DST_SEL_Z = 7;   // Masked
1785   let DST_SEL_W = 7;   // Masked
1786   let DATA_FORMAT = 1; // FMT_8
1787 }
1788
1789 class VTX_READ_16_cm <bits<8> buffer_id, list<dag> pattern>
1790     : VTX_READ_cm <"VTX_READ_16 $dst_gpr, $src_gpr", buffer_id,
1791                    (outs R600_TReg32_X:$dst_gpr), pattern> {
1792   let DST_SEL_X = 0;
1793   let DST_SEL_Y = 7;   // Masked
1794   let DST_SEL_Z = 7;   // Masked
1795   let DST_SEL_W = 7;   // Masked
1796   let DATA_FORMAT = 5; // FMT_16
1797
1798 }
1799
1800 class VTX_READ_32_cm <bits<8> buffer_id, list<dag> pattern>
1801     : VTX_READ_cm <"VTX_READ_32 $dst_gpr, $src_gpr", buffer_id,
1802                    (outs R600_TReg32_X:$dst_gpr), pattern> {
1803
1804   let DST_SEL_X        = 0;
1805   let DST_SEL_Y        = 7;   // Masked
1806   let DST_SEL_Z        = 7;   // Masked
1807   let DST_SEL_W        = 7;   // Masked
1808   let DATA_FORMAT      = 0xD; // COLOR_32
1809
1810   // This is not really necessary, but there were some GPU hangs that appeared
1811   // to be caused by ALU instructions in the next instruction group that wrote
1812   // to the $src_gpr registers of the VTX_READ.
1813   // e.g.
1814   // %T3_X<def> = VTX_READ_PARAM_32_eg %T2_X<kill>, 24
1815   // %T2_X<def> = MOV %ZERO
1816   //Adding this constraint prevents this from happening.
1817   let Constraints = "$src_gpr.ptr = $dst_gpr";
1818 }
1819
1820 class VTX_READ_128_cm <bits<8> buffer_id, list<dag> pattern>
1821     : VTX_READ_cm <"VTX_READ_128 $dst_gpr.XYZW, $src_gpr", buffer_id,
1822                    (outs R600_Reg128:$dst_gpr), pattern> {
1823
1824   let DST_SEL_X        =  0;
1825   let DST_SEL_Y        =  1;
1826   let DST_SEL_Z        =  2;
1827   let DST_SEL_W        =  3;
1828   let DATA_FORMAT      =  0x22; // COLOR_32_32_32_32
1829
1830   // XXX: Need to force VTX_READ_128 instructions to write to the same register
1831   // that holds its buffer address to avoid potential hangs.  We can't use
1832   // the same constraint as VTX_READ_32_eg, because the $src_gpr.ptr and $dst
1833   // registers are different sizes.
1834 }
1835
1836 //===----------------------------------------------------------------------===//
1837 // VTX Read from parameter memory space
1838 //===----------------------------------------------------------------------===//
1839 def VTX_READ_PARAM_8_cm : VTX_READ_8_cm <0,
1840   [(set i32:$dst_gpr, (load_param_zexti8 ADDRVTX_READ:$src_gpr))]
1841 >;
1842
1843 def VTX_READ_PARAM_16_cm : VTX_READ_16_cm <0,
1844   [(set i32:$dst_gpr, (load_param_zexti16 ADDRVTX_READ:$src_gpr))]
1845 >;
1846
1847 def VTX_READ_PARAM_32_cm : VTX_READ_32_cm <0,
1848   [(set i32:$dst_gpr, (load_param ADDRVTX_READ:$src_gpr))]
1849 >;
1850
1851 def VTX_READ_PARAM_128_cm : VTX_READ_128_cm <0,
1852   [(set v4i32:$dst_gpr, (load_param ADDRVTX_READ:$src_gpr))]
1853 >;
1854
1855 //===----------------------------------------------------------------------===//
1856 // VTX Read from global memory space
1857 //===----------------------------------------------------------------------===//
1858
1859 // 8-bit reads
1860 def VTX_READ_GLOBAL_8_cm : VTX_READ_8_cm <1,
1861   [(set i32:$dst_gpr, (zextloadi8_global ADDRVTX_READ:$src_gpr))]
1862 >;
1863
1864 // 32-bit reads
1865 def VTX_READ_GLOBAL_32_cm : VTX_READ_32_cm <1,
1866   [(set i32:$dst_gpr, (global_load ADDRVTX_READ:$src_gpr))]
1867 >;
1868
1869 // 128-bit reads
1870 def VTX_READ_GLOBAL_128_cm : VTX_READ_128_cm <1,
1871   [(set v4i32:$dst_gpr, (global_load ADDRVTX_READ:$src_gpr))]
1872 >;
1873
1874 //===----------------------------------------------------------------------===//
1875 // Constant Loads
1876 // XXX: We are currently storing all constants in the global address space.
1877 //===----------------------------------------------------------------------===//
1878
1879 def CONSTANT_LOAD_cm : VTX_READ_32_cm <1,
1880   [(set i32:$dst_gpr, (constant_load ADDRVTX_READ:$src_gpr))]
1881 >;
1882
1883 } // End isCayman
1884
1885 //===----------------------------------------------------------------------===//
1886 // Branch Instructions
1887 //===----------------------------------------------------------------------===//
1888
1889
1890 def IF_PREDICATE_SET  : ILFormat<(outs), (ins GPRI32:$src),
1891   "IF_PREDICATE_SET $src", []>;
1892
1893 def PREDICATED_BREAK : ILFormat<(outs), (ins GPRI32:$src),
1894   "PREDICATED_BREAK $src", []>;
1895
1896 //===----------------------------------------------------------------------===//
1897 // Pseudo instructions
1898 //===----------------------------------------------------------------------===//
1899
1900 let isPseudo = 1 in {
1901
1902 def PRED_X : InstR600 <
1903   (outs R600_Predicate_Bit:$dst),
1904   (ins R600_Reg32:$src0, i32imm:$src1, i32imm:$flags),
1905   "", [], NullALU> {
1906   let FlagOperandIdx = 3;
1907 }
1908
1909 let isTerminator = 1, isBranch = 1 in {
1910 def JUMP_COND : InstR600 <
1911           (outs),
1912           (ins brtarget:$target, R600_Predicate_Bit:$p),
1913           "JUMP $target ($p)",
1914           [], AnyALU
1915   >;
1916
1917 def JUMP : InstR600 <
1918           (outs),
1919           (ins brtarget:$target),
1920           "JUMP $target",
1921           [], AnyALU
1922   >
1923 {
1924   let isPredicable = 1;
1925   let isBarrier = 1;
1926 }
1927
1928 }  // End isTerminator = 1, isBranch = 1
1929
1930 let usesCustomInserter = 1 in {
1931
1932 let mayLoad = 0, mayStore = 0, hasSideEffects = 1 in {
1933
1934 def MASK_WRITE : AMDGPUShaderInst <
1935     (outs),
1936     (ins R600_Reg32:$src),
1937     "MASK_WRITE $src",
1938     []
1939 >;
1940
1941 } // End mayLoad = 0, mayStore = 0, hasSideEffects = 1
1942
1943
1944 def TXD: InstR600 <
1945   (outs R600_Reg128:$dst),
1946   (ins R600_Reg128:$src0, R600_Reg128:$src1, R600_Reg128:$src2,
1947        i32imm:$resourceId, i32imm:$samplerId, i32imm:$textureTarget),
1948   "TXD $dst, $src0, $src1, $src2, $resourceId, $samplerId, $textureTarget",
1949   [(set v4f32:$dst, (int_AMDGPU_txd v4f32:$src0, v4f32:$src1, v4f32:$src2,
1950                      imm:$resourceId, imm:$samplerId, imm:$textureTarget))],
1951   NullALU > {
1952   let TEXInst = 1;
1953 }
1954
1955 def TXD_SHADOW: InstR600 <
1956   (outs R600_Reg128:$dst),
1957   (ins R600_Reg128:$src0, R600_Reg128:$src1, R600_Reg128:$src2,
1958        i32imm:$resourceId, i32imm:$samplerId, i32imm:$textureTarget),
1959   "TXD_SHADOW $dst, $src0, $src1, $src2, $resourceId, $samplerId, $textureTarget",
1960   [(set v4f32:$dst, (int_AMDGPU_txd v4f32:$src0, v4f32:$src1, v4f32:$src2,
1961         imm:$resourceId, imm:$samplerId, TEX_SHADOW:$textureTarget))],
1962    NullALU
1963 > {
1964   let TEXInst = 1;
1965 }
1966 } // End isPseudo = 1
1967 } // End usesCustomInserter = 1
1968
1969 def CLAMP_R600 :  CLAMP <R600_Reg32>;
1970 def FABS_R600 : FABS<R600_Reg32>;
1971 def FNEG_R600 : FNEG<R600_Reg32>;
1972
1973 //===---------------------------------------------------------------------===//
1974 // Return instruction
1975 //===---------------------------------------------------------------------===//
1976 let isTerminator = 1, isReturn = 1, hasCtrlDep = 1,
1977     usesCustomInserter = 1 in {
1978   def RETURN          : ILFormat<(outs), (ins variable_ops),
1979       "RETURN", [(IL_retflag)]>;
1980 }
1981
1982
1983 //===----------------------------------------------------------------------===//
1984 // Constant Buffer Addressing Support
1985 //===----------------------------------------------------------------------===//
1986
1987 let usesCustomInserter = 1, isCodeGenOnly = 1, isPseudo = 1, Namespace = "AMDGPU"  in {
1988 def CONST_COPY : Instruction {
1989   let OutOperandList = (outs R600_Reg32:$dst);
1990   let InOperandList = (ins i32imm:$src);
1991   let Pattern =
1992       [(set R600_Reg32:$dst, (CONST_ADDRESS ADDRGA_CONST_OFFSET:$src))];
1993   let AsmString = "CONST_COPY";
1994   let neverHasSideEffects = 1;
1995   let isAsCheapAsAMove = 1;
1996   let Itinerary = NullALU;
1997 }
1998 } // end usesCustomInserter = 1, isCodeGenOnly = 1, isPseudo = 1, Namespace = "AMDGPU"
1999
2000 def TEX_VTX_CONSTBUF :
2001   InstR600ISA <(outs R600_Reg128:$dst), (ins MEMxi:$ptr, i32imm:$BUFFER_ID), "VTX_READ_eg $dst, $ptr",
2002       [(set v4i32:$dst, (CONST_ADDRESS ADDRGA_VAR_OFFSET:$ptr, (i32 imm:$BUFFER_ID)))]>,
2003   VTX_WORD1_GPR, VTX_WORD0_eg {
2004
2005   let VC_INST = 0;
2006   let FETCH_TYPE = 2;
2007   let FETCH_WHOLE_QUAD = 0;
2008   let SRC_REL = 0;
2009   let SRC_SEL_X = 0;
2010   let DST_REL = 0;
2011   let USE_CONST_FIELDS = 0;
2012   let NUM_FORMAT_ALL = 2;
2013   let FORMAT_COMP_ALL = 1;
2014   let SRF_MODE_ALL = 1;
2015   let MEGA_FETCH_COUNT = 16;
2016   let DST_SEL_X        = 0;
2017   let DST_SEL_Y        = 1;
2018   let DST_SEL_Z        = 2;
2019   let DST_SEL_W        = 3;
2020   let DATA_FORMAT      = 35;
2021
2022   let Inst{31-0} = Word0;
2023   let Inst{63-32} = Word1;
2024
2025 // LLVM can only encode 64-bit instructions, so these fields are manually
2026 // encoded in R600CodeEmitter
2027 //
2028 // bits<16> OFFSET;
2029 // bits<2>  ENDIAN_SWAP = 0;
2030 // bits<1>  CONST_BUF_NO_STRIDE = 0;
2031 // bits<1>  MEGA_FETCH = 0;
2032 // bits<1>  ALT_CONST = 0;
2033 // bits<2>  BUFFER_INDEX_MODE = 0;
2034
2035
2036
2037 // VTX_WORD2 (LLVM can only encode 64-bit instructions, so WORD2 encoding
2038 // is done in R600CodeEmitter
2039 //
2040 // Inst{79-64} = OFFSET;
2041 // Inst{81-80} = ENDIAN_SWAP;
2042 // Inst{82}    = CONST_BUF_NO_STRIDE;
2043 // Inst{83}    = MEGA_FETCH;
2044 // Inst{84}    = ALT_CONST;
2045 // Inst{86-85} = BUFFER_INDEX_MODE;
2046 // Inst{95-86} = 0; Reserved
2047
2048 // VTX_WORD3 (Padding)
2049 //
2050 // Inst{127-96} = 0;
2051   let VTXInst = 1;
2052 }
2053
2054 def TEX_VTX_TEXBUF:
2055   InstR600ISA <(outs R600_Reg128:$dst), (ins MEMxi:$ptr, i32imm:$BUFFER_ID), "TEX_VTX_EXPLICIT_READ $dst, $ptr",
2056       [(set v4f32:$dst, (int_R600_load_texbuf ADDRGA_VAR_OFFSET:$ptr, imm:$BUFFER_ID))]>,
2057 VTX_WORD1_GPR, VTX_WORD0_eg {
2058
2059 let VC_INST = 0;
2060 let FETCH_TYPE = 2;
2061 let FETCH_WHOLE_QUAD = 0;
2062 let SRC_REL = 0;
2063 let SRC_SEL_X = 0;
2064 let DST_REL = 0;
2065 let USE_CONST_FIELDS = 1;
2066 let NUM_FORMAT_ALL = 0;
2067 let FORMAT_COMP_ALL = 0;
2068 let SRF_MODE_ALL = 1;
2069 let MEGA_FETCH_COUNT = 16;
2070 let DST_SEL_X        = 0;
2071 let DST_SEL_Y        = 1;
2072 let DST_SEL_Z        = 2;
2073 let DST_SEL_W        = 3;
2074 let DATA_FORMAT      = 0;
2075
2076 let Inst{31-0} = Word0;
2077 let Inst{63-32} = Word1;
2078
2079 // LLVM can only encode 64-bit instructions, so these fields are manually
2080 // encoded in R600CodeEmitter
2081 //
2082 // bits<16> OFFSET;
2083 // bits<2>  ENDIAN_SWAP = 0;
2084 // bits<1>  CONST_BUF_NO_STRIDE = 0;
2085 // bits<1>  MEGA_FETCH = 0;
2086 // bits<1>  ALT_CONST = 0;
2087 // bits<2>  BUFFER_INDEX_MODE = 0;
2088
2089
2090
2091 // VTX_WORD2 (LLVM can only encode 64-bit instructions, so WORD2 encoding
2092 // is done in R600CodeEmitter
2093 //
2094 // Inst{79-64} = OFFSET;
2095 // Inst{81-80} = ENDIAN_SWAP;
2096 // Inst{82}    = CONST_BUF_NO_STRIDE;
2097 // Inst{83}    = MEGA_FETCH;
2098 // Inst{84}    = ALT_CONST;
2099 // Inst{86-85} = BUFFER_INDEX_MODE;
2100 // Inst{95-86} = 0; Reserved
2101
2102 // VTX_WORD3 (Padding)
2103 //
2104 // Inst{127-96} = 0;
2105   let VTXInst = 1;
2106 }
2107
2108
2109
2110 //===--------------------------------------------------------------------===//
2111 // Instructions support
2112 //===--------------------------------------------------------------------===//
2113 //===---------------------------------------------------------------------===//
2114 // Custom Inserter for Branches and returns, this eventually will be a
2115 // seperate pass
2116 //===---------------------------------------------------------------------===//
2117 let isTerminator = 1, usesCustomInserter = 1, isBranch = 1, isBarrier = 1 in {
2118   def BRANCH : ILFormat<(outs), (ins brtarget:$target),
2119       "; Pseudo unconditional branch instruction",
2120       [(br bb:$target)]>;
2121   defm BRANCH_COND : BranchConditional<IL_brcond>;
2122 }
2123
2124 //===---------------------------------------------------------------------===//
2125 // Flow and Program control Instructions
2126 //===---------------------------------------------------------------------===//
2127 let isTerminator=1 in {
2128   def SWITCH      : ILFormat< (outs), (ins GPRI32:$src),
2129   !strconcat("SWITCH", " $src"), []>;
2130   def CASE        : ILFormat< (outs), (ins GPRI32:$src),
2131       !strconcat("CASE", " $src"), []>;
2132   def BREAK       : ILFormat< (outs), (ins),
2133       "BREAK", []>;
2134   def CONTINUE    : ILFormat< (outs), (ins),
2135       "CONTINUE", []>;
2136   def DEFAULT     : ILFormat< (outs), (ins),
2137       "DEFAULT", []>;
2138   def ELSE        : ILFormat< (outs), (ins),
2139       "ELSE", []>;
2140   def ENDSWITCH   : ILFormat< (outs), (ins),
2141       "ENDSWITCH", []>;
2142   def ENDMAIN     : ILFormat< (outs), (ins),
2143       "ENDMAIN", []>;
2144   def END         : ILFormat< (outs), (ins),
2145       "END", []>;
2146   def ENDFUNC     : ILFormat< (outs), (ins),
2147       "ENDFUNC", []>;
2148   def ENDIF       : ILFormat< (outs), (ins),
2149       "ENDIF", []>;
2150   def WHILELOOP   : ILFormat< (outs), (ins),
2151       "WHILE", []>;
2152   def ENDLOOP     : ILFormat< (outs), (ins),
2153       "ENDLOOP", []>;
2154   def FUNC        : ILFormat< (outs), (ins),
2155       "FUNC", []>;
2156   def RETDYN      : ILFormat< (outs), (ins),
2157       "RET_DYN", []>;
2158   // This opcode has custom swizzle pattern encoded in Swizzle Encoder
2159   defm IF_LOGICALNZ  : BranchInstr<"IF_LOGICALNZ">;
2160   // This opcode has custom swizzle pattern encoded in Swizzle Encoder
2161   defm IF_LOGICALZ   : BranchInstr<"IF_LOGICALZ">;
2162   // This opcode has custom swizzle pattern encoded in Swizzle Encoder
2163   defm BREAK_LOGICALNZ : BranchInstr<"BREAK_LOGICALNZ">;
2164   // This opcode has custom swizzle pattern encoded in Swizzle Encoder
2165   defm BREAK_LOGICALZ : BranchInstr<"BREAK_LOGICALZ">;
2166   // This opcode has custom swizzle pattern encoded in Swizzle Encoder
2167   defm CONTINUE_LOGICALNZ : BranchInstr<"CONTINUE_LOGICALNZ">;
2168   // This opcode has custom swizzle pattern encoded in Swizzle Encoder
2169   defm CONTINUE_LOGICALZ : BranchInstr<"CONTINUE_LOGICALZ">;
2170   defm IFC         : BranchInstr2<"IFC">;
2171   defm BREAKC      : BranchInstr2<"BREAKC">;
2172   defm CONTINUEC   : BranchInstr2<"CONTINUEC">;
2173 }
2174
2175 //===----------------------------------------------------------------------===//
2176 // ISel Patterns
2177 //===----------------------------------------------------------------------===//
2178
2179 // CND*_INT Pattterns for f32 True / False values
2180
2181 class CND_INT_f32 <InstR600 cnd, CondCode cc> : Pat <
2182   (selectcc i32:$src0, 0, f32:$src1, f32:$src2, cc),
2183   (cnd $src0, $src1, $src2)
2184 >;
2185
2186 def : CND_INT_f32 <CNDE_INT,  SETEQ>;
2187 def : CND_INT_f32 <CNDGT_INT, SETGT>;
2188 def : CND_INT_f32 <CNDGE_INT, SETGE>;
2189
2190 //CNDGE_INT extra pattern
2191 def : Pat <
2192   (selectcc i32:$src0, -1, i32:$src1, i32:$src2, COND_GT),
2193   (CNDGE_INT $src0, $src1, $src2)
2194 >;
2195
2196 // KIL Patterns
2197 def KILP : Pat <
2198   (int_AMDGPU_kilp),
2199   (MASK_WRITE (KILLGT (f32 ONE), (f32 ZERO)))
2200 >;
2201
2202 def KIL : Pat <
2203   (int_AMDGPU_kill f32:$src0),
2204   (MASK_WRITE (KILLGT (f32 ZERO), $src0))
2205 >;
2206
2207 // SGT Reverse args
2208 def : Pat <
2209   (selectcc f32:$src0, f32:$src1, FP_ONE, FP_ZERO, COND_LT),
2210   (SGT $src1, $src0)
2211 >;
2212
2213 // SGE Reverse args
2214 def : Pat <
2215   (selectcc f32:$src0, f32:$src1, FP_ONE, FP_ZERO, COND_LE),
2216   (SGE $src1, $src0)
2217 >;
2218
2219 // SETGT_DX10 reverse args
2220 def : Pat <
2221   (selectcc f32:$src0, f32:$src1, -1, 0, COND_LT),
2222   (SETGT_DX10 $src1, $src0)
2223 >;
2224
2225 // SETGE_DX10 reverse args
2226 def : Pat <
2227   (selectcc f32:$src0, f32:$src1, -1, 0, COND_LE),
2228   (SETGE_DX10 $src1, $src0)
2229 >;
2230
2231 // SETGT_INT reverse args
2232 def : Pat <
2233   (selectcc i32:$src0, i32:$src1, -1, 0, SETLT),
2234   (SETGT_INT $src1, $src0)
2235 >;
2236
2237 // SETGE_INT reverse args
2238 def : Pat <
2239   (selectcc i32:$src0, i32:$src1, -1, 0, SETLE),
2240   (SETGE_INT $src1, $src0)
2241 >;
2242
2243 // SETGT_UINT reverse args
2244 def : Pat <
2245   (selectcc i32:$src0, i32:$src1, -1, 0, SETULT),
2246   (SETGT_UINT $src1, $src0)
2247 >;
2248
2249 // SETGE_UINT reverse args
2250 def : Pat <
2251   (selectcc i32:$src0, i32:$src1, -1, 0, SETULE),
2252   (SETGE_UINT $src1, $src0)
2253 >;
2254
2255 // The next two patterns are special cases for handling 'true if ordered' and
2256 // 'true if unordered' conditionals.  The assumption here is that the behavior of
2257 // SETE and SNE conforms to the Direct3D 10 rules for floating point values
2258 // described here:
2259 // http://msdn.microsoft.com/en-us/library/windows/desktop/cc308050.aspx#alpha_32_bit
2260 // We assume that  SETE returns false when one of the operands is NAN and
2261 // SNE returns true when on of the operands is NAN
2262
2263 //SETE - 'true if ordered'
2264 def : Pat <
2265   (selectcc f32:$src0, f32:$src1, FP_ONE, FP_ZERO, SETO),
2266   (SETE $src0, $src1)
2267 >;
2268
2269 //SETE_DX10 - 'true if ordered'
2270 def : Pat <
2271   (selectcc f32:$src0, f32:$src1, -1, 0, SETO),
2272   (SETE_DX10 $src0, $src1)
2273 >;
2274
2275 //SNE - 'true if unordered'
2276 def : Pat <
2277   (selectcc f32:$src0, f32:$src1, FP_ONE, FP_ZERO, SETUO),
2278   (SNE $src0, $src1)
2279 >;
2280
2281 //SETNE_DX10 - 'true if ordered'
2282 def : Pat <
2283   (selectcc f32:$src0, f32:$src1, -1, 0, SETUO),
2284   (SETNE_DX10 $src0, $src1)
2285 >;
2286
2287 def : Extract_Element <f32, v4f32, 0, sub0>;
2288 def : Extract_Element <f32, v4f32, 1, sub1>;
2289 def : Extract_Element <f32, v4f32, 2, sub2>;
2290 def : Extract_Element <f32, v4f32, 3, sub3>;
2291
2292 def : Insert_Element <f32, v4f32, 0, sub0>;
2293 def : Insert_Element <f32, v4f32, 1, sub1>;
2294 def : Insert_Element <f32, v4f32, 2, sub2>;
2295 def : Insert_Element <f32, v4f32, 3, sub3>;
2296
2297 def : Extract_Element <i32, v4i32, 0, sub0>;
2298 def : Extract_Element <i32, v4i32, 1, sub1>;
2299 def : Extract_Element <i32, v4i32, 2, sub2>;
2300 def : Extract_Element <i32, v4i32, 3, sub3>;
2301
2302 def : Insert_Element <i32, v4i32, 0, sub0>;
2303 def : Insert_Element <i32, v4i32, 1, sub1>;
2304 def : Insert_Element <i32, v4i32, 2, sub2>;
2305 def : Insert_Element <i32, v4i32, 3, sub3>;
2306
2307 def : Vector4_Build <v4f32, f32>;
2308 def : Vector4_Build <v4i32, i32>;
2309
2310 // bitconvert patterns
2311
2312 def : BitConvert <i32, f32, R600_Reg32>;
2313 def : BitConvert <f32, i32, R600_Reg32>;
2314 def : BitConvert <v4f32, v4i32, R600_Reg128>;
2315 def : BitConvert <v4i32, v4f32, R600_Reg128>;
2316
2317 // DWORDADDR pattern
2318 def : DwordAddrPat  <i32, R600_Reg32>;
2319
2320 } // End isR600toCayman Predicate