lib/Target/R600/R600InstrInfo.h

   1 //===-- R600InstrInfo.h - R600 Instruction Info Interface -------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief Interface definition for R600InstrInfo
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef R600INSTRUCTIONINFO_H_
  16 #define R600INSTRUCTIONINFO_H_
  17
  18 #include "AMDGPUInstrInfo.h"
  19 #include "R600Defines.h"
  20 #include "R600RegisterInfo.h"
  21 #include <map>
  22
  23 namespace llvm {
  24
  25   class AMDGPUTargetMachine;
  26   class DFAPacketizer;
  27   class ScheduleDAG;
  28   class MachineFunction;
  29   class MachineInstr;
  30   class MachineInstrBuilder;
  31
  32   class R600InstrInfo : public AMDGPUInstrInfo {
  33   private:
  34   const R600RegisterInfo RI;
  35   const AMDGPUSubtarget &ST;
  36
  37   int getBranchInstr(const MachineOperand &op) const;
  38   std::vector<std::pair<int, unsigned> >
  39   ExtractSrcs(MachineInstr *MI, const DenseMap<unsigned, unsigned> &PV, unsigned &ConstCount) const;
  40
  41   public:
  42   enum BankSwizzle {
  43     ALU_VEC_012_SCL_210 = 0,
  44     ALU_VEC_021_SCL_122,
  45     ALU_VEC_120_SCL_212,
  46     ALU_VEC_102_SCL_221,
  47     ALU_VEC_201,
  48     ALU_VEC_210
  49   };
  50
  51   explicit R600InstrInfo(AMDGPUTargetMachine &tm);
  52
  53   const R600RegisterInfo &getRegisterInfo() const;
  54   virtual void copyPhysReg(MachineBasicBlock &MBB,
  55                            MachineBasicBlock::iterator MI, DebugLoc DL,
  56                            unsigned DestReg, unsigned SrcReg,
  57                            bool KillSrc) const;
  58
  59   bool isTrig(const MachineInstr &MI) const;
  60   bool isPlaceHolderOpcode(unsigned opcode) const;
  61   bool isReductionOp(unsigned opcode) const;
  62   bool isCubeOp(unsigned opcode) const;
  63
  64   /// \returns true if this \p Opcode represents an ALU instruction.
  65   bool isALUInstr(unsigned Opcode) const;
  66   bool hasInstrModifiers(unsigned Opcode) const;
  67   bool isLDSInstr(unsigned Opcode) const;
  68
  69   /// \returns true if this \p Opcode represents an ALU instruction or an
  70   /// instruction that will be lowered in ExpandSpecialInstrs Pass.
  71   bool canBeConsideredALU(const MachineInstr *MI) const;
  72
  73   bool isTransOnly(unsigned Opcode) const;
  74   bool isTransOnly(const MachineInstr *MI) const;
  75   bool isVectorOnly(unsigned Opcode) const;
  76   bool isVectorOnly(const MachineInstr *MI) const;
  77   bool isExport(unsigned Opcode) const;
  78
  79   bool usesVertexCache(unsigned Opcode) const;
  80   bool usesVertexCache(const MachineInstr *MI) const;
  81   bool usesTextureCache(unsigned Opcode) const;
  82   bool usesTextureCache(const MachineInstr *MI) const;
  83
  84   bool mustBeLastInClause(unsigned Opcode) const;
  85   bool readsLDSSrcReg(const MachineInstr *MI) const;
  86
  87   /// \returns The operand index for the given source number.  Legal values
  88   /// for SrcNum are 0, 1, and 2.
  89   int getSrcIdx(unsigned Opcode, unsigned SrcNum) const;
  90   /// \returns The operand Index for the Sel operand given an index to one
  91   /// of the instruction's src operands.
  92   int getSelIdx(unsigned Opcode, unsigned SrcIdx) const;
  93
  94   /// \returns a pair for each src of an ALU instructions.
  95   /// The first member of a pair is the register id.
  96   /// If register is ALU_CONST, second member is SEL.
  97   /// If register is ALU_LITERAL, second member is IMM.
  98   /// Otherwise, second member value is undefined.
  99   SmallVector<std::pair<MachineOperand *, int64_t>, 3>
 100       getSrcs(MachineInstr *MI) const;
 101
 102   unsigned  isLegalUpTo(
 103     const std::vector<std::vector<std::pair<int, unsigned> > > &IGSrcs,
 104     const std::vector<R600InstrInfo::BankSwizzle> &Swz,
 105     const std::vector<std::pair<int, unsigned> > &TransSrcs,
 106     R600InstrInfo::BankSwizzle TransSwz) const;
 107
 108   bool FindSwizzleForVectorSlot(
 109     const std::vector<std::vector<std::pair<int, unsigned> > > &IGSrcs,
 110     std::vector<R600InstrInfo::BankSwizzle> &SwzCandidate,
 111     const std::vector<std::pair<int, unsigned> > &TransSrcs,
 112     R600InstrInfo::BankSwizzle TransSwz) const;
 113
 114   /// Given the order VEC_012 < VEC_021 < VEC_120 < VEC_102 < VEC_201 < VEC_210
 115   /// returns true and the first (in lexical order) BankSwizzle affectation
 116   /// starting from the one already provided in the Instruction Group MIs that
 117   /// fits Read Port limitations in BS if available. Otherwise returns false
 118   /// and undefined content in BS.
 119   /// isLastAluTrans should be set if the last Alu of MIs will be executed on
 120   /// Trans ALU. In this case, ValidTSwizzle returns the BankSwizzle value to
 121   /// apply to the last instruction.
 122   /// PV holds GPR to PV registers in the Instruction Group MIs.
 123   bool fitsReadPortLimitations(const std::vector<MachineInstr *> &MIs,
 124                                const DenseMap<unsigned, unsigned> &PV,
 125                                std::vector<BankSwizzle> &BS,
 126                                bool isLastAluTrans) const;
 127
 128   /// An instruction group can only access 2 channel pair (either [XY] or [ZW])
 129   /// from KCache bank on R700+. This function check if MI set in input meet
 130   /// this limitations
 131   bool fitsConstReadLimitations(const std::vector<MachineInstr *> &) const;
 132   /// Same but using const index set instead of MI set.
 133   bool fitsConstReadLimitations(const std::vector<unsigned>&) const;
 134
 135   /// \breif Vector instructions are instructions that must fill all
 136   /// instruction slots within an instruction group.
 137   bool isVector(const MachineInstr &MI) const;
 138
 139   virtual MachineInstr * getMovImmInstr(MachineFunction *MF, unsigned DstReg,
 140                                         int64_t Imm) const;
 141
 142   virtual unsigned getIEQOpcode() const;
 143   virtual bool isMov(unsigned Opcode) const;
 144
 145   DFAPacketizer *CreateTargetScheduleState(const TargetMachine *TM,
 146                                            const ScheduleDAG *DAG) const;
 147
 148   bool ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const;
 149
 150   bool AnalyzeBranch(MachineBasicBlock &MBB, MachineBasicBlock *&TBB, MachineBasicBlock *&FBB,
 151                      SmallVectorImpl<MachineOperand> &Cond, bool AllowModify) const;
 152
 153   unsigned InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB, MachineBasicBlock *FBB, const SmallVectorImpl<MachineOperand> &Cond, DebugLoc DL) const;
 154
 155   unsigned RemoveBranch(MachineBasicBlock &MBB) const;
 156
 157   bool isPredicated(const MachineInstr *MI) const;
 158
 159   bool isPredicable(MachineInstr *MI) const;
 160
 161   bool
 162    isProfitableToDupForIfCvt(MachineBasicBlock &MBB, unsigned NumCyles,
 163                              const BranchProbability &Probability) const;
 164
 165   bool isProfitableToIfCvt(MachineBasicBlock &MBB, unsigned NumCyles,
 166                            unsigned ExtraPredCycles,
 167                            const BranchProbability &Probability) const ;
 168
 169   bool
 170    isProfitableToIfCvt(MachineBasicBlock &TMBB,
 171                        unsigned NumTCycles, unsigned ExtraTCycles,
 172                        MachineBasicBlock &FMBB,
 173                        unsigned NumFCycles, unsigned ExtraFCycles,
 174                        const BranchProbability &Probability) const;
 175
 176   bool DefinesPredicate(MachineInstr *MI,
 177                                   std::vector<MachineOperand> &Pred) const;
 178
 179   bool SubsumesPredicate(const SmallVectorImpl<MachineOperand> &Pred1,
 180                          const SmallVectorImpl<MachineOperand> &Pred2) const;
 181
 182   bool isProfitableToUnpredicate(MachineBasicBlock &TMBB,
 183                                           MachineBasicBlock &FMBB) const;
 184
 185   bool PredicateInstruction(MachineInstr *MI,
 186                         const SmallVectorImpl<MachineOperand> &Pred) const;
 187
 188   unsigned int getPredicationCost(const MachineInstr *) const;
 189
 190   unsigned int getInstrLatency(const InstrItineraryData *ItinData,
 191                                const MachineInstr *MI,
 192                                unsigned *PredCost = 0) const;
 193
 194   virtual int getInstrLatency(const InstrItineraryData *ItinData,
 195                               SDNode *Node) const { return 1;}
 196
 197   /// \returns a list of all the registers that may be accesed using indirect
 198   /// addressing.
 199   std::vector<unsigned> getIndirectReservedRegs(const MachineFunction &MF) const;
 200
 201   virtual int getIndirectIndexBegin(const MachineFunction &MF) const;
 202
 203   virtual int getIndirectIndexEnd(const MachineFunction &MF) const;
 204
 205
 206   virtual unsigned calculateIndirectAddress(unsigned RegIndex,
 207                                             unsigned Channel) const;
 208
 209   virtual const TargetRegisterClass *getIndirectAddrStoreRegClass(
 210                                                       unsigned SourceReg) const;
 211
 212   virtual const TargetRegisterClass *getIndirectAddrLoadRegClass() const;
 213
 214   virtual MachineInstrBuilder buildIndirectWrite(MachineBasicBlock *MBB,
 215                                   MachineBasicBlock::iterator I,
 216                                   unsigned ValueReg, unsigned Address,
 217                                   unsigned OffsetReg) const;
 218
 219   virtual MachineInstrBuilder buildIndirectRead(MachineBasicBlock *MBB,
 220                                   MachineBasicBlock::iterator I,
 221                                   unsigned ValueReg, unsigned Address,
 222                                   unsigned OffsetReg) const;
 223
 224   virtual const TargetRegisterClass *getSuperIndirectRegClass() const;
 225
 226   unsigned getMaxAlusPerClause() const;
 227
 228   ///buildDefaultInstruction - This function returns a MachineInstr with
 229   /// all the instruction modifiers initialized to their default values.
 230   /// You can use this function to avoid manually specifying each instruction
 231   /// modifier operand when building a new instruction.
 232   ///
 233   /// \returns a MachineInstr with all the instruction modifiers initialized
 234   /// to their default values.
 235   MachineInstrBuilder buildDefaultInstruction(MachineBasicBlock &MBB,
 236                                               MachineBasicBlock::iterator I,
 237                                               unsigned Opcode,
 238                                               unsigned DstReg,
 239                                               unsigned Src0Reg,
 240                                               unsigned Src1Reg = 0) const;
 241
 242   MachineInstr *buildSlotOfVectorInstruction(MachineBasicBlock &MBB,
 243                                              MachineInstr *MI,
 244                                              unsigned Slot,
 245                                              unsigned DstReg) const;
 246
 247   MachineInstr *buildMovImm(MachineBasicBlock &BB,
 248                                   MachineBasicBlock::iterator I,
 249                                   unsigned DstReg,
 250                                   uint64_t Imm) const;
 251
 252   /// \brief Get the index of Op in the MachineInstr.
 253   ///
 254   /// \returns -1 if the Instruction does not contain the specified \p Op.
 255   int getOperandIdx(const MachineInstr &MI, unsigned Op) const;
 256
 257   /// \brief Get the index of \p Op for the given Opcode.
 258   ///
 259   /// \returns -1 if the Instruction does not contain the specified \p Op.
 260   int getOperandIdx(unsigned Opcode, unsigned Op) const;
 261
 262   /// \brief Helper function for setting instruction flag values.
 263   void setImmOperand(MachineInstr *MI, unsigned Op, int64_t Imm) const;
 264
 265   /// \returns true if this instruction has an operand for storing target flags.
 266   bool hasFlagOperand(const MachineInstr &MI) const;
 267
 268   ///\brief Add one of the MO_FLAG* flags to the specified \p Operand.
 269   void addFlag(MachineInstr *MI, unsigned Operand, unsigned Flag) const;
 270
 271   ///\brief Determine if the specified \p Flag is set on this \p Operand.
 272   bool isFlagSet(const MachineInstr &MI, unsigned Operand, unsigned Flag) const;
 273
 274   /// \param SrcIdx The register source to set the flag on (e.g src0, src1, src2)
 275   /// \param Flag The flag being set.
 276   ///
 277   /// \returns the operand containing the flags for this instruction.
 278   MachineOperand &getFlagOp(MachineInstr *MI, unsigned SrcIdx = 0,
 279                             unsigned Flag = 0) const;
 280
 281   /// \brief Clear the specified flag on the instruction.
 282   void clearFlag(MachineInstr *MI, unsigned Operand, unsigned Flag) const;
 283 };
 284
 285 namespace AMDGPU {
 286
 287 int getLDSNoRetOp(uint16_t Opcode);
 288
 289 } //End namespace AMDGPU
 290
 291 } // End llvm namespace
 292
 293 #endif // R600INSTRINFO_H_